KR100290106B1 - 메모리 디바이스 - Google Patents

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KR100290106B1
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가와마따쥰야
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아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Abstract

본 발명은 소비 전류를 증대하는 일이 없이 판독 속도를 빠르게 할 수 있는 메모리 디바이스를 제공한다.
불휘발성의 메모리 디바이스에서, 전원간에 직렬로 접속되고, 전기적으로 기입 및 소거되는 제 1 및 제 2 플로팅 게이트형의 MOS 트랜지스터(T5, T6)와 제 1 및 제 2 MOS 트랜지스터의 접속점(n15)에 접속되는 출력 단자를 갖는다. 그리고 제 1 MOS 트랜지스터(T5)에 기입을 하고 제 2 MOS 트랜지스터(T6)에 소거를 함으로써 제 1 데이터를 기억하고, 제 1 MOS 트랜지스터(T5)에 소거를 하고 제 2 MOS 트랜지스터(T6)에 기입을 함으로써 제 2 데이터를 기억한다. 이 메모리 디바이스에 의하면, 양 트랜지스터의 컨트롤 게이트에 판독 전압을 인가하여도, 한쪽의 트랜지스터밖에 도통하지 않으므로 전원간에 관통 전류가 흐르는 일이 없다. 따라서 컨트롤 게이트를 판독 전압 레벨로 유지함으로써 소비 전류의 증대를 수반하는 일이 없이 판독 시간을 단축할 수 있다.

Description

메모리 디바이스{MEMORY DEVICE}
본 발명은 플로팅 게이트를 갖는 MOS 트랜지스터를 사용한 불휘발성 메모리 디바이스에 관한 것으로, 소비 전류가 작고 또한 판독을 고속화할 수 있는 메모리 디바이스에 관한 것이다.
플로팅 게이트를 갖는 MOS 트랜지스터를 메모리셀로서 사용하는 불휘발성 메모리는 대용량으로 기억한 데이터가 불휘발성이므로 넓게 사용되고 있다. 특히 소거 단위를 비교적 큰 블록으로 한정하여 회로 구성을 간략화한 플래시 메모리는 넓게 보급되고 있다.
이러한 플래시 메모리에는 데이터를 기억하는 통상의 메모리 블록 이외에, 그것보다 용량이 작은 부트 블록을 갖는 디바이스가 있다. 이러한 부트 블록은, 예를 들면 플래시 메모리가 탑재되어 있는 시스템의 기동 시에 무조건 액세스되는 영역이고, 시스템의 기동 시에 필요해지는 BIOS 등의 시스템 정보가 기억되고 있는 영역이다. 이와 같은 부트 블록에는 블록의 상위 어드레스 측에 배치되어 있는 톱 부트 블록과 하위 어드레스 측에 배치되어 있는 보텀 부트 블록이 존재한다. 이들의 차이는 최초로 액세스하는 블록 선택 어드레스를 상위측의 어드레스로 할지, 하위측의 어드레스로 할지의 차이뿐이고, 부트 블록 내의 메모리 디바이스는 동일하다.
상기와 같은 부트 블록을 갖는 플래시 메모리는 유저의 요구에 따라 톱 부트 블록형으로 하느냐 보텀 부트 블록형으로 하느냐를 결정할 필요가 있다. 따라서 동일한 메모리 디바이스를 제조하고, 유저의 요구에 따라 어느 쪽의 형으로 해야 하는가의 정보를 기능 설정 메모리에 기억하고, 그 기능 설정 비트에 따라서 블록 선택 어드레스(Add1)을 전환하는 일이 이루어진다.
도 6은 종래의 기능 설정 메모리의 구성예를 나타내는 도면이다. 종래의 메모리의 구성은 통상의 메모리셀과 같이, 플로팅 게이트를 갖고 데이터를 기억하는 MOS 트랜지스터(T3)와 그 부하 트랜지스터(T2)가 전원(Vcc, GND) 사이에 직렬 접속된다. 부하 트랜지스터(T2)는, 예를 들면 N채널형의 디플레이션형 트랜지스터이고, 그 게이트는 그라운드 전위로 유지되며, 소정의 임피던스를 가져서 상시 도통 상태이다. 또 MOS 트랜지스터(T3)는 플로팅 게이트(FG)를 갖고, 그 플로팅 게이트(FG)에 전자를 주입하는 기입(프로그램)에 의해 그 임계치 전압이 높아지며, 플로팅 게이트(FG)로부터 전자를 뽑아내는 소거에 따라 그 임계치 전압이 낮아진다. 따라서 컨트롤 게이트(CG)에 양 임계치 전압의 중간의 전압을 인가함으로써 MOS 트랜지스터(T3)는 기억 데이터에 따라서 도통 또는 비도통이 된다.
또MOS 트랜지스터(T3)의 플로팅 게이트(FG)로의 전자의 주입 및 인발을 위해서는 그 소스, 드레인에 소정의 제어 전압을 인가할 필요가 있다. 그러나 MOS 트랜지스터(T3)는 부하 트랜지스터(T2)와 함께 도시되는 회로 구성을 취하므로, 이러한 제어 전압의 인가가 곤란하다. 그래서 플로팅 게이트(FG)를 공통으로 갖는 기입, 소거용의 트랜지스터(T4)가 별도 설치된다. 그리고 이 트랜지스터(T4)를 거쳐서 플로팅게이트(FG)로의 전자의 주입과 인발 동작이 이루어진다.
이러한 메모리의 판독은 컨트롤 게이트(CG)에 상기의 양 임계치 전압의 중간 전압을 인가함으로써 트랜지스터(T3)를 도통 또는 비도통으로 하고, 트랜지스터(T2, T3)의 접속점(n12)의 전압을 검출한다. 접속점(n12)의 전압이 인버터(10, 11)를 거쳐서 출력( OUT)으로부터 판독된다. 기입이 이루어지고 있는 경우에는 트랜지스터(T3)가 비도통이 되고, 접속점(n12)은 H레벨이 되어, 출력(OUT)도 H레벨이 된다. 또 소거 상태의 경우에는 트랜지스터(T3)가 도통하고, 접속점(n12)은 L레벨이 되어, 출력(OUT)도 L레벨이 된다.
도 6에 나타낸 메모리 디바이스 구성에서는 트랜지스터(T3)의 소거 상태의 경우, 컨트롤 게이트(CG)에 판독 시의 전압을 인가하면 트랜지스터(T3)가 도통하고, 전원(Vcc)으로부터 트랜지스터(T2, T3) 및 그라운드에 관통 전류가 흐른다. 이러한 전류는 소비 전류의 증대를 초래하므로, 판독을 하지 않은 파워 다운 상태에서는 컨트롤 게이트(CG)를 그라운드 전위로 유지하고, 트랜지스터(T3)의 소거 상태인가 기입 상태인가에 상관 없이 관통 전류가 흐르지 않게 할 필요가 있다. 그리고 액티브 상태로 천이하여 데이터를 판독할 때만 컨트롤 게이트(CG)의 전위를 그라운드로부터 소정의 판독 전위까지 상승시킨다.
따라서 도 6에 나타낸 메모리 디바이스 구성의 기능 설정 메모리를 이용하는 경우, 액티브 상태가 되면 통상의 메모리로의 액세스를 하기 전에, 그 기능 설정 메모리의 컨트롤 게이트(CG)를 시작하여 설정 정보를 판독할 필요가 있어 액세스 시간이 길어진다.
대용량화된 플래시 메모리의 불량 비트를 구제하기 위해 리던던트(redundant) 메모리셀 어레이를 설치하고, 그 불량 비트의 어드레스를 기억하는 리던던트 ROM에, 도 6과 같은 메모리 디바이스를 사용하는 경우에도, 메모리로의 액세스 시마다 그 리던던트 ROM의 판독을 위해 메모리 디바이스의 컨트롤 게이트(CG)의 상승을 할 필요가 있다. 따라서 이러한 리던던트 ROM도 넓은 개념으로는 기능 설정 메모리의 일종으로, 도 6과 같은 메모리 디바이스에서는 고속화에 폐해가 된다.
그래서 본 발명의 목적은 상기 종래의 과제를 해결하고, 저소비 전류로 판독 속도가 빠른 메모리 디바이스를 제공하는 것에 있다.
또한 본 발명의 목적은 컨트롤 게이트의 전위를 일정하게 유지하여도 관통 전류가 흐르지 않는 메모리 디바이스를 제공하는 것에 있다.
도 1은 플래시 메모리 등의 불휘발성 메모리의 전체 구성도.
도 2는 메모리셀 어레이의 구성도.
도 3는 기능 설정 메모리에 사용되는 메모리 디바이스의 회로도.
도 4는 기능 설정 메모리에 사용되는 메모리 디바이스의 보다 상세한 회로도.
도 5는 도 4의 기능 설정 메모리 디바이스로의 각 동작에 대한 노드의 전압의 관계를 나타내는 도표.
도 6는 종래의 기능 설정 메모리의 구성예를 나타내는 도면.
(부호의 설명)
T5, T6 제 1 및 제 2 플로팅 게이트형 MOS 트랜지스터
CG 컨트롤 게이트
FG 플로팅 게이트
20 메모리셀 어레이
B0∼B6 통상 메모리 블록
B7, B8 부트 메모리 블록
29 블록 선택 어드레스 공급 회로
30 블록 디코더
35 기능 설정 메모리
FS 기능 설정 비트
Add1 블록 선택 어드레스
상기의 목적을 달성하기 위해, 본 발명은 불휘발성의 메모리 디바이스에서, 전원간에 직렬로 접속되고, 전기적으로 기입 및 소거되는 제 1 및 제 2 플로팅 게이트형의 MOS 트랜지스터와,
상기 제1 및 제 2 MOS 트랜지스터의 접속점에 접속되는 출력 단자를 갖고,
상기 제 1 MOS 트랜지스터에 기입을 하여 상기 제 2 MOS 트랜지스터에 소거를 함으로써 제 1 데이터를 기억하고, 상기 제 1 MOS 트랜지스터에 소거를 하고 상기 제 2 MOS 트랜지스터에 기입을 함으로써 제 2 데이터를 기억하는 것을 특징으로 한다.
상기의 메모리 디바이스에 의하면, 양 트랜지스터의 컨트롤 게이트에 판독 전압을 인가하여도 한쪽의 트랜지스터밖에 도통하지 않으므로 전원간에 관통 전류가 흐르는 일이 없다. 따라서 컨트롤 게이트를 판독 전압 레벨로 유지함으로써 소비 전류의 증대를 수반하는 일이 없이 판독 시간을 단축할 수 있다.
또한 상기의 목적을 달성하기 위해, 본 발명은 플로팅 게이트형의 메모리셀을 복수 갖는 불휘발성의 메모리 디바이스에서,
상기 메모리셀을 갖는 복수의 통상 메모리 블록과,
상기 메모리셀을 갖는 부트 메모리 블록과,
블록 선택 어드레스가 공급되고, 상기 복수의 통상 메모리 블록 및 부트 메모리 블록을 선택하는 블록 디코더와,
상기 블록 디코더에 공급하는 블록 선택 어드레스를 기능 설정 비트에 따라 반전 또는 비반전하는 어드레스 공급부와,
상기 기능 설정 비트를 기억하는 기능 설정 메모리를 갖고,
상기 기능 설정 메모리는 전원간에 직렬로 접속되고, 전기적으로 기입 및 소거되는 제 1 및 제 2 플로팅 게이트형의 MOS 트랜지스터와, 상기 제1 및 제 2 MOS 트랜지스터의 접속점에 접속되는 출력 단자를 갖고, 상기 제 1 MOS 트랜지스터에 기입을 하고 상기 제 2 MOS 트랜지스터에 소거를 함으로써 제 1 데이터를 기억하고, 상기 제 1 MOS 트랜지스터에 소거를 하고 상기 제 2 MOS 트랜지스터에 기입을 함으로써 제 2 데이터를 기억하는 것을 특징으로 한다.
상기의 발명에 의하면, 기능 설정 메모리의 트랜지스터의 플로팅 게이트를 판독 전압으로 유지함으로써 소비 전류의 증대를 수반하는 일이 없이 그 기억 데이터를 출력단에 계속 출력할 수 있고, 판독 속도를 빨리 할 수 있게 된다.
(발명의 실시예)
이하 본 발명의 실시예에 대하여 도면에 따라 설명한다. 그러나 본 발명의 기술적 범위가 이 실시예에 한정되는 것은 아니다.
도 1은 플래시 메모리 등의 불휘발성 메모리의 전체 구성도이다. 메모리셀 어레이(20)는 이 예에서는 통상 블록(B0∼B6)과 부트 블록(B7, B8)을 갖고, 부트 블록(B7, B8)은 통상 블록보다도 작은 용량이다. 행어드레스(Add2)가 행어드레스 버퍼(21)에 공급되고, 이 행어드레스가 행디코더(22)로 디코딩되어 소정의 워드선(WL)이 선택된다. 또 열어드레스(Add3)가 열어드레스 버퍼(23)에 공급되고, 그 열 어드레스가 열 디코더(24)로 디코딩되어, 칼럼 스위치 회로(25)에 의해 소정의 비트선(BL)이 선택된다.
칼럼 스위치 회로(25)에 의해 선택된 비트선은 판독 또는 기입을 위해 센스 앰프(26)나 입력 버퍼(27)에 접속된다. 센스 앰프(26) 및 입력 버퍼(27)는 또한 입출력 배드(28)에 접속된다.
메모리셀 어레이(20) 내의 메모리셀로의 기입(프로그램), 소거, 판독을 위해 고전압( Vpp) 발생 회로(33), 프로그램 전압(Vprog)발생 회로(31), 소거 전압(Ver)발생 회로(32) 및 부전압(Vng ) 발생 회로(34)가 설치된다. 또한 메모리셀의 소스선(SL)의 상태를 제어하는 셀 소스 제어 회로(36)가 설치된다.
메모리셀 어레이(20) 내의 블록을 선택하기 위해, 블록 선택 어드레스(Add1)가 공급되는 블록 어드레스 버퍼(29)와, 그 블록 선택 어드레스를 디코딩하는 블록 디코더(30)가 설치된다. 이 블록 어드레스 버퍼는 단순히 블록 선택 어드레스를 입력하고 디코더(30)에 공급할 뿐만 아니라, 기능 설정 메모리(35)로부터의 기능 설정 비트(FS)에 따라 블록 선택 어드레스를 반전 또는 비반전하는 기능을 갖는 어드레스 공급 회로이기도 하다.
부트 블록(B7, B8)은 메모리셀 어레이(20) 내에서 블록 선택 어드레스가 하위측의 위치에 배치된다. 따라서 블록 디코더(30)에 공급되는 블록 선택 어드레스가 B7, B8을 선택하는 어드레스의 경우에 부트 블록의 선택이 이루어진다. 즉 블록 선택 신호(BS)에 응답하여 행디코더(22)는 대응하는 부트 블록(B7, B8) 내의 워드선(WL)을 선택하고, 열디코더(24)는 대응하는 부트 블록(B7, B8) 내의 비트선(BL)을 선택한다.
한편 유저의 요구에 의해 블록 선택 어드레스가 상위측에 위치하는 톱 블록에 지정되는 경우에는, 기능 설정 메모리(35) 내에 그것을 지정하는 기능 설정 비트를 기억한다. 따라서 그 기능 설정 비트(FS)에 응답하여 블록 어드레스 공급 회로(29) 내에사, 공급되는 어드레스(Add1)를 반전시킴으로써, 겉보기 상으로는 톱 부트 블록 대응의 메모리 디바이스로 할 수 있다. 또 유저의 요구에 의해 블록 선택 어드레스가 하위측에 위치하는 보텀 부트 블록이 지정되는 경우에는, 마찬가지로 기능 설정 메모리(35) 내에 그것을 지정하는 기능 설정 비트를 기억한다. 따라서 그 기능 설정 비트(FS)에 응답하여 블록 어드레스 공급 회로(29) 내에서, 공급되는 어드레스(Add1)를 비반전으로 블록 디코더에 공급한다. 그 결과 보텀 부트 블록 대응의 메모리 디바이스로 할 수 있다.
이와 같이 기능 설정 메모리(35) 내에 그 기능을 설정하는 정보를 기억시킴으로써, 동일 메모리셀 어레이 구성의 메모리 디바이스라도 톱 부트 블록 형식과 보텀 부트 블록 형식으로 병용시킬 수 있어서, 생산 효율을 올릴 수 있다.
도 2는 메모리셀 어레이의 구성도이다. 워드선(WL0∼WLm)과 비트선(BL0~BLn)의 교차 위치에 플로팅 게이트형의 N채널 MOS 트랜지스터로 된 메모리셀(MC0∼MCmn)이 설치된다. 또 메모리셀의 트랜지스터의 드레인 단자는 각각 대응하는 비트선(BL0~BLn)에 접속되고, 컨트롤 게이트는 워드선(WL0∼WLm)에 접속된다. 그리고 메모리셀 트랜지스터의 소스 단자는 소스선(SL0∼SLm)을 거쳐서 소스 제어 회로(36)에 접속된다.
이러한 메모리셀 어레이 내의 메모리셀로의 기입(프로그램), 소거, 판독 동작은 이하와 같다. 먼저 기입(프로그램)은 워드선(WL)에 전원(Vcc)보다도 높은 전압(Vpp)(예를 들면 10V)을 인가하고 비트선(BL)에 프로그램 전압( Vprog)(3∼5V)을 인가하여 소스선(SL)을 그라운드 전위로 한다. 그 결과 플로팅 게이트 내에 전자가 주입되어, 메모리셀 트랜지스터의 임계치 전압이 상승한다.
소거는 워드선(WL)에 부전압(Vng)을 인가하여 비트선(BL)을 플로팅으로 하고, 소스선(SL)에 소거 전압(Ver)(예를 들면 5V 또는 Vcc)을 인가한다. 그 결과 플로팅 게이트 내의 전자가 인발되어 메모리셀 트랜지스터의 임계치 전압이 저하한다.
판독은 워드선(WL)에 프로그램 시의 임계치 전압과 소거시의 임계치 전압과의 중간의 전압을 인가하여, 프로그램 상태이냐 소거 상태이냐에 따라 메모리셀 트랜지스터를 비도통 또는 도통시키고, 그 상태를 비트선(BL)을 거쳐서 센스 앰프(26)로 검출한다.
이상과 같이, 메모리셀 어레이 내의 메모리셀로의 기입(프로그램), 소거, 판독은 각각의 워드선, 비트선, 소스선의 전위 또는 상태를 제어함으로써 이루어진다.
도 3은 기능 설정 메모리에 사용되는 메모리 디바이스의 회로도이다. 이 메모리 디바이스는 플로팅 게이트형의 제 1 N채널 MOS 트랜지스터(T5)와 제 2 N채널 MOS 트랜지스터(T6)를, 그라운드와 전원(Vcc) 사이에 직렬 접속하여 구성된다. 그리고 이들의 접속점(n15)이 인버터(10, 11)를 거쳐서 출력(OUT)에 접속된다. 제 1 , 제 2 트랜지스터(T5, T6)는 각각 플로팅 게이트(FG1, FG2)와 컨트롤 게이트(CG1, CG2)를 갖는다. 그리고 정보의 기억 방법에 대해서는 제 1 트랜지스터(T5)에 기입(프로그램)하고 제 2 트랜지스터(T6)를 소거함으로써 제 1 데이터가 기억되고, 제 1 트랜지스터(T5)를 소거하고 제 2 트랜지스터(T6)에 기입(프로그램)함으로써 제 1 데이터의 반전의 제 2 데이터가 기억된다.
도 3의 메모리 디바이스에 제 1 데이터가 기억된 경우에는 제 1 트랜지스터의 임계치 전압이 높아지고, 제 2 트랜지스터의 임계치 전압이 낮아진다. 따라서 그것들의 임계치 전압의 중간의 판독용의 전압이 각각의 컨트롤 게이트(CG1, CG2)에 인가되면, 트랜지스터(T5)가 비도통, 트랜지스터(T6)가 도통하여 노드(n15)는 L레벨이 된다. 이 경우, 트랜지스터(T5)가 비도통이므로 전원(Vcc)으로부터 그라운드로의 관통 전류는 발생하지 않다.
한편 제 2 데이터가 기록 된 경우에는 상기의 반대 동작이 된다. 따라서 트랜지스터(T5)가 도통하고, 트랜지스터(T6)가 비도통이 되어, 노드(n15)는 H레벨이 된다. 그 경우도 관통 전류는 발생하지 않는다.
따라서 도 3의 메모리 디바이스를 사용하고, 상기한 대로 제 1 또는 제 2 데이터를 기억시킴으로써 컨트롤 게이트(CG1, CG2)를 항상 판독 전압으로 유지하여도 관통 전류의 발생은 없어서, 소비 전류의 증대가 되지 않는다. 따라서 도 3의 메모리 디바이스에는 컨트롤 게이트를 그라운드 전위로 유지하는 파워 다운 제어를 할 필요가 없고, 항상 컨트롤 게이트(CG1, CG2)를 판독용의 전압으로 유지하여도 소비 전류를 증대시키는 일은 없다. 즉 소비 전류를 증대하는 일이 없이 기억된 기능 설정 데이터를 항상 노드(n15)로 판독하고 있는 상태로 유지할 수 있다. 그 결과 종래예의 메모리 디바이스와 같이, 파워 다운 상태로부터 액티브 상태가 될 때마다, 판독을 위해 컨트롤 게이트의 전압을 시작할 필요가 없어 판독 속도를 올릴 수 있다.
도 4는 기능 설정 메모리에 사용되는 메모리 디바이스의 보다 상세한 회로도이다. 이 예는 도 3의 제 1 , 제 2 트랜지스터(T5, T6 ) 각각에 플로팅 게이트(FG1, FG2)를 공통으로 하는 기입, 소거용의 트랜지스터(T9, T10)를 추가한 예이다. 기입, 소거용의 트랜지스터(T9, T10)의 컨트롤 게이트(CG), 소스, 드레인 단자(n1, n2, n3, n4)은 기능 설정 메모리 제어부(36)에 의해 각각 독립적으로 제어된다. 또 제 1 , 제 2 트랜지스터(T5, T6)의 드레인 단자(n5), 소스 단자(n6)도 기능 설정 메모리 제어부(36)에 따라 각각 제어되어도 좋다.
기입, 소거용의 트랜지스터(T9, T10)의 비율 W/L(채널 폭/채널 넓이)은 판독용의 트랜지스터(T5, T6)의 비율 W/L보다도 작게 설계된다. 즉 판독용으로 사용되는 제 1 및 제 2 트랜지스터(T5, T6)는 인버터(10, 11)를 구동할 필요가 있어서, 어느 정도의 구동 능력이 요구된다. 따라서 이들 트랜지스터의 비율 W/L은 어느 정도 크게 설계된다. 한편 기입, 소거용의 트랜지스터(T9, T10)는 기입과 소거시의 구동 용량을 작게 하기 위해서 트랜지스터의 비율 W/L은 작게 설계된다. 이들 트랜지스터(T9, T10)에 의해 구동될 필요는 없으므로 비율이 작아도 하등의 문제는 없다.
도 5은 도 4의 기능 설정 메모리 디바이스로의 각 동작에 대한 노드의 전압의 관계를 나타내는 도표이다. 도 4의 메모리디바이스로의 기입, 소거는 기입, 소거용 트랜지스터(T9, T10)를 거쳐서 행할 수 있고, 판독은 제 1 , 제 2 트랜지스터(T5, T6)에 의해 이루어진다.
제 1 트랜지스터(T5)에 기입(프로그램)을 할 경우에는, 기능 설정 메모리 제어부(36)에 의해 컨트롤 게이트(CG1)가 고전압(Vpp)으로, 노드(n1)가 그라운드로, 노드(n2)가 프로그램 전압(Vprog)으로 각각 제어된다. 그 결과 플로팅 게이트(FG1) 내에 전자가 주입된다. 이 경우 노드(n5, n6)는 그라운드 전위로 제어된다. 제 1 트랜지스터(T5)를 소거하는 경우에는 기능 설정 메모리 제어부(36)에 의해, 컨트롤 게이트(CG1)가 부전압(Vng)으로, 노드(n1)가 소거 전압(Ver)(예를 들면 Vcc)으로, 노드(n2)가 플로팅 상태로 각각 제어된다. 그 결과 플로팅 게이트(FG1) 내로부터 전자가 인발된다. 이 소거는 도 5의 소거 1에 나타낸 제어 동작이다.
제 2 트랜지스터(T6)에의 기입(프로그램)과 소거도 트랜지스터(T10)에 의해 동일하게 노드(n3, n4)를 제어함으로써 이루어진다.
그리고 판독 동작에서는 노드(n1∼n4)를 전부 그라운드 전위로 하고, 노드(n5)를 전원(Vcc)으로, 노드(n16)를 그라운드 전위로 하여 컨트롤 게이트(CG1, CG2)에 판독 전압(Vread)(예를 들면 전원(Vcc))을 인가한다. 그 결과 한쪽의 트랜지스터(T5, T6)가 도통하고, 노드(n15)가 H레벨 또는 L레벨이 된다. 보다 구체적으로는 컨트롤 게이트(CG1, CG2)는 통상은 판독 전압으로 유지되고, 기입과 소거 시에, 상기한 바와 같이 별도의 전압(Vpp, Vng)으로 제어된다. 따라서 노드(n15)에는 기입과 소거시를 제외하고, 항상 기억 데이터에 따라 H레벨 또는 L레벨이 출력되고 있다.
소거 동작에서 트랜지스터(T5, T6)를 사용하는 것도 가능하다. 이 경우에는 도 5의 소거(2)로 나타내는 바와 같이, 노드(n1∼n4)를 전부 그라운드로 유지하고, 컨트롤 게이트(CG1, CG2)를 부전압(Vng)으로 하며, 노드(n5, n6)를 소거 전압(Ver)으로 제어한다. 그 경우, 노드(n15)는 플로팅 상태가 되어 있다. 그 결과 플로팅 게이트(FG1, FG2)로부터 전자가 인발되고, 이들 트랜지스터의 임계치 전압이 저하한다.
이상과 같이, 메모리 디바이스의 메모리셀 어레이 내의 메모리셀 트랜지스터와 동일 플로팅 게이트를 갖는 N채널 MOS 트랜지스터를 사용하여 기능 설정 메모리를 구성한다. 또한 제 1 및 제 2 플로팅 게이트형의 N채널 MOS 트랜지스터를 전원(Vcc)과 그라운드 사이에 직렬 접속하는 구성으로 하고, 한쪽의 트랜지스터에 전자를 주입하고 다른 쪽의 트랜지스터로부터 전자를 인발함으로써 데이터를 기억한다. 그 결과 양 트랜지스터의 컨트롤 게이트에 판독 전압을 인가하여도 한쪽의 트랜지스터만이 도통하고, 관통 전류가 흐르는 일은 없다. 따라서 기입과 소거 이외는 항상 컨트롤 게이트의 전위를 판독 전압으로 유지하고, 소비 전류를 증대하는 일이 없이 기능 설정 메모리로의 액세스 타임을 한없이 제로로 할 수 있다.
기능 설정 메모리는 부트 블록의 위치에 대한 기능 데이터에 한정하지는 않는다. 예를 들면 리던던트 어드레스를 기억하는 메모리로 하여도 이용할 수 있다. 또 그 이외의 메모리 디바이스의 기능을 설정하기 위한 초기치 데이터의 메모리로서 사용할 수도 있다.
이상 설명한 바와 같이 본 발명에 의하면, 소비 전류를 증대하는 일이 없이 메모리 디바이스로의 액세스를 고속화할 수 있다.

Claims (4)

  1. 불휘발성 메모리 디바이스에 있어서,
    전원간에 직렬로 접속되고, 전기적으로 기입 및 소거되는 제 1 및 제 2 플로팅 게이트형 MOS 트랜지스터와,
    상기 제1 및 제 2 MOS 트랜지스터의 접속점에 접속되는 출력 단자를 갖고,
    상기 제 1 MOS 트랜지스터에 기입을 하여 상기 제 2 MOS 트랜지스터에 소거를 함으로써 제 1 데이터를 기억하고, 상기 제 1 MOS 트랜지스터에 소거를 하고 상기 제 2 MOS 트랜지스터에 기입을 함으로써 제 2 데이터를 기억하는 것을 특징으로 하는 메모리 디바이스．
  2. 제 1항에 있어서,
    상기 기억 데이터의 판독에서, 상기 제1 및 제 2 MOS 트랜지스터의 게이트가 상기 기입후의 임계치 전압보다 낮고, 상기 소거후의 임계치 전압보다 높은 전압으로 유지되는 것을 특징으로 하는 메모리 디바이스．
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 1 MOS 트랜지스터와 공통의 플로팅 게이트를 갖고, 상기 기입 및 소거 시에 상기 플로팅 게이트로의 전자의 주입 및 인발을 하는 제 3 MOS 트랜지스터와,
    상기 제 2 MOS 트랜지스터와 공통의 플로팅 게이트를 갖고, 상기 기입 및 소거 시에 상기 플로팅 게이트로의 전자의 주입 및 인발을 하는 제 4 MOS 트랜지스터를 갖는 것을 특징으로 하는 메모리 디바이스．
  4. 플로팅 게이트형 메모리셀을 복수 갖는 불휘발성 메모리 디바이스에 있어서,
    상기 메모리셀을 갖는 복수의 통상 메모리 블록과,
    상기 메모리셀을 갖는 부트 메모리 블록과,
    블록 선택 어드레스가 공급되고, 상기 복수의 통상 메모리 블록 및 부트 메모리 블록을 선택하는 블록디코더와,
    상기 블록 디코더에 공급하는 블록 선택 어드레스를 기능 설정 비트에 따라 반전 또는 비반전하는 어드레스 공급부와,
    상기 기능 설정 비트를 기억하는 기능 설정 메모리를 갖고,
    상기 기능 설정 메모리는 전원간에 직렬로 접속되고, 전기적으로 기입 및 소거되는 제 1 및 제 2 플로팅 게이트형 MOS 트랜지스터와 상기 제1 및 제 2 MOS 트랜지스터의 접속점에 접속되는 출력 단자를 갖고, 상기 제 1 MOS 트랜지스터에 기입을 하고 상기 제 2 MOS 트랜지스터에 소거를 함으로써 제 1 데이터를 기억하고, 상기 제 1 MOS 트랜지스터에 소거를 하고 상기 제 2 MOS 트랜지스터에 기입을 함으로써 제 2 데이터를 기억하는 것을 특징으로 하는 메모리 디바이스．
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