JP2583322B2 - プログラマブルスイッチ回路 - Google Patents
プログラマブルスイッチ回路Info
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- JP2583322B2 JP2583322B2 JP26060889A JP26060889A JP2583322B2 JP 2583322 B2 JP2583322 B2 JP 2583322B2 JP 26060889 A JP26060889 A JP 26060889A JP 26060889 A JP26060889 A JP 26060889A JP 2583322 B2 JP2583322 B2 JP 2583322B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、種々の論理回路に利用されるプログラム
可能なスイッチ回路に関し、特に、消費電力を大きくす
ることなく、電源投入直後であっても、スイッチの断続
状態が素早く確定するようにしたプログラマブルスイッ
チ回路に関する。
可能なスイッチ回路に関し、特に、消費電力を大きくす
ることなく、電源投入直後であっても、スイッチの断続
状態が素早く確定するようにしたプログラマブルスイッ
チ回路に関する。
従来のプログラマブルスイッチ回路としては、例え
ば、第３図に示すようなものがある。
ば、第３図に示すようなものがある。
これは、記憶回路Ｍの出力端Ｑがゲートに接続された
ＮチャネルMOSトランジスタ（以下、NMOSトランジスタ
と称する。）からなるトランスファゲートNTによって配
線１及び２間を接続又は断絶するスイッチ回路であっ
て、出力端Ｑに高電位（論理値「１」）が出力されてい
る場合にはトランスファゲートNTがオンとなって配線１
及び２間が接続状態となり、出力端Ｑに低電位（論理値
「０」）が出力されている場合にはトランスファゲート
NTがオフとなって配線１及び２間が断絶状態となる。
ＮチャネルMOSトランジスタ（以下、NMOSトランジスタ
と称する。）からなるトランスファゲートNTによって配
線１及び２間を接続又は断絶するスイッチ回路であっ
て、出力端Ｑに高電位（論理値「１」）が出力されてい
る場合にはトランスファゲートNTがオンとなって配線１
及び２間が接続状態となり、出力端Ｑに低電位（論理値
「０」）が出力されている場合にはトランスファゲート
NTがオフとなって配線１及び２間が断絶状態となる。
そして、記憶回路Ｍは、不揮発性記憶部３と電荷注入
部４とから構成されていて、不揮発性記憶部３は、電源
Vcc及び接地間に、電気抵抗Ｒ及びフローティングゲー
ト形のNMOSトランジスタN1をこの順に直列に接続すると
共に、そのNMOSトランジスタN1のコントロールゲートを
電源Vccに接続して構成されている。
部４とから構成されていて、不揮発性記憶部３は、電源
Vcc及び接地間に、電気抵抗Ｒ及びフローティングゲー
ト形のNMOSトランジスタN1をこの順に直列に接続すると
共に、そのNMOSトランジスタN1のコントロールゲートを
電源Vccに接続して構成されている。
また、NMOSトランジスタN1のフローティングゲートFG
は、電荷注入部４を構成するフローティングゲート形の
NMOSトランジスタN2のフローティングゲートと共有され
ていて、NMOSトランジスタN2はビット線Ｂと接地との間
に接続され、且つ、そのコントロールゲートはワード線
Ｗに接続されている。
は、電荷注入部４を構成するフローティングゲート形の
NMOSトランジスタN2のフローティングゲートと共有され
ていて、NMOSトランジスタN2はビット線Ｂと接地との間
に接続され、且つ、そのコントロールゲートはワード線
Ｗに接続されている。
今、フローティングゲートFGに電荷が注入されていな
いものとすると、NMOSトランジスタN1のしきい値電圧は
通常の値（2V程度）を維持するから、電源Vcc（5V程
度）によってNMOSトランジスタN1はオンとなって出力端
Ｑと接地との間は導通状態となり、出力端Ｑの電位は低
電位となる。
いものとすると、NMOSトランジスタN1のしきい値電圧は
通常の値（2V程度）を維持するから、電源Vcc（5V程
度）によってNMOSトランジスタN1はオンとなって出力端
Ｑと接地との間は導通状態となり、出力端Ｑの電位は低
電位となる。
従って、トランスファゲートNTはオフとなるから、配
線１及び２間は断絶状態となる。
線１及び２間は断絶状態となる。
また、ビット線Ｂ及びワード線Ｗに適当な高電圧を印
加してNMOSトランジスタN2で発生した負電荷をフローテ
ィングゲートFGに注入すると、そのフローティングゲー
トFGを共有するNMOSトランジスタN1のしきい値電圧が上
昇する。そして、しきい値電圧が電源Vccの電圧以上と
なるまでフローティングゲートFGに電荷を注入すれば、
NMOSトランジスタN1は常時オフとなる。
加してNMOSトランジスタN2で発生した負電荷をフローテ
ィングゲートFGに注入すると、そのフローティングゲー
トFGを共有するNMOSトランジスタN1のしきい値電圧が上
昇する。そして、しきい値電圧が電源Vccの電圧以上と
なるまでフローティングゲートFGに電荷を注入すれば、
NMOSトランジスタN1は常時オフとなる。
すると、出力端Ｑは、接地から断絶されると共に、電
気抵抗Ｒを介して接続された電源Vccによって充電され
て高電位となるから、トランスファゲートNTはオンとな
り、配線１及び２間は接続状態となる。
気抵抗Ｒを介して接続された電源Vccによって充電され
て高電位となるから、トランスファゲートNTはオンとな
り、配線１及び２間は接続状態となる。
なお、フローティングゲートFGに注入された電荷は、
紫外線を照射すれば消去することができ、NMOSトランジ
スタN1のしきい値電圧を初期の値に最設定することがで
きる。
紫外線を照射すれば消去することができ、NMOSトランジ
スタN1のしきい値電圧を初期の値に最設定することがで
きる。
このように、フローティングゲートFGを、電荷が注入
されていない状態（非書き込み状態）又は注入されてい
る状態（書き込み状態）とすることにより、出力端Ｑが
低電位又は高電位となるため、記憶回路Ｍに１ビットの
データを記憶させることができる。
されていない状態（非書き込み状態）又は注入されてい
る状態（書き込み状態）とすることにより、出力端Ｑが
低電位又は高電位となるため、記憶回路Ｍに１ビットの
データを記憶させることができる。
さらに、フローティングゲートFGに注入された電荷
は、電源Vccの給電，非供給状態に関係なく保存される
ため、電源の再投入時であっても、不揮発性記憶部３は
データを記憶している。
は、電源Vccの給電，非供給状態に関係なく保存される
ため、電源の再投入時であっても、不揮発性記憶部３は
データを記憶している。
従って、このようなプログラマブルスイッチ回路を用
いて配線１及び２間の導通状態を定義すれば、所望する
論理機能を有する論理回路を容易に実現することができ
るから、例えばPLA（プログラマブル・ロジック・アレ
ー）等に好適に利用することができる。
いて配線１及び２間の導通状態を定義すれば、所望する
論理機能を有する論理回路を容易に実現することができ
るから、例えばPLA（プログラマブル・ロジック・アレ
ー）等に好適に利用することができる。
〔発明が解決しようとする課題〕 しかしながら、このような従来のプログラマブルスイ
ッチ回路には、下記のような未解決の課題がある。
ッチ回路には、下記のような未解決の課題がある。
即ち、電源VccとNMOSトランジスタN1との間を電気抵
抗Ｒで接続した構成であるため、NMOSトランジスタN1を
オンとした場合に、電気抵抗Ｒ及びNMOSトランジスタN1
を経て電源Vcc及び接地間に貫通電流が流れてしまう。
抗Ｒで接続した構成であるため、NMOSトランジスタN1を
オンとした場合に、電気抵抗Ｒ及びNMOSトランジスタN1
を経て電源Vcc及び接地間に貫通電流が流れてしまう。
この貫通電流は、NMOSトランジスタN1がオンとなって
いる状態、即ち、電源Vccが供給され且つフローティン
グゲートFGに電荷が注入されていない状態では流れ続け
てしまい、消費電力に大きな影響を与えてしまう。
いる状態、即ち、電源Vccが供給され且つフローティン
グゲートFGに電荷が注入されていない状態では流れ続け
てしまい、消費電力に大きな影響を与えてしまう。
そこで、従来は、できるだけ消費電力が小さくなるよ
うに、電気抵抗Ｒの抵抗値を大きな値（数10〜数100GΩ
程度）とすることにより、大きな貫通電流が流れないよ
うにしていた。
うに、電気抵抗Ｒの抵抗値を大きな値（数10〜数100GΩ
程度）とすることにより、大きな貫通電流が流れないよ
うにしていた。
しかし、電気抵抗Ｒの抵抗値を大きくすると、消費電
力を小さくすることはできるが、フローティングゲート
FGに電荷が注入されている状態で電源Vccを再投入し、
出力端Ｑに高電位の出力を期待する場合に、出力端Ｑの
充電に長時間を要するという欠点が生じる。
力を小さくすることはできるが、フローティングゲート
FGに電荷が注入されている状態で電源Vccを再投入し、
出力端Ｑに高電位の出力を期待する場合に、出力端Ｑの
充電に長時間を要するという欠点が生じる。
このため、電源投入直後は、トランスファゲートNTの
状態、即ち、配線１及び２の導通状態が定まらないか
ら、これら配線１及び２の接続状態によって定義される
論理回路の状態が不安定になってしまう。
状態、即ち、配線１及び２の導通状態が定まらないか
ら、これら配線１及び２の接続状態によって定義される
論理回路の状態が不安定になってしまう。
この発明は、このような状従来の技術が有する未解決
の課題に着目してなされたものであり、消費電力を大き
くすることなく、電源投入直後であってもスイッチの断
続状態が素早く確定するプログラマブルスイッチ回路を
提供することを目的としている。
の課題に着目してなされたものであり、消費電力を大き
くすることなく、電源投入直後であってもスイッチの断
続状態が素早く確定するプログラマブルスイッチ回路を
提供することを目的としている。
上記目的を達成するために、本発明のプログラマブル
スイッチ回路は、高電位側と低電位側との間を、直列に
接続されたフローティングゲート形ＰチャネルMOSトラ
ンジスタ及びフローティングゲート形ＮチャネルMOSト
ランジスタを介して接続すると共に、前記両トランジス
タのコントロールゲートを高電位側若しくは低電位側に
接続し、さらに、前記両トランジスタ間の接続点の電位
に応じて断続するスイッチ手段と、前記両トランジスタ
のフローティングゲートに電荷を注人する電荷注入手段
と、を設けてなる。
スイッチ回路は、高電位側と低電位側との間を、直列に
接続されたフローティングゲート形ＰチャネルMOSトラ
ンジスタ及びフローティングゲート形ＮチャネルMOSト
ランジスタを介して接続すると共に、前記両トランジス
タのコントロールゲートを高電位側若しくは低電位側に
接続し、さらに、前記両トランジスタ間の接続点の電位
に応じて断続するスイッチ手段と、前記両トランジスタ
のフローティングゲートに電荷を注人する電荷注入手段
と、を設けてなる。
フローティングゲート形のＰチャネルMOSトランジス
タ（以下、PMOSトランジスタと称する。）とフローティ
ングゲート形のNMOSトランジスタとを直列に接続してい
るため、両トランジスタのフローティングゲートに電荷
が注入されていない状態にあっては、それらのコントロ
ールゲートが高電位側に接続されていれば、PMOSトラン
ジスタはオフとなり且つNMOSトランジスタはオンとな
る。この結果、スイッチ手段には接続点を介してNMOSト
ランジスタが接続された側の電位が供給される。一方、
コントロールゲートが低電位側に接続されていれば、PM
OSトランジスタはオンとなり且つNMOSトランジスタはオ
フとなるため、スイッチ手段には接続点を介してPMOSト
ランジスタが接続された側の電位が供給される。
タ（以下、PMOSトランジスタと称する。）とフローティ
ングゲート形のNMOSトランジスタとを直列に接続してい
るため、両トランジスタのフローティングゲートに電荷
が注入されていない状態にあっては、それらのコントロ
ールゲートが高電位側に接続されていれば、PMOSトラン
ジスタはオフとなり且つNMOSトランジスタはオンとな
る。この結果、スイッチ手段には接続点を介してNMOSト
ランジスタが接続された側の電位が供給される。一方、
コントロールゲートが低電位側に接続されていれば、PM
OSトランジスタはオンとなり且つNMOSトランジスタはオ
フとなるため、スイッチ手段には接続点を介してPMOSト
ランジスタが接続された側の電位が供給される。
そして、フローティングゲートに電荷が注入されれ
ば、PMOSトランジスタ及びNMOSトランジスタのしきい値
電圧は変化するため、上記とは逆の動作を得ることがで
きる。
ば、PMOSトランジスタ及びNMOSトランジスタのしきい値
電圧は変化するため、上記とは逆の動作を得ることがで
きる。
従って、PMOSトランジスタ及びNMOSトランジスタが共
にオンとなる場合はフローティングゲートに電荷を注入
する際等の極短い時間に限られるため、貫通電流は殆ど
無視することができ、消費電力を小さく抑えることがで
きる。
にオンとなる場合はフローティングゲートに電荷を注入
する際等の極短い時間に限られるため、貫通電流は殆ど
無視することができ、消費電力を小さく抑えることがで
きる。
このため、従来のような高負荷抵抗を用いる必要がな
いから、電源投入時に、出力端の充電に多くの時間はか
からない。
いから、電源投入時に、出力端の充電に多くの時間はか
からない。
以下、この発明の実施例を図面に基づいて説明する。
第１図及び第２図は本発明の一実施例を示した図であ
り、第１図は実施例の構成を示す回路図である。
り、第１図は実施例の構成を示す回路図である。
なお、上記従来の技術で説明した第３図と同様の部位
等には、同じ符号を付し、その重複する説明は省略す
る。
等には、同じ符号を付し、その重複する説明は省略す
る。
即ち、本実施例の構成は、第３図における電気抵抗Ｒ
に代えて、NMOSトランジスタN1及びN2と共有のフローテ
ィングゲートFGを有するフローティングゲート形のPMOS
トランジスタP1を設けると共に、そのコントロールゲー
トを高電位側としての電源Vccに接続したことを除いて
は、上述した従来のプログラマブルスイッチ回路と同じ
である。
に代えて、NMOSトランジスタN1及びN2と共有のフローテ
ィングゲートFGを有するフローティングゲート形のPMOS
トランジスタP1を設けると共に、そのコントロールゲー
トを高電位側としての電源Vccに接続したことを除いて
は、上述した従来のプログラマブルスイッチ回路と同じ
である。
今、フローティングゲートFGに電荷が注入されていな
いもの（書き込み前である）とし、その状態でのNMOSト
ランジスタN1のしきい値電圧をVTN（低電位側としての
接地の電圧からの変位量）、PMOSトランジスタP1のしき
い値電圧を−VTP（電源Vccの電圧からの変位量）とする
（第２図参照）。
いもの（書き込み前である）とし、その状態でのNMOSト
ランジスタN1のしきい値電圧をVTN（低電位側としての
接地の電圧からの変位量）、PMOSトランジスタP1のしき
い値電圧を−VTP（電源Vccの電圧からの変位量）とする
（第２図参照）。
この場合、PMOSトランジスタP1及びNMOSトランジスタ
N1のコントロールゲートは、電源Vccに接続されている
ため、PMOSトランジスタP1はオフとなり、且つ、NMOSト
ランジスタN1はオンとなる。
N1のコントロールゲートは、電源Vccに接続されている
ため、PMOSトランジスタP1はオフとなり、且つ、NMOSト
ランジスタN1はオンとなる。
従って、出力端Ｑは電源Vccから切り離されると共
に、接地に接続されるから、その電位は低電位となって
スイッチ手段としてのトランスファゲートNTはオフとな
り、配線１及び２間は断絶状態となる。
に、接地に接続されるから、その電位は低電位となって
スイッチ手段としてのトランスファゲートNTはオフとな
り、配線１及び２間は断絶状態となる。
次に、電荷注入手段としての電荷注入部４によってフ
ローティングゲートFGに負電荷を注入すると、PMOSトラ
ンジスタP1のしきい値電圧は減少して−VTP＋ΔVTPとな
り、且つ、NMOSトランジスタN1のしきい値電圧は増加し
てVTN＋ΔVTNとなる。
ローティングゲートFGに負電荷を注入すると、PMOSトラ
ンジスタP1のしきい値電圧は減少して−VTP＋ΔVTPとな
り、且つ、NMOSトランジスタN1のしきい値電圧は増加し
てVTN＋ΔVTNとなる。
なお、しきい値電圧の変化分ΔVTP及びΔVTNは、トラ
ンジスタP1及びN1の大きさ等によって決まる値であり、
絶縁層の厚さ等を適宜調整することにより、ΔVTP＝ΔV
TNとすることも可能である。
ンジスタP1及びN1の大きさ等によって決まる値であり、
絶縁層の厚さ等を適宜調整することにより、ΔVTP＝ΔV
TNとすることも可能である。
そして、電荷を注入した後（書き込み後）のしきい値
が、第２図に示すように、−VTP＋ΔVTP＞０で、且つ、
VTN＋ΔVTN≒Vccとなるまで、負電荷を注入する。
が、第２図に示すように、−VTP＋ΔVTP＞０で、且つ、
VTN＋ΔVTN≒Vccとなるまで、負電荷を注入する。
すると、PMOSトランジスタP1はデプレッションモード
になってオンとなり、且つ、NMOSトランジスタN1はオフ
となるため、出力端Ｑは、接地から切り離されると共に
電源Vccに接続されるから、充電されて高電位となって
トランスファゲートNTはオンとなり、配線１及び２間は
接続状態となる。
になってオンとなり、且つ、NMOSトランジスタN1はオフ
となるため、出力端Ｑは、接地から切り離されると共に
電源Vccに接続されるから、充電されて高電位となって
トランスファゲートNTはオンとなり、配線１及び２間は
接続状態となる。
このように、本実施例では、通常の動作状態であれ
ば、PMOSトランジスタP1及びNMOSトランジスタN1が同時
にオンとなる場合がないため、電源Vcc及び接地間を大
きな貫通電流が流れることはない。
ば、PMOSトランジスタP1及びNMOSトランジスタN1が同時
にオンとなる場合がないため、電源Vcc及び接地間を大
きな貫通電流が流れることはない。
従って、消費電力を小さく抑えることができると共
に、電源Vcc及び接地間に高負荷抵抗を設ける必要がな
いから、電源投入時等であっても出力端Ｑの充電い長時
間を要することがない。
に、電源Vcc及び接地間に高負荷抵抗を設ける必要がな
いから、電源投入時等であっても出力端Ｑの充電い長時
間を要することがない。
このため、電源投入直後のトランスファゲートNTの不
安定状態を無くすことができ、論理回路の安定した動作
を得ることができる。
安定状態を無くすことができ、論理回路の安定した動作
を得ることができる。
なお、上記実施例では、PMOSトランジスタP1及びNMOS
トランジスタN1のコントロールゲートを、高電位側とし
ての電源Vccに接続した場合について説明したが、これ
に限定されるものではなく、低電位側としての接地に接
続してもよい。但し、この場合には、フローティングゲ
ートFGに注入する電荷を正電荷として、プログラミング
によりNMOSトランジスタN1をオンさせ、PMOSトランジス
タP1をオフさせるようにしてもよく、又は、書き込み前
のPMOSトランジスタP1のしきい値電圧−VTPを接地電圧
近傍の値とし。且つ、NMOSトランジスタN1のしきい値電
圧VTNを接地電圧以下の値とし、さらに、書き込み後のP
MOSトランジスタP1のしきい値電圧を接地電圧よりも充
分高い値とし、且つ、NMOSトランジスタN1のしきい値電
圧を接地電圧よりも高い値として、プログラミングによ
りフローティングゲートFGに負電荷を注入して、トラン
ジスタN1，P1をそれぞれオフ，オンするようにしてもよ
い。
トランジスタN1のコントロールゲートを、高電位側とし
ての電源Vccに接続した場合について説明したが、これ
に限定されるものではなく、低電位側としての接地に接
続してもよい。但し、この場合には、フローティングゲ
ートFGに注入する電荷を正電荷として、プログラミング
によりNMOSトランジスタN1をオンさせ、PMOSトランジス
タP1をオフさせるようにしてもよく、又は、書き込み前
のPMOSトランジスタP1のしきい値電圧−VTPを接地電圧
近傍の値とし。且つ、NMOSトランジスタN1のしきい値電
圧VTNを接地電圧以下の値とし、さらに、書き込み後のP
MOSトランジスタP1のしきい値電圧を接地電圧よりも充
分高い値とし、且つ、NMOSトランジスタN1のしきい値電
圧を接地電圧よりも高い値として、プログラミングによ
りフローティングゲートFGに負電荷を注入して、トラン
ジスタN1，P1をそれぞれオフ，オンするようにしてもよ
い。
また、上記実施例では、PMOSトランジスタP1を高電位
側としての電源Vcc側に接続し、且つ、NMOSトランジス
タN1を低電位側としての接地側に接続した場合について
説明したが、これらの関係は逆にすることも可能であ
る。
側としての電源Vcc側に接続し、且つ、NMOSトランジス
タN1を低電位側としての接地側に接続した場合について
説明したが、これらの関係は逆にすることも可能であ
る。
以上説明したように、本発明のプログラマブルスイッ
チ回路によれば、高電位側及び低電位側間を大きな貫通
電流が流れることがなく、高電位側及び低電位側間に高
負荷抵抗を介挿する必要がなくなるから、消費電力を大
きくすることなく、電源投入直後であっても出力端を素
早く充電することができ、その結果、電源投入直後のス
イッチ手段の不安定状態を無くすことができるという効
果がある。
チ回路によれば、高電位側及び低電位側間を大きな貫通
電流が流れることがなく、高電位側及び低電位側間に高
負荷抵抗を介挿する必要がなくなるから、消費電力を大
きくすることなく、電源投入直後であっても出力端を素
早く充電することができ、その結果、電源投入直後のス
イッチ手段の不安定状態を無くすことができるという効
果がある。
第１図は本発明の一実施例の構成を示す回路図、第２図
はPMOSトランジスタ及びNMOSトランジスタの書き込み前
後におけるしきい値電圧の変化の一例を示す説明図、第
３図は従来の技術を示す回路図である。 ４…電荷注入部（電荷注入手段）、N1，N2…フローティ
ングゲート形のＮチャネルMOSトランジスタ、P1…フロ
ーティングゲート形のＰチャネルMOSトランジスタ、NT
…トランスファゲート（スイッチ手段）、FG…フローテ
ィングゲート、Vcc…電源（高電位側）
はPMOSトランジスタ及びNMOSトランジスタの書き込み前
後におけるしきい値電圧の変化の一例を示す説明図、第
３図は従来の技術を示す回路図である。 ４…電荷注入部（電荷注入手段）、N1，N2…フローティ
ングゲート形のＮチャネルMOSトランジスタ、P1…フロ
ーティングゲート形のＰチャネルMOSトランジスタ、NT
…トランスファゲート（スイッチ手段）、FG…フローテ
ィングゲート、Vcc…電源（高電位側）
Claims (1)
- 【請求項１】高電位側と低電位側との間を、直列に接続
されたフローティングゲート形ＰチャネルMOSトランジ
スタ及びフローティングゲート形ＮチャネルMOSトラン
ジスタを介して接続すると共に、前記両トランジスタの
コントロールゲートを高電位側若しくは低電位側に接続
し、さらに、前記両トランジスタ間の接続点の電位に応
じて断続するスイッチ手段と、前記両トランジスタのフ
ローティングゲートに電荷を注入する電荷注入手段と、
を設けたことを特徴とするプログラマブルスイッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26060889A JP2583322B2 (ja) | 1989-10-05 | 1989-10-05 | プログラマブルスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26060889A JP2583322B2 (ja) | 1989-10-05 | 1989-10-05 | プログラマブルスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123118A JPH03123118A (ja) | 1991-05-24 |
| JP2583322B2 true JP2583322B2 (ja) | 1997-02-19 |
Family
ID=17350298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26060889A Expired - Fee Related JP2583322B2 (ja) | 1989-10-05 | 1989-10-05 | プログラマブルスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583322B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289593A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JP3693504B2 (ja) * | 1998-07-31 | 2005-09-07 | 富士通株式会社 | メモリデバイス |
| JPWO2002077473A1 (ja) | 2001-03-27 | 2004-07-15 | Nok株式会社 | スラスト軸受 |
| JP5150694B2 (ja) | 2010-09-27 | 2013-02-20 | 株式会社東芝 | スイッチアレイ |
| JP2012079889A (ja) * | 2010-09-30 | 2012-04-19 | Toshiba Corp | 半導体装置 |
| JP2013239597A (ja) * | 2012-05-15 | 2013-11-28 | Toshiba Corp | 半導体集積回路 |
-
1989
- 1989-10-05 JP JP26060889A patent/JP2583322B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03123118A (ja) | 1991-05-24 |
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