JP3392165B2

JP3392165B2 - 半導体記憶装置

Info

Publication number: JP3392165B2
Application number: JP00030493A
Authority: JP
Inventors: 隆男赤荻; 博美川嶋; 信昭高品; 実山下; 靖笠; 清義板野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-01-05
Filing date: 1993-01-05
Publication date: 2003-03-31
Anticipated expiration: 2018-03-31
Also published as: JPH06203590A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、フラッシュメモリ等の電気的一括消去型の不揮発
性半導体記憶装置に関する。従来、紫外線による消去可
能で電気的に書き込み可能な不揮発性半導体記憶装置と
してＥＰＲＯＭが使用されており、また、近年、電気的
に書き換え可能な不揮発性半導体記憶装置としてフラッ
シュメモリが注目されている。これらの不揮発性半導体
記憶装置における冗長回路および書き込み回路の改良、
或いは、過剰消去対策等の改良が要望されている。

【０００２】

【従来の技術】図１１は本発明が適用される半導体記憶
装置に使用するメモリセル（ＭＣ）を示し、電気的一括
消去型不揮発性半導体記憶装置（フラッシュメモリ）に
おけるセルトランジスタ（メモリセルＭＣ）の動作を説
明するための図である。同図に示されるように、セルト
ランジスタは、ソース−ドレイン間にどの領域とも絶縁
されたフローティングゲートＦＧが設けられ、該フロー
ティングゲートＦＧの上にコントロールゲートＣＧを形
成して構成されている。

【０００３】書き込み時には、ドレイン領域ＤＤに印加
するドレイン電圧Ｖd をほぼ電源電圧Ｖccとし、コント
ロールゲートＣＧに印加するゲート電圧Ｖg を正の高電
圧（〜＋10ボルト程度) とし、ソース領域ＳＳに印加す
るソース電圧Ｖs を零ボルトとして、ドレイン端子(DD)
からフローティングゲート(FG)に電子を注入してデータ
“０”を書き込む。ここで、ドレイン電圧Ｖd には、書
き込み用の電源電圧Ｖppが存在すればそれを使用するこ
とができる。さらに、ゲート電圧Ｖg に印加する高電圧
は上記の書き込み用電圧Ｖppを使用してもよく、また、
電源電圧Ｖccから昇圧により発生させた電圧を使用して
もよい。

【０００４】消去時には、ゲート電圧Ｖg を負の高電圧
（〜−10ボルト程度) とし、ドレイン電圧Ｖd をオープ
ン（ドレイン領域DDをフローティング状態）とし、そし
て、ソース電圧Ｖs を電源電圧Ｖccとして、フローティ
ングゲート(FG)からソース端子(SS)に電子を引き抜いて
消去（データ“１”の書き込み）を行う。また、読み出
し時には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイ
ン電圧Ｖd をほぼ１ボルト程度とし、そして、ソース電
圧Ｖs を零ボルトとして、ドレイン電流が流れるか否か
でセルトランジスタに書き込まれているデータが“１”
か“０”かを判別する。

【０００５】図２は本発明に係る半導体記憶装置に対応
する関連技術の半導体記憶装置の一例を示すブロック回
路図である。同図において、参照符号111 はロウアドレ
スバッファ,112はロウデコーダ,113はコラムアドレスバ
ッファ,114はコラムデコーダ,115はデータI/O バッフ
ァ,116は書き込み回路,117はセンスアンプ,118は負電圧
発生回路, そして,119はソース電源回路を示している。
また、参照符号ＢＬはビット線, ＷＬはワード線を示
し、また、Ｗは書き込み時に高レベル“Ｈ”となる書き
込み制御信号, Ｅは消去時に高レベル“Ｈ”となる消去
制御信号を示している。

【０００６】図２に示す半導体記憶装置において、読み
出し時には、ロウアドレスおよびコラムアドレスにより
ワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ選
択され、センスアンプ117 によりその選択されたメモリ
セルＭＣ（セルトランジスタ）が電流を流すかどうかに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。

【０００７】データ書き込み時には、書き込み制御信号
Ｗを高レベル“Ｈ”として書き込み回路116 からバス線
ＢＵＳに書き込み電圧を供給し、コラムデコーダ114 に
より所定のビット線ＢＬにバス線ＢＵＳを接続し、さら
に、ロウデコーダ112 によりワード線ＷＬに書き込み電
圧を供給する。また、消去時においては、消去制御信号
Ｅを高レベル“Ｈ”としてソース電源回路119 によりセ
ルトランジスタＭＣのソースラインに消去電圧を印加す
ると共に、コラムアドレスバッファ113 によりビット線
ＢＬを非選択とする。さらに、ロウアドレスバッファ11
1 により所定の数のワード線ＷＬを同時選択すると共
に、ロウデコーダ112 により選択されたワード線ＷＬに
低レベル“Ｌ”を与え、且つ、非選択のワード線にＷＬ
に高レベル“Ｈ”を与え、そして、負電圧発生回路118
により上記低レベル“Ｌ”レベルのワード線ＷＬを負電
圧に設定する。

【０００８】図３は図２の半導体記憶装置におけるコラ
ムアドレスバッファ113 の一例を示す回路図、図４はロ
ウアドレスバッファ111 の一例を示す回路図、図５はロ
ウデコーダ112 の一例を示す回路図、そして、図６はコ
ラムデコーダ114 の一例を示す回路図である。まず、読
み出し時において、消去制御信号Ｅが低レベル“Ｌ”で
あるため、図３に示すコラムアドレスバッファ113 およ
び図４に示すロウアドレスバッファ111 は、入力アドレ
スに対して正および負論理を出力することになる。図５
に示すロウデコーダ112 において、参照符号φは、消去
および書き込み時に所定の周波数で振幅する信号であ
り、また、φ_R は、アドレス入力時しばらく高レベル
“Ｈ”となる信号である。

【０００９】図５に示すロウデコーダ112 は、読み出し
時において、書き込み制御信号Ｗが低レベル“Ｌ”であ
るため、トランジスタＴ₁,Ｔ₂ により電源電圧Ｖccが導
入されると共に、アドレス入力（ロウアドレスバッファ
111 からの出力）により、所定のデコーダが選択（例え
ば、図５中のノードＮ₃ が高レベル“Ｈ”）となる。こ
の状態で、信号φ_R に高レベル“Ｈ”のパルス信号が与
えられると、ノードＮ₂,Ｎ₄ が零ボルトにリセットされ
ると共に、信号φ_R が低レベル“Ｌ”に復帰するのに応
じてノードＮ₂ が電源電圧Ｖccに充電される。さらに、
トランジスタＴ₆,Ｔ₇ のセルフブートストラップ効果に
より、ノードＮ₄ も電源電圧Ｖccレベルに充電される。
ここで、コラムデコーダ114 における動作も、上述した
ロウデコーダ112 の動作と同様であり、結局、所定のワ
ード線ＷＬに電源電圧Ｖccが印加されると共に、所定の
ビット線ＢＬをセンスアンプ117 に接続するようになっ
ている。

【００１０】図７は図２の半導体記憶装置における書き
込み回路116 の一例を示す回路図であり、図８はソース
電源回路119 の一例を示す回路図である。図７に示す書
き込み回路116 において、書き込み制御信号Ｗが高レベ
ル“Ｈ”で且つデータが低レベル“Ｌ”（反転レベル信
号 /DATAが高レベル“Ｈ")のとき、バス線ＢＵＳには電
源電圧Ｖccを昇圧した高電圧が供給され、これにより所
定のセルトランジスタに書き込み処理を行なうことがで
きるようになっている。ここで、／ＤＡＴＡは、データ
I/O バッファ115 より書き込み信号として書き込み回路
116 に転送される信号である。

【００１１】消去時においては、消去制御信号Ｅは高レ
ベル“Ｈ”レベルとなり、図３のコラムアドレスバッフ
ァ113 においては、出力Ａおよび／Ａがともに低レベル
“Ｌ”となる。これらの出力Ａおよび／Ａは、コラムデ
コーダ114 に入力されて、コラム（ビット線ＢＬ）は非
選択状態となり、該ビット線ＢＬは電気的にいかなるノ
ードとも切り離される。また、ロウアドレスバッファ11
1 においては、全部でｎ個存在するもののうちｍ個に消
去制御信号Ｅを印加するように構成する。これにより、
２^m 本のワード線を図５のロウデコーダ112 により同時
に選択することが可能となる。尚、ロウデコーダ112 に
おいては、消去制御信号Ｅが高レベル“Ｈ”であるた
め、ノードＮ₂ は零ボルトになり、ノードＮ₅ には高レ
ベル“Ｈ”が印加される。これにより、選択されたワー
ド線ＷＬには低レベル“Ｌ”を印加し、非選択のワード
線ＷＬには高レベル“Ｈ”を印加することが可能とな
る。

【００１２】ここで、低レベル“Ｌ”のワード線ＷＬ
は、負電圧発生回路118 により消去電圧に設定されると
共に、高レベル“Ｈ”のワード線ＷＬは、図５における
ノアゲートの出力Ｎ₆ の電位が常に低レベル“Ｌ”とな
って信号φがノードＮ₆ に接続された容量素子に伝達さ
れなくなるため高レベル“Ｈ”を保持する。このとき、
セルトランジスタＭＣのソースＳＳには、図８に示すソ
ース電源回路119 により電源電圧Ｖccが印加される。こ
れにより、２^m 本のワード線を単位にしたワード線ブロ
ック中のセルトランジスタのデータを同時に消去するこ
とが可能となる。

【００１３】図９は図２の半導体記憶装置におけるセン
スアンプ117 の一例を示す回路図である。図９に示すセ
ンスアンプ117 においては、選択されたセルトランジス
タＭＣのドレイン電流がトランジスタＴ₈ の流すことの
できる電流より大きいか、或いは、小さいかにより、該
センスアンプ117 出力を高レベル“Ｈ”または低レベル
“Ｌ”とする。ここで、トランジスタＴ₉,Ｔ₁₀, Ｔ₁₁,
Ｔ₁₂は、バス線ＢＵＳの電位を１ボルト程度に設定する
バイアス回路を構成している。

【００１４】書き込み時においては、書き込み制御信号
Ｗを高レベル“Ｈ”とし、信号φを所定の周波数で振幅
させる。このとき、ノードＮ₁ には、トランジスタＴ₄,
Ｔ₅により書き込み電圧が供給される。そして、信号φ_R
による読み出し時と同様に高レベル“Ｈ”のパルスを
印加すると、ノードＮ₂ は書き込み電圧に充電されると
共に、ノードＮ₄ もトランジスタＴ₆,Ｔ₇ によるセルフ
ブートストラップ効果によりノードＮ₂ と同じレベルに
充電される。コラムデコーダ114 におていも動作は同様
であり、結局、所定のワード線ＷＬには書き込み電圧が
供給されると共に、ビット線ＢＬは書き込み回路116 に
接続されることになる。

【００１５】

【発明が解決しようとする課題】図２〜図９を参照して
説明したように、関連技術としての半導体記憶装置（フ
ラッシュメモリ）においては、消去セルブロックは、通
常、５１２ｋビット程度の大きな容量を単位とされるこ
とが多く、このブロック中に欠陥セルが存在する場合に
は、この大きなブロックをそのまま大きな容量を有する
冗長セルブロックに置き換える冗長方式しか使用できな
い。そのため、効率の良い（少ないスペア用セルで多く
の欠陥セルを置き換える）冗長を行なうことが困難とな
っている。具体的に、例えば、図１中のメモリセルＭＣ
₁₁が過剰消去となっていると、メモリセルＭＣ₁₁を介し
てビット線ＢＬ₁ に電流が常に流れ、正確な読み出し処
理および書き込み処理を行うことができない。

【００１６】図１０は半導体記憶装置（フラッシュメモ
リ）における書き込み特性曲線の一例を示す図である。
上述した関連技術の半導体記憶装置の構成では、書き込
み用のドレイン電圧を電源電圧Ｖccから昇圧して使用し
ているため、書き込み回路のビット線への駆動能力の限
界からビット線に大きな電流を流すとビット線電位が低
下するようになっている。過剰消去となったセルトラン
ジスタの特性によっては、図１０中の実線で示されるよ
うに、セルトランジスタの書き込み特性曲線は、書き込
み回路116 のロードカーブと書き込みの不可能な領域Ａ
でぶつかり、書き込みが不可となる事態に陥いることも
考えられる（Ｄ〜Ｂ点でないと書き込みは不可）。ま
た、消去および書き込みベリファイ用のワード線電圧
は、外部書き込み用電圧を降圧して使用するのが一般で
あるが、本構成では、外部書き込み用電圧を使用しない
構成なので、ベリファイ動作を行なうことが困難である
とともに、ワード線冗長の場合に過剰消去となったセル
トランジスタを単にスペア用セル（スペア用ワード線）
で置き換えてもデバイスの正常動作は望めない。この場
合、その過剰消去になったセルに再び書き込みを行うこ
とにより過剰消去が解消され正常な冗長動作を実現可と
できるが、過剰消去のセルは図１０中のＡ点付近でより
電流が大きくなるため、上記理由により書き込みが更に
困難となりうる。

【００１７】本発明は、ワード線冗長を有効に導入する
と共に、安定した書き込みおよび各ベリファイを可能と
して、高歩留りで高性能なデバイスの実現を目的とす
る。

【課題を解決するための手段】図１は本発明に係る半導
体記憶装置の一実施例を示す回路図である。

【００１８】本発明によれば、複数の２ⁿ 本のワード線
ＷＬと、複数のビット線ＢＬと、該各ワード線および該
各ビット線の交差個所にそれぞれ設けられ電気的に外部
から閾値電圧を制御できるＭＩＳトランジスタで構成さ
れた複数の不揮発性のメモリセルＭＣと、選択されたワ
ード線およびビット線の交点に位置するメモリセルにデ
ータを書き込む書き込み回路106 と、前記メモリセルに
保持されたデータを検出して出力するセンスアンプ107
とを具備する半導体記憶装置であって、前記２ⁿ 本のワ
ード線のうち２^m 本（ｎ＞ｍ）のワード線で構成される
ワード線ブロック中のワード線を同時に選択する手段10
1,102,120 と、前記２^m 本のワード線で構成されるワー
ド線ブロック中の２^k 本（ｍ＞ｋ）で構成されるワード
線ブロックを非選択する手段101,102,120 とを具備し、
前記２^m 本のワード線ブロック中の２^k 本のワード線ブ
ロック中のワード線に欠陥がある場合、当該２^m 本のワ
ード線ブロック中の２^k 本のワード線ブロック中のワー
ド線を非選択すると共に、前記２ⁿ 本で構成されるワー
ド線ブロック外に存在する２^k 本のワード線で構成され
るワード線ブロック中のワード線を選択する101,102,12
0; 120,130ようにしたことを特徴とする半導体記憶装置
が提供される。

【００１９】

【作用】本発明の半導体記憶装置によれば、２^m 本のワ
ード線ブロック中の２^k 本のワード線ブロック中のワー
ド線に欠陥がある場合、２^m 本のワード線ブロック中の
２^k 本のワード線ブロック中のワード線を非選択すると
共に、２ⁿ 本で構成されるワード線ブロック外に存在す
る２^k 本のワード線で構成されるワード線ブロック中の
ワード線を選択するようになっている。ここで、書き込
み処理に付いては、ゲート電圧を制御して、後述する図
１０中の点線のような書き込み回路のロードカーブの電
流値を越えないようにセルの書き込みカーブを実現させ
書き込みを行なえばよい。また、ベリファイに関して
は、ワード線電圧をＶccの昇圧および降圧により発生さ
せるか、或いは、センスアンプのデータ判定電流値を制
御する。さらに、過剰消去のセルを冗長救済するには、
過剰消去になったセルに対して再びデータを書き込んだ
後に冗長を行なう。

【００２０】以上により、本発明の半導体記憶装置によ
れば、効率の良いワード線冗長が可能となり、また、外
部書き込み電源をなくした場合（例えば、５ボルト単一
電源）にした場合でも効果的に書き込みができる。さら
に、本発明の半導体記憶装置によれば、過剰消去のセル
にも書き込むことが可能となり、過剰消去セルの冗長も
可能になると共に、ベリファイも良好に行なうことがで
きる。

【００２１】

【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の各実施例を説明する。まず、図１および図１１
〜図１９を参照して本発明に係る半導体記憶装置を説明
する。図１は本発明に係る半導体記憶装置（フラッシュ
メモリ）の一実施例を示すブロック回路図である。図１
から明らかなように、本実施例の半導体記憶装置は、図
２に示す関連技術の半導体記憶装置に対して、入力アド
レスと不良アドレスを比較する一致回路120,および，冗
長ロウデコーダ130 が追加された構成となっている。こ
こで、本実施例の半導体記憶装置におけるロウアドレス
バッファ101,ロウデコーダ102,コラムアドレスバッファ
103,コラムデコーダ104,データI/O バッファ105,書き込
み回路106,センスアンプ107,負電圧発生回路108,およ
び, ソース電源回路109 は、図２の関連技術の半導体記
憶装置におけるロウアドレスバッファ111,ロウデコーダ
112,コラムアドレスバッファ113,コラムデコーダ114,デ
ータI/O バッファ115,書き込み回路116,センスアンプ11
7,負電圧発生回路118,および, ソース電源回路119 に対
応するものである。

【００２２】本実施例における動作を説明すると、ま
ず、読み出し時および書き込み時においては、一致回路
120 に格納された不良アドレスと入力されるアドレスが
一致した場合、該一致回路120 からの出力信号はロウア
ドレスバッファ101 および冗長ロウデコーダ130 に入力
され、ロウデコーダ102 を非選択状態にすると共に、冗
長ロウデコーダ130 を選択状態にする。これにより、欠
陥セルをアクセスする代わりに冗長セルをアクセスする
ことができる。消去時においては、消去制御信号Ｅが高
レベル“Ｈ”となり、コラムアドレスバッファ103,ロウ
アドレスバッファ101,ロウデコーダ102,一致回路120,お
よび，冗長ロウデコーダ130 に入力される。

【００２３】まず、セルアレイ中に欠陥セルトランジス
タ（欠陥セル）が存在しないとき（冗長していないと
き）は、上述したのと全く同様の動作をする。すなわ
ち、一致回路120 からの冗長制御信号ＲＥＤは、いずれ
の回路をも冗長動作させないような論理となっている。
次に、或るリード線上に欠陥セルが存在し、一致回路12
0 にその欠陥セルのアドレスが格納されている場合を考
える。本実施例では、全体のワード線数を２ⁿ本とし、
消去ブロックの大きさは２^m 本のワード線で構成され、
また、２^k 本のスペアワード線を備えた構成を例にして
いる。書き込み時および読み出し時を考えると、一致回
路120 中の不良アドレス格納用メモリ素子のビットの必
要数はｎ−ｋ個となり、また、消去ブロック中のワード
線の数は２^m 本なので消去ブロックを選択するためには
ｎ−ｍ個のアドレスのビット数が必要となる。消去時に
おいては、或る２^m 本で構成されるワード線ブロックを
選択するためｎ−ｍ個のワード線ブロック選択アドレス
が入力されることになる。この入力アドレスは、一致回
路120 に格納されたｎ−ｋ個のアドレスビットのうちｎ
−ｍ個の上位からのアドレスと比較され、もし、この入
力アドレスと格納されているｎ−ｍ個のアドレスが一致
したとすると、欠陥を含む２^k 本のワード線ブロックが
その消去ブロック中に存在することを示す。

【００２４】上記した２^m 本で構成されるワード線ブロ
ック中で、欠陥を含んだ２^k 本で構成されるワード線ブ
ロックを示すアドレス情報は、一致回路120 に格納され
たアドレス情報のうちｍ−ｋ個で示される残りのビット
で示されることになる。すなわち、本実施例の半導体記
憶装置は、ｍ−ｋ個のアドレスで指定される２^m 本のワ
ード線ブロック中の２^k 本で構成されるワード線ブロッ
クを、ロウデコーダ102 により非選択とすると共に、ｎ
−ｍ個のアドレスが一致した場合に、消去時には、冗長
ロウデコーダ130 を選択して２^m 本で構成される消去ブ
ロックの内の２^k 本単位で構成したワード線ブロックの
消去冗長を行うことができるようになっている。

【００２５】図１２は図１の半導体記憶装置におけるロ
ウアドレスバッファ101 の一例を示す回路図、図１３は
ロウデコーダ102 の一例の要部を示す回路図、そして、
図１４は一致回路120 の一例を示す回路図である。図１
２に示されるように、全体でｎ個のロウアドレスバッフ
ァ101 の内、下位のｍ個には消去制御信号Ｅが入力さ
れ、これにより、２^m 本のワード線が消去時に全選択さ
れることになる。ここで、上記ｍ個のアドレスバッファ
の内のいずれか一つには冗長制御信号ＲＥＤが入力さ
れ、これにより、書き込み時および読み出し時におい
て、冗長制御信号ＲＥＤが高レベル“Ｈ”のとき（不良
アドレスと入力アドレスが一致したとき）ワード線ＷＬ
を非選択とするようになっている。

【００２６】ここで、冗長制御信号ＲＥＤは、図１４に
示す一致回路120 の出力信号であり、この一致回路120
は、２^k 本のワード線ブロックを２ⁿ 本のワード線中か
ら選択するために必要なアドレス記憶用ヒューズと、冗
長使用の信号を記憶するヒューズ（ＲＵＳＥ）を備えて
いる。そして、消去時以外は、消去制御信号Ｅが低レベ
ル“Ｌ”なので、全てのヒューズの情報と入力アドレス
が一致しないと冗長制御信号ＲＥＤは高レベル“Ｈ”と
はならないが、消去のときは、アドレス A_RBm＋１〜 A
_RBn （すなわち上位ｎ−ｍ個のアドレス）が一致するだ
けで冗長制御信号ＲＥＤが高レベル“Ｈ”となる。ま
た、アドレス A_RBk+1 〜 A_RBm （ｍ−ｋ個のアドレス）
のヒューズのデータは直接外部にとり出され、図１２に
示すナンドゲートに入力される。これにより２^m 本中の
ワード線のうち２^k 本のワード線で構成されるブロック
を非選択とすることができる。また、同時に、冗長制御
信号ＲＥＤは冗長用ロウデコーダに入力され、スペアワ
ード線を選択するため２^m 本のワード線で構成される消
去ブロック中の２^k 本で構成される任意のワード線ブロ
ックを冗長することが可能となる。

【００２７】ところで、フラッシュメモリにおいては、
過剰消去による不良で歩留りを下げることがよくある。
上述した半導体記憶装置の構成では、ビット線がスペア
セルとリアルセルで共通となっているため、スペアセル
で過剰消去セルを置き換えただけでは、冗長救済するこ
とはできない。具体的に、例えば、図１１においてメモ
リセル（セルトランジスタ）ＭＣ₁₁が過剰消去セルとす
ると、該過剰消去セルＭＣ₁₁を冗長セルＭＣＲ₁₁で置き
換えた場合、ワード線ＷＬ₁ を低レベル“Ｌ”にしても
過剰消去セルＭＣ₁₁が電流を流すため、このビット線Ｂ
Ｌ₁ 上に存在するセルのデータ（データ“０”）を正常
に読み出すことはできないからである。しかしながら、
この問題は、過剰消去セルを冗長する前に、そのセルに
データ“０”を書き込み、すなわち、フローティングゲ
ートへ電子を注入し、その後に冗長を行なえば容易に解
決することができる。

【００２８】過剰消去されたセルにおいては、フローテ
ィングゲートが正に帯電しているために、図１０に示す
セルの書き込み特性曲線において、Ａ点の電流がさらに
増すことになり、書き込みがおこなえないことになる。
これを解決するには、書き込み時にゲートレベルを制御
してＡ点付近のセルトランジスタの電流が書き込み回路
106 のロードカーブを越えない状態を作るように制御す
る必要がある。これを実現するには、書き込み時にワー
ド線ＷＬを連続パルス状に動作させることで容易に行な
うことができる。すなわち、ワード線ＷＬを連続パルス
的に動作させた場合、図１０の書き込み特性曲線におい
ては、ワード線ＷＬが低レベル“Ｌ”から高レベル
“Ｈ”へ、或いは、高レベル“Ｈ”から低レベル“Ｌ”
への遷移中に、必ず曲線Ｃ（図１０中の破線の特性曲
線）を実現することができ、フローティングゲートの状
態がいかなる場合においても書き込みが可能となる。

【００２９】図１５は図１の半導体記憶装置におけるロ
ウデコーダ102 の一例の要部を示す回路図であり、図５
を参照して説明した関連技術の半導体記憶装置のロウデ
コーダ112 における入力部Ｂに対応する回路構成を示す
図である。ここで、図１５のノアゲートの入力に供給さ
れる信号φＷは、図１６に示すパルス状の波形とされて
いる。これにより、図５中のノードＮ₂ の電位を零ボル
トと書き込み電位との間で連続的に振幅させることがで
き、ワード線ＷＬに連続パルスを与えることが可能とな
る。ここで、書き込み処理および消去処理は、ベリファ
イを行いながら実行するのが一般的であり、また、これ
らのベリファイは、ベリファイ電圧をワード線に印加し
てデータを読み出すことによって実行するのが一般的で
ある。また、ベリファイ電圧は、デバイスの周囲環境が
変化（電源電圧等が変化）しても一定であることが望ま
しいが、そのためには、デバイスの基準電位（Ｖss）を
基準にして昇圧により作成するのが有効である。尚、パ
ルスを与える以外にも、ワード線に対して中間電圧を生
成する回路を用いてもよい。

【００３０】図１７は図１の半導体記憶装置におけるベ
リファイ電圧発生回路150 の一例を示す回路図であり、
図５に示すロウデコーダ回路112(102)中のノードＮ₁ に
印加するベリファイ電圧を発生するための回路である。
図１７に示されるように、ベリファイ電圧発生回路150
は、クランプ回路151,発振回路152,および, 昇圧回路15
3 より構成されている。クランプ回路151 において、ト
ランジスタＴ₁₃, Ｔ₁₄はクランプ電圧を決定する回路で
ありＰチャネル型およびＮチャネル型のＭＯＳトランジ
スタが直列にダイオード接続されている。ここで、ＣＭ
ＯＳプロセスにおいて、各チャネル領域の作成は同一工
程で行なわれるため、各トランジスタにおけるしきい値
のずれは相補的に打ち消され、その結果、安定したクラ
ンプ電圧が得られることになる。

【００３１】トランジスタＴ₁₅は、しきい値が〜零ボル
トのＮチャネル型ＭＯＳトランジスタであり、発振回路
152 に対してクランプ電圧を供給するようになってい
る。また、昇圧回路153 は、低電源電圧（接地電圧）Ｖ
ssを基準に動作し、これにより、ベリファイ電圧（ノー
ドＮ₁ の電位）は、電源電圧に左右されずに安定した値
とすることができる。さらに、消去ベリファイおよび書
き込みベリファイは、その電圧値が異なるが、これは、
クランプ回路151 のトランジスタの段数（Ｔ₁₃,Ｔ₁₄;
……）を変えれば容易に所定の電位のクランプ電圧を発
生することができる。ここで、参照符号Ｖ_R は、ベリフ
ァイ時に高レベル“Ｈ”となる信号である。尚、各ベリ
ファイは、センスアンプの判定電流を変化させることで
も実現することができる。

【００３２】図１８は図１の半導体記憶装置におけるセ
ンスアンプ107 の一例を示す回路図である。同図に示さ
れるように、センスアンプ107 は、ロード用トランジス
タとしてＰチャネル型トランジスタＴ_L1, Ｔ_L2を備えて
いる。ここで、各トランジスタの電流供給能力は、Ｔ_L1
＞Ｔ_L2の関係にある。また、フラッシュメモリの読み出
しモードには、消去ベリファイ, 通常読み出し, およ
び，書き込みベリファイの３つのモードがある。そし
て、これら３つのモードにおけるロードトランジスタ
（トータル）の大きさは、消去ベリファイ＞通常リード
＞書き込みベリファイの関係が必要となる。尚、図１８
の回路における上記の関係は、消去ベリファイ時：Ｖ_R1
＝Ｖ_R2＝“Ｌ”、通常リード時：Ｖ_R1＝“Ｌ",Ｖ_R2＝
“Ｈ”、書き込みベリファイ時：Ｖ_R1＝“Ｈ",Ｖ_R2＝
“Ｌ”として実現できる。

【００３３】図１９は図１８のセンスアンプに供給する
制御信号Ｖ_R1, Ｖ_R2を作成する論理回路の一例を示す回
路図である。同図において、参照符号Ｗｖは書き込みベ
リファイ信号、Ｅｖは消去ベリファイ信号を示してい
る。本構成を採用した場合には、ベリファイ電圧の発生
に必要なロウデコーダの電源回路を簡略化することがで
きるという利点がある。このように、本構成によれば、
ロードコントロール用の論理回路を追加することによ
り、フラッシュメモリにおける消去ベリファイに適用す
ることが可能となる。

【００３４】

【発明の効果】以上、詳述したように、本発明の半導体
記憶装置によれば、ワード線冗長を有効に導入できると
ともに、安定した書き込みおよび各ベリファイが可能と
なり、高歩留りで高性能なデバイスを実現することがで
きる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施例を示す
ブロック回路図である。

【図２】本発明に係る半導体記憶装置に対応する関連技
術の半導体記憶装置の一例を示すブロック回路図であ
る。

【図３】図２の半導体記憶装置におけるコラムアドレス
バッファの一例を示す回路図である。

【図４】図２の半導体記憶装置におけるロウアドレスバ
ッファの一例を示す回路図である。

【図５】図２の半導体記憶装置におけるロウデコーダの
一例を示す回路図である。

【図６】図２の半導体記憶装置におけるコラムデコーダ
の一例を示す回路図である。

【図７】図２の半導体記憶装置における書き込み回路の
一例を示す回路図である。

【図８】図２の半導体記憶装置におけるソース電源回路
の一例を示す回路図である。

【図９】図２の半導体記憶装置におけるセンスアンプの
一例を示す回路図である。

【図１０】図２の半導体記憶装置における書き込み特性
曲線の一例を示す図である。

【図１１】本発明が適用される半導体記憶装置に使用す
るメモリセルの動作を説明するための図である。

【図１２】図１の半導体記憶装置におけるロウアドレス
バッファの一例を示す回路図である。

【図１３】図１の半導体記憶装置におけるロウデコーダ
の一例の要部を示す回路図である。

【図１４】図１の半導体記憶装置における一致回路の一
例を示す回路図である。

【図１５】図１の半導体記憶装置におけるロウデコーダ
の一例の要部を示す回路図である。

【図１６】図１５の回路に印加される信号の波形を示す
図である。

【図１７】図１の半導体記憶装置におけるベリファイ電
圧発生回路の一例を示す回路図である。

【図１８】図１の半導体記憶装置におけるセンスアンプ
の一例を示す回路図である。

【図１９】図１８のセンスアンプに供給する制御信号を
作成する論理回路の一例を示す回路図である。

【符号の説明】

101 …ロウアドレスバッファ 102 …ロウデコーダ 103 …コラムアドレスバッファ 104 …コラムデコーダ 105 …データI/O バッファ 106 …書き込み回路 107 …センスアンプ 108 …負電圧発生回路 109 …ソース電源回路 120 …一致回路 130 …冗長ロウデコーダ 140 …ベリファイ電圧発生回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ１１Ｃ 29/00 ６７３Ｇ１１Ｃ 17/00 ６１２ＦＨ０１Ｌ 21/8247 ６３９Ａ 27/115 ６３３Ｃ６３４Ｃ６３４Ｆ６３５Ｈ０１Ｌ 27/10 ４３４ (72)発明者山下実神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者笠靖神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者板野清義神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開平３−181095（ＪＰ，Ａ) 特開平４−214300（ＪＰ，Ａ) 特開平４−222994（ＪＰ，Ａ) 特開平３−230566（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】複数の２ⁿ 本のワード線と、複数のビッ
ト線と、該各ワード線および該各ビット線の交差個所に
それぞれ設けられ電気的に外部から閾値電圧を制御でき
るＭＩＳトランジスタで構成された複数の不揮発性のメ
モリセルと、選択されたワード線およびビット線の交点
に位置するメモリセルにデータを書き込む書き込み回路
と、前記メモリセルに保持されたデータを検出して出力
するセンスアンプとを具備する半導体記憶装置であっ
て、前記２ⁿ 本のワード線のうち２^m 本（ｎ＞ｍ）のワード
線で構成されるワード線ブロック中のワード線を同時に
選択する手段と、前記２^m 本のワード線で構成されるワード線ブロック中
の２^k 本（ｍ＞ｋ）で構成されるワード線ブロックを非
選択する手段とを具備し、前記２^m 本のワード線ブロッ
ク中の２^k 本のワード線ブロック中のワード線に欠陥が
ある場合、当該２^m 本のワード線ブロック中の２^k 本の
ワード線ブロック中のワード線を非選択すると共に、前
記２ⁿ 本で構成されるワード線ブロック外に存在する２
^k 本のワード線で構成されるワード線ブロック中のワー
ド線を選択するようにしたことを特徴とする半導体記憶
装置。
【請求項２】前記選択されたワード線を負の電圧に設
定し、且つ、前記非選択状態のワード線を零ボルト若し
くは正の電圧に設定するようにしたことを特徴とする請
求項１の半導体記憶装置。
【請求項３】前記２ⁿ 本で構成されるワード線ブロッ
クはリアルセルブロックを構成し、前記２^m 本のワード
線で構成されるワード線ブロックは消去ブロックを構成
し、且つ、前記２ⁿ 本で構成されるワード線ブロック外
に存在する２^k 本のワード線で構成されるワード線ブロ
ックは冗長セルブロックを構成したことを特徴とする請
求項１の半導体記憶装置。
【請求項４】複数の２ⁿ 本のワード線と、複数のビッ
ト線と、該各ワード線および該各ビット線の交差個所に
それぞれ設けられ電気的に外部から閾値電圧を制御でき
るＭＩＳトランジスタで構成された複数の不揮発性のメ
モリセルと、選択されたワード線およびビット線の交点
に位置するメモリセルにデータを書き込む書き込み回路
と、前記メモリセルに保持されたデータを検出して出力
するセンスアンプとを具備する半導体記憶装置であっ
て、前記２ⁿ 本のワード線のうち２^m 本（ｎ＞ｍ）のワード
線で構成されるワード線ブロック中のワード線を同時に
選択する手段と、前記２^m 本のワード線で構成されるワード線ブロック中
の２^k 本（ｍ＞ｋ）で構成されるワード線ブロックを非
選択する手段とを具備し、前記２^k 本のワード線で構成
されるワード線ブロック中の非選択状態のワード線電位
よりも閾値が低いセルトランジスタには、該セルトラン
ジスタに非選択状態のワード線電位よりも閾値が高くな
るように書き込みを行い、且つ、前記２ⁿ 本で構成され
るワード線ブロック外の２^k 本で構成されるワード線ブ
ロックを冗長ワード線として使用するようにしたことを
特徴とする半導体記憶装置。