KR0140902B1 - 전기적 및 일괄적으로 소거가능한 특성을 갖는 비휘발성 반도체 메모리장치 - Google Patents

Abstract

본 발명은 기록전압 공급트랜지스터의 임계전압에 의해 영향받지 않는 기록드레인 전압을 공급할 수 있는 반도체 메모리장치를 제공함으로써 낮은 기록전압을 가질 때에도 메모리셀에 데이타를 정확히 기록하는데 있고, 또한 다수개의 메모리셀 블록을 동시에 소거하여 소거된 블록을 쉽게 검증할 수 있는 반도에 메모리 장치를 제공하는 데 있다.

Description

전기적 및 일괄적으로 소거 가능한 특성을 갖는 비휘발성 반도체 메모리 장치

제 1 도는 본 발명의 첫번째 양상에 따른 반도체 메모리 장치에 대한 내부기록 알고리듬의 한 예를 나타내고 있는 흐름도.

제 2 도는 본 발명의 첫번째 양상에 따른 반도체 메모리 장치의 한 실시예를 나타내고 있는 블록도.

제 3 도는 제 2 도의 반도체 메모리 장치의 주요부를 나타내고 있는 회로도.

제 4 도는 제 3 도의 회로동작을 설명하기 위한 타이밍챠트.

제 5 도는 본 발명의 두번째 양상에 따른 반도체 메모리 장치으 메모리 셀의 동작을 설명하기 위한 도식도.

제 6 도는 본 발명의 두번째 양상에 관련된 종래의 반도체 메모리 장치의 한 예를 나타내고 있는 회로 블록도.

제 7 도는 본 발명의 두번째 양상에 따른 반도체 메모리 장치의 한 실시예를 나타내고 있는 회로 블록도.

제 8 도는 본 발명의 두번째 양상에 따른 반도체 메모리 장치의 다른 실시예의 주요부를 나타내고 있는 회로도.

제 9 도는 본 발명의 세번째 양상에 관련된 종래의 반도체 메모리 장치를 나타내고 있는 회로 블록도.

제 10 도는 제 9 도의 반도체 메모리 장치의 로우디코더를 나타내고 있는 회로도.

제 11 도는 제 9 도의 반도체 메모리 장치의 칼럼디코더를 나타내고 있는 회로도.

제 12 도는 제 11 도의 칼럼 디코더의 비트라인(bit line)전송 게이트를 나타내고 있는 회로도.

제 13 도는 본 발명의 세번째 양상에 따른 반도체 메모리 장치의 실시예를 나타내고 있는 회로 블록도.

제 14 도는 제 13 도의 반도체 메모리 장치의 로우디코더를 나타내고 있는 회로도.

제 15 도는 본 발명의 세번째 양상에 따른 반도체 메모리 장치의 다른 실시예를 나타내고 있는 회로 블록도.

제 16 도는 제 15 도의 반도체 메모리 장치의 첫번째 및 두번째 로우디코더를 나타내고 있는 회로 블록도.

제 17 도는 제 16 도의두번째 로우디코더의 일부분을 나타내고 있느 회로도.

제 18 도는 본 발명의 네번째 양상에 따른 반도체 메모리 장치의 실시예의 주요부분을 나타내고 있는 회로 블록도.

제 19 도는 제 18 도의 반도체 메모리 장치의 감지 증폭기를 나타내고 있는 회로도.

제 20 도는 본 발명의 네번째 양상에 따른 반도체 메모리장치를 채용한 시스템을 도식적으로 나타내고 있는 블록도.

제 21 도는 본 발명의 네번재 양상에 반도체 메모리장치에 의해 수행되는 처리의 한 예를 설명하기 위한 흐름도.

제 22 도는 본 발명의 다섯번째 양상에 따른 반도체 메모리장치의 메모리 셀의 동작을 설명하기 위한 도식도.

제 23 도는 본 발명의 다섯번째 양상에 따른 반도체 메모리장치에 관련된 종래의 반도체 메모리 장치를 나타내고 있는 회로도.

제 24a 도 및 제 24b 도는본 발명의 다섯번째 양상에 따른 반도체 메모리 장치의 실시예를 나타내고 있는 회로 블록도.

제 25 도는 제 24 도의 반도체 메모리 장치의 소오스전압 공급회로를 나타내고 있는 회로도.

제 26 도는 제 24 도의 반도체 메모리장치의 기대값 저장회로를 나타내고 있는 회로도.

제 27 도는 제 24 도의 반도체 메모리장치의 일치회로를 나타내고 있는 회로도.

제 28a 도 및 제 28b 도는 본 발명의 다섯번째 양상에 따른 반도체 메모리 장치의 다른 실시예를 나타내고 있는 회로 블록도.

제 29 도는 제 28 도의 반도체 메모리장치의 기대값 발생기를 나타내고 있는 회로도.

제 30a 도 및 제 30b 도는 본 발명의 다섯번째 양상에 따른 반도체 메모리 장치의 다른 실시예를 나타내고 있는 회로 블록도.

제 31 도는 제 30 도의 반도체 메모리장치의 블록 선택신호 저장회로를 나타내고 있는 회로도.

제 32 도는 제 30 도의 반도체 메모리장치의 기록회로를 나타내고 있는 회로도.

제 33 도는 제 30 도의 반도체 메모리 장치으 데이타 반전회로를 나타내고 있는 회로도.

본 발명은 반도체 메모리장치 특히, 플래쉬 메모리, 즉 전기적 및 일괄적으로 소거 가능한 특성을 갖는 비휘발성 반도체 메모리장치에 관한 것이다.

최근에 컴퓨터, 워드프로세서 등의 인기에 따라서 다수개의 반도체 메모리 장치, 전형적인 비휘발성 반도체 메모리장치 예를 들어, 이러한 정보 프로세서에 사용되는 플래쉬 메모리가 개발되고 생산되고 있다.

비휘발성 반도체 메모리장치의 한 종류인 플래쉬 메모리는 사용자에 의해 프로그램 될 수 있다. 더욱이, 플래쉬 메모리는 전기적 및 일괄적으로 저장된 데이타를 소거 및 프로그래밍 함으로써 재기록 될 수 있다. 그래서, 플래쉬 메모리는 고집적에 적합하기 때문에 자기 기억장치의 내용으로 상당한 관심을 모으고 있다. 이러한 플래쉬 메모리에 대해 용장회로와 기록회로의 개량 및 과잉소거 대책 등의 개량이 요망되고 있다.

본 발명의 첫번째 양상의 목적은 최고로 n재기록 동작을 갖는 반도체 메모리장치의 출하시험(delivery test)를 수행하기 위한 반도체 메모리장치를 제공하는데 있고, 재기록 동작의 수의 증가에 기인하는 품질저하를 고려하고, 사용자를 위해 최고의 재기록 동작N(Nn)을 보장하는데 있다.

본 발명의 두번째 양상의 목적은 기록 전압 공급 트랜지스터의 임계전압에 의해 형향받지 않는 기록 드레인 전압을 공급할수 있는 반도체 메모리장치를 제공하는데 있고, 그것에 의해 낮은 기록전압을 갖을 때에도 메모리 셀에 데이타를 정확히 기록하는데 있다.

본 발명의 세번째 양상의 목적은 셀 트랜지스터가 비록 과잉소거(overerasing)되더라도 정확히 데이타를 판독하는 반도체 메모리장치를 제공하는데 있다.

본 바령의 네번째 양상의 목적은 과잉소거된 셀 트랜지스터를 구제함으로써 정확히 데이타를 판독하는 반도체 메모리장치를 제공하는데 있다.

본 발명의 다섯번재 양상의 목적은 다수개의 메모리 셀 블록을 동시에 소거하고, 소거된 블록을 쉽게 검증할 수 있는 반도체 메모리장치를 제공하는데 있다.

본 발명의 첫번째 양상에 따라, 데이타가 반도체 메모리장치안에 설치된 내부 알고리듬(algorithm)에 따라 데이타를 자동적으로 기록 및 소거하는 전기적으로 소거 가능한 비휘발성 메모리 셀로 이루어지고, 이 내부 알고리듬에 따라 기록 또는 소거 동작의 허용값을 변화가능하도록 한 반도체 메모리장치가 제공된다.

본 발명의 두번째 양상에 따라, 다수개의 워드라인, 다수개의 비트라인, 각각 워드라인 및 비트라인의 각 교차점에 배치되고 전기적으로 외부에서 임계전압을 제어할 수 있는 MIS트랜지스터로 형성되는 다수개의 메모리 셀 및 메모리셀의 드레인에 기록전압을 공급하기 위한 기록전압 공급 트랜지스터로 이루어지고, 상기 기록 전압 공급 트랜지스터가 메모리 셀의 드레인에 기록전압을 효과적으로 공급하는 P채널형 MIS트랜지스터로 형성되는 반도체 메모리장치가 제공된다.

더욱이, 본 발명의 두번째 양상에 따라, 다수개의 워드라인, 다수개의 비트라인, 각각 워드라인 및 비트라인의 각 교차점에 배치되고 외부에서 전기적으로 제어할 수 있는 MIS트랜지스터로 형성되는 다수개의 메모리 셀 및 메모리셀의 드레인에 기록전압을 공급하기 위한 기록전압 공급 트랜지스터로 이루어지고, 기록 전압 공급 트랜지스터가 n 채널형 MIS트랜지스터로 형성되며, 반도체 메모리장치가 적어도 기록전압과 기록 전압 공급 트랜지스터의 임계전압의 합에 이르는 기록 전압 공급 트랜지스터의 게이트 전압을 승압수단으로 구성되는 반도체 메모리장치를 제공한다.

본 발명의 세번째 양상에 따른 다수개의 워드라인, 다수개의 비트라인, 워드라인 및 비트라인의 각 교차점에 배치되고 플로팅 게이트에 주입되는 전하에 따라 전기적으로 외부에서 임계전압을 제어할 수 있고, 메모리 셀을 일괄적으로 소거하도록 플로팅 게이트를 동시에 방전시키는 MIS트랜지스터로 각각 형성되는 다수개의 메모리셀을 포함하는 메모리셀 어레이, 데이타 판독시에 통상의 선택전압을 워드라인에 인가하여 워드라인에 접속된 메모리셀을 선택하는 첫번째 전원 및 데이타 판독시에 비선택 워드라인에 대하여 일괄적인 소거에 의해 과잉소거로 된 메모리 셀을 포함하여 비선택상태로 하는 두번째 전원으로 이루어지는 반도체장치를 제공한다.

더욱이, 본 발명의 세번재 양상에 따라, 다수개의 워드라인, 다수개의 비트라인, 워드라인 및 비트라인의 각 교차점에 배치되고 플로팅 게이트에 주입되는 전하에 따라 전기적으로 외부에서 임계전압을 제어할 수 있고, 메모리셀을 일괄적으로 소거하도록 플로팅 게이트를 동시에 방전시키는 MIS트랜지스터로 각각 형성되는 다수개의 메모리셀을 포함하는 메모리셀 어레이, 데이타 판독시에 통상의 전압을 선택 워드라인에 인가하여 워드라인에 접속된 메모리셀을 선택하기 위한 첫번째 로우(row)디코더, 선택된 워드라인에 접속되는 각각의 메모리셀의 소오스에 소정의 소오스 전압을 인가하고, 데이타 판독시에 비선택된 워드라인에 접속된 메모리셀의 소오스에 대하여 일괄적인 소거에 의해 과잉소거로 된 메모리셀을 포함하여 비선택 상태로 하는 전압을 인가하기 위한 두번째 로우 디코더로 이루어지는 반도체 메모리장치를 제공한다.

본 발명의 네번재 양상에 따라, 다수개의 워드라인, 다수개의 비트라인, 워드라인 및 비트라인의 각 교차점에 배치되고 플로팅 게이트에 주입되는 전하에 따라 전기적으로외부에서 임계전압을 제어할 수 있고, 메모리셀을 일괄적으로 소거하도록 플로팅 게이트를 동시에 방전시키는 MIS트랜지스터로 각각 형성되는 다수개의 메모리 셀을 포함하는 메모리셀 어레이로 구성되는 반도체 메모리장치의 과잉소거된 메모리 셀을 구제하는 방법에 있어서, 일괄적인 소거에 의해 과잉소거된 메모리세을 검출하고, 과잉소거된 메모리 셀에 데이타를 기록하고, 그것에 의해 과잉소거된 메모리셀을 구제하는 반도체 메모리장치의 과잉소거 메모리 셀 구제방법을 제공한다.

더욱이, 본 발명의 네번째 양상에 따라, 다수개의 워드라인, 다수개의 비트라인, 워드라인 및 비트라인의 각 교차점에 배치되고 플로팅 게이트에 주입되는 전하에 따라 전기적으로 외부에서 임계전압을 제어할 수 있는 MIS트랜지스터로 각각 형성된 다수개의 메모리 셀을 포함하는 메모리셀 어레이, 소거하기 전에 메모리셀 어레이의 모든 메모리셀을 기록하기 위한 소거전 기록수단(write-before-erase unit), 소거전 기록수단에 의해 기록된 모든 메모리셀을 소거하고 소거를 검정하기 위한 소거 수단, 소거수단에 의해 소거 및 검정된 메모리셀 중에 과앙소거된 메모리셀을 검출하기 위한 과잉소거 셀 검출수단, 및 과잉소거 셀 검출수단에 의해 검출된 과잉소거 메모리 셀을 기록하고 그것에 의해 과잉소거 메모리 셀을 구제하기 위한 과잉소거 셀 구제 수단으로 이루어지는 반도체 메모리 장치를 제공한다.

본 발명의 다섯번째 양상에 따라, 다수개의 워드라인, 다수개의 비트라인, 워드라인 및 비트라인의 각 교차점에 배치되고 전기적으로 외부에서 임계전압을 제어할 수 있는 MIS트랜지스터로 각각 형성되는 다수개의 비휘발성 메모리셀로 이루어지고, 비휘발성 메모리셀은 블록어드레스버퍼에 의해 제공된 블록 선택신호에 따라 선택되어지는 다수개의 셀 블록으로 분하되고, 각각의 셀 블록은 데이타 소거 수단 및 블록 선택신호를 래칭(latching)하기 위한 래칭 수단을 갖고, 그것에 의해 래칭된 블록 선택신호를 갖는 셀 블록의 데이타가 동시에 소거되는 반도체 장치를 제공한다.

본 발명의 첫번째 양상에 따른 반도체 메모리장치는 제 1 도 내지 제 4 도를 참조하여 설명된다.

플래쉬 메모리와 같은 전기적으로 소거 및 프로그램 가능한 비휘발성 반도체 메모리는 자동으로 데이타를 기록 또는 소거하기 위한 내부 알고리듬을 갖는다.

플래쉬 메모리에 데이타의 기록 또는 소거는 기록펄스를 공급 및 판독동작(검정동작)을 실행함으로써 수행된다. 만약, 판독동작이 기록이 불충분하다고 판정되면 기록펄스는 기록 또는 소거를 반복하기 위해 다시 공급된다. 공급되는 기록펄스의 최대의 수, 즉, 검정동작의 수가 설계시에 규정된다. 이들 기록, 소거 및 검정동작은 외부적으로 제어된다.

일부 플래쉬 메모리는 자동적으로 기록 또는 소거동작을 수행하기 위한 알고리듬을 통합한다. 때때로 플래쉬 메모리의 출하시험은 반복적인 재기록 동작을 필요로 한다. 이것은 사용자에게 보장되는 기록 또는 소거 동작 수의 감소를 초래한다. 이 경우에 출하시험을 통과한 플래쉬 메모리는 기록 또는 소거 동작의 보증되는 수에 이르기 전에 사용자 편에서 고장날 수 있다.

본 발명의 세번째 양상의 목적은 최고치로 n재기록 동작을 갖는 반도체 메모리장치의 출하시험을 수행하고, 사용자를 위해 최대 재기록 동작N(N.n)을 보증하기 위해 재기록 동작 수의 증가르로 품질이 저하되는 것을 고려한 반도체 메모리장치를 제공하는데 있다.

제 1 도는 본 발명의 첫번째 양상에 따른 반도체 메모리장치에 저장되는 알고리듬을 나타내는 흐름도이다.

기록처리의 시작후, S301 단계는 기록 펄스가 공급된다. S302단계는 검정동작을 수행한다. 즉, S302단계는 기록된 데이타를 판독하고 데이타가 충분히 기록되었는지 여부를 결정한다. 만약, 결과가 충분하다면 기록 처리는 종료된다. 만약, 불충분하면 S303단계는 부가된 기록 펄스의 수가 소정의 수 N에 도달했는지 여부를 알기 위헤 체크한다. 만약, 그것이 예라면 기록처리를 피한다. 즉, N기록 펄스의 진행후 데이타가 셀 트랜지스터에 정확히 기록되지 않았는지 결정된다.

이러한 방법으로 본 발명의 첫번째 양상이 허용할 수 없는 수 N보다 더 적은 최대치로 n기록 펄스를 갖는 반도체 메모리장치의 출하시험을 수행한다. 즉, 출하시험은 통상의 조건보다 더 엄격한 조건하에서 수행하고, 그것에 의해 사용자를 위해 허용 수 N을 보장한다.

제 2 도는 본 발명의 첫번째 양상에 따른 반도체 장치를 도시하고 있다. 이 메모리는 기록 제어기 311, 기록 펄스 발생기 312, 셀 어레이 313, 펄스 카운터 314, 스위치 315, 정지신호 발생기 316 및 고전압 검출기 317을 포함한다.

기록 제어기 311은 셀 어레이 313의 셀 트랜지스터에 데이타를 기록하기 위해 기록 펄스 발생기 312를 제어하기 위해 오부 제어신호 및 기록 정지신호 WS를 수신한다. 기록 펄스 발생기312는 셀 어레이 313 및 펄스 카운터 314에 기록 펄스를 제공한다. 펄스 카운터 314는 기록 펄스의 수 즉, 검정동작의 수를 카운트한다. 펄스 카운터 314에서 카운트를 쉽게 변환시키기 위하여 NAND회로의 직접 입력배선 및 인버터의 출력 배선이 제조하는 동안 배선에 NAND회로를 선택적으로 접속시키기 위하여 미리 제작될 수 있다.

스위치 315는 펄스 진행의 표준수 N또는 펄스 진행의 출하시험 최대지 n(nN)에 접속된다. 수 N 또는 n에 따라 정지신호 발생기 316은 기록 제어기 311에 기록 정지신호 WS를 제공한다. 스위치 315의 스위칭(switching)은 외부 고전압이 인가되는지의 여부에 의존하는 고전압 검출기 317에 의해 제공된 스위치 제어신호 SC에 따라 제어된다.

제 3 도는 제 2 도의 반도체 메모리장치의 주요부분을 도시하고 있고, 제 4 도는 제 3 도의 회로동작을 설명한다. 제 3 도 및 제 4 도에 있어서 인용부호 QCOi는 각 단계의 펄스 카운트 신호이다.

펄스 진행의 표준 최고치에 대응하는 정지신호 WS(N)는 펄스 카운트 신호 QC02, QC03 및 QC04에 따라 준비된다. 펄스 진행의 출하시험 최대치에 대응하는 정지신호WS(n)는 펄스 카운트 신호 QC00, QC01 및 QC02에 따라 제공된다. 고전압 검출기(EWCMGN)317로 부터 스위치 제어신호 SC가 로우래벨 L상태일 때, 즉 고전압이 인가되지 않을 때, 표준수 N에 대응하는 정지신호 WS(N)는 펄스 신호 QC00의 21번째 신호로 제공될 때 검출기317로 부터 신호 SC가 하이레벨 H상태일 때, 즉 고전압이 소정의 단자에 인가될 때 출하시험 최대치 n에 대응하는 정지신호 WS(n)은 펄스신호 QC00의 두번째 펄스로 제공된다.

상기의 설명에서, 정지신호 WS가 제공될때까지 인가된 기록펄스의 최대수는 사용자를 위해 보장되는 표준수 및 출하시험에 대한 수 사이에서 변화된다. 펄스 진행 수를 변화시키는 대신에 기록 펄스의 폭이 변화될 수 있다. 예를들면, 출하시험에 대한 기록펄스의 폭은 출하시험에 관한 더 엄격한 조건을 부과하기 위해 표준 사용을 위한 기록 펄스의 폭보다 더 짧을 수 있다. 출하시험에 대한 기록 펄스의 폭은 일단 고전압이 소정의 단자에 인가되면 좁아진다. 비록 상술한 설명이 기록 동작에 관한 것이지만 같은 방법이 소거 동작에 대해 적용될 수 있다.

이러한 방법으로 본 발명의 첫번재 양상에 따른 반도체 메모리장치는 메모리셀의 기록 또는 소거동작으 수를 변화시킬 수 있는 내부 알고리듬을 통합한다. 이러한 배치를 갖는 반도체 메모리장치는 일단 출하시험을 통과하면 사용자측에서 거의 고장나지 않는다.

본 발명의 두번째 양상에 따른 반도체 메모리장치를 제 5 도 내지 제 8 도를 참조하여 설명한다.

제 5 도는 본 발명의 두번째 양상에 따른 반도체 메모리장치(플래쉬메모리)의 메모리 셀(MCo)를 도시하고 있다. 메모리 셀 (셀 트랜지스터)는 플로팅 게이트 FG를 갖는다. 플로팅 게이트는 드레인 및 소오스 사이에 배치되고, 다른 영역으로 부터 절연된다. 제어게이트 CG는 플로팅 게이트 FG위에 형성된다.

셀 트랜지스터로부터 데이타를 판독하기 위해 게이트 전압Vg는 전원전압 Vcc와 동일하게 되고, 드레인 전압 Vd는 약 1V로, 소오스 전압Vs는 대지레벨(ground level)로 된다. 데이타는 드레인 전류가 흐르는지의 여부에 의존하는 1 또는 0인 것으로 결정된다.

셀 트랜지스터에 데이타를 기록하기 위해 드레인 DD에 인가된 드레인 전압 Vd는 고전압(보통 Vcc 고전압 Vpp)으로 설정되고, 제어 게이트 CG에 인가된 게이트 전압 Vg는 기록전압 Vpp(약 +10V)로, 그리고 소오스 SS에 인가된 소오스 전압 Vs는 대지레벨 Vss로 설정된다. 전하는 데이타 0를 기록하기 위헤 드레인DD로부터 플로팅 게이트FG에 주입된다. 기록 전압은 요즈음 점점 더 낮아지고 있다. 따라서, 이러한 낮은 기록 전압이 드레인에 효과적으로 인가되는 것이 필요하다.

제 6 도는 본 발명의 두번째 양상에 관련된 종래의 플래쉬 메모리를 나타내고 있다. 플래쉬 메모리는 로우어드레스 버퍼 411, 로우디코더 412, 칼러어드레스 버퍼413, 칼럼디코더 414, 버퍼415, 기록 전압 공급 트랜지스터416, 감지 증폭기417 및 버스418를 포함한다. 또한 플래쉬 메모리는 비트라인BL, 워드라인WL, 기록데이타/WD(반전레벨) 및 기록 제어신호 W를 포함한다.

메모리 셀MCo로 부터 데이타를 판독하기 위해 워드라인 WL 및 비트라인 XL은 각각 로우어드레스 및 칼럼 어드레스에 따라 선택된다. 감지 증폭기 417은 메모리 셀에 저장된 데이타가 1 또는 0인지를 판정하기 위해 선택된 메모리 셀(셀 트랜지스터)MCo를 통해 전류가 흐르는지의 여부를 알기 위해 체크한다.

메모리 셀MCo에 데이타를 기록하기 위해 기록 제어신호 W는 워드 및 비트라인 선택신호를 기록 전압Vpp로 설정한다. 기록 데이타가 /WD가 제공될 때 트랜지스터416은 기록전압 Vpp(트랜지스터416의 임계전압까지 감소)가 버스418 및 메모리 셀의 드레인에 인가되도록 ON된다. 제 6 도의 플래쉬 메모리는 기록 전압 공급 트랜지스터416이 n채널형 MOS트랜지스터로 구성되도록 기록 전압Vpp로서 충분한 고전압을 채용한다. 이 경우에, 기록전압Vpp는 트랜지스터의 임계전압까지 감소되고 셀 트랜지스터MCo의 드레인에 인가된다.

최근 플래쉬 메모리는 예를들어, 5V인 단 하나의 전원을 채용하고, 감소된 기록 전압을 요구하고 있다. 이러한 5V인 하나의 전원에 따라 기록 전압 공급 트랜지스터416의 임계전압은 메모리 셀의 드레인에 불충분한 기록전압을 공급하기 위해 기록 전압Vpp보다 더 작은 공급전압으로 감소될 수 있다.

본 발명의 두번째 양상의 목적은 기록 전압 공급 트랜지스터의 임계전압이 영향을 받지 않고 기록드레인 전압을 공급할 수 있는 반도체 메모리장치를 제공하는데 있고, 그것에 의해 낮은 기록전압을 갖더라도 메모리 셀에 데이타를 정확히 기록할 수 있다.

제 7 도는 본 발명이 두번째 양상의 실시예에 다른 반도체 메모리장치로 도시하고 있다. 제 6 도의 종래의 반도체 메모리장치와 다르게 제 7 도의 반도체 메모리장치는 기록 전압 공급 트랜지스터로 P채널형 MOS트랜지스터를 채용하고 있고, 버퍼405는 기록 데이타로서 양 논리신호WD를 수신하다. 제 7 도의 로우어드레스 버퍼401, 로우디코더402, 칼럼어드레스 버퍼403, 칼럼디코더404 및 버퍼405는 각각 제 34 도의 로우어드레스 버퍼413, 칼럼디코더414 및 버퍼 415에 대응한다. 제 35 도의 반도체 메모리장치는 비트라인BL, 워드라인WL 및 기록 제어신호W를 포함한다.

제 7 도의 반도체 메모리장치의 메모리 셀MCo로 부터 데이타를 판독하기 위해 워드라인WL 및 비트라인BL은 각각 로우어드레스 및 칼럼어드레스에 따라 선택된다. 감지 증폭407은 메모리 셀이 데이타 1 또는 0을 저장하는지의 여부를 판정하기 위해 전류가 선택된 메모리 셀(셀 트랜지스터)을 통해 흐르는지의 여부를 알기 위해 체크한다.

메모리 셀에 데이타가 기록하기 위해 기록 제어신호W는 워드 및 비트라인 선택신호를 기록 전압Vpp로 설정한다. 버퍼405는 기록 데이타WD를 기록전압Vpp를 갖는 신호로 변환시킨다. 기록 전압 공급 트랜지스터406에 대한 게이트 신호가 로우레벨L로 될 때 트랜지스터406은 버스408에 기록전압Vpp를 공급하기 위해 ON으로 턴 된다. 트랜지스터406은 P채널형 MOS트랜지스터이기 때문에, 트랜지스터 406의 소오스에 인가된 기록전압Vpp는 트랜지스터406의 임계전압까지 떨어지지 않는다. 결과적으로, 버스408의 전위는 거의 기록전압Vpp로 증가되고, 그것에 의해 선택된 셀 트랜지스터MCo의 드레인에 기록전압Vpp를 효과적으로 인가된다. 이 플래쉬 메모리가 하나의 5V 전원으로 구동된다하더라도 낮은 기록 전압Vpp는 메모리 셀에 데이타를 기록하는데 충분하다.

제 8 도는 본 발명의 두번째 양상의 다른 실시예에 따른 반도체 메모리장치의 주요부분을 도시하고 있는 회로도이다. 제 8 도에 도시된 부분은 제 6 도의 종래의 반도체 메모리장치의 전압 공급 트랜지스터416 및 버퍼415에 대응한다.

제 8 도의 실시예는 제 6 도의 선행기술과 유사하게 기록 전압 공급 트랜지스터로 n채널형 MOS트랜지스터를 채용한다. 그러나, 제 6 도의 버퍼415 대신에 제 8 도의 실시예는 n채널형 MOS트랜지스터4251, 4152 및 4253, 인버터 4255, 4256 및 4257, 및 캐패시터로 만들어진 부트스트랩회로4253을 채용한다. 기록데이타WD가 하이레벨H에서 로우레벨L로 변할 때 부트스트랩회로4253은 트랜지스터4251의 게이트를 하이레벨H로 설정한다. 그런다음, 트랜지스터4252의 게이트는 노드N40의 전위를 증가시키기 위해 로우레벨L로 변한다. 이때에 캐패시터4253은 트랜지스터42151의 게이트의 레벨을 약 Vpp+Vcc에 이르도록 증가시킨다. 이 전위는 버스418의 전위를 대략 기록전압 Vpp로 증가하도록 기록전압 공급 트랜지스터426의 게이트에 인가된다.

이러한 방법으로, n채널형 MOS트랜지스터로 구성된 기록 전압 공급 트랜지스터426의 게이트는 기록전압 Vpp이상으로 증가된 데이타가 신호를 수신하고, 버스418은 데이타가 낮은 기록 전압 Vpp를 갖는 선택된 메모리 셀에 효과적으로 기록되도록 기록 전압 Vpp와 동일한 전압을 수신하다.

상술한 설명에서 본 발명의 두번째 양상에 따른 반도체 메모리장치는 낮은 기록 전압을 갖더라도 선택된 메모리에 데이타를 정확히 기록하기 위해 기록 전압 공급 트랜지스터의 임계전압의 영향에서도 충분한 기록 드레인 전압을 제공한다.

본 발명의 세번째 양상에 따른 반도체 메모리장치가 제 9 도 내지 제 17도를 참조하여 설명된다.

제 9 도는 본 발명의 세번째 양상과 관련된 종래의 반도체 메모리장치(플래쉬 메모리)를 도시하고 있다. 제 9 도의 반도체 메모리장치는 로우디코더512, 칼럼디코더514, 감지 증폭기517 및 소오스 전압 공급회로519를 포함한다. 반도체 메모리장치는 각각 n채널형 MOS(MIS)트랜지스터로 만들어진 메모리 셀(셀 트랜지스터)MC, 워드라인WL, 비트라인BL 및 소오스 라인SL을 포함한다. 소오스 전압 공급회로519는 전기적 및 일괄적으로 메모리 셀을 소거하기 위해 소오스 라인SL을 통해 메모리 셀 어레이의 메모리 셀MC의 소오스에 접속된다. 각각의 메모리 셀MC는 제 5 도에 도시된 것과 동일하다.

제 10 도는 로우디코더512의 한예를 도시하고 있고, 제 11도는 칼럼 디코더514의 한 예를 도시하고 있고, 제 12 도는 제 11 도의 칼럼디코더의 비트라인 전송 게이트5145를 도시하고 있다.

제 10 도에서 로우디코더512는 전원5121, 로우어드레스를 수신하는 게이트 RG1 내지 RGn, 게이트RG1 내지 RGn과 전원5121 사이에 접속된 트랜지스터5122, 및 전원5121과 낮은 전압 공급원Vss(OV의 대지레벨 GND)사이에 접속된 인버터(트랜지스터5123 및 5124)를 갖는다. 인버터는 워드라인WL의 레벨을 제어한다. 예를 들면, 게이트RG1 내지 RGn 을 ON하도록 모든 하이레벨(H) 비트를 갖는 로우어드레스에 대응하는 선택된 워드라인WL은 트랜지스터5123을 통해 전원5121의 출력Vcc을 수신하고, 모든 다른 비선택 워드라인WL은 트랜지스터5124를 통해 OV의 낮은 전압Vss를 수신한다.

제 11 도에서 칼럼디코더 514는 전원5141, 칼럼어드레스를 수신하는 게이트 CG1 내지 CGm, 게이트 CG1 내지 CGm 및 전원5141 사이의 트랜지스터5142, 비트라인 전송 게이트5145 및 전원5121 및 남은 전압 Vss사이의 인버터(트랜지스터5143 및 5144)를 갖는다. 입력 칼럼어드레스 비트는 게이트 CG1 내지 CGm을 ON 하여 각각 하이레벨H일 때 선택된 비트라인은 감지증폭기514에 접속된다.

제 12 도에서 비트라인 전송 게이트51451 내지 5145m은 버스BUS를 통해 감지 증폭기517에 접속된다. 단지 비트라인 전송게이트51451 내지 5145m을 통해 선택된 비트라인은 감지 증폭기517에 접속된다. 따라서, 선택된 워드 및 비트라인의 교차점에 배치된 메모리 셀MC의 내용이 감지 증폭기517을 통해 외부에 제공된다.

일반적으로, 플래쉬 메모리의 모든 셀 트랜지스터(메모리 셀)MC는 회로디자인과 단순화를 위해 동시에 소거된다. 소거는 모든 셀 트랜지스터가 완전히 소거될 때 까지 반복된다. 통계학적 이유로 플래쉬 메모리에서 일부 셀 트랜지스터는 상대적으로 쉽게 소거되고 일부는 그렇지 않다. 만약 이러한 두 종류의 메모리 셀 사이의 특성의 차이가 매우크다면, 쉽게 소거되는 메모리 셀은 과잉소거 될 수 있다. 셀 트랜지스터들의 특성은 웨이퍼 공정 동안 그리고 기록 및 소거동작의 반복을 통해 쉽게 달라진다.

프래쉬 메모리의 셀 트랜지스터에 데이타를 기록 또는 소거하기 위해 셀 트랜지스터의 플로팅 게이트는 충전 또는 방전된다. 만약, 메모리 셀이 과잉 소거되면 플로팅 게이트는 데이타가 그것에 기록될 때 형성된 극성에 반대의 극성인 전하를 갖는다. 즉, 메모리셀이 반대로 충전된 플로팅 게이트를 갖으며, 셀이 과잉소거된 것으로 판정한다.

비휘발성 반도체 메모리(플래쉬 메모리)는 대개 NOR형 셀 어레이를 갖는다.

이 형에 따라 셀 트랜지스터(n채널형 MOS트랜지스터)의 드레인은 비트라인에 의해 서로 접속된다. 셀 트랜지스터(메모리 셀)을 선택할 때 흔히 접속된 셀 트랜지스터는 균일하게 바이어스되고, 그런 다음 양 바이어스 전압에 선택되는 셀 트랜지스터의 게이트에만 인가되고 0V가 비선택 셀 트랜지스터의 게이트에 인가된다.

모든 셀 트랜지스터의 소오스는 제 9 도의 소오스 전압 공급회로519를 통해 접지된다. 셀 트랜지스터는 보강MOS(MIS)트랜지스터(n채널형 MOS트랜지스터)이기 때문에 비선택 셀 트랜지스터는 전류를 통과시키지 않고, 단지 선택된 셀 트랜지스터만이 플로팅 게이트에 축적된 전하의 양에 의존하여 전류를 통과시키거나 통과시키지 않는다. 선택된 셀 트랜지스터를 통해 흐르는 전류에 따라 데이타 0 또는 1이 결정된다.

플래쉬 메모리의 보강 셀 트랜지스터가 과잉소거될 때 과잉소거된 트랜지스터의 특성은 공핍(depletion)트랜지스터의 특성으로 변한다. 이러한 문제를 해결하기 위하여 NOR형 플래쉬 메모리는 바이어스가 트랜지스터의 게이트에 인가되지 않으면 비선택 셀 트랜지스터에 전류를 공급하지 않는다. 그러나, 과잉소거된 셀 트랜지스터는 공핍 특성을 나타내므로, 셀이 비선택되더라도 전류를 통과시킨다. 즉, 선택된 셀 트랜지스터는 전류를 통과시키지 않더라도 과잉소거된 비선택 셀 트랜지스터가 전류를 통과시키므로, 데이타 1로서 데이타 0으로서 데이타 1로 잘못 판정되는 경우가 있다.

본 발명의 세번째 양상의 목적은 과잉 소거된 셀 트랜지스터가 있더라도 정확히 데이타를 판독하는 반도체 메모리장치를 제공하는 데 있다.

제 13 도는 본 발명의 세번째 양상의 실시예에 따른 플래쉬 메모리를 나타내고 있다. 플래쉬 메모리는 로우디코더502, 칼럼디코더504, 감지 증폭기 507, 및 소오스 전압 공급회로 509를 갖는다. 제 13 도의 배치는 기본적으로 제 9 도의 것과 동일하고, 로우디코더502에 의해 특징을 갖는다.

제 14 도는 제 13 도의 로우디코더502의 한 예를 도시하고 있다. 로우디코더502는 소정의 양전압을 발생시키기 위한 양전원5021, 로우어드레스를 수신하기 위한 게이트 RG1 내지 RGn, 게이트 RG1 내지 RGn 및 양전원5021 사이의 트랜지스터5022, 음전원5025, 및 양전원 5021 및 음전원 5025 사이의 인버터(트랜지스터5023 및 5024)를 갖는다. 인버터는 워드라인의 레베을 제어한다. 입력 로우어드레스가 각각의 하이레벨H 비트를 가질 때 게이트 RG1 내지 RGn은 ON되고, 대응하는 워드라인(선택된 워드라인)WL은 트랜지스터5123을 통해 양전원5021의 출력Vcc를 수신한다. 이때에, 다른 비선택 워드라인WL은 트랜지스터5024를 통해 음전원5025의 출력(음전압)을 각각 수신한다. 음전원5025는 제 5 도의 종래의 반도체 메모리장치의 음전압 발생기118이 될 수 있다.

음전원 5025의 출력이 공핍 특성을 보이는 과잉소거된 셀 트랜지스터MC의 게이트에 인가될 때, 전압은 트랜지스터가 전류를 흐르지 않게 하여 비선택 되어지게 한다. 즉, 음전원5025의 음 출력전압은 임계전압 아래로 과잉소거된 공핍n채널형 MOS트랜지스터의 게이트 전압을 유지시킨다. 따라서, 선택된 비트라인이 과잉소거된 셀 트랜지스터를 포함하더라도 워드라인에 의해 선택된 셀 트랜지스터의 내용은 감지 증폭기507을 통해 정확히 판독된다.

제 15 도는 본 발명의 세번째 양상의 다른 실시예에 따른 반도체 메모리장치를 도시하고 있다. 이 반도체 메모리장치는 제 13 도의 로우디코더502 및 소오스 전압 공급회로 509에 대응하는 첫번째 및 두번째 로우디코더5221 및 5222를 갖는다. 두번째 로우디코더5222는 비선택 워드라인WL에 대응하는 소오스 라인SWL에 선택된 비트라인 레벨보다 크거나 같은 전압을 인가한다. 제 15 도의 칼럼디코더524, 감지 증폭기427 등은 제 131 도의 것과 동일하다.

메모리 셀MC로 부터 데이타를 판독할 때 첫번째 로우디코더5221은 선택된 워드라인WL에 접속된 메모리 셀(트랜지스터)을 선택하기 위해 선택된 워드라인WL에 통상의 전압Vcc를 인가한다. 두번째 로우디코더5222는 선택된 워드라인에 접속된 셀 트랜지스터의 소오스 라인SWL에 0V의 낮은 전원전압Vss을 인가하고, 비선택 워드라인에 접속된 셀 트랜지스터의 소오스 라인에 선택된 비트라인의 드레인 전압보다 크거나 동일한 전압을 인가한다. 비선택 트랜지스터 중의 과잉소거 셀 트랜지스터는 그것의 게이트 전압이 그것의 소오스 전압보다 낮아지게 되기 때문에 차단될 수 있다. 판독 동작에서 비선택 워드라인에 접속된 메모리 셀의 소오스에 인가된 전압은 선택된 비트라인의 레벨과 같은 전압으로 설정될 수 있다. 비록 채널이 과앙소거에 의해 생성되더라도 각각의 과잉소거된 셀의 드레인 및 소오스 사이의 전위치가 없으면 전류는 흐르지 않는다. 따라서, 과잉소거된 비선택 셀 트랜지스터는 결코 판독동작에 영향을 미치지 않는다.

제 16 도는 제 15 도의 첫번째 및 두번째 로우디코더5221 및 5222의 한 예를 도시하고 있고, 제 17 도는 첫번째 로우디코더 5222의 일부를 도시하고 있다.

제 16 도에서 첫번째 로우디코더5221은 전원(Vcc)52211, 로우어드레스를 수신하기 위한 NAND게이트52222, 인버터52223 및 52224, 및 전원 52225를 갖는다. 전원 52225는 제 17 도에 도시된 바와 같이 데이타를 판독할 때 비선택 워드라인에 접속된 셀 트랜지스터의 소오스에 선택된 비트라인의 드레인 전압보다 더 높은 전압을 공급한다.

상술한 바와 같이, 본 발명의 세번재 양상에 따른 플래쉬 메모리는 웨이퍼 공정동안 또는 반복적인 기록 및 판독동작을 통해 일부 메모리 셀이 과잉소거 되더라도 정확히 0 또는 1으 데이타를 판독한다. 그래서, 본 발명의 세번째 양상은 플래쉬 메모리의 수율 및 신뢰도를 향상시킨다.

본 발명의 네번째 양상에 따른 반도체 메모리장치를 제 18 도 내지 제 19 도를 참조하여 설명한다. 세번째 양상과 유사하게 네번째 양상은 비록 일부 메모리 셀이 일괄적인 소거동작 동안 과잉소거 되더라도 플래쉬 메모리의 메모리 셀로부터 데이타를 정확히 판독한다.

제 9 도 내지 제 12 도를 참조하여 설명하기 전에 설명되는 것으로 플래쉬 메모리의 셀 트랜지스터(메모리 셀)을 회로 디자인의 단순화를 위해 동시에 소거된다. 소거는 모든 셀 트랜지스터가 완전히 소거되기까지 반복된다. 플래쉬 메모리의 일부 셀 틀랜지스터는 상대적으로 쉽게 소거되고, 일부는 그렇지 않다. 셀이 일괄적으로 소거될 때 쉽게 소거되는 셀은 과잉소거 될 수 있다. 셀 트랜지스터의 특성은 웨이퍼 공정동안 그리고 기록 및 소거동작의 반복을 통해 쉽게 달라진다. 따라서, 셀의 과잉소거는 흔히 일어난다.

일반적으로, 플래쉬 메모리는 NOR형 셀 어레이를 갖는다. 이 형에 따라 n채널형 MOS 트랜지스터(셀 트랜지스터)의 드레인은 비트라인에 의해 서로 접속된다. 셀 트랜지스터를 선택할 때 보통 접속된 셀 트랜지스터는 균일하게 바이어스되고, 그런 다음 양 바이어스 전압이 선택되어지는 셀 트랜지스터의 게이트에만 인가되고, 비선택 셀 트랜지스터의 게이트에 0V가 인가된다. 셀 트랜지스터는 보강 n채널형 MOS트랜지스터이기 때문에 비선택 셀 트랜지스터는 전류를 통과시키지 않고, 단지 선택된 셀 트랜지스터만이 그것의 플로팅 게이트에 저장된 전하의 양에 의존하여 전류를 통과시키거나 통과시키지 않는다. 선택된 셀 트랜지스터를 통해 흐르는 전류에 따라 데이타 0 또는 1이 결정된다.

플래쉬 메모리의 보강 셀 트랜지스터가 과잉소거되면, 과잉소거된 트랜지스터의 특성이 공핍 트랜지스터의 특성을 변한다. 이러한 문제를 해결하기 위해 NOR형 플래쉬 메모리는 바이어스가 트랜지스터의 게이트에 인가될 때 비선택 트랜지스터에 전류를 공급하지 않는다. 그러나, 과잉소거된 셀 트랜지스터는 공핍 특성을 나타내고, 따라서 그것이 비선택되더라도 전류를 통과시킨다. 즉, 선택된 셀 트랜지스터가 전류를 통과시키지 않더라도 과잉소거된 비선택 셀 트랜지스터가 전류를 통과시키므로 데이타 1로서 데이타 0 또는 데이타 0으로서 데이타 1로 잘못 판정되는 경우가 있다.

본 발명의 네번재 양상의 목적은 과잉소거된 셀 트랜지스터를 구제하여 정확히 데이타를 판독하는 반도체 메모리장치를 제공하는 데 있다.

제 18 도는 본 발명의 네번째 양상에 따른 반도체 메모리장치의 주요 부분을 도시하고 있다. 반도체 메모리장치는 로우디코더602, 칼럼디코터604, 감지 증폭기607, n채널형 MOS트랜지스터로 만들어진 각각의 메모리 셀(셀 트랜지스터), 워드라인WL, 비트라인BL을 포함한다. 각각의 메모리 셀MC는 제 5 도에 도시된 것과 동일하다. 감지 증폭기607은 소거 검정동작이 수해될 때(제 21 도 613 단계를 참조) 하이레벨H로 변환되는 신호OECK를 수신한다.

제 19 도는 제 18 도의 감지 증폭기607의 예를 도시하고 있다. 감지 증폭기607은 n채널형 MOS트랜지스터, 6071, 6072, 6073, 6074, 6075 및 6077 및 P채널형 MOS트랜지스터6076 및 6078을 포함한다. 제 19 도에 도시된 바와같이 감지 증폭기 607에 인가되는 신호 OECK는 또한 MOS트랜지스터6077의 게이트에 인가된다.

일괄적인 소거 동작 후 과잉소거된 셀 트랜지스터를 검출하기 위하여 로우디코더602는 일괄적으로 소거된 셀 어레이의 모든 워드라인WL1, WL2, ....를 로우레벨L로 설정한다. 그런 다음, 칼럼디코더604는 감지 증폭기607에 비트라인BL1, BL2, .,..를 연속적으로 접속하기 위해 연속적으로 칼럼게이트 G601, G602, ....를 선택한다. 과잉소거된 셀 트랜지스터를 포함하는 비트라인이 감지 증폭기607에 접속되더라도 감지 증폭기607은 로우레벨의 출력을 제공한다. 그런다음, 감지 증폭기607의 트랜지스터6077은 감지 증폭기 607의 구동 전류를 증가시키기 위해 ON되고, 그것에 의해 전류가 과잉소거된 셀을 통해 흐르른 것을 저지한다. 동시에 로우디코더602는 감지 증폭기607이 하이레벨H의 출력을 제공하도록 하는 과잉소거된 셀을 검출하기 위해 워드라인 WL1, WL2, .... 를 스캔(scan)한다.

제 20 도는 본 발명의 네번째 양상에 따른 반도체 메모리장치를 채용한 시스템을 도식적으로 나타내고 있다. 시스템을 플래쉬 메모리616, 판독전용 메모리(ROM)620 및 중앙처리장치(CPU)630을 포함한다.

ROM620은 제 21 도에 도시된 알고리듬을 저장하고, CPU630은 알고리듬에 따라 플래쉬 메몰610을 제어한다. 즉, CPU630은 ROM620에 기억된 알고리듬에 따라 플래쉬 메모리610의 과잉소거된 셀을 구제한다.

제 21 도는 제 20 도의 ROM620에 기억된 알고리듬의 흐름을 나타내고 있다. 플래쉬메모리의 소거동작의 시작 후에 단계S611이 소거전 기록동작을 수행한다. 즉, 플래쉬 메모리의 메모리 셀 어레이를 일괄적으로 소거하기 전에 데이타 0이 메모리 셀 어레이의 모든 셀 트랜지스터에 기록된다.

단계S612는 일괄적인 소거동작을 수행하고, 단계S613은 소거 검정동작을 수행한다. 단계S613에 있어서 감지 증폭기607 및 MOS 트랜지스터6077에 인가되는 신호OECK는 소거 동작이 수행될 때 로우레벨L에서 하이레벨H로 변한다. 즉, 전자는 소거동작을 성취하기 위해 메모리 셀 어레이의 모든 셀 트랜지스터의 플로팅 게이트로 부터 점차적으로 방전되다. 단계S614는 과잉소거된 셀이 있는지의 여부를 알기 위헤 체크한다. 만약, 과잉소거된 셀이 없다면 소거는 종료한다. 만약, 과잉소거된 셀이 있다면 단계S615가 수행된다. 제 18 도 및 제 19 도를 참조하여 설명되는 바와같이 단계S614는 차례로 과잉소거된 셀 트랜지스터를 검출한다.

단계S615는 단계S614에서 검출된 과잉소거 셀 트랜지스터(과잉소거 비트)에 데이타를 기록한다. 단계S616은 과잉소거를 검사하기 위해 단계S614와 같은 테스트를 행한다. 단계S614에서 검출된 과잉소거 셀이 단계S615의 기록동작에 의하여 통상의 소거상태(normal erase state)로 복원시켜서 다른 과잉소거 셀이 없는 경우에는 단계S617은 단계S613가 같은 소거 검정동작을 실행한다. 단계S617의 소거 검정동작이 성공적인 경우에는 소거 처리가 종결된다. 단계S617의 소거 검정동작이 실패한 경우에는 단계S618과 S619는 소거 검정동작을 실행한다.

단계S614에서 검출된 과잉소거 셀이 단계S615의 기록동작에 의하여 통상의 소거 상태로 복원되고, 다른 과잉소거 셀이 단계S616에서 발견되는 경우에는 단계S615는 새롭게 발견된 과잉소거 셀에 데이타를 기록한다. 이렇게하여 데이타는 통상의 셀 어레이의 모든 과잉소거 셀에 기록되어 모든 과잉소거 셀 내에 통상의 소거 상태를 재기억한다.

제 21 도의 소거 처리는 제 20 도의 시스템의 ROM620내에 저장되며 CPU630은 소거 처리를 판독하여 실행한다. 교대적으로, 제 21 도의 소거 처리는 하드웨어에 의해 실현될 수 있다. 예를 들면, 플래쉬 메모리 자체가 소거 처리를 달성하는 논리회로를 결합할 수 있다.

상술한 바와같이, 본 발명의 네번째 양상은 과잉소거 셀 트랜지스터를 구제하여 데이타를 정확히 판독한다. 반도체 메모리장치의 메모리 셀이 웨이퍼 처리시 또는 기록 및 소거 동작의 반복을 통하여 과잉소거 되더라도, 본 발명의 네번째 양상은 반도체 메모리장치로부터 데이타를 정확히 판독함으로써 반도체 메모리장치의 수율과 신뢰도를 개선시킨다.

본 발명의 다섯번째 양상에 따른 반도체 기억장치를 제 22 도 내지 제 33 도를 참조하여 설명한다. 제 22 도는 본 발명의 다섯번째 양상에 다른 전기적으로 일괄적으로 소거 가능한 비휘발성 반도체 메모리장치(플래쉬 메모리)의 메모리 셀(MC)를 도시한 것이다. 메모리 셀(셀 트랜지스터)은 플로팅 게이트FG를 갖는다. 플로팅 게이트는 소오스와 드레인 사이에 배치되고 다른 영역으로 부터 절연된다. 제어 게이트CG는 플로팅 게이트FG위에 형성된다.

셀 트랜지스터에 데이타를 기록하기 위하여 드레인DD에 인가된 드레인 전압Vd는 예를 들면 6V로 설정되고, 제어 게이트CG에 인가된 게이트 전압Vg는 기록전압(소거전압)Vpp로 설정되며 소오스SS에 인가된 소오스전압은 제로(zero)로 설정된다. 드레인DD에서 플로팅 게이트FG까지 전압이 주입되어 데이타 0을 기록한다.

셀 트랜지스터로부터 데이타를 소거하기 위하여 게이트 전압Vg와 드래인 전압Vd는 플로팅 상태로 설정되며, 소오스 전압Vs는 소거 전압Vpp로 설정된다. 플로팅 게이트FG에서 소오스SS까지 전자가 추출되어 셀 트랜지스터를 소거하고, 즉 셀 트랜지스터에 데이타 1을 기록한다. 셀 트랜지스터로부터 데이타를 판독하기 위하여 게이트 전압Vg는 전원전압Vcc로 설정되고 드레인 전압Vd는 약 1V로 설정되며 소오스전압Vs는 제로로 설정된다. 드레인 전류 흐름의 여부를 관찰하여 기록 데이타가 1인지 0인지를 판정한다.

제 23 도는 본 발명의 다섯번째 양상에 관련된 종래의 반도체 메모리장치를 도시한 것이다. 반도체 메모리장치는 블록어드레스 버퍼710, 블록 선택게이트7101 과 7102, 로우어드레스 버퍼711, 로우디코더712, 칼럼어드레스 버퍼713, 칼럼디코더714, 데이타I/O버퍼715, 기록회로716, 감지 증폭기7171 및 소오스 전압 공급회로7191과 7192를 포함한다. 또한, 반도체 기억장치는 비트라인BL, 워드라인WL, 메모리 셀MC, 데이타 기록시 하이레벨H가 되는 기록 제어신호W 및 데이타 소거시 하이레벨H가 되는 소거신호E를 포함한다.

제 23 도의 반도체 메모리장치는 메모리셀의 블록B1과 B2에 대응하는 블록어드레스 버퍼710 및 블록 선택 게이트7101과 7102를 갖는다. 블록 선택 게이트7101과 7102중 블록 선택신호에 따라 블록어드레스 버퍼710으로부터 선택되어 기록회로716또는 감지증폭기 717에 블록B1과 B2중에 하나를 접속시킨다. 메모리 셀의 각 블록B1과 B2중에 있어서, 메모리 셀의 소오스는 서로 접속되어 있다. 각각, 블록 B1과 B2를 위해 제공된 소오스 전압 공급회로7191과 7192를 사용하여 블록들을 분리하여 소거 가능하다.

블록B1과 B2중에 하나의 셀을 소거하기 위하여 하이레벨H의 소거신호E가 로우어드레스 버퍼711과 칼럼어드레스 버퍼713에 공급되어, 버퍼711과 713의 출력을 비선택 논리(예를 들면, 로우레벨 L에 있는 각 보조출력)로 설정시킨다. 이것은 결국 모든 워드 및 비트라인WL과 BL을 비선택 상태로 놓게 한다. 블록 어드레스 버퍼710으로부터 소거신호E와 블록 선택신호가 소오스 전압 공급 회로7191과 7192에 공급된다. 예를 들면, 하이레벨H의 블록선택신호로 선택된 소오스 전압 공급회로들 중 하나가 선택된 블록에 소거전압Vpp를 공급하기 위해 사용된다. 결과적으로, 선택된 블록에 모든 셀이 소거된다.

데이타 기록시 하이레벨H의 기록 제어신호W는 로우어드레스 버퍼711과 칼럼어드레스 버퍼713에 제공된다. 그러므로, 선택된 워드라인은 기록레벨Vpp에 설정되며 선택된 비트라인은 블롯 선택신호에 따랄 선택된 블록 선택 게이트7101과 7102중 하나를 통하여 기록회로 716에 접속된다. 기록회로716은 기록전압 예를들면, 데이타를 기록하기 위한 6V로 선택된 블록의 선택된 비트라인BL을 제공한다.

제 23 도의 종래의 반도체 메모리장치는 메모리 셀의 블록을 소거할 수 있지만 메모리 셀의 다수개의 블록을 동시에 소거할 수 없다. 즉, 제 23 도의 반도체 메모리장치는 잇달아 연속적으로 블록을 소거하며 그 후에 소거된 블록을 검정한다. 그러므로, 상기 반도체 메모리장치는 다수개의 블록을 소거하기 위해 장시간을 요하고 복잡한 검정 처리를 실행해야 한다.

본 발명의 다섯번째 양상의 목적은 메모리 셀의 다수개의 블록을 동시에 소거하여 소거된 블록을 용이하게 검정할 수 있는 반도체 메모리장치를 제공하는데 있다.

제 24 도는 본 발명의 다섯번째 양상의 실시형태에 따른 반도체 메모리장치를 도시한 것이다. 상기 반도체 메모리장치는 블록어드레스 버퍼701, 기대값 기억회로7021과 7022, 일치회로7031과 7032, 논리회로(NAND게이트)704, 로우어드레스 버퍼721, 로우디코더722, 칼럼어드레스 버퍼723, 칼럼디코더724, 데이타I/O버퍼(멀티플렉서)725, 기록회로7261과 7262, 감지증폭기7271과 7272 및 소오스 전압 공급회로7091과 7092를 포함한다. 또한, 반도체 메모리장치는 비트라인BL, 워드라인WL, 메모리 셀MC, 데이타 기록시 하이레벨 H가 되는 기록 제어 신호W및 데이타 소거시 하이레벨H가 되는 소거 제어신호E를 포함한다. 제 23 도의 종래의 반도체 메모리장치와 비교하여 제 24 도의 실시형태는 추가적으로 기대값 기억회로7021과 7022, 일치회로7031과 7032, 멀티플랙서(데이타I/O버퍼)725 및 NAND게이트704를 갖는다.

메모리 셀의 블록을 소거하기 위하여 소오스 전압 공급회로7091과 7092는 래치(latch)제어신호 LT가 하이레벨H가 되는 경우에 블록어드레스 버퍼701의 선택신호를 래치한다. 소거 제어신호E는 선택신호를 래치한 모든 소오스전압 공급회로를 활성화 하도록 하이레벨H로 설정됨으로써 메모리 셀의 블록을 동시에 소거시킨다.

제 25 도 내지 제 27 도는 각각 제 24 도의 반도체 메모리장치의 소오스 전압 공급회로7091(7092), 기대값 기억회로7021(7022) 및 일치회로7031(7032)의 일예를 도시한 것이다.

제 25 도에 있어서, 소오스 전압 공급회로7091(7092)는 블록어드레스 신호(블록 선택신호)와 래치 제어신호LT를 수신하기 위한 NAND게이트731, NAND게이트732와 인버터733로 형성된 래치회로, 래치회로의 출력을 수신하기 위한 NAND게이트734외에 소거 제어신호E, 소거전원Vpp에 접속된 P채널형 MOS트랜지스터736과 737 및 n채널형 MOS트랜지스터 738를 갖는다. 제 26 도에 있어서, 기대값 기억회로7021(7022)은 인버터741, 744, 745, 746 및 750, NAND게이트 7242, 743, 748 및 749를 포함한다. NAND게이트743과 인버터744는 래치회로를 형성한다. 래치회로의 출력은 반전 제어신호INV에 응하여 제어된다. 제 27도에 있어서, 일치회로7031(7032)은 인버터753, NAND게이트751, 752 및 755, 배타 OR게이트754를 갖는다. NAND게이트752와 인버터753은 래치회로를 형성하며, 감지 증폭기7271(7272)의 출력이 기대값 기억회로7021(7022)의 기준 출력에 일치하는지를 결정한다.

상기 구성에 있어서, 소거 동작은 블록어드레스 신호를 래치함으로써 실행된다. 이 경우에 있어서, 블록 어드레스 신호를 래치한 블록만이 소거 제어 신호E로 소거된다. 소거전 기록동작을 실행하기 위하여 래치 제어신호LT는 하이레벨H로 설정되며, 기록 데이타 0는 기대값 기억회로7021(7022)에 의해 래치된다. 즉, 데이타I/O버퍼 725는 데이타 0를 블록어드레스 신호에 의해 선택된 기대값 기억회로7021(7022)에 전달하며, 회로7021(7022)는 래치 제어신호LT가 하이레벨H가 되는 경우에 데이타 0를 래치한다. 비선택 블록의 일치회로 7031(7032)의 출력은 하이레벨H로 강제적으로 설정된다. 기록제어신호 W가 하이레벨H가 되는 경우, 데이타는 선택된 블록에 기록된다.

검정동작을 실행하기 위하여 일치회로7031(7032)는 기대값 기억회로7021(7022)에 기억된 기대값과 감지증폭기7271(7272)의 출력을 비교한다. 일치회로7031과 7032의 출력은 NAND게이트레 704에 전송된다. 데이타가 충분히 기록되어지면 감지 증폭기7271(7272)는 로우레벨 출력을 제공하므로 일치회로7031(7032)은 하이레벨 출력을 제공한다. 데이타가 모든 선택된 블록에 충분히 기록되어지면 NAND게이트 704는 데이타가 각 선택된 블록의 소정의 어드레스에 충분히 기록된 것을 확인하도록 로우레벨L의 검정출력VER을 제공한다. 소거 검정동작을 실행하기 위하여 기대값은 반전 제어신호 INV에 따라 반전되어 검정된다. 소정의 어드레서에서의 데이타가 모든 선택된 블록에서 1이면, 검정 출력 VER은 기록동작과 하이레벨로 되어 데이타의 소거를 확인할 수가 있다. 이렇게 하여, 이러한 실시형태의 반도체 메모리장치에 따라 NAND게이트704의 출력은 일치회로 7031과 7032의 모든 출력이 각각 하이레벨H에 있을 때만이 로우레벨L로 된다. 일치회로중 어떠한 회로가 로우레벨 출력을 제공하면 결함비트가 있다는 것이 확인된다.

제 28 도는 본 발명의 다섯번째 양상의 다른 실시형태에 따른 반도체 메모리장치를 도시한 회로도이다. 상기 실시형태는 제 24 도의 기대값 기억회로7021(7022)대신에 기대값 발생기7041(7042)를 사용한 것이다.

제 24 도의 반도체 메모리장치는 소거전 기록과 기록동작을 위해 필요한 기준 데이타가 모든 비트에 대해 0과 1이기 때문에 랜덤(random)데이타를 기억하는 유니트 없이도 실현될 수가 있다. 제 28 도의 실시형태에 따라 기대값 발생기7041(7042)은 래치 제어신호 LT가 하이레벨H로 될 때 그것의 블록 어드레스신호(선택신호)를 래치한다. 선책신호를 래치한 기대값 발생기7041(7042)는 강제적으로 0데이타를 제공한다. 소거 검정동작을 실행할 때 기대값은 반전 제어신호INV에 응하여 반전된다.

제 29 도는 제 28 도의 기대값 발생기7041(7042)의 일예를 도시한 것이다. 기대값 발생기는 인버터763, 764, 767 및 768, NAND게이트 761, 762, 766, 769 및 770, 및 NOR게이트765를 갖는다. NAND게이트 762와 인버터763은 래치회로를 형성한다.

상기 기대값 발생기는 래치회로(762, 763)가 어드레스 데이타 신호(블록선택신호)를 래치하고, 반전 제어신호INV가 하이레벨H로 되어 기준 데이타를 하이레벨H로 변화시킬 때 기준 데이타를 하이레벨L로 강제적으로 설정한다.

제 30 도는 본 발명의 다섯번째 양상의 다른 실시형태에 따른 반도체 메모리장치를 도시한 회로도이다. 상기 실시형태는 제 24 도의 기대값 기억회로7021(7022), 기록회로7261(7262), 및 일치회로7031(7032) 대신에 블록 선택신호 기억회로7051(7052), 기록회로7161(7162) 및 데이타 반전회로7061(7062)를 사용한 것이다. 즉, 상기 실시형태는 소거전 기록동작을 제어하고, 그것의 동작을 검정하여 기억회로7051(7052)에 기억된 선택신호에 응하여 검정동작을 소거한다.

제 30 도의 반도체 기억장치는 블로 선택신호(블록어드레스신호)에 의해 지정된 블록내의 셀에 데이타를 기록함으로써 소거전 기록 동작을 실행한다. 데이타반전회로7061(7062)은 소거 검정동작과 기록 검정동작 사이의 감지증폭기7271의 데이타를 반전하며 기록 또는 소거동작이 충분히 행해진 경우에 하이레벨H의 출력을 제공한다. 이때에, 비선택 블록의 감지 증폭기7271(7272)는 항상 기억회로7051(7052)의 출력신호에 의하여 하이레벨H의 출력을 제공한다. 결과적으로서, 소거전 기록동작과 소거동작은 전술된 바와같이 달성된다.

제 31 도 내지 제 33 도는 각각 제 30 도의 반도체 메모리장치의 블록 선택신호 기억회로7051(7051), 기록회로7161(7162) 및 데이타 반전회로7061(7062)의 일예를 도시한 것이다.

제 31 도에 있어서, 블록 선택신호 기억회로7051(7052)은 블록 어드레스 신호(블록 선택신호)와 래치 제어신호LT를 수신하기 위한 NAND게이트 771, 및 NAND게이트772와 인버터773으로 형성된 래치회로를 갖는다. 제 32 도에 있어서, 기록회로7161(7162)은 인버터781, NOR게이트782, NAND게이트783, 기록전원Vpp를 수신하기 위한 P채널형 MOS트랜지스터785와 786 및 n채널형 MOS트랜지스터787를 갖는다. 제 33 도에 있어서, 데이타 반전회로7061(7062)는 인버터792와 793및 NAND게이트791, 794, 795를 갖는다. 데이타 반전회로는 반전신호INV에 응하여 감지 증폭기7171(7172)의 출력을 반전시키고, NAND게이트704에 반전된 신호를 공급한다.

제 31 도의 블록 선택신호 기억회로7051(7052)은 하이레벨H의 래치제어신호에 응하여 래치회로(772, 773)에 블록어드레스 신호를 래치한다. 블록 선택신호를 래치한 블록에 있어서, 기록전압 Vpp는 입력 데이타의 레벨과 관계없이 기록 제어신호W가 하이레벨H로 설정될 때 버스에 인가된다.

제 33 도의 데이타 반전회로7061(7062)은 반전 제어신호INV가 기록 검정동작에서 로우레벨L로 될때, 로우레벨L(기록상태)로 감지 증폭기7271(7272)의 출력을 반전시키고 NAND게이트704에 하이레벨H출력을 제공한다. 소거 검정동작에 있어서, 반전 제어신호INV는 하이레벨H로 설정된다. 비선택 블록에 있어서, 블록 선택신호(블록어드레스신호)는 로우레벨 블록L에 있으므로 NAND게이트704의 출력은 하이레벨H로 강제적으로 설정된다. 결과적으로 임의의 블록이 동시에 소거된다. 멀티플렉서725는 소정의 블록에 기록데이타를 공급하고, 소정의 감지 증폭기에서 외부까지 데이타를 공급하도록 블록 선택 어드레스를 수반한다.

상술된 바와 같이, 본 발명의 다섯번째 양상에 따른 반도체 메모리장치는 각 셀 블록의 소오스 전압 공급회로내에 블록 선택신호의 래치회로를 사용한 것이다. 소오스 전압 공급회로는 동시에 활성화된다. 각 셀 블록은 감지 증폭기, 기대값 발생기, 및 감지 증폭기 출력과 기대값의 일치를 확인하는 회로로 제공된다. 더욱이 상기 반도체 메모리장치는 일치회로의 AND출력을 제공하는 회로를 가져 소거와 검정동작을 동시에 실행시킨다.

상술한 바와 같이, 본 발명의 첫번째 양상에 따른 반도체 메모리장치는 재기록 동작 수의 증가에 의한 품질 저하를 고려할 때 최대치의 n재기록 동작을 가진 반도체 메모리장치의 출하시험을 행하여 사용자에게 최대치의 재기록 동작 N(Nn)을 확보하게 한다.

본 발명의 두번째 양상에 따른 반도체 기억장치는 기록 전압 공급 트랜지스터의 임계전압이 기록 드레인 전압에 영향을 미치지 않는 반도체 기억장치를 제공하므로 데이타가 낮은 기록전압으로도 정확히 기록된다.

본 발명의 세번째 양상에 따른 반도체 메모리장치는 과잉소거 셀 트랜지스터가 있더라도 정확히 데이타를 판독한다.

본 발명의 네변째 양상에 따른 반도체 메모리장치는 과잉소거 셀 트랜지스터를 활용하여 데이타를 판독한다.

본 발명의 다섯번째 양상에 따른 반도체 메모리장치는 메모리 셀의 블록을 동시에 소거하여 소거상태를 용이하게 검정한다.

본 발명의 다른 많은 실시형태들은 본 발명의 사상과 범위에서 이탈함이 없이 구성될 수가 있으며, 본 발명이 첨부된 특허 청구의 범위에 규정된 것을 제외하고는 본 명세서에 기술된 특정의 실시형태들에 제한되지 않는다는 것을 이해할 수가 있을 것이다.

Claims (23)

1. 반도체 메모리장치안에 설치된 내부 알고리듬에 따라 데이타를 자동적으로 기록 및 소거하는 전기적으로 소거 가능한 비휘발성 메모리셀로 구성되는 반도체 메모리장치에 있어서, 상기 반도체 메모리장치가 플래쉬메모리로 구성되고, 변화가능한 상기 내부 알고리듬에 따라 상기 메모리셀을 기록 또는 소거하기 위한 기록동작 또는 소거동작의 허용값이 기록펄스 또는 소거펄스의 회수에 의해 결정되도록 구성한 것을 특징으로 하는 반도체 메모리장치.
2. 제 1 항에 있어서, 출하시험시에 인가되는 상기 펄스의 최대회수가 출하시험시에 있어서 엄격한 조건을 부과하게끔 감소되도록 구성한 반도체 메모리장치.
3. 반도체 메모리 장치안에 설치된 내부 알고리듬에 따랄 데이타를 자동적으로 기록 및 소거하는 전기적으로 소거 가능한 비휘발성 메모리셀로 구성되는 반도체 메모리장치에 있어서, 상기 반도체 메모리장치가 플래쉬메모리로 구성되고, 변화가능한 상기 내부 알고리듬에 따라 상기 메모리셀을 기록 또는 소거하기 위한 기록동작 또는 소거동작의 허용값이 기록펄스 또는 소거펄스의 폭에 의해 결정되는 반도체 메모리장치.
4. 제 3 항에 있어서, 출하시험시에 인가되는 상기 펄스의 최대폭이 상기 출하시험시에 있어서 엄격한 조건을 부과하게끔 감소되도록 구성한 반도체 메모리장치.
5. 제 1 항에 있어서, 기록 또는 소거동작의 허용값의 변화가 상기 반도체 메모리장치의 특정의 단자에 고전압을 인가함으로써 수행되도록 구성한 반도체 메모리장치.
6. 다수개의 워드라인(WL), 다수개의 비트라인(BL), 각각 상기 워드라인 및 비트라인의 각 교차점에 배치되고 전기적으로 외부에서 임계전압을 제어할 수 있는 MIS트랜지스터로 형성된 다수개의 메모리 셀 및, 상기 메모리셀의 드레인에 기록전압(Vpp)을 공급하는 기록전압 공급 트랜지스터(406)로 구성되는 반도체 메모리장치에 있어서, 상기 기록전압 공급 트랜지스터가 상기 기록 전압 공급 트랜지스터의 임계전압에 의해 영향을 받음이 없이 상기 메모리 셀의 드레인에 기록전압을 충분히 공급하는 P 채널형 MIS트랜지스터로 형성되는 반도체 메모리장치.
7. 제 6 항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되는 반도체 메모리장치.
8. 다수개의 워드라인(WL), 다수개의 비트라인(BL), 각각 상기 워드라인 및 비트라인의 각 교차점에 배치되고 전기적으로 외부에서 전기적으로 임계전압을 제어할 수 있는 MIS트랜지스터로 형성된 다수개의 메모리 셀(MCO) 및, 상기 메모리셀의 드레인에 기록전압(Vpp)을 공급하는 기록전압 공급 트랜지스터(406)로 구성되되, 상기 기록전압 공급 트랜지스터가 n 채널형 MIS트랜지스터로 형성되고, 반도체 메모리장치가 상기 기록전압 공급 트랜지스터의 게이트 전압을 적어도 기록전압과 상기 기록전압 공급 트랜지스의 임계 전압의 합에 이르기까지 승압시키도록 배치된고 승압수단으로 구성되는 반도체 메모리장치.
9. 제 8 항에 있어서, 상기 반도체 메모리 장치가 플래쉬 메모리로 구성되는 반도체 메모리 장치.
10. 다수개의 워드라인(WL), 다수개의 비트라인(BL), 각각 상기 워드라인 및 비트라인의 각 교차점에 배치되고 플로팅 게이트에 주입되는 전하에 따라 전기적으로 외부에서 임계전압을 제어할 수 있고 메모리셀을 일괄적으로 소거하도록 플로팅 게이트를 동시에 방전시키는 MIS트랜지스터로 각각 형성되는 다수개의 메모리 셀(MC)을 포함하는 메모리 셀 어레이, 데이타 판독시에 통상의 선택전압을 선택 워드라인에 인가하여 상기 워드라인에 접속된 메모리 셀을 선택하는 첫번째 전원(5021), 및 데이타 판독시에 비선택 워드라인에 대하여 상기 일괄적인 소거에 의해 과잉소거로 된 메모리 셀을 포함하여 비선택 상태로 하는 두번째 전원(5025)으로 이루어진 반도체 메모리 장치.
11. 제 10 항에 있어서, 상기 메모리 셀이 보강 n채널형 MIS 트랜지스터 형성되고, 상기 첫번째 전원이 통상의 양전압(Vcc)을 발생시키기 위한 양전압 소오스이고, 상기 두번째 전원이 상기 과잉소거에 기인하여 공핍 트랜지스터로서의 기능을 하는 상기 과잉소거된 n채널형 MIS트랜지스터를 차단시키는 소정의 음전압을 발생시키기 위한 음전압 소오스인 반도체 메모리 장치.
12. 제 10 항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되는 반도체 메모리장치.
13. 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치되고 플로팅 게이트에 주입되는 전하에 따라 전기적으로 외부에서 임계전압을 제어할 수 있고 메모리셀을 일괄적으로 소거하도록 플로팅 게이트를 동시에 방전시키는 MIS트랜지스터로 각각 형성되는 다수개의 메모리 셀(MC)을 포함하는 메모리 셀 어레이, 데이타 판독시에 통상의 전압을 선택 워드라인에 인가하여 상기 워드라인에 접속된 메모리 셀을 선택하는 첫번째 로우디코더(5221), 및 상기 선택된 워드라인에 접속된 각각의 메모리 셀의 소오스에 소정의 소오스 전압(Vcc)를 인가하고, 데이타 판독시에 비선택 워드라인에 접속된 메모리 셀의 소오스에 대하여 상기 일괄적인 소거에 의해 과잉소거로 된 메모리 셀들을 포함하여 비선택 상태로 하는 전압을 인가하는 두번째 로우디코더(5222)로 이루어진 반도체 메모리장치.
14. 제 13 항에 있어서, 상기 메모리 셀이 보강 n 채널형 MIS트랜지스터로 형성되고, 상기 두번째 로우디코더가 상기 선택된 워드라인에 접속된 각각의 셀 트랜지스터의 소오스에 낮은 소오스 전압(Vss)를 인가하고, 상기 비선택 워드라인에 접속된 메모리 셀의 소오스에 선택된 비트라인의 레벨보다 더 높은 전압을 인가하도록 구성한 반도체 메모리 장치.
15. 제 14 항에 있어서, 상기 두번째 로우디코더가 데이타를 판독할 때, 상기 비선택 워드라인에 접속된 메모리셀의 소오스에 상기 선택된 비트라인의 레벨과 동일한 전압을 인가하도록 구성한 반도체 메모리 장치.
16. 제 13 항에 있어서, 상기 반도체 메모리 장치가 플래쉬 메모리로 구성되는 반도체 메모리장치.
17. 다수개의 워드라인(WL), 다수개의 비트라인(BL), 각각 상기 워드라인 및 비트라인의 각 교차점에 배치되고 플로팅 게이트에 주입되는 전하에 따라 전기적으로 외부에서 임계전압을 제어할 수 있고 메모리셀을 일괄적으로 소거하도록 플로팅 게이트를 동시에 방전시키는 MIS트랜지스터로 각각 형성되는 다수개의 메모리 셀(MC)을 포함하는 메모리 셀 어레이로 구성되는 반도체 메모리장치의 과잉소거된 메모리셀을 구제하는 방법에 있어서, 상기 일괄적인 소거에 의해 과잉소거된 메모리셀을 검출하고, 상기 과잉소거된 메모리 셀에 데이타를 기록하고, 그것에 의해 상기 과잉소거된 메모리 셀을 구제하도록 한 반도체 메모리장치의 과잉소거된 메모리셀 구제방법.
18. 다수개의 워드라인(WL), 다수개의 비트라인(BL), 각각 상기 워드라인 및 비트라인의 각 교차점에 배치되고 플로팅 게이트에 주입되는 전하에 따라 전기적으로 외부에서 임계전압을 제어할 수 있고 메모리셀을 일괄적으로 소거하도록 플로팅 게이트를 동시에 방전시키는 MIS트랜지스터로 각각 형성되는 다수개의 메모리 셀(MC)을 포함하는 메모리 셀 어레이, 소거하기 전에 상기 메모리 셀 어레이의 모든 메모리 셀을 기록하기 위한 소거전 기록수단, 상기 소거전 기록수단에 의해 모든 기록된 메모리 셀을 소거하고, 상기 소거를 검정하기 위한 소거수단, 상기 소거수단에 의해 소거되고 검정된 메모리 셀 중에서 과잉소거된 메모리 셀을 검출하기 위한 과잉소거 셀 검출수단 및 상기 과잉소거 셀 검출수단에 의해 검출된 상기 과잉소거된 메모리 셀을 기록하고, 그것에 의해 상기 과잉소거된 메모리 셀을 구제하기 위한 과잉소거 셀 구제 수단으로 이루어지는 반도체 메모리장치.
19. 다수개의 워드라인(WL), 다수개의 비트라인(BL), 각각 상기 워드라인 및 비트라인의 각 교차점에 배치되고 플로팅 게이트에 주입되는 전하에 따라 전기적으로 외부에서 임계전압을 제어할 수 있고 메모리셀을 일괄적으로 소거하도록 플로팅 게이트를 동시에 방전시키는 MIS트랜지스터로 각각 형성되는 다수개의 비휘발성 메모리 셀로 구성되는 반도체 메모리장치로서, 상기 비휘발성 메모리 셀이 블록 어드레스버퍼에 의해 제공된 블록 선택신호에 따라 선택되는 다수개의 셀 블록(B10, B20)으로 분할되고, 각각의 상기셀 블록이 데이타 소거수단 및 상기 블록 선택신호를 래칭하기 위한 래칭수단을 갖고, 그것에 의해 상기 블록 선택신호를 래치하는 셀 블록의 데이타가 동시에 소거되도록 구성한 반도체 메모리 장치.
20. 제 19 항에 있어서, 상기 반도체 메모리장치가 상기 각각의 셀 블록에서 셀 데이타를 판정하기 위한 데이타 판정회로(7271, 7272), 기록 및 기록검정 동작에 대한 기대값뿐만 아니라 소거 검정동작에 대한 기대값을 각각 저장하기 위한 기대값 저장회로(7021, 7022), 상기 데이타 판정회로의 출력신호와 기대값을 각각 비교하고 일치신호를 제공하는 일치회로(7031, 7032), 및 상기 각각의 셀 블록으로부터 일치신호의 논리곱을 제공하기 위한 논리회로(704)로 구성되는 반도체 메모리장치.
21. 제 19 항에 있어서, 상기 반도체 메모리장치가 상기 각각의 셀 블록에서 셀 데이타를 판정하기 위한 데이타 판정회로(7271, 7272), 기록 및 기록 검정동작에 대한 기대값 뿐 아니라 소거검정에 대한 기대값을 각각 발생시키기 위한 기대값 발생기(7041, 7042), 상기 데이타 판정회로의 출력신호를 기대값과 비교하고, 일치신호를 제공하기 위한 일치회로(7031, 7032), 및 상기 각각의 셀 블록으로부터 일치신호의 논리곱을 제공하기 위한 논리회로(704)로 구성되는 반도체 메모리장치.
22. 제 19 항에 있어서, 상기 반도체 메모리장치가 상기 각각의 셀 블록에서 셀 데이타를 판정하기 위한 데이타 판정회로(7021, 7022), 소거 및 기록동작에 따라, 상기 데이타 판정회로의 출력신호를 각각 반전시키기 위한 데이타 반전회로(7061, 7062), 및 상기 각각의 셀 블록으로부터 상기 데이타 반전회로의 논리곱을 제공하기 위한 논리회로(704)로 구성되는 반도체 메모리장치.
23. 제 3 항에 있어서, 기록 또는 소거동작의 허용값의 변화가 상기 반도체 메모리장치의 특정의 단자에 고전압을 인가함으로써 수행되도록 구성한 반도체 메모리장치.