JP2843216B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に電気的にデータの書き換えが可能な不揮
発性メモリセルのイレーズ状態のテスト及び動作の適正
化に着目してなされた不揮発性半導体記憶装置に関す
る。
置に関し、特に電気的にデータの書き換えが可能な不揮
発性メモリセルのイレーズ状態のテスト及び動作の適正
化に着目してなされた不揮発性半導体記憶装置に関す
る。
【０００２】
【従来の技術】電気的に記憶データを消去し、新たなデ
ータを再び書き込みできるＲＯＭは、ＥＥＰＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ
Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）として知られてい
る。このＥＥＰＲＯＭは記憶内容を消去する時に、ＥＰ
ＲＯＭとは異なり紫外線を用いる必要がない。従って、
ボード上に実装した状態で、電気的に、データの消去や
書き換えを行うことができる。このため、非常に自由度
が高く使い易いので、各種制御用機器やメモリカードに
需要が急上している。
ータを再び書き込みできるＲＯＭは、ＥＥＰＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ
Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）として知られてい
る。このＥＥＰＲＯＭは記憶内容を消去する時に、ＥＰ
ＲＯＭとは異なり紫外線を用いる必要がない。従って、
ボード上に実装した状態で、電気的に、データの消去や
書き換えを行うことができる。このため、非常に自由度
が高く使い易いので、各種制御用機器やメモリカードに
需要が急上している。
【０００３】図９〜図１２はかかる従来の半導体記憶装
置のメモリセルの構造を示す。図９はパターン平面図、
図１０は図９のＡ−Ａ’線断面図、図１１は図９のＢ−
Ｂ’線断面図、図１２は図９のメモリセルの等価回路構
成図である。これらの図に示すように、Ｐ型基板１３上
にはフィールド酸化膜２０が形成されている。この酸化
膜２０に囲まれた領域上に、厚さ１００オングストロー
ム程度のゲート絶縁膜１８を介して、第１層目の多結晶
シリコンからなる浮遊ゲート１１が形成されている。そ
のゲート１１上には、絶縁膜１９を介して、第２層目の
多結晶シリコンからなる制御ゲート１２が形成されてい
る。絶縁膜１９はＯ−Ｎ−Ｏ（Ｏｘｉｄｅ−Ｎｉｔｒｉ
ｄｅ−Ｏｘｉｄｅ）の３層構造となっており、厚さは酸
化膜換算で２００オングストロームである。制御ゲート
１２はメモリセルのワード線として使用される。また、
浮遊ゲート１１および制御ゲート１２の両側のＰ型基板
１３上には、Ｎ+ 型拡散層からなるソース１４およびド
レイン１５が形成されている。ドレイン１５領域にはコ
ンタクトホール１６が開口されている。アルミニウム層
からなるデータ線１７が、このコンタクトホール１６を
介して、ドレイン１５と接続されている。なお、図１２
に示す等価回路では制御ゲート１２をＣＧで、ソース１
４をＳで、ドレイン１５をＤで示している。
置のメモリセルの構造を示す。図９はパターン平面図、
図１０は図９のＡ−Ａ’線断面図、図１１は図９のＢ−
Ｂ’線断面図、図１２は図９のメモリセルの等価回路構
成図である。これらの図に示すように、Ｐ型基板１３上
にはフィールド酸化膜２０が形成されている。この酸化
膜２０に囲まれた領域上に、厚さ１００オングストロー
ム程度のゲート絶縁膜１８を介して、第１層目の多結晶
シリコンからなる浮遊ゲート１１が形成されている。そ
のゲート１１上には、絶縁膜１９を介して、第２層目の
多結晶シリコンからなる制御ゲート１２が形成されてい
る。絶縁膜１９はＯ−Ｎ−Ｏ（Ｏｘｉｄｅ−Ｎｉｔｒｉ
ｄｅ−Ｏｘｉｄｅ）の３層構造となっており、厚さは酸
化膜換算で２００オングストロームである。制御ゲート
１２はメモリセルのワード線として使用される。また、
浮遊ゲート１１および制御ゲート１２の両側のＰ型基板
１３上には、Ｎ+ 型拡散層からなるソース１４およびド
レイン１５が形成されている。ドレイン１５領域にはコ
ンタクトホール１６が開口されている。アルミニウム層
からなるデータ線１７が、このコンタクトホール１６を
介して、ドレイン１５と接続されている。なお、図１２
に示す等価回路では制御ゲート１２をＣＧで、ソース１
４をＳで、ドレイン１５をＤで示している。
【０００４】以上のような構成において、次にその動作
を説明する。データ消去時には、ソース１４に消去電圧
としての１２Ｖ程度を印加し、ドレイン１５をフローテ
ィング状態とし、制御ゲート１２を０Ｖとする。これに
より、薄いゲート絶縁膜１８を介して、浮遊ゲート１１
とソース１４との間に高電圧が印加される。これによ
り、ファウラーノルトハイムのトンネル効果により、浮
遊ゲート１１中の電子がソース１４に放出され、データ
が消去される。大容量メモリＬＳＩにおいては、各ビッ
ト毎にソース１４を独立にすることはチップサイズの関
係でできない。このため、全チップ一括して消去する
か、或いは、メモリをいくつかのブロックに分割して、
ブロック単位で消去している。
を説明する。データ消去時には、ソース１４に消去電圧
としての１２Ｖ程度を印加し、ドレイン１５をフローテ
ィング状態とし、制御ゲート１２を０Ｖとする。これに
より、薄いゲート絶縁膜１８を介して、浮遊ゲート１１
とソース１４との間に高電圧が印加される。これによ
り、ファウラーノルトハイムのトンネル効果により、浮
遊ゲート１１中の電子がソース１４に放出され、データ
が消去される。大容量メモリＬＳＩにおいては、各ビッ
ト毎にソース１４を独立にすることはチップサイズの関
係でできない。このため、全チップ一括して消去する
か、或いは、メモリをいくつかのブロックに分割して、
ブロック単位で消去している。
【０００５】一方、データ書き込み時には、ドレイン１
５に約６Ｖ、ソース１４に０Ｖ、制御ゲート１２に１２
Ｖを印加する。これにより、ドレイン１５近傍でインパ
クトアイオナイゼーションが起こり、電子が浮遊ゲート
１４に注入される。つまり、データの書き込みが行われ
る。
５に約６Ｖ、ソース１４に０Ｖ、制御ゲート１２に１２
Ｖを印加する。これにより、ドレイン１５近傍でインパ
クトアイオナイゼーションが起こり、電子が浮遊ゲート
１４に注入される。つまり、データの書き込みが行われ
る。
【０００６】また、データの読出時には、ドレイン１５
を１Ｖ、ソース１４に０Ｖ、制御ゲート１２を５Ｖとす
る。これにより、浮遊ゲート１１中の電子の有無に基づ
いて、”０”または”１”のデータが得られる。
を１Ｖ、ソース１４に０Ｖ、制御ゲート１２を５Ｖとす
る。これにより、浮遊ゲート１１中の電子の有無に基づ
いて、”０”または”１”のデータが得られる。
【０００７】さて、メモリセルのデータの消去は、浮遊
ゲート１１中の電子をソース１４に高電圧を印加して、
ソース１４側に引き抜くことにより行われることは先に
述べた通りである。すなわち、浮遊ゲート１１とソース
１４との電界により、トンネル電流が流れ、消去が行わ
れる。
ゲート１１中の電子をソース１４に高電圧を印加して、
ソース１４側に引き抜くことにより行われることは先に
述べた通りである。すなわち、浮遊ゲート１１とソース
１４との電界により、トンネル電流が流れ、消去が行わ
れる。
【０００８】ここで問題となってくるのは、電界のばら
つきによる消去特性のばらつきである。電界のばらつき
を決める要因となるのは、ゲート絶縁膜１８のばらつき
や、浮遊ゲート１１とソース１４とのオーバーラップ長
（図１１にＸｊｓで示す）のはらつき等種々の原因があ
る。したがって、ソース１４にある電圧を一定時間印加
しても、電界が強いセルと弱いセルが発生することか
ら、消去特性に差を生じ、消去状態に分布を生じる。つ
まり、消去のスピードが速いセルと遅いセルが生じる。
つきによる消去特性のばらつきである。電界のばらつき
を決める要因となるのは、ゲート絶縁膜１８のばらつき
や、浮遊ゲート１１とソース１４とのオーバーラップ長
（図１１にＸｊｓで示す）のはらつき等種々の原因があ
る。したがって、ソース１４にある電圧を一定時間印加
しても、電界が強いセルと弱いセルが発生することか
ら、消去特性に差を生じ、消去状態に分布を生じる。つ
まり、消去のスピードが速いセルと遅いセルが生じる。
【０００９】図１３の消去特性図は、消去したときのメ
モリセルのしきい値の分布を示したものである。図１３
の横軸にはメモリセルのしきい値電圧Ｖｔｈを示し、縦
軸には、ドレイン１５の電流Ｉｄを示している。図１３
からも明らかなように、消去の速いセルと消去の遅いセ
ルの間には消去分布が発生する。つまり、メモリＬＳＩ
を消去状態とする場合に、消去分布で一番遅いセルが消
去されるまで消去を続けると、消去の速いセルはオーバ
イレーズ（しきい値電圧が負になった状態）されしま
う。これにより、制御ゲート１２の電圧Ｖｇが０Ｖで
も、メモリセルはオフせずリーク電流が流れてしまう状
態になる。つまり、オーバーイレーズ状態が発生する
と、メモリセルのしきい値電圧が負となり、デプレッシ
ョン化が生じ、制御ゲート１２が０レベルであってもオ
ンして電流を流し、リーク電流の原因となってしまう。
モリセルのしきい値の分布を示したものである。図１３
の横軸にはメモリセルのしきい値電圧Ｖｔｈを示し、縦
軸には、ドレイン１５の電流Ｉｄを示している。図１３
からも明らかなように、消去の速いセルと消去の遅いセ
ルの間には消去分布が発生する。つまり、メモリＬＳＩ
を消去状態とする場合に、消去分布で一番遅いセルが消
去されるまで消去を続けると、消去の速いセルはオーバ
イレーズ（しきい値電圧が負になった状態）されしま
う。これにより、制御ゲート１２の電圧Ｖｇが０Ｖで
も、メモリセルはオフせずリーク電流が流れてしまう状
態になる。つまり、オーバーイレーズ状態が発生する
と、メモリセルのしきい値電圧が負となり、デプレッシ
ョン化が生じ、制御ゲート１２が０レベルであってもオ
ンして電流を流し、リーク電流の原因となってしまう。
【００１０】図１４は、オーバーイレーズ状態となった
メモリセルが存在する場合の、メモリＬＳＩの動作を説
明するための回路構成図である。図１４において行デコ
ーダ２３は行線ＷＬ１〜ＷＬｍをアクセスする。列デコ
ーダ２２は列線ＢＬ１〜ＢＬｎをアクセスする。そし
て、行線ＷＬ１〜ＷＬｍと列線ＢＬ１〜ＢＬｎの交点に
は、メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎがマト
リックス状に配置される。ここで、メモリセルＭｍｎは
オーバーイレーズによりデプレッション化したセルとす
る。列線ＢＬ１〜ＢＬｎにはデータ読み出し用にセンス
増幅器ＳＡが接続されている。
メモリセルが存在する場合の、メモリＬＳＩの動作を説
明するための回路構成図である。図１４において行デコ
ーダ２３は行線ＷＬ１〜ＷＬｍをアクセスする。列デコ
ーダ２２は列線ＢＬ１〜ＢＬｎをアクセスする。そし
て、行線ＷＬ１〜ＷＬｍと列線ＢＬ１〜ＢＬｎの交点に
は、メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎがマト
リックス状に配置される。ここで、メモリセルＭｍｎは
オーバーイレーズによりデプレッション化したセルとす
る。列線ＢＬ１〜ＢＬｎにはデータ読み出し用にセンス
増幅器ＳＡが接続されている。
【００１１】以上のような構成において、列デコーダ２
２により列線ＢＬｎが選択され、行デコーダ２３により
行線ＷＬ１に５Ｖ、ＷＬｍに０Ｖの電圧が印加されると
する。このときには、選択されるべきメモリセルは、メ
モリセルＭ１ｎとなる。ここで、メモリセルＭ１ｎが”
０”を書き込んだセルであるとする。このときには、列
線ＢＬｎには電流が流れないはずである。しかし、選択
されていないメモリセルＭｍｎは、その制御ゲートが０
Ｖであるにも関わらず、リーク電流Ｉｌを流してしま
う。このため、センス増幅器ＳＡは、メモリセルＭ１ｎ
のデータを”１”と誤って読み出してしまう。つまり、
選択された列線ＢＬ１〜ＢＬｎにオーバーイレーズ状態
のメモリセルが存在すると、そのセルが行線ＷＬ１〜Ｗ
Ｌｍにより選択されているか否かに関わらず常にリーク
電流が流れてしまい、センス増幅器ＳＡは常に”１”を
読み出してしまうことになる。つまり、オーバーイレー
ズ状態のメモリセルが存在する列線ＢＬ１〜ＢＬｎにつ
ながるセルのデータは正しく読み出しできなくなってし
まう。
２により列線ＢＬｎが選択され、行デコーダ２３により
行線ＷＬ１に５Ｖ、ＷＬｍに０Ｖの電圧が印加されると
する。このときには、選択されるべきメモリセルは、メ
モリセルＭ１ｎとなる。ここで、メモリセルＭ１ｎが”
０”を書き込んだセルであるとする。このときには、列
線ＢＬｎには電流が流れないはずである。しかし、選択
されていないメモリセルＭｍｎは、その制御ゲートが０
Ｖであるにも関わらず、リーク電流Ｉｌを流してしま
う。このため、センス増幅器ＳＡは、メモリセルＭ１ｎ
のデータを”１”と誤って読み出してしまう。つまり、
選択された列線ＢＬ１〜ＢＬｎにオーバーイレーズ状態
のメモリセルが存在すると、そのセルが行線ＷＬ１〜Ｗ
Ｌｍにより選択されているか否かに関わらず常にリーク
電流が流れてしまい、センス増幅器ＳＡは常に”１”を
読み出してしまうことになる。つまり、オーバーイレー
ズ状態のメモリセルが存在する列線ＢＬ１〜ＢＬｎにつ
ながるセルのデータは正しく読み出しできなくなってし
まう。
【００１２】したがって、メモリセルがオーバイレーズ
してデプレッション化しているか否かをテストすること
は、メモリＬＳＩの動作信頼性を確保する上で非常に重
要である。
してデプレッション化しているか否かをテストすること
は、メモリＬＳＩの動作信頼性を確保する上で非常に重
要である。
【００１３】
【発明が解決しようとする課題】上記したように、従来
はメモリセル全体のしきい値が適切な値となるようにイ
レーズするのが困難であり、さらにしきい値が適切な値
になっているかどうか簡単に測定することが出来なかっ
た。
はメモリセル全体のしきい値が適切な値となるようにイ
レーズするのが困難であり、さらにしきい値が適切な値
になっているかどうか簡単に測定することが出来なかっ
た。
【００１４】この発明は、上記のような問題点を解決す
るためになされてもので、メモリセルが過消去状態にあ
るか否を適正に測定することができ、メモリＬＳＩの動
作信頼性を確保することができる。
るためになされてもので、メモリセルが過消去状態にあ
るか否を適正に測定することができ、メモリＬＳＩの動
作信頼性を確保することができる。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、ソースと、ドレインと、浮遊ゲートと、制
御ゲートとを有し、電気的に書き込み及び消去が可能な
不揮発性メモリセルの複数を行及び列方向に配列して構
成されるメモリセルアレイと、一の行方向に並ぶ複数の
前記メモリセルの前記制御ゲートに共通接続された行線
を複数有し、一の列方向に並ぶ複数の前記メモリセルの
前記ドレインに共通接続された列線を複数有する不揮発
性半導体記憶装置において、前記列線に供給される電位
と前記ダミー列線に供給される電位とを比較して出力信
号を発生する差動型センスアンプと、行デコーダにより
すべての前記メモリセルを非選択としたときに前記ダミ
ー列線に基準電位を供給する基準電位供給手段を有し、
この基準電位と非選択の前記メモリセルが接続された前
記列線との電位を比較せしめ、前記列線の電位が所定の
電圧以下の場合に、所定の出力信号を発生するテスト手
段とから構成されている。
記憶装置は、ソースと、ドレインと、浮遊ゲートと、制
御ゲートとを有し、電気的に書き込み及び消去が可能な
不揮発性メモリセルの複数を行及び列方向に配列して構
成されるメモリセルアレイと、一の行方向に並ぶ複数の
前記メモリセルの前記制御ゲートに共通接続された行線
を複数有し、一の列方向に並ぶ複数の前記メモリセルの
前記ドレインに共通接続された列線を複数有する不揮発
性半導体記憶装置において、前記列線に供給される電位
と前記ダミー列線に供給される電位とを比較して出力信
号を発生する差動型センスアンプと、行デコーダにより
すべての前記メモリセルを非選択としたときに前記ダミ
ー列線に基準電位を供給する基準電位供給手段を有し、
この基準電位と非選択の前記メモリセルが接続された前
記列線との電位を比較せしめ、前記列線の電位が所定の
電圧以下の場合に、所定の出力信号を発生するテスト手
段とから構成されている。
【００１６】
【作用】本発明は、テストモードにおいては、行デコー
ダはいずれの行線も選択せず、かつ、各メモリセルのソ
ースはグランドレベルにされる。この状態において、オ
ーバーイレーズされたメモリセルが存在する場合には、
このセルはデプレッション化していることから、デプレ
ッションに応じてメモリセルは導通する。この導通に基
づき、このメモリセルが接続された列線とソースとの間
に電流経路が形成されるため列線の電位が降下してしま
う。その結果、本来、デプレッション化したメモリセル
がなければ列線の電圧降下がないにも関わらず列線の電
位が所定の基準電位よりも低くなる。これを差動センス
アンプが基準電位発生回路で与えられる基準電位と比較
することによりオーバーイレーズされたメモリセルがあ
ることが分かる。
ダはいずれの行線も選択せず、かつ、各メモリセルのソ
ースはグランドレベルにされる。この状態において、オ
ーバーイレーズされたメモリセルが存在する場合には、
このセルはデプレッション化していることから、デプレ
ッションに応じてメモリセルは導通する。この導通に基
づき、このメモリセルが接続された列線とソースとの間
に電流経路が形成されるため列線の電位が降下してしま
う。その結果、本来、デプレッション化したメモリセル
がなければ列線の電圧降下がないにも関わらず列線の電
位が所定の基準電位よりも低くなる。これを差動センス
アンプが基準電位発生回路で与えられる基準電位と比較
することによりオーバーイレーズされたメモリセルがあ
ることが分かる。
【００１７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１８】図１は本発明の一実施例に関わる半導体記
憶装置の回路図である。図１に示すように行線ＷＬ１〜
ＷＬｍと列線ＢＬ１〜ＢＬｎに、マトリックス状に配置
されたメモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎが接
続されている。これらのセルの各ソースは、ソーススイ
ッチング回路２５の出力端子Ｖｓｓ＊に接続されてい
る。列線ＢＬ１〜ＢＬｎに接続されたセンス増幅器ＳＡ
には、出力回路２４が接続され、信号の読み出しを行っ
ている。メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎの
各ゲートは、行毎に、行線ＷＬ１〜ＷＬｍに接続され、
各ドレインは、列毎に、列線ＢＬ１〜ＢＬｎに接続され
ている。列線ＢＬ１〜ＢＬｎは、ゲートが列デコーダ２
２の出力信号線ＣＬ１〜ＣＬｎによって制御されるエン
ハンスメント型の列線選択トランジスタＴｒ１〜Ｔｒｎ
を介して、共通接続点Ｎ１０に接続されている。この共
通接続点Ｎ１０はセンス増幅器ＳＡに接続されている。
センス増幅器ＳＡはメモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１
〜Ｍｍｎのデータを検知して出力回路２４を経て、外部
に出力する。センス増幅器ＳＡは、基準となるダミーセ
ルを用いる形式の回路ではなく、ビット線の振幅を増幅
した後にデータの検知にインバータを用いる形式の回路
を用いている。以上のような構成において、次にその動
作を説明する。
憶装置の回路図である。図１に示すように行線ＷＬ１〜
ＷＬｍと列線ＢＬ１〜ＢＬｎに、マトリックス状に配置
されたメモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎが接
続されている。これらのセルの各ソースは、ソーススイ
ッチング回路２５の出力端子Ｖｓｓ＊に接続されてい
る。列線ＢＬ１〜ＢＬｎに接続されたセンス増幅器ＳＡ
には、出力回路２４が接続され、信号の読み出しを行っ
ている。メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１〜Ｍｍｎの
各ゲートは、行毎に、行線ＷＬ１〜ＷＬｍに接続され、
各ドレインは、列毎に、列線ＢＬ１〜ＢＬｎに接続され
ている。列線ＢＬ１〜ＢＬｎは、ゲートが列デコーダ２
２の出力信号線ＣＬ１〜ＣＬｎによって制御されるエン
ハンスメント型の列線選択トランジスタＴｒ１〜Ｔｒｎ
を介して、共通接続点Ｎ１０に接続されている。この共
通接続点Ｎ１０はセンス増幅器ＳＡに接続されている。
センス増幅器ＳＡはメモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１
〜Ｍｍｎのデータを検知して出力回路２４を経て、外部
に出力する。センス増幅器ＳＡは、基準となるダミーセ
ルを用いる形式の回路ではなく、ビット線の振幅を増幅
した後にデータの検知にインバータを用いる形式の回路
を用いている。以上のような構成において、次にその動
作を説明する。
【００１９】メモリＬＳＩを消去するときは、信号Ｅｒ
ａｓｅが”Ｈ”となることで、メモリセルのソースＶｓ
ｓ＊に高電圧Ｖｐｐを印加し、浮遊ゲートから電子を引
抜く。 消去後に、メモリセルがオーバーイレーズ状態
にあるかどうかをテストする。まず、行デコーダ２３は
出力を全て非選択状態つまり全ての行線ＷＬ１〜ＷＬｍ
をグランドレベルとする。このとき、ソースＶｓｓ＊は
グランドレベルとなっている。この状態で、列デコーダ
２２により列線ＢＬ１〜ＢＬｎを順次切り替えて選択
し、このときのセンス増幅器ＳＡからのデータを読み出
す。これにより、オーバーイレーズ状態のメモリセルが
存在するか否を検出することができる。
ａｓｅが”Ｈ”となることで、メモリセルのソースＶｓ
ｓ＊に高電圧Ｖｐｐを印加し、浮遊ゲートから電子を引
抜く。 消去後に、メモリセルがオーバーイレーズ状態
にあるかどうかをテストする。まず、行デコーダ２３は
出力を全て非選択状態つまり全ての行線ＷＬ１〜ＷＬｍ
をグランドレベルとする。このとき、ソースＶｓｓ＊は
グランドレベルとなっている。この状態で、列デコーダ
２２により列線ＢＬ１〜ＢＬｎを順次切り替えて選択
し、このときのセンス増幅器ＳＡからのデータを読み出
す。これにより、オーバーイレーズ状態のメモリセルが
存在するか否を検出することができる。
【００２０】即ち、オーバーイレーズ状態メモリセルが
選択された列線に接続されていると、オーバーイレーズ
状態メモリセルのしきい値電圧は負でデプレッション化
しているため、選択した列線にリーク電流が流れる。本
来は、列線ＢＬ１〜ＢＬｎは充電されてセンス増幅器Ｓ
Ａから出力回路２４を通じて取り出される出力は”０”
となっているはずである。しかし、上記リーク電流のた
めに、出力回路２４からは”１”が出力されることにな
る。この様にして、不良チップを除去することができ
る。
選択された列線に接続されていると、オーバーイレーズ
状態メモリセルのしきい値電圧は負でデプレッション化
しているため、選択した列線にリーク電流が流れる。本
来は、列線ＢＬ１〜ＢＬｎは充電されてセンス増幅器Ｓ
Ａから出力回路２４を通じて取り出される出力は”０”
となっているはずである。しかし、上記リーク電流のた
めに、出力回路２４からは”１”が出力されることにな
る。この様にして、不良チップを除去することができ
る。
【００２１】また、列デコーダを１本ずつ選択してテス
トをしても良いし、全ての列デコーダを同時に選択し
て、列線選択トランジスタを同時にオンさせて上記リー
クテストを行うこともできる。
トをしても良いし、全ての列デコーダを同時に選択し
て、列線選択トランジスタを同時にオンさせて上記リー
クテストを行うこともできる。
【００２２】図２は図１の行デコーダの具体的構成の例
を示す回路図である。図２に示すように並列接続された
Ｐチャンネルトランジスタ３１Ａ〜３１Ｃと、直列接続
されたＮチャンネルトランジスタ３１Ｄ〜３１Ｆにより
構成される。トランジスタ３１Ａ〜３１Ｃのゲートは、
トランジスタ３１Ｄ〜３１Ｆのゲートに接続されてい
る。３１Ｄ〜３１Ｆの各ゲートには、アドレス信号ＲＡ
ｉ、ＲＢｉとテストモードの時に”０”となる信号ＮＴ
ＥＳＴがそれぞれ与えられ、デコード出力が得られる。
を示す回路図である。図２に示すように並列接続された
Ｐチャンネルトランジスタ３１Ａ〜３１Ｃと、直列接続
されたＮチャンネルトランジスタ３１Ｄ〜３１Ｆにより
構成される。トランジスタ３１Ａ〜３１Ｃのゲートは、
トランジスタ３１Ｄ〜３１Ｆのゲートに接続されてい
る。３１Ｄ〜３１Ｆの各ゲートには、アドレス信号ＲＡ
ｉ、ＲＢｉとテストモードの時に”０”となる信号ＮＴ
ＥＳＴがそれぞれ与えられ、デコード出力が得られる。
【００２３】このデコード出力は、アドレス信号ＲＣ１
〜ＲＣ８がゲート入力される選択トランジスタ３１Ｇ１
〜３１Ｇ８により選択される。この選択トランジスタ３
１Ｇ１〜３１Ｇ８はレベルシフトトランジスタの役割も
果たしている。
〜ＲＣ８がゲート入力される選択トランジスタ３１Ｇ１
〜３１Ｇ８により選択される。この選択トランジスタ３
１Ｇ１〜３１Ｇ８はレベルシフトトランジスタの役割も
果たしている。
【００２４】選択トランジスタ３１Ｇ１〜３１Ｇ８の出
力側には、ゲートにアドレス信号ＲＣ１〜ＲＣ８が入力
されているＮチャンネルトランジスタ３１Ｋ１〜３１Ｋ
８が接続されている。Ｐチャンネルトランジスタ３１Ｊ
１〜３１Ｊ８はプルアップ用である。Ｐチャンネルトラ
ンジスタ３１Ｈ１〜３１Ｈ８と、Ｎチャンネルトランジ
スタ３１Ｉ１〜３１Ｉ８とでバッファ回路が構成され
る。このバッファ回路を通じて、行デコーダ２３の出力
線である行線ＷＬ１〜ＷＬｍに選択信号が出力される。
力側には、ゲートにアドレス信号ＲＣ１〜ＲＣ８が入力
されているＮチャンネルトランジスタ３１Ｋ１〜３１Ｋ
８が接続されている。Ｐチャンネルトランジスタ３１Ｊ
１〜３１Ｊ８はプルアップ用である。Ｐチャンネルトラ
ンジスタ３１Ｈ１〜３１Ｈ８と、Ｎチャンネルトランジ
スタ３１Ｉ１〜３１Ｉ８とでバッファ回路が構成され
る。このバッファ回路を通じて、行デコーダ２３の出力
線である行線ＷＬ１〜ＷＬｍに選択信号が出力される。
【００２５】なお、端子ＳＷには図示しない昇圧回路か
ら電源供給されており、書き込み時には１２Ｖ、読み出
し時には５Ｖとなる。そして、テストモードでは信号Ｎ
ＴＥＳＴが”０”となるため、全ての行線ＷＬ１〜ＷＬ
ｍはグランドレベルとなり非選択状態となる。一方、通
常のリード状態の時には信号ＮＴＥＳＴが”１”とな
り、アドレス信号ＲＡｉ、ＲＢｉ、ＲＣｉ、によりデコ
ードされる行線ＷＬ１〜ＷＬｍが１つだけ選択される。
ら電源供給されており、書き込み時には１２Ｖ、読み出
し時には５Ｖとなる。そして、テストモードでは信号Ｎ
ＴＥＳＴが”０”となるため、全ての行線ＷＬ１〜ＷＬ
ｍはグランドレベルとなり非選択状態となる。一方、通
常のリード状態の時には信号ＮＴＥＳＴが”１”とな
り、アドレス信号ＲＡｉ、ＲＢｉ、ＲＣｉ、によりデコ
ードされる行線ＷＬ１〜ＷＬｍが１つだけ選択される。
【００２６】以上、メモリセルＭ１１〜Ｍ１ｎ、Ｍｍ１
〜Ｍｍｎのデータの検出に基準となるダミーセルを用い
ないインバータ方式の構成について説明した。次に、ダ
ミーセルを用いた構成について説明する。
〜Ｍｍｎのデータの検出に基準となるダミーセルを用い
ないインバータ方式の構成について説明した。次に、ダ
ミーセルを用いた構成について説明する。
【００２７】図３はかかる本発明の実施例に係わる半導
体記憶装置の回路構成図である。図３に示すように、行
デコーダ２３の出力線である行線ＷＬ１〜ＷＬｍには、
複数のトランジスタがダミーセルＤＭとして接続されて
いる。各ソースは、ダミーセル用ソーススイッチング回
路３６の参照出力端子Ｖｒｅｆ＊に接続される。そし
て、センス増幅器ＳＡには、出力信号線ＣＬ１〜ＣＬｎ
によって選択される列線ＢＬ１〜ＢＬｎとダミーセルＤ
Ｍに接続される線が接続され、それぞれの差動信号がセ
ンス増幅器ＳＡから出力回路２４に出力される。また、
ダミーｖｒｅｆ列線の他端には上記オーバーイレーズテ
ストの時に使用する固定セルが接続され、そのゲート
は、テストモードの時に選択される固定ダミーセルデコ
ーダ２３−１の出力に接続される。これは上記オーバー
イレーズテストの時は、全ての行線は非選択状態（０
Ｖ）となるため、ダミーセルのゲートも０Ｖとなりオフ
することになるからである。即ち、ダミーセルがオフし
てしまうため、基準となる電位が設定できず正しくテス
トすることができないためである。
体記憶装置の回路構成図である。図３に示すように、行
デコーダ２３の出力線である行線ＷＬ１〜ＷＬｍには、
複数のトランジスタがダミーセルＤＭとして接続されて
いる。各ソースは、ダミーセル用ソーススイッチング回
路３６の参照出力端子Ｖｒｅｆ＊に接続される。そし
て、センス増幅器ＳＡには、出力信号線ＣＬ１〜ＣＬｎ
によって選択される列線ＢＬ１〜ＢＬｎとダミーセルＤ
Ｍに接続される線が接続され、それぞれの差動信号がセ
ンス増幅器ＳＡから出力回路２４に出力される。また、
ダミーｖｒｅｆ列線の他端には上記オーバーイレーズテ
ストの時に使用する固定セルが接続され、そのゲート
は、テストモードの時に選択される固定ダミーセルデコ
ーダ２３−１の出力に接続される。これは上記オーバー
イレーズテストの時は、全ての行線は非選択状態（０
Ｖ）となるため、ダミーセルのゲートも０Ｖとなりオフ
することになるからである。即ち、ダミーセルがオフし
てしまうため、基準となる電位が設定できず正しくテス
トすることができないためである。
【００２８】データの書換を行う場合は、ダミーセルＤ
Ｍに対して消去を行う必要はない。これは、ダミーセル
ＤＭを消去し続けるとしきい値電圧が変化するため、デ
ータ検知の基準となる電位が変動してしまうためであ
る。また、ダミーｖｒｅｆ方式を用いると、本体中のメ
モリセルにデータを書き込む際の行線に印加される高電
圧（１２Ｖ）が、ダミーセルのゲートに印加される。こ
のことにより、ダミーセルの浮遊ゲートに電子が徐々に
注入され、しだいにしきい値が上昇し、安定したセル動
作が確保できなくなる。いわゆるゲートディスターブで
ある。
Ｍに対して消去を行う必要はない。これは、ダミーセル
ＤＭを消去し続けるとしきい値電圧が変化するため、デ
ータ検知の基準となる電位が変動してしまうためであ
る。また、ダミーｖｒｅｆ方式を用いると、本体中のメ
モリセルにデータを書き込む際の行線に印加される高電
圧（１２Ｖ）が、ダミーセルのゲートに印加される。こ
のことにより、ダミーセルの浮遊ゲートに電子が徐々に
注入され、しだいにしきい値が上昇し、安定したセル動
作が確保できなくなる。いわゆるゲートディスターブで
ある。
【００２９】このため、ダミーセルソーススイッチング
回路３６を設けることで、書き込み時のゲートと基板に
印加される電界を緩和している。即ち、書き込みモード
になるとダミーセルソーススイッチング回路の出力には
約３Ｖ程度の電圧が出力され、ダミーセルのソース、ド
レインに印加されることになる。従って、ゲートと基板
に印加される電界は３Ｖ緩和されたのと同等となりゲー
トディスターブは起こらなくなる。
回路３６を設けることで、書き込み時のゲートと基板に
印加される電界を緩和している。即ち、書き込みモード
になるとダミーセルソーススイッチング回路の出力には
約３Ｖ程度の電圧が出力され、ダミーセルのソース、ド
レインに印加されることになる。従って、ゲートと基板
に印加される電界は３Ｖ緩和されたのと同等となりゲー
トディスターブは起こらなくなる。
【００３０】以上述べたように、本発明の実施例の半導
体記憶装置はオーバーイレーズ状態か否かをテストする
とき、データを読み出すときに使用するダミーセルとは
別の固定セルを選択して行うために、本体ダミーセルと
同等の特性を持つセルを用いることができるため、動作
マージンを確保することができる。
体記憶装置はオーバーイレーズ状態か否かをテストする
とき、データを読み出すときに使用するダミーセルとは
別の固定セルを選択して行うために、本体ダミーセルと
同等の特性を持つセルを用いることができるため、動作
マージンを確保することができる。
【００３１】本発明の他の実施例を図４に示す。図４に
おいて図３と同一要素には同一の符号を付している。異
なる点はオーバーイレーズテスト時に、本体メモリセル
と同一形状の固定セルを用いず、メモリセルアレイの外
に基準電圧発生トランジスタを設けたところにある。こ
の様にすると、上記トランジスタのディメンジョンを任
意に設定することが可能となり、基準電位を自由に設定
できる。即ち、オーバーイレーズテスト時の基準電位を
変えられるため、リーク量に対するマージンを自由に設
定することができる。
おいて図３と同一要素には同一の符号を付している。異
なる点はオーバーイレーズテスト時に、本体メモリセル
と同一形状の固定セルを用いず、メモリセルアレイの外
に基準電圧発生トランジスタを設けたところにある。こ
の様にすると、上記トランジスタのディメンジョンを任
意に設定することが可能となり、基準電位を自由に設定
できる。即ち、オーバーイレーズテスト時の基準電位を
変えられるため、リーク量に対するマージンを自由に設
定することができる。
【００３２】上記オーバーイレーズテストは図５に示す
ようなメモリセルの場合にも用いることができる。図５
にメモリセルの平面図およびその等価回路を示す。ここ
ではブロック中に行線が４本ずつ含まれる例を示した
が、８本でも１６本でも同じことがいえるのは言うまで
もない。そして、一本のデータ線（例えばＤＬ１）にブ
ロック選択トランジスタ４２−１を通してつながるメモ
リセルは４つである。
ようなメモリセルの場合にも用いることができる。図５
にメモリセルの平面図およびその等価回路を示す。ここ
ではブロック中に行線が４本ずつ含まれる例を示した
が、８本でも１６本でも同じことがいえるのは言うまで
もない。そして、一本のデータ線（例えばＤＬ１）にブ
ロック選択トランジスタ４２−１を通してつながるメモ
リセルは４つである。
【００３３】特に、図５に示すレイアウトの特徴は、こ
れら４つのメモリセルの共通のドレイン１６は拡散層の
みでつながっており、アルミニウム線とコンタクトさせ
ていない点にある。この共通のドレイン１６は、ブロッ
ク選択トランジスタ４２−１を通して拡散層１６Ａにつ
ながっている。この拡散層１６Ａは、コンタクト１７を
介して、データ線ＤＬ（アルミニウム線）につながって
いる。これにより、コンタクト１７は上下のブロック合
わせて８つのトランジスタについて１つとなる。即ち、
コンタクトの数は１／４になり、パターンの縮小化に有
効に作用する。また、各セルのソース１５は、拡散層１
５Ａで共通につながり、且つＶｓｓ線２７にコンタクト
を介してつながっている。
れら４つのメモリセルの共通のドレイン１６は拡散層の
みでつながっており、アルミニウム線とコンタクトさせ
ていない点にある。この共通のドレイン１６は、ブロッ
ク選択トランジスタ４２−１を通して拡散層１６Ａにつ
ながっている。この拡散層１６Ａは、コンタクト１７を
介して、データ線ＤＬ（アルミニウム線）につながって
いる。これにより、コンタクト１７は上下のブロック合
わせて８つのトランジスタについて１つとなる。即ち、
コンタクトの数は１／４になり、パターンの縮小化に有
効に作用する。また、各セルのソース１５は、拡散層１
５Ａで共通につながり、且つＶｓｓ線２７にコンタクト
を介してつながっている。
【００３４】次に、このようなメモリセルの動作を説明
する。このメモリセルの場合、前記メモリセルとは消去
という概念を、しきい値が高いと定義した点が異なる。
これは、しきい値が低いセルに対する書き込み時のゲー
トディスターブを低減するために、最初に全セルのしき
い値を高く設定し、選択的に電子を浮遊ゲートから引き
抜くように設定している。消去動作は、まずデータを書
き換えるブロックのセレクトラインＢＳＬを、”Ｌ”と
してブロック選択トランジスタ４２−１，４２−２をオ
フすることでフローティング状態とする。この状態でソ
ース線Ｖｓｓをクランドレベル（０Ｖ）、ブロック内の
行線を２０Ｖとすることで浮遊ゲートへ電子の注入を行
う。このとき浮遊ゲートへ電子の注入はＦ−Ｎ機構によ
り行うため、電流はほとんど流れない。このようにし
て、浮遊ゲートへ電子を注入してブロック内の全てのメ
モリセルのしきい値を高くする。
する。このメモリセルの場合、前記メモリセルとは消去
という概念を、しきい値が高いと定義した点が異なる。
これは、しきい値が低いセルに対する書き込み時のゲー
トディスターブを低減するために、最初に全セルのしき
い値を高く設定し、選択的に電子を浮遊ゲートから引き
抜くように設定している。消去動作は、まずデータを書
き換えるブロックのセレクトラインＢＳＬを、”Ｌ”と
してブロック選択トランジスタ４２−１，４２−２をオ
フすることでフローティング状態とする。この状態でソ
ース線Ｖｓｓをクランドレベル（０Ｖ）、ブロック内の
行線を２０Ｖとすることで浮遊ゲートへ電子の注入を行
う。このとき浮遊ゲートへ電子の注入はＦ−Ｎ機構によ
り行うため、電流はほとんど流れない。このようにし
て、浮遊ゲートへ電子を注入してブロック内の全てのメ
モリセルのしきい値を高くする。
【００３５】次に書き込み動作について説明する。書き
込みは、浮遊ゲートから選択的に電子を引き抜くことに
より行う。書き込みを行う行線を０Ｖとし、そのほかの
ブロック内の行線を１０Ｖとする。非選択の行線を１０
Ｖとするのは、ドレインに高電圧を印加して書き込みを
行う時、ブロック内の全てのメモリセルのドレインに高
電圧が印加されることになるため、ドレインーゲート間
の電界を緩和するためである。この状態で、書き込みを
行いたいメモリセルのドレインに２０Ｖの高電圧を印加
することで浮遊ゲートから電子を引き抜く。即ち、しき
い値が低くなる。これに対し、ドレインを０Ｖとしたメ
モリセルは、浮遊ゲートからの電子の放出はなされず、
消去した状態がそのまま維持される。
込みは、浮遊ゲートから選択的に電子を引き抜くことに
より行う。書き込みを行う行線を０Ｖとし、そのほかの
ブロック内の行線を１０Ｖとする。非選択の行線を１０
Ｖとするのは、ドレインに高電圧を印加して書き込みを
行う時、ブロック内の全てのメモリセルのドレインに高
電圧が印加されることになるため、ドレインーゲート間
の電界を緩和するためである。この状態で、書き込みを
行いたいメモリセルのドレインに２０Ｖの高電圧を印加
することで浮遊ゲートから電子を引き抜く。即ち、しき
い値が低くなる。これに対し、ドレインを０Ｖとしたメ
モリセルは、浮遊ゲートからの電子の放出はなされず、
消去した状態がそのまま維持される。
【００３６】読み出し動作は、読み出したいブロックの
ブロック選択トランジスタのゲートに５Ｖを印加し、ブ
ロックを選択する。そして、ブロック内の選択した行線
に５Ｖを印加することにより行う。即ち、しきい値が十
分に高ければメモリセルはオフして電流を流さない。し
かしながら、しきい値が低ければメモリセルはオンして
電流を流すことになる。この状態をセンスアンプ回路に
より検知する 以上のような動作における電圧関係を図
６に示す。
ブロック選択トランジスタのゲートに５Ｖを印加し、ブ
ロックを選択する。そして、ブロック内の選択した行線
に５Ｖを印加することにより行う。即ち、しきい値が十
分に高ければメモリセルはオフして電流を流さない。し
かしながら、しきい値が低ければメモリセルはオンして
電流を流すことになる。この状態をセンスアンプ回路に
より検知する 以上のような動作における電圧関係を図
６に示す。
【００３７】この様なメモリセルにおいても、書き込み
を行う時浮遊ゲートから電子を引き抜くとになるため、
第一実施例のタイプにおける消去時のオーバーイレーズ
のように、書き込み時のオーバー書き込みが問題とな
る。従って、データの書き込み後に、メモリセルがデプ
レッション化しているか否かのオーバプログラムテスト
を行う必要がある。
を行う時浮遊ゲートから電子を引き抜くとになるため、
第一実施例のタイプにおける消去時のオーバーイレーズ
のように、書き込み時のオーバー書き込みが問題とな
る。従って、データの書き込み後に、メモリセルがデプ
レッション化しているか否かのオーバプログラムテスト
を行う必要がある。
【００３８】次に、この様なメモリセルを用いた場合の
半導体記憶装置の回路構成を図７に示す。図７に示す例
はセンスアンプ回路として、インバータで受けるタイプ
を示す。オーバープログラムテストにおいて、ブロック
選択トランジスタ４２−１，４２−２を全て選択して行
線（ＷＬ１〜ＷＬｍ）を全て非選択状態とする。この状
態で列デコーダ２２により列線選択トランジスタ（Ｔｒ
１〜Ｔｒｎ）を順次選択して読み出しを行う。オーバー
プログラムしたメモリセルが存在しなければ電流は流れ
ず”０”データが出力されるが、オーバープログラムし
たメモリセルが存在すると電流は流れ”１”データが出
力され、オーバープログラムを検知できる。このテスト
モードでは、列選択トランジスタを全て同時に選択して
もよいし、１ブロック単位でテストしても良いし、全ブ
ロック同時に行っても良い。以上、データの検出に基準
となるダミーセルを用いない、インバータ方式の構成に
ついて説明した。次に、ダミーセルを用いた構成につい
て説明する。
半導体記憶装置の回路構成を図７に示す。図７に示す例
はセンスアンプ回路として、インバータで受けるタイプ
を示す。オーバープログラムテストにおいて、ブロック
選択トランジスタ４２−１，４２−２を全て選択して行
線（ＷＬ１〜ＷＬｍ）を全て非選択状態とする。この状
態で列デコーダ２２により列線選択トランジスタ（Ｔｒ
１〜Ｔｒｎ）を順次選択して読み出しを行う。オーバー
プログラムしたメモリセルが存在しなければ電流は流れ
ず”０”データが出力されるが、オーバープログラムし
たメモリセルが存在すると電流は流れ”１”データが出
力され、オーバープログラムを検知できる。このテスト
モードでは、列選択トランジスタを全て同時に選択して
もよいし、１ブロック単位でテストしても良いし、全ブ
ロック同時に行っても良い。以上、データの検出に基準
となるダミーセルを用いない、インバータ方式の構成に
ついて説明した。次に、ダミーセルを用いた構成につい
て説明する。
【００３９】図８はかかる本発明の他の実施例に係わる
半導体記憶装置の回路構成図である。図８に示すよう
に、行デコーダ２３の出力線である行線ＷＬ１〜ＷＬｍ
には、複数のトランジスタがダミーセルＤＭとして接続
されている。各ソースは、ダミーセル用ソーススイッチ
ング回路３６の参照出力端子Ｖｒｅｆ＊に接続される。
そして、センス増幅器ＳＡには、出力信号線ＣＬ１〜Ｃ
Ｌｎによって選択される列線ＢＬ１〜ＢＬｎとダミーセ
ルＤＭに接続される線が接続され、それぞれの差動信号
がセンス増幅器ＳＡから出力回路２４に出力される。ま
た、メモリセルアレイとは別に上記オーバープログラム
テストの時に使用する基準電位発生トランジスタが接続
されている。これは上記オーバープログラムテストの時
は、全ての行線は非選択状態（０Ｖ）となるため、ダミ
ーセルのゲートも０Ｖとなりオフすることになるからで
ある。即ち、ダミーセルがオフしてしまうため、基準と
なる電位が設定できず正しくテストすることができない
ためである。
半導体記憶装置の回路構成図である。図８に示すよう
に、行デコーダ２３の出力線である行線ＷＬ１〜ＷＬｍ
には、複数のトランジスタがダミーセルＤＭとして接続
されている。各ソースは、ダミーセル用ソーススイッチ
ング回路３６の参照出力端子Ｖｒｅｆ＊に接続される。
そして、センス増幅器ＳＡには、出力信号線ＣＬ１〜Ｃ
Ｌｎによって選択される列線ＢＬ１〜ＢＬｎとダミーセ
ルＤＭに接続される線が接続され、それぞれの差動信号
がセンス増幅器ＳＡから出力回路２４に出力される。ま
た、メモリセルアレイとは別に上記オーバープログラム
テストの時に使用する基準電位発生トランジスタが接続
されている。これは上記オーバープログラムテストの時
は、全ての行線は非選択状態（０Ｖ）となるため、ダミ
ーセルのゲートも０Ｖとなりオフすることになるからで
ある。即ち、ダミーセルがオフしてしまうため、基準と
なる電位が設定できず正しくテストすることができない
ためである。
【００４０】データの書換を行う場合は、ダミーセルＤ
Ｍに対して行う必要はない。また、この様なダミーｖｒ
ｅｆ方式を用いると、本体中のメモリセルの初期状態を
設定する際の行線に印加される高電圧（２０Ｖ）が、ダ
ミーセルのゲートに印加される。このことにより、ダミ
ーセルＤＭの浮遊ゲートに電子が徐々に注入され、しだ
いにしきい値が上昇し、安定したセル動作が確保できな
くなる。いわゆるゲートディスターブである。このた
め、ダミーセルソーススイッチング回路３６を設けるこ
とで、消去時のゲートと基板に印加される電界を緩和し
ている。即ち、消去モードになるとダミーセルソースス
イッチング回路３６の出力には約３Ｖ程度の電圧が出力
され、ダミーセルＤＭのソース、ドレインに印加される
ことになる。従って、ゲートと基板に印加される電界は
３Ｖ緩和されたのと同等となりゲートディスターブは起
こらなくなる。本体メモリセルと同一形状の固定セルを
用いず、メモリセルアレイの外に基準電圧発生トランジ
スタを設けることで、上記トランジスタのディメンジョ
ンを任意に設定することが可能となり、基準電位を自由
に設定できる。即ち、オーバーイレーズテスト時の基準
電位を変えられるため、リーク量に対するマージンを自
由に設定することができる。
Ｍに対して行う必要はない。また、この様なダミーｖｒ
ｅｆ方式を用いると、本体中のメモリセルの初期状態を
設定する際の行線に印加される高電圧（２０Ｖ）が、ダ
ミーセルのゲートに印加される。このことにより、ダミ
ーセルＤＭの浮遊ゲートに電子が徐々に注入され、しだ
いにしきい値が上昇し、安定したセル動作が確保できな
くなる。いわゆるゲートディスターブである。このた
め、ダミーセルソーススイッチング回路３６を設けるこ
とで、消去時のゲートと基板に印加される電界を緩和し
ている。即ち、消去モードになるとダミーセルソースス
イッチング回路３６の出力には約３Ｖ程度の電圧が出力
され、ダミーセルＤＭのソース、ドレインに印加される
ことになる。従って、ゲートと基板に印加される電界は
３Ｖ緩和されたのと同等となりゲートディスターブは起
こらなくなる。本体メモリセルと同一形状の固定セルを
用いず、メモリセルアレイの外に基準電圧発生トランジ
スタを設けることで、上記トランジスタのディメンジョ
ンを任意に設定することが可能となり、基準電位を自由
に設定できる。即ち、オーバーイレーズテスト時の基準
電位を変えられるため、リーク量に対するマージンを自
由に設定することができる。
【００４１】なお、上記実施例では、読み出し時に差動
アンプで用いられる基準電位は浮遊ゲート型のトランジ
スタを用いたものを示したが、本発明はこれに限定され
ることはなく数々の回路が考えられる。例えば電源電圧
を抵抗分割することにより所定値の基準電位を形成して
も良い。しかしながら、実施例で示したダミーセルを用
いると、メモリセルが形成される領域と同一領域で形成
することができ、同一プロセスにて形成できる。したが
って、メモリセルとダミーセルのトランジスタの性能の
ばらつきはほとんどないため、ノイズの影響等により基
板電位の変動が発生した場合でも読み出しデータに誤り
を生じにくいという効果がある。
アンプで用いられる基準電位は浮遊ゲート型のトランジ
スタを用いたものを示したが、本発明はこれに限定され
ることはなく数々の回路が考えられる。例えば電源電圧
を抵抗分割することにより所定値の基準電位を形成して
も良い。しかしながら、実施例で示したダミーセルを用
いると、メモリセルが形成される領域と同一領域で形成
することができ、同一プロセスにて形成できる。したが
って、メモリセルとダミーセルのトランジスタの性能の
ばらつきはほとんどないため、ノイズの影響等により基
板電位の変動が発生した場合でも読み出しデータに誤り
を生じにくいという効果がある。
【００４２】さらに、上記実施例では、テストモードに
おける列線の電圧と基準電位との比較は、読み出し用の
差動型センスアンプにおいて検知しているが、本発明は
これに限定されるものではなく、列線の電圧降下を検知
できるものであればよい。例えば新たに別の検知回路を
用いるなど当業者であれば数々の手段が考えられる。
おける列線の電圧と基準電位との比較は、読み出し用の
差動型センスアンプにおいて検知しているが、本発明は
これに限定されるものではなく、列線の電圧降下を検知
できるものであればよい。例えば新たに別の検知回路を
用いるなど当業者であれば数々の手段が考えられる。
【００４３】
【発明の効果】本発明によれば、基準となるメモリセル
を本体メモリセルと同一のものを用いて設定でき、セル
特性のばらつきを本体セルと同様に反映できる。この様
な構成でも、テスト時に行線を全て非選択状態としても
別の基準電位発生トランジスタを選択することで可能と
した。従って、安定した読み出し動作を確保でき、かつ
メモリセルのしきい値が負になっているか適正に測定で
きる。
を本体メモリセルと同一のものを用いて設定でき、セル
特性のばらつきを本体セルと同様に反映できる。この様
な構成でも、テスト時に行線を全て非選択状態としても
別の基準電位発生トランジスタを選択することで可能と
した。従って、安定した読み出し動作を確保でき、かつ
メモリセルのしきい値が負になっているか適正に測定で
きる。
【図１】本発明の実施例の半導体記憶装置の回路構成を
示す図
示す図
【図２】本発明の実施例の半導体記憶装置の回路構成を
示す図
示す図
【図３】本発明の実施例の半導体記憶装置の回路構成を
示す図
示す図
【図４】本発明の実施例の半導体記憶装置の回路構成を
示す図
示す図
【図５】本発明の別の実施例の半導体記憶装置のメモリ
セルを示す図
セルを示す図
【図６】本発明の別の実施例の半導体記憶装置における
動作電圧を示す図
動作電圧を示す図
【図７】本発明の別の実施例の半導体記憶装置の回路構
成を示す図
成を示す図
【図８】本発明の別の実施例の半導体記憶装置の回路構
成を示す図
成を示す図
【図９】従来の半導体記憶装置のメモリセルを示す図
【図１０】従来の半導体記憶装置のメモリセルを示す図
【図１１】従来の半導体記憶装置のメモリセルを示す図
【図１２】従来の半導体記憶装置のメモリセルを示す図
【図１３】従来の半導体記憶装置の消去特性を示す図
【図１４】従来の半導体記憶装置のオーバーイレーズ状
態の説明の図
態の説明の図
２２ 列デコーダ ２３ 行デコーダ ２３−１ 固定ダミーセルデコーダ ２４ 出力回路 ２５ ソーススイッチング回路 ３６ ダミーセルソーススイッチング回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 16/06
Claims (4)
- 【請求項１】ソースと、ドレインと、浮遊ゲートと、制
御ゲートとを有し、電気的に書き込み及び消去が可能な
不揮発性メモリセルの複数を行及び列方向に配列して構
成されるメモリセルアレイと、一の行方向に並ぶ複数の
前記メモリセルの前記制御ゲートに共通接続された行線
を複数有し、一の列方向に並ぶ複数の前記メモリセルの
前記ドレインに共通接続された列線を複数及びダミー列
線とを有する不揮発性半導体記憶装置において、 前記ダミー列線に接続されたダミメモリーセルと、 前記列線に供給される電位と前記ダミー列線に供給され
る電位とを比較して出力信号を発生する差動型センスア
ンプと、 すべての前記メモリセル及びすべての前記ダミメモリー
セルを非選択としたときに前記ダミー列線に基準電位を
供給する基準電位供給手段を有し、 この基準電位と非選択の前記メモリセルが接続された前
記列線との電位を比較せしめ、前記列線の電位が所定の
電圧以下の場合に、所定の出力信号を発生するテスト手
段とを有することを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】ソースと、ドレインと、浮遊ゲートと、制
御ゲートとを有し、電気的に書き込み及び消去が可能な
不揮発性メモリセルの複数を行及び列方向に配列して構
成されるメモリセルアレイと、一の行方向に並ぶ複数の
前記メモリセルの前記制御ゲートに共通接続された行線
を複数有し、一の列方向に並ぶ複数の前記メモリセルの
前記ドレインに共通接続された列線を複数有する不揮発
性半導体記憶装置において、 ソースと、浮遊ゲートと、ダミー列線が接続されたドレ
インと、前記行線に接続された制御ゲートとから構成さ
れ、所定の前記メモリセルのデータを読み出すときに前
記ダミー列線に所定電位を供給するダミーメモリセル
と、 前記列線に供給される電位と前記ダミー列線に供給され
る電位とを比較して出力信号を発生する差動型センスア
ンプと、 すべての前記メモリセル及びすべての前記ダミメモリー
セルを非選択としたときに前記ダミー列線に基準電位を
供給する基準電位供給手段を有し、 この基準電位と非選択の前記メモリセルが接続された前
記列線との電位とを比較して、前記列線の電位が所定の
電圧以下の場合に、所定の出力信号を前記差動型センス
アンプにおいて発生させる手段とを有することを特徴と
する不揮発性半導体記憶装置。 - 【請求項３】前記基準電位供給手段は、浮遊ゲート型の
トランジスタからなり、すべてのメモリセルを非選択と
したときに前記基準電位と前記非選択の前記メモリセル
が接続された前記列線との電位を比較せしめ、前記列線
の電位が所定の電圧以下の場合に所定の出力信号を発生
するテストモードにおいて、 このトランジスタは導通状態となるように制御されるこ
とを特徴とする請求項１または請求項２に記載された不
揮発性半導体記憶装置。 - 【請求項４】前記基準電位供給手段は、すべてのメモリ
セルを非選択としたときに前記基準電位と前記非選択の
前記メモリセルが接続された前記列線との電位を比較せ
しめ、前記列線の電位が所定の電圧以下の場合に所定の
出力信号を発生するテストモードにおいて制御信号を発
生する固定ダミーセルデコーダと、 この制御信号が入力したときに導通状態となる前記ダミ
ー列線に接続された固定ダミーセルとを有することを特
徴とする請求項１または請求項２に記載された不揮発性
半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29546992A JP2843216B2 (ja) | 1992-11-05 | 1992-11-05 | 不揮発性半導体記憶装置 |
| KR1019930023365A KR960001301B1 (ko) | 1992-11-05 | 1993-11-05 | 불휘발성 반도체 기억장치 |
| US08/218,629 US5420822A (en) | 1992-03-31 | 1994-03-28 | Non-volatile semiconductor memory device |
| US08/428,060 US5576994A (en) | 1992-03-31 | 1995-04-25 | Non-volatile semiconductor memory device |
| US08/445,960 US5625591A (en) | 1992-03-31 | 1995-05-22 | Non-volatile semiconductor memory device |
| US08/812,765 US5732022A (en) | 1992-03-31 | 1997-03-06 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29546992A JP2843216B2 (ja) | 1992-11-05 | 1992-11-05 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06150700A JPH06150700A (ja) | 1994-05-31 |
| JP2843216B2 true JP2843216B2 (ja) | 1999-01-06 |
Family
ID=17821002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29546992A Expired - Fee Related JP2843216B2 (ja) | 1992-03-31 | 1992-11-05 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2843216B2 (ja) |
| KR (1) | KR960001301B1 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684400A (ja) * | 1992-03-31 | 1994-03-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1992
- 1992-11-05 JP JP29546992A patent/JP2843216B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-05 KR KR1019930023365A patent/KR960001301B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960001301B1 (ko) | 1996-01-25 |
| JPH06150700A (ja) | 1994-05-31 |
| KR940012403A (ko) | 1994-06-23 |
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