JP2001014883A - 冗長機能を有する不揮発性半導体メモリ装置のための不良アドレスデータ記憶回路および不良アドレスデータ書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルへの不良アドレスデータ書き込み
時のゲートディスターブを回避する。 【解決手段】 不良アドレスデータ記憶回路において、
電気的に書き込み及び消去可能なメモリセルを行と列に
配置し、複数のワード線rwl０〜rwl３を各行のメモリセ
ルにそれぞれ接続すると共に、複数のビット線bl０〜bl
７を各列のメモリセルにそれぞれ接続する。さらに、ビ
ット線を選択するカラムデコーダ４と、不良アドレスデ
ータの書き込み動作のたびに異なるワード線を選択する
ワード線デコーダ回路５とを設ける。不良アドレスデー
タの書き込みの度に、異なるワード線を選択するので、
同じワード線につながるメモリセルには一度しか書き込
み用の電圧は印加されない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルアレイ
内の不良部分を予備のもの（冗長）に置換して救済する
冗長機能を有した不揮発性半導体メモリ装置に関し、よ
り詳しくは、このような不揮発性半導体メモリ装置にお
いて不良部分のアドレスデータを記憶するための回路お
よびそのようなアドレスデータの書き込み方法に関す
る。

【０００２】

【従来の技術】不揮発性半導体メモリ装置では、歩留り
を向上させるために、不良ビット線、不良ワード線、不
良メモリセルを予備のもの（冗長）と置換する手法が知
られている。このような手法を用いる不揮発性半導体メ
モリ装置では、不良ビット線、不良ワード線、不良メモ
リセルのアドレス、つまり不良アドレスのデータを記憶
する必要がある。

【０００３】従来、不良アドレスデータを記憶する方法
として最も一般的なものは、たとえば特開平６−１５０
６８９等に開示されているように、ヒューズを用いるも
のである。図９にヒューズを用いた不良アドレスデータ
記憶回路の一例を示す。ここでは３ビットのアドレスデ
ータを記憶する場合を示している。

【０００４】この回路では、不良ビットのアドレスが１
０１とすると、２番目のヒューズＦ１が切断される。こ
の不良ビット（不良アドレス）の特定とヒューズの切断
はデバイスのテスト時に行われる。

【０００５】次に、テストが終了し、実際のデバイスが
動作する場合について述べる。電源電圧Ｖccが立ち上が
ると、rdcamen信号も“ハイ”レベルとなり、この信号
がゲートに入力されるトランジスタＴrがオンする。こ
のとき、１番目のヒューズＦ０と３番目のヒューズＦ２
は導通しているため、該当するインバータＩｎ０，Ｉｎ
２の入力段に電圧Ｖssが入力され、インバータの出力端
子radd０，radd２は“ハイ”レベルとなる。一方、端子
radd１からの出力信号については、ヒューズＦ１が切断
されているので、対応するインバータＩｎ１の入力段は
キャパシタＣを介して一旦Ｖccとなり、出力は“ロー”
レベルとなり、ＰチャンネルＭＯＳトランジスタＰがオ
ンすることで、“ロー”レベルがラッチされる。この結
果、出力端子radd０〜radd２からは１０１が出力され
る。

【０００６】この手法で最も問題となるのが、ヒューズ
の部分のレイアウト面積である。高集積化が進み、記憶
するアドレスが増加するにつれてこの部分のレイアウト
面積が増加してしまうため、面積の縮小化が必要とな
る。

【０００７】この問題を解決する手段の１つとして、た
とえば特開平５−２７６０１８で開示されているよう
に、ヒューズの代わりに電気的に書換可能な不揮発性半
導体メモリセルを用いる手法がある。図１０に３ビット
のアドレスを記憶するその一例の回路図を示す。図１０
から分かるように、図９に示したヒューズの部分に電気
的に書換可能なフローティングゲートを有する不揮発性
半導体メモリセルＭ０〜Ｍ２を配置している。この場
合、ヒューズ切断の代わりに、不揮発性半導体メモリセ
ルへの書き込みが必要となる。したがって、ビット線選
択信号bitsel０, bitsel１, bitsel２によってトランス
ファーゲートＴr０, Ｔr１, Ｔr２を選択的にオンする
カラムデコーダ(図せず）と、不良アドレスデータを書
き込むためのデータラッチ回路ＬＡＴおよびレベルシフ
ターＨＶが付加されている。

【０００８】この回路にアドレス１０１を記憶する場合
について述べる。図１０に示した回路は、ＥＴＯＸ（EP
ROM Thin OXide)に代表される、チャネルホットエレク
トロンを用いて書き込みを行うフラッシュメモリに適応
したものである．このタイプのフラッシュメモリでは、
初期状態におけるメモリセルのしきい値は１Ｖ〜２Ｖ付
近にある。

【０００９】書き込みはチャネルホットエレクトロンを
用いて行う。図１０のデータ線ＤＬには不良アドレスが
シリアルに出力される。まず、不良アドレス１０１の最
初の“１”に相当する“ハイ”レベルの信号がデータ線
ＤＬに出力される。この信号は書き込みデータラッチ回
路ＬＡＴにて反転してラッチされ、“ロー”レベルの信
号がレベルシフターＨＶに入力され、レベルシフターＨ
Ｖは０Ｖを出力する。結果、トランスファーゲートＴr
３はオフ状態となる。

【００１０】一方、メモリセルのワード線ＷＬに電圧Ｖ
pp（例えば１０Ｖ）が印加される。そして、メモリセル
Ｍ０に書き込みを行うべく、電圧Ｖppの信号bitsel０が
トランスファーゲートＴr０に印加されるので、トラン
スファーゲートＴr０はオンする。しかし、先のトラン
スファーゲートＴr３がオフのため、ビット線ＢＬ０は
フローティング状態となり、従って、メモリセルＭ０に
は書き込みは行われず、メモリセルＭ０のしきい値は低
い状態（２Ｖ以下）のままとなる。この時、ビット線Ｂ
Ｌ１及びＢＬ２もフローティング状態である。

【００１１】次のタイミングでは、データ線ＤＬには不
良アドレス１０１の“０”に相当する“ロー”レベルの
信号が出力される。また、電圧Ｖppの信号bitsel１がト
ランスファーゲートＴr１に印加され、トランスファー
ゲートＴr１がオンする。レベルシフターＨＶからは
“ハイ”レベル（Ｖppのレベル）の信号が出力されるた
め、トランスファーゲートＴr３はオンし、電圧hhprg
（例えば６Ｖ）がビット線ＢＬ１に出力される。この
時、ビット線ＢＬ０及びＢＬ２はフローティング状態で
ある。一方、ワード線ＷＬには、Ｖppが印加されている
ため、チャネルホットエレクトロンによりメモリセルＭ
１への書き込みが行われ、しきい値が上昇する。

【００１２】続いて、不良アドレス１０１の最後の
“１”に相当するデータがメモリセルＭ２に格納される
わけであるが、これは先に説明したメモリセルＭ０への
動作と同様であり、結果、メモリセルＭ２への書き込み
は行われず、Ｍ２のしきい値は低い状態を保持する。

【００１３】このような不良アドレスの特定とメモリセ
ルへの不良アドレスデータの書き込みはデバイスのテス
ト時、基本的には、ウエハテスト時に行なわれる。ウエ
ハテストは、１つのチップに対して、１回だけ行なわれ
るのではなく、何度か、少なくとも、常温テスト、高温
テストの２回は行なわれる。そして、上記のような不良
アドレスデータの書き込みはテスト毎に行なわれるの
で、常温テスト時、高温テスト時の最低２度は行なわれ
ることになる。また、例えば、常温テストにおいても、
いくつかのテスト項目があり、全てのテストが終了し
て、不良アドレスデータを書き込むのではなく、テスト
項目により、その都度データを書き込む手法を用いるの
が通常である。

【００１４】そして、上記書き込みは、以下に述べるよ
うに、デバイスの電源の立ち上がり時に不良アドレス等
のデータを出力させるようにするため、通常、１つのワ
ード線上のメモリセルに対して行なわれている。

【００１５】次に、不良アドレスデータが記憶されたあ
と、実際にデバイスが使用された時の動作について述べ
る。

【００１６】まず、デバイスに電源電圧が印加される
と、信号rdcamenもＶcc（例えば３Ｖ）に立ち上がり、
この信号がゲートに入力されるトランスファーゲートＴ
rがオンする。また、ワード線ＷＬもＶccに立ち上がる
ため、しきい値の低いメモリセルＭ０、Ｍ２がオンし、
ビット線ＢＬ０とＢＬ２はＶssレベルに引かれる。この
ため、出力端子radd０とradd２からは反転された“ハ
イ”レベルの信号が出力される。

【００１７】一方、ビット線ＢＬ１は、メモリセルＭ１
のしきい値が高くなっているためオンせず、電源電圧の
投入時にＶccからキャパシタＣ１を介して、ビット線Ｂ
Ｌ１の電位が上がるため、インバータＩn１の出力は
“ロー”となり、これによりＰチャンネルＭＯＳトラン
ジスタＰがオンすることで、インバータＩn１入力段も
“ハイ”に確定、ラッチされることになる。これによ
り、先の図９のヒューズの場合と同様に、インバータの
出力端子radd０、radd１、radd２には不良アドレスデー
タ１０１が出力される。

【００１８】以上はチャネルホットエレクトロンを用い
るタイプのフラッシュメモリのものである。

【００１９】近年、フラッシュメモリの高集積化に伴
い、低消費電力化が求められている。このため、書き込
み（プログラム）や消去（イレース）の動作にＦＮ（Fo
wler‐Nordheim ファウラー-ノーデハイム）トンネル
現象を用いることで、低消費電力化を可能としている。
ここで、書き込み及び消去の両方にＦＮトンネル現象を
用いるフラッシュメモリをＦＮ−ＦＮタイプのフラッシ
ュメモリと呼ぶ。ＦＮ−ＦＮタイプのフラッシュメモリ
を利用して不良アドレスデータを記憶させる場合、その
記憶回路は、図１０の回路図から、図１１に示すような
回路となることが想像できる。次に、この回路の動作に
ついて説明する。

【００２０】まず、メモリセルを次のようにして一括し
て消去（しきい値の高い状態）する。共通ソース、及び
メモリセルが形成されている基板（ウェル）にＶns（た
とえば−８Ｖ）を印加する。また、信号rdcamen及び信
号rdpgenがゲートに入力されるトランスファーゲートＴ
rをオフにすることで、全ビット線ＢＬをオープン状態
とし、メモリセルのコントロールゲートに接続されるワ
ード線ＷＬにはＶpp（例えば１０Ｖ）を印加する。これ
により、ＦＮトンネル現象が発生し、チャネル層から電
子がフローティングゲートに注入されることで、メモリ
セルのしきい値が４Ｖ以上に上昇し、消去状態となる。

【００２１】次に、不良アドレスデータをメモリセルに
書き込む。データ線ＤＬには不良アドレスがシリアルに
出力され、これにタイミングを合わせてカラムデコーダ
（図示せず）からのビット線選択信号bitsel０、bitsel
１、bitsel２によりトランスファーゲートＴr０，Ｔr
１，Ｔr２がオンもしくはオフすることになる。

【００２２】まず、それぞれの所定のラッチ回路ＬＡＴ
０，ＬＡＴ１，ＬＡＴ２に不良アドレスデータを転送す
る。先と同様、不良アドレスを１０１とすれば、最初の
“１”のデータに相当する“ハイ”がデータ線ＤＬに出
力される。信号bitsel０によりトランスファーゲートＴ
r０がオンし、ラッチ回路ＬＡＴ０には“ハイ”がラッ
チされる。次のタイミングでは、“０”のデータに相当
する“ロー”が、この時点でオンとなったトランスファ
ーゲートＴr１を介してラッチ回路ＬＡＴ１に入力さ
れ、ラッチされる。続いて、同様に、ラッチ回路ＬＡＴ
２には“ハイ”がラッチされる。

【００２３】次に、ワード線ＷＬにＶnn（例えば−８
Ｖ）を印加し、また、メモリセルヘの書き込み速度をあ
げるため、hhprg信号の電圧レベルを先のＶcc（例えば
３Ｖ）からＶpg（例えば５Ｖ）に昇圧し、rdpgen信号を
Ｖpps（例えば７Ｖ）にすることで、ゲートにrdpgen信
号が入力されるトランスファーゲートＴrをオンにす
る。ラッチ回路ＬＡＴ０、ラッチ回路ＬＡＴ２には、
“ハイ”がラッチされているため、ビット線ＢＬ０及び
ＢＬ２には、Ｖpgが出力される。これにより、メモリセ
ルアレイ内のメモリセルＭ０とＭ２のドレイン側でＦＮ
トンネル現象が発生し、フローテイングゲートの電子が
ドレイン側に引き抜かれることで、しきい値は２Ｖ以下
に低下し、書き込みがなされたことになる。一方、メモ
リセルＭ１については、ラッチ回路ＬＡＴ１に“ロー”
がラッチされているため、ビット線ＢＬ１がＶss（０
Ｖ）となることから、書き込みは行われず、しきい値は
４Ｖ以上のままを維持する。ここまではrdcamen信号が
ゲートに入力されるトランスファーゲートＴrはオフで
よい。

【００２４】不良アドレスデータが記憶されたあと、実
際にデバイスが使用された時の動作については先と同様
であり、ワード線ＷＬにはＶcc（例えば３Ｖ）を、共通
ソースにはＶss（０Ｖ）を印加するようにして、デバイ
スに電源を投入すると、出力端子radd０、radd１、radd
２から不良アドレスデータ１０１が出力される。

【００２５】

【発明が解決しようとする課題】フラッシュメモリの場
合、検討しなければならない問題の１つとしてディスタ
ーブがある。この場合、特に、問題となるのは、書き込
み時のゲートディスターブである。

【００２６】図１０に示したフラッシュメモリでの書き
込みゲートディスターブの状態を図１２に模式的に示
す。図１２に示されているのは非選択メモリセルであ
る。非選択メモリセルのコントロールゲートも、選択メ
モリセルと同一のワード線ＷＬに接続されているため、
データ書き込み（プログラム）時には、Ｖpp（１０Ｖ）
が印加される。ソースは、図１０から分かるように、Ｖ
ss（０Ｖ）の共通ソースに全て接続されている。一方、
ドレインは、これに接続されるビット線がフローティン
グ状態（オープン）である。ここで基板（ウェル）は選
択メモリセルも非選択メモリセルも共通であり、Ｖss
（０Ｖ）とすることから、非選択メモリセルといえども
フローティングゲートと基板（ウェル）との間の電界に
より、軽い書き込み状態となり、非選択メモリセルのし
きい値が変動（この場合、高くなる。ディスターブ）す
る。これが大きくなると、本来は消去状態であるにもか
かわらず、「書き込み状態」と誤読み出しを起こすこと
になる。

【００２７】ただし、チャネルホットエレクトロンの場
合には、１セル当たりの書き込み速度が１μｓ程度であ
るので、前記したような手法で１セルごとに順に書き込
む方式の場合で、例えば２５６個のメモリセルを順に書
き込んだとしても、最も厳しい条件で２５５μｓのディ
スターブ時間しかならない。この長さは、ディスターブ
時間としては非常に短く、十分耐えられるため、メモリ
セルのしきい値が変動し、誤読み出しをおこすような問
題はおきない。

【００２８】しかし、図１１に示したようにアドレスデ
ータをラッチ回路に一括転送してメモリアレイ内のメモ
リセルに書き込みを行う回路方式では、以下のような問
題が起きる。

【００２９】ＦＮ−ＦＮタイプのフラッシュメモリで
の、ＦＮトンネル現象を用いて書き込む速度は、先のチ
ャネルホットエレクトロンタイプのものと比較して非常
に遅く、１メモリセル当たり１ｍｓ程度かかる。ＦＮト
ンネル現象を用いて書き込むタイプのフラッシュメモリ
のゲートディスターブ状態の一例を図１３に模式的に示
す。

【００３０】図１３に示されているメモリセルは非選択
メモリセルである。非選択メモリセルのコントロールゲ
ートも、選択メモリセルと同一のワード線ＷＬに接続さ
れているため、不良アドレスデータの書き込み時には、
Ｖnn（−8Ｖ）が印加される。非選択メモリセルのドレ
インは、先の説明（書き込まれないメモリセルの動作）
及び図１１から分かるように、これに接続されるビット
線ＢＬがＶss（０Ｖ）であり、一方、ソースはオープン
（共通ソース線がオープン）である。ここで基板（ウェ
ル）は選択メモリセルも非選択メモリセルも共通であ
り、Ｖss（０Ｖ）とすることから、非選択メモリセルと
いえどもフローティングゲートと基板（ウェル）との間
の電界により、軽い書き込み状態となり、非選択メモリ
セルのしきい値が変動（この場合、低くなる。ディスタ
ーブ）し、この変動が大きくなると本来は消去状態であ
るにもかかわらず、「書き込み状態」と誤読み出しを起
こすことになる。

【００３１】ＦＮトンネル現象を用いた書き込みは、先
に述べたように書き込み速度が遅く、１メモリセル当た
り1ｍｓ程度であるので、例えば、２５６個のメモリセ
ルに順に書き込んだ場合、ゲートディスターブ時間は２
５５ｍｓ（「選択されている時間１ｍｓ」プラス「他の
メモリセルが選択されている時間２５５ｍｓ」）とな
る。さらに、上述したように複数のテスト（例えば、ウ
ェハレベルでの常温テスト、高温テスト及び各々での各
項目別テスト）が行われると、先のゲートディスターブ
時間は膨大なものとなる。この非常に長いゲートディス
ターブ時間により、メモリセルのしきい値が変動してし
まう。実際には、２ｍｓ以上のゲートディスターブ時間
が生じると、メモリセルの中には製造条件等によりしき
い値が低下して４Ｖよりも小さくなるものも出てきてい
る。

【００３２】このしきい値の低下が進み、ワード線ＷＬ
にＶccが印加されるとメモリセルに電流が流れるように
なり、これにより不良アドレスラッチ回路の入力段のし
きい値電圧Ｖthを下回ると、端子raddでの出力は本来
“ロー”であるはずのものが、“ハイ”と誤出力され、
誤った不良アドレスが出力されることになる。

【００３３】そこで、本発明の目的は、冗長機能を有す
る不揮発性半導体メモリ装置のメモリセルアレイに不良
部分があった場合に、上記不良部分のアドレスデータを
記憶する不良アドレスデータ記憶回路であって、不良ア
ドレスデータの書き込み時のゲートディスターブを回避
でき、したがって信頼性を高めることを可能とする不揮
発性半導体メモリ装置のための不良アドレスデータ記憶
回路を提供すると共に、そのような不良アドレスデータ
記憶回路への不良アドレスデータ書き込み方法を提供す
ることにある。

【００３４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の不良アドレスデータ記憶回路は、冗長機能
を有する不揮発性半導体メモリ装置のメモリセルアレイ
に不良部分があった場合に、上記不良部分のアドレスデ
ータを記憶する不良アドレスデータ記憶回路であって、
行と列に配置された電気的に書き込み及び消去可能なメ
モリセルと、各行のメモリセルにそれぞれ接続される複
数のワード線と、各列のメモリセルにそれぞれ接続され
る複数のビット線と、ビット線を選択するビット線選択
手段と、不良アドレスデータの書き込み動作のたびに異
なるワード線を選択するワード線選択手段とを備えたこ
とを特徴としている。

【００３５】一方、本発明の不良アドレスデータ書き込
み方法は、冗長機能を有する不揮発性半導体メモリ装置
のメモリセルアレイに不良部分があった場合に、行と列
に配置された電気的に書き込み及び消去可能なメモリセ
ルと、各行のメモリセルにそれぞれ接続される複数のワ
ード線と、各列のメモリセルにそれぞれ接続される複数
のビット線とを有し、上記不揮発性半導体メモリ装置に
含まれる不良アドレスデータ記憶回路に上記不良部分の
アドレスデータを書き込むための方法であって、上記複
数のワード線をすべて選択することにより、上記不良ア
ドレスデータ記憶回路内のメモリセル全てを一括して消
去する第１のステップと、複数のワード線のうちの１つ
を選択すると共に、書き込むべきアドレスデータのビッ
ト数に応じた数のビット線を選択し、この選択したワー
ド線およびビット線につながるメモリセルにアドレスデ
ータを書き込む第２のステップとを備え、上記第２のス
テップを繰り返し行なう場合には、既に選択されたワー
ド線とは異なるワード線を選択することにより、不良ア
ドレスデータの書き込みごとに、異なるワード線につな
がるメモリセルに書き込みを行うことを特徴としてい
る。

【００３６】本発明によれば、書き込み毎に、異なるワ
ード線に接続されたメモリセルに書き込みを行う、つま
り、１つのワード線につながるメモリセルには一度しか
書き込み用の電圧を印加しないため、複数の書き込みを
行っても、１本のワード線のみを用いていた従来技術に
比べて、メモリセルヘのゲートディスターブ（書き込み
状態のメモリセルのしきい値の変動）は極めて小さく、
従って、不良アドレスデータを誤読み出しするような事
態を回避できる。この結果、信頼性の高い不良アドレス
データ記憶回路を実現できる。よって、この不良アドレ
スデータ記憶回路を備えた不揮発性半導体メモリ装置に
おいては、不良ビット線や不良ワード線等のアドレスを
別の救済用メモリセルのあるアドレスに確実に置換する
ことが出来る。したがって、この発明は、大容量化する
不揮発性半導体メモリ装置の歩留り向上ならびに製造コ
ストの低減に寄与できる。

【００３７】また、複数のワード線を用いる本発明は、
１本のワード線のみを用いていた従来技術に比べて、メ
モリセルへの書き込み時のゲートディスターブ時間が非
常に短いので、この発明を書き込み時間の遅いＦＮ-Ｆ
Ｎタイプの不揮発性半導体メモリ装置にも好適に適用す
ることができる。

【００３８】また、本発明によれば、不良アドレスデー
タ記憶回路でのメモリセルを、マトリックス状のアレイ
構成にすることで、テスト回数への自由度を持たせるこ
とができる。また、メモリセル配列パターンを均一化す
ることで、露光等での製造条件を均一化できるため、不
良アドレスデータ記憶回路のメモリセルを、この不良ア
ドレスデータ記憶回路を使用する不揮発性半導体メモリ
装置本来のメモリセルの特性に近く、かつ、特性のばら
つきを減らして構成できる。

【００３９】一実施形態においては、同一ビット線につ
ながるメモリセルに書き込みが行なわれないよう、書き
込み毎に異なるビット線が選択される。こうすること
で、ドレインディスターブを極力小さくできる。また、
この構成は、書き込みが行なわれたメモリセルのつなが
るデータ線を同時に選択して、書き込みデータを一斉に
読み出すことを可能とする。

【００４０】一実施形態においては、メモリセルの消去
動作、書き込み動作がともにファウラー−ノーデハイム
・トンネリング現象を用いて行なわれる。

【００４１】ＦＮ-ＦＮタイプは、低消費電力でのフロ
ーテイングゲートヘの電子の注入並びに放出が可能なの
で、低消費電力でメモリセルヘの消去並びに書き込みが
行なえる。したがって、電源電圧Ｖccから各種昇圧電圧
を作るチャージポンプ回路の負担が減少することで、低
消費電力化だけではなく、電源電圧も低くすることがで
きる。

【００４２】また、一実施形態においては、メモリセル
を一括して消去する際に、すべてのワード線が選択され
て、すべてのメモリセルが、書き込みデータの読み出し
時にワード線に印加される読み出し電圧の値よりしきい
値が高い状態にされると共に、書き込みが行なわれなか
ったメモリセルは、不良アドレスデータ書き込み動作後
もこのしきい値の高い状態を保持するようになってい
る。

【００４３】このようにすることにより、複数回に分け
て異なるワード線のメモリセルに書き込んでも、同じビ
ット線に接続された複数のメモリセルの中から、書き込
まれていないメモリセル（しきい値が高い状態）の影響
を受けることなく、書き込まれたメモリセル（しきい値
の低い状態）があれば、データとして有効に出力するこ
とが出来る。従って、複数回のテストの結果をその都
度、異なるワード線と異なるビット線のメモリセルに書
き込んで記憶させることが出来ると共に、不良アドレス
データ記憶回路内の書き込みが行われた全てのワード線
に、読み出し電圧（消去状態のしきい値と書き込み状態
のしきい値のほぼ中間値）を印加することで、不良アド
レスデータ記憶回路が組み込まれたデバイスへの電源投
入時に、一括してこれら不良アドレスデータを正確に出
力することが出来る。

【００４４】上記読み出し電圧として、望ましくは、電
源電圧が使用される。電源電圧Ｖccを用いることで、新
たに電圧発生回路を設けることなく、読み出し電圧を得
ることが出来る。また、メモリセルのしきい値の高い状
態を、電源電圧Ｖccより高く設定することで、（電源投
入時を含む）通常のデバイス動作時において、不良アド
レスデータ記憶回路のメモリセルのワード線に読み出し
電圧（例えば、Ｖcc）を印加してもメモリセルをオフ状
態とすることが出来、また、しきい値を十分高くするこ
とで、読み出しマージンとできる。

【００４５】

【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。なお、本発明の実施の形態を示
した図面において、図９〜図１１の回路で使用されてい
るのと同様の信号、信号線、端子等には図９〜図１１で
使用したのと同じ符号を用いることとする。

【００４６】（実施の形態１）本発明を実施した不良ア
ドレスデータ記憶回路の一例を図１に示す。図から分か
るように、この回路は、マトリックス状（この例では４
行８列）に配列された複数のメモリセルｍ００〜ｍ３７
を有するメモリセルアレイ１、各列に対応する書き込み
ラッチ回路２（２-０〜２-７）、同じく各列に対応する
不良アドレスラッチ回路３（３-０〜３-７）、ビット線
選択信号bitsel０〜bitsel７を出力するカラムデコーダ
４、およびワード線デコーダ回路５を備えている。ま
た、各書き込みラッチ回路２の入力側にはカラムデコー
ダ４からの信号bitsel０〜bitsel７がゲートに入力され
るトランスファーゲートＴr０〜Ｔr７が接続されてい
る。さらに、メモリセルアレイ１と各書き込みラッチ回
路２との間およびメモリセルアレイ１と各不良アドレス
ラッチ回路３との間には、ゲートにrdpgen信号が入力さ
れるトランスファーゲートＴraおよびゲートにrdcamen
信号が入力されるトランスファーゲートＴrbがそれぞれ
接続されている。各行のメモリセルのコントロールゲー
トは、対応するワード線rwl０,rwl１,rwl２,rwl３に接
続されている。また、各列のメモリセルのドレインは対
応するビット線bl０〜bl７に接続され、全メモリセルの
ソースは共通ソースに接続されている。

【００４７】各書き込みラッチ回路２は図４に示す回路
構成を有し、各不良アドレスラッチ回路は３は図３に示
す回路構成を有する。不良アドレスラッチ回路３は、キ
ャパシタ３１とＰチャネルＭＯＳトランジスタ３２とイ
ンバータ３３とを含んでおり、図９〜１１に示されたも
のと同様の構成である。一方、書き込みラッチ回路２
は、２つのインバータ２１，２２の他、rdrstb信号がゲ
ートに入力されるＰチャネルＭＯＳトランジスタ２３を
含んでおり、図１１に示された書き込みラッチ回路にＰ
チャネルＭＯＳトランジスタ２３を加えた回路構成とな
っている。

【００４８】次に、上記構成の不良アドレスデータ記憶
回路への書き込み方法を説明する。

【００４９】まず最初に、全部のメモリセルを一括して
消去状態（しきい値の高い状態）にする。この場合、不
良アドレスを記憶するメモリセルと、図示しない本来の
メモリセルとを一括して消去してもよい。

【００５０】消去は共通ソース、及びメモリセルが形成
されている基板（ウェル）にＶns（例えば−８Ｖ）を印
加する。また、rdcamen信号及びrdpgen信号がゲートに
入力されるトランスファーゲートＴrb，Ｔraをオフにす
ることで、全メモリセルのドレインに接続されるビット
線bl０〜bl７をオープン状態とし、メモリセルのコント
ロールゲートに接続されるワード線rwl0〜rwl3にはＶpp
（例えば１０Ｖ）を印加する。これにより、ＦＮトンネ
ル現象が発生し、チャネル層から電子がフローティング
ゲートに注入されることで、不良アドレスを記憶するた
めの全てのメモリセルｍ00〜ｍ３７のしきい値が４Ｖ以
上に上昇し、消去状態となる。

【００５１】次に、先に述べたように複数のウェハテス
トを実施する中で、不良アドレスのデータ書き込みを行
なう。まず、第１回目のテスト結果に基づいての不良ア
ドレスのデータの書き込みについて述べる。ここでは、
メモリセルｍ００、ｍ０１にデータ０、１を書き込むも
のとする。

【００５２】最初にrdrstb信号を“ハイ”から“ロー”
にする。これは、書き込みラッチ回路２の初期状態を決
めるもので、これにより各書き込みラッチ回路２からの
出力rdaは“ロー”に設定される。この後、rdrstb信号
を“ハイ”に戻す。まず、データ線ＤＬ０には、第１の
タイミングで不良アドレスデータ０に相当する“ロー”
が出力される。これにタイミングを合わせてカラムデコ
ーダからbitsel０に“ハイ”が出力され、トランスファ
ーゲートＴr０はオンとなる（このとき、他のトランス
ファーゲートはオフの状態にある。）。これにより、
“ロー”は、書き込みラッチ回路２−０に入力される
が、この書き込みラッチ回路２−０の出力rda０は“ロ
ー”を維持する。なお、この段階では、hhprgはＶcc
（例えば、３Ｖ）の電位を有し、一方、rdpgen信号は
“ロー”状態となっており、この信号がゲートに接続さ
れているトランスファーゲートＴraはオフ状態である。

【００５３】次に第２のタイミングで、不良アドレスデ
ータ１に相当する“ハイ”がデータ線ＤＬ０に出力され
る。これにタイミングを合わせて、カラムデコーダから
“ハイ”のbitsel１信号が出力され、トランスファーゲ
ートＴr１がオンする（このとき、他のトランスファー
ゲートはオフの状態である。）。データ線ＤＬ０上の
“ハイ”レベルの信号は、書き込みラッチ回路２-１に
入力され、これにより、書き込みラッチ回路２-１の出
力rda１は“ハイ”となり、ラッチされる。

【００５４】以上のようにしてデータの転送が終了する
と、メモリセルヘの書き込み速度を上げるため、hhprg
信号をＶpg（例えば、５Ｖ）に昇圧する。また、rdpgen
信号をＶpps（例えば、７Ｖ）にして、このrdpgen信号
がゲートに入力されるトランスファーゲートＴraをオン
にする。これにより、メモリセルｍ００のドレインに
は、rda０の“ロー”であるＶss（０Ｖ）が、一方、メ
モリセルｍ０１のドレインには、rda１の“ハイ”であ
るＶpgが印加されることになる。また、ソースは、共通
ソースに接続され、フローティング状態（オープン）と
なっている。

【００５５】ワード線デコーダ回路５より、ワード線rw
l０にＶnn（例えば、−８Ｖ）が印加されると、これに
より、メモリセルｍ０１でＦＮトンネル現象が発生し、
フローティングゲートから電子が引き抜かれる（書き込
みが行われる）。この結果、メモリセルｍ０１のしきい
値が低下し、２Ｖ以下になる。一方、メモリセルｍ００
はドレインがＶssなのでＦＮトンネル現象は発生せず、
フローテイングゲートからはほとんど電子は引き抜かれ
ることはなく、従って、初期の消去状態（しきい値が４
Ｖ以上）を維持している。

【００５６】尚、ｍ００とｍ０１以外で同じワード線rw
l０がコントロールゲートに接続されているメモリセル
（m０２他）では、書き込みラッチ回路２の出力rdaは
“ロー”に初期設定されたままであるので、これらのド
レインにはＶssが出力されており、メモリセルｍ００と
同様にしきい値は４Ｖ以上を維持している。

【００５７】以上、第１回目のテスト結果に基づいての
不良アドレスのデータ０、１の書き込みについて説明し
た。

【００５８】次に、第２回目のテスト結果に基づいての
不良アドレスのデータの第２回目の書き込みについて述
べる。ここでは、先とは異なるワード線rwl１にコント
ロールゲートが接続されているメモリセルｍ１２、ｍ１
３に、不良アドレスデータ０、１をそれぞれ書き込むも
のとする。

【００５９】最初にrdrstb信号を“ハイ”から“ロー”
にする。これは、書き込みラッチ回路２（図４参照）の
初期状態を決めるもので、これにより各書き込みラッチ
回路２からの出力rdaは“ロー”に設定される。この
後、rdrstb信号を“ハイ”に戻す。

【００６０】まず、データ線ＤＬ０には、第１のタイミ
ングで、不良アドレスデータ０に相当する“ロー”の信
号が出力される。これにタイミングを合わせて、カラム
デコーダ４からbitsel２に“ハイ”が出力され、トラン
スファーゲートＴr２はオンとなる（このとき他のトラ
ンスファーゲートはオフの状態である。）。これによ
り、“ロー”は、書き込みラッチ回路２-２に入力され
る。このときこの書き込みラッチ回路２-２の出力rda２
は“ロー”であったため、“ロー”を維持する。

【００６１】尚、この段階では、hhprg信号はＶcc（例
えば、３Ｖ）となっており、一方、rdpgen信号は“ロ
ー”レベルとなっているので、この信号がゲートに接続
されているトランスファーゲートＴraはオフ状態であ
る。

【００６２】次に第２のタイミングでデータ線ＤＬ０に
は、不良アドレスデータ１に相当する“ハイ”が出力さ
れる。これにタイミングを合わせてカラムデコーダから
“ハイ”のbitsel３信号が出力され、トランスファーゲ
ートＴr３はオンする。このとき他のトランスファーゲ
ートはオフの状態である。データ線ＤＬ０上の“ハイ”
の信号は、書き込みラッチ回路２-３に入力され、これ
により、書き込みラッチ回路２-３の出力rda３は“ハ
イ”となり、ラッチされる。

【００６３】以上のようにしてデータの転送が終了する
と、メモリセルヘの書き込み速度をあげるため、hhprg
信号をＶpg（例えば、５Ｖ）に昇圧する。また、rdpgen
信号をＶpps（例えば、７Ｖ）にし、このrdpgen信号が
ゲートに入力されているトランスファーゲートＴraをオ
ンにする。これにより、メモリセルｍ１２のドレインに
は、書き込みラッチ回路２の出力rda２の“ロー”であ
るＶss（０Ｖ）が印加され、一方、メモリセルｍ１３の
ドレインには、出力rda３の“ハイ”であるＶpgが印加
されることになる。また、ソースは、共通ソースに接続
されフローティング状態（オープン）となっている。

【００６４】ワード線デコーダ回路５より、今度はワー
ド線rwl１にＶnn（例えば、−８Ｖ）が印加され、これ
により、メモリセルｍ１３でＦＮトンネル現象が発生
し、フローティングゲートから電子が引き抜かれる（書
き込みが行われる）ことで、メモリセルｍ１３のしきい
値が低下し、２Ｖ以下になる。一方、メモリセルｍ１２
はドレインがＶssなのでＦＮトンネル現象は発生せず、
フローテイングゲートからはほとんど電子は引き抜かれ
ることはなく、従って、初期の消去状態（しきい値が４
Ｖ以上）を維持している。

【００６５】尚、メモリセルｍ１２とｍ１３以外で、同
じワード線rwl１がコントロールゲートに接続されてい
るメモリセル（m１０，m１１他）では、書き込みラッチ
回路２の出力rdaは“ロー”に初期設定されたままであ
るので、これらのドレインにはＶssが出力されており、
メモリセルｍ１２と同様にしきい値は４Ｖ以上を維持し
ている。

【００６６】以上、第２回目のテスト結果に基づいての
不良アドレスのデータ０、１の書き込みについて説明し
た。

【００６７】第３回目のテスト結果に基づいての不良ア
ドレスのデータの書き込みを行う場合は、今度は、ワー
ド線デコーダ回路５によりワード線rwl２を選択して、
メモリセルｍ２４、ｍ２５に不良アドレスデータを記憶
させる。同様に、第４回目の書き込みは、ワード線rwl
３を選択してメモリセルｍ３６、ｍ３７に行うことにな
る。

【００６８】なお、以上の不良アドレスデータの書き込
みの際には、rdcamen信号は“ロー”レベルになってお
り、したがって、この線がゲートに接続されたトランス
ファーゲートＴra（メモリセルアレイ１と不良アドレス
ラッチ回路３との間にあるトランスファーゲート）はオ
フ状態となっている。

【００６９】以上のように、異なるタイミングでの書き
込みは、異なるワード線でかつ、異なるビット線（ドレ
インに接続）につながるメモリセルに不良アドレスデー
タの書き込み動作を行っていく。このように１つのワー
ド線に接続されたメモリセルヘの書き込みを１回とする
ことで、ＦＮ―ＦＮタイプのフラッシュメモリで問題と
なるゲートディスターブによるメモリセルのしきい値の
変動を回避することができる。

【００７０】次に、以上のようにして不良アドレスデー
タ記憶回路に不良アドレスデータが書き込まれているデ
バイスの通常動作時の動作について説明する。通常に動
作させる場合の電源投入時の各信号の立ち上がり状態を
図５に示す。この図から分かるように、電源電圧Ｖccが
上昇するに従い、不良アドレスが書き込まれている全て
のワード線rwl０〜rwl３とrdcamenの電圧が同じくＶcc
まで立ち上がる。これにより、rdcamen信号がゲートに
入力されているトランスファーゲートＴrbはオンとな
る。また、このとき、rdpgen信号は“ロー”であり、こ
の信号がゲートに入力されているトランスファーゲート
Ｔra（書き込みラッチ回路２とメモリセルアレイ１との
間にあるトランスファーゲート）はオフ状態である。な
お、電源投入時のワード線rwl０〜rwl３への印加電圧
は、本来のメモリセルアレイの読み出し動作（リード）
時に選択ワード線に印加する電圧と同じでも良い。

【００７１】本発明の特徴は、異なるワード線につなが
るメモリセルにデータを書き込み、書き込まれたメモリ
セルがつながるワード線が、デバイスの通常動作時にお
いては全て立ち上がる点である。もし、１つの同じビッ
ト線blにつながるメモリセルのうち、１つでもデータ
“１”が書き込まれている（つまり、そのメモリセルの
しきい値が２Ｖ以下）場合、例えば、メモリセルｍ０１
が２Ｖ以下であり、同一ビット線bl１につながる他の３
つのメモリセルｍ１１、ｍ２１、ｍ３１はイレース状態
でしきい値が高い状態を維持している場合には、電源電
圧Ｖccが立ち上がると、図３に示す不良アドレスラッチ
回路３（３-１）において、入力rbl１の電圧は、Ｖccと
接続されたキャパシタ３１のカップリングによって一旦
は上昇する。しかしながら、メモリセルｍ０１のしきい
値が低いため、電流が流れ、rbl１の電圧がメモリセル
ｍ０１を通してディスチャージし、rbl１は共通ソース
の電位Ｖssとなる。結果として、出力radd０は“ハイ”
状態、つまりデータ“１”となる。

【００７２】一方、例えば、書き込まれたデータが０の
場合、例えば、メモリセルｍ００が４Ｖ以上であり、同
一ビット線bl０につながる外の３つのメモリセルｍ１
０，ｍ２０，ｍ３０もイレース状態でしきい値が高い状
態の場合、全てのメモリセルのしきい値が４Ｖ以上なの
で、メモリセルを通して電流が流れない。そのため、対
応する不良アドレスラッチ回路３(３-０）では、rbl０
の電圧が、電源Ｖccと接続されたキャパシタ３１のカッ
プリングによって上昇し、これによりインバータ３３の
出力は“ロー”となり、ＰチャンネルＭＯＳトランジス
タ３２がオンして、rbl０はＶccでラッチされる。した
がって、出力radd０は“ロー”状態つまりデータ“０”
となる。

【００７３】上述の例では、メモリセルｍ０１、ｍ１３
がプログラム状態（しきい値が２Ｖ以下）であるため、
これらのメモリセルのドレインが接続されている不良ア
ドレスラッチ回路３-１，３-３の出力端子radd１、radd
３はいずれも“ハイ”となる。一方、メモリセルｍ０
０、ｍ１２は消去状態（しきい値が４Ｖ以上）のままで
あり、また、これらメモリセルと同じビット線bl０，bl
２にドレインが接続されているメモリセルｍ１０、ｍ２
０、ｍ３０及びｍ０２、ｍ２２、ｍ３２もまた消去状態
であるので、これらのメモリセルのドレインが接続され
ている不良アドレスラッチ回路３-０，３-２の出力端子
radd０、radd２は“ロー”となる。よって、不良アドレ
ス０１０１としてメモリセルアレイ１に記憶されたデー
タは、radd０、radd１、radd２、radd３に０、１、０、
１と出力されることになる。残る不良アドレスラッチ回
路３も同様にして、記憶されている不良アドレスデータ
を出力する。

【００７４】次に、このような動作を実現するワード線
デコーダ回路５の一例を図６に示す。図７は図６のワー
ド線デコーダ回路５に使用されるドライバー回路５２の
構成を、図８は同じく図６のワード線デコーダ回路５に
使用される不電圧レベルシフタ５１の構成を示してい
る。

【００７５】まず、最初の消去（イレース）動作では、
awlb端子から“ロー”つまりＶssを入力し、hnvpnx端子
からＶppを入力することで、全てのワード線rwl０〜rwl
３が選択され、これらのワード線にＶppが出力される。

【００７６】続く不良アドレスデータをメモリセルに書
き込むプログラム動作においては、awlb端子を“ハイ”
つまりＶccにし、hnvpnxにはＶnnを入力し、端子a０、a
１により所望のワード線を選択する。例えば、端子a
０、a１を“ロー”、“ロー”とすることで、ワード線r
wl０が選択される。選択されたワード線にはＶnnが出力
され、非選択のワード線にはＶssが出力される。これに
より、不電圧レベルシフター５１への入力sel０が“ハ
イ”つまりＶccとなり、負電圧レベルシフター５１で
は、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネ
ルＭＯＳトランジスタＮ１がオンする。その結果、不電
圧レベルシフター５１の一方の出力端子naにはＶccが、
もう一つの出力端子nabにはＶnnが出力される。これら
の信号が次段のドライバー回路５２に入力され、結果的
には、選択ワード線rwl０にhnvpnxの電圧が出力され
る。

【００７７】一方、非選択ワード線、例えば、rwl１で
は不電圧レベルシフター5１への入力sel１が“ロー”つ
まりＶssとなるため、負電圧レベルシフター５１では、
ＰチャンネルＭＯＳトランジスタＰ１とＮチャンネルＭ
ＯＳトランジスタＮ２がオンし、出力端子naにはＶnn
が、出力端子nabにはＶccが出力される。これらの信号
が次段のドライバー回路５２に入力されて、結果的に電
圧Ｖssが非選択ワード線rwl１に出力される。他の非選
択ワード線rwl２、rwl３にも同様にＶssが出力される。

【００７８】また、通常のデバイス動作時においては、
端子awlbを“ロー”つまりＶssとすることで、全てのワ
ード線が選択され、この時の端子hnvpnxに印加されてい
るＶccがドライバー回路５２を介して全ワード線に出力
される。

【００７９】以上の各モードでのワード線デコーダ回路
５からの出力電圧及び入力電圧について下の表１にまと
める。

【００８０】

【表１】

【００８１】尚、表１にはイレースベリファイ及びプロ
グラムベリファイ動作時のワード線デコーダ回路からの
出力電圧及び入力電圧についても記している。イレース
ベリファイはイレース（消去）時にメモリセルが所望の
しきい値４Ｖ以上になったか否かをワード線に４Ｖを印
加し検証するものであり、一方、プログラムベリファイ
は、書き込むべきメモリセルが所望のしきい値２Ｖ以下
になったか否かを、ワード線に２Ｖを印加し検証するも
のである。

【００８２】最後に不良アドレスラッチ回路からの出力
と、本来のメモリ領域をアクセスするアドレスとが合致
するか否かを検出（例えば、所定のアドレス線とイクス
クルーシブＯＲを取る等）し、記憶されている不良アド
レスと合致するアドレスがアクセスされた場合は、例え
ば、アドレスの最上位ビットを切り替えるなどして別の
救済用の予備アドレスに変換し、ビット線単位、ワード
線単位等で良品に切り替えることで、フラッシュメモリ
装置の本来のメモリ領域内の不良アドレスを救済する。

【００８３】（実施の形態２）本発明の実施の形態２に
係る不良アドレスデータ記憶回路の回路図を図２に示
す。図２から分かるように、この実施の形態２では、実
施の形態１が書き込みラッチ回路２を不良アドレスラッ
チ回路３に対して１対１に対応して設置していたのに対
して、不良アドレスラッチ回路４つにつき１つの書き込
みラッチ回路を配置している。この実施の形態で使用す
る不良アドレスラッチ回路および書き込みラッチ回路の
構成は実施の形態１で使用されたものと同じ回路構成を
備えており、それぞれ図３および図４に示す通りであ
る。図２において、図１と同じまたは類似の構成部分に
は、図１で使用した参照番号と同じ参照番号を付してい
る。

【００８４】この実施の形態において書き込みラッチ回
路２の数を不良アドレスラッチ回路３の数よりも少なく
できるのは、書き込みが全てのメモリセルに同時に行な
われるわけではないからである。図２に示した例では、
各不良アドレスは、それぞれ、不良アドレスラッチ回路
３-０と３-４、３-１と３-５、３-２と３-６、３-３と
３-７の組み合わせからなる。

【００８５】次に、この不良アドレスデータ記憶回路へ
の不良アドレスデータ書き込み処理について説明する。

【００８６】まず、不良アドレスのデータを書き込む前
に消去を行う。この消去は、先の実施の形態１に記載さ
れたものと同じであり、説明を省略する。

【００８７】次に、複数のウェハテストを実施する中
で、まず、第１回目のテスト結果に基づいての不良アド
レスのデータの書き込みを行なう。ここでは、メモリセ
ルｍ００、ｍ０４にデータ０、１を書き込むものとす
る。

【００８８】最初にrdrstb信号を“ハイ”から”ロー”
にする。これは、書き込みラッチ回路２（図４）の初期
状態を決めるもので、これにより各書き込みラッチ回路
２からの出力rdaは“ロー”に設定される。この後、rdr
stb信号を“ハイ”に戻す。続いて、データ線ＤＬ０
に、第１のタイミングで不良アドレスデータ０に相当す
る“ロー”が出力される。これにタイミングを合わせて
カラムデコーダ４から“ハイ”のbitsel０信号が出力さ
れ、トランスファーゲートＴr０はオンとなる（このと
き、他のトランスファーゲートはオフの状態であ
る。）。これにより、不良アドレスデータ０を表す“ロ
ー”の信号は、書き込みラッチ回路２-０に入力され
る。このときこの書き込みラッチ回路２-０の出力rda０
は“ロー”であったため、“ロー”を維持する。尚、こ
の段階では、hhprgにはＶcc（例えば、３Ｖ）が印加さ
れ、一方、rdpgen０〜rdpgen３には“ロー”が出力さ
れ、これらの信号がゲートに接続されているトランスフ
ァーゲートＴra１〜Ｔra３はオフ状態である。

【００８９】次に、第２のタイミングで、データ線ＤＬ
０に不良アドレスデータ１に相当する“ハイ”が出力さ
れる。これにタイミングを合わせてカラムデコーダ４か
ら“ハイ”のbitsel１信号が出力され、トランスファー
ゲートＴr１がオンする（このとき、他のトランスファ
ーゲートはオフの状態にある。）。データ線ＤＬ０上の
“ハイ”は、書き込みラッチ回路２-１に入力され、こ
れにより、書き込みラッチ回路２-１の出力rda１が“ハ
イ”となり、ラッチされる。

【００９０】以上のようにしてデータの転送が終了する
と、メモリセルヘの書き込み速度をあげるためhhprg信
号をＶpg（例えば、５Ｖ）に昇圧する。また、rdpgen０
をＶpp（例えば、７Ｖ）にし、このrdpgen０がゲートに
接続されているトランスファーゲートＴra０をオンにす
る。これにより、メモリセルｍ００のドレインには、書
き込みラッチ回路２-０の出力rda０の “ロー”である
Ｖss（０Ｖ）が印加され、一方、メモリセルｍ０４のド
レインには、書き込みラッチ回路２-１の出力rda１の
“ハイ”であるＶpgが印加されることになる。また、こ
れらのメモリセルのソースは共通ソースに接続されて、
フローティング状態（オープン）となっている。

【００９１】一方、ワード線デコーダ回路５から、ワー
ド線rwl０にＶnn（例えば、−８Ｖ）が印加され、これ
により、メモリセルｍ０４でＦＮトンネル現象が発生
し、フローティングゲートから電子が引き抜かれる（書
き込みが行われる）ことで、メモリセルｍ０４のしきい
値が低下し、２Ｖ以下になる。一方、メモリセルｍ００
はドレインがＶssなのでＦＮトンネル現象は発生せず、
フローテイングゲートからはほとんど電子は引き抜かれ
ることはなく、従って、初期の消去状態（しきい値が４
Ｖ以上）が維持される。

【００９２】尚、メモリセルｍ００とｍ０４以外で、そ
のコントロールゲートが同じワード線rwl０に接続され
ているメモリセルは、rdpgen１〜rdpgen３がゲートに接
続されているトランスファーゲートＴra０〜Ｔra３（メ
モリセルアレイ１と書き込みラッチ回路２との間にある
トランスファーゲート）がオフであるため、ドレインが
オープン状態となっており、メモリセルｍ００と同様に
しきい値は４Ｖ以上を維持している。

【００９３】以上、第１回目のテスト結果に基づいての
不良アドレスのデータ０、１の書き込みについて説明し
た。次に、第２回目のテスト結果に基づいての不良アド
レスのデータの第２回目の書き込みについて述べる。先
とは異なるワード線（ここではrwl１）にコントロール
ゲートが接続されているメモリセルｍ１１、ｍ１５に、
不良アドレスデータ０、１を書き込むものとする。

【００９４】最初に、第１回目の書き込みのときと同様
に、書き込みラッチ回路２の初期状態を決めるために、
rdrstb信号を“ハイ”から“ロー”にする。これにより
各書き込みラッチ回路２からの出力rdaは“ロー”に設
定される。この後、rdrstb信号を“ハイ”に戻す。

【００９５】続いて、第１のタイミングで、データ線Ｄ
Ｌ０に不良アドレスデータ０に相当する“ロー”が出力
される。これにタイミングを合わせてカラムデコーダ４
からbitsel０に“ハイ”が出力され、トランスファーゲ
ートＴr０はオンとなる（このとき、他のトランスファ
ーゲートはオフの状態である。）。これにより、“ロ
ー”は、書き込みラッチ回路２-０に入力される。書き
込みラッチ回路２-０の出力rda０は“ロー”状態が維持
される。尚、この段階では、hhprgにはＶcc（例えば、
３Ｖ）が印加され、一方、信号rdpgen０〜rdpgen３は
“ロー”状態となり、これらの信号がゲートに入力され
るトランスファーゲートＴra０〜Ｔra３はオフ状態であ
る。

【００９６】次に、第２のタイミングで、データ線ＤＬ
０に、不良アドレスデータ１に相当する“ハイ”が出力
される。これにタイミングを合わせてカラムデコーダ４
からbitsel１に“ハイ”が出力され、トランスファーゲ
ートＴr１はオンする。（このとき他のトランスファー
ゲートはオフの状態である。）。データ線ＤＬ０上の
“ハイ”は、書き込みラッチ回路２-１に入力され、こ
れにより、書き込みラッチ回路２-１の出力rda１は“ハ
イ”となり、ラッチされる。

【００９７】以上のようにしてデータの転送が終了する
と、メモリセルヘの書き込み速度をあげるため、hhprg
をＶpg（例えば、５Ｖ）に昇圧する。また、rdpgen１を
Ｖpps（例えば、７Ｖ）にし、このrdpgen１がゲートに
入力されているトランスファーゲートＴra１をオンにす
る。これにより、メモリセルｍ１１のドレインには、書
き込みラッチ回路２-０の出力rda０の“ロー”であるＶ
ss（０Ｖ）が、一方、メモリセルｍ１５のドレインに
は、書き込みラッチ回路２-１の出力rda１の“ハイ”で
あるＶpgが印加される。一方、これらのメモリセルのソ
ースは、共通ソースに接続され、フローティング状態
（オープン）となっている。

【００９８】次に、ワード線デコーダ回路５より、今度
はワード線rwl１にＶnn（例えば、−８Ｖ）が印加さ
れ、これにより、メモリセルｍ１５でＦＮトンネル現象
が発生し、フローティングゲートから電子が引き抜かれ
る（書き込みが行われる）。その結果、メモリセルｍ１
５のしきい値が低下し、２Ｖ以下になる。一方、メモリ
セルｍ１１はドレイン電圧がＶssなのでＦＮトンネル現
象は発生せず、フローテイングゲートからはほとんど電
子は引き抜かれることはなく、従って、初期の消去状態
（しきい値が４Ｖ以上）を維持する。尚、メモリセルｍ
１１とｍ１５以外で、同じワード線rwl１がコントロー
ルゲートに接続されているメモリセルでは、rdpgen０、
rdpgen２、rdpgen３がゲートに接続しているトランスフ
ァーゲートＴra０〜Ｔra３がオフであることから、これ
らのメモリセルのドレインはオープン状態であり、メモ
リセルｍ１１と同様にしきい値は４Ｖ以上を維持してい
る。

【００９９】以上、第２回目のテスト結果に基づいての
不良アドレスのデータ０、１の書き込みについて説明し
た。第３回目のテスト結果に基づいての不良アドレスの
データの書き込みを行う場合は、今度は、ワード線デコ
ーダ回路５によりワード線rwl２を選択して、メモリセ
ルｍ２２、ｍ２６に不良アドレスデータに基づいて記憶
させる。以下、同様に第４回目の書き込みは、ワード線
rwl３を選択してメモリセルｍ３３、ｍ３７に行うこと
になる。尚、これらの書き込みの際は、rdcamen信号は
“ロー”とし、この信号がゲートに入力されるトランス
ファーゲートＴrb（メモリセルアレイ１と不良アドレス
ラッチ回路３との間のトランスファーゲート）はオフ状
態にしておく。

【０１００】以上のように、異なるタイミングでの書き
込みは、異なるワード線でかつ異なるビット線（ドレイ
ンに接続）につながるメモリセルに不良アドレスデータ
の書き込み動作を行っていく。これにより、１つのワー
ド線に接続されたメモリセルヘの書き込みを１回とす
る。こうすることで、ＦＮ-ＦＮタイプのフラッシュメ
モリで問題となるゲートディスターブによるメモリセル
のしきい値の変動を回避することができる。

【０１０１】不良アドレスデータが書き込まれているデ
バイスの通常動作は、不良アドレス０１０１が、出力ra
dd０、radd４、radd１、radd５の順で表わされること以
外は、先の実施の形態１と同じであるので、説明は省略
する。また、ワード線デコーダ回路５の動作についても
同様である。

【０１０２】尚、本発明は、上述した２つの実施の形態
に限定されるものではなく、その要旨を逸脱しない範囲
において、数々変更可能であることは言うまでもない。
例えば、書き込み、消去等に使用される具体的な電圧値
は上記のものに限定されず、適宜変更可能である。ま
た、不良アドレス記憶回路内のメモリセルアレイ１の構
成（例えば、ワード線の本数、ビット線の本数等）も、
メモリセルの特性やテスト回数等を考慮して設定すれば
良い。

【０１０３】また、本発明は、低消費電力化を可能とす
るＦＮ-ＦＮタイプの不揮発性半導体メモリであり、メ
モリセルアレイのメモリセルのしきい値の高い状態を消
去状態、メモリセルのしきい値の低い状態を書き込み状
態とする不揮発性半導体メモリに有効であり、特に、 １）ＡＣＴ（AsymmeＴrical Contactless Ｔransisto
r）型フラッシュメモリ (IEDM Technical Digest, pp 269-270, 1995,“A New C
ell SＴructure forSub-quarter Micron High Density
Flash Memory”や、電気情報通信学会信学技報、ICD97
‐21, p37, 1997,“ＡＣＴ型フラッシュメモリのセンス
方式の検討”を参照） ２）ＡＮＤ型フラッシュメモリ （電気情報通信学会信学技報、ICD93−128, p37, 1993
“３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ
型セル”を参照） 3）ＤＩＮＯＲ型フラッシュメモリ （電気情報通信学会信学技報、ICD95‐38, p55, 1995
“３.３Ｖ単一電源、１６ＭビットＤＩＮＯＲ型フラッ
シュメモリ”を参照） に対して有効である。

【０１０４】

【発明の効果】以上、詳細に説明したように、本発明
は、複数に分けられて書き込みが行われる不良アドレス
記憶回路において、書き込み毎に不良アドレス記憶用メ
モリセルの異なるワード線に接続されたメモリセルに書
き込みを行うことで、メモリセルヘのゲートディスター
ブ（書き込み状態のメモリセルのしきい値の変動）を低
減でき、従って、複数のテストデータ書き込みを行って
も、信頼性の高い不良アドレス記憶回路を実現でき、不
良ビット線や不良ワード線等のアドレスを別の救済用メ
モリセルのあるアドレスに確実に置換することが出来、
大容量化する不揮発性半導体メモリの歩留り向上を果た
し、低コストでの不揮発性半導体メモリを提供できる。

【０１０５】また、ＦＮ-ＦＮタイプは、低消費電力で
のフローテイングゲートヘの電子の注入並びに放出を可
能とし、このため、電源電圧Ｖccから各種昇圧電圧を作
るチャージポンプ回路の負担が減少することで、低消費
電力化だけではなく、電源電圧も低くすることができる
ものである。ただ、ＦＮ―ＦＮタイプでの書き込み時間
の遅さから起きる、複数回にわたって書き込みが行われ
る不良アドレス記憶回路でのゲートディスターブを、本
発明の構成により低減することで、信頼性の高いＦＮ-
ＦＮタイプの不揮発性半導体メモリを提供できる。

【０１０６】また、不良アドレス記憶回路のメモリセル
アレイの全てのメモリセルを、前もって一括してしきい
値の高い状態にしておくことで、複数回に分けて異なる
ワード線のメモリセルに書き込んでも、同じビット線に
接続された複数のメモリセルの中から書き込まれていな
いメモリセル（しきい値が高い状態）の影響を受けるこ
となく、書き込まれたメモリセル（しきい値の低い状
態）があれば、データとして有効に出力することが出来
る。従って、複数回のテストの結果をその都度、異なる
ワード線と異なるビット線のメモリセルに書き込んで記
憶させることが出来ると共に、不良アドレス記憶回路内
の書き込みが行われた全てのワード線に、読み出し電圧
（消去状態のしきい値と書き込み状態のしきい値のほぼ
中間値）を印加することで、デバイスヘの電源投入時に
一括して、これら不良アドレスデータを出力することが
出来る。

【０１０７】この読み出し電圧には、電源電圧Ｖccを用
いることで、新たに電圧発生回路を設けることなく、読
み出し電圧を得ることが出来る。また、メモリセルのし
きい値の高い状態を、電源電圧Ｖccより高く設定するこ
とで、（電源投入時を含む）通常のデバイス動作時にお
いて、不良アドレス記憶回路のメモリセルのワード線に
読み出し電圧（例えば、Ｖcc）を印加してもメモリセル
をオフ状態とすることが出来、また、しきい値を十分高
くすることで、読み出しマージンとなる。

【０１０８】また、不良アドレスデータ記憶回路のメモ
リセルをアレイ構成にすることで、テスト回数への自由
度を持たせると共に、このアレイ化によりメモリセル配
列パターンを均一化することで、露光等での製造条件を
均一化でき、本来のメモリセルの特性に近く、かつ、特
性のばらつきを減らして構成できる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態を示す回路図。

【図２】 本発明の第２の実施の形態を示す回路図。

【図３】 上記第１および第２の実施形態で用いられる
不良アドレスラッチ回路の一例を示した回路図。

【図４】 上記第１および第２の実施形態で用いられる
書き込みラッチ回路の一例を示した回路図。

【図５】 上記第１および第２の実施形態における電源
オン時のノードの波形を示す図。

【図６】 上記第１および第２の実施形態で用いられる
ワード線デコーダ回路の一例を示した回路図。

【図７】 図６のワード線デコーダ回路で用いられるド
ライバー回路の回路図。

【図８】 図６のワード線デコーダ回路で用いられる負
電圧レベルシフターの回路図。

【図９】 従来のヒューズを用いた不良アドレスを記憶
するための回路を示す図。

【図１０】 不揮発性半導体メモリセルを用いて不良ア
ドレスの各ビットを記憶する従来の回路を示す図。

【図１１】 ＦＮ−ＦＮタイプの不揮発性半導体メモリ
セルを用いて不良アドレスの各ビットを記憶する回路を
示す図。

【図１２】 チャネルホットエレクトロンを用いて書き
込むタイプのフラッシュメモリの書き込み時のゲートデ
ィスターブを説明する図。

【図１３】 ＦＮ−ＦＮタイプのフラッシュメモリの書
き込み時のゲートディスターブを説明する図。

【符号の説明】

１…メモリセルアレイ、２…書き込みラッチ回路、３…
不良アドレスラッチ回路、４…カラムデコーダ、５…ワ
ード線デコーダ回路、rwl０〜rwl３…ワード線、bl０〜
bl７…ビット線。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 冗長機能を有する不揮発性半導体メモリ
   装置のメモリセルアレイに不良部分があった場合に、上
   記不良部分のアドレスデータを記憶する不良アドレスデ
   ータ記憶回路であって、 行と列に配置された電気的に書き込み及び消去可能なメ
   モリセルと、 各行のメモリセルにそれぞれ接続される複数のワード線
   と、 各列のメモリセルにそれぞれ接続される複数のビット線
   と、 ビット線を選択するビット線選択手段と、 不良アドレスデータの書き込み動作のたびに異なるワー
   ド線を選択するワード線選択手段とを備えたことを特徴
   とする不良アドレスデータ記憶回路。
2. 【請求項２】 請求項１に記載の不良アドレスデータ記
   憶回路において、 上記ビット線選択手段は、同一ビット線につながるメモ
   リセルに書き込みが行なわれないよう、書き込み毎に異
   なるビット線を選択することを特徴とする不良アドレス
   データ記憶回路。
3. 【請求項３】 請求項１または２に記載の不良アドレス
   データ記憶回路において、 メモリセルの消去動作、書き込み動作がともにファウラ
   ー−ノーデハイム・トンネリング現象を用いて行なわれ
   ることを特徴とする不良アドレスデータ記憶回路。
4. 【請求項４】 請求項３に記載の不良アドレスデータ記
   憶回路において、 不良アドレスデータの書き込みの前に、上記ワード線選
   択手段によりすべてのワード線が選択されて、すべての
   メモリセルが、書き込みデータの読み出し時にワード線
   に印加される読み出し電圧の値よりしきい値が高い状態
   にされると共に、書き込みが行なわれなかったメモリセ
   ルは、不良アドレスデータ書き込み動作後もこのしきい
   値の高い状態を保持することを特徴とする不良アドレス
   データ記憶回路。
5. 【請求項５】 請求項１乃至４にのいずれか１つに記載
   の不良アドレスデータ記憶回路において、 書き込みデータの読み出し時には、上記ワード線選択手
   段は書き込みが行なわれたメモリセルがつながるワード
   線をすべて選択して読み出し電圧をこれらのワード線に
   印加することを特徴とする不良アドレスデータ記憶回
   路。
6. 【請求項６】 請求項４または５に記載の不良アドレス
   データ記憶回路において、 上記読み出し電圧は電源電圧であることを特徴とする不
   良アドレスデータ記憶回路。
7. 【請求項７】 冗長機能を有する不揮発性半導体メモリ
   装置のメモリセルアレイに不良部分があった場合に、行
   と列に配置された電気的に書き込み及び消去可能なメモ
   リセルと、各行のメモリセルにそれぞれ接続される複数
   のワード線と、各列のメモリセルにそれぞれ接続される
   複数のビット線とを有し、上記不揮発性半導体メモリ装
   置に含まれる不良アドレスデータ記憶回路に上記不良部
   分のアドレスデータを書き込むための方法であって、 上記複数のワード線をすべて選択することにより、上記
   不良アドレスデータ記憶回路内のメモリセル全てを一括
   して消去する第１のステップと、 複数のワード線のうちの１つを選択すると共に、書き込
   むべきアドレスデータのビット数に応じた数のビット線
   を選択し、この選択したワード線およびビット線につな
   がるメモリセルにアドレスデータを書き込む第２のステ
   ップとを備え、 上記第２のステップを繰り返し行なう場合には、既に選
   択されたワード線とは異なるワード線を選択することに
   より、不良アドレスデータの書き込みごとに、異なるワ
   ード線につながるメモリセルに書き込みを行うことを特
   徴とする書き込み方法。
8. 【請求項８】 請求項７に記載の書き込み方法におい
   て、 上記第２のステップが繰り返えし行なわれるとき、同一
   ビット線につながるメモリセルに書き込みが行なわれな
   いよう、書き込み毎に異なるビット線を選択することを
   特徴とする書き込み方法。
9. 【請求項９】 請求項７または８に記載の書き込み方法
   において、 上記第１のステップにおけるメモリセルの消去動作およ
   び上記第２のステップにおける書き込み動作をともに、
   ファウラー−ノーデハイム・トンネリング現象を用いて
   行なうことを特徴とする書き込み方法。
10. 【請求項１０】 請求項９に記載の書き込み方法におい
    て、 上記第１のステップにおいて、すべてのメモリセルを読
    み出し電圧よりも高いしきい値を有する状態にし、上記
    第２のステップで書き込みを行わないメモリセルに上記
    高いしきい値を保持させることを特徴とする書き込み方
    法。
11. 【請求項１１】 請求項１０に記載の書き込み方法にお
    いて、 上記読み出し電圧は電源電圧であることを特徴とする書
    き込み方法。