KR960007363Y1

KR960007363Y1 - 반도체 메모리

Info

Publication number: KR960007363Y1
Application number: KR2019960700002U
Authority: KR
Inventors: 나오또 도미타; 쥰이찌 미야모또
Original assignee: 가부시기가이샤 도오시바; 아오이 죠이찌
Priority date: 1990-10-02
Filing date: 1991-10-02
Publication date: 1996-08-28
Also published as: KR960001307B1; US5430678A; EP0503100A4; JP2619170B2; EP0503100A1; DE69129492D1; WO1992006475A1; US5432745A; DE69129492T2; EP0503100B1

Abstract

요약없음

Description

[고안의 명칭]

반도체 메모리

[도면의 간단한 설명]

제1도는 종래 EPROM의 일부를 나타낸 회로도

제2도는 접지전위로의 전류 리크패스가 있는 것과 같은 불량 비트선이 존재하는 EPROM의 일부를 나태낸 회로도

제3도는 본 고안의 제1 실시예에 관한 EPROM의 개락적인 구성을 나타낸 블럭도

제4도는 제3도에 나타낸 EPROM의 일부 구체적 구성을 나타낸 회로도

제5도는 제3도에 나타낸 EPROM의 메모리셀 구성을 나타낸 단면도

제6도는 제3도에 나타낸 EPROM의 일부 구체적 구성을 나타낸 회로도

제7도는 본 고안의 제2실시예에 관한 EPROM의 개략적인 구성을 나타낸 블록도

제8도는 본 고안의 제3실시예에 관한 DRAM의 개략적인 구성을 나타낸 회로도

제9도는 본 고안의 제4실시예에 관한 EPROM의 개략적인 구성을 나타낸 회로도

제10도는 제9도에 나타낸 EPROM의 일부 구체적 구성을 나타낸 회로도

제11도는 제9도에 나타낸 EPROM의 일부 구체적 구성을 나타낸 회로도

제12도는 제10도에 나타낸 회로의 신호의 진리치(眞理値)상태를 나타낸 도면

제13도는 제11도에 나타낸 회로의 신호의 진리치상태를 나타낸 도면

제14도는 본 고안의 제5실시예에 관한 EPROM의 개략적인 구성을 나타낸 회로도

제15도는 본 고안의 제6실시예에 관한 EPROM의 개략적인 구성을 나타낸 회로도이다.

[고안의 상세한 설명]

[기술분야]

본 고안은 반도체 메모리에 관한 것으로, 특히 메모리셀에 있어서의 드레인측의 데이터 유지특성을 알기 위한 신뢰성시험{드레인 스트레스시험(drain stress test)} 혹은 번 인(burn-in) 시험을 하는 기능을 가진 메모리에 관한 것이다.

[배경기술]

반도체 메모리의 1종인 EPROM(Electricaly Programmable and Erasable ROM)에 있어서, 통상 사용되는 메모리셀은 콘크롤 게이트와 플로팅 게이트의 2중 게이트구조를 가진 트랜지스터로 구성된다.

이 메모리셀에 대하여 데이터를 기록할 경우에는 콘트롤 게이트에 접속된 워드선과 드레인에 접속된 비트선에 고전위{기록전위(VPP)}가 인가된다, 또한, 소스는 접지전위에 고정되어 있다.

상기 고전위의 인가에 의해서, 메모리셀의 채널영역의 드레인 근방에 고전계가 인가되어 채널 핫 일렉트론(channel hot electron)이 발생하고, 이 핫 일렉트론이 콘트롤 게이트에 인가된 고전위에 의해서 플로팅 게이트에 주입된다. 플로팅 게이트에 핫 일렉트론이 주입된 메모리셀은 콘트롤 게이트에서 본 역치가 상승하는 것이 되며, 이 역치의 변화에 의하여 데이터를 기억한다.

상기한 바와 같은 구조를 가진 메모리셀를 어레이상으로 복수개 배치된 EPROM의 일부 구성을 제1도에 나타낸다. 제1도에 있어서, M1∼M4는 메모리셀, WL1 및 WL2는 워드선, BL1 및 BL2는 비트선, 1A와 1B는 각각 컬럼디코더, 2∼5는 컬럼디코더의 디코드신호, 6은 로우디코더이다.

또, D1, D2, H1, H2는 비트선 선택용 트랜지스터, S는 기록용 트랜지스터이다.

통상의 데이터 기록모드 및 판독모드에 있어서는, 컬럼디코더(1A, 1B)에서의 디코드신호 (2∼5)에 따라서 1개의 비트선이 선택되도록 비트선 선택용 트랜지스터(D1, D2, H1, H2)가 선택 구동된다.

지금 메모리셀(M1)에 데이터를 기록하는 경우라고 가정한다면, 비트선(BL1)과 워드선(WL1)이 선택되어 각각에 고전위가 인가된다. 이때 드레인이 상기 선택된 비트선(BL1)에 접속되어 있는 다른 메모리셀(M2)은 비(非) 선택상태이며, 그 콘트롤 게이트는 접지전위이면서 비트선(BL1)에 접속된 드레인에는 고전위가 인가되게 된다. 이러한 상태는 1개의 비트선에 접속된 메모리셀의 개수가 N개라면 (N-1)개 발생할 수 있다.

이러한 상태의 메모리셀은 드레인에 전기적 스트레스가 가해지게 되며, 그 게이트 산화막의 막질이 나쁜 경우에는 플로팅 게이트에 주입되어 있던 엘렉트론이 빠져나갈 가능성이 있고, 한번 기록된 데이터가 지워져 버릴 가능성이 있다.

그래서, 메모리셀에 있어서의 드레인측의 데이터 유지특성을 알기 위한 신뢰성시험이 실시되고 있다. 이 시험은 모든 메모리셀은 데이터를 기록한 후 비트선에 고전위를 인가하여 워드선을 비선택상태로 함으로써 실시되는데, 모든 메모리셀에 대하여 시험을 하기 위해서는, 컬럼어드레스핀이 n개인 경우에 2ⁿ개의 비트선을 시험할 필요가 있다. 이 경우, 각 비트선에 대하여 시험을 반복하게 되면 시험시간이 너무 길어지기 때문에, 종래에는 시험기간을 단축하기 위해서 EPROM내에 내부시험기능을 구비토록 하고 있다.

이 내부기험기능을 사용하는 테스트모드에서는, 제1도에 나타낸 컬럼디코더(1A, 1B)에서 출력되는 모든 디코드신호가 모두 H 레벨로 되어 모든 비트선 선택용 트랜지스터(D1, D2, H1, H2)가 동시에 도통상태로 된다.

또한, 기록용 트랜지스터(S)의 드레인과 게이트에는 데이터를 기록할 때와 마찬가지로 기록용 고전위(VPP)가 이가된다.

이때, 비트선(BL1)에 접속된 메모리셀(M1, M2)의 양 게이트는 모두 접지전위로 되어 있기 때문에, 양 메모리셀이 모두 비도통상태로 되어 있으므로 같은 레벨의 전위가 양 메모리셀의 드레인에 인가되며, 그 후 신뢰성이 체크된다.

그외 모든 비트선에 있어서도 상기 비트선(BL1)과 같다.

그런데, 제2도에 나타낸 바와 같이 비트선(BL2)에는 불량 리크패스(leak pass)(7)가 존재하므로, 이 비트선 전위에서 접지전위에 대한 전류리크패스가 있는 것과 같은 불량이 존재하는 경우를 생각할 수 있다. 또한, 제2도에서는 설명의 간략화를 위하여 메모리셀을 생략하였다. 이 불량 리크패스는 비트선 및 메모리셀의 드레인과 기판 혹은 워드선간의 쇼트등 여러가지 원인을 생각할 수 있다.

이러한 리크패스가 존재하는 EPROM은 일반적으로 불량품으로서 처리되지만, 컬럼리던던시회로가 있으면 완성품으로 하는 것이 가능하다. 즉, 미리 퓨즈에 프로그램하여, 비트선 선택용 트랜지스터(D1 및 H2)가 선택된 것과 같은 어드레스가 입력된 경우에 양 트랜지스터(D1, H2) 대신에 리던던시 선택 트랜지스터(DR)가 선택되도록 하면 불양 비트선(BL2)을 리던던시 비트라인(BLR)으로 치환할 수 있다.

그러나, 이와 같은 불량이 있는 EPROM에 대하여 상기한 스트레스시험을 하였을 경우, 기록용 트랜지스터(S)의 드레인에 부여된 기록전위(VPP)에서 기록용 트랜지스터(S) 및 비트선 선택용 트랜지스터(D1, H2)를 통하고, 비트선(BL2) 및 불량 리크패스(7)를 통하여 접지전류까지의 전류리크패스가 형성된다.

이와 같이 되면, 상기 기록용 트랜지스터(S), 비트선 선택용 트랜지스터(D1) 및 이것들을 접속하는 배선의 기생저항등에 의한 전압강하에 의해서 기록용 트랜지스터(S)의 소스가 접속되어 있는 노드(11')의 전위는 제1도에 나타낸 기록용 트랜지스터(S)의 소스가 접속되어 있는 노드(11)의 전위이하로 되며, 또한 제2도에 나타낸 비트선 선택용 트랜지스터(D1)의 소스가 접속되어 있는 노드(12)의 전위는 상기 노드(11')의 전위보다 낮아진다.

스트레스시험을 할 때에는 모든 비트선에 노드(11)와 동등한 전위가 인가될 필요가 있다.

그러나, 제2도의 경우, 불량 리크패스(7)가 있는 비트선(BL2)의 전위는 물론이고 정상인 비트선(BL1)에도 노드(12)와 같은 전위밖에는 인가되지 않게 되므로, 비트선(BL1)에 접속된 메모리셀에 대해서는 충분한 스트레스시험이 실시되지 않게 된다.

제2도에서는 설명의 간략화를 위하여 노드(12)에 2개의 비트선이 접속되어 있는 상태를 나타내었으나,. 실제로는 8개, 16개의 비트선이 접속되어 있다. 따라서 노드(11')의 전위가 노드(11)의 전위이하로 되면, 노드(11')와 비트선 선택용 트랜지스터(D1) 이외에서 접속되는 비트선에 대해서도 스트레스시험시의 비트선으로의 인가전압을 불충분한 레벨로 된다.

결국, 기록용 트랜지스터(S)에 의하여 기록전위(VPP)가 공급되는 모든 비트선에 대하여, 그 중 1개라도 상기한 바와 같은 접지전위로의 리크패스를 가진 불량 비트선이 존재하면, 모든 비트선의 인가스트레스가 불충분한 레벨로 되고, 따라서 메모리셀에 있어서의 드레인측의 데이터 유지의 신뢰성이 불충분하면서도 스트레스시험을 패스하는 셀이 발생될 가능성이 있다.

접지전위로의 리크패스를 가진 불량 비트선은, 테스트하여 검출하고 리던던시기능을 사용하여 정상적인 컬럼으로 치환하는 것이 가능하다. 그러나, 드레인측의 데이터 유지특성이 불충분함에도 불구하고 스트레스시험시의 스트레스가 불충분하기 때문에 패스된 불량 셀이 있어도 이것이 검출되지 않게 된다.

따라서, 접지전위로의 리크패스를 가지는 EPROM은 컬럼리던던시 기능을 이용하여 구제할 수 있음에도 불구하고 불량품으로 되고 있다.

한편, 상기한 바와 같은 문제는 DRAM등에 있어서 번 인시험을 할 때에도 발생한다. 즉, 번 인시험에서는 워드선에 통상의 전원전위보다도 높은 전위가 인가된다.

이때, 각 메모리셀의 게이트에 고전계가 인가되어 내압불량의 게이트산화막이 파괴된다. 그리고, 이 게이트 산화막이 파괴된 메모리셀이 접속되어 있는 워드선은, 그후 리던던시용 워드선으로 치환된다. 그런데, 이 번 인 시험을 할 때에는 1개의 외부단자에서 공급되는 고전위가 모든 워드선에 병렬적으로 인가된다. 그러나, 어느 특정의 워드선에서 접지위치에 대하여 전류리크패스가 존재하면, 번 인 시험을 할때에 상기 스트레스시험의 경우와 마찬가지로 모든 워드선이 인가스트레스가 불충분한 레벨로 되어 번 인시험을 패스하는 워드선이 발생될 가능성이 있다.

상기한 바와 같은 EPROM에서는 모든 비트선중 1개라도 접지전위로의 리크패스를 가진 불량 비트선이 존지하면, 모든 비트선의 인가스트레스가 불충분한 레벨로 되어 메모리셀에 있어서의 드레인측의 데이터 유지의 신뢰성이 불충분하면서도 스트레스시험을 패스하는 셀이 발생될 가능성이 있고, 리던던시기능을 이용하여 구제할 수 있음에도 불구하고 불량품으로 된다는 문제가 있다.

마찬가지로 DRAM에 있어서도, 모든 워드선중 1개라도 접지전위로의 리크패스를 가진 불량 워드선이 존재하면, 모든 워드선의 인가스트레스가 불충분한 레벨로 되어 번 인시험을 패스하는 워드선이 발생될 가능성이 있고, 리던던시기능을 이용하여 구제할 수 있음에도 불구하고 불량품으로 된다는 문제가 있다.

본 고안의 제1목적은 메모리셀에 있어서의 드레인측의 데이터 유지 신뢰성체크의 스트레스시험을 할 때에, 어느 비트선이 불량이라 하더라도 이것 이외의 정상적인 비트선 그 비트불량을 포함하는 블록 이외의 정상적인 비트선에는 정규의 스트레스전위가 인가되어 올바른 신뢰성체크를 할수 있는 반도체 메모리를 제공함에 있다.

본 고안의 제2목적은 메모리셀의 게이트산화막의 내압체크를 위한 번 인시험을 할 때에, 어느 워드선이 불량이라 하더라도 이것 이외의 정상적인 워드선에는 정규의 고전위가 인가되어 올바른 번 인시험을 할 수 있는 반도체 메모리를 제공함에 있다.

[고안의 개시]

본 고안에 관한 반도체 메모리는 M개(M은 정의 정수)마다 N개(N은 정의 정수)의 그룹으로 나눠지며, 각각 EPROM셀과 같은 메모리셀이 접속된 M×N개의 비트선과; 제1노드에 전압을 부여하는 전압공급수단과; N개의 제1제어선; M개의 제2제어선과; 각 일단이 상기 제1노드에 공통으로 접속되며, 상기 N개의 제1제어선의 신호에 의거하여 도통제어되는 N개의 제1스위치와; 상기 N개의 비트선 그룹의 1개마다 각각 M개 설치되며, 각 일단이 상기 N개의 제1스위치의 각 타단에 접속되며, 각 타단이 대응하는 비트선 그룹내의 M개의 비트선에 각각 접속되며, 상기 M개의 제2 제어선의 신호에 의거하여 도통제어되는 M×N개의 제2스위치를 구비한 반도체 메모리에 있어서, 상기 N개의 제1스위치가 모드 도통하도록 신호를 상기 N개의 제1제어선에 부여하고, 동시에 불량 비트선에 접속된 제2스위치가 비도통이 되고 이것 이외의 제2스위치가 모두 도통하도록 신호를 상기 M개의 제2제어선에 부여함과 아울러, 제2스위치를 통하여 간접적으로 불량 비트선에 접속된 제1스위치가 비도통이 되고 이것 이외의 제1스위치가 도통하도록 신호를 상기 N개의 제1제어선에 부여하고, 동시에 불량 비트선에 접속된 제2스위치가 도통하고 이것 이외의 제2스위치가 비도통이 되도록 신호를 상기 M개의 제2제어선에 부여하는 제어회로를 구비한 구성으로 되어 있다.

상기한 구성에 의하면, 데이터 유지 신뢰성시험을 할 때에 접지전위로의 전류리크패스가 있는 것과 같은 불량이 있는 제2배선이 존재하더라도 이것 이외의 정상적인 제2배선에만 스트레스전위를 인가하는 것이 가능하게 된다.

[고안을 실시하기 위한 최량의 형태]

이하 도면을 참조하여 본 고안의 실시예를 상세하게 설명한다.

제3도는 본 고안의 제1실시예에 관한 EPROM의 일부 구성을 나타낸 블록도이다.

제3도에 있어서, 20은 메모리셀(M)이 복수개 형성되며, 이들 복수의 메모리셀(M)이 매트릭스상으로 배치된 메모리셀 어레이이다. 상기 메모리셀 어레이(20)내에는 복수의 워드선(WL1∼WLm)과 복수의 비트선(BL1∼BLn)이 서로 직교하도록 형성되어 있으며, 이들 워드선(WL1∼WLm)과 비트선(BL1∼BLn)의 각 교차점에 상기 메모리셀(M)이 각각 배치되어 있다.

상기 복수의 비트선(BL1∼BLn)은 비트선 선택회로(21)에 접속되어 있다. 이 비트선 선택회로(21)는 상기 복수의 비트선(BL1∼BLn)을 선택하는 것이다.

22는 상기 복수의 각 비트선(BL1∼BLn)에 전압을 공급하기 위한 기록전위를 발생하는 전위공급회로이고, 이 전위공급회로(22)는 상기 비트선 선택회로(21)를 통하여 상기 복수의 비트선(BL1∼BLn)과 접속되어 있다.

23은 상기 복수의 비트선(BL1∼BLn)중에 불량 비트선이 존재할 경우, 이 불량 비트선과 치환되어 사용되는 복수의 리던던시 비트선(BLR1∼BLRi)을 가진 리던던시용 메모리셀 어레이이다. 상기 리던던시용 메모리셀 어레이(23)내에는 리던던시용 메모리셀(M)이 복수개 형성되어 있으며, 이들 복수의 메모리셀(M)은 상기 워드선(WL1∼WLm)과 상기 리던던시 비트선(BLR1∼BLRi)이 서로 직교하는 각 교차점에 각각 배치되어 있다.

상기 복수의 리던던시 비트선(BLR1∼BLRi)은 리던던시 선택회로(24)를 통하여 상기 전위공급회로(22)에 접속되어 있다. 상기 리던던시 선택회로(24)는 상기 복수의 리던던시 비트선(BLR1∼BLRi)을 선택하는 것이다.

25는 상기 메모리셀 어레이(20)내의 복수의 비트선중에 접지전위에 대한 리크패스가 발생하는 불량 비트선을 포함하는 불량 비트선이 존재할 경우에, 이 불량 비트선에 대응하는 어드레스번지가 기억되는 불량번지 기억회로이다. 이 불량번지 기억회로(25)에서의 번지의 기억은, 예를 들면 복수의 폴리실리콘퓨즈가 형성되어 이들 복수의 퓨즈를 입력데이터에 따라서 선택적으로 절단함에 의해서 기억되거나, 혹은 복수의 EPROM셀이 형성되어 이들 EPROM셀에 대한 데이터의 기록동작에 의해서 기억되는 것이다. 이 불량번지 기억회로(25)는 제어회로(26)에 접속되어 있다.

제어회로(26)에는 상기 불량번지 기억회로(25)에 기억되어 있는 번지 이외에 상기 복수의 비트선(BL1∼BLn)을 선택할 때에 입력되는 어드레스신호, 메모리셀에 있어서의 드레인측의 데이터 유지특성을 알기 위해서 신뢰성시험을 하기 위한 테스트모드로 설정하기 위한 테스트모드신호가 공급된다.

그리고, 이 제어회로(26)에서의 출력은 상기 비트선 선택회로(21) 및 리던던시 선택회로(24)에 공급되며, 양 회로(21, 24)의 선택동작이 제어회로(26)에서의 출력에 따라서 제어된다.

제4도는 상기 제3도에 나타낸 EPROM에 있어서의 메모리셀 어레이(20), 비트선 선택회로(21) 및 전위공급회로(22)의 상세한 구성을 나타내고 있다.

메모리셀 어레이(20)내에 형성된 상기 복수의 메모리셀(M)은 각각 플로팅 게이트 및 콘트롤 게이트로 이루어지는 2중 게이트구조를 가진 MOS 트랜지스터로 구성되어 있다. 상기 각 메모리셀(M)의 드레인은 상기 복수의 비트선(BL1∼BLn)중 어느 1개의 접속되고, 콘트롤 게이트는 상기 복수의 워드선(WL1∼WLm)중 어느 1개에 접속되고, 또한 드레인은 일정 전위, 예를 들면 접지전위가 공급되는 노드에 병렬로 접속되어 있다.

상기 비트선 선택회로(21)내에는 상기 비트선(BL1∼BLn)에 대응하는 수의 비트선 선택용 트랜지스터(H1∼Hn)가 형성되어 있다. 이들 비트선 선택용 트랜지스터(H1∼Hn)의 소스는 공통으로 접속되며, 이 공통 소스는 상기 전위공급회로(22)에 접속되어 있다. 또, 상기 트랜지스터(H1∼Hn)의 드레인은 상기 비트선(BL1∼BLn)에 각각 접속되어 있다. 그리고, 상기 비트선 선택용 트랜지스터(H1∼Hn)의 게이트에는 상기 제어회로(26)의 복수의 각 출력이 공급된다.

전위공급회로(22)는 트랜지스터(S)로 구성되어 있다. 이 트랜지스터(S)는 소스가 기록용 고전위(VPP)에 접속되고, 드레인이 상기 비트선 선택회로(21)내의 트랜지스터(H1∼Hn)의 공통 소스에 접속되어 있다. 그리고, 이 트랜지스터(S)의 게이트에는 테스트모드로 할 때에 고전위(VPP)가 공급된다.

상기 메모리셀 어레이(20)내에 형성된 각 메모리셀용 트랜지스터가 N채널형인 경우의 구체적인 소자 구조가 제5도에 도시되어 있다. 제5도에 있어서, P형 반도체기판(30)의 표면영역에는 N⁺형 확산영역이 되는 소스영역(31) 및 드레인영역(32)이 형성되어 있다. 또 상기 소스영역(31)과 드레인영역(32) 사이에 존재하는 채널영역(33) 상측에는 게이트절연막(34)을 통하여 플로팅 게이트(35)가 형성되어 있다. 또한, 상기 플로팅 게이트(35) 상측에는 게이트절연막(36)을 통하여 콘트롤 게이트(37)가 형성되어 있다.

그리고, 상기한 바와 같이 2중 게이트 구조를 포함하는 기판의 표면위에는 보호절연막(38)이 형성되어 있다.

제6도는 상기 제어회로(26)의 내부구성에 대한 일부 상세한 설명을 상기 비트선 선택회로(21)와 함께 나타내고 있다. 단, 이 제어회로(26)는 상기 메모리셀 어레이(20)내에 비트선이 4개 형성되어 있는 경우, 즉 상기 n의 수가 4인 경우를 예시하고 있다. 따라서, 이 경우, 상기 비트선 선택회로(21)내에는 4개의 비트선 선택용 트랜지스터(H1∼H4)가 형성되어 있다. 도시한 바와 같이 상기 제어회로(26)에는 컬럼디코더(27)와 테스트용 컬럼디코더(28)가 형성되어 있다.

또한, 상기 컬럼디코더(27)내에는 상기 4개의 비트선 선택용 트랜지스터(H1∼H4)에 대응하여 4개의 3입력 AND 게이트(41∼44)가 형성되어 있다. 이들 4개의 AND 게이트(41∼44)의 출력은 상기 비트선 선택회로(21)내의 4개의 비트선 선택용 트랜지스터(H1∼H4)의 게이트에 각각 공급된다.

상기 4개의 AND 게이트(41∼44)에는 각각 2비트의 컬럼비트어드레스신호와 상기 테스트용 컬럼디코더(28)의 출력이 공급된다.

예를 들면 상기 비트선 선택용 트랜지스터(H1)의 게이트를 구동하는 AND 게이트(41)에는 A0와 A1으로 된 2비트의 비트어드레스신호 및 테스트용 컬럼디코더(28)의 출력이 공급된다. 마찬가지로 AND 게이트(42)에는 /A0와 A1으로 된 2비트의 비트어드레스신호 및 테스트용 컬럼디코더(28)의 출력이 공급된다.

AND 게이트(43)에는 A0와 /A1으로 된 2비트의 비트어드레스신호 및 테스트용 컬럼디코더(28)의 출력이 공급된다. 또한 AND 게이트(44)에는 /A0와 /A1으로 된 2비트의 비트어드레스신호 및 테스트용 컬럼디코더(28)의 출력이 공급된다. 이들 각 2비트의 비트어드레스신호는 통상의 데이터 판독 및 기록모드일 때에는 외부에서 입력되는 컬럼어드레스신호에 따른 논리레벨로 설정되는 것이지만, 상기 스트레스시험을 하기 위한 테스트 모드일 때는 모두 논리 1로 설정된다.

상기 테스트용 컬럼디코더(28)내에는 상기 4개의 비트선 선택용 트랜지스터(H1∼H4)에 대응하여 4개의 2 입력 NAND 게이트(45∼48)가 형성되어 있다. 이들 4개의 2입력 NAND 게이트(45∼48)에는 상기 불량번지 기억회로(25)에 기억되어 있는 번지가 2비트의 신호로서 각각 공급된다. 즉, NAND 게이트(45)에는 F0와 F1이, NAND 게이트(46)에는 /F0와 F1이 NAND 게이트(47)에는 F0와 /F1이, NAND 게이트(48)에는 /F0와 /F1이 각각 공급된다.

또, 제어회로(26)에는 통상의 데이터 기록동작시 및 데이터 판독동작시에 불량이 발생된 메모리셀 어레이(20)내의 특정 비트선을 선택하기 위한 컬럼어드레스신호가 입력되면, 이 불량 비트선 대신에 리던던시용 메모리셀 어레이(23)내의 복수의 리던던시 비트선(BLR1∼BLRi)중 1개가 선택되도록 리던던시 선택회로(24)를 제어하는 기능을 가진 것이다.

그러나, 이와 같은 데이터 판독/기록시의 통상동작모드에 있어서의 리던던시기능은 잘 알려져 있으므로 그 부분의 구성은 생략하였다.

이와 같은 구성으로 된 메모리에 있어서, 스트레스시험을 하기 전에 미리 메모리셀 어레이(20)내의 복수의 비트선중에 접지위치로의 리크패스가 발생하는 불량 비트선이 존재한다면, 이 불량 비트선에 대응하는 번지가 상기 불량번지 기억회로(25)에 기억된다. 예를 들면, 제3도에 나타낸 비트선(BL1)에 리크패스가 발생하였다면, 이 비트선에 대응하는 번지가 불량번지 기억회로(25)에 기억된다.

그리고, 드레인 스트레스시험을 하기 위해서, 상기 제어회로(26)에 공급되는 테스트모드신호가 테스트상태로 설정되면 드레인 스트레스시험이 개시된다.

이때, 상기 불량번지 기억회로(25)에서 출력되는 각 2비트 신호중 불량 비트선(BL1)에 대응하는 번지의 F0와 F1이 모두 1로 되고, 이 2비트 신호를 받는 NAND 게이트(45)의 출력이 0으로 된다. 또 이때, 테스트용 컬럼디코더(28)내의 다른 3개의 NAND 게이트(45∼48)에 입력되는 각 2비트 신호중 적어도 일측은 0으로 되고, 이들 3개의 NAND 게이트(45∼48)의 출력은 모두 1로 된다. 한편, 이 드레인 스트레스시험을 할 때는, A0,/A0, A,/A1로 된 비트어드레스신호가 모두 1로 설정되기 때문에, 컬럼디코더(27)내의 4개의 AND 게이트(41∼44)중 AND 게이트(41)의 출력만이 0으로 되고 나머지 AND 게이트(42∼44)의 출력은 모두 1로 된다.

따라서, 비트선 선택회로(21)내의 4개의 비트선 선택용 트랜지스터(H1∼H4)중 상기 불량 비트선(BL1)이 접속되어 있는 트랜지스터(H1)은 오프(OFF)되고, 불량이 발생하지 않은 나머지3개의 비트선(BL2∼BL4)에 접속되어 있는 트랜지스터(H2∼H4)은 온(ON) 된다.

또, 드레인 스트레스시험을 할 때에는 상기 전위공급회로(22)내의 트랜지스터(S)의 소스 및 게이트에 고전위(VPP)가 공급되기 때문에, 이 고전위(VPP)는 상기 불량 비트선(BL1)을 제외한 나머지 3개의 비트선(BL2∼BL4)에 스트레스전위로서 공급된다.

이와 같이 상기 제1 실시예에서는 드레인 스트레스시험을 할 때에, 불량 비트선에는 드레인 스트레스를 인가하지 않고, 그외 비트선에는 드레인 스트레스를 인가할 수 있다.

또한, 상기 제1실시예에서는 특별히 설명하지 않았으나, 드레인 스트레스시험을 할 때에는 리던던시용 메모리셀 어레이(23)내의 리던던시 비트선(BLR1∼BLRi)에 대해서도 드레인 스트레스가 인가되는 것이다.

또, 통상의 데이터 기록작동시나 판독동작시에도 상기 불량 비트선(BL1)을 선택하는 것과 같은 컬럼어드레스 신호가 공급되었다 하더라도 컬럼디코더(27)내의 AND 게이트(41)의 출력이 0이 되므로 불량 비트선(BL1)은 선택되지 않는다. 또, 이 불량 비트선(BL1) 대신에 리던던시용 메모리셀 어레이(23)내의 리던던시 비트선(BLR1∼BLRi)중 하나가 선택된다.

제7도는 본 고안의 제2실시예에 관한 EPROM의 일부 구성을 나타낸 블록도이다. 제2실시예의 EPROM이 상기 제3도에 나타낸 제1실시예의 EPROM과 다른점은 불량번지 기억회로(25)를 형성하지 않고 상기 신호(F0, F0/, F1, /F1)등을 메모리의 외부에서 제어회로(26)로 공급하도록 구성한 것이다.

또한, 이 경우 제어회로(26)에는 이들 신호를 래치하는 래치회로(27)를 내장하고 있다.

제8도는 본 고안을 DRAM에 실시한 제3실시예의 구성을 나타낸 블록도이다.

제8도에 있어서, 50은 다이나믹형 메모리셀(M)이 복수개 형성되어 있으며, 이들 복수의 메모리셀(M)이 매트릭스상으로 배치된 메모리셀 어레이이다. 상기 메모리셀 어레이(50)내에는 복수의 워드선, 예를 들면 4개의 워드선(WL1∼WL4)과 복수의 비트선(BL1∼BLn)이 서로 직교하도록 형성되어 있으며, 이들 워드선(WL1∼WL4)과 비트선(BL1∼BLn)의 각 교차점에 상기 메모리셀(M)이 각각 배치되어 있다. 상기 4개의 워드선(WL1∼WL4)은 워드선 선택회로(51)에 접속되어 있다. 이 워드선 선택회로(51)는 상기 4개의 워드선(WL1∼WL4)을 선택하는 것이다.

52는 상기 번 인시험시에 복수의 각 워드선(WL1∼WL4)에 전위를 공급하기 위한 고전위(VPP)가 공급되는 전위공급단자이며, 이 전위공급단자(52)는 상기 워드선 선택회로(51)을 통하여 상기 4개의 워드선(WL1∼WL4)에 접속되어 있다.

53은 상기 4개의 워드선(WL1∼WL4)중에서 불량인 것이 존재할 경우에, 이 불량 워드선과 치환되어 사용된는 복수의 리던던시 워드선, 예를 들면 2개의 리던던시 워드선(WLR1, WLR2)을 가진 리던던시용 메모리셀 어레이이다. 상기 리던던시용 메모리셀 어레이(53)내에는 리던던시용 메모리셀(M)이 복수개 형성되어 있으며, 이들 복수의 메모리셀(M)은 상기 워드선(WLR1, WLR2)과 상기 비트선 (BL1∼BLn)이 서로 직교하는 각 교차점에 각각 배치되어 있다.

상기 복수의 리던던시 워드선(WLR1, WLR2)은 리던던시 선택회로(54)를 통하여 상기 전위공급단자(52)에 접속되어 있다. 상기 리던던시 선택회로(54)는 상기 복수의 리던던시 워드선(WLR1, WLR2)을 선택하는 것이다.

55는 상기 메모리셀 어레이(50)내의 4개의 워드선중에 접지전위에 대한 리크패스가 발생한 불량 워드선이 존재할 경우에, 이 불량 워드선에 대응하는 어드레스번지가 기억되는 불량번지 기억회로이다. 이 불량번지 기억회로(55)에 있어서의 번지의 기억은, 예를 들면 복수의 퓨즈가 형성되어 이들 복수의 퓨즈를 입력데이터에 따라서 선택적으로 절단함에 의해서 기억되는 것이다. 이 불량번지 기억회로(55)는 제어회로(56)에 접속되어 있다.

상기 제어회로(56)에는 상기 불량번지 기억회로(55)에 기억되어 있는 번지외에 번 인시험을 하기 위한 테스트모드로 설정하기 위한 테스트모드신호가 테스트단자(57)에서 입력된다. 그리고, 상기 제어회로(56)에서의 출력은 상기 워드선 선택회로(51) 및 리던던시 선택회로(54)에 공급되며, 양 회로(51, 52)의 선택동작이 제어회로(56)에서의 출력에 따라서 제어된다.

또, 58은 통상의 데이터 기록동작시나 데이터 판독동작시에 상기 4개의 워드선(WL1∼WL4)을 선택하는 로우디코더이며, 59는 리던던시기능을 사용할 때에 상기 리던던시 워드선(WLR1, WLR2)을 선택하는 리던던딘시용 로우디코더이다.

상기 워드선 선택회로(51)내에는 상기 워드선(WL1∼WL4)에 대응하는 4개의 워드선 선택용 트랜지스터(W1∼W4)가 형성되어 있다. 이들 워드선 선택용 트랜지스터(W1∼W4)의 소스는 공통으로 접속되며, 이 공통 소스는 상기 전위공급단자(52)에 접속되어 있다.

또, 상기 트랜지스터(W1∼W4)의 드레인 상기 워드선(WL1∼WL4) 각각에 접속되어 있다. 그리고 상기 워드선 선택용 트랜지스터(W1∼W4)의 게이트에는 상기 제어회로(56)의 복수의 각 출력이 공급된다.

제어회로(56)내에는 상기 4개의 워드선 선택용 트랜지스터(W1∼W4)에 대응하여 4개의 3입력 NAND 게이트(61∼64)가 형성되어 있다. 이들 4개의 NAND 게이트(61∼64)에는 각각 상기 불량번지 기억회로(55)에 기억되어 있는 번지가 2비트 신호로서 공급됨과 동시에 상기 테스트모드신호가 공급된다. 즉, NAND 게이트(61)에는 F0, F1과 테스트모드신호가 공급된다.

NAND 게이트(62)에는 /F0, F1과 테스트모드신호가 공급된다. NAND 게이트(63)에는 F0, /F1과 테스트모드신호가 공급된다. NAND 게이트(64)에는 /F0, /F1과 테스트모드신호가 공급된다.

이와 같은 구성으로 된 메모리에 있어서, 번 인시험을 하기 전에 미리 메모리셀 어레이(50)내의 복수의 워드선중에 접지전위로의 리크패스가 발생하는 불량 워드선이 존재한다면, 이 불량 워드선에 대응하는 번지가 상기 불량번지 기억회로(55)내에 기억된다. 예를 들면, 제8도에 나나탠 워드선(WL1)에 리크패스가 발생하였다면, 이 워드선(WL1)에 대응하는 번지가 불량번지 기억회로(55)에 기억된다.

그리고, 번 인시험을 하기 위해서, 상기 제어회로(56)에 공급되는 테스트모드신호가 테스트상태로 설정되면 번 인시험이 개시된다. 이때, 상기 불량번지 기억회로(55)에서 출력되는 각 2비트 신호중 불량 워드선(WL1)에 대응하는 번지의 F0와 F1이 모드 1로 되고, 이 2비트 신호를 받는 NAND 게이트(61)의 출력이 0으로 된다. 이때, 나머지 3개의 NAND 게이트(62∼64)에 입력되는 각 2비트 신호중 적어도 일측은 0으로 되며, 이들 3개의 NAND 게이트(62∼64)의 출력은 모두 1로 된다. 따라서, 워드선 선택회로(51)내의 4개의 워드선 선택용 트랜지스터(W1∼W4)중 상기 불량 워드선(WBL1)에 접속되어 있는 트랜지스터(W1)는 오프되고, 불량이 발생하지 않은 나머지 3개의 워드선(WL2∼WL4)에 접속되어 있는 트랜지스터(W2∼W4)는 온된다.

한편, 번 인시험을 할 때에는 상기 전위공급단자(52)에 고전위(VPP)가 공급도기 때문에, 이 고전위(VPP)는 상기 불량 워드선(WL1)을 제외한 나머지 3개의 워드선(WL2∼BL4)에 공급된다.

이와 같이 상기한 제3실시예에서는 번 인시험을 할때에, 불량 워드선에는 스트레스전위를 인가하지 않고, 그외 워드선에는 스트레스전위를 인가할 수 있다.

또한, 제3실시예의 메모리의 경우에도 번 인시험을 할 때에는 리던던시용 메모리셀 어레이(53)내의 리던던시 워드선(WLR1, WLR2)에 대해서도 스트레스전위가 인가된다. 또, 상기 제7도에 나타낸 제2실시예의 경우와 마찬가지로 제3실시예의 메모리에서도 불량번지 기억회로(55)를 형성하지 않고 상기 신호(F0, /F0, F1, /F1)를 메모리의 외부에서 제어회로(56)로 공급되도록 구성하여도 된다.

제9도는 본 고안의 제4실시예에 관한 EPROM에 있어서, 상기 제3도에 나타낸 비트선 선택회로(21)의 구성을 나타낸 회로도이다.

제4실시예의 EPROM에서는 비트선 선택회로(21)가 다단(多段)으로 된 트리구조를 가지는 경우로서, 설명의 간략화를 위하여 각 단이 4개로 분기된 2단의 트리구조를 가지는 합계 16개의 비트선(A0∼A3, B0∼B3, C0∼C3, D0∼D3)과, 컬럼디코드출력{(di(i=0∼3)}에 따라서 선택되는 제1분기단의 비트선 서택용 트랜지스터(Md0∼Md3)와, 컬럼디코드출력{hi(i=0∼3)}에 따라서 대응하여 선택되는 제2분기단의 비트선 선택용 트랜지스터(MA0∼MD0, MA1∼MD1, MA2∼MD2, MA3∼MD3)와, 리던던시 비트선(BLR)과, 리던던시 선택 트랜지스터(Dr)가 도시되어 있다.

또, 접지전위로의 리크패스를 가진 불량 비트선은 1개라고 가정한다. 그리고, 드레인 스트레스가 인가되는 비트선에는 ○, 인디되지 않는 비트선에는 ×로 표시하고 있다. 또, 제4실시예의 경우에도 상기 제3도에 나타낸 회로의 경우와 마찬가지로 메모리셀 어레이(20), 리던던시용 메모리셀 어레이(23), 리던던시 선택회로(24), 불량번지 기억회로(25) 및 제어회로(26)가 형성되어 있다.

상기한 바와 같은 구성에 있어서, 지금 컬럼디코드출력(do, ho)에 의하여 선택되는 비트선(A0)에 접지로의 리크패스에 의한 불량이 있고, 이것이 리던던시 선택 트랜지스터(DR)와 치환되는 경우를 생각해 본다. 이때, 이하의 시퀸스를 따라서 드레인 스트레스시험이 실시된다.

1회째 : do∼d3, h1∼h3=1, ho=o

2회째 : do, h1∼h3=o d1∼d3, ho=1

제9도에서 알 수 있는 바와 같이, 이상의 방법에 의해서, 불량 비트선에는 드레인 스트레스를 인가하지 않고, 그 외 비트선에는 스트레스전위를 인가할 수 있으며, 또한 각 비트선에는 중복됨이 없이 한번의 스트레스로 족하다는 것을 알 수 있다.

또, 상기 시퀀스에 있어서 컬럼디코드출력 di와 hi을 치환한다 하더라도 같은 효과를 기대할 수 있다.

제10도 및 제11도 각각은 상기 제9도에 나타낸 제4실시예의 회로에서 사용되는 상기 제어회로(26)의 일부 상세한 구성을 나타낸 회로도이다.

리던던시기능을 가진 EPROM에서는 불량이 존재하는 비트선에 대응한 번지가 상기 불량번지 기억회로(25)에 기억된다. 그리고, 이 기억번지에서 0으로 세트될 컬럼디코드출력(di, hi)을 만들수 있다. 이것을 실현하는 제어회로의 구성예가 제10도, 제11도에 도시되어 있다. 또, 상기 양 회로의 입력신호에 대한 출력신호의 진리치 상태가 제12도, 제13도에 각각 도시되어 있다.

제10도는 상기 제어회로(26)에 있어서의 컬럼디코드출력(ho)을 얻는 부분의 구성을 나타내고 있다. 이 회로는 테스트회로(61)와 컬럼디코드회로(62)로 되어 있다. 따라서, 제9도에 나타낸 제4실시예의 회로에서는 상기 제어회로(26)내에 상기 제10도와 같은 회로가 모두 4개 형성되어 있다.

제11도는 상기 제어회로(26)에 있어서의 컬럼디코드출력(do)을 얻는 부분의 구성을 나타내고 있다. 이 회로는 테스트회로(63)와 컬럼디코드회로(64)로 되어 있다. 따라서, 제9도에 나타낸 제4실시예의 회로에서는 상기 제어회로(26)내에 상기 제11도와 같은 회로가 모두 4개 형성되어 있다.

본 실시예에서는 EPROM을 드레인 스트레스시험으로 세트하기 위한 테스트모드신호로서 2종류의 신호를 사용하고 있다. 그 1종류는 〈A12〉및〈A13〉이다.〈A12〉및〈A13〉은 드레인 스트레스시험모드로 사용되고 있지 않는 입력핀 또는 출력핀에 3치(値) 제어입력, 즉 테스트모드로 할때에는 고전위, 이것 이외의 모드로 할 때에는 0V∼5V의 신호를 부여하고, 이것을 칩내부의 3치 입력검출회로로 검출하여 출력하는 신호를 사용하고 있다.

즉, 어드레스 입력단자(A12, A13) 각각에 예를 들어 12V의 고전위가 인가되었을때, 〈A12〉및〈A13〉은 각각 1이 된다. 또, 테스트모드신호중 나머지 1종류는 신호 SPEC이다. 이 신호 (SPEC)는 리던던시기능을 사용하고 있는가 아닌가를 나타내는 신호이며, 리던던시기능을 사용하고 있는 상태에서는 신호(SPEC)는 1이다. 그리고, 이 신호 (SPEC)는 상기 〈A12〉및〈A13〉과 마찬가지로 3치 제어입력으로서 칩외부에서 입력하여도 되고, 혹은 상기 불량번지 기억회로(25)에 퓨즈, 데이터로서 미리 기억시켜 두어도 된다.

또, FI(I = 0∼3)은 상기 불량번지 기억회로(25)의 출력신호이고, A0∼A3는 컬럼어드레스신호이고, 이들 신호는 대응하는 회로에 따라서 반전된 신호가 입력된다.

예를 들면, 도시하지 않은 h1을 출력하기 위한 테스트회로(61)에는 퓨즈, 데이터에 의거하는 신호로서 /F0와 F1이 입력되고, 컬럼디코드회로(62)에는 컬럼어드레스신호로서, /A0, A1이 입력된다. 또, 상기 퓨즈, 데이터에 의거하는 신호는, 예를 들면 각각 대응하는 퓨즈가 절단되어 있는 경우에는 1이다.

상기 각 테스트회로(61)는 다음과 같이 구성되어 있다. 즉, 퓨즈, 데이터에 의거하는 신호 F0(또는 그 반전신호)와 F1(또는 그 반전신호)이 NAND 게이트(71)에 입력되고, 이 NAND 게이트(71)의 출력은 배타적 NOR 게이트(72)에 입력된다. 또, 상기 배타적 NOR 게이트(72)에는 신호〈A13〉이 입력된다.

상기 신호〈A12〉.,〈A13〉이 OR 게이트(73)에 입력된다. 그리고, 상기 배타적 NOR 게이트(72)의 출력 및 OR 게이트(73)의 출력은 상기 신호(SPEC)와 함께 NAND 게이트(74)에 입력된다.

한편, 상기 각 컬럼디코드회로(62)는 각각 AND 게이트(75)로 구성되어 있으며, 이 AND 게이트(75)에는 컬럼어드레스신호 A0(또는 그 반전신호), A1(또는 그 반전신호) 및 상기 각 테스트회로(61)의 출력이 입력된다.

상기 각 테스트회로(63)는 다음과 같이 구성되어 있다. 즉, 퓨즈, 데이터에 의거하는 신호 F2(또는 그 반전신호)와 F3(또는 그 반전신호)가 NAND 게이트(76)에 입력되고, 상기 NAND 게이트(76)의 출력은 OR 게이트(77)에 입력된다.

또, 상기 신호 (SPEC)는 인버터(78)을 통하여 상기 OR 게이트(77)에 입력된다. 신호 (SPEC)는 OR 게이트(79)에도 입력된다. 또한, 신호 〈A13〉이 인버터(80)을 통하여 상기 OR 게이트(77 및 79)에 입력된다. 상기 양 OR 게이트(77 및 79)의 출력은 AND 게이트(81)에 입력된다.

한편, 상기 각 컬럼디코드회로(64)는 각각 AND 게이트(82)로 구성되어 있으며, 이 AND 게이트(82)에는 컬럼어드레스신호A2(또는 그 반전신호), A3(또는 그 반전신호) 및 상기 각 테스트회로(63)의 출력이 입력된다.

따라서, 퓨즈, 데이터에 의거하는 신호 F0, F1(또는 이들의 반전신호)이 입력되는 NAND 게이트(71)의 출력 또는 퓨즈, 데이터에 의거하는 신호 F2, F3(또는 이들의 반전신호)가 입력되는 NAND 게이트(76)의 출력이 0인 상태에서는, 그 퓨즈, 데이터에 대응하는 컬럼디코드출력 hi(i = 0∼3) 또는 di(i = 0∼3)에 불량이 있는 것을 의미한다.

우선, 1회째의 테스트입력은 〈A12〉=1, 〈A13〉=0이 되는 것과 같은 입력신호를 부여함으로써 가능하게 된다. 이때 컬럼디코드출력(di)은 모두 1로 되고, 컬럼디코드출력(hi)은 NAND 게이트(71)의 출력이 0인 경우 (불량 비트선에 대응하는 경우)에 0, NAND 게이트(71)의 출력이 1인 경우(정상 비트선에 대응하는 경우)에 1로 되어 상기한 바와 같은 컬럼디코드출력 조건인 d0∼d3, h1∼h3=1, h0 = 0을 만족한다.

2회째인 테스트입력은 〈A12〉=1,〈A13〉=1이 되는 것과 같은 입력신호를 부여함으로써 가능하다. 이때, 컬럼디코드출력(di)은 NAND 게이트(76)의 출력이 0인 경우(불량 비트선에 대응하는 경우)에 0, NAND 게이트(76)의 출력이 1인 경우(정상 비트선에 대응하는 경우)에 1로 되고, 컬럼디코드출력(hi)은 NAND 게이트(71)의 출력이 0인 경우(불량 비트선에 대응하는 경우)에 1, NAND 게이트(71)의 출력이 1인 경우 (정상 비트선에 대응하는 경우)에 0으로 되어 상기한 바와 같은 컬럼디코드출력조건인 d0, h1∼h3=0, d1∼d3, h0=1을 만족한다.

또한, 제10도 및 제11도와 같은 테스트회로 및 컬럼디코드회로를 가진 제어회로(26)를 사용하면, 리던던시 기능을 사용하지 않는 상태 {신호(SPEC) 가 0}, 즉 퓨즈를 절단하지 않은 상태에서는 컬럼디코드출력(hi)은 항상 1이고, 컬럼디코드출력(hi)은 3치 제어검출신호 〈A13〉으로 제어할 수 있어 불량 비트선을 포함하는 di만 스트레스전위를 인가하지 않을 수도 있다.

다음은 불량 비트선이 여러개 엉켜서 발생할 때에 유효한 제5실시예로서, 불량 비트선을 포함하는 블록을 제외한 정상 비트선만의 블록에 스트레스전위를 인가하도록 구성된 회로열을 제14도에 나타낸다.

제14도에 나타낸 제5실시예의 회로에 있어서, S0∼S3는 기록데이터(SDi)가 부여되는 기록용 트랜지스터이고, 그 외는 제9도와 동일하므로 제9도와 같은 동일 부호를 붙인다.

이 회로는, 컬럼디코드출력(di)에 따라서 선택되는 비트선군을 블록단위로 취급하기 때문에 컬럼디코드출력(hi)은 고려할 필요가 없다. 불량 비트선이 존재하는 블록은 리던던시블록에 의해서 구제된다.

본 제5실시예의 회로를 상기 제9도에 나타낸 제4실시예의 회로와 비교하여 보면 컬럼디코드출력(di)이 기록데이터(SDi)로 치환되고, 컬럼디코드출력(hi)이 컬럼디코드출력(di)으로 치환되었을 뿐이다.

상기한 바와 같은 방법은 복수개의 불량이 존재할 경우에도 확장가능하다. 이어서, 불량 비트선이 2개인 경우를 생각해 본다. 이 경우, 2개의 불량 비트선의 위치에 의한 경우를 다음과 같이 나누어서 생각해 본다.

(a) 같은 블록에 존재하는 경우

(b) 블록은 상이하나 같은 컬럼디코드출력(hi)에 따라서 선택되는 경우,

(c) 블록이 상이하고 또한 상이한 컬럼디코드출력(hi)에 따라서 선택되는 경우

상기 (c)의 경우에 유효한 제6실시예의 회로예를 제15도에 나타낸다.

제15도에 나타낸 제5실시예의 회로에 있어서, 제9도와 동일한 부분에 대해서는 제9도와 같은 동일 부호를 붙인다. 이 회로는, 불량 비트선에 대응하는 컬럼디코드출력(di, hi)에 대하여, 1회째에는 0, 1(또는 1, 0)의 신호를 입력하고, 2회째에는, 1, 0(또는 0, 1)의 신호를 입력하면, 불량 비트선에 스트레스전압을 인가하지 않고 정상 비트선의 스트레스시험을 할 수 있다. 이 경우, 2개의 컬럼리던던시의 데이터에 의거한 동일 알고리즘으로 신호를 입력할 수 있으며, 또한 2회의 시험으로 족하다. 또, 상기 (a), (b)의 경우도 상기한 바와 마찬가지로 하여 스트레스시험을 할 수 있다.

또, 테스트모드의 설정은 불량 비트선이 1개인 경우를 확장하여 생각할 수 있다.

또, 상기 실시예에서는 칩내의 각 셀블록으로 구제되는 비트선의 위치는 모두 동일하였지만, 각 블록마다 독립적으로 리던던시로 구제되는 비트선의 위치를 바꿀 수 있도록 하면, 랜덤(random)하게 발생하는 불량의 구제율을 향상시킬 수 있다. 이 방법을 상기 제4실시예의 회로 혹은 제5실시예의 회로와 조합하면 각 블록마다 독립적으로 스트레스 전위를 인가할 수 있다.

[산업상의 이용 가능성]

상기한 바와 같이 본 고안에 의하면, EPROM의 메모리셀에 있어서의 드레인측의 데이터 유지신뢰성체크를 위한 스트레스시험을 할 때에, 어느 비트선에 불량이 존재한다 하더라도 이것 이외의 정상적인 비트선 또는 그 비트의 불량을 포함하는 블록 이외의 정상적인 비트선에는 정규의 스트레스전위가 인가되므로 올바른 신뢰성 체크를 할 수 있는 반도체 메모리를 실현할 수 있다.

즉, 반도체 프로세스기술이 진보함에 따라 반도체 집적회로의 집적도가 점점 높아지고, 그 미세화에 다른 배선에 관련된 불량이 증가하고 있다.

본 고안에서 취급하고 있는 접지전위로의 전류리크패스가 있는 것 같은 불량 비트선이 존재할 경우, 종래에는 드레인 스트레스시험을 한다 하더라도 충분한 스트레스전위를 인가할 수 없는 정상 비트선이 생기기 때문에, 이와 같은 칩은 불량품으로서 취급되어 왔다. 이와 같은 불량은 비트선 불량의 과반수를 차지하고 있기 때문에, 이 불량을 구제하는 것은 매우 중요하다.

여기서, 본 고안에서 제안한, 불량 비트선에는 스트레스전위를 인가하지 않고 이것 이외의 정상적인 비트선에는 스트레스전위를 인가할 수 있고, 또한 불량 비트선을 포함하는 블록에 스트레스전위를 인가하지 않고 이것 이외의 정상적인 비트선에 스트레스전위를 인가할 수 있기 때문에, 접지전위로의 전류리크패스가 있는 것 같은 불량 비트선이 존재한다 하더라도 구제하는 것이 가능하게 되었다. 또 칩내를 분할하여 독립적으로 리던던시의 구제위치를 바꿈으로써 이제까지는 랜덤하게 발생하는 불량에 대처할 수 없었던 것을 보완할 수 있게 되었다.

또한, 본 고안에 의하면, DRAM의 번 인시험을 할때에 어느 워드선에 불량이 존재한다 하더라도 이것 이외의 정상적인 워드선에는 정규의 고전위가 인가되므로 올바른 번 인시험을 할 수 있는 반도체 메모리를 실현할 수 있다.

Claims

M개(M은 정의 정수)마다 N개(N은 정의 정수)의 그룹으로 나눠지며, 각각 EPROM셀과 같은 메로리 셀이 접속된 M×N개의 비트선과; 제1노드에 전압을 부여하는 전압공급수단과; N개의 제1제어선과; M개의 제2제어선과; 각 일단이 상기 제1노드에 공통으로 접속되며, 상기 N개의 제1제어선의 신호에 의거하여 도통제어되는 N개의 제1스위치와; 상기 N개의 비트선 그룹의 1개마다 각각 M개 설치되며, 각 일단이 상기 N개의 제1스위치의 각 타단에 접속되며, 각 타단이 대응하는 비트선 그룹내의 M개의 비트선에 각각 접속되며, 상기 M개의 제2제어선의 신호에 의거하여 도통제어되는 M×N개의 제2스위치를 구비한 반도체 메모리에 있어서,

상기 N개의 제1스위치가 모두 도통하도록 신호를 상기 N개의 제1제어선에 부여하고, 동시에 불량 비트선에 접속된 제2스위치가 비도통이 되고 이것 이외의 제2스위치가 모두 도통하도록 신호를 상기 M개의 제2제어선에 부여함과 아울러, 제2스위치를 통하여 간접적으로 불량 비트선에 접속된 제1스위치가 비도통이 되고 이것 이외의 제1스위치가 도통하도록 신호를 상기N개의 제1제어선에 부여하고, 동시에 불량 비트선에 접속된 제2스위치가 도통하고 이것 이외의 제2스위치가 비도통이 되도록 신호를 상기 M개의 제2제어선에 부여하는 제어회로를 부가시켜서 된 것을 특징으로 하는 반도체 메모리
제1항에 있어서, 상기 제어회로가 컬럼디코드회로를 포함하는 것을 특징으로 하는 반도체 메모리