KR950000342B1 - 여분 셀 어레이를 갖는 소거 가능 프로그래머블 리드온리 메모리, 및 이 메모리의 스트레스 시험방법 - Google Patents

Abstract

내용 없음.

Description

여분 셀 어레이를 갖는 소거 가능 프로그래머블 리드온리 메모리, 및 이 메모리의 스트레스 시험방법

제 1 도는 EPROM의 일반적 동작을 설명하기 위한 개략도.

제 2 도는 제 1 도의 EPROM의 메모리 셀을 설명하기 위한 도면.

제 3 도는 제 1 도의 EPROM의 단락 효과를 설명하기 위한 개략도.

제 4 도는 본 발명의 EPROM의 개통도.

제 5 도는 여분 메모리 셀에 신호를 인도하는 회로의 개통도.

제 6 도는 본 발명의 반도체 메모리 장치의 회로의 개략도.

제 7(a) 및 7(b)도는 본 발명에 의한 시험제어회로의 개통도.

제 8(a) 및 제 8(b)도는 제 7(a)도의 세부회로도.

제 9 도는 제 7(b)도의 세부회로도.

제 10 도는 제 9 도에 도시된 테스트 제어회로의 동작 타이밍 도표.

본 발명은 여분 셀 어레이를 갖는 소거 가능 프로그래머블 리드온리 메모리(erasable programmable read only memory : EPROM)에 관한 것이며, 특히, 각 메모리 셀을 개별 시험하지 않고 효율적으로 스트레스(wtress) 시험을 할 수 있는 소거 가능 프로그래머블 리드온리 메모리에 관한 것이다.

소거 가능 프로그래머블 리드온리 메모리(EPROM)는 그 메모리 용량을 더욱더 대용량화 실현하기 위해서, 즉, 장치내 메모리 셀 수를 더 많게 하고, 소형화하기 위해서, 각 소자와 배선층을 더 소형화하므로, 각 장치의 동작가능 셀의 제조 수율이 저하되는 경향이 있다. 따라서, 소위 여분 셀 어레이의 사용을 제안한 바 있다.

소프트웨어 시험에서 어떤 비트라인 또는 워드라인의 고장의 검출되면, 불량 비트선 또는 워드선을 포함하는 셀 어레이가 스탠 바이 또는 여분 셀 어레이로 대체된다. 이 불량 셀 어레이에 대응하는 번지가 상기 스탠바이 셀 어레이에 할당됨으로써 EPROM이 정상으로 동작할 수 있다. 따라서, 상기 불량 셀 어레이내에 고장이 생기더라도, 여분 셀 어레이내에 고장이 생기더라도, 여분 셀 어레이가 번지할당되어, EPROM이 번지 순서대로 1단위씩 각 개별셀에 가입동작과 독출동작을 행하므로 정상동작을 계속할 수 있다.

통상, 여분 셀 어레이를 갖는 EPROM은 하기와 같은 구성들을 갖는다. 복수의 워드라인과 비트라이들의 각 교차부에 위치된 다수의 메모리 소자들(예를들어, 제어게이트와 부동게이트를 갖는 FAMOS 트랜지스터)로 구성된 셀 매트릭스는, 로우(row) 디코우더와 컬럼(column)디코우더를 구비한 복수의 번지 신호 라인에 의해 공급되는 신호들을 수신하도록 구성되 있다.

상기 디코우더들은 필요한 셀들을 선택한다. 여기서, 상기 불량 비트라인 및 워드라인을 대체시키기 위해서 각각의 불량 비트 또는 워드라인에 대응하는 번지를 기억하는 여분 번지 메모리회로가 설치되 있다. 상기 여분 번지 메모리회로의 메모리 번지가 상기 컬럼 디코우더 및 로우 디코우더에서 출력된 정보와 일치하면, 이 컬럼 디코우더 및 로우 디코우더는 상기 불량 메모리 셀로의 억세스를 하지 않고, 여분 셀 어레이로 연결(route)된다.

한편, 상기 불휘발성 메모리의 경우는, 예를들어, 결정의 불규칙 형성 또는 게이트 절연막 두께의 불규칙적 감소에 기인하여 불량셀 내에 축적된 전하가 상실될 수 있다. 불량셀을 식별하는 방법을 하기에 상세히 설명한다.

여분 셀 어레이를 갖는 EPROM에서, 셀들에의 정보기입은 번지 순서대로 각 셀에 행하여지며, 이 EPROM의 기입 특성으로 인해서 더욱 긴 시간이 걸린다. 이 EPROM은 애벌란취 브레이크다운을 발생시키기에 충분한 전류를 셀에 공급하여야 하나 모든 셀에 상기와 같은 큰 전류를 공급할 정도로 충분한 급전용량을 갖는 기입회로를 제조하는 것은 비현실적이다.

이러한 기입회로를 제조할 수 있다하더라도 그 기입회로에서 공급된 대전류로 인해서 미세한 도선이 파단될 가능성이 높다. 다시 말해서, 모든 셀에 동시에 정보를 기입할 수 없다.

또한, 상기 독출동작은 번지 순서대로 각 개별 셀에 대해 행해진다. 회로구성의 관점에서, 회로 설계가 실질적으로 변경되지 않는 한, 모든 셀에 대해 기입 또는 독출동작을 동시에 행하는 것은 거의 불가능하다.

상기 설명한 바와 같이, 메모리 셀 수가 많을수록 독출 및 기입동작에 걸리는 시간이 더 길다. 예를들면, 4메가 비트 EPROM의 모든 셀에 정보를 기입하는데 약 15초가 걸린다. 메모리 용량이 더 커질수록 상기 소요시간이 길어지는 문제가 더 커진다.

또한, 각 셀을 하나하나 스트레스 시험을 행하면, 반도체 메모리 장치 제조시에 부가적인 시간지연이 생겨서, 제조비용을 높이고 대량생산 체제에서 단위시간당 생산성을 저하시킨다.

제 1 및 제 2 도를 참조하여 메모리 셀의 일반적인 설명과 함께 셀의 스트레스 시험을 설명한다. 이에 대해서는, "Electrically Programmable Non-Volatile Semiconductor Memory Device"라는 제목의 참조문헌 미국 특허 4, 543, 647호 명세서에 더 상세히 기재돼 있다.

제 1 도는 EPROM의 일반적 동작을 설명하는 도면이다. 제 1 도에서, 기입회로에 의해 발생된 고전압은 버스라인을 통해 셀 매트릭스에 공급된다. 매트릭스 셀을 구성하는 개별 콘덴서 셀들은 n-채널형 MOSFET이며, 이들의 드레인은, 비트라인 BL₀, BL₁,... 에 접속되 있고, 이들의 게이트들은 워드라인 X₀, X₁, ... , X₁에 접속되 있고, 이들의 소오스는 GND에 접속돼 있다. 또한, 각각의 비트라인은, 비트라인 선택용 트랜지스터 Y₀가 ON되면 원하는 하나가 선택되도록 구성돼 있다.

제 2 도는 메모리 셀들을 설명하기 위한 도면이며, 또한, 제 1 도의 콘덴서 셀의 단면도를 나타낸다. 이 도면에서, 소오스 영역 S에는 전압 V_s가 공급되고, 드레인 영역 D에는 전압 V_D가 공급된다.

전압 V_C가 공급되는 제어게이트 CG와 전하를 축적하는 부동게이트 FG는 서로 절연되 있고, 상기 소오스와 드레인간의 표면에 형성돼 있다.

상기 EPROM의 메모리 셀에서 기입동작이 행해질 때, 전압 V_S는 0볼트로 세트되고, 전압 V_C와 V_D는 12.5V와 같은 고전압(H)에 세트된다. 예를들어, 제 1 도의 메모리 셀 Q₀에 기입하기 위해서, Y₀이 예를들면 5V의 고전압에 세트되어 컬럼 게이트 Q₀를 ON시킨다. 그럼으로써, 기입회로의 출력전압 V_PP이 비트라인 BL₀에 공급된다. 또한, V_PP는 워드라인 X₀에 공급된다. V_S= 0 이면 V_C= V_D= V_PP이고, 전자 e가 상기절연층을 통해 부동게이트 FG로 들어가서, 그 메모리 FET의 임계전압을 변화시킨다. 이로써 셀 기입프로세스가 종료된다.

그러나, 셀 Q₀에 기입동작이 행해지는 경우, 셀 Q₁의 드레인이 V_PP로 세트되고, 그의 소오스가 L(OV)로 세트되고, 제어게이트 CG가 L이 된다. 그러므로, 드레인 D와 부동게이트 FG간에 강한 전계가 발생된다. 셀 Q₁에 정보가 이미 기입되고, 게이트 절연막이 불량이 있는 경우, 상기 강한 전계로 인해서 상기 부동게이트 FG로부터 전자들이 방출되어 정보가 영구적으로 소거될 수 있다.

불량 게이트 절연막을 함유하는 메모리 셀을 식별하여 배제하기 위해서는, 기입 스트레스 시험을 행한다. 모든 셀에 대해 기입을 행한 후, 그 셀들을, Q₁과 같은 상태, 즉, V_D=V_PP, V_C=V_S=L의 상태로 세트하고, 이후, 정보가 소거된 임의의 셀들을 식별한다.

그러나, 셀 어레이가 접지라인과 단락된 경우는 상기 기입 스트레스 시험이 불가하다. 그 이유는 상기 EPROM의 문제점을 설명키 위한 제 3 도를 참조하여 설명한다. 제 3 도의 회로는 제 1 도의 회로와 유사하나, 불량 비트라인들을 대체하기 위한 여분 비트라인들(셀 Q_r0∼Q_r1로 구성된 비트라인들)이 설치된 점이 다르다. 또한, 비트라인 BL₁의 A점에서 GND라인과 단락되 있다. 제 3 도에 도시된 바와 같이, 상기 비트라인 BL₁이 A점에서 접지라인과 단락되면, 기입 스트레스 시험에서 모든 셀들이 상기 조건 즉, V_D=V_PP, V_C=V_S=L로 세트되는 경우 (Y₀, Y₁은 H레벨에 세트되고, 한편 X₀, X₁은 L레벨에 세트됨). 대전류가 V_PP→Q₁→A→GND의 경로를 따라 흐른다. 이 전류가 기입회로의 급전용량을 초과하는경우, Vpp가 12.5V이하로 강하된다. 이로 인해, 기입 스트레스 시험을 적절히 행할 수 없다.

여분 비트라인을 사용함으로써, 상기 접지라인과 비트라인의 단락을 피할 수 있다. 이 여분 비트라인은 제 3 도에서 파선으로 표시되 있다. 다른 비트라인 BL₀, BL₁,... 과 유사하게, 상기 여분 비트라인에는 비트라인 BL_r, 선택 게이트 Q_r및 메모리 셀들 Q_r0, Q_r1..., Q_r1가 구비되 있다. 비트라인 BL₁이 불량이 있는 경우, 이 비트라인 BL₁대신에 여분의 비트라인 BL_r을 사용할 수도 있다.(Y₁이 H로 세트되는 대신 Y_r이 H로 세트된다). 그럼으로써 적어도 불량 비트라인 수만큼 여분 비트라인들이 있다면, 전체 메모리를 폐기할 필요가 없다. 그러나, 이러한 메모리에 대해서는 후술하는 바와 같이 기입 스트레스 시험을 효율적으로 행할 수 없다.

상기 설명한 바와 같이, 개별 셀들의 순서대로 스트레스 시험을 행하는 것은 비효율적이고 시간 소모적이라는 문제점이 있다. 그러나, 셀들내에 스트레스를 발행하기 위해서 애벌란취 브레이크다운을 발생시킬 필요가 없으므로, 대전류가 불필요하다. 그러므로, 소정전압을 모든 셀에 동시에 공급함으로써 스트레스를 발생시킬 수 있다.

그러나, 불량 셀 어레이가 존재하면, 소정 전압을 모든 셀에 일시에 가할 수 없다. 소정 전압을 모든 셀에 동시에 가할 때 배선층의 일부가 단락되면, 기입회로에서 공급된 전류가 GND로 흐른다. 이 기입회로의 급전용량이 제한되면, 상기 전압은 필요전압 이하로 강하된다. 셀들에 충분한 스트레스가 걸리지 않아서 정상 스트레스 시험을 행할 수 없으므로 문제가 된다.

본 발명과는 달리, 예를 들면, 일본 특허 63-258000호 공보에는, GND로 흐르는 전류의 일부를 보상하기 위해서 기입회로의 급전용량을 충분히 큰값으로 증가시키는 개념이 개시되 있다. 그러나, 이 개념은, 더욱 초소형화된 메모리장치의 경우에 적용하는 경우에, 상기 초소형화 배선층에 허용치 이상의 전류가 흐를 때, 일렉트로마이그레이션(electromigration)이 발생하여 전자의 흐름이 상기 배선층을 구성하는 입자들을 밀어냄으로 인해서 배선층들이 연소되거나 또는 파괴된다는 한계점을 갖는다.

그러므로, 본 발명의 한 목적은, 상기 EPROM과 같은 종래의 메모리 장치가, 그의 비트라인 불량으로 인해 여분 비트라인들을 사용하는 때에도, 효율적으로 스트레스 시험을 행하는 방법을 제공할 수 있다.

본 발명은, 여분 비트라인 및 워드라인들을 갖는 소거 가능 프로그래머블 불휘발성 반도체 리드온리 메모리와, 그의 셀 어레이에 불량이 생겨서 여분 비트라인 또는 워드라인을 사용하는 경우에도, 모든 메모리 셀에 대해 동시에 스트레스 시험을 행할 수 있는 방법에 관한 것이다. 본 발명은 또한, 접지라인에 스위치 (O_f)가 삽입된 소거 가능 프로그레머블 리드온리 메모리에 관한 것이다. 상기 스위치 Q_f는 정상 동작시 ON되고, 기입 스트레스 시험중에 OFF된다.

본 발명의 반도체 메모리는 복수의 비트라인과 워드라인의 각 교차점에 배치된 불휘발성 메모리 셀들을 구비한 것이다. 이 메모리 셀들의 드레인은 상기 비트라인들에 접속된 한편, 제어 게이트들은 워드라인들에 접속되 있다. 그 소오스들은 스위치 Q_f를 통해서 공통접지라인에 접속되 있다. 각 비트라인은 공통 게이트를 통해 기입회로에 접속되 있고, 비트라인들의 일부가 여분 비트라인용으로서 사용된다. 이 반도체 메모리를 시험하기 위해서 스트레스 내성 시험방법이 사용된다. 상기 스위치 Q_f는 상기 스트레스 시험중 OFF되어, 단락에 의한 문제의 발생없이, 모든 셀들을 동시에 시험할 수 있다. 제 4 도는 여분 셀 어레이들을 갖는 EPROM의 개통도이다. 제 4 도에서, 셀 매트릭스(11)는 워드라인들과 비트라인들의 교차점들에 배열된 메모리 소자들로 구성된 1, 048, 576 콘덴서 셀들을 갖고 있다.

상기 매트릭스(11)는 로우 디코우더(12)와 컬럼 디코우더(13)을 포함하고 있으며, 이들은 번지 신호라인 A₀∼A₁₆에 공급되는 신호들을 수신하여 셀들을 선택한다. 여기서, 불량 비트라인들과 워드라인들을 대체하기 위해서, 상기 회로는 불량 비트(워드)라인들에 대응하는 번지들을 기억하기 위한 여분 번지 메모리회로(14)를 구비하고 있다. 상기 여분 번지 메모리회로(14)의 기억된 번지가 상기 로우 디코우더(12) 및 컬럼 디코우더(13)로부터 출력된 정보와 일치하면, 로우 디코우더(2)와 컬럼 디코우더(13)로 부터 셀 매트릭스(11)에 억세스가 행해지지 않고, 상기 셀 매트릭스(11)가 여분 워드라인(15)과 여분 비트라인(16)으로 대체된다. 프로그램 제어회로를 포함한 데이터 입력버퍼(16)가 설치되 있다. 이 프로그램 제어회로는 장치에 정보를 기입하는데 사용된다.

제 4 도의 회로의 시험방법으로서는, 상기 종래 기술 설명부분에서 설명한 바와 같이, 회로중 메모리 셀 수가 그다지 많지 않은 경우 동작 가능한 비트라인들 및 여분 번지에 대응하는 비트라인들만을 시험할 수도 있고, 따라서, 여분 특성을 이용하여 다수의 셀들에 동시에 스트레스를 가할 수 있다. 그러므로, 이러한 기능 전환을 위한 회로를 설명한다.

통상, 여분 셀 어레이에는 불량 어레이의 번지를 할당함으로써 그 불량 셀 어레이를 여분 셀 어레이로 치환되는 기능을 행한다. 이 할당 기능 다음에는, (1) 불량 셀 어레이에 대응하는 디코우더의 출력을 억제하고, 그리고 (2) 모든 다른 디코우더 출력을 ON시킴으로써 모든 셀에 동시에 전압을 가하는 시험기능이 행해진다.

제 5 도는 상기와 같은 번지 변환을 위해 사용될 수 있는 회로의 설명도이다.

제 4 및 제 5 도에서, 동작 순서는 다음과 같다.

1. 상기 여분 번지 메모리회로(14)로부터 번지가 독출된 후, 이 번지가 데이터 입력버퍼(17)에 입력된다.

2. 상기 버퍼(17)에 입력됨에 따라, 디코우더(13)가 래치회로(18)내의 디코우더 출력을 래치한다.

3. 정상 동작중에는 스위치(19)가 제 5 도에서 "상"측에 있으며,디코우더(13)의 출력은, 드라이버 출력(21)을 생성하는 드라이버(20)을 통해서 적합한 칼럼에 루트된다.

4. 상기 시험기능은 제 5 도에서 스위치(19)가 "하"측으로 전환되고, 디코우더(13)의 모든 출력이 "L"로 세트되고, 버퍼(17) 내의 프로그램 제어회로를 통해서 래치회로(18)가 이네이블(enable)되고 그리고 배타 OR(EXOR) 게이트(22)의 반전신호의 논리값이 상기 드라이버(20)에 입력됨으로써 행해진다. 제 5 도의 회로가 종래 기술의 문제점을 해결할 수 있긴 하나. 제 4 도의 컬럼디코우더(13)가 제 5 도의 회로를 포함하도록 하는 상당한 설계변경을 요한다.

본 발명자들은 제 4 도의 칼럼 디코우더(13)의 구성을 변경하지 않아도 되는 방법을 제안한다. 이 방법에 의하면, 제 4 도의 회로에 적용하는 경우, 간간한 회로구성으로 모든 셀레에 동시에 스트레스를 가할 수 있다.

제 6 도는 본 발명의 EPROM 회로설명도이다.

제 6 도에 도시한 바와 같이, 본 발명에 있어서는 n-채널 MOSEFT로 구성된 메모리 셀 Q₀~Q₁₀…의 공통 접지라인 L에 스위치 Q_f가 삽입되어있다. 스위치 Q_f는신호G_f에 의해 ON/OFF 전환된다. 이 경우, 이 스위치 Q_f는 n-채널 FET로 구성되있다. 신호 G_f가 ON되면, 스위치 Q_f가 OFF된다. 기입 스트레스 시험중에는, 신호 G_f가 L이므로 스위치 G_f가 오프된다.

그럼으로써, 비트라인과 접지라인간에 단락이 발생하여 이 불량 비트라인 대신에 여분 비트라인이 사용되더라도, 기입 스트레스 시험을 행할 수 있다. 즉, 상기 기입 스트레스 시험중, 모든 비트라인이 선택되고 고전압 V_pp가 걸리는 경우에, 트랜지스터 스위치 Q_f가 OFF되므로, 상기 접지에 대전류가 흐르지 않는다.

예를들어, A점에서 단락이 생기면, 전류가 V_pp-Q₁-BL₁-A-L-GND의 경로를 통해 흐르지 않는다. 게이트 X_o,X₁,…,X₁는 저러벨로 세트되고, 따라서 메모리 셀들의 드레인과 게이트간에 고전압이 걸린다.

따라서, 메모리 셀의 게이트 절연막이 불량이 있는 경우에도, 기입 스트레스 시험을 행할 수 있다.

본 발명의 EPROM의 회로도를 나타내는 제 6 도를 참조하여 본 발명의 일실시예를 설명한다. 제 6 도의 회로는 제 3 도의 회로와 유사하나, 공통 GND라인상에 스위치(n-채널 FET) Q_f가 설치된 점이 다르다. 이 스위치는 스트레스 시험중, 신호 Q_f를 상기 게이트에만 공급함으로써 OFF된다. 이외에는, 제 6도의 EPROM의 동작은 제 4 도의 장치의 동작과 유사하다.

제 6 도에서, Y₀, Y₁,…, Y_r이 H로 세트되어, Q₀, Q₁,…, Q_r을 ON시키고, 모든 비트라인들 BL₀, BL₁,…,BL_r이 고전압에 세트된때 기입스트레스 시험중 모든 셀에 대해 기입동작이 행해진다. X₀, X₁,…, X₁는 L로 세트되고 G_f또는 L로 세트되고, Q_f가 OFF된다. 따라서, 공통 접지라인 L이 부동상태로 된다. 비트라인 BL₁과 공통접지라인 L간의 A점에서 단락이 생기면, 접지 GND에 전류가 흐르지 않는다. 따라서, 모든 비트라인들에 고전압이 걸릴 수 있고, 따라서, 모든 메모리 셀의 드레인 영역에 고전압이 걸린다.

제 7(a) 및 7(b)도에 도시된 시험 제어회로에 고전압이 입력됨에 대응하여 제어신호 G_f가 발생된다. 제 7(a)도에 도시된 회로에서, 입력된 번지의 전압이 통상 범위, 예를들어 0볼트∼5볼트의 전압 범위내에서 변할 때 신호 G_f는 "H"레벨에 고정된다. 한편, 단자(24)의 입력전압이 정상범위에서 벗어나면, 이것이 고전압 검출회로(23)에 의해 검출된다. 이 고전압 예를들어 9볼트 검출에 응답해서, 신호 G_f가 “L”이 된다. 그럼으로써, 동작모드(mode)가 정상모드에서 시험모드로 바뀐다. 이 고전압이 상기 입력단(24)에 연속적으로 공급하는 경우, 시험모그가 활성화되지 않는다.

제 7(a)도의 실시예의 번지 입력단자중 하나가 상기 고전압 입력용으로 사용되므로, 시험모드중 모든 번지를 검사할 수 없다. 한편, 제 7(b)도에 도시된 시험 제어회로의 경우, 입력단(24)의 입력신호가 시험 제어회로에 의해 래치되므로, 고전압이 복귀되더라도, 시험모드로 바뀐후 모든 번지 단자들이 상기 시험을 위해 사용될 수 있다. 그로므로, 제 7(b)도의 회로에 의하면, 시험가능 동작중에 모든 번지들을 검사하는 것이 가능하다.

더욱 상세한 회로도가 제 8 도 및 제 9 도에 도시되 있다. 제 8 도는 제 7 도의 회로(a)에 대응하는 것이며, 제 9 도는 제 7 도의 회로(b)에 대응하는 것이다.

제 8(a)도에서, 단자(24)의 전압이 0볼트와 5볼트 사이의 값이면, T_p(N-채녈 디플리이션 MOS 트랜지스터)가 ON이고 T_D(p-채널 엔핸스먼트 MOS 트랜지스터)가 OFF되므로, 입력번지의 논리레벨에 무관하게 신호 G_f가 "H"에 고정된다. 입력단(24)의 전압이, 정상 입력범위를 벗어난 5볼트보다 높으면, T_p가 오프된다.

그럼으로써, 신호 G_f가 "L"로 된다. 제 8(b)도에서, 단자(24)의 전압이 0볼트와 5볼트 사이이면, CMOS인버터(29)에서, 상기 P채널 트랜지스터가 오프되고 N-채널 트랜지스터가 온되므로 입력번지의 논리레벨에 무관하게 신호 G_f가 "H"에 고정된다. 상기 입력단의 전압이 5볼트보다 높으면, CMOS인버터(29)에서, P채널 트랜지스터가 온되고, N채널 트랜지스터가 오프되므로, 신호 G_f가 "L"로 된다.

제 9 도에서, 입력번지 신호들 A₆, A₉, A₁₄, A₁₆및 출력 이네이블 신호/OE가 고전압 검출회로 HVDT에 공급된다. 이 신호들은 또한 메모리회로의 입력버퍼 회로들(도시안함)에 공급된다. 입력신호가 정상입력 전압범위 0볼트∼5볼트내에서 변할 때 고전압 검출회로 HVDT의 출력신호는 "L"(논리 L레벨)이다. 5볼트보다 높은 고전압이 걸려서 장치의 동작모드가 정상모드에서 시험모드로 바뀌면, HVDT의 출력신호가 "H"가 된다.

정상모드에서는, NAND 게이트 G6과 G8이 "H"를 출력한다. 래치 이네이블신호 LE는 "L" 즉, 인액티브(inactive)하다. 노드 N1∼N3의 레벨이 "L" 이므로 NOR게이트 G4가 "H"를 출력한다. 리세트 신호 RST는 "L", 즉, 인액티브하다. NAND게이트 G13은, 플립플롭 회로 FF에 공급된 입력번지 레벨에 무관하게, 노드 N4에 "H"를 출력한다. 그러므로, 정상모드중에 신호 G_f는 "H"레벨에 고정된다.

시험모드에서는, 신호 4000이 "L"이고, 신호/4000이 "H"인 것으로 가정하면, A16보다 높은 전압을 수신하기 위해서 /OE가 사용된다. 리세트 신호 RST를 액티브 "H"로 하기 위해서, 최대 정상 입력 전압 5볼트 보다 높은 고전압이 입력단 /OE인 A6 또는 A14중 하나에 공급된다. 래치 이네이블신호 LE를 액티브"H"로 하기 위해서, 최대 정상 입력전압 5볼트보다 높은 고전압이 입력단 A9에 공급된다. 동작모드는 다음과 같이 정상모드에서 시험모드로 바뀐다.

제 10 도의 T1시점에서, 입력단 /OE인 A6과 A14중 하나에 걸린 고전압에 응답해서 리세트 신호 RST가 "H"로 된다.

이때, N4는 여전히 "H"에 유지되나, 플립플롭회로 FF의 상태는 LE와 입력번지에 응답해서 가변적이다.

제 10 도의 T2시점에서, 상기 FF에 공급된 입력번지가 유효하게 된다. T3시점에서, 상기 입력단 A9에 공급된 고전압에 응답해서 래치 이네이블 신호 LE가 액티브 "H"로 된다. LE가 "L"에서 "H"로 변하면, 입력번지의 논리레벨이 상기 플립플롭 FF에 의해 래치된다. LE가 상승할 때 입력번지가 "L"이면, 신호 G_f가 "L"이 된다. LE가 상승할 때 입력번지가 "H"이면, 신호 G_f가 "H"에 유지된다. T4시점에서, 입력단 A9의 고전압 복귀에 응답해서 래치 이네이블 신호 LE가 "L"이 된다. T5시점에서, /OE인 A6과 A14중 하나의 고전압이 복귀된다. 그러나, T3시점에서 래치된 입력번지의 논리레벨은 RST와 LE가 다시 액티브 상태로 될 때까지는 플립플롭 회로내에서 유지된다. 따라서, 제 9 도의 실시예에 의하면, 시험모드중 고전압을 연속적으로 공급할 필요가 없다. 그러므로, 시험모드로 변경된 후, 이 시험모드중에 번지들 또는 다른 입력 신호들을 입력하기 위해 입력단들을 사용할 수 있다. 제 9 도의 실시예에 의하면, 별도의 시험제어 단자를 설치할 필요가 없다.

또한 비트라인 여분을 사용하면, 기입 스트레스 시험에서도, 불량 비트라인들이 더 이상 선택되지 않도록 회로를 설계할 수도 있다(제 6 도의 실시예에서 Y₁이 H에 세트되지 않음)고 여겨진다. 그러나, 이 경우, 컬럼 게이트 선택회로의 구성이 복잡해진다. 공통 접지라인에 스위치 Q_f를 삽입하는 방법은 그 구성이 간단하며, 기입 스트레스 시험중에 신호 G_f가 L로 세트되기만 하면 된다.

상기 설명한 바와 같이, 본 발명에 의하면 비트라인 여분을 이용하는 EPROM의 경우에도 기입 스트레스 시험을 행할 수 있고, 게이트 산화막에 관한 문제로 인한 시험 실패를 면할 수 있다.

그럼으로써, 이러한 EPROM설계는 장치의 신뢰성을 현저히 향상시킨다.

상기 실시예에서, 단지 하나의 스위치 Q_f가 공통 GND라인에 설치되 있으나, 또한 각각의 비트라인, 워드라인 또는 메모리 셀들의 다른부분에 대해서 개별적인 스위치 Q_f를 설치할 수 있다.

상기 특정 장치 및 적용예를 들어 본 발명을 설명하였으나, 이는 단지 설명을 위한 것이며, 본 발명의 범위가 이에 의해 한정되지는 않는다.

Claims (14)

1. 정상 동작모드와 시험모드를 갖는 반도체 불휘발성 메모리 장치에 있어서, 복수의 비트라인과 ; 상기 비트라인들과 교차하는 복수의 워드라인과 ; 상기 비트라인들과 워드라인들의 교차점에 접속된 복수의 불휘발성 메모리 셀과 ; 상기 메모리 셀들 모두에 대해 적어도 하나의 소정 전압을 공급하기 위한 라인 및 ; 제어신호에 응답해서, 상기 메모리 셀들을 상기 라인으로부터 전기적으로 분리하는 수단을 구비하며, 이 분리수단은 상기 정상 동작모드중에는 온되어 상기 메모리 셀들에 공통으로 상기 소정전압을 공급하는 스위치 회로를 구비하며, 이스위치 회로는 상기 시험모드중에 오프되어 상기 라인을 상기 메모리 셀들로부터 분리시키는 것이 특징인 반도체 불휘발성 메모리 장치.
2. 제 1 항에 있어서, 상기 메모리 셀들이 정상 동작 범위내에서 동작되고, 외부 신호들을 수신하기 위한 복수의 입력단과 ; 상기 입력단들중 하나와 상기 수위치 회로에 ;접속되어 상기 제어신호를 발생하는 시험모드 제어회로를 더 구비하며, 상기 시험모드 제어회로가 정상 전압범위를 초과하는 상기 한 입력단에 공급하는 고전압에 응답해서 상기 스위치 회로를 오프시키는 것이 특징인 반도체 불휘발성 메모리 장치.
3. 제 1 항에 있어서, 상기 소정 전압이 접지전압인 것이 특징인 반도체 불휘발성 메모리 장치.
4. 제 1 항에 있어서, 상기 불휘발성 메모리 셀들이 FAMOS 트랜지스터로 구성된 것이 특징인 반도체 불휘발성 메모리 장치.
5. 제 1 항에 있어서, 상기 스위치 회로에 접속된 여분 비트라인을 갖는 여분 메모리 셀 어레이를 더 구비하며, 상기 여분 비트라인은 시험모드중 상기 스위치 회로에 의해 상기 라인으로부터 분리되는 것이 특징인 반도체 불휘발성 메모리 장치.
6. 제 1 항에 있어서, 시험모드중 상기 비트라인에 프로그래밍 전압을 공급하고 접지전압을 상기 워드라인들에 공급하기 위한 수단을 더 구비한 것이 특징인 반도체 불휘발성 메모리 장치.
7. 제 1 항에 있어서, 상기 메모리 셀들은 정상 동작 범위내에서 동작되며, 외부 신호들을 수신하기 위한 제 1, 제 2 및 제 3 입력단들 ; 및 상기 제 1 , 제 2 및 제 3 입력단과 상기 제어신호를 발생하는 상기 스위치 회로에 접속된 시험모드 제어회로를 더 구비하며, 상기 시험모드 제어회로가 리세트 단자, 래치 이네이블 단자, 입력단 및 출력단을 갖는 플립플롭회로와, 상기 정상 동작 범위에서 벗어난 고전압이 상기 제 1 단자에 공급되면 상기 리세트 단자에 리세트신호를 공급하기 위한 제 1 고전압 검출회로, 및 상기 고전압이 상기 제 2 단자에 공급되면 상기 래치 이네이블 단자에 래치 이네이블 신호를 공급하기 위한 제 2 고전압 검출회로를 포함하며, 상기 제 3 단자에 공급된 입력신호가 상기 래치 이네이블 신호에 응답해서 상기 플립플롭회로내에서 래치되는 것이 특징인 반도체 불휘발성 메모리 장치.
8. 제 7 항에 있어서, 상기 제 1, 제 2 및 제 3 입력단이 번지 입력단인 것이 특징인 반도체 불휘발성 메모리 장치.
9. 복수의 비트라인과, 이 비트라인과 교차하는 복수의 워드라인과, 이 비트라인들과 워드라인들의 교차점에 접속된 복수의 불휘발성 메모리 셀 트랜지스터를 구비하며 상기 비트라인들을 상기 비트라인들이 접지라인에 접속된 반도체 불휘발성 메모리 장치의 시험방법에 있어서 ; 접지라인들로부터 전기적으로 분리시키고 ; 그리고 상기 비트라인들에 프로그래밍 전압을 공급하고 상기 워드라인들에 접지전압을 공급함으로써 상기 메모리 셀 트랜지스터에 전기적 스트레스를 가하는 것이 특징인 반도체 불휘발성 메모리 장치의 시험방법.
10. 복수의 비트라인과 복수의 워드라인의 교차점에 설치된 불휘발성 메모리 셀과, 이 메모리 셀들 각각은 드레인, 소오스 및 제어게이트를 갖으며, 이들 메모리 셀들의 드레인들은 상기 비트라인들에 접속되 있고, 상기 제어게이트들은 상기 워드라인들에 접속되 있고, 그리고 상기 소오스들은 공통 접지라인들에 접속되 있고, 상기 비트라인들의 일부가 여분 비트라인들로서 사용되고, 선택된 상기 메모리 셀들내에 정보를 영구적으로 기억시키기 위한 기입회로와, 이 기입회로에는 또한 상기 비트라인들이 접속되 있으며, 상기 메모리 셀들 모두에 대해서 동시에 스트레스 시험을 행하기 위해서, 상기 소오스들을 상기 공통 접지라인으로부터 선택적으로 전기적으로 분리시키기 위한 수단을 구비한 것이 특징인 소거 가능 프로그래머블 메모리 장치.
11. 제 10 항에 있어서, 상기 소오스들 모두는 단일의 공통 접지라인을 통해 접지 접속부에 접속되 있고, 상기 분리수단은 상기 접지 접속부와 상기 접지라인간에 배치된 단식 스위치를 구비하며, 이 스위치는 정상 동작중에는 ON되고 상기 스트레스 시험중에는 OFF되는 것이 특징인 소거 가능 프로그래머블 메모리 장치.
12. 제 11 항에 있어서, 상기 분리수단이 선택된 입력번지 신호에 응답해서 상기 스위치에 대해 제어신호를 발생하는 수단을 더 구비한 것이 특징인 소거 가능 프로그래머블 메모리 장치.
13. 제 12 항에 있어서, 상기 번지신호가 존재할때만 상기 제어신호가 발생되는 것이 특징인 소거 가능 프로그래머블 메모리 장치.
14. 제 12 항에 있어서, 상기 제어신호가 상기 번지 신호에 응답해서 온으로 래치되어 상기 번지신호가 연속적으로 존재하는가 여부에 무관하게 상기 제어신호가 리세트 될 때까지 온 상태에 유지되는 것이 특징인 소거 가능 프로그래머블 메모리 장치.