JPS59144100A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電気的制御信号に応答して冗長性を与える回
路に関し、更に詳細には、メモリアレーの故障した行あ
るいは列のメモリ素子を予備行あるいは列のメモリ素子
で置換する回路に関する。

米国では、メモリ素子アレーの中の特定の１キアクセス
ー　　　−一　　　する半導体メモリが製造されている
。半導体チップに組み込んだセンス増幅器は１行デコー
ダ及び列デコーダによりアドレスされるかその選択メモ
リ素子のメモリ状態を感知する。半導体チップ上のメモ
リアレーの密度は、近年、チップ当り１６．０００から
６０．０００のメモリ素子を含むものに増加している。

このメモリ密度の増加により、完全な半導体メモリチッ
プを製造する困難性が有意に増してきた。このため、改
良技術として、半導体チップに余分の行あるいは列のメ
モリ素子を冗長メモリビットとして組み込むことが行な
われている。半導体メモリの最初のテストは、それが他
の半導体メモリチップと結合した半導体ウェーハの時打
なわれる。半導体メモリチップ製造のこの段階では、メ
モリ素子の主要メモリアレーに故障領域が発見されると
余分の回路で置換することが可能である。近来、米国の
多数のメーカー及びいくつかの日本のメーカは、故障メ
モリ素子の修理が必要なメモリアレーにおいてメモリ素
子を置換する回路を発表している。修理した半導体メモ
リチップは、かくして、全ての電気的テストをパスし、
半導体メモリチップとして出荷あるいは販売されること
になる。ウェスターン・エレクトリック社では、半導体
メモリチップ製造の初めの段階で歩留まりが３０倍向上
したことが記録されており、そのため冗長性を付与する
ことの必要性及び価値が証明されている。

１９８２４７月２８日発行のエレクトロニクス誌第１１
７〜１２０頁に掲載されたジェイ・ジー・ボサ（Ｊ、Ｇ
、Ｐｏ５ａ）の論文゛ビットが消えた時何をすべきか°
′には、ウェーハの段階で成る種の冗長性を組み込むこ
とによりメモリチップの歩留まりを向上させるための種
々の会社による多種多様な試みが記載されている。第１
１９頁の左欄の中程には、故障ビットを予備の行あるい
は列のような予備ビットで置換する方法が論じられてい
る。冗長メモリビットで置換するために業界で用いられ
る方法には、電気的融着法があるが、この方法に用いる
ヒユーズはポリシリコンあるいは金属、レーザカット、
もしくは浮動ゲートのような不揮発性メモリ要素である
。第１１９頁の左欄の下方には、故障アドレス蓄積のた
めに不揮発性素子を電気的に消去可能なＦＲＯＭ及び多
分ＲＡＭに将来用いることが提案されている。

ポリシリコンのヒユーズを用いる特殊な冗長回路あるい
はメモリは、１９８１年７月２８日発行のエレクトロニ
クス誌の第１２１〜１２６頁に掲載されたアール・スト
及びケイ・シー・ハープ−（Ｒ，Ｓｕｄ　　＆　　Ｋ　
　。

Ｃ，Ｈａｒｄｅｅ）の“スピード及び歩留まりを得るの
ためのスタティックＲＡＭの設計″に記載されている。

その第２ｂ図は、ヒユーズを含むラッチを示し、そのヒ
ユーズは溶断されるとそのラッチを常に第２の状態に保
つ。第３図は、メモリアレーの故障列のメモリビットに
とって代わる予備の列をアドレスするための予備デコー
ダを示す。メモリアレーの故障行の置換についても論じ
られそいる。　ポリシリコンのヒユーズを用いる他の冗
長回路については、１９８１年７月２８日発行のエレク
トロニクス誌第１２７〜１４０頁に掲載されたアール・
アボット、ケイ・コッコーネン、アール・アイ・コンブ
、及びアール・ジェイ・スミス（Ｒ，Ａｂｂｏｔｔ　、
に、Ｋｏｋｋｏｎｅｎ、Ｒ，１，Ｋｕｎｇ、　　＆　　
Ｒ，Ｊ、Ｓｍ１ｔｈ）の“一つのラインのメモリへの予
備セルの設置゛に記載されている。その第１ａ図は、出
力において真またはコンブリメントのアドレス信号を与
える回路に設けたヒユーズを示す。第２ａ図は、予備の
行をアドレスし、その予備の行がアドレスされると他の
全ての行をディスエーブルする回路を示す。°電気的ヒ
ユーズは、メモリアレーのテスト及び故障ビットアドレ
スの検出ステップの後プログラムされる。それらのヒユ
ーズは故障ビットの故障アドレスを蓄積し、故障ビット
がアドレスされると同時に故障ビットを含む行へのデコ
ーダがディスエーブルされる時に予備の行へのアドレス
を可能にする信号を発生する。

メモリへ冗長性を与えるためにレーザーにより形成され
るポリシリコンのリンクを用いることは、１９８１年７
月２８日発行のエレクトロニクス誌第１３１−１３４頁
掲載のアール・ティ・スミス（Ｒ，Ｔ、Ｓｍ１ｔｈ）の
゛故障セルを良好なセルで置換するためのレーザービー
ムの使用″に記載されている。その第２ａ図は、故障行
をそのドライバから切り離すためのレーザによるプログ
ラム可能なリンクを有するデコーダ回路を有する。第２
ｂ図は、メモリアレーの予備行へ結合される特定のアド
レスに応答してプログラムされる予備デコーダを示す。

レーザによりプログラム可能なリンクはほぼ３×１４マ
イクロメータの大きさで、そのレーザのスポット寸法は
７〜８マイクロメータの範囲にある。レーザでリンクを
形成する前に、故障ビット発見のためにテストプログラ
ムをランする必要がある。レーザは、回路がさい断及び
パッケージング前のウェーハ上に依然としである間にメ
モリ回路においてリンクを形成するために用いられる。

本発明の主要目的は、ウェーハ段階あるいはパッケージ
ングの後の何れかにおいて電気的にプログラムされ得る
電子回路を提供することにある。

本発明の一実施例によれば、再プログラム可能な電子回
路は、各信号の真価及びコンブリメント値を受けるよう
になされ各々が固定スレッショルドを有する第１のトラ
ンジスタのゲートに結合される入力端子を含み、前記第
１のトランジスタのソースは可変スレッシ璽ルドを有す
る第２のトランジスタのドレインに結合され、前記第２
のトランジスタのソースは固定スレッショルドを有する
第３のトランジスタのドレインに結合され、前記第３の
トランジスタのソースはアース電位に結合され、前記第
２のトランジスタのゲートは第１の制御信号に結合可能
であり、前記第３のトランジスタのゲートは第２の制御
信号に結合可能であり、各入力の前記各々の第１トラン
ジスタのドレインは共に出力端子に結合され、またイン
ピーダンス回路を介して第１の電位に結合され、更に第
１のスイッチを介してアース電位に結合されることを特
徴とする特 る。

更に、可変スレッショルドトランジスタを用いるプログ
ラム可能なデコーダを提供することが望まれている。

更に、メモリアレーの故障行あるいは故障列のメモリビ
ットを予備行あるいは予備列で置換すべく一度に１つプ
ログラムされる複数のプログラム可能なデコーダを提供
することが望ましい。

更に、予備行あるいは予備列で置換されると故障行ある
いは故障列へのアクセスをディスエーブルする手段を提
供することが望ましい。

更に、長期間あるいは長年の間にわたってかつ電源の中
断あるいは停電があっても複数のデコーダを順次プログ
ラム可能にする可変スレッショルドトランジスタを含む
シーケンサを提供することが望ましい。

更に、メモリアレーの元の行及び列デコーダを介して元
のメモリアレーを検査できるようにするため冗長回路を
ディスエーブルする回路を提供することが望ましい。

本発明の実施例によれば、メモリアレーにおいて故障行
あるいは列を１または２以上の予備行あるいは列で電気
的に置換し、置換後故障行あるいは列の存在を確認する
ため元のメモリアレーを電気的に再検査する装置が提供
される。行あるいは列の置換は、関連するアドレスある
いは列デコーダを含むこともある。

本発明の実施例では、真及びコンブリメントの複数のア
ドレス信号を有するプログラム可能なデコーダが提供さ
れ、それらのアドレス信号はそれぞれのトランジスタの
ゲートへ結合され、各トランジスタは出力端子からそれ
ぞれの可変スレッショルドトランジスタを介してアース
電位へ結合される。その可変スレッショルドトランジス
タのゲートは共に、メモリ書き込み制御電圧信号に結合
され、その固定スレッショルドトランジスタのゲート１ は共に適当な時点で分極電圧に結合される。

本発明の実施例によれば更に、複数のデコーダを一度に
１つづつプログラム可能にし、かつ各プログラム可能な
デコーダに関連して可変スレッショルドトランジスタを
設けることにより停電の期間も順序を維持できるシーケ
ンス回路が提供される。その可変スレッショルドトラン
ジスタは、それぞれのデコーダがプログラムされるとデ
プリーションモードからエンハンスメントモードへ切１
わり、その可変スレッシボルドトランジスタの状態に応
答する第１及び第２のトランジスタは、制御信号をその
それぞれのデコーダに結合するために、かつ制御信号を
その次の利用可能なデコーダに結合するために設けられ
、更に各デコーダに関してデコーダのプログラム前にあ
る特定の信号の正フィードバックを行ない、かつプログ
ラムを行なって後そのデコーダをディスエーブルするた
め他の電３ ２ 圧を与える回路が設けられる。

本発明の実施例によれば、置き換わった行あるいは列を
ディスエーブルし、故障行あるいは列が予備の行及び列
で置換されて後、元のメモリアレーを電気的にテストす
る回路が提供される。その回路は、選択時点において出
力をアース電位にクランプするため、各プログラム可能
デコーダの出力に結合された固定スレッシ１ルドトラン
ジスタを含む。

以下、添付図面を参照して、本発明の実施例を詳細に説
明する。

行デコーダ１２、メモリアレー１４、予備の列素子１５
、予備の行素子１６、予備の行及び列素子１７、列デコ
ーダ１８、データ■１０１９及びメモリ制御回路２０よ
りなる。

シーケンス行カウンタ２１は、複数のプログラム可能行
デコーダ２２のうちの１つをプログラムのために選択す
る機能を有する。シー４ ケンス列カウンタ２３は、特定のアドレスに応答して複
数のプログラム可能列デコーダ２４の１つをプログラム
のために選択する機能を有する。

複数のアドレス信号は、ライン２５及び２６を介して加
えられるが、６４にランダム・アクセス・メモリ（ＲＡ
Ｍ）あるいは６４にリード・オンリー・メモリ（ＲＯＭ
）を復号するため１６個のアドレスラインを含むことが
ある。アドレスバッファ１１は、アドレス信号を緩衝し
て、出力フィン２７及び２８へ真及びコンブリメントの
信号を与＆る機能を有する。ライン２７及び２８は、行
デコーダ１２の入力へ結合され、その行デコーダはメモ
リアレー１４のメモリビットの複数の行のうち１つを復
号あるいは選択する機能を有する。ライン２９及び３０
は、行デコーダ１２からメモリアレー１４への２つの出
力ラインである。アドレスライン２７及び２８は、また
、プログラム可能行デコーダ２２及びプログラム可能列
デコーダ２４へ結合される。プｆ ログラム可能行デコーダ２２匈、ライン３１及び３２を
介して予備の行素子１６へ結合される。ライン３１及び
３２はまた、予備の行及び列素子１７へ結合される。シ
ーケンス行カウンタ２１は、ライン３３を介してプログ
ラム可能行デコーダ２２＃ｐ結合され、プログラムのた
めに予備の行デコーダを選択する機能を有する。メモリ
制御回路２０は、ライン１２０及び１４３を介して制御
信号をシーケンス行カウンタ２１へ送る。メモリ制御回
路２０は、ライン４２．１１９．１２０及び１２３を介
して制御信号をプログラム可能な行デコーダ２２へ送る
。メモリ制御回路２０は、ライン４６〜４９を介して制
御信号をプログラム可能列デコーダ２４へ送る。メモリ
制御回路２０は、ライン＃Ｉ＄５３及び５４を介して制
御信号をシーケンス列カウンタ２３へ送る。シーケンス
列カウンタ２３は、ライン５８を介してプログラム可能
列デコーダ２５ ４へ結合される。メモリ制御回路２０は、ライン５９を
介して制御信号をデータｌ１０１９へ送る。入力データ
及び出力データは、ライン６０を介してデータｌ１０１
９へ結合される。データＩ　１０１９は、ライン６２及
び６３を介して列デコーダ１８及びプログラム可能列デ
コーダ２４へ結合される。真またはコンブリメントのア
ドレス信号を送るライン２７及び２８は、列デコーダ１
８の入力へ結合され、その列デコーダは予備の列素子１
５及び予備の行及び列素子１７の複数列のメモリセルの
うちの１つを復号あるいは選択する機能を有する。第１
図において図示のため離して示されるが、実際にはメモ
リ１４に含まれ、その予備の行及び列は適当に相互接続
される。行デコーダ１８は、ライン６４を介して予備の
行素子１６及びメモリアレー１４へ結合される。プログ
ラム可能な列デコーダ７６ ２４は、ライン６５を介して予備の行及び列素子１７及
び予備の列素子１５へ結合される。

プログラム可能な列デコーダ２４は、たとえば、複数の
出力が予備の列素子１５及び１７の１つの列を一度に１
つづつデータＩ１０１９へ結合する複数のスイッチ３７
及び３８のそれぞれに結合されるデコーダ４３を含んで
もよい。データＩ１０１９は、ライン６３上において読
み取り時信号を感知してラインノ ロ０上へ出力を与えるセンス増幅器３６を含んでもよい
。スイッチ４４は、ライン５９上レー１４、予備の行素
子１６、予備の行素子１６、予備の列素子１５及び予備
の行及び列素子１７へ書き込まれるべき時、ライン６０
をライン６２へ結合する。

半導体メモリ回路の一例は、ピー・シー・スミス及びジ
ェイΦエル・フェイガン（Ｐ。

８ Ｃ，Ｓｍ１ｔｈ　　　＆　　　Ｊ、Ｌ、Ｆａｇａｎ）に
１９７８年１１月７日付与された米国特許第４，１２４
，９００号に記載され、その第２Ａ及び２Ｂ図ではデコ
ーダトランジスタ１７１−１９０の一部を本発明の、即
ちプログラム可能列デコーダ２４で置き換えることが可
能である。米国特許第４，１２４，９００号明細書は、
半導体メモリとして適当な回路の一例を示すために本明
細書の一部と考えられたい。

半導体メモリ回路の第２の例は、ジェイ・アール・フリ
ッチ（Ｊ、Ｒ，Ｃｒ１ｃｃｈｉ）へ１９７８年５月１６
日に付与された米国特許第４，０９０，２５８号に記載
され、その第３Ａ図のＹｌ、ライン１２２へ本発明のプ
ログラム列デコーダの出力を結合することが可能である
。本発明の第２のプログラム可能列デコーダは、第３Ａ
図のＹ８、ライン３２２に結合してもよい、米国特許＄
４　、０９０．２５８号は、半導体メモリとして適当９ な回路の第２の例を示すために本明細書の一部と考えら
れたい。

第１図の実施例の読み込みあるいは書き込み動作につい
ては、ライン２５及び２６上のアドレス信号がメモリア
レー１４の１つの行及び列を選択する。半導体メモリｌ
Ｏがウェーハの段階あるいはパッケージ後の段階でテス
トされる時、メモリアレー１４の特定のビットあるいは
行デコーダ１２もしくは列デコーダ１８の特定のデコー
ダが不良で、その不良ビットを予備の行デコーダ及び予
備のメモリ素子もしくは予備の列デコーダで置換しない
限り半導体メモリ１０が使用できない場合がある。その
不良の行または列はディスエーブルされ、そのプログラ
ム可能な行デコーダ２２あるいはプログラム可能な列デ
コーダ２４はその不良行あるいは列のアドレスに応答す
べくプログラムされる。シーケンス行カウンタ２１及び
シーケンス列カウンタ２３は、デコーダ２２あるいは２
４において０ １つの行デコーダあるいは列デコーダが用いられる毎に
内部的に指標づけられ、置換が望まれる時は制御信号を
次に利用可能な行デコーダあるいは列デコーダへ送る。

シーケンス行カウンタ２１及びシーケンス列カウンタ２
３のステータスは、可変スレッショルドトランジスタへ
蓄積されるため、半導体１０から電源が切り離されても
情報は失われない。

第２図は、従来型のプログラム可能デコーダ６６の回路
図である。典型的なプログラムネ可能なデコーダ６７も
また示されている。

プログラム可能なデコーダ６６には、ライン６８及び６
９を介してそれぞれアドレス信号ＡＯ及びＡＮが結合さ
れる。アドレス信号ＡＯ及びＡＮは、ライン７０及び７
１を介してそれぞれトランジスタ７２及び７３のゲート
へ結合される。ライン６８及び６９は、トランジスタ７
４及び７５のゲートへ結合される。トランジスタ７２〜
７５のソースはそれ１ ぞれ、ヒユーズ７６〜７９を介してアース電位に結合さ
れる。トランジスタ７２〜７５のドレインは、共にライ
ン８０へ結合されてデコーダ６６の出力を形成し、また
抵抗８１を介して電圧■１へ結合される。たとえば、ヒ
ユーズ７６〜７９は、ニクロム金属あるいはポリシリコ
ンのような半導体でもよく、それは１００ミリアンペア
の電流が１ミリ秒流れると加熱されてその材料を溶断し
回路を開放するものである。デコーダ６６のプログラム
時、そのデコーダを応答させるために所望のコンブリメ
ントのアドレス信号が、アドレスライン上に加えられ、
４つのトランジスタ７２〜７５のうち２つが導通して電
流がヒユーズ、ライン８０を介して流れそれぞれのヒユ
ーズを溶断する。選択ヒユーズの溶断後、デコーダは溶
断されていないヒユーズに関連するトランジスタにより
ライン８０が高いレベルになるため低いレベルのアドレ
スに応答するＮＡＮＤゲートとして働く。デコー２ ダ６６において選択ヒユーズが溶断された後、そのデコ
ーダはデコーダ６７と同様な態様で応答する。ディスエ
ーブル回路８２は、行デコーダ６６が出力ライン８０が
高いレベルにあるアドレスに応答する時、行デコーダ６
７の出力をアース電位にクランプするよう働く。行デコ
ーダ６７、ライン８３〜８６の出力はそれぞれ、トラン
ジスタ８７〜９０のドレインに結合される。トランジス
タ８７〜９０のソースは、アース電位に結合される。

トランジスタ８７〜９０のゲートは、ライン８０へ結合
される。

以　　下　　余　　白 ３ 第３図は、第１図において利用可能なプログラム・可能
デコーダの１つの実施例を示す概略図である。第３図に
おいて、第２図の装置と同様な機能については同一参照
数字で表わす。第３図おいて、プログラム手段９６は、
第２図のヒユーズ７６にとって代わる。プログラム手段
９６は、ある制御電圧とライン７０上のアドレス信号の
値により導通あるいは遮断状態にプログラムされる。プ
ログラム手段９６は、トランジスタ９７及び９８より成
り、トランジスタ９７は可変スレッショルドトランジス
タ、トランジスタ９８は固定スレッショルドトランジス
タである。トランジスタ９７のドレインは、トランジス
タ７２のソースに結合される。トランジスタ９７のソー
スは、トランジスタ９８のドレインへ結合される。トラ
ンジスタ９８のソースは、アース電位に結合される。プ
ログラム手段１０２は、トランジスタ１０３及び１０４
を含む。プログラム手段１０６は、トランジスタ？７Ｌ １０７及び１０８を含む。プログラム手段１１０は、ト
ランジスタ１１１及び１１２を含む。トランジスタ１０
３．１０７及び１１１は、可変スレッショ゛ルドトラン
ジスタであり、トランジスタ１０４．１０８及び１１２
は固定スレッショルドトランジスタである。

トランジスタ１０３のドレインは、ラインｌ１３を介し
てトランジスタ７４のソースへ結合される。トランジス
タ１０３のソースは、ライフ１１４を介してトランジス
タ１０４（７）ドレインへ結合される。トランジスタ１
０７のドレインは、ライン１１５を介してトランジスタ
７３のソースへ結合される。トランジスタ１０７のソー
スは、ライン１１６を介してトランジスタ１０８のドレ
インに結合される。トランジスタ１１１のドレインは、
ライフ１１７を介してトランジスタ７５のソースへ結合
される。トランジスタ１１２のドレインは、ライン１１
８を介してトランジスタ１１１のソースへ結合される。

トランジスタ１５ ０４．１０８及び１１２のソースは、アース電位へ結合
される。トランジスタ９７．１０３．１０７及び１１１
のゲートは、ライン１１９を介して制御信号ＭＧＰへ結
合される。

トランジスタ９８．１０４．１０８及び１１２のゲート
は、ライン１２０を介して制御信号ＥＮＡＢＬＥへ結合
される。出力ライン８０は、トランジスタ１２２を介し
て電位Ｖ１へ結合される。トランジスタ１２２のゲート
は、ライン１２３を介して制御信号Ｃへ結合される。出
力ライン８０はまた、トランジスタ１２４を介してアー
ス電位へ結合される。

トランジスタ１２４のゲートは、ライン１２０を介して
制御信号Ｂへ結合される。トランジスタ７２〜７５．９
８．１０４．１０８．１１２．１２２及び１２４は、固
定スレッショルド電圧を有するＮチャンネルエンハンス
メントモード電界効果型トランジスタである。トランジ
スタ９７．１０３．１０７及び１１１は、可変スレッシ
ョルド電圧を有し、６ このためテフリーシ璽ンモードからエンハンスメントモ
ードへの切り換え及びその逆方向の切り換えが可能なＮ
チャンネル電界効果型トランジスタである。

第４図は、第３図の実施例の動作を説明するための典型
的な波形図である。第４図において、縦軸は電圧を、横
軸は時間を表わす。

プログラム可能行デコーダ９４へ特定のアドレスを書き
込む前に、各プログラム手段の可変スレッショルドトラ
ンジスタはｊゲート−ソース間電圧がＯの時導通するデ
プリーションモードヘセットされる。第４図の波形１２
８で示す制御信号ＭＧＰは、時間ＴＯでＯポルトである
。波形１２９で示す制御電圧Ｂと波形１３０で示す制御
信号Ｃもまた、時間ＴＯでＯボルトである。制御信号Ｅ
、ＮＡＢＬＥは、第４図において波形１３１で示される
が、その波形は、時間ＴＯで＋５ボルトである。アドレ
ス信号ＡＯ〜ＡＮは、それぞれ波形１３２及び１３３で
示すように＋５ボルト７ かＯボルトの電位にある。制御信号Ｂ及びＣかアース電
位にあると、第３図に示すトランジスタ１２２及び１２
４は遮断状態にある。

制御信号ＥＮＡＢＬＥが＋５ボルトにあるときトランジ
スタ９８．１０４．１０８及び１１２は導通し、可変ス
レッショルドトランジスタ９７．１０３．１０７及び１
１１のソースはアース電位かそれに近い値にある。第３
図で示すように、可変スレッショルドトランジスタ９７
．１０３．１０７及び１１１の本体もまた、アース電位
にある。

時間Ｔ１において制御信号ＭＧＰは、０ボルトから一２
０ボルトへ変化し、トランジスタ９７．１０３．１０７
及び１１１のゲートを一２０ボルトにして、ゲート−ソ
ース間電圧及びゲート一本体間の電圧を一２０ボルトに
する。−２０ボルトは、可変スレッシボルドトランジス
タ９７．１０３．１０７及び１１１のゲート誘電体内へ
ホールを引き寄せるに充分な大きさである。時間Ｔ２に
おいて、８ 制御電圧ＭＧＰは、−２０ボルトからＯボルトへ変化す
る。ＴＩとＴ２の間の時間間隔は、たとえば、ｌＯミリ
秒である。時間Ｔ２において可変スレッショルドトラン
ジスタのゲート誘電体内へトラップされた電荷によりそ
の６７変スレツシヨルドトランジスタにはＮチャンネル
が形成され、各可変スレッシ冒ルドトランジスタは導通
してデプリーションモードとなる。

プログラム可能行デコーダ９４へ特定のアドレスを書き
込む際、以下に述べることがＴ３からＴ１３にかけて起
こる。Ｔ３において制御信号ＥＮＡＢＬＥは＋５ボルト
からＯポルトへ変化し、このためライン１２０がＯポル
トに、固定スレッショルドトランジスタ９８．１０４．
１０８及び１１２が遮断状態となる。Ｔ３において、制
御信号Ｂは０ボルトから＋５ボルトへ第４図の波形ｉ２
９に示すように変化し、そのため第３図のトランジスタ
１２４が導通してライン８０をアース電位９ かそれに近い電位に変化させる。Ｔ４において、呵変行
デコーダ９４ヘプログラムされる特定のアドレスが、ビ
ットＡＯ〜ＡＮを表わすアドレスライン６８〜７１へ加
えられる。

時間Ｔ６において制御信号ＭＧＰは、０ボルトから＋２
０ボルトへ変化し、ライン１１９を＋２０ボルトへ変化
させる。アドレス信号ＡＯが＋５ボルトの高いレベルに
ある場合、ライン６８は５ポルトであり、トランジスタ
７４が導通してトランジスタｌ　Ｏ３（７）　トレイン
をライン８０及びトランジスタ１２４を介してアース電
位へ引き下げる。トランジスタ１０３のチャンネルはま
た、そのドレインを介してアース電位にある。トランジ
スタ１０３のゲートの＋２０ボルトの大きさは、ゲート
と本体の間の誘電体層内へ前にトラップされていたホー
ルをトランジスタ１０３の本体あるいはチャンネル内へ
押し込み、それによりトランジスタ１０３をスレッシ嘗
ルド０ 電圧ＶＴが約３〜４ポルトのエンノ＼ンスメントモード
にするに充分である。１０３のような可変スレッシ言ル
ドトランジスタの誘電体層は、厚さ約２０オングストロ
ームの二酸化シリコンの最初の層と厚さ約３５０オング
ストロームの窒化珪素のそれに続く層より成る。　もし
アドレス信号ＡＯが＋５ボルトである場合、アドレス信
号ＡＯは０ポルトであり、第３図に示すライン７０の電
圧もＯポルトにある。トランジスタ７２は、そのため、
遮断状態にあり、トランジスタ９７のドレインは、ライ
ン８０から隔離されて浮動状態となる。実際には、ドレ
イン、ソース及びチャンネ“ルは、トランジスタ９８も
また遮断状態にあるため、同一電位で浮動状態にある。

ゲートから誘電体を経てチャンネルへ、そのチャンネル
から本体への電位の合計、即ちゲート一本体電圧は２０
ボルトである。その電圧はゲート誘電体とチャンネル、
本体間の容量により分割されるため、トランジスタ９１ ７は　−−一　　　−の誘電体内にトラップされている
ホールはそのチャンネル内へ押し込まれず、ホールは誘
電体内に居続ける。トランジスタ９７は、そ、のため、
デプリーションモードを継続し、ゲート−ソース間電圧
がＯの時は導通する。誘電体とチャンネルとの容量の関
数として容量を適当に分割するため、ゲートには本体に
関して数個のパルスを加えてもよい。波形１２８は、時
間Ｔ６〜Ｔ７、Ｔ８〜Ｔ９、ＴＩＯ〜Ｔｌｌ及びＴＩ２
〜Ｔ１３において加えられるパルスを示す。

それが単一パルスであれあるいは複数のパルスであれそ
のパルスの持続時間は、ゲートを約１０ミリ秒の間＋２
０ボルトに保つ必要がある。Ｔ１３において、制御信号
ＭＧＰは０ポルトである。

Ｔ１５において、ライン６８〜７１上のアドレス信号は
、任意のアドレスを持つことができ、この際プログラム
された行デコーダ９４に干渉しない。Ｔ１６において、
制御信号２ 【Ｖへ Ｂは＋５ボルトから０ポルトへ変化し、こへ２トランジ
スタ１２４は遮断状態にある。プログラム可能な行デコ
ーダ９４は、ここである特定のアドレスに書き込まれ、
この特定のアドレスがアドレスライン６８〜７１上に現
れるとこのアドレスに応答してライン８０を高いレベル
へ上昇させる。

特定のアドレスに応答するプログラム可能な行デコーダ
９４の一例については、次の波形を参照されたい０時間
Ｔ１６において、制御信号ＥＮＡＢ　ＬＥは、０ポルト
から５ポトトヘ変化し、このためトランジスタ９８．１
０４．１０８及び１１２は導通する０時間Ｔ１７におい
て、制御信号Ｃは０から＋５ボルトへ変化し、このため
トランジスタ１２２は導通してライン８０を＋Ｖｌの電
位へ引き上げる。時間Ｔ１８において、アドレスライン
６８〜７１−Ｈに特定のアドレスが加えられると、トラ
ンジスタ７２〜７５尋のゲート上の電圧は、＋５ボルト
あるいは０ポルトとな３ る。アドレスＡＯが高いレベルに、アドレスＡＯが低い
レベルにあると、トランジスタ７４は導通し、トランジ
スタ７２は遮断する。

トランジス月０３はエン斥＜メントモードにあるため、
制御信号ＭＧＰが０ポルトであることにより遮断状態に
ある。トランジスタ９７は、デプリーションモードにあ
り、導通している。トランジスタ１０３は遮断状態にあ
るためプログラム手段１０２には電流が流れず、またト
ランジスタ７２は遮断状態にあるためプログラム手段９
６は電流が流れない。アドレス信号ＡＯは時間Ｔ３〜Ｔ
１３において前に書き込まれたアドレスに一致するため
、ライン８０は電圧＋ｖ１ポルトに依然としてあり、プ
ログラム手段９６あるいは１０２のいずれかによってア
ース電位に引き下げられることはない、他のプログラム
手段へのもう１つのアドレス信号は同様に、その特定の
アドレスに一致する場合は、１０６及び１１０のような
プログラム手段はライン８０４ をアース電位に引き・下げない。プログラム可能行デコ
ーダ９４は、アドレスライン６８〜７１上の特定のアド
レスに応答し、ライン８０上の出力は＋Ｖｌあるいはそ
れに近い値である。

もしプログラム可能行デコーダ上のアドレスがたとえば
ＡＯが低レベル、ＡＯが高レベルであるような特定のア
ドレスでない場合は、トランジスタ７４は遮断状態にあ
り、トランジスタ７２は導通する。プログラム手段１０
２は、トランジスタ１０３がエンハンスメントモードに
あるため遮断状態にある。プ２．９７及び９８を電流が
流れてライン８０を低いレベルに引き下げる　　＋肯＃
ｊ；かくして、もし任意のアドレスビットがプログラム
可能行デコーダ９４ヘプログラムされた特定のアドレス
に一致しない場合は、電流がプログラム手段の１つを介
してアース電位へ５ 流れ、出力ライン８０をアース電位に引き下げる。この
ようにして、プログラム可能行デコーダ９４は前にそれ
に書き込まれた特定のアドレスに応答し、それ以外の時
は、プログラム手段と上述の例のトランジスタ７２のよ
うなアドレスビットアクセストランジスタの１つを介す
る導通路によりアース電位にある出力をライン８０−ヒ
へ与える。

Ｔ１９において、制御信号Ｃは＋５ボルトから０ボルト
へ変化し、トランジスタ１２２を遮断してライン８０を
電圧Ｖｌで浮動させるかアース電位のままにさせる。

第５図は、８８１図のシーケンス行カウンタ２１の１つ
の段の一実施例を示す概略図である。第５図は、シーケ
ンス回路１４０を示す、第５図には、プログラム可能行
デコーダ９４の一部もまた示され、制御信号Ｂをライン
１２５を介してプログラム可能デコーダ９４へ供給する
シーケンス回路１４０の接続が明らかである。行デコー
ダ９４の第５図に示６ した部分は、トランジスタ１２２及び１２４を含む。

シーケンス回路１４０は可変スレッショルドトランジス
タ１４２を有し、そのトランジスタは金属窒化物酸化物
半導体（ＭＮＯＳ）トランジスタのこともある。可変ス
レッシミルドトランジスタ１４２のゲートは、ライン１
４３を介して制御信号ＭＧＣへ結合される。可変スレッ
、ショルドトランジスタ１４２のドレインは、ライン１
４４を介して固定スレッシミルドトランジスタであるこ
ともあるトランジスタ１４５のソー・スヘ結合される。

トランジスタ１４５のゲート及びドレインは、ライン１
４６を介して電圧ｓＶ２に結合される。トランジスタ１
４５は、＋５ポル・トである電圧源■２により電流源を
構成してライン１４４をプルアップする機能を有する。

トランジスタ１４２及び１４５は、Ｎチャンネル型であ
ってもよい。トランジスタ１４２のソースは、ライン１
４７を介してトランジ７ スタ１４８のゲート、インへ−夕１４９の入力、トラン
ジスタ１５０及び１５６のドレインへ結合される。最初
に、トランジスタ１４２はデプリーションモードヘプロ
グラムあるは分極され、導通するため、電圧源ｖ２はラ
イン１４７を正の値あるいは論理ｌにチヤーージし、ト
ランジスタ１４８を導通させる。電圧ｖ３は、ライン１
５１を介してトランジスタ１４８のドレインとトランジ
スタ１５２のドレインに結合にされる。トランジスタ１
４８のソースは、ライン１２５を介してトランジスタ１
２４．１５３及び１５６の。

ゲートと、トランジスタ１５５のドレインに結合される
。トランジスタ１５５のソースは、アース電位へ結合さ
れる。制御信号ＥＮＡＢＬＥは、ライン１２０を介して
トランジスタ１５５のゲートへ結合される。トランジス
タ１５５は、制御信号ＥＮＡＢＬＥが高いレベルにある
時、ライン１２５をアース電位ヘクランプする機部を有
する。電圧■３は、８ 制御信号ＥＮＡＢＩＬＥが低い値でトランジスタ１５５
が遮断状態にある時、トランジスタ１４８へ電流を供給
して、ライン１２５を正の電圧あるいは論理ｌに引き上
げる。プログラム可能行デコーダ９４の書き込みが完了
して後、トランジスタ１４８はライン１４７により永久
に遮断状態にされ、ライン１２５上の制御信号Ｂが再び
正の値になることはない。

トランジスタ１５０ど１５３及び１５６のソースは、ア
ース電位へ結合される。インバータ１４９の出力は、ラ
イン１５７を介してトランジスタ１５０及び１５２のゲ
ートとトランジスタ１．５３のドレインへ結合される。

トランジスタ１５２のソースは、シーケンス回路１４０
及びそれに関連するプログラム可能行デコーダ９４が書
き込まれたか未だ書き込まれていないかを指示する信号
を与えるライン１５８へ結合される。

第６図は、第５図に示したシーケンス回路９ １４０の動作を説明するための典型的な波形図である。

第６図において、縦軸は電圧は、横軸は時間を表わす。

第６図において、ＴＯ〜Ｔ１５は、第４図のＴｏ−Ｔ１
５に一致し、波形１３１．１３２．１３３．１２８及び
１２９は、第４図の同一参照数字を付した波形に一致す
る。第６図に開音して、時間Ｔｌにおいて制御信号ＭＧ
Ｃは０から一２０ボルトへ変化してトランジスタ１４２
をデプリーションモードヘセットする。トランジスタ１
４２は、シーケンス回路１４０が正しい動作をするため
の初期条件としてデプリーションモードヘセットされる
必要がある。制御信号ＭＧＣは、第６図の波形１６０で
示される。Ｔ２において、制御信号ＭＧＣは一２０ボル
トから０ポルトへ変化する。トランジスタ１４２は、デ
プリーションモードヘセットされているため導通状態に
ある。電圧源Ｖ２から電流がトランジスタ１４５及び１
４２を介して流れて、ライン１４７を正にチャーＬ０ ジし、トランジスタ１４８を導通させる。電圧Ｖ３は、
トランジスタ１４８を介して電流プルアップをしようと
する０時間Ｔ３において、第６図に示す制御信号ＥＮＡ
ＢＬＥは、＋５ボルトから０ポルトへ変化し、トランジ
スタ１５５を遮断させる。そのため、ライン１２５はト
ランジスタ１４８を流れる電流によりたとえば＋５ボル
トである電圧■３ヘチャージさせることが可能である。

第３図に示すように、制御信号Ｂが高いレベルあるいは
＋５ボルトの条件で、プログラム可能な行デコーダ９４
は書き込み可能となる。制御信号Ｂはまた、トランジス
タ１５３を導通させ、ライン１５７をアース電位にホー
ルドする。また、Ｔ３において、制御信号Ｂはトランジ
スタ１５６を導通させ、トランジスタ１４２及び１４５
が導通状態にあるにもかかわらずライン１４７をアース
電位に引き下げ１ る。トランジスター５８は、第６図に示すように制御信
号ＥＮＡＢＬＥが時間Ｔ１８において０から＋５ボルト
へ変化する前にライン１４７が放電される限り、そのラ
イン１４７をゆっくりと放電させる。ライン１４７が低
いレベルあるいはアース電位に近いレベルにある時、ト
ランジスター４≠は遮断状態にあり、ライン１２５を浮
動状態にする。また、ライン１４７が低いレベルにある
と、インバーター４９の出力は高いレベルに押し上がる
が、導通状態にあるトランジスター５３を介する電流に
より低いレベルにクランプされる。Ｔ１６において、制
御信号ＭＧＣは、０から＋２０ボルトへ変化してトラン
ジスター４２のスレッショルド電圧ＶＴをシフトしてエ
ンハスメントモードに切り換える。Ｔ１７において、制
御信号ＭＧＣは＋２０ボルトから０ポルトへ変化してト
ランジスター４２をエンハスメントモード及び遮断状態
のままにさせる。ライン１４７は、依然として導通状２ 態にあるトランジスタ１５６により低いレベルにホール
ドされている。Ｔ１８において、制御信号ＥＮＡＢＬＥ
は、０から＋５ボルトへ変化し、トランジスタ１５５を
導通させる。ライン１２５上の制御信号Ｂはアース電位
へ押し下げられて、トランジスタ１５３及び１５６を遮
断させる。トランジスタ１５３が遮断状態にあると、ラ
イン１５７はもはやアース電位にクランプされず、イン
へ−タ１４９の出力がライン１５７を高いレベル、たと
えば＋５ボルトへ引き上げて、トランジスタ１５２及び
１５０を導通させる。トランジスタ１５０は、ライン１
４７をアース電位ヘホールドする。ライン１４７がアー
ス電位にホールドされると、トランジスタ１４８はＯＦ
Ｆ状態、即ち遮断状態にホールドされる。

トランジスタ１５２が導通状態にあると、電圧Ｖ３はト
ランジスタ１５２を介してライン１５８上の出力へ送ら
れる。ライン１５８は、別のシーケンス回路への電圧源
ｖ３としＬ　３ て働く。

もしシーケンス回路１４０の電源が切れると、エンハス
メントモードかデプリーションモードかによって導通あ
るいは遮断状態にあるトランジスタ１４２の動作により
電源が切れる前と同じ論理状態に再チャージされる。

電源が再び接続されると、制御信号ＥＮＡＢＬＥは高い
レベルとなり、そのためトランジスタ１５５は導通して
ライン１２５が低イｌｚベルに押し下げられる。ライン
１４７は電源が切られていたためアース電位からスター
トし、インバータ１４９へ電源が加わると、インバータ
１４９の出力は高いレベルとなり、ライン１５７を高い
レベルにし、トランジスタ１５０を導通させて、ライン
１４７を低いレベルに保つ。トランジスタ１４２が依然
としてデプリーションモードにある場合は、ライン１４
７は高いレベルに引き一ヒげられ、インバータ１４９の
出力を低いレベルに押し下げてトランジスタ１５０を遮
断せしめる。ライン１４７が高いレベルに押し上げられ
ると、トランジスタ１４８は導通する。トランジスタ１
５５もまた、制御信号ＥＮＡＢＬＥにより導通し、ライ
ン１２５を低いレベルにホールドする。かくして、電源
がシーケンス回路１４０から切り離された後で再び接続
されると、シーケンス回路１４０の論理状態（たとえば
ライン１４７上の電圧）は前と同じ状態を回復し、トラ
ンジスタ１４２が導通状態にあればトランジスタ１４８
は導通しトランジスタ１５２は遮断し、あるいはトラン
ジスタ１４２が遮断状態にあればトランジスタ１４８は
遮断状態にトランジスタ１５２に導通状態にある。

以　　下　　余　　白 ５ ４ 出力ライン１５８の電圧は、第６図の波形１６１で示さ
れる。

第７Ａ及び７Ｂ図は、相互接続された行デコーダ１２、
シーケンス行カウンタ２１及びプログラム可能行デコー
ダ２２の実施例を示す。シーケンス行カウンタ２１は、
シーケンス回路１４０．１６４．１８５及び１６６を含
む。シーケンス回路１４０は、第５図にも示されている
。シーケンス回路１４０のライン１５８は、シーケンス
回路１６４のトランジスタ１６８のドレインに結合され
る。トランジスタ１６８のソースは、ライン１６９を介
してシーケンス回路１６５のトランジスタ１７０のドレ
インへ結合される。トランジスタ１７０のソースは、ラ
イン１７１を介してシーケンス回路１６６のトランジス
タ１７２のドレインに結合される。トランジスタ１７２
のソースは、ライン１７３へ結合される。

シーケンス回路１６４の可変スレッショルドトランジス
タ１７６のゲートには、メモリ制６ 御信号ＭＧＣが結合されている。シーケンス回路１６５
の可変スレッショルドトランジスタ１７７のゲートには
、制御信号ＭＧＣが結合されている。シーケンス回路１
６６の可変スレッショルドトランジスタ１７８のゲート
には、制御信号Ｍ−ＧＣが結合されている。

動作について説明すると、シーケンス回路１４０がプロ
グラム可能行デコーダ９４へ制御信号Ｂを送って後、可
変スレッショルドトランジスタ１４２が制御信号ＭＧＣ
によりエンハスメントモードに書き込まれる。ライン１
５８−Ｈの出力は、トランジスタ１５２が導通状態にス
イッチされるため電圧ｖ３により高いレベルへ引き一ヒ
げられる。次に制御信号ＥＮＡＢＬＥが低いレベルへ変
化すると、シーケンス回路１６４はライン１５８−ヒの
電位により作動され、ライン１８１上に制御信号Ｂを与
える。ライン１８１が高いレベルになると、プログラム
可能行デコーダ１８２が作動されてアドレスが書き込ま
れる。プログ７ ラム可能行デコーダ１８２への書き込みの後、制御信号
ＭＧＣは、可変スレッシミルドトランジスタ１７６のソ
ースがアース電位になるためそのトランジスタをデプリ
ーションモードからエンハンスメントモードへ切ｌえる
。トランジスタ１７６がエンハンスメントモードにある
と、トランジスタ１６８は導通状態にあって、電圧ｖ３
がライン１８９へかかる。次に制御信号ＥＮＡＢＬＥが
低いレベルに変化すると、ライン１８３は高いレベルと
なり、プログラム可能行デコーダ１８４ヘアドレスが書
き込まれる。プログラム可能行デコーダ１８４への書き
込みの後、制御信号ＭＧＣはトランジスタ１７７をその
ソースがアース電位にあるためデプリーションモードか
らエンハンスメントモードえ切り換える。インバータの
出力は、トランジスタ１７０を導通させる。このため、
電圧■３がトランジスタ１５２．１８８及び１７０を介
してライン１７１へかかる。次に制御信号ＥＮＡＢＬＥ
が低いレベルに変化すると、ライン１８５は高いレベル
となり、プログラム可能行デコーダ１８６へのアドレス
の書き込みを可能にする。プログラム可能行デコーダ１
８６への書き込みが成されて後、制御信号ＭＧＣはトラ
ンジスタ１７８をデプリーションモードからエンハンス
メントモードへ切り換えて、トランジスタ１７２を導通
させる。トランジスタ１７２が導通すると、電圧Ｖ３は
トランジスタ１５２．１６８．１７０及び１７２を介し
てライン１７３へかかり、４つの前のシーケンス回路に
より４つのプログラム可能行デコーダへの書き込みが可
能になったことを示す。

シーケンス回路１６４．１６５及び１６６のＭＮＯＳト
ランジスタ１７Ｂ、１７７及び１７８は、そのソースが
アース電位にない限りエンハンスメントモードへ切り換
えられない。従って、ＭＧＣあるいは＋２０ボルトのフ
ル電圧がゲート誘電体にかかる。

９ ８ 最初に、シーケンス回路が使用されるまで、不揮発性ト
ランジスタのソースは、＋５ボルトでもよい電圧Ｖ２あ
るいはそれに近いレベルにある。ＭＧＣがゲートへ加え
られると、その電圧はゲート−チャンネル間とチャンネ
ル−ボディ間へ分割される。ゲート誘電体にかかる電圧
は、トランジスタをエンハンスメントモードへ切り換え
るのには十分な大きさでない。

固定スレッショルドＮチャンネルトランジスタの典型的
なスレッショルド電圧は、０．５〜０．７ボルトかある
いは１．３ボルトかもしれない。

プログラム可能行デコーダ１８２．１８４及び１８６の
出力ラインは、それぞれ、ライン１８８．１８９及び１
９０へ結合される。

プログラム可能行デコーダ９４．１８２．１８４及び１
８６の出力ラインは、それぞれトランジスタ１９１．１
９２．１９３及び１９４のドレインとＮＯＲゲート１９
５の入力へ０ 結合される。ＮＯＲゲート１９５の出力は、トランジス
タ１９６〜１９９のゲートへ結合される。トランジスタ
１９６〜１９９のソースは、アース電位へ結合される。

トランジスタ１９６〜１９９のドレインは、行デコーダ
１２のそれぞれの出力へ結合される。制御信号ＤＲが高
いレベルになると、トランジスタ１９１−１９４は導通
し、プログラム可能行デコーダ９４．１８２．１８４及
び１８６の出力をアース電位ヘクランプする。プログラ
ム可能行デコーダの出力がアース電位にあると、ＮＯＲ
ゲート１９５の出力は低く、トランジスタ１９６〜１９
９を遮断して、行デコーダ１２がアドレスへ応答できる
ようにする。このモードにおいて、制御信号ＤＲが高い
レベルにあると、プログラム可能行デコーダは取り外さ
れ、即ち不作動状態にされ、行デコーダ１２が全てのア
ドレスへ応答する。

従って、制御信号ＤＨを用いること）こより、メモリア
レー１４は、行デコーダ１２が再作動されるため完全に
テストされ得る。制御信号が低いレベルに変化すると、
プログラム可能行デコーダの出力はそのプログラム可能
行デコーダが特定のアドレスにより選択されると高いレ
ベルになる。行デコーダ９４のようなプログラム可能行
デコーダの出力が高いレベルになると、ＮＯＲゲート１
９５の出力は高いレベルとなり、そのためトランジスタ
１９６〜１９９は導通して行デコーダ１２の出力がクラ
ンプされる。かくして、行デコーダ１２はプログラム可
能行デコーダの１つが高いレベルの出力を有する時不作
動状態になる。

以上において、故障した行デコーダあるいは故障したメ
モリ素子をそのアドレスの関数として予備の行デコーダ
及び予備のメモリ素子で置換する方法及び回路について
説明した。故障したメモリ素子あるいは行デコーダの７
ドレスは、デプリーションモードからエンハンスメント
モードヘセットされて行テ１ コーグが加えられたアドレスへ応答し予備のメモリ素子
へ加えられる出力を発生するのを可能にする不揮発性の
メモリ素子を含むプログラム可能行デコーダへ加えられ
る。

そのプログラム可能行デコーダの不作動状態への切り換
え及び元の行デコーダ及びメモリアレーの再テストを可
能にする別の回路を設ける。この付加的な回路は、トラ
ンジスタが各プログラム可能行デコーダの出力へ結合さ
れてその各々のプログラム可能行デコーダの出力を制御
信号に応答してアース電位へクランプするものである。

更に、プログラム行デコーダが作動されると、元の行デ
コーダを不作動状態にする付加的な回路が設けられる。

その元の行デコーダの各行デコーダの出力は、トランジ
スタを介してアースへ結合される。ＮＯＲゲートの出力
は、各トランジスタのゲートへ結合される。そのＮＯＲ
ゲートは、プログラム可能行デコーダの１つが作動され
るのを感知する。

３ ２ ＮＯＲゲートの出力信号は、元の行デコーダの出力に結
合されたトランジスタを導通させ、元の行デコーダの出
力をクランプする。

シーケンス回路であって、それ自身とそれぞれのプログ
ラム可能行デコーダの間に直列に結合されてシーケンス
′行カウンタを形成するシーケンス回路について説明し
た。そのシーケンス行カウンタは、プログラム可能行デ
コーダを一度にプログラムする制御信号を作動する。１
つのプログラム可能行デコーダがプログラムされて後、
そのシーケンス行カウンタは次のプログラム可能行デコ
ーダへ制御信号を与えてそのプログラムを可能にする。

全てのプログラム可能行デコーダがプログラムされると
、そのシーケンス行カウンタはそれを示す出力信号を発
生する。

シーケンス行カウンタの各シーケンス回路は、制御信号
に応答してデプリーションモードからエンハンスメント
モードへ書き込まれ４ る可変スレッショルドトランジスタを含むことができる
。その可変スレッショルドトランジスタを流れる電流に
より、その関連のプログラム可能行デコーダがプログラ
ムされたかされていないかについてのそのシーケンス回
路のステータスが決定される。その可変スレッショルド
トランジスタは電力の喪失に関して不揮発性であり、電
力が回復されると、そのシーケンス回路は同じ出力信号
を回復して同じステータスを示す。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す本発明のブロック図
である。 第２図は、従来型のプログラム可能デコーダの回路図で
ある。 第３図は、本発明の一実施例である、第１図に用いるに
適当なプログラム可能な行あるは列デコーダの概略図で
ある。 第４図は、第３図の実施例の動作を説明するための典型
的な波形図である。 ５ 第５図は、本発明の一実施例である、第１図のシーケン
ス行カウンタあるいはシーケンス列カウンタの１つのス
テージに用いるに適当なシーケンス回路の概略図である
。 第６図は、第５図の実施例の動作を説明するための典型
的な波形図である。 第７Ａ及び７Ｂ図は、第１図の行デコーダ、シーケンス
行カウンタ及びプログラム可能行デコーダの実施例を示
す概略図である。 １１・・・・中・アドレスバッファ １２・・・・・・行デコーダ １４・・・・φ響メモリアレー １５・・・・・・予備の動素子 １６・・・・・・予備の行素子 １７・・・・・・予備の行及び動素子 １８・・・・・・列デコーダ ２０・・・・・・メモリ制御回路 ２１・・０拳・シーケンス行カウンタ ２２・・・・・・プログラム可能行デコーダ２３・・・
・・・シーケンス列カウンタ３６会・Φφ・・センス増
幅器 ３６．３７．４４・・・・スイッチ ４３．３７、φ・０・中デコーダ ７ ユ酬− 匡 ユ ー）鴫鳴− て

Claims (1)

1. 【特許請求の範囲】 １、再プログラム可能な電子回路を含む半導体メモリで
   あって、前記再プログラム可能電子回路は各信号の真及
   びコンプリ７ント値を受ける入力端子を有し、各入力端
   子は固定スレッショルドの第１のトランジスタのゲート
   へ結合され、前記第１のトランジスタのソースは可変ス
   レッショルドの第２のトランジスタのドレインへ結合さ
   れ、前記第２のトランジスタのソースは固定スレッショ
   ルドの第３のトランジスタのドレインに結合され、前記
   第３のトランジスタのソースはアース電位へ結合され、
   前記第２のトランジスタのゲートは第１の制御信号へ結
   合可能であり、前記第３のトランジスタのゲートは第２
   の制御信号へ結合可能であり、各入力の前記各々の第１
   のトランジスタのドレインは共に出力端子へ結合され、
   またインピーダンス回路を介して第１の電圧へ結合され
   、また第１のスイッチを介してアース電位へ結合される
   ことを特徴とする半導体メモリ。 ２、前記再プログラム可能電子回路は、情報を蓄積しか
   つ故障したメモリセルを予備のメモリセルで置換するた
   めのものであり、複数の行列状に配置したメモリセルの
   アレーと、アドレス信号を受けるようになされ出力ライ
   ンが前記アレーのメモリセルの対応性へ結合される行デ
   コーダと、前記アレーのメモリセルの１つの列を選釈す
   るアドレス信号を受けて読み取り時は前記列を、書き込
   み時はデータ信号をセンス増幅器へ結合する列デコーダ
   とより成り、前記再プログラム可能電子回路の第１のも
   のは前ｉ乙アドレス信号へ結合される第１のプログラム
   可能行デコーダとして接続されてその出力はメモリセル
   の前記アレーの予備のメモリセルの第１の行に結合され
   、前記プログラム可能行デコーダでは前記可変スレッシ
   ョルドトランジスタが第１の制御信号で前記第１のプロ
   グラム可能行デコーダをプログラムするために用いられ
   てその出力上において特定のアドレス信号に応答し、更
   に前記第１のプログラム可能行デコーダが前記アドレス
   信号に応答する時前記デコーダの出力ラインがアドレス
   信号へ応答するのを禁止するインヒビット回路を具備し
   て成ることを特徴とする前記第１項記載の半導体メモリ
   。 ３、第２の制御信号に応答して前記プログラム可能行デ
   コーダの出力がアドレス信号に応答するのを禁止するイ
   ンヒビット回路を具備して成ることを特徴とする前記第
   ２項記載の半導体メモリ。 以　　下　　余　　白