KR100186277B1

KR100186277B1 - 반도체 메모리

Info

Publication number: KR100186277B1
Application number: KR1019950029274A
Authority: KR
Inventors: 겐이치 이마미야; 시니지 미야노; 가츠히코 사토; 도모아키 야베
Original assignee: 사또오 후미오; 가부시기가이샤 도시바
Priority date: 1994-09-09
Filing date: 1995-09-07
Publication date: 1999-05-15
Also published as: KR960011703A; US5640365A

Abstract

메모리 셀 어레이중의 선택된 메모리 셀에 대응하는 데이타를 유지하는 데이타 레지스터가 메모리 셀 어레이 주변에 설치되어 있다. 이 데이타 레지스터로부터 데이타를 선택하는 디코더는 동작 주기를 규정하는 클록 신호에 동기하여 메모리 셀에 액세스하는 어드레스 신호에 의해서 디코드 동작한다. 클록 신호에 의한 동작 주기의 1 동작 주기에 있어서, 이 동작 주기의 전반주기에 있어서, 전 동작 주기로 확정한 어드레스 신호에 대응하는 신호에 의해서 디코더의 신호가 출력되며, 이 디코더의 출력에 따라서 데이타 레지스터가 선택되고, 이 동작 주기의 후반주기에 있어서, 다음 동작 주기를 위한 새로운 어드레스 신호에 따른 신호가 디코더에 전송되도록 회로 구성되어 있다. 그 회로 구성은 디코더에서의 출력 제어 신호를 어드레스 신호를 움직이는 신호와 동기시키도록 하여 항상 올바른 어드레스가 선택되도록 하고 있다.

Description

반도체 메모리

제 1 도는 외부 클록을 이용한 종래의 어드레스 신호 카운트 업의 타이밍도.

제 2 도는 제 1 도의 신호가 부여될 필요 구성 부분을 추출하여 도시하는 컬럼계 디코드 수단의 회로도.

제 3 도는 본 발명의 제 1 실시예의 반도체 메모리에 관한 컬럼계 디코드 수단의 주요부의 회로도.

제 4 도는 제 3 도의 구성에 의한 어드레스 신호 카운트 업의 타이밍도.

제 5 도는 본 발명의 제 2 실시예이고, 용장 회로를 구비하여 본 발명을 적용하는 컬럼계 디코드 수단의 회로도.

제 6 도는 본 발명의 전제가 되는 용장 어드레스 판정회로의 구성을 도시하는 회로도.

제 7 도는 어드레스 신호 입력에 대한 제 6 도의 각 부의 파형도.

제 8 도는 본 발명의 반도체 메모리의 특징인 2 동작 주기의 독출 제어의 타이밍도.

제 9 도는 본 발명의 반도체 메모리에 관한 제 5 도중의 용장 어드레스신호 판정회로의 구체적인 회로도.

제 10 도는 본 발명의 반도체 메모리에 관한 제 5 도중의 지연회로의 구체적인 회로도.

제 11 도는 본 발명의 반도체 메모리를 적용한 경우의 각 회로 블록의 칩내의 레이아웃 평면도.

제 12 도는 본 발명의 반도체 메모리에 관한 신호 제어 회로의 구성을 도시하는 회로도.

제 13 도는 제 12 도의 회로 동작을 도시하는 타이밍도.

제 14 도는 본 발명의 제 3 실시예이고, 제 12 도의 회로를 제 5 도의 구성에 추가한 회로도.

제 15 도는 본 발명의 제 4 실시예의 반도체 메모리에 관한 컬럼계 디코드 수단의 주요부의 회로도.

제 16 도는 제 15 도의 일부의 주요부의 구성을 도시하는 회로도.

제 17 도는 제 15 도의 회로 동작을 도시하는 파형도.

* 도면의 주요부분에 대한 부호의 설명

101 : 어드레스 레지스터 106 : 데이타 레지스터

107 : 메모리 셀 어레이 104 : 디코더

104R : 예비 디코더 111 : 용장 어드레스 판정회로

112 : 지연회로 113 : 신호 제어 회로

본 발명은 시분할 동작하는 반도체 메모리에 관한 것으로, 특히 동작 주파수를 항상시키는 디코드계 주변 회로에 관한 것이다.

반도체 메모리에 있어서 데이타의 출납을 고속화하는 하나의 수단으로서 파이프 라인 방식이 있다. 파이프 라인 방식은 메모리 액세스를 시분할 동작시키는 수법으로 메모리 액세스를 2 내지 3 단의 파이프 라인 스테이지로 분할하여 높은 주파수에서의 데이타 전송을 실현한다.

제 1 도는 외부 클록을 이용한 종래의 어드레스 신호 카운트업의 타이밍도이다. 외부에서 클록을 받아들여 내부에서 어드레스 신호를 생성하는 타입으로, 외부 클록을 여기서는 리드 인에이블 신호 /RE(신호 RE 의 반전 신호, 하강 신호)라 부른다. 도면은 예로서 3 비트의 어드레스 신호를 도시하고 있다.

제 2 도는 제 1 도의 신호가 부여되는 필요 구성 부분을 추출하여 나타낸 컬럼계 디코드 수단의 회로도이다. 컬럼 게이트(105)는 어드레스 버퍼내에 구성되는 어드레스 레지스터(101∼103)의 출력에 따라서 동작되는 디코더(104)를 통하여 제어된다. 컬럼 게이트(105)의 전류 통로의 일단은 메모리셀의 데이타를 유지해 두는 데이타 레지스터(106)에 연결되고 타단은 데이타의 입출력단 I/O에 연결된다.

제 1 도, 제 2 도를 참조하여 이하에 설명한다. 어드레스 레지스터(101∼103)가 유지하는 어드레스 신호(A2, A1, A0)는 신호 /RE의 주기 T1중에 있어서 (A2, A1, A0)을 (0,0,0)으로부터 (0,0,1)로 중분한다. (A2,A1, A0)는 어드레스 버퍼가 유지하고 있는 어드레스 신호이고,(A2d, A1d, A0d)는 디코더가 받는 어드레스 신호이다.

즉, 어드레스 레지스터가 유지하는 어드레스 신호의 변화에 대하여 디코더(104)는 신호 /RE 의 하강으로 그 어드레스 신호를 받는다. 즉, 실제의 어드레스 신호 출력은 주기 T2 에 들어 가고 나서이고, 이 주기 T2 에서 어드레스 신호(0,0,1)의 셀의 선택, 선택된 셀의 데이타를 데이타 레지스터로 래치하는 동작이 행해지고, 주기 T3 에서 도시하지 않은 출력 버퍼로부터 데이타 츨력된다. 이와 같이, 어드레스 신호의 카운트업을 1 주기 선취하여 이것에 요하는 시간을 절약한 구성으로 되어 있다. 이것에 의해, 어드레스 신호에 따른 메모리의 독출 동작이 짧은 주기에서 가능하다.

상술한 바와 같이, 어드레스 신호는 실제로 주기 T2 로 되고나서 디코더를 향하여 출력된다. 따라서, 어드레스 버퍼(어드레스 레지스터)로부터 디코더에 이를 때까지의 지연 시간 DT 가 주기 T2 의 사이클에 가해지게 된다. 즉, 주기 T2 에서는 지정된 어드레스 신호에 대응한 디코드 동작을 거치고 나서 데이타 레지스터(106)를 통하여 대응하는 메모리 셀내의 어드레스에 액세스하는 실질적인 메모리 액세스 동작이 행해지는 것이 현상이다.

따라서, 주기 T2 는 비트선이나 데이타선에 전위가 전달되는 등의 아날로그 동작 영역을 포함하는 회로를 동작시키고, 메모리 액세스 동작중에서 가장 시간이 걸리는 임계 경로를 가진다. 따라서 주기 T2 에서 실질적으로 메모리 디바이스의 동작 주파수가 율속된다. 이러한 주기 T2 에 지연 시간 DT 가 포함되어 있는 것은 금후 클록의 주기를 극히 짧게 하는 등의 한층 더 동작 고속화가 극히 곤란해진다.

또한, 메모리 디바이스에는 불량 메모리 셀 구제용 용장 회로를 구비한 디바이스가 공지되어 있다. 용장 회로는 불량 메모리 셀에 대응하는 어드레스 신호가 입력된 것을 검지하여 해당의 불량 메모리 셀로의 액세스를 중지하고, 이것에 대신하는 용장 셀(예비 메모리 셀)의 선택을 행하는 회로이다. 이 용장 회로가 상기한 바와 같은 동기형 메모리 디바이스에 설치된다고 한다면, 임계 경로를 가지는 주기 T2 의 파이프 라인 스테이지에서 동작시키게 된다. 용장 회로는 불량 메모리 셀을 지정하는 어드레스 신호인지 아닌지의 판정 동작을 포함하기 때문에, 임계 경로는 더욱 길어지고, 최대 동작 주파수를 향상시키는데 방해가 된다.

따라서, 본 발명의 목적은 상기한 바와 같은 동작 마진을 손상시키는 지연시간이나 용장 회로의 동작 시간이 임계 경로에 영향받지 않도록 컬럼계 디코드 주변의 회로를 구성하는 반도체 메모리를 제공하는 것에 있다.

본 발명의 반도체 메모리는 데이타를 기억하는 복수의 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이중의 선택된 상기 메모리 셀에 대응하는 데이타를 유지하는 유지 수단과, 상기 유지 수단으로부터 상기 데이타를 선택하는 디코더와, 동작 주기를 규정하는 클록 신호에 동기하여 상기 메모리 셀에 액세스하기 위한 어드레스 신호가 확정되는 어드레스 신호 래치 수단과, 상기 동작 주기의 1 동작 주기에 있어서, 하나전의 동작 주기로 상기 디코더의 전달 패스에 미리 전송되어 있는 어드레스 신호에 대응하는 신호에 의해서 상기 디코더의 신호가 출력되고, 상기 디코더의 출력에 따라서 상기 유지 수단이 선택되는 메모리 액세스 동작이 행해지는 동시에, 상기 동작주기의 다음 동작 주기를 위한 새로운 어드레스 신호가 확정되고 이 새로운 어드레스 신호에 대응하는 신호가 상기 디코더의 전달 패스에 전송되는 전달 제어 수단을 구비하는 것을 특징으로 한다.

본 발명의 구성에 의하면, 동작 마진을 손상시키는 어드레스 신호 전달 지연시간이 메모리 액세스 동작의 주기에 더해지지 않는다. 그리고, 디코더의 선택 동작을 위한 신호와 어드레스 신호를 움직이는 신호를 동기시키고 있기 때문에, 항상 올바른 어드레스가 선택된다. 또한, 용장 회로를 설치하는 경우, 어드레스 신호의 용장 판정 동작은 메모리 액세스 동작의 파이프 라인 스테이지이전의 파이프 라인 스테이지에서 행하여지므로, 임계 경로를 악화시키지 않는다. 이상에 의해 메모리의 동작 주기를 더욱 짧게 하는 반도체 메모리의 동작 고속화가 기대된다.

제 3 도는 본 발명의 제 1 실시예의 반도체 메모리에 관한 컬럼계 디코드 수단의 주요부의 회로도이다. 3 비트의 어드레스 신호 출력 수단은 상기 독출신호 /RE의 반전 신호 PUL(/RE 의 상승시의 신호)에 의해 제어되는 어드레스 레지스터(101,102,103)에 의해 구성되어 있다. 즉, 어드레스 레지스터(101)는 상기 신호 PUL의 입력에 의해 어드레스 신호 A0 를 출력한다. 어드레스 레지스터(102)는 어드레스 신호 A0 와 신호 PUL 와의 2 입력 AND 게이트(195)의 출력이 공급됨으로써, 어드레스 신호 A1 를 출력한다. 어드레스 레지스터(103)는 어드레스 신호 A1, A2 와 신호 PUL 과의 3 입력 AND 게이트(96)의 출력이 공급됨으로써, 어드레스 신호 A2 를 출력한다.

어드레스 레지스터(101,102,103)는 각각 동일 구성이고 다음과 같이 구성된다. 입력되는 신호 IN 과 인버터(81)를 통한 반전 신호 /IN 에서 게이트 제어되는 CMOS 형의 트랜스퍼 게이트(83,84,85,86)가 직렬 접속되어 있다. 트랜스퍼 게이트(83,86)에 있어서는 P 채널, MOS 트랜지스터가 신호 /IN 에 의해 게이트 제어되고, N 채널 MOS 트랜지스터가 신호 IN 에 의해 게이트 제어되도록 구성되어 있다. 트랜스퍼 게이트(84),(85)에 있어서는 N채널 MOS 트랜지스터가 신호 /IN에 의해 게이트 제어되고, P 채널 MOS트랜지스터가 신호 IN 에 의해 게이트 제어되도록 구성되어 있다. 트랜스퍼 게이트(86) 는 인버터(87)에 입력되고, 인버터(87)의 출력은 트랜스퍼 게이트(83)에 입력된다.

또한, 트랜스퍼 게이트(84)의 전류 통로에 병렬하여 인버터(88,89)가 직렬 접속되어 래치 회로를 구성하도록 하고, 트랜스퍼 게이트(86)의 전류 통로에 병렬하여 인버터(90,91)가 직렬 접속되어 래치 회로를 구성하도록 하고 있다.

인버터(88,90)각각의 입력 노드에는 리세트용의 트랜지스터(92,93)가 접속되어 트랜지스터(92,93)의 양 게이트는 리세트 신호 RSET 에 의해 제어된다. 인버터(87)의 출력은 인버터(94)에 입력되어 인버터(94)의 출력 OUT 이 어드레스 신호 출력으로 된다. 이러한 구성에 의하면, 입력 IN 이 하이레벨(H)이 된 후, 로우 레벨(L)로 내려 가면, 출력 OUT 은 반전한다.

즉, 어드레스 레지스터(101,111,103)는 신호 PUL 에 의해 어드레스 신호 A0, A1, A2 전환되는 2 진 카운터가 된다.

제 4 도에 본 발명의 제 3 도의 구성에 의한 어드레스 신호 카운트 업의 타이밍도 도시한다. 이것도 종래예의 제 1 도에 비교하면, 제 4 도에서는 신호 PUL 는 상술한 바와 같이 독출 신호 /RE 에 동기시키고 있다. 이것에 의해, 신호 /RE 가 L간에 어드레스 레지스터내의 어드레스 신호(A0, Al, A2)의 카운트 업이 끝나고, 신호 /RE가 H 가 된 곳에서 다음 어드레스 신호, 즉, 상기 카운트 업한 어드레스 신호(A0, A1, A2)에 상당하는(A0d, A1d, A2d)가 출력되고, 디코더(104)(제 3 도에 도시)에 전달된다.

또, 디코더(104)에 있어서도 어드레스 레지스터(101∼103)을 동작시키는 것과 같은 신호 PUL가 입력된다. 이것에 의해, 신호 PUL 가 H, 즉, 신호 /RE 가 L이 되었을 시점에서 메모리 셀 어레이(107)내에서 선택된 셀의 데이타를 유지하고 있는 데이타 레지스터(106)로부터 컬럼 게이트(105)를 통하여 데이타가 칩내의 I/O 버스로 전송된다.

상기 구성에 의하면, 데이타를 독출하는 신호(/RE)와 어드레스 신호를 움직이는 신호(PUL)을 동기시키고 있기 때문에 항상 바른 어드레스 신호가 선택된다. 또한, 제 4 도를 참조하여 알 수 있는 바와 같이, 어드레스 버퍼로부터 디코더에 이를 때까지의 지연 시간 DT 을 독출 동작에 들어 가기 전의 사이클(주기 T1)내에서 취하기 위해 독출 동작의 주기에 있어서 마진이 증가하게 된다. 이것에 의해, 메모리의 동작 동기를 더욱 짧게할 수 있으며, 반도체 메모리의 동작 고속화에 기여한다.

제 5 도는 본 발명의 제 2 실시예이고, 용장 회로를 구비하여 본 발명을 적용하는 컬럼계 디코드 수단의 회로도이다. 제 3 도와 같은 개소에는 동일 부호를 부여하고 있다. 메모리 디바이스에는 불량 메모리 셀 구제용의 용장회로를 구비한 디바이스가 공지되어 있다. 용장 회로는 용장 어드레스 판정 회로(111)와, 이 판정 회로를 동작 제어하는 신호 /PR 를, 올바른 어드레스 신호가 이 판정 회로에 도달할 때까지 소정 시간 지연시키기 위한 지연 회로(112)와, 판정 회로의 판정 신호로 제어되는 예비 디코더(104R)와, 예비 디코더에 의해 선택되는 예비 메모리 셀(용장 셀) 및 그 용장 셀의 데이타를 유지시키는 데이타 레지스터가 배치되어 있는 용장 셀 영역(107R)으로 구성된다.

상기 용장 어드레스 판정 회로(111)는 어드레스 신호를 검지하여 용장 회로를 선택하는지 아닌지를 결정하는 회로이다. 본 발명의 컬럼계 디코드 수단을 적용하는 경우, 이 용장 어드레스 판정 회로(111)는 종래의 구성에서는 정상적으로 동작하지 않기 때문에 변경할 필요가 있다. 이것에 관해서, 이하 설명한다.

제 6 도는 본 발명의 전제가 되는 용장 어드레스 판정 회로의 구성을 도시하는 회로도이다. 프리차지 신호 /PR 에 의해 노드 N1 를 하이 레벨로 하는 P채널 트랜지스터(21), 노드 N1 의 레벨을 출력 OUT 으로 유도하는 직렬 접속의 인버터(22,23), 인버터(22,23)의 직렬 접속점에 게이트가 접속되고, 노드 N1 의 레벨을 피드백하는 P 채널 트랜지스터(24), 게이트에 소정의 어드레스 신호(여기서는 A0, /A0, A1, /A1)가 공급되는 병렬 접속의 N 형 트랜스퍼 게이트(25∼28), 이 트랜스퍼 게이트(25∼28)의 각 소스에 일단이 접속된 퓨즈 소자(29∼32), 퓨즈 소자(29∼32)의 타단과 접지와의 사이에 신호 /PR 에 의해 게이트 제어되는 N 채널 MOS 트랜지스터(33)로 구성되어 있다.

제 7 도는 어드레스 신호 입력에 대한 제 6 도 각 부의 파형이다. 제 6 도에 있어서, 예를 들어 어드레스 신호(A0, A1) = (0,1)에 불량이 있는 경우는 퓨즈(30,31)가 단절된다. 지금, 어드레스 신호(A0, A1) = (0,1)가 입력되는 것을 고려할 수 있다. 노드 N1 는 신호 /RE에 의한 트랜지스터(21)의 온에 의해 하이 레벨로 프리차지된다. 어드레스 신호(A0, A1) = (0,1)가 입력되면, 온할 수 있는 트랜지스터(26,27)는 퓨즈(30,31)가 단절되어 있기 때문에, 신호 /PR 가 H 로 되돌아가더라도 노드 N1 는 하이 레벨인 상태이다. 이것에 의해 트랜지스터(24)의 온을 따라서 출력 OUT 은 하이 레벨(H)이 된다. 이 H 신호를 이용하여 통상의 디코더를 비선택으로 하고, 예비 디코더를 선택한다. 이것에 의해, 불량 셀로 바꾸어 정상으로 동작하는 용장 셀을 선택할 수 있다.

상기 이외의 어드레스 신호가 입력될 때는 신호 /PR 의 L(프리차지)로부터 H의 변화로, 트랜스퍼 게이트(25∼28)와 퓨즈 소자(29∼32)의 접지로의 직류 버스가 구성된다. 따라서, 노드 N1 은 방전되고, 출력 OUT 은 로우레벨(L)이 된다. 이 L신호에 의해 예비 디코더를 비선택으로 하여 통상의 디코더를 선택하도록 하고 있다. 따라서, 불량 셀이 전혀 없을 때는 퓨즈 소자를 자르지 않고 두면 되고, 이 경우, 어느쪽의 어드레스 신호가 입력되더라도 출력 OUT 은 L이 된다.

제 6 도의 구성은 상기 제 1 도의 독출 신호 /RE 의 하강에서 상승까지의 기간을 프리차지 신호 /PR 에 동기시켜 이용한다. 즉, 상기 제 1 도와 같이 메모리의 1 동작 주기(T2)중에 어드레스 신호 선택, 셀 선택을 행하는 메모리 동작 사이클의 경우는 하등 동작의 장해가 되지 않는다.

그러나, 본 발명에서는 제 4 도에 도시된 바와 같이, 고속화를 위해 메모리의 2 동작 주기에 걸쳐서 주기 Tn 에서 어드레스 신호 n 의 어드레스 신호 출력을 행하고, 주기 Tn+1 로 어드레스 신호 n에 대응하는 셀의 데이타 선택을 행하는 타이밍이다. 또, 제 8 도의 타이밍도에 상술한 바와 같이, 용장 어드레스 판정 회로에서의 어드레스 신호 n 의 프리차지의 타이밍과 어드레스 신호 n-1 의 셀 선택의 타이밍을 동시에 행하고자 하는 경우, 제 6 도의 구성에서는 프리차지의 타이밍으로 용장 회로의 선택, 비선택의 판단이 불가능하다.

제 9 도는 본 발명의 반도체 메모리에 관한 제 5 도중의 용장 어드레스 판정 회로(111)의 구체적인 회로도이다. 프리차지 신호 /PR 에 의해 노드 N1를 하이 레벨로 하는 P 채널 트랜지스터(21), 용장 어드레스 신호를 접하는 트랜스퍼 게이트(25∼28), 퓨즈 소자(29∼32), 퓨즈 소자(29∼32)와 접지간에 설치되고, 신호 /PR에 의해 게이트 제어되는 N 채널 MOS 트랜지스터(33)는 상기 제 6 도와 같은 구성으로 한다. 노드 N1 가 신호 /PR 및 인버터(35)에 의한 /PR 의 반전 신호 PR 에서 게이트 제어되는 CMOS 형의 트랜스퍼 게이트(36,37)를 직렬로 하여 출력 OUT에 접속되는 동시에, 트랜스퍼 게이트 (36,37)의 접속점과 출력 0UT 과의 사이에는 직렬 접속의 인버터 (38,39)가 접속되어 래치 회로를 구성하도록 되어 있다. 트랜스퍼 게이트(36)에 있어서는 N 채널 MOS 트랜지스터가 신호 /PR 에 의해 게이트 제어되고, P 채널 MOS 트랜지스터가 신호 PR 에 의해 게이트 제어되도록 구성되며, 트랜스퍼 게이트(37)에 있어서는 P 채널 MOS 트랜지스터가 신호 /PR 에 의해 게이트 제어되며, N 채널 MOS 트랜지스터가 신호 PR 에 의해 게이트 제어되도록 구성되어 있다.

제 9 도의 회로 동작을 설명한다. 신호 PR 가 로우 레벨이 되면, 노드 N1 는 전원 전위까지 프리차지된다. 이 때 출력 OUT 은 트랜스퍼 게이트(36)의 오프에 의해 노드 N1 과 분리된다. 한편, 트랜스퍼 게이트(37)의 온에 의해 래치 회로가 작용하고, 이전의 사이클에서 얻은 용장 어드레스 판정의 데이타가 출력 이후에 유지된다. 그 후, 신호 /PR 가 하이 레벨이 되면, 노드 N1 은 전원과 분리되고, 제 6 도의 구성과 같이 예비 디코더 비선택인 경우, 노드 N1는 접지 레벨로 방전되고, 예비 디코더 선택인 경우, 노드 N1 는 하이 레벨을 유지하며, 이 레벨이 출력 OUT 에 전달된다.

상기 구성의 용장 어드레스 판정 회로(111)의 출력과, 디코더(104) 및 예비 디코더(104)와의 접속은 도시하지 않지만, 예컨대 다음과 같은 구성이 고려된다. 통상 및 용장용 각 디코더를 구성하는 AND게이트에 제어 입력을 추가한다. 예컨대, 제 3 도의 디코더(104)에 도시된 바와 같은 4 입력의 AND 게이트를 5 입력으로 한다. 이 새로운 제어 입력을 여기서는 S5 으로 한다. 그리고, 신호 PUL 를 한쪽 입력으로 하는 AND 게이트를 설치한다. 이 AND 게이트의 다른쪽 입력은 용장 어드레스 판정 회로(111)의 출력 OUT 으로 한다. 이 AND 게이트의 출력을 예비 디코더(104R)의 제어 입력 S5 으로 하고, 이 AND 게이트의 출력을 반전시킨 출력을 디코더(104)의 제어 입력 S5 으로 한다.

상기 구성에 의하면, 용장 어드레스 판정 회로의 프리차지중에도 셀의 선택 동작이 진행한다. 따라서, 셀 선택의 전 주기에서 용장 어드레스 판정의 신호를 출력할 수 있으므로, 본 발명을 적용하는 컬럼계 디코드 수단의 회로에 내장할 수 있으며, 또 메모리 동작을 고속화 할 수 있다.

제 9 도의 용장 어드레스 판정 회로는 신호 /PR 에 의해 구동 제어되지만, 신호 /PR 의 도달시간 이전에 올바른 어드레스 신호가 확정되어 있지 않으면 오동작할 우려가 있다. 그 때문에 제 5 도에 도시된 바와 같이 지연 회로(112)가 설치되어 있지만, 지연 시간이 지나치게 길면, 그 후의 디코더에 의한 셀의 선택 동작에 있어서 마진이 감소되고, 메모리 동작 주기의 고속화를 방해한다. 따라서, 제 5 도에 있어서의 지연 회로는 가장 적합한 지연 시간을 갖게 할 필요가 있다.

제 10 도는 본 발명의 반도체 메모리에 관한 제 5 도중의 지연 회로(112)의 구체적인 회로도이다. 예컨대, 어드레스 레지스터(102)와 같은 소자 구성이고, 어드레스 레지스터와 동등한 지연 시간을 얻도록 하고 있다. 즉, 신호 PUL 와 하이 레벨의 2 입력 NAND 게이트(61), 인버터(62)를 직렬로 하여 노드의 신호 S1 및 인버터(63)에 의한 S1 의 반전 신호 /S1 로 게이트 제어되는 CMOS 형의 트랜스퍼 게이트 (64, 65, 66, 67)를 직렬로 하여 인버터(68)의 입력에 접속되어 있다. 트랜스퍼 게이트 (64, 65)에 있어서는 P 채널 MOS 트랜지스터가 신호 S1 에 의해 게이트 제어되며, N 채널 MOS 트랜지스터가 신호 /S1 에 의해 게이트 제어되도록 구성되어 있다. 트랜스퍼 게이트 (66,67)에 있어서는 N 채널 M0S 트랜지스터가 신호 S1 에 의해 게이트 제어되며, P 채널 MOS 트랜지스터가 신호 /S1 에 의해 게이트 제어되도록 구성되어 있다. 트랜스퍼 게이트(64)의 전류 통로에 병렬하여 인버터 (69,70)가 직렬 접속되어 있다. 인버터(69)의 입력과 접지와의 사이에는 게이트, 소스간이 접속된 N 채널 MOS 트랜지스터(71)의 전류 통로가 접속되어 있다. 트랜스퍼 게이트(65)와 (66)의 접속점과, 트랜스퍼 게이트(67)와 인버터(68)의 접속점과의 사이에는 인버터(72,73)가 직렬 접속되어 있다. 인버터(72)의 입력과 접지와의 사이에는 게이트, 소스간이 접속된 N 채널 MOS 트랜지스터(74)의 전류 통로가 접속되어 있다. 또한, 인버터(68)의 출력에는 인버터(75)의 입력이 접속되어 있다. 인버터(68)와 (75)의 접속점에는 동작 불능의 트랜지스터 접속부(76)가 설치되어 있다. 인버터(75)의 출력은 지연 회로의 출력 OUT이 되지만, 그 도중에 디코더의 용량과 동등한 용량(77)이 부가된다.

상기 구성에 의하면, 입력 신호 PUL 가 로우 레벨로 내려 가면, 출력 OUT은 어드레스 신호의 전달 속도와 동등한 지연 시간으로 상승한다. 즉, 어드레스 신호와 동등한 기생 부하를 거치는 신호로 용장 어드레스 판정 회로를 구동할 수 있다. 또, 이 지연 회로의 칩내 레이아웃에 주의하면, 예컨대 제 11 도와 같이 하면 좋다. 즉, 지연 회로(112)의 블록(112B)은 칩(115)중에서 어드레스 레지스터(101∼103)의 블록(100B)의 이웃에서 용장 어드레스 판정 회로(111)의 블록(111B)으로부터 가장 거리를 두고 배치한다. 이것에 의해, 어드레스 신호가 배선을 통과함으로써 부여되는 신호 지연을 지연 회로가 갖는 지연 시간에 포함시킬 수 있다.

따라서, 지연 회로(112)로부터 용장 어드레스 판정 회로(111)로 구동신호(프리차지 신호 /PR)가 공급되었을 때는 반드시 어드레스 신호는 확정되어 있다. 또한, 이 지연 회로(112)는 온도, 트랜지스터의 임계치 전압, 전원 전압등이 변동하더라도 어드레스 신호의 지연과 동일할 뿐인 지연을 얻게 되므로, 지연 시간설정에 여분인 마진을 취할 필요가 없으며, 본 발명의 반도체 메모리의 고속 동작 실현에 기여한다.

용장 어드레스 판정 회로(111)로의 구동 신호(프리차지 신호)에 관해서 또 배려하는 점을 설명한다. 제 9 도에 있어서, 용장 선택용 어드레스 신호가 부여되더라도 프리차지 신호 /PR 의 하이 레벨 기간(방전 기간)이 필요이상으로 길면, 트랜지스터 (25∼28)의 접합 누설 등에 의해, 방전하지 않은 노드 N1 의 전위가 내려간다. 이것은 프리차지 신호 /PR 의 주기, 즉 제 4 도의 독출 신호 /RE 의 주기가 필요이상으로 길게 설정된 경우에 발생하며, 용장 회로 선택, 비선택의 올바른 판단을 할 수 없게 된다.

이러한 위구를 해소하기 위해서 제 12 도의 신호 제어 회로(113)를 제공한다. 입력 IN 과 입력 IN 보다 직렬 5 단의 인버터(41∼45)를 통한 신호를 2 입력으로 하는 NAND 게이트(46)의 출력을 인버터(47)에 입력하여 인버터(47)의 출력을 OUT 으로 한다. 신호 지연용으로서 인버터(42,43)의 접속점과 접지와의 사이에는 축전기(48), 인버터(43,44)의 접속점과 접지와의 사이에는 축전기(49)가 설치되어 있다. 또, 노드 리세트용으로서 인버터(42,43)의 접속점과 접지와의 사이에 N 채널 MOS 트랜지스터(51), 인버터(44,45)의 접속점과 접지와의 사이에 N 채널 MOS 트랜지스터(52), 인버터(43,44)의 접속점과 전원과의 사이에 P 채널 MOS 트랜지스터(53), 인버터(45)와 NAND 게이트(46)의 접속점과 전원과의 사이에 P 채널 MOS 트랜지스터(M)가 설치되어 있다. 상기 트랜지스터(51,52)는 입력 IN 으로부터 인버터(55)를 통하여 게이트 제어된다. 상기 트랜지스터(53, 54)는 입력 IN 으로부터 인버터(55,56)를 직렬로 통하여 게이트 제어된다.

제 13a 도, 제 13b 도는 제 12 도의 회로 동작을 도시하는 타이밍도이다. 제 13a 도에 도시된 바와 같이 , 신호 IN 의 상승시는 NAND 게이트(46)의 2 입력은 함께 H가 되고, 출력 OUT 은 H, 신호 IN 의 주기가 짧은 경우, 직렬 5 단의 인버터(41∼45)의 출력 노드(57)는 입력의 변화가 전해지지 않으며, 신호 IN 의 L시의 트랜지스터(51∼54)의 작용에 의해서 H 에 고정된다.

한편, 제 13b 도에 도시된 바와 같이 신호 IN 의 주기가 긴 경우, 신호 IN 의 H의 기간이 길어지므로, 직렬 5 단의 인버터(41∼45)의 출력 노드(57)에 L이 전달된다. 이 때, 출력 OUT 은 L 이 된다. 이윽고 NAND 게이트(46)의 2 입력은 함께 L일 때도 출력 OUT 은 L이 계속된다.

제 14 도는 본 발명의 제 3 실시예이고, 상기 제 12 도의 회로를 제 5 도의 구성에 추가한 회로도이다. 지연 회로에서 용장 어드레스 판정 회로에 이르는 경로에 제 12 도와 같은 신호 제어회로를 설치함에 따라 신호 주기에 관계없이 일정 시간대의 디스차지 기간을 용장 어드레스 판정 회로에 부여할 수 있다. 이것에 의해, 용장 어드레스 판정 회로에 있어서 어드레스 신호 판정이 올바르게 행할 수 있다. 또, 제 12 도와 같은 신호 제어 회로를 용장 어드레스 판정 회로내에 내장하더라도 좋다. 제 9 도, 제 10 도나 제 12 도의 구성은 파이프 라인 방식의 메모리 동작의 적용에 한정되지 않으며, 별도의 메모리 동작에도 적용할 수 있고, 동작 마진을 손상하지 않는 회로 구성을 제공할 수 있다.

제 15 도는 본 발명의 제 4 실시예의 반도체 메모리의 반도체 메모리에 관한 컬럼계 디코드 수단의 주요부의 회로 블록도이고, 클록 신호에 동기하여 외부에서 어드레스 신호를 받아들이는 타입의 메모리 디바이스에 본 발명의 제 8 도의 특징적 메모리 액세스 구성을 적용한 것이다. 용장 회로에 있어서의 용장 어드레스의 판정 회로(211)의 동작은 메모리 셀 MC(도시하지 않지만, 용장 셀도 포함)로 액세스를 위해 디코더가 동작하는 파이프 라인 스테이지 이전의 파이프 라인 스테이지에서 행해지도록 디코더(204,204R)와 용장 어드레스 판정 회로(211)의 사이에 래치(F/F)(212)가 설치되어 있다.

제 16 도는 제 15 도대의 용장 어드레스 판정 회로와 래치(F/F)의 구성을 도시하는 회로예이다. 용장 어드레스 판정의 회로 동작은 상기 제 9 도와 동일한 구성이다. 즉, 프로그램 퓨즈는 용장 어드레스에 대응하는 어드레스 신호(X0∼X5 및 이들의 반전 신호 /X0∼/X5)가 입력되면, 신호 /CE 에 의한 P 채널 MOS 트랜지스터(121)이 온으로 공급되는 프리차지 전위를 유지하도록 설정되어 있다. 이것에 의해, 용장 어드레스에 대응하는 어드레스 신호가 입력된 경우는 신호 SPHIT 는 H레벨, 용장 어드레스 이외는 신호 SPHIT 는 L 레벨이 된다.

신호 SPHIT 는 클록 CK 의 상승에 동기하여 래치(F/F)(212)로 받아들여진다. 이 래치 동작은 트랜스퍼 게이트(126)의 도통에 의한다. 이 래치 동작과 같이, 이 래치(F/F)에서는 트랜스퍼 게이트(131)의 도통에 의해 하나전의 주기의 클록 CK 으로 래치되어 있던 신호 SPHIT 를 신호 CSLSP 로서 출력 유지한다. 다음 클록 CK 의 하강에 동기하여 래치(F/F)의 트랜스퍼 게이트(127,130)가 도통하고, 이번의 주기에서 받아들어져 있던 신호 SPHIT 가 신호 CSLSP로서 새롭게 갱신되어 출력된다.

제 15 도의 회로중에 도시되어 있는 래치(F/F)(213∼217)는 제 16 도에 도시한 래치(F/F)(212)의 회로 구성과 동일하다. 즉, 래치(F/F)는 클록 CK 이 상승에 동기하여 신호를 입력 래치하는 동시에, 하나전의 주기의 클록 CK 에서 래치되어 있던 신호를 출력 유지하고, 다음 클록 CK 의 하강에 동기하여 이번의 주기로 입력되어 있던 신호를 새롭개 갱신 출력한다.

제 15 도의 회로 동작을 제 17 도의 파형도를 참조하여 설명한다. 여기서, 독출하고 싶은 셀 데이타에 대응하는 컬럼 어드레스가 입력되기 이전에 로우 디코더(201)에 의해 로우선 RL 이 결정되며, 센스 앰프/래치 회로(208)내의 각 센스 앰프(S/A)로 셀 데이타가 센스 증폭되어 있는 것으로 한다.

주기 T1 에 있어서, 클록 CK 이 상승하여 컬럼의 어드레스 신호 AC 의 (C)가 F/F(213)에 의해 입력되고, 클록 CK 의 하강으로 F/F(213)의 출력은 어드레스 신호 (B) 로부터 (C) 로 갱신된다. 여기서는 이 어드레스 신호(C)는 불량 메모리 셀이 존재하는 컬럼의 어드레스이다.

한편, 컬럼 활성화 신호 /CE 의 F/F(214)에 의한 래치 출력은 항상 H레벨이 된다. 주기 T1 에 있어서, 이 외의 F/F(212,215,216)에서는 각각 어드레스 신호 AC 의 (A) 에 관한 신호로부터 (B) 에 관한 신호로 갱신된다. 또한, F/F(217)은 클록 CK 의 하강으로 어드레스 신호 AC 의 (A) 에 대응하는 메모리 셀의 어드레스 데이타가 출력된다.

또, 이 주기 T1 에 있어서, 클록 CK 의 하강으로 어드레스 신호 AC 의 (C)가 용장 어드레스 판정 회로(211)에 공급된다. 용장 어드레스 판정 회로(211)에서는 신호 /CE 에 의해 프리차지 전위가 공급되고 있지만, 이전의 어드레스 신호 (B) 의 입력에 의해 신호 SPHIT 는 H로 되어 있다. 클록 CK 의 하강에서 용장 어드레스 판정 회로(211)에 어드레스 신호 AC 의 (C) 가 공급됨으로써, 신호 SPHIT 는 H가 된다. 이 때, 신호 CSLSP 는 이전의 어드레스 신호 (B)의 판정 결과인 L이 래치 출력되어 있다. 신호 SPHIT 의 H 레벨에 의해서 인버터(218)의 출력은 L 레벨이 되고, AND 게이트(219)의 한쪽 입력은 L레벨이 된다. 이것에 의해, AND 게이트(218)의 출력 CEL 은 L레벨이 된다.

계속되는 주기 T2 에 있어서, 클록 CK 의 상승으로, 어드레스 신호의 (C)가 프리디코더(203)를 통하여 F/F(215)에 입력된다. F/F(215)는 다음 클록 CK의 하강까지는 하나전의 어드레스 신호의 (B)가 출력되어 있다. 클록 CK 의 하강으로 F/F(215)의 출력은 어드레스 신호 (B)로부터 (C) 에 갱신된다.

이 주기 T2 에 있어서, F/F(212)에서는 클록 CK 의 상승으로, 신호 SPHIT 의 H 레벨이 받아들여진다. F/F(212)는 다음 클록 CK 의 하강까지는 하나전의 어드레스 신호 (B)의 판정 결과인 신호 SPHIT 의 L 레벨에 대응한 신호 CSLSP의 L 레벨이 출력되어 있다. 클록 CK 의 하강으로 F/F(212)는 어드레스 신호 (C) 에 관한 신호 CSLSP 의 L 레벨을 출력한다.

이 주기 T2 에 있어서, F/F(216)에서는 클록 CK 의 상승으로, 신호 CE1 의 L레벨이 받아들여진다. F/F(216)는 다음 클록 CK의 하강까지는 하나 전의 어드레스 신호 (B)에 관한 신호 CE2 의 H레벨이 출력되어 있다. 클록 CK의 하강으로 F/F(216)는 어드레스 신호 (C) 에 관한 신호 CE1 의 L 레벨을 신호 CE2 로서 출력한다.

이 주기 T2 의 클록의 하강으로, 어드레스 신호 (C) 에 관한 디코더의 선택 동작이 시작된다. 신호 CE2 의 L레벨에 의해 정규 디코더(204)는 활성화되지 않는다. 그 대신에 신호 CSLSP 의 H레벨이 예비 디코더(204R)를 활성화시키고, 정규 메모리 셀 어레이의 어드레스에 대신하여 용장 셀 영역(207)으로부터의 어드레스 데이타가 대응하는 데이타 레지스터(206R)에서 데이타선 DQ, /DQ, 센스 앰프(220)를 통하여 F/F(217)에 전달되고, 주기 T3 의 클록 CK 의 상승으로 F/F(217)에 받아들여진다(D_OUT). F/F(217)는 클록 CK 의 하강으로 D_OUT를 출력하고, 도시하지 않은 버퍼를 통하여 외부에 어드레스 신호 (C)에 관한 어드레스 데이타가 출력된다.

주기 T2 에 있어서, 이외의 F/F 의 움직임에 관해서 설명하면, F/F(213)은 컬럼 어드레스 신호 AC 의 (D) 를 받아들이고, 클록 CK 의 하강으로 래치 출력한다. 용장 어드레스 판정 회로에서 신호 SPHIT 의 L을 얻는다.

이것에 의해, 신호 CE1 는 H레벨이 된다. 또한, F/F(217)은 클록 CK 의 하강으로 어드레스 신호 AC의 (B)에 대응하는 메모리 셀의 어드레스 데이타가 출력된다.

또한, 주기 T3 에 있어서, F/F(217) 이외의 F/F 의 움직임에 관해서 설명하면, F/F(213)는 CK의 상승에서 컬럼 어드레스 신호 AC의 (D)를 받아들인다. F/F(215, 212, 212)는 CK 의 상승으로 각각 컬럼 어드레스 신호 AC의 (D), 이 어드레스 신호(D)에 관한 SPHIT의 L레벨, 신호 CE1 의 H레벨을 받아들인다. 이들 F/F 각각은 CK의 하강으로 상기 논리 레벨을 래치 출력하고, 이것에 의해 어드레스 신호(D)에 관한 디코더의 선택 동작이 시작된다. 디코더(204)가 활성화되어 대응하는 메모리 셀 어레이내의 데이타 레지스터(206)를 선택하고, 주기 T3 의 다음 주기의 클록 CK 의 상승까지 어드레스 데이타가 데이타선 DQ, /DQ, 샌스 앰프(220)를 통하여 F/F(217)까지 어드레스 데이타가 전달되어 있다.

상기 구성에 의하면, 메모리 동작의 임계 경로로 되어 있으며, 아날로그 동작 영역을 포함한다. 컬럼선을 액세스하여 어드레스 데이타를 전달하는 파이프 라인 스테이지에 있어서, 그 동작 마진을 감하는 용장 회로의 어드레스 판정에 관한 일련의 동작을 설치하지 않도록 하기 위해서, 하나전의 파이프 라인 스테이지에서 용장 회로의 어드레스 판정에 관한 일련의 동작을 완료시킨다. 즉, 메모리 셀 어레이와 용장 어드레스 판정 회로와의 사이에 스테이지를 나누기 위한 래치 회로를 설치한다.

이 결과, 용장 회로를 배치해도 메모리의 동작 주기의 단축화가 가능하며, 메모리 디바이스의 동작 고속화에 기여한다.

또한, 본원 청구범위의 각 구성 요건에 명기한 도면 참조부호는 본원 발명의 이해를 쉽게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 명기한 것이 아니다.

Claims

동작 주기를 규정하는 클록 신호에 의해 순차적으로 카운트 업되는 어드레스 신호를 이 카운트 업 동작 주기내에서 출력하는 어드레스 신호 발생 회로(101,102,103)와, 상기 클록 신호에 동기시킴으로써, 상기 카운트 업 동작 주기에 계속되는 상기 어드레스 신호 발생 회로로부터의 어드레스 신호에 대응한 데이타선을 액세스하는 동작 주기가 된 시점에서 미리 전달되고 있는 상기 어드레스 신호에 대응하는 데이타선에 액세스하기 위한 신호가 출력되는 디코더(104)와, 상기 디코더에 의해 액세스되는 어드레스를 갖는 복수의 메모리 셀로 된 메모리 셀 어레이(107)를 구비하고, 1 동작 주기중에 있어서, 전의 주기로 카운트 업한 어드레스 신호를 디코드하고, 이 어드레스 신호에 대응한 어드레스에 액세스하는 동시에 다음 주기를 위한 어드레스 신호가 상기 어드레스 신호 발생 회로에서 카운트 업되어 상기 디코더에 전달되는 것을 특징으로 하는 반도체 메모리.
제 1항에 있어서, 상기 메모리 셀 어레이내에 설치되는 불량 메모리 셀 구제용의 예비 메모리 셀 (107R) 과, 이 예비 메모리 셀에 액세스하기 위한 예비 디코더(104R)와, 상기 어드레스 신호 발생 회로에서의 어드레스 신호가 불량의 메모리 셀을 포함한 행 또는 열을 지정하는 용장 어드레스인지 아닌지에 의해서 상기 디코더, 상기 예비 디코더중 어느것으로 디코드 동작시킬지 판정하는 어드레스 판정 회로(111)와, 상기 어드레스 신호 발생 회로로부터의 어드레스 신호가 상기 어드레스 판정 회로에 확실히 공급될 때까지 상기 어드레스 판정 회로의 판정 동작을 제어하는 지연 회로(112)를 추가로 구비한 것을 특징으로 하는 반도체 메모리.
제 2 항에 있어서, 상기 어드레스 판정 회로는 상기 지연 회로에 동기하여 판정 결과를 래치하는 것을 특징으로 하는 반도체 메모리.
제 2 항에 있어서, 상기 어드레스 판정 회로는, 제 1 노드를 충전하는 프리차지 회로(21)와, 충전기간 후에 상기 용장 어드레스인지 아닌지에 의해 상기 제 1 노드의 방전 여부를 제어하는 판정 회로와, 충전 기간중에는 제 1 노드와 판정 출력에 연결되는 제 2 노드를 분리하고, 비충전 기간중에는 제 1 노드와 제 2 노드를 도통시키는 트랜스퍼 제어회로(36,37)와, 충전기간중에는 제 2 노드의 상태를 유지시키는 래치 회로(38,39)를 포함하는 것을 특징으로 하는 반도체 메모리.
제 2 항에 있어서, 상기 지연 회로는 상기 어드레스 신호 발생 회로의 출력을 활성화시키는 신호와 같은 신호를 입력하고, 상기 어드레스 신호 발생 회로에서의 어드레스가 상기 용장 어드레스 판정 회로에 이르기까지 통과하는 소자 및 배선과 동등한 경로를 통과하도록 회로 구성되어 있는 것을 특징으로 하는 반도체 메모리.
제 4 항에 있어서, 상기 용장 어드레스 판정 회로의 상기 프리차지 회로를 제어하는 신호 주기가 비충전 기간을 규정 시간보다 길게 취하는 주기를 가질 때에 상기 제 1 노드를 비충전기간으로부터 강제적으로 충전기간으로 변화시키는 신호 제어회로(113)를 추가로 구비하는 것을 특징으로 하는 반도체 메모리.
데이타를 기억하는 복수의 메모리 셀이 행렬형으로 배열된 메모리 셀어레이(107)와, 상기 메모리 셀에 연결되는 1 개의 열선을 선택하는 디코더(104)와, 동작 주기를 규정하는 클록 신호에 동기하여 상기 메모리 셀 어레이에 액세스하기 위한 어드레스 신호가 확정되는 어드레스 신호 래치 수단과, 상기 어드레스 신호가 불량의 메모리 셀을 포함한 열을 지정하는 용장 어드레스인지 아닌지를 판정하고, 용장 어드레스가 검출되었을 때에 상기 어드레스 신호에 대응하는 신호를 상기 디코더중의 예비 디코더(104R)로의 신호로써 전달 경로를 전환하는 용장 어드레스 검지 수단을 가지고, 용장 어드레스가 검출되었을 때에 상기 불량 메모리 셀에 대신하여 미리 준비되어 있는 예비 메모리 셀(107R)에 대응한 1 개의 열선을 선택하는 용장 회로 수단(111)과, 상기 동작 주기중, 상기 디코더가 상기 어드레스 신호에 대응하는 열선을 선택하는 제 1 동작 주기보다도 전의 동작 주기에 있어서 미리 상기 용장 어드레스 검지 수단을 종료하고, 상기 제 1 동작 주기에 들어 가자마자 상기 디코더의 동작 제어에 필요한 신호를 얻을 수 있는 신호 전달 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
제 7항에 있어서, 상기 용장 어드레스 검지 수단과 상기 메모리 셀 어레이와의 사이에 적어도 신호의 래치 회로(212)가 설치되는 것을 특징으로 하는 반도체 메모리.
제 7 항에 있어서, 상기 용장 어드레스 검지 수단은, 검출 노드를 충전하는 프리차지 회로(21)와, 충전 기간중에 상기 용장 어레스인지 아닌지에 따라서 상기 검출 노드의 방전여부를 아닌지 제어하여 상기 검 노드로부터 판정 결과의 신호를 출력하는 판정 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
제 9 항에 있어서, 상기 신호 전달 제어수단은, 상기 판정 회로에 부가하여, 상기 클록 신호에 동기하여 상기 검드의 판정 결과의 신호를 받아들이는 동시에 하나전의 클록 신호의 주기로 얻은 상기 제 1 노드의 판정 결과의 신호를 래치 출하는 제 1 의 상태 및 상기 받아들인 판정 결과의 신호를 출력 노드로 전달하고 출력하는 제 2 의 상태를 구비한 제 1플립플롭과, 상기 제 1 의 상태, 제 2 의 상태를 동일하게 하고, 상기 제 1 의 플립플롭과 상보인 관계에 있는 신호를 출력하는 제 2 플립플롭과, 상기 클록 신호에 동기하여 상기 어드레스 신호 래치 수단으로부터의 어드레스 신호를 받아들이는 동시에 하나전의 클록 신호의 주기로 얻은 어드레스 신호를 래치 출하는 제 1 의 상태 및 상기 받아들인 어드레스 신호를 출 노드에 전달하여 출력하는 제 2 의 상태를 구비한 제 3 플플롭을 구비하며, 상기 제 1, 제 2 플립플롭의 출력을 상기 예비 디코더를 포함하는 디코더의 활성화 제어신호로써 이용하며, 제 3 플립플롭의 출력을 컬럼 디코드용의 어드레스 신호로써 이용하는 것을 특징으로 하는 반도체메모리.
동작 주기를 규정하는 클록 신호에 의해 순차적으로 카운트 업되는 어드레스 신호를 이 카운트 업 동작 주기내서 출력하는 어드레스 신호 발생 회로(101,102,103)와, 상기 클록 신호에 동기시킴으로써, 상기 카운트 업 동작 주기에 계속되는 상기 어드레스 신호 발생 회로로부터의 어드레스 신호에 대응한 열선을 액세스하는 동작 주기가 된 시점에서 미리 전달되고 있는 상기 어드레스 신호에 대응하는 열선에 액세스하기 위한 신호가 출력되는 디코더(104)와, 상기 디코더에 의해 액세스되는 어드레스를 갖는 복수의 메모리 셀로 된 메모리 셀 어레이(107)와, 상기 동작 주기의 전반주기에 있어서, 하나전의 동작 주기로 카운트 업된 어드레스 신호를 디코드하고, 이 어드레스 신호에 대응한 어드레스에 액세스하는 동시에, 상기 동작 주기의 후반주기에 있어서 다음 동작 주기를 위한 어드레스 신호가 상기 어드레스 신호 발생 회로에서 카운트 업되어 상기 디코더에 전달되는 전송 제어수단을 구비한 것을 특징으로 하는 반도체 메모리.
제 11 항에 있어서, 상기 어드레스 신호가 불량 메모리 셀을 포함한 열을 지정하는 용장 어드레스일 때 상기 불량 메모리 셀에 대신하여 미리 준비 되어 있는 예비 메모리 셀(107R)에 대응한 상기 열선을 선택하는 용장 회로수단(111)을 추가로 구비하며, 상기 어드레스 신호가 용장 어드레스인지 아닌지를 판정하는 동작이 상기 카운트 업 동작 주기대에서 행해지고, 용장 어드레스가 검출되었을 때에 상기 어드레스 신호에 대응하는 신호의 전달 경로를 상기 용장 회로 수단측으로 전환하는 동작이 상기 열선을 액세스하는 동작 주기가 된 시점에서는 종료하고 있는 것을 특징으로 하는 반도체 메모리.
제 12 항에 있어서, 상기 용장 회로수단은, 상기 어드레스 신호 발생 회로에서의 어드레스 신호가 상기 용장 어드레스의 판정 동작시에 확실히 공급될 때까지 상기 용장 어드레스의 판정 동작을 제어하는 지연 회로(112)와, 용장 어드레스인지 아닌지의 판정 결과를 상기 지연 회로에 동기하여 래치하는 래치 회로를 구비하며, 상기 동작 주기의 후반주기에서 상기 래치 회로의 래치 동작이 작용하는 것을 특징으로 하는 반도체 메모리.
제 13 항에 있어서, 상기 지연 회로는 상기 어드레스 신호 발생 회로의 출력을 활성화시키는 신호와 같은 신호를 입력하고, 상기 어드레스 신호 발생 회로에서의 어드레스가 상기 용장 어드레스 판정 회로에 이르기까지 통과하는 소자 및 배선과 동등한 경로를 통과하도록 회로 구성되어 있는 것을 특징으로 하는 반도체 메모리.
제 13 항에 있어서, 상기 용장 회로수단은, 제 1 노드를 충전하는 프리차지 회로(21)와, 충전기간후에 상기 용장 어드레스인지 아닌지에 의해서 상기 제 1 노드를 방전하는지 아닌지 제어하는 판정 회로와, 충전기간중에는 제 1 노드와 판정 출력에 연결되는 제 2 노드를 분리하고, 비충전 기간중에는 제 1 노드와 제 2 노드를 도통시키는 트랜스퍼 제어회로(36,37)와, 충전 기간중에는 제 2 노드의 상태를 유지하는 래치 회로(38,39)를 구비하는 것을 특징으로 하는 반도체 메모리.
제 15 항에 있어서, 상기 용장 어드레스 판정 회로의 상기 프리차지 회로를 제어하는 신호주기가 비충전 기간을 규정 시간보다 길게 취하는 주기를 가질 때에 상기 제 1 제어회로(113)를 추가로 구비하는 것을 특징으로 하는 반도체 메모리.
데이타를 기억하는 복수의 메모리 셀이 매트릭스형으로 배열된 메모리 셀어레이(107)의 상기 메모리 셀 어레이중의 선택된 상기 메모리 셀에 대응하는 데이타를 유지하는 유지 수단과, 상기 유지 수단으로부터 상기 데이타를 선택하는 디코더(104)와, 동작 주기를 규정하는 클록 신호에 동기하여 상기 메모리 셀에 액세스하기 위한 어드레스 신호가 확정되는 어드레스 신호 래치수단과, 상기 어드레스 신호가 불량 메모리 셀을 포함한 일을 지정하는 용장 어드레스인지 아닌지를 판정하고, 용장 어드레스가 검출되었을 때에 상기 어드레스 신호에 대응하는 신호를 상기 디코더중의 예비 디코더(104R)로의 신호로써 전달 경로를 전환하는 용장 어드레스 검지 수단을 가지며, 용장 어드레스가 검출되었을 때에 상기 불량 메모리 셀에 대신하여 미리 준비 되어 있는 예비 메모리 셀에 대응한 상기 유지 수단을 선택하는 용장 회로수단(111)과, 상기 동작 주기중, 상기 디코더가 상기 어드레스 신호에 대응하는 데이타에 액세스하는 제 1 동작 주기보다도 전의 동작 주기에 있어서 미리 상기 용장 어드레스 검지 수단이 종료되고, 상기 제 1 동작 주기에 들어 가자마자 상기 디코더의 동작 제어에 필요한 신호가 얻어지는 신호 전달 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리.
제 17 항에 있어서, 상기 용장 어드레스 검지 수단과 상기 메모리 셀 어레이와의 사이에 적어도 신호의 래치 회로(212)가 설치되는 것을 특징으로 하는 반도체 메모리.
제 17 항에 있어서, 상기 용장 어드레스 검지 수단은, 검출 노드를 충전하는 프리차지 회로(21)와, 충전 기간중에 상기 용장 어드레스인지 아닌지에 따라서 상기 검출 노드의 방전 여부를 제어하며, 상기 검출 노드로부터 판정 결과의 신호 를 출력하는 판정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
제 19 항에 있어서, 상기 신호 전달 제어수단은, 상기 판정 회로에 부가하여, 상기 클록 신호에 동기하여 상기 검출 노드의 판정 결과의 신호를 받아들이는 동시에 하나전의 클록 신호의 주기로 얻을 수 있는 상기 제 1 노드의 판정 결과의 신호를 래치 출력하는 제 1 의 상태 및 상기 받아들인 판정 결과의 신호를 출력 노드에 전달하여 출력하는 제 2 의 상태를 구비한 제 1 플립플롭과, 상기 제 1 의 상태, 제 2 의 상태를 동일하게 하여 상기 제 1 플립플롭과 상보인 관계에 있는 신호를 출력하는 제 2 플립플롭과, 상기 클록 신호에 동기하여 상기 어드레스 신호 래치수단으로부터의 어드레스 신호를 받아들이는 동시에 하나전의 클록 신호의 주기로 얻은 어드레스 신호를 래치 출력하는 제 1 의 상태 및 상기 받아들인 어드레스 신호를 출력 노드에 전달하여 출력하는 제 2 의 상태를 구비한 제 3 플립플롭을 구비하고, 상기 제 1, 제 2 플립플롭의 출력을 상기 예비 디코더를 포함하는 디코더의 활성화 제어신호로써 이용하며, 제 3 플립플롭의 출력을 컬럼 디코드용 어드레스 신호로써 이용하는 것을 특징으로 하는 반도체 메모리.