KR20050050343A - 메모리 모듈 및 메모리용 보조모듈 - Google Patents

메모리 모듈 및 메모리용 보조모듈 Download PDF

Info

Publication number
KR20050050343A
KR20050050343A KR1020030084056A KR20030084056A KR20050050343A KR 20050050343 A KR20050050343 A KR 20050050343A KR 1020030084056 A KR1020030084056 A KR 1020030084056A KR 20030084056 A KR20030084056 A KR 20030084056A KR 20050050343 A KR20050050343 A KR 20050050343A
Authority
KR
South Korea
Prior art keywords
memory
signal
signals
selection
predetermined number
Prior art date
Application number
KR1020030084056A
Other languages
English (en)
Inventor
분고모토히코
유아사카오루
Original Assignee
가부시키가이샤 버팔로
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 버팔로 filed Critical 가부시키가이샤 버팔로
Priority to KR1020030084056A priority Critical patent/KR20050050343A/ko
Publication of KR20050050343A publication Critical patent/KR20050050343A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Dram (AREA)

Abstract

A0~A11의 어드레스 신호밖에 출력하지 않는 컴퓨터 본체에서는 SDRAM의 256M비트 중 절반의 영역밖에 취급할 수 없었다.
컴퓨터 본체로부터 소정수의 어드레스 신호(A0~A11)와 복수의 선택신호 (CS0,CS1)를 입력하고, 입력한 CS0,CS1신호에 기초하여 메모리용 선택신호(CS)를 생성함과 아울러 A0~A11신호에 추가된 추가 어드레스 신호(A12)를 생성하고, CS신호 및 A12신호 및 A0~A11신호를 256M비트 SDRAM(메모리)에 공급함으로써 대응하는 데이터로의 액세스를 컴퓨터 본체로부터 할 수 있게 하는 메모리용 회로(30)를 설치하였다. 컴퓨터 본체로부터는 생성된 추가 어드레스 신호(A12)와 입력된 소정수의 어드레스 신호(A0~A11)에 대응하는 데이터로의 액세스가 가능하게 된다.

Description

메모리 모듈 및 메모리용 보조모듈{MEMORY MODULE AND MEMORY-ASSIST MODULE}
본 발명은 컴퓨터 본체에 접속할 수 있는 메모리 모듈 및 메모리용 보조모듈에 관한 것이다.
종래로부터 컴퓨터 본체의 소켓(슬롯)에 메모리 모듈을 접속함으로써 컴퓨터의 메모리를 증설하는 것이 행해지고 있다. 메모리 모듈로서는 128M(메가)비트 SDRAM(Synchronous Dynamic Random Access Memory)을 8개 실장한 128M바이트의 DIMM(Dual Inline Memory Module)이나 128M비트 SDRAM을 16개 실장한 256M바이트의 DIMM 등이 이용되고 있다. 통상, 128M비트 SDRAM의 어드레스 신호단자는 A0~A11가 12개 설치되어 있어, 행 어드레스(Row Address)의 신호선 12개 및 열 어드레스 (Column Address)의 신호선 10개를 접속할 수 있게 되어 있다. 또한, 컴퓨터 본체로부터 A0~A11의 어드레스 신호가 입력되면 전체 SDRAM의 128M비트 전체영역에 관해서 대응하는 어드레스의 데이터를 읽기ㆍ쓰기할 수 있다.
상기 256M바이트의 DIMM에서는 SDRAM이 2개의 블록의 SDRAM군으로 분할되어서 2뱅크(BANK)로 되어 있다. 또한, A0~A11의 어드레스 신호 외에 액세스를 행하는 SDRAM군의 복수의 뱅크 각각에 대응한 복수의 칩 선택신호를 입력함으로써 DIMM의 256M바이트 전체영역에 관해서, 대응하는 뱅크 및 어드레스의 데이터를 읽기ㆍ쓰기할 수 있게 되어 있다. 이와 같이 뱅크 중 어느 하나를 선택하는 복수의 칩 선택신호를 이용함으로써 컴퓨터 본체가 취급할 수 있는 메모리용량을 증가시킬 수 있게 되어 있다.
또한, 일본 특허3022255호 공보(단락0014-0054, 제1~8도)에 개시된 기술과 같이 컴퓨터 본체로부터 입력되는 최상위의 어드레스 신호의 상태에 따라서 액세스시키는 메모리를 교체하는 모듈도 알려져 있다.
상기 종래의 기술에 있어서는 다음과 같은 과제가 있었다.
최근, 256M비트 SDRAM을 8개 실장한 256M바이트의 DIMM이 이용되도록 되어 왔다. 또한, 상기 256M비트 SDRAM의 전체 메모리영역에 액세스하기 위해서는 A0~A12의 행 어드레스의 신호를 SDRAM에 입력할 필요가 있으므로 구기종과 같이 A0~A11의 어드레스 신호밖에 출력하지 않는 컴퓨터 본체에서는 SDRAM의 256M비트 중 절반인 128M비트의 영역밖에 취급할 수 없었다. 일본 특허3022255호 공보에 개시된 모듈을 이용하여도 최상위의 어드레스 신호(A11)의 상태에 따라 액세스하는 메모리를 교체하는 것뿐이라서 마찬가지이다.
본 발명은 상기 과제를 감안하여 이루어진 것으로서, 컴퓨터 본체로부터 입력되는 소정수의 어드레스 신호만으로는 전체 메모리영역에 액세스할 수 없는 메모리이어도 상기 어드레스 신호만으로는 액세스할 수 없는 메모리영역에 대해서 컴퓨터 본체로부터 액세스할 수 있게 하여 메모리영역을 유효하게 이용할 수 있는 메모리 모듈 및 메모리용 보조모듈의 제공을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 소정수의 어드레스 신호 및 이 소정수의 어드레스 신호에 대응한 용량의 복수의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 복수의 어드레스 신호를 생성하는 컴퓨터 본체에 접속할 수 있는 규격화된 메모리 모듈로서, 선택상태 또는 비선택상태를 표시하는 메모리용 선택신호 및 상기 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 상기 메모리용 선택신호가 선택상태일 때에 상기 복수의 어드레스 신호에 대응하는 데이터의 액세스가 가능한 메모리와 상기 컴퓨터 본체로부터 상기 소정수의 어드레스 신호 및 복수의 선택신호를 입력하고, 입력한 선택신호에 기초하여 상기 메모리용 선택신호를 생성함과 아울러 상기 소정수의 어드레스 신호에 추가된 추가 어드레스 신호를 생성하고, 생성한 메모리용 선택신호 및 생성한 추가 어드레스 신호 및 입력한 소정수의 어드레스 신호를 상기 메모리에 공급함으로써 대응하는 데이터로의 액세스를 상기 컴퓨터 본체로부터 할 수 있게 하는 메모리용 회로를 구비하는 구성으로 하고 있다.
규격화된 본 메모리 모듈은 컴퓨터 본체에 접속되어 메모리로의 액세스를 컴퓨터 본체로부터 할 수 있게 한다. 컴퓨터 본체로부터 메모리용 회로로는 소정수의 어드레스 신호와 이 소정수의 어드레스 신호에 대응한 용량의 복수의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 복수의 선택신호가 입력된다. 한편, 본 메모리 모듈에 설치된 메모리는 선택상태 또는 비선택상태를 표시하는 메모리용 선택신호와, 상기 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 상기 메모리용 선택신호가 선택상태일 때에 상기 복수의 어드레스 신호에 대응하는 데이터의 액세스가 가능하다.
여기서, 메모리용 선택신호는 메모리용 회로에 의해 선택신호에 기초하여 생성된다. 또한, 상기 소정수의 어드레스 신호에 추가된 추가 어드레스 신호도 메모리용 회로에 의해 선택신호에 기초하여 생성된다. 생성된 메모리용 선택신호는 메모리에 공급되는 것이므로 상기 메모리용 선택신호가 선택상태일 때에 메모리는 액세스할 수 있게 된다. 생성된 추가 어드레스 신호는 입력된 소정수의 어드레스 신호와 함께 메모리에 공급되는 것이므로 컴퓨터 본체로부터는 생성된 추가 어드레스 신호 및 입력된 소정수의 어드레스 신호에 대응하는 데이터로의 액세스가 가능하게 된다.
즉, 컴퓨터 본체로부터 입력되는 소정수의 어드레스 신호만으로는 전체 메모리영역에 액세스할 수 없는 메모리이어도 선택신호에 기초하여 상기 소정수의 어드레스 신호 이외의 어드레스 신호가 생성되는 것이므로 상기 어드레스 신호만으로는 액세스할 수 없는 메모리영역에 대해서 컴퓨터 본체로부터 액세스할 수 있게 된다. 예컨대, 컴퓨터 본체가 128M비트 이하의 DRAM밖에 전체 메모리영역에 액세스할 수 없는 어드레스 신호를 출력하는 경우에는 256M비트 이상의 DRAM에 대해서 128M비트보다 큰 메모리영역에 액세스할 수 있게 된다. 물론, 다양한 메모리용량의 메모리에 대해서 본 발명을 적용할 수 있다.
또한, 메모리용 선택신호를 생성함으로써 컴퓨터 본체로부터 액세스할 수 있는 메모리수를 늘릴 수 있으므로 컴퓨터 본체가 취급할 수 있는 메모리용량을 크게 가질 수 있다.
여기서, 상기 메모리는 1개만 설치하여 두어도 좋고, 복수개 설치되어 있어도 좋다. 메모리에 대해서는 데이터의 읽기ㆍ쓰기 및 판독이 가능한 이외에도 데이터의 읽기ㆍ쓰기만이 가능하여도 좋고, 데이터의 판독만이 가능하여도 좋고, 이들의 경우에 있어서도 본 발명에서 말하는 액세스가능에 해당한다. 따라서, SDRAM, ROM, 등, 다양한 메모리를 채용할 수 있다.
또한, 상기 소정수의 어드레스 신호에 추가 어드레스 신호를 추가함으로써 메모리의 전체 영역에 액세스할 수 있게 되면 메모리용량을 유효하게 이용할 수 있어서 바람직하지만 추가 어드레스 신호는 상기 소정수의 어드레스 신호에 추가된 어드레스 신호이면 좋으므로 메모리의 전체 영역에 액세스가능하게 할 필요는 없다. 이 경우에도 추가 어드레스 신호를 메모리에 공급함으로써 소정수의 어드레스 신호에 대응한 용량의 메모리 공간보다 많은 용량의 메모리영역에 액세스가능하게 할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 컴퓨터 본체로부터 입력되는 소정수의 어드레스 신호만으로는 전체 메모리영역에 액세스할 수 없는 메모리이어도 상기 어드레스 신호만으로는 액세스할 수 없는 영역에 대해서 컴퓨터 본체로부터 액세스할 수 있게 하여 메모리영역을 유효하게 채용할 수 있게 된다.
상기 메모리용 선택신호를 생성하는 구성은 다양하게 고려된다. 그 일례로서 상기 메모리용 회로는 상기 입력한 복수의 선택신호 중 어느 하나가 상기 메모리 공간의 선택상태일 때에 상기 메모리용 선택신호를 상기 메모리의 선택상태로 하고, 상기 입력한 복수의 선택신호 전체가 상기 메모리 공간의 비선택상태일 때에 상기 메모리용 선택신호를 상기 메모리의 비선택상태로 하는 구성으로 하여도 좋다.
즉, 복수의 선택신호에 의해 복수의 메모리 공간 중 어느 하나가 선택된 상태에서 메모리용 선택신호는 메모리를 선택한 상태로 되고, 복수의 선택신호에 의해 복수의 메모리 공간 전체가 선택되어 있지 않은 상태에서 메모리용 선택신호는 메모리를 선택하지 않은 상태로 된다.
예컨대, 선택신호와 메모리용 선택신호가 로우(low)일 때에 선택상태이고 하이(high)일 때에 비선택상태인 경우, 복수의 선택신호를 AND게이트에 입력하여 상기 게이트로부터의 출력을 메모리용 선택신호로 할 수 있다. 또한, 선택신호와 메모리용 선택신호가 하이일 때에 선택상태이고 로우일 때에 비선택상태인 경우, 복수의 선택신호를 OR게이트에 입력하여 상기 게이트로부터의 출력을 메모리용 선택신호로 할 수 있다. 또한, 선택신호와 메모리용 선택신호에서 선택상태와 비선택상태의 신호의 상태가 다른 경우, NAND게이트나 NOR게이트 등을 사용하여 메모리용 선택신호를 생성할 수 있다.
이상과 같이 하면 적절하게 메모리용 선택신호를 생성하는 일례를 제공할 수 있다.
상기 컴퓨터 본체가 상기 소정수의 어드레스 신호에 대응한 용량의 2개의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 2종류의 선택신호를 생성하는 경우, 상기 메모리용 회로는 상기 2종류의 선택신호 중 어느 하나를 상기 컴퓨터 본체로부터 입력하여 상기 추가 어드레스 신호로서 상기 메모리에 공급하는 구성으로 하여도 좋다. 즉, 간단한 구성으로 2종류의 선택신호 중 어느 하나가 추가 어드레스 신호로 되어, 메모리에 공급된다.
물론, 3종류 이상의 선택신호를 생성하는 경우에 복수의 어드레스 신호로부터 추가 어드레스 신호를 생성할 수도 있다.
이와 같이 하면 간단한 구성으로 추가 어드레스 신호를 생성할 수 있다.
컴퓨터 본체는 전력절약을 위해 사용하고 있지 않는 뱅크의 메모리를 슬립 (sleep)시키는 신호를 출력하는 경우도 있다. 여기서, 상기 메모리는 펄스상의 클럭신호 및 그 클럭신호의 유효상태 또는 무효상태를 표시하는 메모리용 클럭 인에이블(clock enable) 신호를 입력하여 그 클럭 인에이블 신호가 유효상태일 때에 상기 클럭신호에 기초하여 동작가능하고, 상기 컴퓨터 본체는 상기 클럭신호 및 상기 복수의 메모리 공간 각각에 관해서 상기 클럭신호입력의 유효상태 또는 무효상태를 표시하는 복수의 클럭 인에이블 신호를 생성하고, 상기 메모리용 회로는 상기 컴퓨터 본체로부터 상기 클럭신호 및 상기 복수의 클럭 인에이블 신호를 입력하고, 입력한 복수의 클럭 인에이블 신호에 기초하여 상기 메모리용 클럭 인에이블 신호를 생성하여 입력한 클럭 신호와 함께 상기 메모리에 공급하는 구성으로 하여도 좋다.
즉, 컴퓨터 본체로부터 메모리용 회로로는 펄스 상(狀)의 클럭신호와, 복수의 메모리 공간 각각에 관해서 클럭신호입력의 유효상태 또는 무효상태를 표시하는 복수의 클럭 인에이블 신호가 입력된다. 한편, 메모리는 클럭신호와, 이 클럭신호입력의 유효상태 또는 무효상태를 표시하는 메모리용 클럭 인에이블 신호를 입력하여 이 클럭 인에이블 신호가 유효상태일 때에 상기 클럭신호에 기초하여 동작가능하다.
여기서, 메모리용 클럭 인에이블 신호는 메모리용 회로에 의해 복수의 클럭 인에이블 신호에 기초하여 생성된다. 생성된 메모리용 클럭 인에이블 신호는 클럭신호와 함께 메모리에 공급되므로 상기 메모리용 클럭 인에이블 신호가 유효상태일 때에 메모리는 동작가능하게 된다.
이와 같이 하면 컴퓨터 본체로부터 복수의 메모리 공간에 대해서 복수의 클럭 인에이블 신호가 출력되어 있을 때에 적절하게 메모리에 대해서 액세스가능하게 할 수 있다.
상기 메모리용 클럭 인에이블 신호를 생성하는 구성은 다양하게 고려된다. 그 일례로서 상기 메모리용 회로는 상기 입력한 복수의 클럭 인에이블 신호 중 어느 하나가 상기 메모리 공간의 클럭신호입력의 유효상태일 때에 상기 메모리용 클럭 인에이블 신호를 상기 메모리의 클럭신호입력의 유효상태로 하고, 상기 입력하는 복수의 클럭 인에이블 신호 전체가 상기 메모리 공간의 클럭신호입력의 무효상태일 때에 상기 메모리용 클럭 인에이블 신호를 상기 메모리의 클럭신호입력의 무효상태로 하는 구성으로 하여도 좋다.
즉, 복수의 클럭 인에이블 신호에 의해 복수의 메모리 공간 중 어느 하나의 클럭신호입력이 유효하게 된 상태에서 메모리용 클럭 인에이블 신호는 메모리의 클럭신호입력을 유효하게 한 상태로 되고, 복수의 클럭 인에이블 신호에 의해 복수의 메모리 공간 전체의 클럭신호입력이 무효로 된 상태에서 메모리용 클럭 인에이블 신호는 메모리의 클럭신호입력을 무효로 한 상태로 된다. 또한, 메모리용 클럭 인에이블 신호는 상기 메모리용 선택신호와 마찬가지로, OR게이트, AND게이트, NOR게이트, NAND게이트 등을 사용하여 생성할 수 있다.
이와 같이 하면 적절하게 메모리용 클럭 인에이블 신호를 생성하는 일례를 제공할 수 있다.
또한, 상기 추가 어드레스 신호는 상기 소정수의 어드레스 신호로 표시되는 어드레스보다 상위의 어드레스를 표시할 수 있는 신호로 되어 있는 구성으로 하여도 좋다. 즉, 상기 소정수의 어드레스 신호보다 상위의 추가 어드레스 신호가 생성되고, 상기 소정수의 어드레스 신호와 함께 메모리에 공급된다.
여기서, 추가 어드레스 신호는 상기 복수의 어드레스 신호의 최상위의 어드레스 신호이여도 좋다.
이와 같이 하면 간단한 구성으로 추가 어드레스 신호를 생성할 수 있다.
그런데, 메모리에 메모리용 선택신호를 공급하지 않아도 선택신호로부터 추가 어드레스 신호를 생성함으로써 소정수의 어드레스 신호만으로는 액세스할 수 없는 메모리영역에 대해서 컴퓨터 본체로부터 액세스할 수 있게 된다.
즉, 컴퓨터 본체로부터 메모리용 회로로는 소정수의 어드레스 신호와, 이 소정수의 어드레스 신호에 대응한 용량의 복수의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 선택신호가 입력된다. 한편, 본 메모리 모듈에 설치된 메모리는 상기 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 이 복수의 어드레스 신호에 대응하는 데이터의 액세스가 가능하다.
여기서, 상기 소정수의 어드레스 신호에 추가된 추가 어드레스 신호는 메모리용 회로에 의해 선택신호에 기초하여 생성된다. 생성된 어드레스 신호는 입력된 소정수의 어드레스 신호와 함께 메모리에 공급되므로 컴퓨터 본체로부터는 생성된 어드레스 신호 및 입력된 소정수의 어드레스 신호에 대응하는 데이터로의 액세스가 가능하게 된다.
즉, 컴퓨터 본체로부터 입력되는 소정수의 어드레스 신호만으로는 전체 메모리영역에 액세스할 수 없는 메모리이어도 선택신호에 기초하여 상기 소정수의 어드레스 신호 이외의 어드레스 신호가 생성되므로 상기 어드레스 신호만으로는 액세스할 수 없는 메모리영역에 대해서 컴퓨터 본체로부터 액세스할 수 있게 된다.
또한, 메모리가 실장되기 전의 메모리 모듈이어도 메모리를 실장함으로써 소정수의 어드레스 신호만으로는 액세스할 수 없는 메모리영역에 대해서 컴퓨터 본체로부터 액세스할 수 있게 된다. 그래서, 소정수의 어드레스 신호 및 이 소정수의 어드레스 신호에 대응한 용량의 복수의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 복수의 선택신호를 생성하는 컴퓨터 본체에 접속되고, 선택상태 또는 비선택상태를 표시하는 메모리용 선택신호 및 상기 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 상기 메모리용 선택신호가 선택상태일 때에 상기 복수의 어드레스 신호에 대응하는 데이터의 액세스가 가능한 메모리에 대해서 상기 컴퓨터 본체로부터의 액세스를 가능하게 함에 있어서, 상기 컴퓨터 본체로부터 상기 소정수의 어드레스 신호 및 복수의 어드레스 신호를 입력하고, 입력한 선택신호에 기초하여 상기 메모리용 선택신호를 생성함과 아울러 상기 소정수의 어드레스 신호에 추가된 추가 어드레스 신호를 생성하고, 생성한 메모리용 선택신호 및 생성한 추가 어드레스 신호 및 입력한 소정수의 어드레스 신호를 상기 메모리에 공급함으로써 대응하는 데이터로의 액세스를 상기 컴퓨터 본체로부터 할 수 있게 하는 구성으로 하여도 좋다.
또한, 소정수의 어드레스 신호 및 이 소정수의 어드레스 신호에 대응한 용량의 복수의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 선택신호를 생성하는 컴퓨터 본체에 접속되고, 상기 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 대응하는 데이터의 액세스가 가능한 메모리에 대응하여 상기 컴퓨터 본체로부터의 액세스를 가능하게 함에 있어서, 상기 컴퓨터 본체로부터 상기 소정수의 어드레스 신호 및 선택신호를 입력하고, 입력한 선택신호에 기초하여 상기 소정수의 어드레스 신호에 추가된 추가 어드레스 신호를 생성하고, 이 추가 어드레스 신호 및 입력한 소정수의 어드레스 신호를 상기 메모리에 공급함으로써 대응하는 데이터로의 액세스를 상기 컴퓨터 본체로부터 할 수 있게 하는 구성으로 하여도 좋다.
즉, 본 발명은 메모리를 구비하고 있지 않은 메모리용 보조모듈이어도 유효하다. 또한, 상기 각종 구성을 메모리용 보조모듈에 대응킬 수도 있다.
이하, 하기의 순서에 따라서 본 발명의 실시형태를 설명한다.
(1) 메모리 모듈의 구성:
(2) 메모리 모듈의 작용:
(3) 변형예:
(1) 메모리 모듈의 구성:
도 1은 본 발명의 일실시형태에 관한 메모리 모듈(10)의 외관을 도시하는 정면도이다. 또한, 상하 좌우의 위치관계를 설명할 때에는 동 도면을 기준으로 하여 설명한다.
본 메모리 모듈(10)은 규격화된 형상의 프린트 기판(10a)에 8개의 256M비트 SDRAM(20), 복수의 게이트IC(31), 도시하지 않은 저항회로 등이 실장되어 있다. 또한, 기판(10a)의 하측 가장자리부에는 정면측과 배면측에 각 84핀으로 된 168핀단자(40)가 형성되어 있다. 상기 메모리 모듈(10)은 데스크탑형 퍼스널 컴퓨터(PC)용 증설 메모리카드이고, DIMM사양으로 된 168핀단자(40)를 데스크탑형 PC(컴퓨터 본체)의 머더보드(90)의 커넥터(슬롯)(91)에 삽입가능하다. 커넥터(91)에는 단자(40)의 배치에 대응하여 168개소의 도통부를 형성하고 있다. 상기 커넥터(91)는 규격화된 168핀의 DIMM을 장착할 수 있는 형상으로 되어 있다. 메모리 모듈(10)을 상방으로부터 커넥터(91)에 삽입하면 머더보드(90)에 대해서 대략 수직으로 설치할 수 있고, 데스크탑형 PC에 접속할 수 있다. 그 결과, 데스크탑형 PC의 메모리를 증설할 수 있다.
메모리 모듈(10)이 접속되는 데스크탑형 PC는 최신기종이 아니고, 256M바이트의 메모리용량을 취급할 때에 128M바이트씩 2뱅크로 하여 취급하도록 되어 있음으로써, 예컨대, 128M비트 SDRAM을 16개 실장한 256M바이트의 DIMM을 증설하기에 적합한 구성으로 되어 있다.
도 2는 데스크탑형 PC의 커넥터(91)와, 128M비트 SDRAM을 16개 실장한 종래의 256M바이트의 DIMM을 이용한 것으로서 형성되는 가상적인 메모리 공간과의 배선 상의 대응관계의 일부를 도시하고 있다.
도면에 있어서, 128M비트 가상메모리(R11~R18, R21~R28)는 8개씩 SDRAM군의 블록으로 되고, 2뱅크로 되어 있다. 여기서, 도면 상측의 SDRAM군을 BANK1로 칭하고, 하측의 SDRAM군을 BANK2로 칭하는 것으로 한다. 커넥터(91)에는 CLK,RAS,CAS,A0~A11,D0~D63,CS0,CS1,CKE1,CKE2 등의 각종 신호선의 접속부가 형성되어 있다.
여기서, CLK신호는 클럭신호를 의미하고 있고, PC가 소정 주파수의 펄스상의 클럭신호를 생성하여 CLK신호선에 공급한다.
RAS(Row Address Strobe)신호는 SDRAM에 대해서 행 어드레스를 주는 타이밍을 전달하는 신호를 의미하고 있고, CAS(Column Addess Strobe)신호는 SDRAM에 대해서 열 어드레스를 주는 타이밍을 전달하는 신호를 의미하고 있다. A0~A11신호는 메모리 공간 내의 어드레스를 지정하는 소정수(12종류)의 어드레스 신호를 의미하고 있다. 8비트의 데이터를 입출력할 수 있는 128M비트 SDRAM을 실장한 DIMM에서는 행 어드레스로서 12종류, 열 어드레스로서 10종류의 어드레스 신호가 SDRAM에 공급된다. PC는 RAS,CAS,A0~A11신호를 생성하고, CLK신호에 맞추어서 신호선에 공급한다.
D0~D63신호는 64종류의 데이터신호를 의미하고 있다. 64개의 데이터 신호선은 8개씩 8조로 나누어지고, SDRAM군 중의 각 SDRAM에 8개씩 접속되어 있다.
CS0,CS1신호는 액세스하는 SDRAM군을 선택하는 칩 선택신호(선택신호)이고, 각 SDRAM군 각각에 관해서 선택상태 또는 비선택상태를 표시하는 신호이다. 이 신호는 SDRAM군의 선택상태가 L(low), 비선택상태가 H(high)로 표시된 부논리(負論理)의 신호이다. CS0,CS1신호는 동시에 L로 되는 것은 아니고, SDRAM에 액세스할 때에 어느 하나만 L로 되도록 되어 있다.
CKE1,CKE2신호는 2개의 SDRAM군 각각에 관해서 CLK신호입력의 유효상태 또는 무효상태를 표시하는 클럭 인에이블 신호이고, 클록신호입력의 유효상태가 H, 무효상태가 L인 정논리(正論理)의 신호이다. PC는 CS0,CS1,CS2,CKE1,CKE2신호를 생성하고, CLK신호에 맞추어서 신호선에 공급한다.
이들 외, 커넥터(91)에는 2종류의 확장 어드레스 신호(BA0,BA1)의 신호선이나 전원라인 등의 접속부도 형성되어 있다.
또한, CLK,RAS,CAS,A0~A11,D0~D63신호는 BANK1,2 양쪽에 공급되고, CS0,CKE0신호는 BANK1에 공급되고, CS1,CKE1신호는 BANK2에 공급되고 있다.
도 3은 각 SDRAM군 내의 가상메모리에 대응하는 종래의 128M비트 SDRAM의 단자와 이 단자에 접속되는 신호선의 요부를 도시하고 있다. 또한, SDRAM 내에 단자를 기재함과 아울러 SDRAM 외에 신호명을 기재하고 있다.
상기 SDRAM은 선택신호와 A0~A11신호를 입력하여 상기 선택신호가 L(선택상태)일 때에 A0~A11신호에 대응하는 데이터의 액세스가 가능한 메모리이다. 또한, 클럭 인에이블 신호를 CKE단자에 입력하여 상기 클럭 인에이블 신호가 H(유효상태)일 때에 CLK신호에 기초하여 동작가능하다.
BANK1 내의 가상메모리(R11)에 대해서는 CLK,RAS,CAS,A0~A11,D0~D7신호선이 각각 클럭 신호입력단자(CLK), 행 어드레스 신호입력단자(RAS), 열 어드레스 신호입력단자(CAS), 어드레스 신호입력단자(A0~A11), 데이터 신호입출력단자(D0~D7)에 접속되고, 대응하는 신호가 상기 단자로부터 입출력되는 사양으로 되어 있다. 또한, 상기 BANK1 내의 별도의 가상메모리(R12~R18)에 대한 데이터 신호입출력단자 (D0~D7)에는 다른 8개씩의 데이터 신호선이 접속되는 사양이다. 또한, CS0,CKE0신호선이 각각 칩 선택신호입력단자(CS), 클럭 인에이블 신호입력단자(CKE)에 접속되고, BANK1에 관해서 선택상태 또는 비선택상태를 표시하는 칩 선택신호가 CS단자에 입력되고, 상기 BANK1에 관해서 클럭신호입력의 유효상태 또는 무효상태를 표시하는 클럭 인에이블 신호가 CKE단자에 입력되는 사양으로 되어 있다. 가상메모리 (R12~R18)에 관해서도 동일 CS0,CKE0신호선이 접속되는 사양이다.
한편, BANK2 내의 가상메모리(R21)에 대해서 CLK,RAS,CAS,A0~A11,D0~D7단자에 관해서는 가상메모리(R11)와 동일 신호선이 접속되는 사양이다. 또한, CS1,CKE1신호선이 각각 CS,CKE단자에 접속되고, BANK2에 관해서 선택상태 또는 비선택상태를 표시하는 칩 선택신호가 CS단자에 입력되고, 상기 BANK2에 관해서 클럭신호입력의 유효상태 또는 무효상태를 표시하는 클럭 인에이블 신호가 CKE단자에 입력되는 사양으로 되어 있다. 가상메모리(R22~R28)에 관해서도 동일 CS1,CKE1신호선이 접속되는 사양이다.
또한, 128M비트 SDRAM은 확장 어드레스 신호를 입력할 수 있는 BA0,BA1단자 등도 구비하고 있음으로써 행 어드레스로서 12비트, 열 어드레스로서 10비트, 확장 어드레스로서 2비트의 합계 24비트를 입력하고, 어드레스에 대응하는 8비트의 데이터를 입출력하는 것이므로 224×8비트, 즉, 128M비트의 메모리 공간을 갖고 있다.
도 4는 상기 데스크탑형 PC가 커넥터(91)로부터 출력하는 신호의 상태를 표시한 타이밍챠트이다.
본 데스크탑형 PC는 전력절약을 위해 사용하고 있지 않은 뱅크의 메모리를 슬립시키도록 클럭 인에이블 신호를 출력한다. BANK1의 SDRAM에 액세스할 때, 이 SDRAM을 슬립상태로부터 해제시키기 위하여 CKE0신호를 L→H로 올린다(타이밍 t1). 상기 SDRAM에 액세스할 때, CS0신호를 H→L로 내린다(타이밍 t2). BANK1의 SDRAM으로의 액세스를 종료할 때에는 CS0신호를 L→H로 올린다(타이밍 t3). BANK1의 SDRAM을 슬립상태로 할 때에는 CKEO신호를 H→L로 내리고, BANK2의 SDRAM에 액세스할 때, 이 SDRAM을 슬립상태로부터 해제시키기 위하여 CKE1신호를 L→H로 올린다(타이밍 t4). BANK2의 SDRAM에 액세스할 때, CS1신호를 H→L로 내리고(타이밍 t5), 상기 SDRAM으로의 액세스를 종료할 때에는 CS1신호를 L→H로 올린다(타이밍 t6). 양 BANK1,2의 SDRAM을 슬립상태로 할 때에는 양 CKE0,CKE1신호를 L의 상태로 한다.
이와 같이 본 데스크탑형 PC는 CS0,CS1신호가 동시에는 L로 되지 않도록 소정수의 어드레스 신호에 대응한 용량(128M비트×8)의 2개의 메모리 공간 각각에 관해서 2개의 선택신호를 생성한다. 또한, CKE0,CKE1신호가 동시에는 H로 되지 않도록 2개의 메모리 공간 각각에 관해서 2개의 클럭 인에이블 신호를 생성한다.
최근, 256M비트 SDRAM을 8개 실장한 256M바이트의 DIMM이 이용되도록 되어 왔다. 도 5는 상기 데스크탑형 PC를 이용하였을 때에 256M비트 SDRAM의 단자와 이 단자에 접속할 수 있는 신호선의 요부를 도시하고 있다.
256M비트 SDRAM은 메모리용 선택신호와 소정수의 어드레스 신호(A0~A11)보다 많은 복수의 어드레스 신호(A0~A12)를 입력하여 상기 메모리용 선택신호가 L(선택상태)일 때에 A0~A12신호에 대응하는 데이터의 액세스가 가능한 메모리이다. 또한, 메모리용 클럭 인에이블 신호를 CKE단자에 입력하여 이 메모리용 클럭 인에이블 신호가 H(유효상태)일 때에 CLK신호에 기초하여 동작가능하다.
도면에 도시되는 바와 같이, CLK,RAS,CAS,D0~D7단자에 관해서는 대응하는 신호가 존재하기 때문에 신호를 직접 입력할 수 있다. 그러나, 어드레스 신호입력단자에 관해서는 A12단자에 대응하는 신호가 존재하지 않으므로 메모리 용량의 절반인 128M비트의 영역밖에 액세스할 수 없게 된다. 또한, CS,CKE단자에 상당하는 신호는 존재하지 않고, CS0,CSK0신호, 또는 CS1,CSK1신호를 입력하면 결국의 경우, 128M비트의 영역밖에 액세스할 수 없고, A0~A11의 어드레스 신호밖에 출력하지 않는 컴퓨터 본체에서는 256M비트 SDRAM의 절반의 영역밖에 취급할 수 없게 된다.
본 메모리 모듈(10)은 후술하는 메모리용 회로에 의해 A0~A11신호보다 상위의 A12의 어드레스 신호(추가 어드레스 신호)를 생성하고, A0~A11신호만으로는 액세스할 수 없는 메모리영역에 대해서 컴퓨터 본체로부터 액세스할 수 있다.
도 6은 메모리 모듈(10)의 회로의 요부를 도시한 회로도이다. 도면의 256M비트 SDRAM(20)은 도 1에서 도시한 8개의 SDRAM(20) 중 어느 하나(예컨대, 최좌단의 SDRAM)를 대표하여 도시하고 있다. 실제로는 동일한 회로가 8개의 SDRAM(20) 전체에 대해서 형성되어 있다. 각 SDRAM(20)에 대해서는 D0~D7단자에 접속되는 데이터 신호선의 종류가 다를뿐이고, 나머지 단자에는 동일 데이터 신호선이 접속되어 있다. 또한, 알기 쉽게 설명하기 위하여 RAS,CAS,A0~A11,D0~D7단자에 관해서는 입출력되는 신호명만을 기재하고 있지만 실제로는 이들 신호의 신호선은 168핀단자(40)에 접속되어 있다.
도면에 있어서 메모리용 회로(30)와 단자(40)로부터 메모리용 보조모듈(12)이 구성된다. 메모리용 회로(30)는 AND게이트(31a), OR게이트(31b)를 구비하고 있다. 상기 게이트(31a,b)는 게이트IC(31) 내에 설치되어 있다.
AND게이트(31a)의 2개의 입력단자에는 각각 단자(40) 내의 CS0단자(41 a), CS1단자(41b)가 접속되어 있다. 또한, AND게이트(31a)의 출력단자에는 SDRAM(20)의 CS단자가 접속되어 있다. 또한, 128M비트 SDRAM용 선택신호인 CS0,CS1신호의 논리곱이 메모리용 선택신호(CS)로서 256M비트 SDRAM(20)의 CS단자에 공급된다. 즉, 본 메모리 모듈(10)은 입력한 CS0,CS1신호 중 어느 하나가 L(128M비트 가상메모리의 메모리 공간의 선택상태)일 때에 메모리용 선택신호(CS)를 L(256M비트 SDRAM의 선택상태)로 하고, 입력한 CS0,CS1신호 전체가 H(128M비트 가상메모리의 메모리 공간의 비선택상태)일 때에 CS신호를 H(256M비트 SDRAM의 비선택상태)로 한다. 상기 회로에 의해 복수의 선택신호를 입력하고, 입력한 복수의 선택신호에 기초하여 적절하게 메모리용 선택신호를 생성할 수 있다.
또한, SDRAM(20)의 A12단자에는 CS1이 접속되어 있다. 즉, CS1신호가 L일 때에는 A12단자로부터 입력되는 A12신호는 「0」으로 되고, CS0신호가 L일 때는 CS1신호가 H이고 A12단자로부터 입력되는 A12신호는 「1」로 된다. 상기 회로에 의해 복수의 선택신호를 입력하고, 입력한 선택신호에 기초하여 간단한 구성이면서 소정수의 어드레스 신호(A0~A11)에 추가된 추가 어드레스 신호(A12)를 생성할 수 있다. 이 추가 어드레스 신호(A12)는 A0~A11신호로 표시되는 어드레스보다 상위의 어드레스를 표시할 수 있는 신호로 되어 있다. 그러면, 도 7에 도시하는 바와 같이, 256M비트 SDRAM(20)의 절반의 메모리영역이 CS0신호=L 즉 상기 BANK1에 할당되고, 남은 절반의 메모리영역이 CS1신호=L 즉 상기 BANK2에 할당된다. 또한, 상기 가능메모리 (R11~R18, R21~R28)에 대응하여 할당되는 메모리영역에 동일 부호를 붙이고 있다. 도면에 도시하는 바와 같이, 예컨대, BANK1에 할당된 가상메모리(R11)와, BANK2에 할당된 가상메모리(R21)가 좌단에 있는 동일 256M비트 SDRAM(20)의 내부에 설치되어 있는 것을 알 수 있다. 이와 같이 선택신호에 따라서 동일 SDRAM의 메모리영역을 구별해서 사용할 수 있고, 본 메모리 모듈을 의사적으로 128M비트 SDRAM을 사용한 2뱅크구성의 메모리 모듈로서 취급할 수 있게 된다.
또한, 2종류의 선택신호(CS0,CS1)으로부터 A12신호를 생성하여 A12단자에 입력할 때에는 CS1신호를 A12단자에 입력하는 대신에 CS0신호를 A12단자에 입력하도록 하여도 좋다.
이와 같이 메모리용 회로(30)는 데스크탑형 PC로부터 소정수의 어드레스 신호(A0~A11)와 복수의 선택신호(CS0,CS1)를 입력하여 메모리용 선택신호(CS)와 추가 어드레스 신호(A12)를 생성하고, CS신호, 추가 어드레스 신호(A12), 소정수의 어드레스 신호(A0~A11)를 256M비트 SDRAM(20)에 공급함으로써 대응하는 데이터로의 액세스를 데스크탑형 PC로부터 할 수 있게 한다.
데스크탑형 PC에는 사용하고 있지 않은 뱅크의 128M비트 SDRAM을 슬립시키는 복수의 클럭 인에이블 신호를 출력하는 것이다. 그래서, 메모리용 회로(30)는 데스크탑형 PC로부터 CLK신호 및 복수의 클럭 인에이블 신호(CKE0,CKE1)를 입력하고, 입력한 CKE0,CKE1신호에 기초하여 메모리용 클럭 인에이블 신호(CKE)를 생성하여 CLK신호와 함께 SDRAM(20)에 공급한다.
SDRAM(20)의 CLK단자에는 단자(40) 내의 CLK단자(41c)가 접속되어 있음으로써 메모리용 회로(30)는 CLK신호를 데스크탑형 PC로부터 입력하여 SDRAM(20)에 공급하도록 되어 있다.
또한, OR게이트(31b)의 2개의 입력단자에는 각각 단자(40) 내의 CKE0단자 (41d), CKE1단자(41e)가 접속되어 있다. 상기 OR게이트(31b)의 출력단자에는 SDRAM (20)의 CKE단자가 접속되어 있다. 또한, 128M비트 SDRAM용 CKE0,CKE1신호의 논리합이 CKE신호로서 256M비트 SDRAM(20)의 CKE단자에 공급된다. 즉, 본 메모리 모듈 (10)은 입력한 CKE0,CKE1신호 중 어느 하나가 H(128M비트 가상메모리의 메모리 공간의 클럭신호입력의 유효상태)일 때에 CKE신호를 H(256M비트 SDRAM의 클럭신호입력의 유효상태)로 하고, 입력한 CKE0,CKE1 전체가 L(128M비트 가상메모리의 메모리 공간의 클럭신호입력의 무효상태)일 때에 CKE신호를 L(256M비트 SDRAM의 클럭신호입력의 무효상태)로 한다.
(2) 메모리 모듈의 작용:
이어서, 도 8에 도시하는 타이밍챠트를 참조하면서 본 메모리 모듈(10)의 작용을 설명한다. 또한, 타이밍(t1~t7)은 도 4와 동일 타이밍으로 하고 있다.
CKEO신호가 L→H로 올려져서(타이밍 t1) BANK1의 가상메모리를 슬립상태로부터 해제시키는 상태로 되면 OR게이트(31b)의 입력단자의 한쪽에 H로 입력되므로, OR게이트(31b)로부터 출력되는 CKE신호는 H(유효상태)로 된다. 또한, CKE0신호가 H→L로 내려짐과 아울러 CKE1신호가 L→H로 올려져서(타이밍 t4) BANK2의 가상메모리를 슬립상태로부터 해제시키는 상태로 되어도 OR게이트(31b)의 입력단자의 한쪽에 H가 입력되므로 OR게이트(31b)로부터 출력되는 CKE신호는 H(유효상태)로 된다. 한편, CKE1신호가 H→L로 내려져셔(타이밍 t7) 양 BANK1,2의 가상메모리를 슬립시키는 상태로 되면 OR게이트(31b)의 양 입력단자에 L이 입력되는 것이므로 OR게이트 (31b)로부터 출력되는 CKE신호는 L(무효상태)로 된다.
그러면, 256M비트 SDRAM(20)은 양 BANK1,2의 가상메모리를 슬립상태로 할 때만 CKE단자에 L이 입력되고, CLK신호입력이 무효로 된다. 한편, BANK1,2 중 어느 하나의 가상메모리를 슬립상태로부터 해제시키는 상태로 되면 CKE단자에 H가 입력되고, CLK신호입력이 유효로 되어 입력되는 CLK신호에 기초하여 동작한다.
이와 같이 데스크탑형 PC로부터 복수의 128M비트 가상메모리의 메모리 공간에 대해서 복수의 클럭 인에이블 신호가 출력되고 있을 때에 적절하게 256M비트 SDRAM에 대해서 액세스가능하게 할 수 있다.
CKE0신호가 H일 때에 CS0신호가 H→L로 내려져서(타이밍 t2) BANK1의 가상메모리에 액세스하는 상태로 되면 AND게이트(31a)의 입력단자의 한쪽에 L이 입력되는 것이므로 AND게이트(31a)로부터 출력되는 CS신호는 L(선택상태)로 된다. 이 때, CS1신호는 H이므로 A12신호는 1을 의미하는 H로 되고, SDRAM(20)의 A12단자에는 H가 입력된다.
또한, CKE1신호가 H일 때에 CS1신호가 H→L로 내려져서(타이밍 t5) BANK2의 가상메모리에 액세스하는 상태로 되어도 AND게이트(31a)의 입력단자의 한쪽에 L이 입력되는 것이므로 AND게이트(31a)로부터 출력되는 CS신호는 L(선택상태)로 된다. 이 때, CS1신호는 L이므로 A12신호는 0을 의미하는 L로 되고, SDRAM(20)의 A12단자에는 L이 입력된다.
그러면, 256M비트 SDRAM(20)은 데스크탑형 PC로부터 양 BANK1,2의 가상메모리에 액세스하는 상태로 되면 CS단자에 L이 입력되고, 상기 데스크탑형 PC로부터 액세스할 수 있게 된다.
여기서, BANK1의 가상메모리에 액세스하는 상태일 때에는 A12신호가 1이 되고, BANK2의 가상메모리에 액세스하는 상태일 때에는 A12신호가 0이 되므로 데스크탑형 PC로부터는 추가 어드레스 신호(A12)와 소정수의 어드레스 신호(A0~A11)에 대응하는 256M비트분의 데이터로의 액세스가 가능하게 된다.
이와 같이 컴퓨터 본체로부터 입력되는 소정수의 어드레스 신호(A0~A11)만으로는 128M비트의 메모리영역밖에 액세스할 수 없는 256M비트 메모리이어도 선택신호에 기초하여 A0~A11신호이외의 추가 어드레스 신호(A12)가 생성되므로 종래에는 액세스할 수 없었던 메모리영역에 대해서 컴퓨터 본체로부터 액세스할 수 있게 되고, 메모리영역을 유효하게 이용할 수 있게 된다. 그 결과, 256M비트 SDRAM을 사용한 메모리 모듈이면서 마치 128M비트 SDRAM을 사용하여 2뱅크구성으로 한 메모리 모듈과 같이 하여 컴퓨터 본체로부터 액세스할 수 있게 된다. 현재, 256M비트 SDRAM이 SDRAM의 주류로 되고, 128M비트 SDRAM을 입수하는 것이 곤란하게 되어 왔지만 본 발명에 의해 최신기종이 아닌 컴퓨터 본체여도 256M비트 SDRAM에 실장한 메모리 모듈을 유효하게 이용할 수 있게 된다.
또한, 복수의 선택신호(CS0,CS1)으로부터 메모리용 선택신호(CS)를 생성함으로써 컴퓨터 본체로부터 액세스할 수 있는 메모리수를 늘릴 수 있으므로 컴퓨터 본체가 취급할 수 있는 메모리용량을 크게 할 수 있다.
(3)변형예:
본 발명의 메모리 모듈은 다양한 변형예가 고려된다.
상기 메모리 모듈(10)은 ECC(Error Correction Code)가 없는 DIMM이지만 ECC가 붙은 메모리 모듈이어도 ECC용 메모리가 늘어나는 것뿐이며, 본 발명을 적용할 수 있다. 물론, DIMM 이외에도 SIMM 등이어도 좋다.
SDRAM에는 데이터 신호입출력단자가 16개인 메모리도 있다. 이와 같은 메모리이어도 컴퓨터 본체가 생성하는 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력할 수 있는 메모리이면 본 발명을 적용함으로써 메모리영역을 유효하게 이용할 수 있게 된다. 물론, 데이터 신호입출력단자가 8개, 16개이외의 메모리에 대해서도 본 발명을 적용할 수 있다. 또한, 데이터의 판독만 할 수 있는 ROM 등이어도 본 발명을 적용할 수 있다.
또한, 컴퓨터 본체가 소정수의 어드레스 신호뿐이므로 128M비트 메모리까지 취급하는 것이 가능한 것 이외여도 본 발명을 적용할 수 있다. 예컨대, 64M비트 메모리까지 취급할 수 있는 컴퓨터 본체인 경우, 본 발명을 적용함으로써 128M비트 메모리를 취급할 수 있게 되고, 후술하는 바와 같이 256M비트 이상의 메모리용량을 갖는 메모리도 취급할 수 있게 된다. 또한, 256M비트 메모리까지 취급할 수 있는 컴퓨터 본체인 경우, 본 발명을 적용함으로써 512M비트 이상의 메모리용량을 갖는 메모리를 취급할 수 있게 된다.
선택신호와 메모리용 선택신호가 정논리인 경우, 도 9에 도시하는 바와 같이, AND게이트(31a) 대신에 OR게이트(32a)를 사용하면 좋다. 그러면 CS0,CS1신호 중 어느 하나가 H(선택상태)일 때에 메모리용 선택신호(CS)가 H(선택상태)로 되고, SDRAM에 대해서 선택가능하게 된다.
또한, 클럭 인에이블 신호와 메모리용 클럭 인에이블 신호가 부논리인 경우, 동 도 9에 도시되는 바와 같이, OR게이트(31b) 대신에 AND게이트(32b)를 사용하면 좋다. 그러면, CKE0,CKE1신호 중 어느 하나가 L(유효상태)일 때에 CKE신호가 L(유효상태)로 되고, SDRAM은 CLK신호에 기초하여 동작가능하게 된다.
또한, 본 발명의 메모리 모듈에 실장되는 메모리에 메모리용 선택신호를 공급하지 않아도 본 메모리 모듈을 동작시킬 수 있다. 컴퓨터 본체가 소정수의 어드레스 신호에 대응한 용량의 2개의 메모리 공간 각각에 관해서 2종류의 선택신호를 생성하는 경우, 메모리용 선택신호를 생성하지 않고 실장된 메모리의 CS단자를 항시 선택상태로 하고 있어도 좋다. 물론, 메모리는 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 대응하는 데이터의 액세스가 가능하면 좋고, CS단자가 설치되어 있지 않아도 좋다.
이 경우, 메모리용 회로는 컴퓨터 본체로부터 소정수의 어드레스 신호와 선택신호를 입력하고, 입력한 액세스신호에 기초하여 소정수의 어드레스 신호에 추가된 추가 어드레스 신호를 생성하고, 이 추가 어드레스 신호와 입력한 소정수의 어드레스 신호를 메모리에 공급함으로써 대응하는 데이터로의 액세스를 컴퓨터 본체로부터 가능하게 하면 좋다. 상기 예에서는 컴퓨터 본체로부터 입력되는 2종류의 선택신호 중 어느 하나를 추가 어드레스 신호로서 메모리에 공급함으로써 선택신호에 따라서 동일 메모리의 메모리영역을 분별해서 사용할 수 있고, 메모리영역을 유효하게 이용할 수 있게 된다.
추가 어드레스 신호는 메모리에 입력할 수 있는 최상위 어드레스를 표시하는 어드레스 신호 이외여도 좋다. 도 10은 다른 변형예에 관한 메모리 모듈에 실장된 256M비트 SDRAM에 입력되는 신호의 요부를 도시한 블록도이다. A11,A12단자가 열 어드레스 입력에 이용되지 않고 행 어드레스 입력에만 이용되는 경우, 단자로부터 입력되는 A0~A10신호를 256M비트 SDRAM의 A0~A10단자에 입력함과 아울러 A11신호를 256M비트 SDRAM의 A12단자에 입력하고, CS1신호를 추가 어드레스 신호로서 A11단자에 입력하여도 좋다. 또한, A10~A12단자가 행 어드레스 입력에만 이용되는 SDRAM인 경우, 168핀단자로부터 입력되는 A0~A9신호를 SDRAM의 A0~A9단자에 입력함과 아울러 A10,A11신호를 각각 SDRAM의 A11,A12단자에 입력하고, CS1신호를 추가 어드레스 신호로서 A10단자에 입력하여도 좋다. 물론, A0단자가 행 어드레스 입력에만 이용되는 경우에는 168핀단자로부터 입력되는 CS1신호를 추가 어드레스 신호로서 A0단자에 입력하여도 좋다.
또한, 3이상의 뱅크를 선택하는 2종류 이상의 선택신호로부터 복수의 추가 어드레스 신호를 생성하여도 좋다. 도 11은 다른 변형예에 관한 메모리 모듈의 회로의 요부를 도시한 회로도이다.
본 메모리 모듈은 512M비트 SDRAM을 8개 실장한 512M바이트의 DIMM이다. 이 512M비트 SDRAM은 14종류의 어드레스 신호(A0~A13)를 입력할 수 있고, 데스크탑형 PC로부터 입력되는 소정수의 어드레스 신호(A0~A11)와 비교해서 2종류 많고, 상기 SDRAM의 전체 메모리영역에 액세스하기 위해서는 어드레스 신호를 추가로 2종류 필요하다. 도면의 512M비트 SDRAM은 8개의 SDRAM 중 하나를 대표해서 도시하고 있다.
한편, 데스크탑형 PC는 512M바이트의 메모리 용량을 취급할 때에 128M바이트씩 4뱅크로 하여 취급하도록 되어 있는 것을 예로 들어서 설명한다.
도면에 있어서 메모리용 회로(50)는 AND게이트(51a~d), OR게이트(51e~g)를 구비하고 있다.
AND게이트(51a)의 2개의 입력단자에는 각각 168핀단자(40) 내의 CS0,CS1단자가 접속되고, AND게이트(51b)의 2개의 입력단자에는 각각 168핀단자(40) 내의 CS2,CS3단자가 접속되어 있다. AND게이트(51c)의 2개의 입력단자에는 각각 AND게이트(51a,b)의 출력단자가 접속되어 있다. 또한, AND게이트(51c)의 출력단자에는 SDRAM의 CS단자가 접속되어 있다. 즉, 본 메모리 모듈은 입력한 복수의 선택신호 (CS0~CS3) 중 어느 하나가 L(128M비트 가상메모리의 메모리 공간의 선택상태)일 때에 메모리용 선택신호(CS)를 L(512M비트 SDRAM의 선택상태)로 하고, 입력한 CS0~CS3신호 전체가 H(128M비트 가상메모리의 메모리 공간의 비선택상태)일 때에 CS신호를 H(512M비트 SDRAM의 비선택상태)로 한다.
SDRAM의 A13단자에는 AND게이트(51b)의 출력단자가 접속되어 있다. 또한, AND게이트(51d)의 2개의 입력단자에는 각각 단자(40) 내의 CS1,CS3단자가 접속되어 있다. 또한, SDRAM의 A12단자에는 AND게이트(51c)의 출력단자가 접속되어 있다.
즉, 도 12에 도시하는 바와 같이, CS0~CS3신호가 순서대로 0,1,1,1일 때 A13,A12신호는 각각 1,1로 되고, CS0~CS3신호가 순서대로 1,0,1,1일 때 A13,A12신호는 각각 1,0으로 된다. 또한, CS0~CS3신호가 순서대로 1,1,0,1일 때 A13,A12신호는 각각 0,1로 되고, CS0~CS3신호가 순서대로 1,1,1,0일 때 A13,A12신호는 각각 0,0으로 된다. 이와 같이 L로 되는 CS0~CS3신호가 다르면 A13,A12신호의 조합도 다르므로 상기 회로에 의해 복수의 선택신호를 입력하고, 입력한 선택신호에 기초하여 소정수의 어드레스 신호(A0~A11)에 추가된 추가 어드레스 신호(A12,A13)를 생성할 수 있다. 그 결과, 512M비트 SDRAM(20)의 메모리영역의 1/4씩이 CS0~CS3신호=L 즉 BANK1~BANK4에 할당된다.
또한, A13신호를 생성하여 A13단자에 입력할 때에는 CS2,CS3신호의 논리곱을 입력하는 대신에 CS0,CS1신호의 논리곱을 입력하여도 좋다. 또한, A12신호를 생성하여 A12단자에 입력할 때에는 CS1,CS3신호의 논리곱을 입력하는 대신에 CS0,CS2신호의 논리곱을 입력하여도 좋다.
이와 같은 메모리용 회로(50)여도 데스크탑형 PC로부터 소정수의 어드레스 신호(A0~A11)와 복수의 선택신호(CS0~CS3)를 입력하여 메모리용 선택신호(CS)와 추가 어드레스 신호(A12,A13)를 생성하고, CS신호, 추가 어드레스 신호(A12,A13), 소정수의 어드레스 신호(A0~A11)를 512M비트 SDRAM에 공급함으로써 전체 메모리영역에 관해서 대응하는 데이터로의 액세스를 데스크탑형 PC로부터 할 수 있게 한다.
또한, OR게이트(51e)의 2개의 입력단자에는 각각 단자(40) 내의 CKE0,CKE1단자가 접속되고, OR게이트(51f)의 2개의 입력단자에는 각각 단자(40) 내의 CKE2,CKE3단자가 접속되어 있다. OR게이트(51g)의 2개의 입력단자에는 각각 OR게이트(51e,f)의 출력단자가 접속되어 있다. 또한, OR게이트(51g)의 출력단자에는 SDRAM의 CKE단자가 접속되어 있다. 즉, 본 메모리 모듈은 입력한 복수의 클럭 인에이블 신호(CKE0~CKE3) 중 어느 하나가 H(128H비트 가상메모리의 메모리 공간의 클럭신호입력의 유효상태)일 때에 메모리용 클럭 인에이블 신호(CKE)를 H(512M비트의 SDRAM의 클럭신호입력의 유효상태)로 하고, 입력한 CKE0~CKE3신호 전체가 L(128M비트 가상메모리의 메모리 공간의 클럭신호입력의 무효상태)일 때에 CKE신호를 L(512M비트 SDRAM의 클럭신호입력의 무효상태)로 함으로써 데스크탑형 PC로부터 복수의 128M비트 가상메모리의 메모리 공간에 대해서 복수의 클럭 인에이블 신호가 출력되어 있을 때에 적절하게 512M비트 SDRAM에 대해서 액세스가능하게 할 수 있다.
물론, 컴퓨터 본체가 128M바이트씩 3뱅크를 취급하는 것인 경우, 메모리 모듈에는 CS3,CKE3신호가 입력되지 않게 되지만 도 11에 도시한 회로를 이용하여 512M비트 SDRAM 중 128×3=384M비트분의 메모리 영역을 사용할 수 있게 된다. 이 경우 512M비트 SDRAM의 전체 메모리 영역은 사용하지 않게 되지만 소정수의 어드레스 신호(A0~A11)만으로 액세스할 수 있는 128M비트의 메모리영역보다는 넓은 영역을 컴퓨터 본체로부터 취급할 수 있게 되므로 512M비트 SDRAM의 메모리 영역을 유효하게 이용할 수 있게 되는 것에 변함이 없다.
또한, 메모리 모듈에 A0~A14신호를 입력할 수 있는 1G(기가)비트 SDRAM을 실장하는 경우에도 컴퓨터 본체가 소정수의 어드레스 신호(A0~A11)와 8종류의 선택신호(CS0~CS7)를 생성할 수 있으면 본 발명을 적용할 수 있다. 또한, 이 때 메모리 회로는 컴퓨터 본체로부터 A0~A11신호와 CS0~CS7신호를 입력하여 메모리용 선택신호(CS)와 추가 어드레스 신호(A12~A14)를 생성하고, CS신호, 추가 어드레스 신호 (A12~A14), 소정수의 어드레스 신호(A0~A11)를 1G비트 SDRAM에 공급함으로써 전체 메모리 영역에 관해서 대응하는 데이터로의 액세스를 데스크탑형 PC로부터 할 수 있게 한다. 또한, 8종류의 클럭 인에이블 신호(CKE0~CKE7)를 입력하여 메모리용 클럭 인에이블 신호(CKE)를 생성할 수 있다.
또한, 메모리가 실장되기 전의 메모리 모듈이어도 메모리를 실장함으로써 소정수의 어드레스 신호만으로는 액세스할 수 없는 메모리 영역에 대해서 컴퓨터 본체로부터 액세스할 수 있게 됨으로써, 도 6에 도시한 바와 같이, 메모리 모듈(10)로부터 SDRAM(20)을 제외한 메모리용 보조모듈(12)이어도 본 발명은 유효하다. 물론, 메모리용 보조모듈은 메모리를 장착하기 위한 메모리 소켓을 구비하고 있어도 좋고, 메모리를 납땜할 수 있는 형상으로 한 것이여도 좋다.
이상 설명한 바와 같이, 본 발명에 의하면 다양한 형태에 따라 컴퓨터 본체로부터 입력되는 소정수의 어드레스 신호만으로는 전체 메모리 영역에 액세스할 수 있는 메모리이어도 그 어드레스 신호만으로는 액세스할 수 없는 메모리 영역에 대해서 컴퓨터 본체로부터 액세스할 수 있게 하여 메모리 영역을 유효하게 이용할 수 있는 메모리 모듈 및 메모리용 보조모듈을 제공할 수 있다.
도 1은 본 발명의 일실시형태에 관한 메모리 모듈의 외관을 도시하는 정면도이다.
도 2는 데스크탑형 PC의 커넥터와 종래의 128M비트 SDRAM의 배선상의 대응관계의 일부를 도시하는 도면이다.
도 3은 각 SDRAM군 내의 종래의 128M비트 SDRAM의 단자와 그 단자에 접속되는 신호선의 요부를 도시하는 도면이다.
도 4는 데스크탑형 PC가 커넥터로부터 출력하는 신호의 상태를 나타내는 타이밍챠트이다.
도 5는 상기 데스크탑형 PC를 이용하였을 때에 256M비트 SDRAM의 단자와 그 단자에 접속할 수 있는 신호선의 요부를 도시하는 도면이다.
도 6은 메모리 모듈의 회로의 요부를 도시하는 회로도이다.
도 7은 256M비트의 메모리영역에 할당되는 128M비트의 메모리 공간의 형태를 모식적으로 도시하는 도면이다.
도 8은 각종 신호의 상태를 나타내는 타이밍챠트이다.
도 9는 다른 변형예에 관한 메모리 모듈의 회로의 요부를 도시하는 회로도이다.
도 10은 다른 변형예에 관한 메모리 모듈에 실장된 SDRAM에 입력되는 신호의 요부를 도시하는 블록도이다.
도 11은 다른 변형예에 관한 메모리 모듈의 회로의 요부를 도시하는 회로도이다.
도 12는 CS0~CS3신호의 상태와 A12,A13신호의 대응관계를 도시하는 표형식의 도면이다.
(도면의 주요부분에 대한 부호의 설명)
10 … 메모리 모듈 10a … 기판
12 … 메모리용 보조모듈 20 … SDRAM
30,50 …메모리용 회로 31 … 게이트IC
31a,51a~51d … AND 게이트 31b … OR 게이트
40 … 168핀단자 90 … 머더보드
91 … 커넥터 A0~A11 … 어드레스 신호입력단자
CAS … 열 어드레스 신호입력단자 CKE … 클럭 인에이블 신호입력단자
CLK … 클럭 신호입력단자 CS … 메모리용 선택신호
D0~D7 … 데이터 입출력단자 RAS … 행 어드레스 신호입력단자

Claims (9)

  1. 소정수의 어드레스 신호 및 이 소정수의 어드레스 신호에 대응한 용량의 복수의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 복수의 선택신호를 생성하는 컴퓨터 본체에 접속할 수 있는 규격화된 메모리 모듈로서,
    선택상태 또는 비선택상태를 표시하는 메모리용 선택신호 및 상기 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 상기 메모리용 선택신호가 선택상태일 때에 상기 복수의 어드레스 신호에 대응하는 데이터의 액세스가 가능한 메모리; 및
    상기 컴퓨터 본체로부터 상기 소정수의 어드레스 신호 및 복수의 선택신호를 입력하고, 입력한 선택신호에 기초하여 상기 메모리용 선택신호를 생성함과 아울러 상기 소정수의 어드레스 신호에 추가된 추가 어드레스 신호를 생성하고, 생성한 메모리용 선택신호 및 생성한 추가 어드레스 신호 및 입력한 소정수의 어드레스 신호를 상기 메모리에 공급함으로써 대응하는 데이터로의 액세스를 상기 컴퓨터 본체로부터 할 수 있게 하는 메모리용 회로를 구비하는 것을 특징으로 하는 메모리 모듈.
  2. 제1항에 있어서, 상기 메모리용 회로는 상기 입력한 복수의 선택신호 중 어느 하나가 상기 메모리 공간의 선택상태일 때에 상기 메모리용 선택신호를 상기 메모리의 선택상태로 하고, 상기 입력한 복수의 선택신호 전체가 상기 메모리 공간의 비선택상태일 때에 상기 메모리용 선택신호를 상기 메모리의 비선택상태로 하는 것을 특징으로 하는 메모리 모듈.
  3. 제1항 또는 제2항에 있어서, 상기 컴퓨터 본체는 상기 소정수의 어드레스 신호에 대응한 용량의 2개의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 2종류의 선택신호를 생성하고,
    상기 메모리용 회로는 상기 2종류의 선택신호 중 어느 하나를 상기 컴퓨터 본체로부터 입력하여 상기 추가 어드레스 신호로서 상기 메모리에 공급하는 것을 특징으로 하는 메모리 모듈.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리는 펄스상의 클럭신호 및 이 클럭신호입력의 유효상태 또는 무효상태를 표시하는 메모리용 클럭 인에이블 신호를 입력하여 이 클럭 인에이블 신호가 유효상태일 때에 상기 클럭신호에 기초하여 동작가능하고,
    상기 컴퓨터 본체는 상기 클럭신호 및 상기 복수의 메모리 공간 각각에 관해서 상기 클럭신호입력의 유효상태 또는 무효상태를 표시하는 복수의 클럭 인에이블 신호를 생성하고,
    상기 메모리용 회로는 상기 컴퓨터 본체로부터 상기 클럭신호 및 상기 복수의 클럭 인에이블 신호를 입력하고, 입력한 복수의 클럭 인에이블 신호에 기초하여 상기 메모리용 클럭 인에이블 신호를 생성하여 입력한 클럭신호와 함께 상기 메모리에 공급하는 것을 특징으로 하는 메모리 모듈.
  5. 제4항에 있어서, 상기 메모리용 회로는 상기 입력한 복수의 클럭 인에이블 신호 중 어느 하나가 상기 메모리 공간의 클럭신호입력의 유효상태일 때에 상기 메모리용 클럭 인에이블 신호를 상기 메모리의 클럭신호입력의 유효상태로 하고, 상기 입력한 복수의 클럭 인에이블 신호 전체가 상기 메모리 공간의 클럭신호입력의 무효상태일 때에 상기 메모리용 클럭 인에이블 신호를 상기 메모리의 클럭신호입력의 무효상태로 하는 것을 특징으로 하는 메모리 모듈.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 추가 어드레스 신호는 상기 소정수의 어드레스 신호로 표시되는 어드레스보다 상위의 어드레스를 표시할 수 있는 신호로 되어 있는 것을 특징으로 하는 메모리용 보조모듈.
  7. 소정수의 어드레스 신호 및 이 소정수의 어드레스 신호에 대응한 용량의 복수의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 선택신호를 생성하는 컴퓨터 본체에 접속할 수 있는 규격화된 메모리 모듈로서,
    상기 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 대응하는 데이터의 액세스가 가능한 메모리; 및
    상기 컴퓨터 본체로부터 상기 소정수의 어드레스 신호 및 선택신호를 입력하고, 입력한 선택신호에 기초하여 상기 소정수의 어드레스 신호에 추가된 추가 어드레스 신호를 생성하고, 이 추가 어드레스 신호 및 입력한 소정수의 어드레스 신호를 상기 메모리에 공급함으로써 대응하는 데이터로의 액세스를 상기 컴퓨터 본체로부터 할 수 있게 하는 메모리용 회로를 구비하는 것을 특징으로 하는 메모리 모듈.
  8. 소정수의 어드레스 신호 및 이 소정수의 어드레스 신호에 대응한 용량의 복수의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 복수의 선택신호를 생성하는 컴퓨터 본체에 접속되고, 선택상태 또는 비선택상태를 표시하는 메모리용 선택신호 및 상기 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 상기 메모리용 선택신호가 선택상태일 때에 상기 복수의 어드레스 신호에 대응하는 데이터의 액세스가 가능한 메모리에 대해서 상기 컴퓨터 본체로부터의 액세스를 가능하게 함에 있어서,
    상기 컴퓨터 본체로부터 상기 소정수의 어드레스 신호 및 복수의 선택신호를 입력하고, 입력한 선택신호에 기초하여 상기 메모리용 선택신호를 생성함과 아울러 상기 소정수의 어드레스 신호에 추가된 추가 어드레스 신호를 생성하고, 생성한 메모리용 선택신호 및 생성한 추가 어드레스 신호 및 입력한 소정수의 어드레스 신호를 상기 메모리에 공급함으로써 대응하는 데이터로의 액세스를 상기 컴퓨터 본체로부터 할 수 있게 하는 것을 특징으로 하는 메모리용 보조모듈.
  9. 소정수의 어드레스 신호 및 이 소정수의 어드레스 신호에 대응한 용량의 복수의 메모리 공간 각각에 관해서 선택상태 또는 비선택상태를 표시하는 선택신호를 생성하는 컴퓨터 본체에 접속되고, 상기 소정수의 어드레스 신호보다 많은 복수의 어드레스 신호를 입력하여 대응하는 데이터의 액세스가 가능한 메모리에 대해서 상기 컴퓨터 본체로부터의 액세스를 가능하게 함에 있어서,
    상기 컴퓨터 본체로부터 상기 소정수의 어드레스 신호 및 선택신호를 입력하고, 입력한 선택신호에 기초하여 상기 소정수의 어드레스 신호에 추가된 추가 어드레스 신호를 생성하고, 이 추가 어드레스 신호 및 입력한 소정수의 어드레스 신호를 상기 메모리에 공급함으로써 대응하는 데이터로의 액세스를 상기 컴퓨터 본체로부터 할 수 있게 하는 것을 특징으로 하는 메모리용 보조모듈.
KR1020030084056A 2003-11-25 2003-11-25 메모리 모듈 및 메모리용 보조모듈 KR20050050343A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030084056A KR20050050343A (ko) 2003-11-25 2003-11-25 메모리 모듈 및 메모리용 보조모듈

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030084056A KR20050050343A (ko) 2003-11-25 2003-11-25 메모리 모듈 및 메모리용 보조모듈

Publications (1)

Publication Number Publication Date
KR20050050343A true KR20050050343A (ko) 2005-05-31

Family

ID=38665843

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030084056A KR20050050343A (ko) 2003-11-25 2003-11-25 메모리 모듈 및 메모리용 보조모듈

Country Status (1)

Country Link
KR (1) KR20050050343A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100711100B1 (ko) * 2005-07-11 2007-04-24 삼성전자주식회사 메모리 모듈 및 이를 구비하는 메모리 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910006792A (ko) * 1989-09-19 1991-04-30 야마지 게이조오 정전하상현상용 토오너의 제조방법
KR960006482A (ko) * 1994-07-27 1996-02-23 이헌조 디지탈 콘버젼스 보정 장치
KR100186277B1 (ko) * 1994-09-09 1999-05-15 사또오 후미오 반도체 메모리
KR19990072591A (ko) * 1998-02-13 1999-09-27 쇼송 빠뜨리샤 투명한비듬치료용샴푸
JPH11282762A (ja) * 1998-03-30 1999-10-15 Hitachi Ltd メモリアクセス装置
JP2003173289A (ja) * 2001-12-06 2003-06-20 Hitachi Electronics Eng Co Ltd メモリモジュールの信号取出方法及び信号取出装置、並びにメモリモジュール検査装置
KR100416919B1 (ko) * 1995-05-31 2004-04-28 니폰 펀더리 가부시키가이샤 메모리디바이스의메모리셀억세스방법및억세스회로

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910006792A (ko) * 1989-09-19 1991-04-30 야마지 게이조오 정전하상현상용 토오너의 제조방법
KR960006482A (ko) * 1994-07-27 1996-02-23 이헌조 디지탈 콘버젼스 보정 장치
KR100186277B1 (ko) * 1994-09-09 1999-05-15 사또오 후미오 반도체 메모리
KR100416919B1 (ko) * 1995-05-31 2004-04-28 니폰 펀더리 가부시키가이샤 메모리디바이스의메모리셀억세스방법및억세스회로
KR19990072591A (ko) * 1998-02-13 1999-09-27 쇼송 빠뜨리샤 투명한비듬치료용샴푸
JPH11282762A (ja) * 1998-03-30 1999-10-15 Hitachi Ltd メモリアクセス装置
JP2003173289A (ja) * 2001-12-06 2003-06-20 Hitachi Electronics Eng Co Ltd メモリモジュールの信号取出方法及び信号取出装置、並びにメモリモジュール検査装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100711100B1 (ko) * 2005-07-11 2007-04-24 삼성전자주식회사 메모리 모듈 및 이를 구비하는 메모리 시스템

Similar Documents

Publication Publication Date Title
JP4346369B2 (ja) メモリモジュールおよびメモリ用補助モジュール
KR100626223B1 (ko) 적층 메모리 패키지를 가진 메모리 확장 모듈
US6092146A (en) Dynamically configurable memory adapter using electronic presence detects
EP1194856B1 (en) A memory expansion module including multiple memory banks and a bank control circuit
US9858215B1 (en) Memory module with data buffering
US9257151B2 (en) Printed-circuit board supporting memory systems with multiple data-bus configurations
US8116144B2 (en) Memory module having a memory device configurable to different data pin configurations
US6078515A (en) Memory system with multiple addressing and control busses
AU707453B2 (en) High memory capacity dimm with data and state memory
US6981100B2 (en) Synchronous DRAM with selectable internal prefetch size
US6996686B2 (en) Memory subsystem including memory modules having multiple banks
GB2406409A (en) Single rank memory module for use in a two-rank memory module system
US20030043613A1 (en) Memory module with equal driver loading
US20100262751A1 (en) Memory Control Unit Mapping Physical Address to DRAM Address for a Non-Power-of-Two Number of Memory Ranks Using Lower Order Physical Address Bits
US5446860A (en) Apparatus for determining a computer memory configuration of memory modules using presence detect bits shifted serially into a configuration register
JPH0845265A (ja) メモリ装置用インターフェース及び方法
EP1538630A1 (en) Memory module and memory-assist module
US6888760B2 (en) System and method for multiplexing data and data masking information on a data bus of a memory device
US7545651B2 (en) Memory module with a predetermined arrangement of pins
KR20050050343A (ko) 메모리 모듈 및 메모리용 보조모듈
US7865656B2 (en) Storage controller and storage control method
JP2004094785A (ja) メモリモジュールおよびメモリ用補助モジュール
US20080263233A1 (en) Integrated circuit and memory device
JPH09231747A (ja) メモリ・カードで受信した信号を修正する方法およびシステム

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B601 Maintenance of original decision after re-examination before a trial
J121 Written withdrawal of request for trial