JPH0845265A - メモリ装置用インターフェース及び方法 - Google Patents
メモリ装置用インターフェース及び方法Info
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- JPH0845265A JPH0845265A JP7056807A JP5680795A JPH0845265A JP H0845265 A JPH0845265 A JP H0845265A JP 7056807 A JP7056807 A JP 7056807A JP 5680795 A JP5680795 A JP 5680795A JP H0845265 A JPH0845265 A JP H0845265A
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- memory device
- pin
- accessing
- access
- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Power Sources (AREA)
- Dram (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
Abstract
(57)【要約】
【目的】メモリ装置とＣＰＵの間のインターフェース及
びメモリ装置の特定の寸法を提供する。 【構成】本発明の電気回路は、ハウジングの縦方向に１
２０個のピンを有する。メモリ装置のハウジングは縦約
８５．６mm、幅約５４．０mmである。ハウジングの左右
のソケット・インターフェース部分は、最小幅約３．３
mmである。上側のソケット・インターフェース部分は最
大厚さ約３．５mmであり、最小高さ約３．０mmである。
下側のソケット・インターフェース部分最大厚さ約５．
０mmであり、最小高さ約１０．５mmである。
びメモリ装置の特定の寸法を提供する。 【構成】本発明の電気回路は、ハウジングの縦方向に１
２０個のピンを有する。メモリ装置のハウジングは縦約
８５．６mm、幅約５４．０mmである。ハウジングの左右
のソケット・インターフェース部分は、最小幅約３．３
mmである。上側のソケット・インターフェース部分は最
大厚さ約３．５mmであり、最小高さ約３．０mmである。
下側のソケット・インターフェース部分最大厚さ約５．
０mmであり、最小高さ約１０．５mmである。
Description
【０００１】
【産業上の利用分野】本発明はメモリ記憶装置とコンピ
ュータとの間のメモリ記憶装置インターフェースに関
し、メモリ記憶装置インターフェースが制御信号と電力
を与えてメモリ記憶装置とコンピュータとの間のデータ
を大きなスループットで駆動するものである。
ュータとの間のメモリ記憶装置インターフェースに関
し、メモリ記憶装置インターフェースが制御信号と電力
を与えてメモリ記憶装置とコンピュータとの間のデータ
を大きなスループットで駆動するものである。
【０００２】
【従来の技術】単一インライン・メモリ・モジュール
（ＳＩＭＭ）という用語は、大部分メモリ・チップで他
の論理装置を含まない、ライン・ドライバは例外として
有り得るが、メモリ・モジュールについて記述するのに
用いられる。ＳＩＭＭはサイズが小さく、一般に既存の
コンピュータにオス・メス・ソケットを通して追加され
る。ＳＩＭＭは異なったタイプのメモリ装置を異なった
構成で用いることがある。一般に、使用されるメモリ装
置は、２つのタイプすなわちスタティックＲＡＭ（ＳＲ
ＡＭ）又はダイナミックＲＡＭ（ＤＲＡＭ）のうちの１
つである。
（ＳＩＭＭ）という用語は、大部分メモリ・チップで他
の論理装置を含まない、ライン・ドライバは例外として
有り得るが、メモリ・モジュールについて記述するのに
用いられる。ＳＩＭＭはサイズが小さく、一般に既存の
コンピュータにオス・メス・ソケットを通して追加され
る。ＳＩＭＭは異なったタイプのメモリ装置を異なった
構成で用いることがある。一般に、使用されるメモリ装
置は、２つのタイプすなわちスタティックＲＡＭ（ＳＲ
ＡＭ）又はダイナミックＲＡＭ（ＤＲＡＭ）のうちの１
つである。
【０００３】従来技術のＳＩＭＭは８ビットのデータを
有するＳＩＭＭを含む。ＳＩＭＭの１つのバージョンで
は、メモリを機械に追加して増加するために最低４つの
ＳＩＭＭを１度に機械に挿入しなければならない。他の
バージョンの従来技術のＳＩＭＭは、前のＳＩＭＭのバ
ージョンでの８ビットとは異なり、３２ビットのデータ
を有する両側７２ピン幅のものである。メモリを機械に
追加するのに、４個でなく１個だけ挿入すればよい。標
準的ＳＩＭＭはＰＣＭＣＩＡカード（パーソナル・コン
ピュータ・メモリ・カード国際協会）を含む。現在２種
類のＰＣＭＣＩＡカードがある。１つはメモリ・カード
で、もう１つはシリアル・ポートやモデム・カードのよ
うなＩ／０タイプのカードである。ＰＣＭＣＩＡに対す
るデータ・パスは１６ビット幅だけである。ＰＣＭＣＩ
ＡはＳＲＡＭ又は疑似スタティック・ＲＡＭをサポート
し、６８ピンのインターフェースを有する。
有するＳＩＭＭを含む。ＳＩＭＭの１つのバージョンで
は、メモリを機械に追加して増加するために最低４つの
ＳＩＭＭを１度に機械に挿入しなければならない。他の
バージョンの従来技術のＳＩＭＭは、前のＳＩＭＭのバ
ージョンでの８ビットとは異なり、３２ビットのデータ
を有する両側７２ピン幅のものである。メモリを機械に
追加するのに、４個でなく１個だけ挿入すればよい。標
準的ＳＩＭＭはＰＣＭＣＩＡカード（パーソナル・コン
ピュータ・メモリ・カード国際協会）を含む。現在２種
類のＰＣＭＣＩＡカードがある。１つはメモリ・カード
で、もう１つはシリアル・ポートやモデム・カードのよ
うなＩ／０タイプのカードである。ＰＣＭＣＩＡに対す
るデータ・パスは１６ビット幅だけである。ＰＣＭＣＩ
ＡはＳＲＡＭ又は疑似スタティック・ＲＡＭをサポート
し、６８ピンのインターフェースを有する。
【０００４】
【発明が解決しようとする課題】コンピュータの小型化
と高性能システムに対する永遠の要望と共に、スケール
ダウンされた寸法と大きなスループットを有するＳＩＭ
Ｍを持つことが望ましい。以下に説明するように、本発
明は、内部空間に制約がある小型コンピュータに挿入で
き、高性能のため大きなスループットを可能にする寸法
とインターフェース部分を有するＳＩＭＭに関する方法
と装置を提供する。
と高性能システムに対する永遠の要望と共に、スケール
ダウンされた寸法と大きなスループットを有するＳＩＭ
Ｍを持つことが望ましい。以下に説明するように、本発
明は、内部空間に制約がある小型コンピュータに挿入で
き、高性能のため大きなスループットを可能にする寸法
とインターフェース部分を有するＳＩＭＭに関する方法
と装置を提供する。
【０００５】
【課題を解決するための手段】本発明はメモリ装置の小
型化を図った、メモリ装置とＣＰＵとの間のメモリ装置
インターフェースに関する方法と装置を提供する。本発
明の電気回路はハウジングの縦方向に沿って１２０ピン
を有する。メモリ装置のハウジングは縦約８５．６mm幅
約５４．０mmある。ハウジングの左右のソケットのイン
ターフェース部分は、約３．３mmの最小幅である。上側
のソケット・インターフェース部分は最大厚さ約３．５
mmであり、最小高さ約３．０mmである。下側のソケット
・インターフェース部分は最大厚さ約５．０mmであり、
最小高さ約１０．５mmである。更に、本発明のメモリ装
置インターフェース部分は、メモリ装置内でメモリ・ア
レイのアドレス位置を表すアドレス信号へアクセスを行
う少なくとも１つのピンを含む。
型化を図った、メモリ装置とＣＰＵとの間のメモリ装置
インターフェースに関する方法と装置を提供する。本発
明の電気回路はハウジングの縦方向に沿って１２０ピン
を有する。メモリ装置のハウジングは縦約８５．６mm幅
約５４．０mmある。ハウジングの左右のソケットのイン
ターフェース部分は、約３．３mmの最小幅である。上側
のソケット・インターフェース部分は最大厚さ約３．５
mmであり、最小高さ約３．０mmである。下側のソケット
・インターフェース部分は最大厚さ約５．０mmであり、
最小高さ約１０．５mmである。更に、本発明のメモリ装
置インターフェース部分は、メモリ装置内でメモリ・ア
レイのアドレス位置を表すアドレス信号へアクセスを行
う少なくとも１つのピンを含む。
【０００６】インターフェース部分は更にデータ信号の
アクセスを行う少なくとも１つのピンを含む。更に、イ
ンターフェース部分は、メモリ装置に与えられたアドレ
ス信号が行アドレスであることを示す行アドレス・スト
ローブ信号を含み、同様に本発明のインターフェース部
分には列アドレス・ストローブ信号に対するアクセスを
与える少なくとも１つのピンが含まれる。この列アドレ
ス・ストローブ信号は、メモリ装置に与えられたアドレ
ス信号が列アドレス信号であることを示す。更に、イン
ターフェース部分にはメモリ書き込み信号に対するアク
セスを与える少なくとも１つのピンとメモリ出力可能信
号に対するアクセスを与える少なくとも１つのピンが含
まれる。最後に、本発明のメモリ装置インターフェース
は電源と接地電位に対するアクセスを行う。
アクセスを行う少なくとも１つのピンを含む。更に、イ
ンターフェース部分は、メモリ装置に与えられたアドレ
ス信号が行アドレスであることを示す行アドレス・スト
ローブ信号を含み、同様に本発明のインターフェース部
分には列アドレス・ストローブ信号に対するアクセスを
与える少なくとも１つのピンが含まれる。この列アドレ
ス・ストローブ信号は、メモリ装置に与えられたアドレ
ス信号が列アドレス信号であることを示す。更に、イン
ターフェース部分にはメモリ書き込み信号に対するアク
セスを与える少なくとも１つのピンとメモリ出力可能信
号に対するアクセスを与える少なくとも１つのピンが含
まれる。最後に、本発明のメモリ装置インターフェース
は電源と接地電位に対するアクセスを行う。
【０００７】
【実施例】メモリ記憶装置とコンピュータとの間のメモ
リ記憶装置インターフェースに関する装置と方法、及び
メモリ記憶装置の寸法が開示される。以下の記述におい
ては、説明のため、本発明の完全な理解を与えるために
特定の数値、チップ等が述べられている。しかし、当業
者にはこれらの特定の詳細事項なしでも本発明が実施で
きることは明らかであろう。また、良く知られた回路や
装置については、本発明を不必要にあいまいにしないた
めブロック図で示されている。
リ記憶装置インターフェースに関する装置と方法、及び
メモリ記憶装置の寸法が開示される。以下の記述におい
ては、説明のため、本発明の完全な理解を与えるために
特定の数値、チップ等が述べられている。しかし、当業
者にはこれらの特定の詳細事項なしでも本発明が実施で
きることは明らかであろう。また、良く知られた回路や
装置については、本発明を不必要にあいまいにしないた
めブロック図で示されている。
【０００８】図１は本発明を伴ったコンピュータ・シス
テムである。コンピュータ・システム８００は、メモリ
・バス８３０によってＳＩＭＭ８２０に結合されたＣＰ
Ｕ８１０を有する。図２はコンピュータ・システム８０
０とＳＩＭＭ８２０との接続及び相互作用をより詳細に
示す。図２は６４データ・ビットを有する本発明の実施
例のメモリ・サブ・システムの概略図である。単一イン
ライン・メモリ・モジュール（ＳＩＭＭ）７６０は、シ
ステム・プロセッサ・チップ６１０のＤＲＡＭ制御論理
６２０に結合されている。ＤＲＡＭ制御論理６２０は、
アドレス・ライン６３０上に駆動されるメモリ・アドレ
ス信号、ＷＥライン６４０上に与えられる書き込み可能
（ＷＥ）信号及びＣＡＳライン６５０上に駆動される列
アドレス・ストローブ（ＣＡＳ）信号を生成する。これ
ら３つのタイプの信号は、バッファ・チップ６６０を通
過してＳＩＭＭ７６０に駆動される。更に、ＤＲＡＭ制
御論理６２０はＲＡＳライン７１０から７４０までの上
に駆動され、全てがバッファ・チップ７５０内に駆動さ
れ、個々のＳＩＭＭ７６０によって受け取られる列アド
レス・スローブ（ＲＡＳ）信号を生成する。
テムである。コンピュータ・システム８００は、メモリ
・バス８３０によってＳＩＭＭ８２０に結合されたＣＰ
Ｕ８１０を有する。図２はコンピュータ・システム８０
０とＳＩＭＭ８２０との接続及び相互作用をより詳細に
示す。図２は６４データ・ビットを有する本発明の実施
例のメモリ・サブ・システムの概略図である。単一イン
ライン・メモリ・モジュール（ＳＩＭＭ）７６０は、シ
ステム・プロセッサ・チップ６１０のＤＲＡＭ制御論理
６２０に結合されている。ＤＲＡＭ制御論理６２０は、
アドレス・ライン６３０上に駆動されるメモリ・アドレ
ス信号、ＷＥライン６４０上に与えられる書き込み可能
（ＷＥ）信号及びＣＡＳライン６５０上に駆動される列
アドレス・ストローブ（ＣＡＳ）信号を生成する。これ
ら３つのタイプの信号は、バッファ・チップ６６０を通
過してＳＩＭＭ７６０に駆動される。更に、ＤＲＡＭ制
御論理６２０はＲＡＳライン７１０から７４０までの上
に駆動され、全てがバッファ・チップ７５０内に駆動さ
れ、個々のＳＩＭＭ７６０によって受け取られる列アド
レス・スローブ（ＲＡＳ）信号を生成する。
【０００９】データ・ライン７００、アドレス・ライン
６３０、書き込み可能ライン６４０及びＣＡＳライン６
５０は全てコンピュータ・システム６０５に挿入された
ＳＩＭＭ７６０によって共用される。ＲＡＳライン７１
０−７４０上に駆動されるＲＡＳ信号は、それぞれのＳ
ＩＭＭ内でメモリ位置の列アドレスを示すばかりでな
く、どのＳＩＭＭにデータが駆動されるのか又はどのＳ
ＩＭＭからデータを読み出すのかをも示す固有の信号で
ある。ＤＲＡＭ技術では、ＲＡＳラインが活性化されな
ければどのデータ・ラインも可能化されない。従ってア
ドレス・ライン６３０、データ・ライン７００、書き込
み可能ライン６４０及びＣＡＳライン６５０がトグル又
は変更されても、ＲＡＳライン７１０−７４０の１つが
活性化されなければデータ・ラインは可能化されない。
従って、ＲＡＳ信号は、個々のＳＩＭＭ内で行アドレス
を示す信号であると同時にＳＩＭＭ選択又はスロット選
択信号として用いられる。
６３０、書き込み可能ライン６４０及びＣＡＳライン６
５０は全てコンピュータ・システム６０５に挿入された
ＳＩＭＭ７６０によって共用される。ＲＡＳライン７１
０−７４０上に駆動されるＲＡＳ信号は、それぞれのＳ
ＩＭＭ内でメモリ位置の列アドレスを示すばかりでな
く、どのＳＩＭＭにデータが駆動されるのか又はどのＳ
ＩＭＭからデータを読み出すのかをも示す固有の信号で
ある。ＤＲＡＭ技術では、ＲＡＳラインが活性化されな
ければどのデータ・ラインも可能化されない。従ってア
ドレス・ライン６３０、データ・ライン７００、書き込
み可能ライン６４０及びＣＡＳライン６５０がトグル又
は変更されても、ＲＡＳライン７１０−７４０の１つが
活性化されなければデータ・ラインは可能化されない。
従って、ＲＡＳ信号は、個々のＳＩＭＭ内で行アドレス
を示す信号であると同時にＳＩＭＭ選択又はスロット選
択信号として用いられる。
【００１０】図３は本発明の望ましい実施例を示す。Ｓ
ＩＭＭ７６０の各ＳＩＭＭは、コンピュータ６０５に結
合され、信号はＳＩＭＭのピン１−１２０上へ加えられ
る。図４の７６１は本発明の実施例の端の外観である。
図３及び図４と共に図２を参照すると、ＳＩＭＭ７６０
の各ＳＩＭＭは、図３及び図４に示す特定のピンと対応
する信号又は電力が割り当てられるのが望ましく、それ
らは次の通りである。
ＩＭＭ７６０の各ＳＩＭＭは、コンピュータ６０５に結
合され、信号はＳＩＭＭのピン１−１２０上へ加えられ
る。図４の７６１は本発明の実施例の端の外観である。
図３及び図４と共に図２を参照すると、ＳＩＭＭ７６０
の各ＳＩＭＭは、図３及び図４に示す特定のピンと対応
する信号又は電力が割り当てられるのが望ましく、それ
らは次の通りである。
【００１１】ピン１と６１は、図２のＲＡＳライン７１
０及び７２０上に駆動される行アドレス・ストローブ
（ＲＡＳ）信号を与え、ＲＡＳラインはＤＲＡＭ制御論
理６２０に対して、現在アドレス・ピン上にあるアドレ
スは行アドレスであることを示す。ピン２、２５−２
６、３０−３１、３５−３６、５９、６２、８６、９０
−９１、９５及び１１９は接地電位６８０に対するアク
セスを与える。ピン３−１０、１７−２４、３７−４
４、５１−５８、６３−７０、７７−８４、９７−１０
４及び１１１−１１８は、読み出しサイクル中に読み出
されるべきＳＩＭＭ７６０の１つの中のアドレス位置に
あるデータ或いは、書き込みサイクル中にＳＩＭＭ７６
０の１つへアドレスされるデータを与える。これらのデ
ータはデータ・ライン７００上に駆動される。ピン１
１、１３、１５−１６、４５−４６、４８、５０、７
１、７３−７６、１０５−１０６及び１０８−１１０
は、コンピュータ６０５からＳＩＭＭ７６０に対する電
源へのアクセスを行う。
０及び７２０上に駆動される行アドレス・ストローブ
（ＲＡＳ）信号を与え、ＲＡＳラインはＤＲＡＭ制御論
理６２０に対して、現在アドレス・ピン上にあるアドレ
スは行アドレスであることを示す。ピン２、２５−２
６、３０−３１、３５−３６、５９、６２、８６、９０
−９１、９５及び１１９は接地電位６８０に対するアク
セスを与える。ピン３−１０、１７−２４、３７−４
４、５１−５８、６３−７０、７７−８４、９７−１０
４及び１１１−１１８は、読み出しサイクル中に読み出
されるべきＳＩＭＭ７６０の１つの中のアドレス位置に
あるデータ或いは、書き込みサイクル中にＳＩＭＭ７６
０の１つへアドレスされるデータを与える。これらのデ
ータはデータ・ライン７００上に駆動される。ピン１
１、１３、１５−１６、４５−４６、４８、５０、７
１、７３−７６、１０５−１０６及び１０８−１１０
は、コンピュータ６０５からＳＩＭＭ７６０に対する電
源へのアクセスを行う。
【００１２】ピン１２、４７、７２及び１０７はＣＡＳ
ライン６５０上に与えられ、ＤＲＡＭ制御論理６２０に
よって生成される列アドレス・ストローブ（ＣＡＳ）信
号に対するアクセスを行う。ＣＡＳ信号はＳＩＭＭ７６
０の１つに対して、現在アドレス入力上にあるアドレス
は列アドレスであることを示す。ＣＡＳ信号を特定のＳ
ＩＭＭに対して示すとき、対応するＲＡＳ信号もまたア
サート（assert）されなければならない。ピン１４は、
出力可能ライン６７０上に駆動される出力可能（ＯＥ）
信号に対するアクセスを行う。この出力可能信号は、読
み出しサイクルが始動され、ＳＩＭＭ７６０の１つが内
部メモリ・アレイからデータをデータ・ピンに駆動する
ことを可能にするとき、アサートされた（低）状態のま
まである。ピン２７−２９、３２−３４、８７−８９及
び９２−９３は、ＳＩＭＭ７６０の１つのメモリ・アレ
イ内のどの位置がコンピュータ・システム６０５によっ
てアクセスされているかを示すアドレス・ライン６３０
上のアドレス信号に対するアクセスを行う。
ライン６５０上に与えられ、ＤＲＡＭ制御論理６２０に
よって生成される列アドレス・ストローブ（ＣＡＳ）信
号に対するアクセスを行う。ＣＡＳ信号はＳＩＭＭ７６
０の１つに対して、現在アドレス入力上にあるアドレス
は列アドレスであることを示す。ＣＡＳ信号を特定のＳ
ＩＭＭに対して示すとき、対応するＲＡＳ信号もまたア
サート（assert）されなければならない。ピン１４は、
出力可能ライン６７０上に駆動される出力可能（ＯＥ）
信号に対するアクセスを行う。この出力可能信号は、読
み出しサイクルが始動され、ＳＩＭＭ７６０の１つが内
部メモリ・アレイからデータをデータ・ピンに駆動する
ことを可能にするとき、アサートされた（低）状態のま
まである。ピン２７−２９、３２−３４、８７−８９及
び９２−９３は、ＳＩＭＭ７６０の１つのメモリ・アレ
イ内のどの位置がコンピュータ・システム６０５によっ
てアクセスされているかを示すアドレス・ライン６３０
上のアドレス信号に対するアクセスを行う。
【００１３】ピン６０、９４及び１２０は将来の拡張の
ため、接続しないで残してある。ピン４９は、ＤＲＡＭ
制御論理６２０によってＳＩＭＭ７６の１つに与えられ
る書き込み可能信号に対するアクセスを行い、メモリ・
アレイの読み出し又は書き込みが実行されることを示
す。もし書き込み可能（ＷＥ）信号が、ＣＡＳ信号がア
サートされるときまでに既に（低）にアサートされてい
れば、これは書き込みサイクルを示し、データ・ピン上
のデータはＳＩＭＭ７６０の１つに書き込まれる。一方
読み出しサイクルは、ＣＡＳ信号がアサートされるとき
までに書き込み可能ライン６４０が（高）にアサートさ
れているときに表示される。ピン８５及び９６はパリテ
ィ・ビットに関する信号に対するアクセスを行う。
ため、接続しないで残してある。ピン４９は、ＤＲＡＭ
制御論理６２０によってＳＩＭＭ７６の１つに与えられ
る書き込み可能信号に対するアクセスを行い、メモリ・
アレイの読み出し又は書き込みが実行されることを示
す。もし書き込み可能（ＷＥ）信号が、ＣＡＳ信号がア
サートされるときまでに既に（低）にアサートされてい
れば、これは書き込みサイクルを示し、データ・ピン上
のデータはＳＩＭＭ７６０の１つに書き込まれる。一方
読み出しサイクルは、ＣＡＳ信号がアサートされるとき
までに書き込み可能ライン６４０が（高）にアサートさ
れているときに表示される。ピン８５及び９６はパリテ
ィ・ビットに関する信号に対するアクセスを行う。
【００１４】アドレス信号、書き込み可能信号、ＣＡＳ
信号及びＲＡＳ信号は、全てライン・ドライバ・バッフ
ァ・チップ６６０に駆動され、これらバッファ信号は次
にＳＩＭＭ７６０に駆動される。図５は本発明の実施例
のブロック図である。より具体的には、図５は本発明の
１６メガバイトの実施例である。ブロック２００−２５
０はメモリ・チップを示す。ブロック２００は１つの
（４Ｍ×１）メモリ・チップを表し、ブロック２１０は
２つの（２Ｍ×８）メモリ・チップを表し、ブロック２
２０は２つの（２Ｍ×８）メモリ・チップを表し、２３
０は１つの（４Ｍ×１）メモリ・チップを表し、２４０
は２つの（２Ｍ×８）メモリ・チップを表し、ブロック
２５０は２つの（２Ｍ×８）メモリ・チップを表す。ブ
ロック２００、２１０、２２０、２３０、２４０及び２
５０は、全てアドレス信号Ａ０−Ａ１０（２６０）、書
き込み可能信号２８０及びＲＡＳ信号３５０を受け入
れ、ブロック２００及び２１０は、ＣＡＳ信号２７０を
受け入れ、ブロック２２０はＣＡＳ信号３００を受け入
れ、ブロック２３０及び２４０はＣＡＳ信号３１０を受
け入れ、ブロック２５０はＣＡＳ信号３４０を受け入
れ、ブロック２１０、２２０、２４０及び２５０は出力
可能信号２９０を受け入れる。
信号及びＲＡＳ信号は、全てライン・ドライバ・バッフ
ァ・チップ６６０に駆動され、これらバッファ信号は次
にＳＩＭＭ７６０に駆動される。図５は本発明の実施例
のブロック図である。より具体的には、図５は本発明の
１６メガバイトの実施例である。ブロック２００−２５
０はメモリ・チップを示す。ブロック２００は１つの
（４Ｍ×１）メモリ・チップを表し、ブロック２１０は
２つの（２Ｍ×８）メモリ・チップを表し、ブロック２
２０は２つの（２Ｍ×８）メモリ・チップを表し、２３
０は１つの（４Ｍ×１）メモリ・チップを表し、２４０
は２つの（２Ｍ×８）メモリ・チップを表し、ブロック
２５０は２つの（２Ｍ×８）メモリ・チップを表す。ブ
ロック２００、２１０、２２０、２３０、２４０及び２
５０は、全てアドレス信号Ａ０−Ａ１０（２６０）、書
き込み可能信号２８０及びＲＡＳ信号３５０を受け入
れ、ブロック２００及び２１０は、ＣＡＳ信号２７０を
受け入れ、ブロック２２０はＣＡＳ信号３００を受け入
れ、ブロック２３０及び２４０はＣＡＳ信号３１０を受
け入れ、ブロック２５０はＣＡＳ信号３４０を受け入
れ、ブロック２１０、２２０、２４０及び２５０は出力
可能信号２９０を受け入れる。
【００１５】ブロック２００及び２３０はまた、パリテ
ィ入力３６０及び４００を受け入れる。ブロック２１０
はデータ信号ＤＱ４８−６３（３７０）を受け入れるか
又は生成し、ブロック２２０はデータ信号ＤＱ３２−４
７（３８０）を受け入れるか又は生成し、ブロック２４
０はデータ信号ＤＱ１６−３１（４１０）を受け入れる
か又は生成し、ブロック２５０はデータ信号ＤＱ０−１
５（４２０）を受け入れるか又は生成する。それぞれの
メモリ・ブロックはまた、システムの電源３２０と同様
接地電位３３０に結合している。ブロック２００、２１
０、２２０、２３０、２４０及び２５０に与えられる信
号はコンピュータ４３０によって生成される。
ィ入力３６０及び４００を受け入れる。ブロック２１０
はデータ信号ＤＱ４８−６３（３７０）を受け入れるか
又は生成し、ブロック２２０はデータ信号ＤＱ３２−４
７（３８０）を受け入れるか又は生成し、ブロック２４
０はデータ信号ＤＱ１６−３１（４１０）を受け入れる
か又は生成し、ブロック２５０はデータ信号ＤＱ０−１
５（４２０）を受け入れるか又は生成する。それぞれの
メモリ・ブロックはまた、システムの電源３２０と同様
接地電位３３０に結合している。ブロック２００、２１
０、２２０、２３０、２４０及び２５０に与えられる信
号はコンピュータ４３０によって生成される。
【００１６】このアドレス・ライン２６０は、ＳＩＭＭ
メモリ・アレイ位置のどこがアクセスされるかを示す。
メモリ装置４４０内のアクセスされるアドレスはコンピ
ュータ４３０によってメモリ装置に２つの部分で渡され
る。具体的にはアドレスの２つの部分は「行アドレス」
と「列アドレス」である。２つの制御入力ＲＡＳ３５０
及びＣＡＳ２７０、３００、３１０及び３４０はメモリ
装置４４０に与えられ、２つのアドレス部分のどちらが
アドレス・ライン２６０上にあるかを示す。ＲＡＳ信号
３５０は、メモリ装置４４０に対して行アドレスがアド
レス・ライン２６０上にあることを示す。ＣＡＳ信号２
７０、３００、３１０及び３４０はメモリ装置４４０に
対してアドレス・ライン上のアドレスは列アドレスであ
ることを示す。
メモリ・アレイ位置のどこがアクセスされるかを示す。
メモリ装置４４０内のアクセスされるアドレスはコンピ
ュータ４３０によってメモリ装置に２つの部分で渡され
る。具体的にはアドレスの２つの部分は「行アドレス」
と「列アドレス」である。２つの制御入力ＲＡＳ３５０
及びＣＡＳ２７０、３００、３１０及び３４０はメモリ
装置４４０に与えられ、２つのアドレス部分のどちらが
アドレス・ライン２６０上にあるかを示す。ＲＡＳ信号
３５０は、メモリ装置４４０に対して行アドレスがアド
レス・ライン２６０上にあることを示す。ＣＡＳ信号２
７０、３００、３１０及び３４０はメモリ装置４４０に
対してアドレス・ライン上のアドレスは列アドレスであ
ることを示す。
【００１７】制御信号、書き込み可能（ＷＥ）２８０は
メモリ装置４４０に対して、メモリ・アレイの読み出し
が行われるのか、メモリ・アレイへの書き込みが行われ
るのかを示す。書き込みサイクルは、ＣＡＳ信号２７
０、３００、３１０及び３４０がアサートされるときま
でに既に書き込み可能信号２８０がアサートされている
（低）とき表示される。読み出しサイクルは、ＣＡＳ信
号２７０、３００、３１０及び３４０がアサートされ、
書き込み可能信号２８０がアサートされない（高）とき
表示される。出力可能信号２９０はアサートされたまま
（低）であり、読み出しサイクルが始動されたときメモ
リ装置４４０がデータをメモリ・アレイからデータ・ピ
ンへ駆動するのを可能にする。データ・ライン３７０、
３８０、４１０及び４２０は、書き込みサイクル中メモ
リ装置４４０に格納するデータを駆動し、読み出しサイ
クルではデータをメモリ装置から戻す。
メモリ装置４４０に対して、メモリ・アレイの読み出し
が行われるのか、メモリ・アレイへの書き込みが行われ
るのかを示す。書き込みサイクルは、ＣＡＳ信号２７
０、３００、３１０及び３４０がアサートされるときま
でに既に書き込み可能信号２８０がアサートされている
（低）とき表示される。読み出しサイクルは、ＣＡＳ信
号２７０、３００、３１０及び３４０がアサートされ、
書き込み可能信号２８０がアサートされない（高）とき
表示される。出力可能信号２９０はアサートされたまま
（低）であり、読み出しサイクルが始動されたときメモ
リ装置４４０がデータをメモリ・アレイからデータ・ピ
ンへ駆動するのを可能にする。データ・ライン３７０、
３８０、４１０及び４２０は、書き込みサイクル中メモ
リ装置４４０に格納するデータを駆動し、読み出しサイ
クルではデータをメモリ装置から戻す。
【００１８】図６は、３２メガバイトＳＩＭＭの実施例
を示す。本発明の３２メガバイトのバージョンは、本質
的に本発明の１６メガバイトの実施例の両側バージョン
である。従って、メモリ装置の片側は、図５における本
発明の１６メガバイトの実施例で説明したように１６メ
ガバイトの構成を有し、他方の側は同一の構成を有す
る。従って、図６のブロック図は、ブロック５００に関
して２つの（４Ｍ×１）メモリ・チップ、ブロック５１
０に関して４つの（２Ｍ×８）メモリ・チップ、ブロッ
ク５２０に関して４つの（２Ｍ×８）メモリ・チップ、
ブロック５３０に関して２つの（４Ｍ×１）メモリ・チ
ップ、ブロック５４０に関して４つの（２Ｍ×８）メモ
リ・チップ及びブロック５５０に関して４つの（２Ｍ×
８）メモリ・チップを示す。これらブロックの入力及び
出力は、本発明の１６メガバイトの実施例と類似してい
るが、１つでなく２つのＲＡＳ入力を有する点が異なっ
ている。ＲＡＳ０信号５７０は、本発明のＳＩＭＭの片
側を選択し、ＲＡＳ１信号５６０は、本発明のＳＩＭＭ
の他方の側を選択する。
を示す。本発明の３２メガバイトのバージョンは、本質
的に本発明の１６メガバイトの実施例の両側バージョン
である。従って、メモリ装置の片側は、図５における本
発明の１６メガバイトの実施例で説明したように１６メ
ガバイトの構成を有し、他方の側は同一の構成を有す
る。従って、図６のブロック図は、ブロック５００に関
して２つの（４Ｍ×１）メモリ・チップ、ブロック５１
０に関して４つの（２Ｍ×８）メモリ・チップ、ブロッ
ク５２０に関して４つの（２Ｍ×８）メモリ・チップ、
ブロック５３０に関して２つの（４Ｍ×１）メモリ・チ
ップ、ブロック５４０に関して４つの（２Ｍ×８）メモ
リ・チップ及びブロック５５０に関して４つの（２Ｍ×
８）メモリ・チップを示す。これらブロックの入力及び
出力は、本発明の１６メガバイトの実施例と類似してい
るが、１つでなく２つのＲＡＳ入力を有する点が異なっ
ている。ＲＡＳ０信号５７０は、本発明のＳＩＭＭの片
側を選択し、ＲＡＳ１信号５６０は、本発明のＳＩＭＭ
の他方の側を選択する。
【００１９】図７は本発明のメモリ記憶装置のハウジン
グの実施例を示す。メモリ装置９００の長さは約８５．
６mmで、幅は約５４．０mmである。メモリ装置９００の
上側と下側の縦のエッジの外観９１０は約３．３mmの最
小幅を有するサイド・ソケット・インターフェース部分
を示す。メモリ装置９００の左側と右側の横のエッジの
外観９２０は、最大厚さ約３．５mmの上側部分と最大厚
さ約５．０mmの下側部分を示す。更に、メモリ装置９０
０の左側と右側の横のエッジの外観９２０は、最小高さ
約３．０mmを有する上側部分と最小高さ約１０．５mmを
有する下側部分を示す。１２０個のピンは、本発明のエ
ッジの外観７６１による図４に示すように、メモリ装置
９００の縦方向に配置されている。
グの実施例を示す。メモリ装置９００の長さは約８５．
６mmで、幅は約５４．０mmである。メモリ装置９００の
上側と下側の縦のエッジの外観９１０は約３．３mmの最
小幅を有するサイド・ソケット・インターフェース部分
を示す。メモリ装置９００の左側と右側の横のエッジの
外観９２０は、最大厚さ約３．５mmの上側部分と最大厚
さ約５．０mmの下側部分を示す。更に、メモリ装置９０
０の左側と右側の横のエッジの外観９２０は、最小高さ
約３．０mmを有する上側部分と最小高さ約１０．５mmを
有する下側部分を示す。１２０個のピンは、本発明のエ
ッジの外観７６１による図４に示すように、メモリ装置
９００の縦方向に配置されている。
【００２０】メモリ・モジュールとコンピュータとの間
のインターフェース部分を有するメモリ・モジュール及
びそのメモリ・モジュールの寸法について記載した。こ
のような本発明のインターフェースの態様は、次の信号
タイプのそれぞれに対するアクセスを行う少なくとも１
つのピンを有する。すなわち、アドレス信号、データ信
号、行アドレス・ストローブ信号、列アドレス・ストロ
ーブ信号、メモリ書き込み可能信号及びメモリ出力可能
信号である。更に、本発明のインターフェース部分はま
た、システムからの電源と同様接地電位に対するアクセ
スも提供する。特定の望ましい実施例について詳しく説
明し、添付図面に図示したけれども、このような実施例
は単に例示的なものであり、広範囲な発明に対する限定
と考えるべきでないことを理解されたい。本発明は記載
された編成と構成に限定されるものではない。当業者に
は様々な他の修正が可能である。
のインターフェース部分を有するメモリ・モジュール及
びそのメモリ・モジュールの寸法について記載した。こ
のような本発明のインターフェースの態様は、次の信号
タイプのそれぞれに対するアクセスを行う少なくとも１
つのピンを有する。すなわち、アドレス信号、データ信
号、行アドレス・ストローブ信号、列アドレス・ストロ
ーブ信号、メモリ書き込み可能信号及びメモリ出力可能
信号である。更に、本発明のインターフェース部分はま
た、システムからの電源と同様接地電位に対するアクセ
スも提供する。特定の望ましい実施例について詳しく説
明し、添付図面に図示したけれども、このような実施例
は単に例示的なものであり、広範囲な発明に対する限定
と考えるべきでないことを理解されたい。本発明は記載
された編成と構成に限定されるものではない。当業者に
は様々な他の修正が可能である。
【図１】 本発明を含むコンピュータ・システムのブロ
ック図。
ック図。
【図２】 本発明のメモリ・サブシステムの概略図。
【図３】 ピンとピン番号を付した本発明の実施例のブ
ロック図。
ロック図。
【図４】 本発明の本体の端の外観を示す本発明の実施
例を示す図。
例を示す図。
【図５】 本発明の１６メガバイトの実施例のブロック
図。
図。
【図６】 本発明の３２メガバイトの実施例のブロック
図。
図。
【図７】 本発明のハウジングの長さと幅を示す本発明
の実施例を示す図。
の実施例を示す図。
６２０ ＤＲＡＭ制御論理 ６６０、７５０ ライン・ドライバ・バッファ・チップ ７６０、８２０ ＳＩＭＭ ８１０ ＣＰＵ ８３０ メモリ・バス ９００ メモリ・カード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・ベリー アメリカ合衆国 01460 マサチューセッ ツ州・リトルトン・トロット ロード・８ (72)発明者 ジェイ・シイ・ロビンソン アメリカ合衆国 94086 カリフォルニア 州・サニーヴェイル・ポピー コート・ 890
Claims (22)
- 【請求項１】 コンピュータ・システムに結合したメモ
リ装置であって、上記メモリ装置と上記コンピュータ・
システムとの間のインターフェースが、 上記メモリ装置に対して行アドレスがアドレス・ライン
上にあることを示す上記システムによって生成される行
アドレス・ストローブ信号に対するアクセスを行う少な
くとも１個のピンと、 上記メモリ装置に対して接地電位を提供する少なくとも
１個のピンと、それに続いて配置されており、読み出し
サイクル中にメモリ・アレイ・アドレス位置に配置され
たデータを含むメモリ装置によって生成された信号に対
するアクセスを行うとともに書き込みサイクル中に上記
メモリ装置に格納するデータを含む上記システムによっ
て生成された信号に対するアクセスを行う少なくとも１
個のピンと、それに続いて配置されており、上記システ
ムから上記メモリ装置によって受け入れられる電源に対
するアクセスを行う少なくとも１個のピンと、続いて次
に順に配置され、上記メモリ装置に対して列アドレスが
アドレス・ライン上にあることを示す上記システムによ
って生成された列アドレス・ストローブ信号に対するア
クセスを行う少なくとも１個のピンと、 上記システムから上記メモリ装置に受け入れられる電源
に対するアクセスを行う少なくとも１個のピンと、続い
て次に順に配置されており、上記システムによって生成
され、上記メモリ装置に受け入れられるメモリ出力可能
信号に対するアクセスを行う少なくとも１個のピンと、
続いて順に次に配置され、電源に対するアクセスを行う
少なくとも１個のピンと、 上記システムから上記メモリ装置に受け入れられる電源
に対するアクセスを行う少なくとも１個のピンと、続い
て次に順に配置されており、読み出しサイクル中にメモ
リ・アレイ・アドレス位置に配置されたデータを含むメ
モリ装置によって生成された信号に対するアクセスを行
い、書き込みサイクル中に上記メモリ装置に格納するデ
ータを含む上記システムによって生成された信号に対す
るアクセスを行う少なくとも１個のピンと、続いて次に
順に配置され、接地電位に対するアクセスを行う少なく
とも１個のピンと、 上記メモリ装置に対して接地電位を提供する少なくとも
１個のピンと、続いて次に順に配置されており、上記シ
ステムによって生成され、上記メモリ装置によって受け
入れられる信号に対するアクセスを行い、アクセスすべ
きメモリ装置内のメモリ・アレイ・アドレス位置を示す
少なくとも１個のピンと、続いて次に順に配置され、接
地電位に対するアクセスを行う少なくとも１個のピン
と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行う少なくとも１個のピン
と、続いて次に順に配置されており、上記システムによ
って生成され上記メモリ装置によって受け入れられるメ
モリ書き込み可能信号に対するアクセスを行う少なくと
も１個のピンと、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行う少なくとも１個のピン
と、続いて次に順に配置されており、読み出しサイクル
中にメモリ・アレイ・アドレス位置に配置されたデータ
を含むメモリ装置によって生成された信号に対するアク
セスを行い、書き込みサイクル中に上記メモリ装置に格
納するデータを含む上記システムによって生成された信
号に対するアクセスを行う少なくとも１個のピンと、続
いて次に順に配置され、パリティ・データに対するアク
セスを行う少なくとも１個のピンと、 パリティ・データ信号に対するアクセスを行う少なくと
も１個のピンと、続いて次に順に配置されており、読み
出しサイクル中にメモリ・アレイ・アドレス位置に配置
されたデータを含むメモリ装置によって生成された信号
に対するアクセスを行い、書き込みサイクル中に上記メ
モリ装置に格納するデータを含む上記システムによって
生成された信号に対するアクセスを行う少なくとも１個
のピンと、続いて次に順に配置され、電源に対するアク
セスを行う少なくとも１個のピンと、を備えたメモリ装
置用インターフェース。 - 【請求項２】 上記メモリ装置に結合したＣＰＵを備え
た請求項１に記載のメモリ装置用インターフェース。 - 【請求項３】 行アドレス・ストローブ信号に対するア
クセスを行う上記少なくとも１個のピンが、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられ、行アドレスがアドレス・ライン上にあ
ることを示す行アドレス・ストローブ信号に対するアク
セスを行うピン１及び６１を含む請求項１に記載のメモ
リ装置用インターフェース。 - 【請求項４】 上記少なくとも１個のピンが上記メモリ
装置に対して接地電位に対するアクセスを行い、続いて
次に順に配置された少なくとも１個のピンがメモリ・ア
レイ・アドレス位置に配置されているか又は書き込むべ
きデータのアクセスを行い、続いて次に順に配置された
少なくとも１個のピンが電源に対するアクセスを行い、
続いて次に順に配置された少なくとも１個のピンが列ア
ドレス・ストローブ信号に対するアクセスを行う請求項
１のメモリ装置用インターフェースにおいて、 メモリ装置に対して接地電位に対するアクセスを行うピ
ン２と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン３−１
０と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１１と、 上記メモリ装置に対して列アドレスがアドレス・ライン
上にあることを示す上記システムによって生成された列
アドレス・ストローブ信号に対するアクセスを行うピン
１２と、 メモリ装置に対して接地電位に対するアクセスを行うピ
ン３６と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン３７−
４４と、 上記コンピュータからであり、上記メモリ装置によって
受け入れられる電源に対するアクセスを行うピン４５−
４６と、 上記メモリ装置に対して列アドレスがアドレス・ライン
上にあることを示す上記システムによって生成された列
アドレス・ストローブ信号に対するアクセスを行うピン
４７と、 メモリ装置に対して接地電位に対するアクセスを行うピ
ン６２と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン６３−
７０と、 上記コンピュータからであり、上記メモリ装置によって
受け入れられる電源に対するアクセスを行うピン７１
と、 上記メモリ装置に対して列アドレスがアドレス・ライン
上にあることを示す上記システムによって生成された列
アドレス・ストローブ信号に対するアクセスを行うピン
７２と、を備えた請求項１に記載のメモリ装置用インタ
ーフェース。 - 【請求項５】 上記少なくとも１個のピンが電源に対す
るアクセスを行い、続いて次に順に配置された少なくと
も１個のピンがメモリ出力可能信号に対するアクセスを
行い、続いて次に順に配置された少なくとも１個のピン
が電源に対するアクセスを行う請求項１のメモリ装置に
おいて、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１３と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられるメモリ出力可能信号に対するアクセス
を行うピン１４と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１５と、を備えた請
求項１に記載のメモリ装置用インターフェース。 - 【請求項６】 上記少なくとも１個のピンが電源に対す
るアクセスを行い、続いて次に順に配置された少なくと
も１個のピンがメモリ・アレイ・アドレス位置に配置さ
れているか又は格納すべきデータに対するアクセスを行
い、続いて次に順に配置された少なくとも１個のピンが
接地電位に対するアクセスを行う請求項１のメモリ装置
用インターフェースにおいて、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１６と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン１７−
２４と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン２５と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン５０と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン５１−
５８と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン５９と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１０８−１１０と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン１１１
−１１８と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン１１９と、を備えた請求項１に記載のメモリ装置
用インターフェース。 - 【請求項７】 上記少なくとも１個のピンが上記メモリ
装置に対して接地電位に対するアクセスを行い、続いて
次に順に配置された少なくとも１個のピンがアドレス信
号に対するアクセスを行い、続いて次に順に配置された
少なくとも１個のピンが接地電位に対するアクセスを行
う請求項１のメモリ装置において、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン２６と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられ、アクセスする上記メモリ装置内のメモ
リ・アレイ・アドレス位置を示す信号に対するアクセス
を行うピン２７−２９と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン３０−３１と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられ、アクセスする上記メモリ装置内のメモ
リ・アレイ・アドレス位置を上記メモリ装置に示す信号
に対するアクセスを行うピン３２−３４と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン３５と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン８６と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられ、アクセスする上記メモリ装置内のメモ
リ・アレイ・アドレス位置を示す信号に対するアクセス
を行うピン８７−８９と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン９０−９１と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられ、アクセスする上記メモリ装置内のメモ
リ・アレイ・アドレス位置を示す信号に対するアクセス
を行うピン９２−９３と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン９５と、を備えた請求項１に記載のメモリ装置用
インターフェース。 - 【請求項８】 上記少なくとも１個のピンが電源に対す
るアクセスを行い、続いて次に順に配置された少なくと
も１個のピンがメモリ書き込み可能信号に対するアクセ
スを行う請求項１のメモリ装置用インターフェースにお
いて、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン４８と、 上記システムによって生成され、上記メモリ装置にによ
って受け入れられるメモリ書き込み可能信号に対するア
クセスを行うピン４９と、を備えた請求項１に記載のメ
モリ装置用インターフェース。 - 【請求項９】 上記少なくとも１個のピンが電源に対す
るアクセスを行い、続いて次に順に配置された少なくと
も１個のピンがメモリ・アレイ・アドレス位置に配置さ
れているか又は格納すべきデータに対するアクセスを行
い、続いて次に順に配置された少なくとも１個のピンが
パリティ・データに対するアクセスを行う請求項１のメ
モリ装置用インターフェースにおいて、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン７３−７６と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン７７−
８４と、 パリティ・ビットに対するアクセスを行うピン８５と、
を備えた請求項１に記載のメモリ装置用インターフェー
ス。 - 【請求項１０】 上記少なくとも１個のピンがパリティ
・データに対するアクセスを行い、続いて次に順に配置
された少なくとも１個のピンがメモリ・アレイ・アドレ
ス位置に配置されているか又は格納するデータ信号に対
するアクセスを行い、続いて次に順に配置された少なく
とも１個のピンが電源に対するアクセスを行い、続いて
次に順に配置された少なくとも１個のピンが列アドレス
・ストローブ信号に対するアクセスを行う請求項１のメ
モリ装置用インターフェースにおいて、 パリティ・ビットに対するアクセスを行うピン９６と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン９７−
１０４と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１０５−１０６と、 上記メモリ装置に対して列アドレスがアドレス・ライン
上にあることを示す上記システムによって生成された列
アドレス・ストローブ信号に対するアクセスを行うピン
１０７と、を備えた請求項１に記載のメモリ装置用イン
ターフェース。 - 【請求項１１】 ピン６０、９４及び１２０が接続され
ないで残されており、上記メモリ装置の将来の拡張のた
めにリザーブされている請求項１に記載のメモリ装置用
インターフェース。 - 【請求項１２】 縦約８５．６mm，幅約５４．０mmのハ
ウジングと、 ハウジング内の電気回路及びハウジングの縦方向に沿っ
て施された１２０個のピンと、を更に備えた請求項１に
記載のメモリ装置用インターフェース。 - 【請求項１３】 上記ハウジングが最小幅約３．３mmの
サイド・ソケット・インターフェース部分を有する請求
項１２に記載のメモリ装置用インターフェース。 - 【請求項１４】 上記ハウジングが最大厚さ約３．５m
m、最小高さ約３．０mmの上部ソケット・インターフェ
ース部分を有する請求項１２に記載のメモリ装置用イン
ターフェース。 - 【請求項１５】 上記ハウジングが最大厚さ約５．０m
m、最小高さ約１０．５mmの下部ソケット・インターフ
ェース部分を有する請求項１２に記載のメモリ装置用イ
ンターフェース。 - 【請求項１６】 コンピュータ・システムに結合するた
めのメモリ装置インターフェースを用意し、 メモリ装置に対して行アドレスがアドレス・ライン上に
あることを示す上記システムによって生成される行アド
レス・ストローブ信号に対するアクセスを行う少なくと
も１個のピンと、 上記メモリ装置に対して接地電位を提供する少なくとも
１個のピンと、続いて次に順に配置されており、読み出
しサイクル中にメモリ・アレイ・アドレス位置に配置さ
れたデータを含むメモリ装置によって生成された信号に
対するアクセスを行い、書き込みサイクル中に上記メモ
リ装置に格納するデータを含む上記システムによって生
成された信号に対するアクセスを行う少なくとも１個の
ピンと、続いて次に順に配置されており、上記システム
から上記メモリ装置によって受け入れられる電源に対す
るアクセスを行う少なくとも１個のピンと、続いて次に
順に配置され、上記メモリ装置に対して列アドレスがア
ドレス・ライン上にあることを示す上記システムによっ
て生成された列アドレス・ストローブ信号に対するアク
セスを行う少なくとも１個のピンと、 上記システムから上記メモリ装置に受け入れられる電源
に対するアクセスを行う少なくとも１個のピンと、続い
て次に順に配置されており、上記システムによって生成
され、上記メモリ装置に受け入れられるメモリ出力可能
信号に対するアクセスを行う少なくとも１個のピンと、
続いて次に配置され、電源に対するアクセスを行う少な
くとも１個のピンと、 上記システムから上記メモリ装置に受け入れられる電源
に対するアクセスを行う少なくとも１個のピンと、続い
て次に順に配置されており、読み出しサイクル中にメモ
リ・アレイ・アドレス位置に配置されたデータを含むメ
モリ装置によって生成された信号に対するアクセスを行
い、書き込みサイクル中に上記メモリ装置に格納するデ
ータを含む上記システムによって生成された信号に対す
るアクセスを行う少なくとも１個のピンと、続いて次に
順に配置され、接地電位に対するアクセスを行う少なく
とも１個のピンと、 上記メモリ装置に対して接地電位を提供する少なくとも
１個のピンと、続いて次に順に配置されており、上記シ
ステムによって生成され、上記メモリ装置によって受け
入れられる信号に対するアクセスを行い、アクセスすべ
きメモリ装置内のメモリ・アレイ・アドレス位置を示す
少なくとも１個のピンと、続いて次に順に配置され、接
地電位に対するアクセスを行う少なくとも１個のピン
と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行う少なくとも１個のピン
と、続いて次に順に配置されており、上記システムによ
って生成され上記メモリ装置によって受け入れられるメ
モリ書き込み可能信号に対するアクセスを行う少なくと
も１個のピンと、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行う少なくとも１個のピン
と、続いて次に順に配置されており、読み出しサイクル
中にメモリ・アレイ・アドレス位置に配置されたデータ
を含むメモリ装置によって生成された信号に対するアク
セスを行い、書き込みサイクル中に上記メモリ装置に格
納するデータを含む上記システムによって生成された信
号に対するアクセスを行う少なくとも１個のピンと、続
いて次に順に配置され、パリティ・データに対するアク
セスを行う少なくとも１個のピンと、 パリティ・データ信号に対するアクセスを行う少なくと
も１個のピンと、続いて次に順に配置されており、読み
出しサイクル中にメモリ・アレイ・アドレス位置に配置
されたデータを含むメモリ装置によって生成された信号
に対するアクセスを行い、書き込みサイクル中に上記メ
モリ装置に格納するデータを含む上記システムによって
生成された信号に対するアクセスを行う少なくとも１個
のピンと、続いて次に順に配置され、電源に対するアク
セスを行う少なくとも１個のピンと、を用意するインタ
ーフェースの方法。 - 【請求項１７】 上記メモリ装置に結合したＣＰＵ用意
するステップを更に含む請求項１６に記載のインターフ
ェースの方法。 - 【請求項１８】 上記システムによって生成され、上記
メモリ装置によって受け入れられ、行アドレスがアドレ
ス・ライン上にあることを示す行アドレス・ストローブ
信号に対するアクセスを行うピン１及び６１と、 メモリ装置に対して接地電位に対するアクセスを行うピ
ン２と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン３−１
０と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１１と、 上記メモリ装置に対して列アドレスがアドレス・ライン
上にあることを示す上記システムによって生成された列
アドレス・ストローブ信号に対するアクセスを行うピン
１２と、 メモリ装置に対して接地電位に対するアクセスを行うピ
ン３６と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン３７−
４４と、 上記コンピュータからであり、上記メモリ装置によって
受け入れられる電源に対するアクセスを行うピン４５−
４６と、 上記メモリ装置に対して列アドレスがアドレス・ライン
上にあることを示す上記システムによって生成された列
アドレス・ストローブ信号に対するアクセスを行うピン
４７と、 メモリ装置に対して接地電位に対するアクセスを行うピ
ン６２と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン６３−
７０と、 上記コンピュータからであり、上記メモリ装置によって
受け入れられる電源に対するアクセスを行うピン７１
と、 上記メモリ装置に対して列アドレスがアドレス・ライン
上にあることを示す上記システムによって生成された列
アドレス・ストローブ信号に対するアクセスを行うピン
７２と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１３と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられるメモリ出力可能信号に対するアクセス
を行うピン１４と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１５と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１６と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン１７−
２４と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン２５と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン５０と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン５１−
５８と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン５９と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１０８−１１０と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン１１１
−１１８と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン１１９と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン２６と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられ、アクセスする上記メモリ装置内のメモ
リ・アレイ・アドレス位置を示す信号に対するアクセス
を行うピン２７−２９と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン３０−３１と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられ、アクセスする上記メモリ装置内のメモ
リ・アレイ・アドレス位置を上記メモリ装置に示す信号
に対するアクセスを行うピン３２−３４と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン３５と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン８６と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられ、アクセスする上記メモリ装置内のメモ
リ・アレイ・アドレス位置を示す信号に対するアクセス
を行うピン８７−８９と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン９０−９１と、 上記システムによって生成され、上記メモリ装置によっ
て受け入れられ、アクセスする上記メモリ装置内のメモ
リ・アレイ・アドレス位置を示す信号に対するアクセス
を行うピン９２−９３と、 上記メモリ装置に対して接地電位に対するアクセスを行
うピン９５と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン４８と、 上記システムによって生成され、上記メモリ装置にによ
って受け入れられるメモリ書き込み可能信号に対するア
クセスを行うピン４９と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン７３ー７６と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン７７−
８４と、 パリティ・ビットに対するアクセスを行うピン８５と、 パリティ・ビットに対するアクセスを行うピン９６と、 読み出しサイクル中にメモリ・アレイ・アドレス位置に
配置されたデータを含むメモリ装置によって生成された
信号に対するアクセスを行い、書き込みサイクル中に上
記メモリ装置に格納するデータを含む上記システムによ
って生成された信号に対するアクセスを行うピン９７−
１０４と、 上記システムから上記メモリ装置によって受け入れられ
る電源に対するアクセスを行うピン１０５−１０６と、 上記メモリ装置に対して列アドレスがアドレス・ライン
上にあることを示す上記システムによって生成された列
アドレス・ストローブ信号に対するアクセスを行うピン
１０７と、 接続されないで残されており、上記メモリ装置の将来の
拡張のためにリザーブされているピン６０、９４及び１
２０と、を用意するステップを更に含む請求項１６に記
載のインターフェースの方法。 - 【請求項１９】 縦約８５．６mm，幅約５４．０mmのハ
ウジングと、 ハウジング内の電気回路及びハウジングの縦方向に沿っ
て施された１２０個のピンと、を用意するステップを更
に含む請求項１６に記載インターフェースの方法。 - 【請求項２０】 上記ハウジングが最小幅約３．３mmの
サイド・ソケット・インターフェース部分を有する請求
項１９に記載のインターフェースの方法。 - 【請求項２１】 上記ハウジングが最大厚さ約３．５m
m、最小高さ約３．０mmの上部ソケット・インターフェ
ース部分を有する請求項１９に記載のインターフェース
の方法。 - 【請求項２２】 上記ハウジングが最大厚さ約５．０m
m、最小高さ約１０．５mmの下部ソケット・インターフ
ェース部分を有する請求項１９に記載のインターフェー
スの方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US199714 | 1994-02-22 | ||
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Family Applications (1)
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-
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061114 |