JP4346369B2 - メモリモジュールおよびメモリ用補助モジュール - Google Patents

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    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646Configuration or reconfiguration
    • G06F12/0669Configuration or reconfiguration with decentralised address assignment

Description

【0001】
【発明の属する技術分野】
本発明は、コンピュータ本体に接続可能なメモリモジュールおよびメモリ用補助モジュールに関する。
【0002】
【従来の技術】
従来より、コンピュータ本体のソケット(スロット)にメモリモジュールを接続することにより、コンピュータのメモリを増設することが行われている。メモリモジュールとしては、128M(メガ)ビットSDRAM(Synchronous Dynamic Random Access Memory)を8個実装した128MバイトのDIMM(Dual Inline Memory Module)や、128MビットSDRAMを16個実装した256MバイトのDIMM等が用いられている。通常、128MビットSDRAMのアドレス信号端子はA0〜A11の12個設けられており、行アドレス(Row Address)の信号線12本および列アドレス(Column Address)の信号線10本を接続可能となっている。そして、コンピュータ本体からA0〜A11のアドレス信号が入力されると、全SDRAMの128Mビット全領域について、対応するアドレスのデータを読み書きすることができる。
上記256MバイトのDIMMでは、SDRAMが二つのブロックのSDRAM群に分割されて2バンク(BANK)とされている。そして、A0〜A11のアドレス信号の他に、アクセスを行うSDRAM群の複数のバンクのそれぞれに対応した複数のチップセレクト信号を入力することにより、DIMMの256Mバイト全領域について、対応するバンクおよびアドレスのデータを読み書き可能となっている。このように、バンクのいずれかを選択する複数のチップセレクト信号を利用することにより、コンピュータ本体が扱うことの可能なメモリ容量を増加させることが可能となっている。
また、特許3022255号公報(特許文献1参照。)に開示された技術のように、コンピュータ本体から入力される最上位のアドレス信号の状態に応じてアクセスさせるメモリチップを切り替えるモジュールも知られている。
【0003】
【特許文献1】
特許3022255号公報(段落0014−0054、第1−8図)
【0004】
【発明が解決しようとする課題】
上述した従来の技術においては、次のような課題があった。
近年、256MビットSDRAMを8個実装した256MバイトのDIMMが用いられるようになってきた。しかし、同256MビットSDRAMの全メモリ領域にアクセスするためにはA0〜A12の行アドレスの信号をSDRAMに入力する必要があるため、旧機種のようにA0〜A11のアドレス信号しか出力しないコンピュータ本体では同DIMMを接続することはできるものの、SDRAMの256Mビットのうちの半分の128Mビットの領域しか扱うことができなかった。特許3022255号公報に開示されたモジュールを用いても、最上位のアドレス信号A11の状態に応じてアクセスするメモリチップが切り替わるだけであり、同様のことが言える。
また、新旧の機種にかかわらず共通のメモリモジュールを提供したいという希望もあった。
【0005】
本発明は、上記課題にかんがみてなされたもので、新旧の機種にかかわらずコンピュータ本体に接続して問題なくメモリチップへアクセスすることが可能なメモリモジュールおよびメモリ用補助モジュールの提供を目的とする。
【0006】
【課題を解決するための手段】
上記目的を達成するため、請求項1にかかる発明は、所定の倍数に基づいて段階的に容量が変化するメモリチップを搭載するとともに、コンピュータ本体に接続されたときに、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号とに対応して、データのアクセスを実現可能な規格化されたメモリモジュールであって、上記アドレス信号のいずれかが段階的に変化する上記メモリチップの容量に対応しており、搭載している上記メモリチップの容量に上記コンピュータ本体が対応していない場合、擬似的に上記メモリチップの容量が低い段階のものであるように装うことを実現可能なメモリ用回路と、搭載している上記メモリチップの容量に上記コンピュータ本体が対応しているか否かを判別し、上記メモリ用回路の動作を決定する判別回路とを具備する構成としてある。
本メモリモジュールがメモリチップの容量に対応したコンピュータ本体に装着されたとき、判別回路にて、搭載しているメモリチップの容量にコンピュータ本体が対応していると判別されてメモリ用回路の動作が決定される。すると、メモリ用回路にて、搭載しているメモリチップの容量に対応してデータのアクセスを実現する。一方、本メモリモジュールがメモリチップの容量に対応していないコンピュータ本体に装着されたとき、判別回路にて、搭載しているメモリチップの容量にコンピュータ本体が対応していないと判別されてメモリ用回路の動作が決定される。すると、メモリ用回路にて、擬似的にメモリチップの容量が低い段階のものであるように装ってデータのアクセスを実現する。
すなわち、コンピュータ本体がメモリチップの容量に対応していなくても、擬似的にメモリチップの容量が低い段階のものであるように装ってデータのアクセスを実現するので、このようなコンピュータ本体からメモリチップへ問題なくアクセスすることが可能である。むろん、コンピュータ本体がメモリチップの容量に対応していると、搭載しているメモリチップの容量に対応してデータのアクセスを実現するので、このようなコンピュータ本体からメモリチップへ問題なくアクセスすることが可能である。従って、新旧の機種にかかわわらずメモリモジュールを共通化させ、機種別のメモリモジュールを製造する必要がなくなる。
【0007】
また、請求項2にかかる発明では、規格化された本メモリモジュールは、第一のコンピュータ本体または第二のコンピュータ本体に接続されて、メモリチップへのアクセスをコンピュータ本体から可能とする。本メモリモジュールに設けられたメモリチップは、上記所定数のアドレス信号と上位アドレス信号とを入力して対応するデータのアクセスが可能である。
本メモリモジュールが第二のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、所定数のアドレス信号が入力される。当該所定数のアドレス信号には、未使用状態とは異なる状態となりうる上位アドレス信号が含まれている。すると、判別回路にて、変化状態を表す判別信号が生成される。このとき、メモリ用回路にて、接続されたコンピュータ本体からの上記所定数のアドレス信号がメモリチップに供給されるので、コンピュータ本体からは入力された所定数のアドレス信号に対応するデータへのアクセスが可能である。
【0008】
本メモリモジュールが第一のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、第二所定数のアドレス信号と、常時所定の未使用状態である上位アドレス信号と、同第二所定数のアドレス信号に対応した容量のメモリ空間のそれぞれについて選択状態または非選択状態を表す複数のセレクト信号とが入力される。すると、判別回路にて、非変化状態を表す判別信号が生成される。このとき、メモリ用回路にて、上位アドレス信号がセレクト信号に基づいて生成される。生成された上位アドレス信号は入力された第二所定数のアドレス信号とともにメモリチップに供給されるので、コンピュータ本体からは生成された上位アドレス信号および入力された第二所定数のアドレス信号に対応するデータへのアクセスが可能となる。
【0009】
すなわち、コンピュータ本体から入力されるアドレス信号だけでは全メモリ領域にアクセスできないメモリチップであっても、セレクト信号に基づいて同第二所定数のアドレス信号以外のアドレス信号が生成されるので、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能となる。例えば、コンピュータ本体が旧機種であって128Mビット以下のDRAMしか全メモリ領域にアクセスできないアドレス信号を出力する場合に、256Mビット以上のDRAMに対して128Mビットより大きいメモリ領域にアクセスすることが可能となる。また、より多くのメモリ領域にアクセスできる新機種のようなコンピュータ本体に接続されても、入力される全数のアドレス信号に対応した容量のメモリ領域にアクセスすることが可能である。従って、新旧の機種にかかわわらずメモリモジュールを共通化させ、機種別のメモリモジュールを製造する必要がなくなる。
むろん、様々なメモリ容量のメモリチップに対して本発明を適用可能である。
【0010】
ここで、上記メモリチップは、一つのみ設けられていてもよいし、複数設けられていてもよい。メモリチップに対しては、データの書き込みおよび読み出しが可能である以外にも、データの書き込みのみが可能であってもよいし、データの読み出しのみが可能であってもよく、これらの場合であっても本発明にいうアクセス可能に該当する。従って、SDRAM、ROM、等、様々なメモリチップを採用することが可能である。
また、上記上位アドレス信号を生成することによりメモリチップの全領域にアクセス可能となるとメモリ容量を有効に利用できて好適であるものの、上位アドレス信号は、第二所定数のアドレス信号に追加されたアドレス信号であればよいため、メモリチップの全領域にアクセス可能とさせる必要はない。この場合でも、上位アドレス信号を生成してメモリチップに供給することにより、第二所定数のアドレス信号に対応した容量のメモリ空間よりも多い容量のメモリ領域にアクセス可能とさせることができる。
【0011】
さらに、請求項3にかかる発明では、メモリチップは、さらに選択状態または非選択状態を表すメモリ用セレクト信号を入力し、このメモリ用セレクト信号が選択状態であるときに所定数のアドレス信号に対応するデータのアクセスが可能である。
本メモリモジュールが第二のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、さらに所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号が入力される。このとき、メモリ用回路にて、接続されたコンピュータ本体からの上記所定数のアドレス信号とセレクト信号がメモリチップに供給されるので、コンピュータ本体からはセレクト信号が選択状態であるときに入力された所定数のアドレス信号に対応するデータへのアクセスが可能である。
本メモリモジュールが第一のコンピュータ本体に接続されたとき、メモリ用回路にて、さらにメモリ用セレクト信号がセレクト信号に基づいて生成される。生成されたメモリ用セレクト信号はメモリチップに供給されるので、同メモリ用セレクト信号が選択状態であるときにメモリチップはアクセス可能となる。メモリ用セレクト信号を生成することにより、コンピュータ本体からアクセス可能なメモリチップ数を増やすことができるので、コンピュータ本体が扱うことができるメモリ容量を大きくとることが可能である。
【0012】
ここで、請求項6にかかる発明のように、上記メモリ用回路は、上記第一および第二のコンピュータ本体から電源電圧を入力して上記メモリチップに供給するための電源ラインを有し、上記判別回路は、上記電源ラインの電位が所定の閾電位から小さいか否かを判別して当該閾電位から小さいと判別したときにオン状態を表すとともにそれ以外のときにオフ状態を表すリセット信号を生成する安定判別回路と、上記リセット信号がオフ状態であるときのみ上記上位アドレス信号が上記未使用状態から異なる状態になるか否かを判別して当該異なる状態になると判別したときに上記判別信号を上記変化状態にして保持するとともに上記上位アドレス信号が上記未使用状態のままであるときには上記判別信号を上記非変化状態に保持する状態保持回路とを備える構成としてもよい。電源ラインの電位が所定の閾電位から大きくなって電源電圧が安定したときのみ上位アドレス信号が上記未使用状態から異なる状態になるか否かが判別されるので、より確実に判別信号が生成される。
【0013】
また、上記メモリ用回路は、上記メモリチップにアクセスする前に読み出されるデータが書き込まれた不揮発性メモリを有し、上記判別回路は、上記リセット信号がオン状態からオフ状態に切り替わってオフ状態が継続するときに、上記不揮発性メモリからデータの読み出しが開始されたか否かを判別して当該データの読み出しが開始されていないと判別したときにオン状態のマスク信号を生成するとともに同データの読み出しが開始されたと判別したときにオフ状態のマスク信号を生成する読込開始判別回路を備え、上記状態保持回路は、上記マスク信号がオフ状態であるときのみ上記上位アドレス信号が上記未使用状態から異なる状態になるか否かを判別して当該異なる状態になると判別したときに上記判別信号を上記変化状態にして保持するとともに上記上位アドレス信号が上記未使用状態のままであるときには上記判別信号を上記非変化状態に保持する構成としてもよい。電源電圧が安定した後メモリチップにアクセスする前に上位アドレス信号が上記未使用状態から異なる状態になるか否かが判別されるので、さらに確実に判別信号が生成される。
【0014】
さらに、上記状態保持回路は、上記上位アドレス信号を入力して当該上位アドレス信号の電位と所定の第二閾電位との大小を比較して同上位アドレス信号が上記未使用状態であるときに所定の第一電位の比較結果を出力するとともに同上位アドレス信号が上記未使用状態とは異なる状態であるときに所定の第二電位の比較結果を出力する比較回路と、同比較結果が同第二電位でありかつ上記マスク信号がオフ状態であるときに所定の第三電位の信号を出力するとともに同比較結果が同第一電位であるかまたは上記マスク信号がオン状態であるときに所定の第四電位の信号を出力するゲート回路と、このゲート回路から出力される信号が同四電位であるときに上記判別信号を上記非変化状態にするとともに同第三電位になると上記判別信号を上記変化状態にして保持する保持回路とを備える構成としてもよい。さらに確実に判別信号を生成する具体例を提供することができる。
【0015】
さらに、請求項4にかかる発明のように、上記メモリ用回路は、上記メモリチップの上位アドレス信号の信号線への接続を、上記判別信号が上記変化状態であるときに上記コンピュータ本体からの上位アドレス信号の信号線とし、上記判別信号が上記非変化状態であるときに上記セレクト信号に基づいて生成された上位アドレス信号の信号線とする第一のスイッチ回路と、上記メモリチップのメモリ用セレクト信号の信号線への接続を、上記判別信号が上記変化状態であるときに上記コンピュータ本体からのセレクト信号の信号線とし、上記判別信号が上記非変化状態であるときに上記セレクト信号に基づいて生成されたメモリ用セレクト信号の信号線とする第二のスイッチ回路とを備える構成としてもよい。これにより、メモリチップに供給する上位アドレス信号とメモリ用セレクト信号とが確実に切り替わる。
【0016】
本メモリモジュールが第一のコンピュータ本体に接続されたときに上記メモリ用セレクト信号を生成する構成は、様々考えられる。その一例として、上記メモリ用回路は、上記入力した複数のセレクト信号のいずれかが上記メモリ空間の選択状態であるときに上記メモリ用セレクト信号を上記メモリチップの選択状態とし、同入力した複数のセレクト信号の全てが上記メモリ空間の非選択状態であるときに上記メモリ用セレクト信号を上記メモリチップの非選択状態としてもよい。すなわち、複数のセレクト信号にて複数のメモリ空間のいずれかが選択された状態でメモリ用セレクト信号はメモリチップを選択した状態となり、複数のセレクト信号にて複数のメモリ空間全てが選択されていない状態でメモリ用セレクト信号はメモリチップを選択しない状態となる。これにより、適切にメモリ用セレクト信号を生成することができる。
【0017】
例えば、セレクト信号とメモリ用セレクト信号がローのときに選択状態であってハイのときに非選択状態である場合、複数のセレクト信号をANDゲートに入力して同ゲートからの出力をメモリ用セレクト信号とすることが可能である。また、セレクト信号とメモリ用セレクト信号がハイのときに選択状態であってローのときに非選択状態である場合、複数のセレクト信号をORゲートに入力して同ゲートからの出力をメモリ用セレクト信号とすることが可能である。なお、セレクト信号とメモリ用セレクト信号とで選択状態と非選択状態の信号の状態が異なる場合、NANDゲートやNORゲート等を使用してメモリ用セレクト信号を生成することが可能である。
【0018】
第一のコンピュータ本体が上記第二所定数のアドレス信号に対応した容量の二つのメモリ空間のそれぞれについて選択状態または非選択状態を表す二種類のセレクト信号を生成する場合、上記メモリ用回路は、上記二種類のセレクト信号のいずれかを上記コンピュータ本体から入力して上記追加アドレス信号として上記メモリチップに供給する構成としてもよい。すなわち、簡易な構成にて、二種類のセレクト信号のいずれかが追加アドレス信号とされ、メモリチップに供給される。むろん、三種類以上のセレクト信号を生成する場合に、複数のセレクト信号から追加アドレス信号を生成することも可能である。
【0019】
コンピュータ本体には、省電力のために使用していないバンクのメモリチップをスリープさせる信号を出力するものもある。そこで、請求項5にかかる発明は、上記メモリチップは、パルス状のクロック信号および同クロック信号入力の有効状態または無効状態を表すメモリ用クロックイネーブル信号を入力して同クロックイネーブル信号が有効状態であるときに同クロック信号に基づいて動作可能であり、上記第一のコンピュータ本体は、上記クロック信号および上記第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて上記クロック信号入力の有効状態または無効状態を表す複数のクロックイネーブル信号を生成し、上記第二のコンピュータ本体は、上記クロック信号および上記所定数のアドレス信号に対応した容量のメモリ空間について上記クロック信号入力の有効状態または無効状態を表すクロックイネーブル信号を生成し、上記メモリ用回路は、上記判別信号が上記変化状態であるとき、上記メモリチップのメモリ用クロックイネーブル信号への接続を上記コンピュータ本体からのクロックイネーブル信号の信号線とし、上記判別信号が上記非変化状態であるとき、上記コンピュータ本体から上記クロック信号および上記複数のクロックイネーブル信号を入力して当該複数のクロックイネーブル信号に基づいて上記メモリ用クロックイネーブル信号を生成し、上記メモリチップのメモリ用クロックイネーブル信号への接続を同生成したメモリ用クロックイネーブル信号の信号線とする第三のスイッチ回路を備える構成としてある。
【0020】
上記メモリチップは、クロック信号と、同クロック信号入力の有効状態または無効状態を表すメモリ用クロックイネーブル信号とを入力して、同クロックイネーブル信号が有効状態であるときに同クロック信号に基づいて動作可能である。本メモリモジュールが第二のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、さらにパルス状のクロック信号と、所定数のアドレス信号に対応した容量のメモリ空間についてクロック信号入力の有効状態または無効状態を表すクロックイネーブル信号とが入力される。このとき、コンピュータ本体からのクロックイネーブル信号がメモリチップに供給され、第二のコンピュータ本体からのクロックイネーブル信号が有効状態であるときにメモリチップは動作可能となる。
本メモリモジュールが第一のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、さらにパルス状のクロック信号と、第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについての複数のクロックイネーブル信号とが入力される。このとき、メモリ用クロックイネーブル信号は、メモリ用回路にて複数のクロックイネーブル信号に基づいて生成される。生成されたメモリ用クロックイネーブル信号は、クロック信号とともにメモリチップに供給されるので、同メモリ用クロックイネーブル信号が有効状態であるときにメモリチップは動作可能となる。すなわち、コンピュータ本体から複数のメモリ空間に対して複数のクロックイネーブル信号が出力されているときに、適切にメモリチップに対してアクセス可能にさせることができる。
以上により、メモリチップに供給するメモリ用クロックイネーブル信号が確実に切り替わる。
【0021】
本メモリモジュールが第一のコンピュータ本体に接続されたときにメモリ用クロックイネーブル信号を生成する構成は、様々考えられる。その一例として、上記メモリ用回路は、上記入力した複数のクロックイネーブル信号のいずれかが上記メモリ空間のクロック信号入力の有効状態であるときに上記メモリ用クロックイネーブル信号を上記メモリチップのクロック信号入力の有効状態とし、同入力した複数のクロックイネーブル信号の全てが上記メモリ空間のクロック信号入力の無効状態であるときに上記メモリ用クロックイネーブル信号を上記メモリチップのクロック信号入力の無効状態とする構成としてもよい。
【0022】
すなわち、複数のクロックイネーブル信号にて複数のメモリ空間のいずれかのクロック信号入力が有効とされた状態でメモリ用クロックイネーブル信号はメモリチップのクロック信号入力を有効とした状態となり、複数のクロックイネーブル信号にて複数のメモリ空間全てのクロック信号入力が無効とされた状態でメモリ用クロックイネーブル信号はメモリチップのクロック信号入力を無効とした状態となる。これにより、適切にメモリ用クロックイネーブル信号を生成することができる。なお、メモリ用クロックイネーブル信号は、上記メモリ用セレクト信号と同様のゲート等を使用して生成することが可能である。
【0023】
また、メモリチップが実装される前のメモリモジュールであっても、メモリチップを実装することにより、同様の作用、効果が得られる。そこで、所定の倍数に基づいて段階的に容量が変化するメモリチップを搭載可能であり、当該メモリチップが搭載されてコンピュータ本体に接続されたときに、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号とに対応して、データのアクセスを実現可能な規格化されたメモリモジュールに用いられるメモリ用補助モジュールであって、上記アドレス信号のいずれかが段階的に変化する上記メモリチップの容量に対応しており、搭載している上記メモリチップの容量に上記コンピュータ本体が対応していない場合、擬似的に上記メモリチップの容量が低い段階のものであるように装うことを実現可能なメモリ用回路と、搭載している上記メモリチップの容量に上記コンピュータ本体が対応しているか否かを判別し、上記メモリ用回路の動作を決定する判別回路とを具備する構成としてもよい。
すなわち、本発明は、メモリチップを備えていないメモリ用補助モジュールであっても有効である。また、請求項2〜請求項8に記載した構成をメモリ用補助モジュールに対応させることも可能である。
【0024】
【発明の効果】
以上説明したように、請求項1、請求項9にかかる発明によれば、新旧の機種にかかわらずコンピュータ本体に接続して問題なくメモリチップへアクセスすることが可能となり、機種別のメモリモジュールを用意する必要が無くなる。
請求項2、請求項3にかかる発明では、旧機種のようなコンピュータ本体から入力されるアドレス信号だけでは全メモリ領域にアクセスできなくても、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることを可能として、メモリ領域を有効利用することが可能となり、かつ、より多くのメモリ領域にアクセスできる新機種のようなコンピュータ本体にも接続可能であるので、機種別のメモリモジュールを用意する必要が無くなる。請求項4にかかる発明では、メモリチップに供給する上位アドレス信号とメモリ用セレクト信号とを確実に切り替えることが可能となる。請求項5にかかる発明では、メモリチップに供給するクロックイネーブル信号を確実に切り替えることが可能となる。
請求項6にかかる発明では、より確実に判別信号が生成され、接続されるコンピュータ本体の新旧の機種が違ってもメモリチップに対してより確実にアクセスすることが可能となる。請求項7、請求項8にかかる発明では、さらに確実に判別信号が生成され、接続されるコンピュータ本体の新旧の機種が違ってもメモリチップに対してさらに確実にアクセスすることが可能となる。
【0025】
【発明の実施の形態】
以下、下記の順序に従って本発明の実施形態を説明する。
(1)第一の実施形態にかかるメモリモジュールの構成:
(2)メモリモジュールの作用:
(3)変形例:
(4)第二の実施形態にかかるメモリモジュールの構成:
【0026】
(1)第一の実施形態にかかるメモリモジュールの構成:
図1は、本発明の第一の実施形態にかかるメモリモジュール10の外観を示す正面図である。なお、上下左右の位置関係を説明するときには、同図を基準として説明する。
本メモリモジュール10は、規格化された形状のプリント基板10aに、8個の256MビットSDRAM20、複数のゲートIC31、図示しない抵抗回路、等が実装されている。SDRAM20は、アドレス信号の数(行アドレスと列アドレスの合計をNaとする)に対応して所定の倍数2のNa乗に基づいて段階的に記憶容量が変化するメモリチップである。また、基板10aの下側縁部には、正面側と背面側とに各84ピンとされた168ピン端子40が形成されている。同メモリモジュール10は、デスクトップ型パーソナルコンピュータ(PC)用の増設メモリカードであり、DIMM仕様とされた168ピン端子40をデスクトップ型PC(コンピュータ本体)のマザーボード90のコネクタ(スロット)91に挿入可能である。コネクタ91には、端子40の配置に対応して、168箇所の導通部を形成してある。同コネクタ91は、規格化された168ピンのDIMMを装着可能な形状とされている。メモリモジュール10を上方からコネクタ91に挿入すると、マザーボード90に対して略垂直に取り付けることができ、デスクトップ型PCに接続することができる。その結果、デスクトップ型PCのメモリを増設することができる。
【0027】
メモリモジュール10が接続されるデスクトップ型PCは、最新機種ではなく、256Mバイトのメモリ容量を扱う際に128Mバイトずつ2バンクとして扱うようになっている。従って、例えば128MビットSDRAMを16個実装した256MバイトのDIMMを増設するのに好適な構成となっている。
図2は、デスクトップ型PC(第一のコンピュータ本体)のコネクタ91と、128MビットSDRAMを16個実装した従来の256MバイトのDIMMを用いたとして形成される仮想的なメモリ空間との配線上の対応関係の一部を示している。
図において、128Mビット仮想メモリR11〜R18,R21〜R28は8個ずつSDRAM群のブロックとされ、2バンクとされている。ここで、図の上側のSDRAM群をBANK1と呼び、下側のSDRAM群をBANK2と呼ぶことにする。コネクタ91には、CLK、RAS、CAS、A0〜A11、D0〜D63、CS0、CS1、CKE1、CKE2、等の各種信号線の接続部が形成されている。
【0028】
ここで、CLK信号はクロック信号を意味しており、PCが所定周波数のパルス状のクロック信号を生成してCLK信号線に供給する。
RAS(Row Address Strobe)信号はSDRAMに対して行アドレスを与えるタイミングを伝える信号を意味しており、CAS(Column Address Strobe)信号はSDRAMに対して列アドレスを与えるタイミングを伝える信号を意味している。A0〜A11信号は、メモリ空間内のアドレスを指定する第二所定数(12種類)のアドレス信号を意味している。8ビットのデータが入出力可能な128MビットSDRAMを実装したDIMMでは、行アドレスとして12種類、列アドレスとして10種類のアドレス信号がSDRAMに供給される。PCは、RAS、CAS、A0〜A11信号を生成し、CLK信号に合わせて信号線に供給する。
【0029】
D0〜D63信号は、64種類のデータ信号を意味している。64本のデータ信号線は8本ずつ8組に分けられ、SDRAM群中の各SDRAMに8本ずつ接続されている。
CS0、CS1信号は、アクセスするSDRAM群を選択するチップセレクト信号(セレクト信号)であり、各SDRAM群のそれぞれについて選択状態または非選択状態を表す信号である。同信号は、SDRAM群の選択状態がL(ロー)、非選択状態がH(ハイ)で表された負論理の信号である。CS0、CS1信号は、同時にLとなることはなく、SDRAMにアクセスする際にいずれか一つのみLとなるようになっている。
【0030】
CKE1、CKE2信号は、二つのSDRAM群のそれぞれについてCLK信号入力の有効状態または無効状態を表すクロックイネーブル信号であり、クロック信号入力の有効状態がH、無効状態がLの正論理の信号である。PCは、CS0、CS1、CKE1、CKE2信号を生成し、CLK信号に合わせて信号線に供給する。
これらの他、コネクタ91には、二種類の拡張アドレス信号BA0、BA1の信号線や、電源ライン、等の接続部も形成されている。
そして、CLK、RAS、CAS、A0〜A11、D0〜D63信号はBANK1,2の両方に供給され、CS0、CKE0信号はBANK1に供給され、CS1、CKE1信号はBANK2に供給されている。
【0031】
図3は、各SDRAM群内の仮想メモリに対応する従来の128MビットSDRAMの端子と同端子に接続される信号線の要部を示している。なお、SDRAM内に端子名を記載するとともにSDRAM外に信号線名を記載している。
同SDRAMは、セレクト信号と、A0〜A11信号を入力して、同セレクト信号がL(選択状態)であるときにA0〜A11信号に対応するデータのアクセスが可能なメモリである。また、クロックイネーブル信号をCKE端子に入力して同クロックイネーブル信号がH(有効状態)であるときにCLK信号に基づいて動作可能である。
【0032】
BANK1内の仮想メモリR11に対しては、CLK、RAS、CAS、A0〜A11、D0〜D7信号線が、それぞれ、クロック信号入力端子CLK、行アドレス信号入力端子RAS、列アドレス信号入力端子CAS、アドレス信号入力端子A0〜A11、データ信号入出力端子D0〜D7に接続され、対応する信号が同端子から入出力される仕様となっている。なお、同じBANK1内の別の仮想メモリR12〜R18に対するデータ信号入出力端子D0〜D7には、異なる8本ずつのデータ信号線が接続される仕様である。また、CS0、CKE0信号線が、それぞれ、チップセレクト信号入力端子CS、クロックイネーブル信号入力端子CKEに接続され、BANK1について選択状態または非選択状態を表すチップセレクト信号がCS端子に入力され、同BANK1についてクロック信号入力の有効状態または無効状態を表すクロックイネーブル信号がCKE端子に入力される仕様となっている。仮想メモリR12〜R18についても、同じCS0、CKE0信号線が接続される仕様である。
【0033】
一方、BANK2内の仮想メモリR21に対して、CLK、RAS、CAS、A0〜A11、D0〜D7端子については仮想メモリR11と同じ信号線が接続される仕様である。そして、CS1、CKE1信号線が、それぞれ、CS、CKE端子に接続され、BANK2について選択状態または非選択状態を表すチップセレクト信号がCS端子に入力され、同BANK2についてクロック信号入力の有効状態または無効状態を表すクロックイネーブル信号がCKE端子に入力される仕様となっている。仮想メモリR22〜R28についても、同じCS1、CKE1信号線が接続される仕様である。
なお、128MビットSDRAMは、拡張アドレス信号を入力可能なBA0、BA1端子等も備えている。従って、行アドレスとして12ビット、列アドレスとして10ビット、拡張アドレスとして2ビットの計24ビットを入力し、アドレスに対応する8ビットのデータを入出力するので、2の24乗×8ビット、すなわち、128Mビットのメモリ空間を有している。
【0034】
図4は、上記デスクトップ型PCがコネクタ91から出力する信号の状態を表したタイミングチャートである。
本デスクトップ型PCは、省電力のために使用していないバンクのメモリをスリープさせるようにクロックイネーブル信号を出力する。BANK1のSDRAMにアクセスするとき、同SDRAMをスリープ状態から解除させるためにCKE0信号をL→Hに立ち上げる(タイミングt1)。同SDRAMにアクセスするとき、CS0信号をH→Lに立ち下げる(タイミングt2)。BANK1のSDRAMへのアクセスを終了するときには、CS0信号をL→Hに立ち上げる(タイミングt3)。BANK1のSDRAMをスリープ状態にするときにはCKE0信号をH→Lに立ち下げ、BANK2のSDRAMにアクセスするとき、同SDRAMをスリープ状態から解除させるためにCKE1信号をL→Hに立ち上げる(タイミングt4)。BANK2のSDRAMにアクセスするとき、CS1信号をH→Lに立ち下げ(タイミングt5)、同SDRAMへのアクセスを終了するときには、CS1信号をL→Hに立ち上げる(タイミングt6)。両BANK1,2のSDRAMをスリープ状態にするときには、両CKE0、CKE1信号をLの状態にする。
【0035】
このように、本デスクトップ型PCは、CS0、CS1信号が同時にはLとならないように、第二所定数のアドレス信号に対応した容量(128Mビット×8)の二つのメモリ空間のそれぞれについて二つのセレクト信号を生成する。また、CKE0、CKE1信号が同時にはHとならないように、二つのメモリ空間のそれぞれについて二つのクロックイネーブル信号を生成する。
【0036】
近年、256MビットSDRAMを8個実装した256MバイトのDIMMが用いられるようになってきた。図5は、上記デスクトップ型PCを用いたときに256MビットSDRAMの端子と同端子に接続可能な信号線の要部を示している。
256MビットSDRAMは、メモリ用セレクト信号と、第二所定数のアドレス信号A0〜A11より多い複数のアドレス信号A0〜A12を入力して、同メモリ用セレクト信号がL(選択状態)であるときにA0〜A12信号に対応するデータのアクセスが可能なメモリである。また、メモリ用クロックイネーブル信号をCKE端子に入力して同メモリ用クロックイネーブル信号がH(有効状態)であるときにCLK信号に基づいて動作可能である。
【0037】
図に示すように、CLK、RAS、CAS、D0〜D7端子については、対応する信号が存在するため、信号を直接入力可能である。しかし、アドレス信号入力端子については、A12端子に対応する信号が常時電圧レベルL(所定の未使用状態)であるため、メモリ容量の半分である128Mビットの領域にしかアクセスできないことになる。また、CS、CKE端子に直接相当する信号は存在せず、CS0、CSK0信号、または、CS1、CSK1信号を入力すると、結局のところ128Mビットの領域にしかアクセスできず、A0〜A11のアドレス信号しか出力しないコンピュータ本体では256MビットSDRAMの半分の領域しか扱うことができないことになる。
本メモリモジュール10は、後述するメモリ用回路により、A0〜A11信号よりも上位のA12のアドレス信号(追加アドレス信号)を生成し、A0〜A11信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能である。
【0038】
図6は、メモリモジュール10の回路の要部を示した回路図である。図の256MビットSDRAM20は、図1で示した8個のSDRAM20のうちの一つ(例えば、一番左端のSDRAM)を代表して示している。実際には、同じような回路が8個のSDRAM20全てに対して形成してある。各SDRAM20に対しては、D0〜D7端子に接続されるデータ信号線の種類が異なるのみであり、残りの端子には同じデータ信号線が接続されている。なお、分かりやすく説明するため、RAS、CAS、A0〜A11、D0〜D7端子については入出力される信号名のみを記載しているが、実際にはこれらの信号の信号線は168ピン端子40に接続されている。
【0039】
図において、メモリ用回路30と端子40とから、メモリ用補助モジュール12が構成される。メモリ用回路30は、ANDゲート31a、ORゲート31bを備えている。同ゲート31a,bは、ゲートIC31内に設けられている。
ANDゲート31aの二つの入力端子には、それぞれ端子40内のCS0端子41a、CS1端子41bが接続されている。また、ANDゲート31aの出力端子には、SDRAM20のCS端子が接続されている。そして、128MビットSDRAM用のセレクト信号であるCS0、CS1信号の論理積がメモリ用セレクト信号CSとして256MビットSDRAM20のCS端子に供給される。すなわち、本メモリモジュール10は、入力したCS0、CS1信号のいずれかがL(128Mビット仮想メモリのメモリ空間の選択状態)であるときにメモリ用セレクト信号CSをL(256MビットSDRAMの選択状態)とし、入力したCS0、CS1信号の全てがH(128Mビット仮想メモリのメモリ空間の非選択状態)であるときにCS信号をH(256MビットSDRAMの非選択状態)とする。同回路にて、複数のセレクト信号を入力し、入力した複数のセレクト信号に基づいて、適切にメモリ用セレクト信号を生成することができる。
【0040】
また、SDRAM20のA12端子には、CS1が接続されている。すなわち、CS1信号がLであるときにはA12端子から入力されるA12信号は「0」となり、CS0信号がLであるときはCS1信号がHであってA12端子から入力されるA12信号は「1」となる。同回路にて、複数のセレクト信号を入力し、入力したセレクト信号に基づいて、簡易な構成ながら第二所定数のアドレス信号A0〜A11に追加された追加アドレス信号A12を生成することができる。この追加アドレス信号A12は、A0〜A11信号にて表されるアドレスよりも上位のアドレスを表すことが可能な信号とされている。すると、図7に示すように、256MビットSDRAM20の半分のメモリ領域がCS0信号=Lすなわち上記BANK1に割り当てられ、残りの半分のメモリ領域がCS1信号=Lすなわち上記BANK2に割り当てられる。なお、上述した可能メモリR11〜R18,R21〜R28に対応して割り当てられるメモリ領域に同じ符号を付している。図に示すように、例えば、BANK1に割り当てられた仮想メモリR11と、BANK2に割り当てられた仮想メモリR21とが、左端にある同じ256MビットSDRAM20の内部に設けられていることが分かる。このように、セレクト信号に応じて同一のSDRAMのメモリ領域を使い分けることができ、本メモリモジュールを擬似的に128MビットSDRAMを使用した2バンク構成のメモリモジュールとして扱うことが可能となる。
なお、二種類のセレクト信号CS0,CS1からA12信号を生成してA12端子に入力する際には、CS1信号をA12端子に入力する代わりに、CS0信号をA12端子に入力するようにしてもよい。
【0041】
このように、メモリ用回路30は、デスクトップ型PCから第二所定数のアドレス信号A0〜A11と複数のセレクト信号CS0,CS1とを入力して、メモリ用セレクト信号CSと追加アドレス信号A12とを生成し、CS信号、追加アドレス信号A12、第二所定数のアドレス信号A0〜A11を256MビットSDRAM20に供給することにより対応するデータへのアクセスをデスクトップ型PCから可能とする。
デスクトップ型PCには、使用していないバンクの128MビットSDRAMをスリープさせる複数のクロックイネーブル信号を出力するものもある。そこで、メモリ用回路30は、デスクトップ型PCからCLK信号および複数のクロックイネーブル信号CKE0,CKE1を入力し、入力したCKE0、CKE1信号に基づいてメモリ用クロックイネーブル信号CKEを生成してCLK信号とともにSDRAM20に供給する。
【0042】
SDRAM20のCLK端子には、端子40内のCLK端子41cが接続されている。従って、メモリ用回路30は、CLK信号をデスクトップ型PCから入力してSDRAM20に供給するようになっている。
また、ORゲート31bの二つの入力端子には、それぞれ端子40内のCKE0端子41d、CKE1端子41eが接続されている。同ORゲート31bの出力端子には、SDRAM20のCKE端子が接続されている。そして、128MビットSDRAM用のCKE0、CKE1信号の論理和がCKE信号として256MビットSDRAM20のCKE端子に供給される。すなわち、本メモリモジュール10は、入力したCKE0、CKE1信号のいずれかがH(128Mビット仮想メモリのメモリ空間のクロック信号入力の有効状態)であるときにCKE信号をH(256MビットSDRAMのクロック信号入力の有効状態)とし、入力したCKE0、CKE1の全てがL(128Mビット仮想メモリのメモリ空間のクロック信号入力の無効状態)であるときにCKE信号をL(256MビットSDRAMのクロック信号入力の無効状態)とする。
【0043】
(2)メモリモジュールの作用:
次に、図8に示すタイミングチャートを参照しながら、本メモリモジュール10の作用を説明する。なお、タイミングt1〜t7は、図4と同じタイミングとしている。
CKE0信号がL→Hに立ち上がって(タイミングt1)BANK1の仮想メモリをスリープ状態から解除させる状態となると、ORゲート31bの入力端子の一方にHが入力されるので、ORゲート31bから出力されるCKE信号はH(有効状態)となる。また、CKE0信号がH→Lに立ち下がるとともにCKE1信号がL→Hに立ち上がって(タイミングt4)BANK2の仮想メモリをスリープ状態から解除させる状態となっても、ORゲート31bの入力端子の一方にHが入力されるので、ORゲート31bから出力されるCKE信号はH(有効状態)となる。一方、CKE1信号がH→Lに立ち下がって(タイミングt7)両BANK1,2の仮想メモリをスリープさせる状態になると、ORゲート31bの両入力端子にLが入力されるので、ORゲート31bから出力されるCKE信号はL(無効状態)となる。
【0044】
すると、256MビットSDRAM20は、両BANK1,2の仮想メモリをスリープ状態にさせるときのみCKE端子にLが入力され、CLK信号入力が無効となる。一方、BANK1,2のいずれかの仮想メモリをスリープ状態から解除させる状態となるとCKE端子にHが入力され、CLK信号入力が有効となって入力されるCLK信号に基づいて動作する。
このように、デスクトップ型PCから複数の128Mビット仮想メモリのメモリ空間に対して複数のクロックイネーブル信号が出力されているときに、適切に256MビットSDRAMに対してアクセス可能にさせることができる。
【0045】
CKE0信号がHであるときにCS0信号がH→Lに立ち下がって(タイミングt2)BANK1の仮想メモリにアクセスする状態となると、ANDゲート31aの入力端子の一方にLが入力されるので、ANDゲート31aから出力されるCS信号はL(選択状態)となる。このとき、CS1信号はHであるので、A12信号は1を意味するHとなり、SDRAM20のA12端子にはHが入力される。
また、CKE1信号がHであるときにCS1信号がH→Lに立ち下がって(タイミングt5)BANK2の仮想メモリにアクセスする状態となっても、ANDゲート31aの入力端子の一方にLが入力されるので、ANDゲート31aから出力されるCS信号はL(選択状態)となる。このとき、CS1信号はLであるので、A12信号は0を意味するLとなり、SDRAM20のA12端子にはLが入力される。
【0046】
すると、256MビットSDRAM20は、デスクトップ型PCから両BANK1,2の仮想メモリにアクセスする状態となるとCS端子にLが入力され、同デスクトップ型PCからアクセス可能となる。
ここで、BANK1の仮想メモリにアクセスする状態であるときにはA12信号が1となり、BANK2の仮想メモリにアクセスする状態であるときにはA12信号が0となるので、デスクトップ型PCからは追加アドレス信号A12と第二所定数のアドレス信号A0〜A11に対応する256Mビット分のデータへのアクセスが可能となる。
【0047】
このように、コンピュータ本体から入力される第二所定数のアドレス信号A0〜A11だけでは128Mビットのメモリ領域にしかアクセスできない256Mビットメモリであっても、セレクト信号に基づいてA0〜A11信号以外の追加アドレス信号A12が生成されるので、従来ではアクセスできなかったメモリ領域に対してコンピュータ本体からアクセスすることが可能となり、メモリ領域を有効利用することが可能となる。その結果、256MビットSDRAMを使用したメモリモジュールでありながら、あたかも128MビットSDRAMを使用して2バンク構成としたメモリモジュールのようにしてコンピュータ本体からアクセスすることが可能となる。現在、256MビットSDRAMがSDRAMの主流となり、128MビットSDRAMを入手することが困難となってきているが、本発明により最新機種ではないコンピュータ本体であっても256MビットSDRAMを実装したメモリモジュールを有効に利用することが可能となる。
また、複数のセレクト信号CS0,CS1からメモリ用セレクト信号CSを生成することにより、コンピュータ本体からアクセス可能なメモリ数を増やすことができるので、コンピュータ本体が扱うことができるメモリ容量を大きくとることが可能である。
【0048】
(3)変形例:
本発明のメモリモジュールは、様々な変形例が考えられる。
上述したメモリモジュール10はECC(Error Correction Code)無しのDIMMであるが、ECC付きのメモリモジュールであってもECC用のメモリが増えるだけであり、本発明を適用可能である。むろん、DIMM以外にも、SIMM等であってもよい。
SDRAMには、データ信号入出力端子が16本のメモリもある。このようなメモリであっても、コンピュータ本体が生成する第二所定数のアドレス信号よりも多い複数のアドレス信号を入力可能なメモリであれば、本発明を適用することにより、メモリ領域を有効利用することが可能となる。むろん、データ信号入出力端子が8本、16本以外のメモリに対しても本発明を適用可能である。また、データの読み出しのみ可能なROM等であっても、本発明を適用可能である。
さらに、コンピュータ本体が第二所定数のアドレス信号だけで128Mビットメモリまで扱うことが可能なもの以外であっても、本発明を適用可能である。例えば、64Mビットメモリまで扱うことが可能なコンピュータ本体である場合、本発明を適用することにより、128Mビットメモリを扱うことが可能になるし、後述するように256Mビット以上のメモリ容量を有するメモリも扱うことが可能となる。また、256Mビットメモリまで扱うことが可能なコンピュータ本体である場合、本発明を適用することにより、512Mビット以上のメモリ容量を有するメモリを扱うことが可能となる。
【0049】
セレクト信号とメモリ用セレクト信号が正論理である場合、図9に示すように、ANDゲート31aの代わりにORゲート32aを使用すればよい。すると、CS0、CS1信号のいずれかがH(選択状態)であるときにメモリ用セレクト信号CSがH(選択状態)となり、SDRAMに対してアクセス可能となる。
また、クロックイネーブル信号とメモリ用クロックイネーブル信号が負論理である場合、同図に示すように、ORゲート31bの代わりにANDゲート32bを使用すればよい。すると、CKE0、CKE1信号のいずれかがL(有効状態)であるときにCKE信号がL(有効状態)となり、SDRAMはCLK信号に基づいて動作可能となる。
【0050】
さらに、本発明のメモリモジュールに実装されるメモリにメモリ用セレクト信号を供給しなくても、本メモリモジュールを動作させることが可能である。コンピュータ本体が第二所定数のアドレス信号に対応した容量の二つのメモリ空間のそれぞれについて二種類のセレクト信号を生成する場合、メモリ用セレクト信号を生成せず、実装されたメモリのCS端子を常時選択状態としておいてもよい。むろん、メモリは、第二所定数のアドレス信号より多い複数のアドレス信号を入力して対応するデータのアクセスが可能であればよく、CS端子が設けられていなくてもよい。
この場合、メモリ用回路は、コンピュータ本体から第二所定数のアドレス信号とセレクト信号とを入力し、入力したセレクト信号に基づいて第二所定数のアドレス信号に追加された追加アドレス信号を生成し、当該追加アドレス信号と入力した第二所定数のアドレス信号とをメモリに供給することにより対応するデータへのアクセスをコンピュータ本体から可能とすればよい。上記の例では、コンピュータ本体から入力される二種類のセレクト信号のいずれかを追加アドレス信号としてメモリに供給することにより、セレクト信号に応じて同一のメモリのメモリ領域を使い分けることができ、メモリ領域を有効利用することが可能となる。
【0051】
追加アドレス信号は、メモリに入力可能な最上位アドレスを表すアドレス信号以外であってもよい。図10は、別の変形例にかかるメモリモジュールに実装された256MビットSDRAMに入力される信号の要部を示したブロック図である。A11、A12端子が列アドレス入力に用いられず行アドレス入力にのみ用いられる場合、端子から入力されるA0〜A10信号を256MビットSDRAMのA0〜A10端子に入力するとともにA11信号を256MビットSDRAMのA12端子に入力し、CS1信号を追加アドレス信号としてA11端子に入力してもよい。また、A10〜A12端子が行アドレス入力にのみ用いられるSDRAMである場合、168ピン端子から入力されるA0〜A9信号をSDRAMのA0〜A9端子に入力するとともにA10、A11信号をそれぞれSDRAMのA11、A12端子に入力し、CS1信号を追加アドレス信号としてA10端子に入力してもよい。むろん、A0端子が行アドレス入力にのみ用いられる場合には、168ピン端子から入力されるCS1信号を追加アドレス信号としてA0端子に入力してもよい。
【0052】
また、三以上のバンクを選択する三種類以上のセレクト信号から複数の追加アドレス信号を生成してもよい。図11は、別の変形例にかかるメモリモジュールの回路の要部を示した回路図である。
本メモリモジュールは、512MビットSDRAMを8個実装した512MバイトのDIMMである。同512MビットSDRAMは、14種類のアドレス信号A0〜A13を入力可能であり、デスクトップ型PCから入力される第二所定数のアドレス信号A0〜A11と比べて二種類多く、同SDRAMの全メモリ領域にアクセスするためにはアドレス信号をさらに二種類必要とする。図の512MビットSDRAMは、8個のSDRAMのうちの一つを代表して示している。一方、デスクトップ型PCは、512Mバイトのメモリ容量を扱う際に128Mバイトずつ4バンクとして扱うようになっているものを例にとって説明する。
【0053】
図において、メモリ用回路50は、ANDゲート51a〜d、ORゲート51e〜gを備えている。
ANDゲート51aの二つの入力端子にはそれぞれ168ピン端子40内のCS0、CS1端子が接続され、ANDゲート51bの二つの入力端子にはそれぞれ168ピン端子40内のCS2、CS3端子が接続されている。ANDゲート51cの二つの入力端子にはそれぞれANDゲート51a,bの出力端子が接続されている。また、ANDゲート51cの出力端子には、SDRAMのCS端子が接続されている。すなわち、本メモリモジュールは、入力した複数のセレクト信号CS0〜CS3のいずれかがL(128Mビット仮想メモリのメモリ空間の選択状態)であるときにメモリ用セレクト信号CSをL(512MビットSDRAMの選択状態)とし、入力したCS0〜CS3信号の全てがH(128Mビット仮想メモリのメモリ空間の非選択状態)であるときにCS信号をH(512MビットSDRAMの非選択状態)とする。
【0054】
SDRAMのA13端子には、ANDゲート51bの出力端子が接続されている。また、ANDゲート51dの二つの入力端子にはそれぞれ端子40内のCS1、CS3端子が接続されている。そして、SDRAMのA12端子には、ANDゲート51cの出力端子が接続されている。
すなわち、図12に示すように、CS0〜CS3信号が順に0,1,1,1であるときA13、A12信号はそれぞれ1,1となり、CS0〜CS3信号が順に1,0,1,1であるときA13、A12信号はそれぞれ1,0となる。また、CS0〜CS3信号が順に1,1,0,1であるときA13、A12信号はそれぞれ0,1となり、CS0〜CS3信号が順に1,1,1,0であるときA13、A12信号はそれぞれ0,0となる。このように、LとなるCS0〜CS3信号が異なればA13、A12信号の組み合わせも異なるので、同回路にて、複数のセレクト信号を入力し、入力したセレクト信号に基づいて、第二所定数のアドレス信号A0〜A11に追加された追加アドレス信号A12,A13を生成することができる。その結果、512MビットSDRAM20のメモリ領域の1/4ずつがCS0〜CS3信号=LすなわちBANK1〜BANK4に割り当てられる。
【0055】
なお、A13信号を生成してA13端子に入力する際には、CS2、CS3信号の論理積を入力する代わりに、CS0、CS1信号の論理積を入力してもよい。また、A12信号を生成してA12端子に入力する際には、CS1、CS3信号の論理積を入力する代わりに、CS0、CS2信号の論理積を入力してもよい。
このようなメモリ用回路50であっても、デスクトップ型PCから第二所定数のアドレス信号A0〜A11と複数のセレクト信号CS0〜CS3とを入力して、メモリ用セレクト信号CSと追加アドレス信号A12,A13とを生成し、CS信号、追加アドレス信号A12,A13、第二所定数のアドレス信号A0〜A11を512MビットSDRAMに供給することにより全メモリ領域について対応するデータへのアクセスをデスクトップ型PCから可能とする。
【0056】
また、ORゲート51eの二つの入力端子にはそれぞれ端子40内のCKE0、CKE1端子が接続され、ORゲート51fの二つの入力端子にはそれぞれ端子40内のCKE2、CKE3端子が接続されている。ORゲート51gの二つの入力端子にはそれぞれORゲート51e,fの出力端子が接続されている。また、ORゲート51gの出力端子には、SDRAMのCKE端子が接続されている。すなわち、本メモリモジュールは、入力した複数のクロックイネーブル信号CKE0〜CKE3のいずれかがH(128Mビット仮想メモリのメモリ空間のクロック信号入力の有効状態)であるときにメモリ用クロックイネーブル信号CKEをH(512MビットSDRAMのクロック信号入力の有効状態)とし、入力したCKE0〜CKE3信号の全てがL(128Mビット仮想メモリのメモリ空間のクロック信号入力の無効状態)であるときにCKE信号をL(512MビットSDRAMのクロック信号入力の無効状態)とする。従って、デスクトップ型PCから複数の128Mビット仮想メモリのメモリ空間に対して複数のクロックイネーブル信号が出力されているときに、適切に512MビットSDRAMに対してアクセス可能にさせることができる。
【0057】
むろん、コンピュータ本体が、128Mバイトずつ3バンクを扱うものである場合、メモリモジュールにはCS3、CKE3信号が入力されないことになるが、図11で示した回路を利用して512MビットSDRAMのうち、128×3=384Mビット分のメモリ領域を使用することが可能となる。この場合、512MビットSDRAMの全メモリ領域は使用されないことになるが、第二所定数のアドレス信号A0〜A11だけでアクセス可能な128Mビットのメモリ領域よりは広い領域をコンピュータ本体から扱うことが可能となるので、512MビットSDRAMのメモリ領域を有効利用することが可能となることに変わりはない。
【0058】
なお、メモリモジュールに、A0〜A14信号を入力可能な1G(ギガ)ビットSDRAMを実装する場合でも、コンピュータ本体が第二所定数のアドレス信号A0〜A11と8種類のセレクト信号CS0〜CS7とを生成可能であれば、本発明を適用可能である。このとき、メモリ用回路は、コンピュータ本体からA0〜A11信号とCS0〜CS7信号とを入力して、メモリ用セレクト信号CSと追加アドレス信号A12〜A14とを生成し、CS信号、追加アドレス信号A12〜A14、第二所定数のアドレス信号A0〜A11を1GビットSDRAMに供給することにより全メモリ領域について対応するデータへのアクセスをデスクトップ型PCから可能とする。また、8種類のクロックイネーブル信号CKE0〜CKE7を入力して、メモリ用クロックイネーブル信号CKEを生成することができる。
【0059】
さらに、メモリが実装される前のメモリモジュールであっても、メモリを実装することにより、第二所定数のアドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能となる。従って、図6で示したように、メモリモジュール10からSDRAM20を除いたメモリ用補助モジュール12であっても本発明は有効である。むろん、メモリ用補助モジュールは、メモリを装着するためのメモリソケットを備えていてもよいし、メモリを半田付け可能な形状としたものであってもよい。
【0060】
(4)第二の実施形態にかかるメモリモジュールの構成:
第一の実施形態では、搭載しているメモリチップの容量にコンピュータ本体が対応していない場合、メモリ用回路が擬似的にメモリチップの容量が低い段階のものであるように装うことを実現することが可能である。その結果、コンピュータ本体から入力される第二所定数のアドレス信号だけでは全メモリ領域にアクセスできないメモリチップであっても、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることを可能として、メモリ領域を有効利用することが可能となる点で有用である。しかし、新機種のPCのようにA12信号(第二所定数のアドレス信号にて表されるアドレスよりも上位のアドレスを表す上位アドレス信号)を生成するコンピュータ本体には、コンピュータ本体からのA12信号が無視されるため、そのままでは接続することができない。そこで、第二の実施形態では、より多くのメモリ領域にアクセスできる新機種のようなコンピュータ本体にも接続可能なメモリモジュールについて説明する。
【0061】
図13に示すように、128Mバイトに対応した第一のPC(第一のコンピュータ本体)の場合、上位アドレス信号A12は、第二所定数のアドレス信号A0〜A11の上位となり、常時、電圧レベルがL(所定の未使用状態)とされている。一方、256Mバイトに対応した第二のPC(第二のコンピュータ本体)の場合、A12信号は、第二所定数より多い所定数のアドレス信号A0〜A12に含まれ、適宜、電圧レベルがH(未使用状態とは異なる状態)になったりLになったりする。そこで、A12信号がHになるか否かを判別することにより、搭載しているメモリチップの容量にコンピュータ本体が対応しているか否かを判別し、メモリ用回路の動作を決定する。
なお、第二のPCは、クロック信号CLK、A0〜A12信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号CS0、A0〜A12信号に対応した容量のメモリ空間についてCLK信号入力の有効状態または無効状態を表すCKE0信号、等を生成する。
【0062】
図14は第二の実施形態にかかるメモリモジュールの回路の要部を示す回路図である。なお、第一の実施形態と構成が同じものについては、同じ符号を付して詳しい説明を省略する。本メモリモジュール110は、SDRAM20、メモリ用回路60、判別回路70を備えるとともに、168ピン端子40が設けられている。メモリ用補助モジュールは、メモリ用回路60と判別回路70と端子40とから構成される。
メモリ用回路60は、ANDゲート61a、ORゲート61bの他、EEPROM62、汎用的なスイッチIC内に設けられたスイッチ回路63〜65、抵抗素子66を備えている。各スイッチ回路63〜65は、端子とされた二つの入力部と一つの出力部と切替信号入力部を備えるとともに、切替信号入力部に入力される信号の電圧レベルがHであるかLであるかに応じて入力部の一方のみを出力部と電気的に接続する。
第一のスイッチ回路63の二つの入力部には、それぞれ、端子40内のCS1端子41b、A12端子41fが接続されている。第二のスイッチ回路64の二つの入力部には、それぞれ、端子40内のCS1端子41b、一端を電源ラインVcc(端子40内のVcc端子41h)に接続された抵抗素子66の他端が接続されている。第三のスイッチ回路65の二つの入力部には、それぞれ、端子40内のCKE1端子41e、グランド(端子40内のGND端子41i)が接続されている。スイッチ回路63〜65の切替信号入力部には、判別回路70からの128EN信号が入力されている。
【0063】
ANDゲート61aの二つの入力端子には、それぞれ、端子40内のCS0端子41a、第二のスイッチ回路64の出力部が接続されている。ANDゲート61aの出力端子には、SDRAM20のCS端子が接続されている。SDRAM20のA12端子には、第一のスイッチ回路63の出力部が接続されている。ORゲート61bの二つの入力端子には、それぞれ、端子40内のCKE0端子41d、第三のスイッチ回路65の出力部が接続されている。ORゲート61bの出力端子には、SDRAM20のCKE端子が接続されている。
【0064】
EEPROM62は、所定の規格であるいわゆるプラグアンドプレイ機能を実現させるための不揮発性メモリであり、EEPROMアレー、アドレスデコーダ、データレジスタ、制御回路、等から構成され、メモリチップにアクセスする前に読み出されるデータが書き込まれている。同EEPROM62は、IICバスを介してアクセス可能とされた所定数の端子を有するICであり、シリアルクロック入力端子SCLが端子40内のSCL端子41gに接続されるとともに、シリアルデータ入出力端子SDAが端子40内のSDA端子に接続されている。SCL端子から入力されるシリアルクロックを基準として、PCは、SDA端子からシリアルデータの入出力の制御を行ったり、EEPROMアレーに対するデータの読み書きの制御を行う。EEPROMからIDが読み出されると、PCは増設されたメモリの仕様を認識することができ、その後、PCはメモリモジュールのSDRAMに対して最適な状態でアクセスすることができる。
判別回路70は、端子40内のA12端子41f、SCL端子41g、Vcc端子41h、GND端子41i等に接続され、A12信号やSCL信号やVcc電位やGND電位を入力し、256EN信号や同256EN信号を反転させた128EN信号を生成する。
【0065】
図15に示すように、判別回路70は、各回路71〜77から構成されている。
安定判別回路71では、電源ラインVccとグランドGNDとの間に抵抗素子71b(Vcc側)と抵抗素子71c(GND側)が直列接続されている。ここで、抵抗素子71b,cの抵抗値をそれぞれR1,R2とすると、中間連結部で分圧された電位Vthは、R2/(R1+R2)となる。汎用品とされたリセットIC71aでは、Vin端子に抵抗素子71b,cの中間連結部が接続され、一端をGNDに接続されたコンデンサ71dの他端がC端子に接続されている。同リセットIC71aは、電位Vthが所定の閾電位から小さいか否か(例えば3.3V以下か否か)を判別し、当該閾電位から小さいと判別したときにオン状態を表すとともにそれ以外のときにオフ状態を表すリセット信号を生成して出力端子OUTから出力する。本実施形態では、Vthが閾電位から小さいと判別したときに電圧レベルL、Vthが閾電位から大きいと判別したときに電圧レベルHの負論理のリセット信号RESETを生成するものとして説明する。
【0066】
読込開始判別回路72は、例えば汎用的なフリップフロップICに設けられ、R−S−FF(リセットセットフリップフロップ)の動作も可能なD−FF(Dフリップフロップ)72aから構成されている。FF72aでは、プリセット端子P1と入力端子D1とがVccに接続され、リセット端子R1がリセットIC71aのOUT端子に接続され、クロック信号入力端子C1にSCL信号が入力され、出力端子Q1が二入力ORゲート(論理和のゲート回路)74の一方の入力端子に接続されている。ここで、R1端子がL(オン状態)であるとき、FF72aはリセット状態となり、入力端子D1,C1の電圧レベルの状態にかかわらずQ1端子からオン状態のマスク信号MASKを生成して出力する。本実施形態では、Hがオン状態、Lがオフ状態の正論理のMASK信号であるとして説明する。R1端子がH(オフ状態)になると、FF72aはリセット状態が解除され、出力端子Q1はSCL信号の立ち下がり(H→L)時点のD1端子の電圧レベルに対応した電圧レベルとなる。本実施形態では、SCL信号が立ち下がった時にD1端子の電圧レベルを反転したLのMASK信号が生成されてQ1端子から出力されるものとして説明する。
EEPROMからデータを読み出すのはメモリチップにアクセスする前であり、EEPROMからデータを読み出すためにはパルス状のSCL信号が供給される必要がある。従って、本回路72は、リセット信号がオン状態からオフ状態に切り替わってオフ状態が継続するときに、EEPROMからデータの読み出しが開始されたか否かを判別して当該データの読み出しが開始されていないと判別したときにオン状態のマスク信号を生成するとともに同データの読み出しが開始されたと判別したときにオフ状態のマスク信号を生成する。
【0067】
比較回路73では、VccとGNDとの間に抵抗素子73b(Vcc側)と抵抗素子73c(GND側)が直列接続されている。ここで、抵抗素子73b,cの抵抗値をそれぞれR3,R4とすると、中間連結部で分圧された電位VIL(所定の第二閾電位)は、R4/(R3+R4)となる。汎用的なICとされた比較器73aでは、+入力端子に抵抗素子73b,cの中間連結部が接続され、−端子にA12信号が入力され、出力端子が二入力ORゲート74の一方の入力端子に接続されている。本実施形態の比較器73aは、A12信号を反転出力するものであり、A12信号の電位と第二閾電位VILとの大小を比較し、A12信号がL(未使用状態)であるときに所定の第一電位の比較結果(本実施形態ではH)を出力するとともにA12信号がH(未使用状態とは異なる状態)であるときに所定の第二電位の比較結果(本実施形態ではL)を出力する。
【0068】
ORゲート74は、入力信号の論理和を出力する回路であり、上記比較結果が第二電位Lであり、かつ、MASK信号がL(オフ状態)であるときに所定の第三電位Lの信号を出力し、上記比較結果が第一電位Hであるか、または、MASK信号がH(オン状態)であるときに所定の第四電位Hの信号を出力する。
【0069】
保持回路75は、例えば汎用的なフリップフロップICに設けられ、R−S−FFの動作も可能なD−FF75aから構成されている。FF75aでは、プリセット端子P2がORゲート74の出力端子に接続され、リセット端子R2がリセットIC71aのOUT端子に接続され、入力端子D2がVccに接続され、クロック信号入力端子C2がGNDに接続され、出力端子Q2がスイッチ回路76の入力部に接続されている。C2端子がGNDに接続されているため、FF75aはR−S−FFとして動作する。ここで、P2端子が上記第四電位Hであるとき、FF75aはプリセットが解除された状態となり、入力端子D2の電圧レベルに対応してQ2端子から非変化状態(本実施形態ではL)の判別信号を生成して出力する。P2端子が上記第三電位Lになると、FF75aはプリセット状態となり、入力端子D2の電圧レベルに対応してQ2端子から変化状態(本実施形態ではH)の判別信号を生成して保持し、出力する。
上記回路73〜75は、マスク信号がオフ状態すなわちリセット信号がオフ状態であるときのみ上位アドレス信号が未使用状態から異なる状態になるか否かを判別して判別結果に対応する状態の判別信号を生成する状態保持回路となる。
【0070】
スイッチ回路76では、例えばジャンパ線76aが「1」に接続されると上記生成された判別信号が256EN信号とされ、ジャンパ線76aが「2」に接続されると256EN信号がLとされる。反転器77は、判別信号の電圧レベルを反転し、128EN信号とされる。ここで、256EN信号がH(128EN信号がL)であるとき未変化状態とは異なる状態を表す判別信号が生成され、メモリモジュール110が装着されたPCは256Mバイト仕様(第二のPC)であると判別されたことになり、256EN信号がL(128EN信号がH)であるとき未変化状態を表す判別信号が生成され、メモリモジュール110が装着されたPCは128Mバイト仕様(第一のPC)であると判別されたことになる。本実施形態では、判別信号の一種である128EN信号をメモリ用回路のスイッチ回路63〜65に出力することにより、メモリ用回路60の動作を決定する。
【0071】
次に、図16と図17のタイミングチャートを参照して、本メモリモジュール110の作用を説明する。なお、各タイミングチャートでは、上側が電圧レベルH、下側が電圧レベルLである。また、SCL信号は、電源オン直後にHとされ、EEPROMからデータを読み出すまでHが保持されるものとする。
図16は、128Mバイト仕様の第一のPCに本メモリモジュールが装着された場合を示している。
PCの電源をオンにすると(タイミングt11)、しばらくの間、電位Vthが所定の閾電位以下であるので、リセットIC71aはOUT端子からL(オン状態)のRESET信号を出力する。当該RESET信号が入力されたFF72aはリセット状態となり、Q1端子からH(オン状態)のMASK信号が出力される。すると、ORゲート74の出力は、比較器73aの比較結果の状態にかかわらず第四電位Hとされる。当該第四電位HがP2端子に入力されたFF75aはプリセットが解除された状態となり、Q2端子からL(非変化状態)の判別信号が生成され、256EN信号として出力されるとともに、反転された判別信号が128EN信号として出力される。
その結果、スイッチ回路63は、SDRAM20のA12信号の信号線への接続を、PCからのセレクト信号に基づいて生成された上位アドレス信号(本実施形態ではCS1信号)の信号線とする。スイッチ回路64は、SDRAM20のCS信号の信号線への接続を、PCからのセレクト信号に基づいて生成されたメモリ用セレクト信号(本実施形態ではCS1信号)の信号線とする。スイッチ回路65は、SDRAM20のCKE信号の信号線への接続を、PCからのクロックイネーブル信号に基づいて生成されたメモリ用クロックイネーブル信号(本実施形態ではCKE1信号)の信号線とする。
【0072】
電位Vthが所定の閾電位以上となると(タイミングt12)、リセットIC71aはOUT端子からH(オフ状態)のRESET信号を出力する。当該RESET信号が入力されたFF72aはリセット状態が解除されるが、SCL信号がHのままであるときにはQ1端子の電圧出力はHが保持され、Q1端子からH(オン状態)のMASK信号が出力され続ける。すると、ORゲート74の出力はA12信号の状態にかかわらず第四電位Hのままとなり、FF75aのQ2端子の電圧出力はL(非変化状態)のままとなる。
【0073】
その後、SCL信号がH→Lとなると(タイミングt13)、FF72aはQ1端子からL(オフ状態)のMASK信号を出力する。しかし、A12信号がL(未使用状態)であると比較器73aの出力は第一電位Hのままであるので、ORゲート74の出力は第四電位Hのままとされる。当該第四電位HがP2端子に入力されたFF75aはプリセットが解除された状態が継続し、Q2端子からL(非変化状態)の判別信号が生成され続け、256EN信号、128EN信号は変化しない。
すると、スイッチ回路63〜65は切り替わらず、PCからのセレクト信号に基づいて生成された上位アドレス信号(CS1信号)がSDRAM20にA12端子に入力され、PCからのセレクト信号に基づいて生成されたメモリ用セレクト信号(CS1信号)がSDRAM20のCS端子に入力され、PCからのクロックイネーブル信号に基づいて生成されたメモリ用クロックイネーブル信号(CKE1信号)がSDRAM20のCKE端子に入力される。その結果、第一の実施形態と同じ作用となり、128Mバイト仕様のPCから入力されるA0〜A11信号だけではアクセスできないメモリ領域に対してPCからアクセスすることを可能として、メモリ領域を有効利用することが可能となる。
【0074】
図17は、256Mバイト仕様の第二のPCに本メモリモジュールが装着された場合を示している。
PCの電源をオンにすると(タイミングt21)、しばらくの間、電位Vthが所定の閾電位以下であるので、リセットIC71aはOUT端子からL(オン状態)のRESET信号を出力する。当該RESET信号が入力されたFF72aは、Q1端子からH(オン状態)のMASK信号を出力する。すると、ORゲート74の出力は、比較器73aの比較結果の状態にかかわらず第四電位Hとされる。当該第四電位HがP2端子に入力されたFF75aは、Q2端子からL(非変化状態)の判別信号を256EN信号として出力し、反転された判別信号が128EN信号として出力される。
【0075】
電位Vthが所定の閾電位以上となると(タイミングt22)、リセットIC71aはOUT端子からH(オフ状態)のRESET信号を出力する。当該RESET信号が入力されたFF72aは、SCL信号がHのままであるときにはQ1端子の電圧レベルHの出力を保持するので、Q1端子からH(オン状態)のMASK信号が出力され続ける。すると、ORゲート74の出力はA12信号の状態にかかわらず第四電位Hのままとなり、FF75aのQ2端子の電圧出力はL(非変化状態)のままとなる。このように、Vccの電位が所定の閾電位以上となって電源電圧が安定したときのみ上位アドレス信号A12が未使用状態から異なる状態になるか否かが判別されるので、確実に誤動作を防止して判別信号を生成することができる。
【0076】
その後、SCL信号がH→Lとなると(タイミングt23)、FF72aはQ1端子からL(オフ状態)のMASK信号を出力する。ここで、A12信号がL(未使用状態)であると比較器73aの出力は第一電位Hのままとされる。このように、電源電圧が安定した後メモリチップにアクセスする前に上位アドレス信号が未使用状態から異なる状態になるか否かが判別されるので、確実に誤動作を防止して判別信号を生成することができる。
256Mバイト仕様のPCの場合、A12信号がHになることがあり(タイミングt24)、このとき比較器73aの出力は第二電位Lとなる。ORゲート74は、LのMASK信号と第二電位Lとが入力されるので、出力は第三電位Lに切り替わる。当該第三電位LがP2端子に入力されたFF75aはプリセット状態となり、Q2端子からH(変化状態)の判別信号が生成されて保持され、256EN信号はHとなり、128EN信号はLとなる。その後、A12信号がLに切り替わって比較器73aの出力がHに切り替わることがあっても(例えばタイミングt25)、FF75aの状態保持機能により、Hの判別信号は保持される。
このようにして、判別回路70は、メモリ用回路60の動作を決定する。
【0077】
すると、スイッチ回路63は、SDRAM20のA12信号の信号線への接続を、PCからの上位アドレス信号A12の信号線とする。スイッチ回路64は、入力部を抵抗素子66側として電圧レベルHとする結果、ANDゲート61aがPCからのCS0信号をそのままSDRAM20のCS端子に伝えるため、SDRAM20のCS信号の信号線への接続を、PCからのCS0信号の信号線とする。スイッチ回路65は、入力部をGNDとして電圧レベルをLとする結果、ORゲート61bがPCからのCKE0信号をそのままSDRAM20のCKE端子に伝えるため、SDRAM20のCKE信号の信号線への接続を、PCからのCKE0信号の信号線とする。すなわち、PCからのA12信号、CS0信号、CKE0信号が、それぞれ、SDRAM20のA12端子、CS端子、CKE端子に入力され、搭載しているメモリチップの容量に対応してデータをアクセスすることが可能である。従って、256Mバイト仕様のPCに接続されても、本メモリモジュールは入力される全数のアドレス信号に対応した容量のメモリ領域にアクセスすることが可能である。
以上説明したように、本メモリモジュールおよびメモリ用補助モジュールは、旧機種のようなコンピュータ本体から入力されるアドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることを可能として、メモリ領域を有効利用することが可能となり、かつ、より多くのメモリ領域にアクセスできる新機種のようなコンピュータ本体にも接続可能であるので、機種別のメモリモジュールを用意する必要が無い。
【0078】
第二の実施形態のメモリモジュールも、様々な変形例が考えられる。
上位アドレス信号A12の未使用状態がHである第一のPCと第二のPCとに対しては、例えば比較器にて反転させないようにすれば、同様にして共通のメモリモジュールを接続可能となる。
未使用状態とは異なる状態を判別する際には、上位アドレス信号A12の電圧レベルの変化L→HまたはH→Lを検出することにより判別してもよい。
比較器の出力とFFのQ1端子の出力をともに反転させた状態とすれば、ORゲート74の代わりにNANDゲートまたはANDゲートを使用可能である。
FFのQ2端子の出力を反転させた状態にすれば、未変化状態がH、変化状態がLの判別信号を生成して256ENとすることも可能である。
読込開始判別回路72を省略してもよい。この場合、FF72aの代わりに反転器を用意し、リセットICのOUT端子からのRESET信号をこの反転器に入力し、同反転器からの出力をMASK信号の代わりとしてORゲート74に入力すればよい。
比較回路73を省略してもよい。この場合、比較器73aの代わりに反転器を用意し、上位アドレス信号A12をこの反転器に入力し、同反転器からの出力をORゲート74に入力すればよい。
【0079】
メモリチップが1Gビットの容量とされてアドレス信号A0〜A13を入力して対応するデータのアクセスが可能であり、A0〜A12信号を扱うことができる第一のPCとA0〜A13信号を扱うことができる第二のPCとがある場合、接続されたPCから上位アドレス信号A13を入力して未使用状態とは異なる状態になるか否かを判別して判別結果に対応する状態の判別信号を生成してもよい。上述した実施形態では、A12信号が、段階的に変化する256Mビットメモリチップの容量に対応しているが、この場合には、A13信号が、段階的に変化する1Gビットメモリチップの容量に対応していることになる。A0〜A11信号を扱うことができる第一のPCとA0〜A13信号を扱うことができる第二のPCとがある場合、A11信号とA12信号のいずれかを上位アドレス信号とすれば、判別信号を生成することができる。この場合、A11信号とA12信号のいずれかが、段階的に変化する1Gビットメモリチップの容量に対応していることになる。
また、メモリチップが4Gビットの容量とされてアドレス信号A0〜A14を入力して対応するデータのアクセスが可能であり、A0〜A13信号を扱うことができる第一のPCとA0〜A14信号を扱うことができる第二のPCとがある場合、接続されたPCから上位アドレス信号A14を入力して未使用状態とは異なる状態になるか否かを判別して判別結果に対応する状態の判別信号を生成してもよい。
この他、第一の実施形態で述べた各種変形例が、第二の実施形態にも適用可能である。
以上説明したように、本発明によると、種々の態様により、新旧の機種にかかわらずコンピュータ本体に接続して問題なくメモリチップへアクセスすることが可能となり、機種別のメモリモジュールを用意する必要を無くすことが可能となる。
【図面の簡単な説明】
【図1】本発明の第一の実施形態にかかるメモリモジュールの外観を示す正面図である。
【図2】デスクトップ型PCのコネクタと従来の128MビットSDRAMとの配線上の対応関係の一部を示す図である。
【図3】各SDRAM群内の従来の128MビットSDRAMの端子と同端子に接続される信号線の要部を示す図である。
【図4】デスクトップ型PCがコネクタから出力する信号の状態を表すタイミングチャートである。
【図5】上記デスクトップ型PCを用いたときに256MビットSDRAMの端子と同端子に接続可能な信号線の要部を示す図である。
【図6】メモリモジュールの回路の要部を示す回路図である。
【図7】256Mビットのメモリ領域に割り当てられる128Mビットのメモリ空間の様子を模式的に示す図である。
【図8】各種信号の状態を表すタイミングチャートである。
【図9】変形例にかかるメモリモジュールの回路の要部を示す回路図である。
【図10】別の変形例にかかるメモリモジュールに実装されたSDRAMに入力される信号の要部を示すブロック図である。
【図11】別の変形例にかかるメモリモジュールの回路の要部を示す回路図である。
【図12】CS0〜CS3信号の状態とA12、A13信号との対応関係を示す表形式の図である。
【図13】PCが出力する上位アドレス信号の状態の違いを説明する図である。
【図14】第二の実施形態にかかるメモリモジュールの回路の要部を示す回路図である。
【図15】判別回路を示す回路図である。
【図16】128Mバイトに対応したPCに接続されたときの各種信号の状態を表すタイミングチャートである。
【図17】256Mバイトに対応したPCに接続されたときの各種信号の状態を表すタイミングチャートである。
【符号の説明】
10,110…メモリモジュール
10a…プリント基板
12…メモリ用補助モジュール
20…256MビットSDRAM(メモリチップ)
30,50,60…メモリ用回路
31…ゲートIC
31a,61a…ANDゲート
31b,61b…ORゲート
40…168ピン端子
62…EEPROM(不揮発性メモリ)
63…第一のスイッチ回路
64…第二のスイッチ回路
65…第三のスイッチ回路
70…判別回路
71…安定判別回路
71a…リセットIC
72…読込開始判別回路
73…比較回路
73a…比較器
74…ORゲート(ゲート回路)
75…保持回路
72a,75a…フリップフロップ
90…マザーボード
91…コネクタ
R11〜R18,R21〜R28…仮想メモリ

Claims (9)

  1. 所定の倍数に基づいて段階的に容量が変化するメモリチップを搭載するとともに、コンピュータ本体に接続されたときに、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号とに対応して、データのアクセスを実現可能な規格化されたメモリモジュールであって、
    上記アドレス信号のいずれかが段階的に変化する上記メモリチップの容量に対応しており、
    搭載している上記メモリチップの容量に上記コンピュータ本体が対応していない場合、擬似的に上記メモリチップの容量が低い段階のものであるように装うことを実現可能なメモリ用回路と、
    搭載している上記メモリチップの容量に上記コンピュータ本体が対応しているか否かを判別し、上記メモリ用回路の動作を決定する判別回路とを具備することを特徴とするメモリモジュール。
  2. 本メモリモジュールは、上記所定数よりも少ない数の第二所定数のアドレス信号および当該第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表すセレクト信号を生成する第一のコンピュータ本体に接続可能であるとともに、上記所定数のアドレス信号を生成する第二のコンピュータ本体にも接続可能であり、
    上記第一のコンピュータ本体では、常時、上記第二所定数のアドレス信号にて表されるアドレスよりも上位のアドレスを表す上位アドレス信号の状態が所定の未使用状態とされ、
    上記判別回路は、接続された上記コンピュータ本体から上記上位アドレス信号を入力し、入力した上位アドレス信号の状態が上記未使用状態とは異なる状態になるか否かを判別して当該異なる状態になると判別したときに変化状態を表すとともに同上位アドレス信号が同未使用状態のままであると判別したときに非変化状態を表す判別信号を生成し、
    上記メモリ用回路は、上記判別信号が変化状態であるとき、上記接続されたコンピュータ本体から上記所定数のアドレス信号を入力して上記メモリチップに供給することにより対応するデータへのアクセスを上記第二のコンピュータ本体から可能とし、上記判別信号が非変化状態であるとき、上記接続されたコンピュータ本体から上記第二所定数のアドレス信号およびセレクト信号を入力し、入力したセレクト信号に基づいて上記上位アドレス信号を生成し、当該上位アドレス信号および入力した第二所定数のアドレス信号を上記メモリチップに供給することにより対応するデータへのアクセスを上記第一のコンピュータ本体から可能とすることを特徴とする請求項1に記載のメモリモジュール。
  3. 上記第一のコンピュータ本体は、上記第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表すセレクト信号を生成し、
    上記第二のコンピュータ本体は、上記所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号を生成し、
    上記メモリチップは、選択状態または非選択状態を表すメモリ用セレクト信号と上記所定数のアドレス信号とを入力して同メモリ用セレクト信号が選択状態であるときに同所定数のアドレス信号に対応するデータのアクセスが可能であり、上記メモリ用回路は、上記判別信号が変化状態であるとき、上記接続されたコンピュータ本体から上記所定数のアドレス信号およびセレクト信号とを入力し、入力したセレクト信号を上記メモリ用セレクト信号として上記メモリチップに供給するとともに入力した所定数のアドレス信号を上記メモリチップに供給することにより対応するデータへのアクセスを上記第二のコンピュータ本体から可能とし、上記判別信号が非変化状態であるとき、上記接続されたコンピュータ本体から上記第二所定数のアドレス信号および複数のセレクト信号を入力し、入力したセレクト信号に基づいて、上記メモリ用セレクト信号および上位アドレス信号を生成し、生成したメモリ用セレクト信号並びに生成した上位アドレス信号および入力した第二所定数のアドレス信号を上記メモリチップに供給することにより対応するデータへのアクセスを上記第一のコンピュータ本体から可能とすることを特徴とする請求項2に記載のメモリモジュール。
  4. 上記メモリ用回路は、
    上記メモリチップの上位アドレス信号の信号線への接続を、上記判別信号が上記変化状態であるときに上記コンピュータ本体からの上位アドレス信号の信号線とし、上記判別信号が上記非変化状態であるときに上記セレクト信号に基づいて生成された上位アドレス信号の信号線とする第一のスイッチ回路と、
    上記メモリチップのメモリ用セレクト信号の信号線への接続を、上記判別信号が上記変化状態であるときに上記コンピュータ本体からのセレクト信号の信号線とし、上記判別信号が上記非変化状態であるときに上記セレクト信号に基づいて生成されたメモリ用セレクト信号の信号線とする第二のスイッチ回路とを備えることを特徴とする請求項3に記載のメモリモジュール。
  5. 上記メモリチップは、パルス状のクロック信号および同クロック信号入力の有効状態または無効状態を表すメモリ用クロックイネーブル信号を入力して同クロックイネーブル信号が有効状態であるときに同クロック信号に基づいて動作可能であり、
    上記第一のコンピュータ本体は、上記クロック信号および上記第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて上記クロック信号入力の有効状態または無効状態を表す複数のクロックイネーブル信号を生成し、
    上記第二のコンピュータ本体は、上記クロック信号および上記所定数のアドレス信号に対応した容量のメモリ空間について上記クロック信号入力の有効状態または無効状態を表すクロックイネーブル信号を生成し、
    上記メモリ用回路は、上記判別信号が上記変化状態であるとき、上記メモリチップのメモリ用クロックイネーブル信号への接続を上記コンピュータ本体からのクロックイネーブル信号の信号線とし、上記判別信号が上記非変化状態であるとき、上記コンピュータ本体から上記クロック信号および上記複数のクロックイネーブル信号を入力して当該複数のクロックイネーブル信号に基づいて上記メモリ用クロックイネーブル信号を生成し、上記メモリチップのメモリ用クロックイネーブル信号への接続を同生成したメモリ用クロックイネーブル信号の信号線とする第三のスイッチ回路を備えることを特徴とする請求項3または請求項4に記載のメモリモジュール。
  6. 上記メモリ用回路は、上記第一および第二のコンピュータ本体から電源電圧を入力して上記メモリチップに供給するための電源ラインを有し、
    上記判別回路は、上記電源ラインの電位が所定の閾電位から小さいか否かを判別して当該閾電位から小さいと判別したときにオン状態を表すとともにそれ以外のときにオフ状態を表すリセット信号を生成する安定判別回路と、上記リセット信号がオフ状態であるときのみ上記上位アドレス信号が上記未使用状態から異なる状態になるか否かを判別して当該異なる状態になると判別したときに上記判別信号を上記変化状態にして保持するとともに上記上位アドレス信号が上記未使用状態のままであるときには上記判別信号を上記非変化状態に保持する状態保持回路とを備えることを特徴とする請求項2〜請求項5のいずれかに記載のメモリモジュール。
  7. 上記メモリ用回路は、上記メモリチップにアクセスする前に読み出されるデータが書き込まれた不揮発性メモリを有し、
    上記判別回路は、上記リセット信号がオン状態からオフ状態に切り替わってオフ状態が継続するときに、上記不揮発性メモリからデータの読み出しが開始されたか否かを判別して当該データの読み出しが開始されていないと判別したときにオン状態のマスク信号を生成するとともに同データの読み出しが開始されたと判別したときにオフ状態のマスク信号を生成する読込開始判別回路を備え、
    上記状態保持回路は、上記マスク信号がオフ状態であるときのみ上記上位アドレス信号が上記未使用状態から異なる状態になるか否かを判別して当該異なる状態になると判別したときに上記判別信号を上記変化状態にして保持するとともに上記上位アドレス信号が上記未使用状態のままであるときには上記判別信号を上記非変化状態に保持することを特徴とする請求項6に記載のメモリモジュール。
  8. 上記状態保持回路は、上記上位アドレス信号を入力して当該上位アドレス信号の電位と所定の第二閾電位との大小を比較して同上位アドレス信号が上記未使用状態であるときに所定の第一電位の比較結果を出力するとともに同上位アドレス信号が上記未使用状態とは異なる状態であるときに所定の第二電位の比較結果を出力する比較回路と、同比較結果が同第二電位でありかつ上記マスク信号がオフ状態であるときに所定の第三電位の信号を出力するとともに同比較結果が同第一電位であるかまたは上記マスク信号がオン状態であるときに所定の第四電位の信号を出力するゲート回路と、このゲート回路から出力される信号が同四電位であるときに上記判別信号を上記非変化状態にするとともに同第三電位になると上記判別信号を上記変化状態にして保持する保持回路とを備えることを特徴とする請求項7に記載のメモリモジュール。
  9. 所定の倍数に基づいて段階的に容量が変化するメモリチップを搭載可能であり、当該メモリチップが搭載されてコンピュータ本体に接続されたときに、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号とに対応して、データのアクセスを実現可能な規格化されたメモリモジュールに用いられるメモリ用補助モジュールであって、
    上記アドレス信号のいずれかが段階的に変化する上記メモリチップの容量に対応しており、
    搭載している上記メモリチップの容量に上記コンピュータ本体が対応していない場合、擬似的に上記メモリチップの容量が低い段階のものであるように装うことを実現可能なメモリ用回路と、
    搭載している上記メモリチップの容量に上記コンピュータ本体が対応しているか否かを判別し、上記メモリ用回路の動作を決定する判別回路とを具備することを特徴とするメモリ用補助モジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
DE112006004263B4 (de) 2005-09-02 2015-05-13 Google, Inc. Speicherbaustein
JP2007164765A (ja) * 2005-11-15 2007-06-28 Matsushita Electric Ind Co Ltd Iicバス通信システム、スレーブ装置およびiicバス通信制御方法
DK2005303T3 (da) * 2006-02-09 2012-07-23 Google Inc Hukommelseskredsløbssystem samt - fremgangsmåde
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US7688628B2 (en) * 2007-06-30 2010-03-30 Intel Corporation Device selection circuit and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
JP5481823B2 (ja) * 2008-10-08 2014-04-23 株式会社バッファロー メモリモジュール、および、メモリ用補助モジュール
DE202010017690U1 (de) 2009-06-09 2012-05-29 Google, Inc. Programmierung von Dimm-Abschlusswiderstandswerten
JP5621409B2 (ja) * 2010-08-23 2014-11-12 株式会社バッファロー メモリモジュール
US20130313714A1 (en) * 2012-05-22 2013-11-28 Samsung Electronics Co., Ltd. Semiconductor device having enhanced signal integrity
US10083728B2 (en) * 2013-09-06 2018-09-25 Mediatek Inc. Memory controller, memory module and memory system
US10223299B2 (en) 2013-12-18 2019-03-05 Rambus Inc. High capacity memory system with improved command-address and chip-select signaling mode
US9671855B2 (en) * 2014-06-30 2017-06-06 Micron Technology, Inc. Apparatuses and methods of entering unselected memories into a different power mode during multi-memory operation

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3963744B2 (ja) * 2002-03-15 2007-08-22 富士通株式会社 チップセレクト信号による制御を変更可能なメモリ装置

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