JPH09231747A

JPH09231747A - メモリ・カードで受信した信号を修正する方法およびシステム

Info

Publication number: JPH09231747A
Application number: JP8342823A
Authority: JP
Inventors: J Dill Timothy; ティモシー・ジェイ・デル; William Kellog Mark; マーク・ウィリアム・ケロッグ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1996-01-02
Filing date: 1996-12-24
Publication date: 1997-09-05
Also published as: KR100237986B1; KR970059937A; US6035370A

Abstract

(57)【要約】【課題】メモリ制御器によって供給されるよりも多数
の行アドレスを有するＤＲＡＭを、前記メモリ制御器を
使用するシステムが使用できるようにする、コンピュー
タ・システムおよびＳＩＭＭ構成と動作方法を提供す
る。【解決手段】このシステムは、メモリ制御器からのＲ
ＡＳ信号の１つをメモリ行の上位アドレス・ビットに変
換し、したがってＹ＋１行のアドレス可能空間を構成す
る、好ましくはＡＳＩＣチップ３６上に搭載された論理
回路を含む。また、この論理回路は、メモリ制御器によ
って生成されたいずれかのＲＡＳがアクティブになると
マスタＲＡＳ信号を生成する。この論理回路は、ＲＡＳ
オンリー・リフレッシュ（ＲＯＲ）操作中にすべての記
憶場所のリフレッシュ操作も行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にはメモリ
としてＳＩＭＭを使用するパーソナル・コンピュータ・
システムに関し、より特定的にはＳＩＭＭが、ＤＲＡＭ
をアドレス指定するメモリ制御器からの行アドレス信号
数よりも大きな行アドレス空間を有するＤＲＡＭを使用
するように構成された、パーソナル・コンピュータ・シ
ステムとそのパーソナル・コンピュータ・システム上で
使用するＳＩＭＭとに係わる。

【０００２】

【従来の技術】オンボード・メモリとしてシングル・イ
ンライン・メモリ・モジュール（ＳＩＭＭ）を使用する
ように調整されたパーソナル・コンピュータ・システム
が設計されている。ＳＩＭＭは、ランダム・アクセス・
メモリ（ＲＡＭ）を使用し、このＲＡＭはダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）でもスタテ
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）でも
よい。コンピュータ・システムは、メモリとの間でデー
タの読出しまたは書込みを行うために中央演算処理装置
（ＣＰＵ）からメモリに送られる様々な信号を制御する
集積回路（ＩＣ）チップの形態のメモリ制御器を使用す
る。メモリ制御器は、ＤＲＡＭチップおよびＳＩＭＭの
特定の構成に対応するように設計される。たとえば、こ
れまで一般的なＳＩＭＭは、１６個の１Ｍ×４のＤＲＡ
Ｍチップを使用して８メガバイトのメモリを実現する７
２ピンＳＩＭＭであった。この構成は、記憶場所のアド
レス指定用に特定の数のピンを割り振り、読出しサイク
ルまたは書込みサイクルでＤＲＡＭをアクティブにする
ために２つの行アクチベーション信号（ＲＡＳ）を供給
する。ＤＲＡＭは、それぞれ８個のチップから成る２組
のチップの形に機能的に配列され、各組が１０個の行ア
ドレスと１０個の列アドレスを有する。このようなアド
レス構成を１０×１０と呼ぶ。したがって、一方の８個
のチップの組について１つのＲＡＳと他方の８個のチッ
プの組について１つのＲＡＳの、２つのＲＡＳが必要と
なる。したがって、この方式を２組のアドレス可能チッ
プを使用する１０×１０アドレス指定と呼ぶ。１つの組
のＤＲＡＭチップをアドレス指定するには、ＲＡＳ信号
のうちの一方をアクティブにし、他方の組のＤＲＡＭチ
ップをアドレス指定するには他方のＲＡＳ信号をアクテ
ィブにする。

【０００３】チップ技術が進歩し、より大型のチップが
低価格になるに伴い、いくつかのチップを１つのチップ
に置き換えた方が経済的になる。魅力的な価格で容易に
入手可能になっているチップの１つの特定の構成は、１
Ｍ×４の４倍のデータ量が入る２Ｍ×８チップである。
したがって、４個の２Ｍ×８チップは、１６個の１Ｍ×
４チップと同じ量のデータを記憶することができる。し
たがって、コスト上の理由からＳＩＭＭではこれらのチ
ップを使用することが望ましい。しかし、これらのより
コスト効果の高いチップを実装または使用する際には、
１Ｍ×４チップ用に設計された既存のメモリ制御器を有
するシステムで使用することが望ましい。これによって
問題が生じる。２Ｍ×８のＳＩＭＭは、１Ｍ×４チップ
で必要であった１０個ではなく１１個の行アドレスを必
要とし、したがって、もう１つピンを追加し、大幅な再
設計をしなければこの使用可能な行アドレスがなくな
り、そのようにした場合でも、７２個のピンすべてが通
常使用されているため、設計は困難になる。しかし、４
個のチップの読出し機能または書込み機能をアクティブ
にするのにＲＡＳ信号は１つだけでよい。したがって、
１１行の限界を克服する１つの技法は、ＲＡＳ線のうち
の１つの線の信号を使用して１１番目の行アドレス空間
上のアドレス・ビットとして機能させることである。こ
れは有効ではあるが、ある特定の欠点がある。欠点の１
つは、ＲＡＳのうちの１つを直接１１番目のアドレス・
ビットに使用すると、リフレッシュ機能をＣＢＲ（ＣＡ
ＳビフォアＲＡＳ）と呼ばれるＣＡＳビフォアＲＡＳ信
号構成によって行うのではなく、ＲＯＲ（ＲＡＳオンリ
ー・リフレッシュ）と呼ばれる両方のＲＡＳがローにな
ることによってリフレッシュを行う場合、リフレッシュ
機能に対応しなくなることである。これは、両方のＲＡ
Ｓがアクティブになっているときに１１番目のアドレス
・ビットが常にアクティブであり、したがってチップの
半分、すなわち、チップのうち、最上位ビットである１
１番目のアドレス空間内の活動ビットを使用するアドレ
ス部分しかリフレッシュされないためである。もう一つ
の問題は、２Ｍ×８チップには１つのＲＡＳアクチベー
ションしか必要でないため、どちらかのＲＡＳ入力信号
がローになると行アクチベーションを行うＡＮＤゲート
などの論理回路が必要になることである。この追加の論
理回路は、２つのＲＡＳ信号を結合して単一のマスタＲ
ＡＳ信号にする論理回路に従うチップ上のＲＡＳ信号の
アクチベーションに対して、特に１１番目の行アドレス
のアクチベーションを行うタイミングに関するタイミン
グの問題を生じさせる可能性がある。

【０００４】

【発明が解決しようとする課題】したがって、本発明の
１つの目的は、メモリ制御器によって供給されるよりも
多数の行アドレスを有するＤＲＡＭを、そのようなメモ
リ制御器を使用するシステムが使用できるようにする、
コンピュータ・システムおよびＳＩＭＭ構成と動作方法
を提供することである。

【０００５】

【課題を解決するための手段】システムのメモリ制御器
が第１および第２のＲＡＳ信号と、メモリ内のＹ行のア
ドレスのアドレス・ビットとを生成し、システムのメモ
リが１つのＲＡＳによって操作可能なＹ＋１行のアドレ
スで構成されているコンピュータ・システムおよび動作
方法を提供する。このシステムは、メモリ制御器からの
前記ＲＡＳ信号の１つをメモリ行の上位アドレス・ビッ
トに変換し、それによってＹ＋１行のアドレス・アクチ
ベート空間を構成し、メモリ制御器によって生成された
いずれかのＲＡＳがアクティブになるとマスタＲＡＳ信
号を生成する論理回路を、好ましくはＡＳＩＣチップ上
に備える。この論理回路は、ＲＡＳオンリー・リフレッ
シュ（ＲＯＲ）操作中にすべての記憶場所のリフレッシ
ュ操作も行うことができる。

【０００６】

【発明の実施の形態】メモリの機能を提供し、制御する
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）チップを有するシングル・インライン・メモリ・モ
ジュール（ＳＩＭＭ）を備え、インテル８０３８６また
は８０４８６あるいはペンティアム・マイクロプロセッ
サを使用したＩＢＭパーソナル・コンピュータの環境に
おける好ましい実施態様について以下に説明する。（Ｓ
ＩＭＭを、ＤＲＡＭカードと呼ぶ場合もあり、これはＤ
ＲＡＭと、ＳＩＭＭ上のすべてのチップおよび回路を意
味する。）この説明では、書き込むデータ・バイトのそ
れぞれについてパリティ・ビットを生成することがで
き、記憶装置からパリティ情報を読み出して比較するこ
ともできるＣＰＵと共に使用するシステムについて説明
するが、そのようなパリティ生成は本発明の目的にとっ
て本質的なものではない。

【０００７】図１からわかるように、ＣＰＵバスまたは
システム・バス１２に接続されたＣＰＵ１０が設けられ
ている。ＣＰＵ１０によってバス１２との間で書込みま
たは読出しされるデータのパリティを生成または検査す
るパリティ生成および検査装置１３を設けることが好ま
しい。ＣＰＵバス１２は、ローカル入出力ポート１４
と、キャッシュ・メモリ１６と、それに付随するファー
ムウェアまたはその他のサブシステム１８も設けること
ができる。システム・バス１２にはメモリ制御器２０も
接続され、システム・バス１２をメモリ・サブシステム
２２と、もしある場合には拡張バス２４に結合する。メ
モリ・サブシステム２２は、典型的には１つまたは複数
のＳＩＭＭ２６であり、それぞれがＤＲＡＭチップを備
える。（リフレッシュが不要なＳＲＡＭとは異なり、Ｄ
ＲＡＭは周期的なリフレッシュ操作を必要とする。）説
明するシステムは、このＤＲＡＭチップの構成と信号使
用法を用いることができるシステムの実施例であるが、
他のシステムも本発明のＤＲＡＭ構成を有するＳＩＭＭ
と共に使用することができるものと理解されたい。

【０００８】前記のように、ＣＰＵ１０はバス１２にデ
ータを書き込むことができ、そのデータはさらにメモリ
制御器２０によってサブシステム２２内の正しいメモリ
・アドレスに送られる。ＣＰＵ１０によるデータの書込
みと同時に、メモリに書き込まれる情報の各バイトにつ
いてパリティ・ビットがパリティ生成および検査装置１
３によって生成される。パリティ生成および検査装置１
３は、読出しサイクル中にメモリ・サブシステム２２か
ら読み取られた情報に関するパリティの検査も行い、パ
リティ・エラーがないか調べる。メモリ制御器２０は、
そのうちの２つがこの事例ではＲＡＳ０およびＲＡＳ１
として生成されるＲＡＳ信号の行アクチベーション・ス
トロープ（ＲＡＳ）、列アクチベーション・ストローブ
（ＣＡＳ）、書込みイネーブル（ＷＥ）、およびシステ
ムによっては出力イネーブル（ＯＥ）、バイト選択（Ｂ
Ｓ）と、図示されていないその他の信号など必要な信号
も、メモリ・サブシステム２２に供給する。メモリ制御
器は、各ＳＩＭＭ２６との間でデータとパリティの両方
を読み書きする。本発明は、多くの異なるフォーム・フ
ァクタを有する多様なＳＩＭＭに適用可能であるが、２
組のＤＲＡＭを有し、各組が異なるＲＡＳ信号を受け取
り、したがって後述するようにメモリ制御器からの２つ
のＲＡＳ信号を必要とする構成の７２ピンＳＩＭＭにと
って特に有用であるものと理解されたい。

【０００９】次に図２を参照すると、１６個の１Ｍ×４
ＤＲＡＭチップ３０ａ〜３０ｐを使用して８メガバイ
トのメモリを実現するＳＩＭＭ２６の典型的な設計が図
示されている。各ＤＲＡＭチップ３０は、１Ｍ×４とし
て構成され、したがって２つのチップが合わさって１メ
ガバイトのアドレス可能メモリを実現する。図２には、
図２に示す構成の１０×１０アドレス・ビット・メモリ
・マトリックスを備えるシステムにおける１６個の１Ｍ
×４チップ３０ａ〜３０ｐのＪＥＤＥＣ標準レイアウト
が図示されている。１６個のチップが合わさって８メガ
バイトのアドレス可能メモリを実現する。具体的には、
ＲＡＳおよびＣＡＳによってアクティブになると、２つ
のチップが合わさって１メガバイトのアドレス可能メモ
リを実現する。

【００１０】続けて図２を参照すると、１６個の１Ｍ×
４ＤＲＡＭチップ３０ａ〜３０ｐは、カード上に従来
の方式で実装され、８メガバイトのＳＩＭＭカードを形
成している。このＳＩＭＭカードは、他の信号のほか
に、書込みイネーブル（ＷＥ）と、４つのＣＡＳ信号Ｃ
ＡＳ０、ＣＡＳ１、ＣＡＳ２、およびＣＡＳ３と、それ
ぞれＳＩＭＭＲＡＳ０およびＳＩＭＭＲＡＳ２とＳ
ＩＭＭＲＡＳ１およびＳＩＭＭＲＡＳ３に接続され
た２つのＲＡＳ信号ＲＡＳ０およびＲＡＳ１を受け取
り、そのほかにアドレス・バス上のアドレス・ビットＡ
０〜Ａ９を受け取る。これらの信号とアドレスはすべ
て、図１に示すようにメモリ制御器２０から供給され
る。チップは図２に示すように接続されている。注目す
べき重要な点は、各チップが行次元に１０ビットのアド
レスを有し、その結果、各チップの行次元に１Ｋ
（２¹⁰、１，０２４）のアドレス・ビットがあることで
ある。また、２個のチップのそれぞれに列次元の２¹⁰個
のアドレス・ビットがある。したがって、２個のチップ
のそれぞれが２¹⁰×２¹⁰すなわち１メガバイトのアドレ
ス可能空間を有する。したがって、ＲＡＳ０を起動する
とチップ３０ａ〜３０ｈの行アドレスが起動し、ＲＡＳ
１を起動するとチップ３０ｉから３０ｐの行アドレスが
起動する。したがって、メモリ制御器から８メガバイト
のデータがアドレス可能であり、３６ビット幅のバスす
なわちＤＱ０〜ＤＱ３５でデータが供給される。（ＤＱ
ピン８、１７、２６、および３５は図示されていない
が、これらは通常パリティ・ビット用に予約されている
ことに留意されたい。）

【００１１】従来技術の１Ｍ×４ＤＲＡＭチップの代
わりに２Ｍ×８ＤＲＡＭチップを使用するＳＩＭＭ２
６の従来技術の実施態様を図３に示す。４個の２Ｍ×８
ＤＲＡＭ３２ａ、３２ｂ、３２ｃ、および３２ｄを使
用し、それぞれが行次元に１１個のアドレス可能ビット
空間と、列次元に１０個のアドレス可能ビット空間を有
する。１１個のアドレス・ビットによって行アドレスに
さらに１，０２４のアドレスが加わり、行次元に合計
２，０４８個のアドレスが形成される。これらのチップ
はそれぞれ１１×１０であるため、１つのチップに２メ
ガバイトのアドレス可能空間が含まれ、したがってチッ
プ３２ａは図２に示す構成のチップ３０ａ、３０ｂ、３
０ｉおよび３０ｊに相当し、チップ３２ｂはチップ３０
ｃ、３０ｄ、３０ｋ、および３０ｌに相当し、チップ３
２ｃはチップ３０ｅ、３０ｆ、３０ｍ、および３０ｎに
相当し、チップ３２ｄはチップ３０ｇ、３０ｈ、３０
ｏ、および３０ｐに相当する。前記のように、メモリ制
御器は行アドレス空間Ａ０〜Ａ９のみをアドレス指定す
るように構成されている。しかし、行アドレス・ビット
をもう１つ加えることにより、行次元のアドレス能力が
本質的に２倍の２，０４８個のアドレスになるため、Ｓ
ＩＭＭの行アドレスをアクティブにするのに１つのＲＡ
Ｓ信号で済む。したがって、ＲＡＳ読出し／書込みが要
求される場合、ＲＡＳ信号のうちの１つをチップ３２
ａ、３２ｂ、３２ｃ、および３２ｄ上の１１番目の行ア
ドレス・ビットを起動するために使用することができ
る。図３に、このような方式の実施態様を示す。ＲＡＳ
０またはＲＡＳ１がアクティブになると、マスタＲＡＳ
信号が生成される。また、ＲＡＳ信号の１つ、この事例
ではＲＡＳ１が行アドレスＡ１０の１１番目のアドレス
・ビットに結合され、このＲＡＳがアクティブになる
と、このＡ１０アドレス空間のビットも提供される。好
ましい実施態様ではＲＡＳ０信号とＲＡＳ１信号はアク
ティブ・ローであるため、ＡＮＤゲート３４でＲＡＳ０
とＲＡＳ１との論理積をとる。ＡＮＤゲート３４は、マ
スタＲＡＳ信号を生成し、その信号はＲＡＳ０またはＲ
ＡＳ１がローの場合にアクティブ・ローになり、Ａ１０
アドレス・ビットはＲＡＳ１がローの場合にのみ起動さ
れる。したがって、ＲＡＳ０が起動されるとマスタＲＡ
Ｓ信号が生成され、そのアドレスは下位ビット（Ａ０〜
Ａ９）にのみあり、上位ビットＡ１０にはなく、したが
って下位の１，０２４アドレスの書込みまたは読出しが
行われる。ＲＡＳ１が起動された場合、マスタＲＡＳが
生成され、それによってアドレスＡ１０に１ビットが供
給され、したがって上位ビット１，０２５〜２，０４８
アドレスの書込みまたは読出しが行われる。

【００１２】しかし、この特定の実施態様には２つの問
題がある。主要な問題は、システムが従来のＲＡＳオン
リー・リフレッシュ（ＲＯＲ）によってＤＲＡＭのリフ
レッシュを行うときに起こる。この従来の方法では、Ｒ
ＡＳ０とＲＡＳ１の両方がローになるとリフレッシュ・
サイクルが発生する。ＡＮＤゲート３４も、ＲＡＳ０と
ＲＡＳ１の両方がローのときにアクティブなマスタＲＡ
Ｓ信号を生成する。ＲＡＳ０とＲＡＳ１の両方が同時に
ローになると、データの読出し／書込み操作の許容不能
な条件が生じ、したがって、これを使用してリフレッシ
ュを示す。このタイプのリフレッシュは当技術分野で周
知であり、特定の行上のデータは各リフレッシュ・サイ
クル時に表される。しかし、図３に示す実施態様では、
リフレッシュ・サイクルのたびにＲＡＳ１がローにな
り、その結果、Ａ１０アドレス・ビットが常に起動され
ることになり、したがってリフレッシュはＡ１０がアク
ティブになっていないチップ上の行アドレス、すなわち
アドレスがＡ０〜Ａ９アドレス範囲のみに入っている行
アドレスでは決して行われない。言い換えると、リフレ
ッシュ中、上位行を指定するＡ１０が常にアクティブに
なるため、上位行（１，０２５〜２，０４８）のみがリ
フレッシュされる。

【００１３】図３に示す従来の技術の第２の問題は、ア
ドレスＡ１０のアクティブ・アドレス・ビットとＲＡＳ
信号の切換えのタイミングが、一方のＲＡＳ０信号とＲ
ＡＳ１信号の遷移レートまたはスルー・レートと他方の
ＡＮＤゲートを通過するマスタＲＡＳの遷移レートの潜
在的相違によって悪影響を受ける可能性があることであ
る。これを図４に示す信号を参照しながら例示する。

【００１４】図４に、ＲＡＳ１がアクティブになり、そ
れによってマスタＲＡＳが起動され、アドレスＡ１０の
データのデータ・ビットが生成される仮定事例を示す。
図からわかるように、ＲＡＳ０はハイのままでありＲＡ
Ｓ１はローになる。ＲＡＳ信号はメモリ制御器によって
生成され、マスタＲＡＳはＡＮＤゲート３４によって生
成されるため、信号が有効になる遷移のレートと遷移点
は、メモリ制御器２０およびＡＮＤゲート３４の製造に
用いられている異なる技法によって大幅に変わる可能性
がある。たとえば、図４に示すように、メモリ制御器２
０によって生成されたＲＡＳ１の遷移時間は、ＡＮＤゲ
ート３４によって生成されたマスタＲＡＳの遷移時間よ
りもかなり長い。また、マスタＲＡＳが有効になる時
点、したがって遷移は、マスタＲＡＳの勾配上で、Ａ１
０のアドレス（すなわちＲＡＳ１）が有効になる点とは
異なる点にある。たとえば、図４に示すように、ＡＮＤ
ゲートによってＲＡＳ１カーブ上の約１．５ボルトの位
置で遷移が起こるのに対して、アドレスはＲＡＳ１が約
０．８ボルトに下がるまで有効にならない。したがっ
て、この仮定事例では、マスタＲＡＳは有効なアドレス
がＡ１０アドレス・ポートに存在する前にアクティブに
なっていることになり、その結果、読出し／書込みサイ
クル時に無効なデータが生じることになる。この遷移時
間および遷移点の差は技法ごとに異なる。さらに、この
遷移期間中の不確定な領域によって、不安定な結果が生
じる。いずれにしても、これは技法の相違によって異な
る遷移時間と遷移カーブ上の異なる遷移発生点が生じる
可能性のある潜在的な問題である。

【００１５】本発明は、図３および図４に図示した問題
を克服し、図５に略図で示す。本発明では、下位と上位
の両方のすべてのビットのリフレッシュがＲＯＲリフレ
ッシュ・モードで行われ、異なる遷移レートと異なる遷
移点の問題が解決される。２Ｍ×８チップ３２ａ〜３２
ｄのレイアウトは、図３に示すレイアウトと同じであ
る。しかし、図４に示す構成に付随する問題を克服す
る、ＡＮＤゲートのみを使用した論理回路がＡＳＩＣチ
ップ３６上に導入されている。ＡＳＩＣチップ３６上の
論理回路によって、上位ビットと下位ビットの両方のリ
フレッシュを行うことができ、マスタＲＡＳ信号がアク
ティブになる前にアドレス・ビットＡ１０が有効になる
ように適切なタイミングも実現される。

【００１６】従来の技術と異なる方式で操作される信号
はＲＡＳ０とＲＡＳ１のみであるため、ＡＳＩＣチップ
３６に含まれる論理回路をＲＡＳ０とＲＡＳ１について
のみ図６に示す。ＣＡＳ、ＷＥ、ＯＥなどその他の信号
は、メモリ制御器２０によって出力される従来の信号で
あるため図示していない。

【００１７】図６からわかるように、ＲＡＳ０は受信器
４０に送られ、ＲＡＳ１は受信器４４２に送られる。各
受信器の目的は、周知の方式でＲＡＳ０とＲＡＳ１にア
クティブ信号とイナクティブ信号との間のきわめて迅速
なスルー・レートまたは遷移時間を提供することであ
る。この信号遷移を図７に示す。ＲＡＳ０信号およびＲ
ＡＳ１信号は受信器４０および４２からＡＮＤゲート４
４に送られ、その出力が遅延器４５の入力端子に印加さ
れ、その出力がマスタＲＡＳ信号であり、デバイス・ド
ライバ４５ａを介してＳＩＭＭ２６のＲＡＳを構成す
る。受信器４０および４２の出力信号はＯＲゲート４６
にも入力信号として送られ、ＲＡＳ１信号もＯＲゲート
４８の一方の入力信号として送られる。ＯＲゲート４６
の出力信号はインバータ５０の入力信号として送られ、
２，０４８ビットをカウントするカウンタ５２にも送ら
れる。インバーと５０とカウンタ５２の出力信号は、Ａ
ＮＤゲート５４に入力信号として供給され、ＡＮＤゲー
ト５４の出力信号がＯＲゲート４８の他方の入力信号と
して供給される。ＯＲゲート４８の出力信号はドライバ
５６に送られ、ドライバ５６の出力信号がアドレス・ピ
ンＡ１０に信号として印加される。この論理回路の動作
の概要は以下の通りである。受信器４０と４２からＡＮ
Ｄゲート４４へＲＡＳ０信号とＲＡＳ１信号が出力さ
れ、その出力信号が遅延器４５とデバイス・ドライバ４
５ａに供給されて、マスタＲＡＳとしてＤＲＡＭ３２ａ
〜３２ｄに出力される。受信器４０および４２と遅延器
４５の目的は、Ａ１０上の信号が有効になるまでマスタ
ＲＡＳ信号がチップに到着しないようにすることであ
る。これは、受信器４０および４２によってＲＡＳ０信
号およびＲＡＳ１信号の比較的迅速な遷移を実現し、図
７に示すようにアクティブ状態からイナクティブ状態ま
たはイナクティブ状態からアクティブ状態への遷移にお
ける遷移時間またはスルー・レートがきわめて迅速にな
るようにし、マスタＲＡＳの明確な事前選択された遅延
値が存在するようにすることによって達成される。

【００１８】回路のその他の部分は、ＲＡＳ０がローに
なってアクティブになり、ＲＡＳ１がハイのままの場
合、ドライバ５６からＡ１０アドレス・ピンへの出力が
なく、したがって下位の１，０２４アドレスのみがアド
レスされるように構成される。ＲＡＳ１のみがローにな
り、ＲＡＳ０がハイのままの場合、ドライバ５６からＡ
１０ピンへの信号の出力があり、上位アドレス１，０２
５〜２，０４８がアドレスされる。１回目の１，０２４
リフレッシュ・サイクル中にＲＡＳ１とＲＡＳ０の両方
がローになってＲＯＲリフレッシュを示した場合、Ａ１
０ピン上の信号はハイおよびイナクティブの状態を維持
し、したがってこれらの１回目の１，０２４サイクル中
に下位１，０２４アドレス行が順次にリフレッシュされ
る。２回目の１，０２４リフレッシュ・サイクルの場
合、ピンＡ１０上の信号がローになってアクティブにな
り、したがって次の１，０２４サイクル中に１，０２５
〜２，０４８行が順次にリフレッシュされる。簡単に言
えば、これは以下のように述べることができる。ＯＲゲ
ート４６の出力信号はＲＡＳ０とＲＡＳ１の両方がロー
の場合、すなわち両方がアクティブの場合にのみローで
あり、制御装置がリフレッシュを行っていることを示
す。インバータ５０の出力信号はＯＲゲート４６の出力
信号のコンプリメントである。したがって、ＡＮＤゲー
ト５４の出力がローの場合、インバータの出力はハイで
あり、ＡＮＤゲート５４の出力信号がハイの場合、イン
バータの出力信号はローである。ＲＡＳ０の出力信号
は、ＲＡＳ０とＲＡＳ１の両方がローの場合を除き、常
にＯＲゲート４６の出力をローにし、それによってイン
バータ５０がハイになり、それによってカウンタ５２か
らの信号がＡＮＤゲート５４の入力端子に入れられる。
ＲＡＳ０とＲＡＳ１の両方がローのとき、ＯＲゲート４
８によってＡＮＤゲート５４からの出力信号をドライバ
５６に出力できるようになる。ＲＡＳ０またはＲＡＳ１
のどちらかがローでない場合、受信器４２からの出力信
号がＯＲゲート４８に入れられる。カウンタ５２の出力
信号は、その最上位ビットがＡＮＤゲート５４に入力さ
れる。カウンタは２，０４８ビットの２進カウンタであ
るため、１回目の１，０２４サイクル中、最上位ビット
は論理０になり、次の１，０２４サイクルでは論理１に
なる。ＲＡＳ０とＲＡＳ１の両方がローからハイになる
たびにカウンタが増加する。このようにして、カウンタ
は２，０４８サイクルを１つずつ処理する。１回目の
１，０２４サイクル中、カウンタの最上位ビット出力は
「０」であり、その場合、Ａ１０アドレス・ピンでの入
力信号はローである。２回目の１，０２４クロック・サ
イクル中は、カウンタの最上位ビット出力は「１」であ
り、それによってアドレス・ピンＡ１０への出力信号が
２進「１」としてアクティブ・ローになる。したがっ
て、要約すると、ＲＡＳ０のみがアクティブ・ローにな
った場合、ＯＲゲート４８からの出力信号と、したがっ
てドライバ５６からの出力信号は出力されず、Ａ１０ア
ドレス・ピンはイナクティブのままである。ＲＡＳ１信
号のみがローになった場合、ＯＲゲート４８からの出力
信号はＲＡＳ信号Ｒ１であり、したがってドライバ５６
の出力もＲＡＳ１の出力信号であり、これはローである
ため、アドレス・ピンＡ１０がローになり、「１」とな
る。しかし、ＲＡＳ０とＲＡＳ１が両方ともローになっ
た場合、ＯＲゲート４８からの出力信号と、したがって
ドライバ５６からの出力信号は、カウンタがその１回目
の１，０２４サイクル中であるか２回目の１，０２４サ
イクル中であるかによってローまたはハイになる。カウ
ンタが１回目の１，０２４サイクルの場合、出力信号は
ローであり、Ａ１０はイナクティブ・ハイである。２回
目の１，０２４サイクル中の場合、出力信号はハイであ
り、Ａ１０ピンはアクティブ・ローで２進１である。入
力信号に基づくドライバ５６の出力信号をわかりやすく
するため、ＲＡＳ０およびＲＡＳ１入力に基づくアドレ
スＡ１０への出力の組合せ真理値表を以下に示す。

【表１】ＲＡＳオンリー・リフレッシュ真理値表

【００１９】図８に、図６の論理回路から多少変更され
ているが同じ目的を達成する論理回路を示す。この論理
回路では、ＲＡＳ０信号およびＲＡＳ１信号はやはり受
信器４０および４２によって受信され、ＡＮＤゲート４
４に出力され、その出力信号が遅延器４５に出力され、
さらに遅延器４５はドライバ４５ａに信号を出力し、そ
の出力信号がマスタＲＡＳとなる。受信器４０および４
２はそれぞれの出力信号をＯＲゲート４６にも供給す
る。しかし、この回路のその他の部分は図６の回路とは
多少異なる。ＯＲゲート４６の出力信号はカウンタ５２
に入力され、カウンタ５２の出力信号が反転ＮＯＲゲー
ト６０の一方の入力信号として供給される。ＮＯＲゲー
ト６０への他方の入力信号は、ＲＡＳ０信号である。Ｎ
ＯＲゲート６０からの出力信号はＮＯＲゲート６２の一
方の入力端子に供給され、その他方の入力信号はＲＡＳ
１信号である。ＮＯＲゲート６２からの出力信号はドラ
イバ５６に出力され、ドライバ５６はアドレス・ピンＡ
１０に信号を送る。この論理回路は多少異なるが、それ
にもかかわらず出力信号は同じであり、前掲の真理値表
は図８の場合も図６の場合と同じである。

【００２０】以上、本発明をＳＩＭＭ上のＤＲＡＭカー
ドと共に使用する場合について説明した。しかし、使用
法はこれには限定されない。本発明はその他の様々なメ
モリと共にも使用することができ、ＤＩＭＭあるいは
「オンボード」メモリまたは「プレーナ」メモリまたは
「システム」メモリとしても使用することができる。

【００２１】したがって、２Ｍ×８のＤＲＡＭが実装さ
れたＳＩＭＭおよびＳＩＭＭを使用するシステムの好ま
しい実施態様について説明した。しかし、以上の説明を
念頭に置き、この説明は例として述べたに過ぎず、本発
明は本明細書に記載されている特定の実施態様には限定
されず、特許請求の範囲に記載されている本発明の真の
精神から逸脱することなく様々な構成変更、修正、およ
び代用を実施することができるものと理解される。

【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００２３】（１）Ｙ＋１ビットの行アドレスを有する
ＤＲＡＭチップから成り１つのＲＡＳ信号によって作動
させられるメモリを、Ｙ個の行アドレス信号と第１およ
び第２のＲＡＳ信号を出力するメモリ制御器からの信号
を使用してコンピュータ・システムにおいて制御する方
法であって、前記第１のＲＡＳ信号を前記Ｙ＋１アドレ
スの上位ビットとして供給するステップと、前記第１と
第２のＲＡＳ信号のうちどちらかがアクティブになるの
に応答してアクティブになるマスタＲＡＳ信号を形成す
るステップとを含み、前記システムが前記第１と第２の
ＲＡＳ信号が同時にアクティブになることに基づいて各
行アドレスに対して個別に順次にリフレッシュ操作を行
い、リフレッシュ・サイクル中に前記アドレスの前記上
位ビットとしての前記第１のＲＡＳ信号の印加を制御し
て所与の数のリフレッシュ・サイクル後に各行のリフレ
ッシュを行う方法。（２）前記マスタＲＡＳ信号を生成する論理と前記上位
ビットがＡＳＩＣチップ上で生成されることを特徴とす
る、上記（１）に記載の方法。（３）前記リフレッシュ・サイクルがカウントされ、リ
フレッシュのためにアクティブにされる行が前記カウン
トの関数であることを特徴とする、上記（１）に記載の
方法。（４）前記マスタＲＡＳ信号を生成する論理と前記上位
ビットがＡＳＩＣチップ上で生成され、リフレッシュ・
サイクルがカウントされ、リフレッシュのためにアクテ
ィブにされる行が前記カウントの関数であることを特徴
とする、上記（１）に記載の方法。（５）前記リフレッシュされるメモリがコンピュータ・
システム内のメモリ・カード上にあることを特徴とす
る、上記（１）に記載の方法。（６）前記ＤＲＡＭチップが、１１行×１０列構成でア
ドレス指定される２Ｍ×８ビットのＤＲＡＭを含むこと
を特徴とする、上記（１）に記載の方法。（７）Ｙ＋１ビットの行アドレスを有するＤＲＡＭチッ
プから成り、１つのＲＡＳ信号によって作動させられる
メモリを、Ｙ個の行アドレス信号と第１および第２のＲ
ＡＳ信号を出力するメモリ制御器からの信号を使用して
コンピュータ・システムにおいて制御する方法であっ
て、前記第１のＲＡＳ信号を前記Ｙ＋１アドレスの上位
ビットとして供給するステップと、前記第１と第２のＲ
ＡＳ信号のうちどちらかがアクティブになることに応答
してアクティブになるマスタＲＡＳ信号を形成するステ
ップとを含み、前記１つのＲＡＳ信号のイナクティブ状
態とアクティブ状態との間の遷移時間と、前記マスタＲ
ＡＳ信号のイナクティブ状態とアクティブ状態の間の遷
移時間とを制御して、前記１つのＲＡＳの遷移が前記マ
スタＲＡＳの遷移の前に起こるようにする方法。（８）前記マスタＲＡＳと上位ビットを形成する前記Ｒ
ＡＳとがＡＳＩＣチップによって生成されることを特徴
とする、上記（７）に記載の方法。（９）Ｙ個の行アドレス信号と第１および第２のＲＡＳ
信号を出力するメモリ制御器と、Ｙ＋１ビットの行アド
レスを有するＤＲＡＭチップを含むメモリと、前記メモ
リ制御器から前記第１および第２のＲＡＳ信号を受け取
り、前記第１または第２のＲＡＳ信号がアクティブにな
るのに応答してマスタＲＡＳ信号を生成し、前記第１の
ＲＡＳがアクティブになると前記アドレスの上位ビット
を生成する論理回路とを含み、前記論理回路が、前記メ
モリ制御器からの前記第１および第２のＲＡＳ信号に同
時に応答して各行アドレスに対して個別に順次にリフレ
ッシュ操作を行うことができるようにする回路を有し、
リフレッシュ・サイクル中に前記アドレスの前記上位ビ
ットに対する前記第１のＲＡＳ信号の印加を制御するこ
とを特徴とするコンピュータ・システム。（１０）前記論理回路が、リフレッシュ・サイクル中に
上位アドレス・ビットとしての前記第１のＲＡＳ信号の
印加を制御するように接続されたカウンタを含むことを
特徴とする、上記（９）に記載のシステム。（１１）前記論理回路がＡＳＩＣチップ上に配置されて
いることを特徴とする、上記（９）に記載のシステム。（１２）前記メモリがＤＲＡＭカードであることを特徴
とする、上記（９）に記載のシステム。（１３）前記メモリが１１行×１０列のアドレス構成の
２Ｍ×８ビットＤＲＡＭを含むことを特徴とする、上記
（９）に記載のシステム。

【図面の簡単な説明】

【図１】本発明によるバスおよびアドオン・メモリ・カ
ードを備えたパーソナル・コンピュータの相互接続を示
す高水準図である。

【図２】従来の技術による１Ｍ×４のＤＲＡＭを使用し
たＳＩＭＭを示す高水準図である。

【図３】従来の技術による２Ｍ×８のＤＲＡＭを使用し
たＳＩＭＭカードの高水準図である。

【図４】図３に示す論理回路の信号構成の一部の信号図
である。

【図５】本発明による２Ｍ×８のＤＲＡＭを使用したＳ
ＩＭＭカードの高水準図である。

【図６】図５に示すＤＲＡＭ構成を有するＳＩＭＭを動
作させる本発明の論理回路を示す論理図である。

【図７】図６の回路を使用するＲＡＳ信号の信号図であ
る。

【図８】図３のＤＲＡＭ構成を有するＳＩＭＭを動作さ
せる本発明の他の論理回路を示す論理図である。

【符号の説明】

１０プロセッサ１２ＣＰＵバス１３パリティ生成／検査装置１４ローカルＩ／Ｏポート１６キャッシュ・メモリ１８ファームウェア・サブシステム２０メモリ制御器２２メモリ・サブシステム２４拡張バス２６ＳＩＭＭ３２ＤＲＡＭ３４ＡＮＤゲート３６ＡＳＩＣチップ４０受信器４２受信器４４ＡＮＤゲート４５遅延器４５ａドライバ４６ＯＲゲート４８ＯＲゲート５２カウンタ５４ＡＮＤゲート５６ドライバ６０ＮＯＲゲート６２ＮＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者マーク・ウィリアム・ケロッグアメリカ合衆国05452 バーモント州エセックス・ジャンクションコーデュロイ・ロード 29

Claims

【特許請求の範囲】

【請求項１】Ｙ＋１ビットの行アドレスを有するＤＲＡ
Ｍチップから成り１つのＲＡＳ信号によって作動させら
れるメモリを、Ｙ個の行アドレス信号と第１および第２
のＲＡＳ信号を出力するメモリ制御器からの信号を使用
してコンピュータ・システムにおいて制御する方法であ
って、前記第１のＲＡＳ信号を前記Ｙ＋１アドレスの上位ビッ
トとして供給するステップと、前記第１と第２のＲＡＳ
信号のうちどちらかがアクティブになるのに応答してア
クティブになるマスタＲＡＳ信号を形成するステップと
を含み、前記システムが前記第１と第２のＲＡＳ信号が同時にア
クティブになることに基づいて各行アドレスに対して個
別に順次にリフレッシュ操作を行い、リフレッシュ・サ
イクル中に前記アドレスの前記上位ビットとしての前記
第１のＲＡＳ信号の印加を制御して所与の数のリフレッ
シュ・サイクル後に各行のリフレッシュを行う方法。
【請求項２】前記マスタＲＡＳ信号を生成する論理と前
記上位ビットがＡＳＩＣチップ上で生成されることを特
徴とする、請求項１に記載の方法。
【請求項３】前記リフレッシュ・サイクルがカウントさ
れ、リフレッシュのためにアクティブにされる行が前記
カウントの関数であることを特徴とする、請求項１に記
載の方法。
【請求項４】前記マスタＲＡＳ信号を生成する論理と前
記上位ビットがＡＳＩＣチップ上で生成され、リフレッ
シュ・サイクルがカウントされ、リフレッシュのために
アクティブにされる行が前記カウントの関数であること
を特徴とする、請求項１に記載の方法。
【請求項５】前記リフレッシュされるメモリがコンピュ
ータ・システム内のメモリ・カード上にあることを特徴
とする、請求項１に記載の方法。
【請求項６】前記ＤＲＡＭチップが、１１行×１０列構
成でアドレス指定される２Ｍ×８ビットのＤＲＡＭを含
むことを特徴とする、請求項１に記載の方法。
【請求項７】Ｙ＋１ビットの行アドレスを有するＤＲＡ
Ｍチップから成り１つのＲＡＳ信号によって作動させら
れるメモリを、Ｙ個の行アドレス信号と第１および第２
のＲＡＳ信号を出力するメモリ制御器からの信号を使用
してコンピュータ・システムにおいて制御する方法であ
って、前記第１のＲＡＳ信号を前記Ｙ＋１アドレスの上位ビッ
トとして供給するステップと、前記第１と第２のＲＡＳ
信号のうちどちらかがアクティブになることに応答して
アクティブになるマスタＲＡＳ信号を形成するステップ
とを含み、前記１つのＲＡＳ信号のイナクティブ状態とアクティブ
状態との間の遷移時間と、前記マスタＲＡＳ信号のイナ
クティブ状態とアクティブ状態の間の遷移時間とを制御
して、前記１つのＲＡＳの遷移が前記マスタＲＡＳの遷
移の前に起こるようにする方法。
【請求項８】前記マスタＲＡＳと上位ビットを形成する
前記ＲＡＳとがＡＳＩＣチップによって生成されること
を特徴とする、請求項７に記載の方法。
【請求項９】Ｙ個の行アドレス信号と第１および第２の
ＲＡＳ信号を出力するメモリ制御器と、Ｙ＋１ビットの行アドレスを有するＤＲＡＭチップを含
むメモリと、前記メモリ制御器から前記第１および第２のＲＡＳ信号
を受け取り、前記第１または第２のＲＡＳ信号がアクテ
ィブになるのに応答してマスタＲＡＳ信号を生成し、前
記第１のＲＡＳがアクティブになると前記アドレスの上
位ビットを生成する論理回路とを含み、前記論理回路が、前記メモリ制御器からの前記第１およ
び第２のＲＡＳ信号に同時に応答して各行アドレスに対
して個別に順次にリフレッシュ操作を行うことができる
ようにする回路を有し、リフレッシュ・サイクル中に前
記アドレスの前記上位ビットに対する前記第１のＲＡＳ
信号の印加を制御することを特徴とするコンピュータ・
システム。
【請求項１０】前記論理回路が、リフレッシュ・サイク
ル中に上位アドレス・ビットとしての前記第１のＲＡＳ
信号の印加を制御するように接続されたカウンタを含む
ことを特徴とする、請求項９に記載のシステム。
【請求項１１】前記論理回路がＡＳＩＣチップ上に配置
されていることを特徴とする、請求項９に記載のシステ
ム。
【請求項１２】前記メモリがＤＲＡＭカードであること
を特徴とする、請求項９に記載のシステム。
【請求項１３】前記メモリが１１行×１０列のアドレス
構成の２Ｍ×８ビットＤＲＡＭを含むことを特徴とす
る、請求項９に記載のシステム。