KR0136714B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치

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KR0136714B1
KR0136714B1 KR1019940005586A KR19940005586A KR0136714B1 KR 0136714 B1 KR0136714 B1 KR 0136714B1 KR 1019940005586 A KR1019940005586 A KR 1019940005586A KR 19940005586 A KR19940005586 A KR 19940005586A KR 0136714 B1 KR0136714 B1 KR 0136714B1
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기요노리 오구라
다카시 호리이
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세키자와 다다시
후지쓰 가부시키가이샤
하니 도시유키
후지쓰 브이 엘 에스 아이 가부시키가이샤
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Abstract

본 발명은 제1제어 신호가 입력 버퍼 회로에 외부적으로 입력되는 반도체 메모리 장치에 관한 것이다. 입력버퍼 회로로부터 출력되는 제2제어 신호는 내부 회로에 입력된다. 내부 회로는 다수의 메모리셀을 갖는 메모리 셀 어레이와 메모리 셀에서 셀 정보를 기록 및 판독하기 위한 주변 회로를 포함하고, 기록 및 판독 동작은 제2제어 신호에 기초하여 행해진다. 내부회로로부터 출력되는 판독 데이타는 출력 데이타로서 판독 데이타를 출력하는 출력 버퍼에 입력된다. 공통 전원으로 부터의 전력은 입력 버퍼회로 및 출력 버퍼 회로에 공급된다. 입력 버퍼 회로에 접속된 잡음 제거 신호 발생기는 제1제어 신호 또는 제2제어 신호에 기초하여 출력 데이타의 출력 타이밍과 동기하여 잡음 제거 신호를 발생시킨다. 잡음 제거 회로는 잡음 제거 신호에 기초하여 제2제어 신호로부터의 잡음을 억제한다.

Description

반도체 메모리 장치
제1도는 종래의 반도체 메모리 장치를 도시한 블록도.
제2도는 종래의 입력 버퍼 회로를 도시한 회로도.
제3도는 제2도에 도시된 입력 버퍼 회로의 동작을 설명하는 파형도.
제4도는 본 발명에 따른 반도체 메모리 장치를 도시한 블록도.
제5도는 본 발명의 제1실시예에 따른 입력 버퍼 회로를 도시한 회로도.
제6도는 제5도에 도시된 원샷(one shot) 펄스 발생기를 도시한 회로도.
제7도는 제5도에 도시된 어드레스 변화 검출기를 도시한 회로도.
제8도는 제5도에 도시된 입력 버퍼 회로의 동작을 설명하는 파형도.
제9도는 제5도에 도시된 입력 버퍼 회로의 동작을 설명하는 파형도.
제10도는 제5도에 도시된 입력 버퍼 회로의 동작을 설명하는 파형도.
제11도는 본 발명의 제2실시예에 따른 입력 버퍼 회로를 도시한 회로도.
제12도는 본 발명의 제3실시예에 따른 입력 버퍼 회로를 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 입력 버퍼 12 : 어드레스 버퍼
13 : 입출력(I/O) 버퍼 14 : 기록 클록 발행기
15a : 원샷 펄스발생기 16 : 로우 디코더
17 : 컬럼 디코더 18 : 센스 증폭기 및 I/O 게이트
19 : 어드레스 변화 검출기 22 : 메모리 셀 어레이
본 발명은 잡음 감소 회로를 포함하고 있는 동적 렌덤 액세스(DRAM) 반도체 메모리 장치에 관한 것이다.
현재 혼히 이용하고 있는 16비트 및 32비트 병렬 프로세서의 출현과 더불어 점점 빠른 속도로 데이타를 배열할 수 있는 메모리 회로를 설계 및 내장하기 위해 반도체 메모리 회로의 제조업체에 대한 수요가 증가하고 있다. 일반적으로, 상업용 마이크로컴퓨터에 사용되는 메모리 회로는 휘발성 즉 메모리의 일시형인 랜덤 액세스 메모리(RAM)를 비롯하여 비휘발성 즉 메모리의 영구형인 판독 전용 메모리(ROM)를 포함한다. 랜덤 액세스 메모리(RAM)는 혼히 정적 메모리(SRAM) 또는 동적 메모리(DRAM)로 구성된다. SRAM은 플립플릅의 어레이에 데이타 비트를 저장하고 DRAM은 충전된 커패시터로서 데이타 비트를 저장한다. 일단 SRAM에 기록된 비트는 재기록 될 때까지 또는 전원이 턴오프될 때까지 메모리에 유지된다. DRAM에서, 메모리 칩의 2차원 패턴 비트의 로우(row)를 통해 주기적인 클록킹에 의해 재생되지 않으면 아주 짧은 시간에 데이타가 사라지게 된다.
예를들어, 1 메가바이트 DRAM에 대해 20비트 어드레스가 주어졌을 경우, 어드레스는 2개의 그룹으로 분리되고 핀수의 절반으로 멀티플렉싱된다. 첫번째, 로우 어드레스는 로우 어드레스 스트로브(/RAS)에 의해 신호를 받고 두번째, 컬럼 어드레스는 컬럼 어드레스 스트로브(/CAS)에 의해 신호를 받는다. 데이타는 /CAS의 이하의 단정에 의해 정상적으로 판독 또는 기록된다. 모든 버스 스트로브와 어드레스선을 잡음이 없는 상태로 유지하는 것이 중요하다. 이러한 문제는 부분적으로는 메모리 칩 자체에 의해 생성되는 과도전류로 인한 것이다.
제1도는 종래 DRAM의 일반적인 구조를 도시하고 있다. 상기 DRAM의 동작을 제어하는 신호 /RAS(로우 어드레스 스트로브 신호) 및 /CAS(컬럼 어드레스 스트로브 신호)는 출력신호 RASX 및 CASX로서 입력 버퍼(2)를 통해 내부 회로로 출력된다. 제어 회로 RASX는 로우 어드레스를 래치하는 신호로서 어드레스 버퍼(4)에 입력되고, 제어 신호 CASX는 컬럼 어드레스를 래치하는 신호로서 어드레스 버퍼(4)에 입력된다. 제어 신호 RASX는 또한 활성화 또는 인에이블 신호로서 입출력(I/O) 버퍼(9)에 입력되고, 제어 신호 CASX는 입출력 제어 신호로서 I/O버퍼(9)에 입력된다. 또한, 제어 신호 RASX는 활성화 또는 인에이블 신호로서 기록 클록 발생기(10)에 입력된다. 제어 신호 CASX는 상기 기록 클록 발생기(10)에 입력되는 기록 인에이블 신호 /WE를 래치하는 신호로서 기록 클록 발생기(10)에 입력된다.
어드레스 버퍼(4)에 입력되는 어드레스 신호(A0 내지 A9)는 제어 신호 RASX 및 CAS
X에 기초하여 어드레스 버퍼(4)에서 래치되고, 상기 어드레스 버퍼(4)로 부터 로우 디코더(5) 및 컬럼 디코더(6)로 출력된다.로우 디코더(5) 및 컬럼 디코더(6)는 어드레스 신호(A0 내지 A9)에 기초하여 메모리 셀 어레이(7)에서 특정 메모리 셀을 선택한다. 셀 정보를 판독할 때에, 선택된 메모리 셀로부터 판독될 셀 정보는 센스 증폭기, I/O 게이트(8) 및 I/O 버퍼(9)를 통해 출력데이타 Dout로서 출력된다. 셀 정보를 기록할 때에는, I/O 버퍼(9)로 입력되는 기록 데이타 Din는 감지 증폭기, I/O 게이트(8) 및 I/O 버퍼(9)를 통해 선택된 메모리 셀에서 기록된다. I/O 버퍼(9)는 기록 클록 발생기(10)를 통해 I/O 버퍼(9)로 입력되는 기록 인에이블 신호 /WE, I/O 버퍼(9)에 입력되는 제어신호 RASX 및 CASX 및 출력 제어 신호 /OE에 기초하여 제어된다. 입력버퍼(2), I/O 버퍼(9) 및 그밖의 회로는 공통 전원 Vcc으로 부터의 전력에 기초하여 동작한다.
이제 제2도를 참조하여 입력 버퍼(2)에 대해 설명하기로 한다. 제어 신호 /CAS는 반전 신호인 CAS 신호를 CMOS 인버터(lb)에 출력하는 CMOS 인버터(la)에 입력된다. CMO
S 인버터(lb)는 입력신호 CAS의 반전 신호인 제어 신호 CASX를 내부 회로에 출력한다. 제어신호 /RAS도 마찬가지로 2단 인버터를 통해 제어 신호 RASX로서 출력된다.
제3도에 도시된 것처럼 H레벨에서 L레벨로 떨어지는 제어 신호 /CAS가 입력 버퍼(2)에 입력될 경우, 입력 버퍼(2)로부터 출력되는 제어 신호 CASX는 H레벨에서 L레벨로 떨어진다. 판독 ㅇ작은 내부회로에 입력되는 제어 신호 CASX에 기초하여 개시되고 제어 신호 CASX의 하락시에 판독되는 셀 정보는 출력 신호 Dout로서 출력된다.
DRAM에 있어서, 다중 비트 출력 신호 Dout가 L레벨에서 H레벨로 상승하고 이와 동시에 출력될 때, 고전위 전원 Vcc의 전압 레벨이 일시적으로 하락하여 잡음 N1을 발생하게 된다. 결과적으로 입력 버퍼(2)를 구성하는 CMOS 인버터(la)의 출력 신호 CAS 상에 잡음 N2이 나타나고 이로써 CMOS 인버터(lb)로부더 출력되는 제어 신호 CASX상에 잡음 N3을 발생시킨다. 그 결과, 제어 신호 CASX의 하락시에 래치되는 어드레스는 상기 제어 신호 CASX에 의해 발생된 잡음 N3으로 인해 다른 어드레스로 변경되어 에러가 있는 데이타가 출력된다.
본 발명의 목적은 데이타 출력 동작에 따라 발생되는 전원 잡음으로 인해 초래되는 기능 장애를 방지하도록 설계된 반도체 메모리 장치를 제공하는데 있다.
이러한 목적을 달성하기 위해서, 본 발명을 구현하는 반도체 메모리 장치는 다음과 같이 설계된다. 제1제어 신호는 입력 버퍼 회로에 외부적으로 입력된다. 입력 버퍼 회로로부터 출력되는 제2제어 신호는 내부 회로에 입력된다. 내부 회로는 다수의 메모리 셀을 갖는 메모리 셀 어레이와 제2제어 신호에 기초하여 메모리 셀에 셀 정보를 기록하고 이로부터 셀 정보를 판독하는 주면 회로를 구비한다. 내부 회로로부터 출력되는 판독 데이타는 출력 데이타로서 판독 데이타를 출력하는 출력 버퍼 회로에 입력된다. 공통전원의 전력은 입력 버퍼 회로 및 출력 버퍼 회로에 공급된다. 입력 버퍼 회로에 접속된 잡음 억압 신호 발생기는 제1제어 신호에 기초하여 출력 데이타의 출력 타이밍과 동기하여 잡음 억압신호를 발생한다. 잡음 억압 회로는 잡음 억압 신호에 기초하여 제2제어 신호로부터 잡음을 게거한다.
신규성이 있는 것으로 여겨지는 본 발명의 특징은 특히 첨부된 청구범위에 제시되어 있다. 본 발명의 목적 및 장점들은 첨부된 도면과 함께 이하의 바람직한 실시예를 참조하면 쉽게 이해될 수 있다.
제4도는 본 발명의 제1실시예에 따른 DRAM의 일반적인 구조를 도시하고 있다. 상기 DRAM의 동작을 제어하는 제어 신호 /RAS 및 /CAS는 입력 버퍼회로(11)를 통해 내부 회로에 제어 신호 RASX 및 CASX로서 출력된다. 제어신호 RASX는 로우 어드레스를 래치하는 신호로서 어드레스 버퍼(12)에 입력되고, 제어 신호 CASX는 컬럼 어드레스를 래치하는 신호로서 어드레스 버퍼(12)에 입력된다. 제어 신호 RASX는 또한 활성화 또는 인에이블 신호로서 입출력(I/O) 버퍼 회로(13)에 입력되고, 제어 신호 CASX는 입출력 제어 신호로서 마찬가지로 l/O 버퍼 회로(13)에 입력된다. 또한, 제어 신호 RASX는 활성화 또는 인에이블 신호로서 기록 클록 발생기(14)에 입력된다. 제어 신호 CASX는 기록 클록 발생기(14)가 자신에 입력되는 기록 인에이블 신호/WE를 래치하게 하는 신호로서 기록 클록 발생기(14)에 입력된다.
제어 신호 RASX는 원샷 펄스 발생기(15a)에 입력되는데, 상기 발생기(15a)의 출력 신호는 상술한 입력 버퍼 회로(11)에 입력된다. 어드레스 신호 A0 내지 A9는 어드레스 버퍼(12)를 통해 로우 디코더(16) 및 컬럼 디코더(17)에 입력된다. 로우 디코더(16) 및 컬럼 디코더(17)는 어드레스 신호 A0 내지 A9에 기초하여 메모리 셀 어레이(22)의 특정 메모리 셀을 선택한다. 셀 정보를 기록할 때, I/O 버퍼 회로(13)에 입력되는 기록 데이타 Din는 센스 증폭기, I/O 게이트(18) 및 I/O 버퍼 회로(13)를 통해 선택된 메모리 셀에 기록된다. l/O 버퍼 회로(13)는 기록 클록 발생기(14)를 거쳐 I/O 버퍼 회로(l3)에 입력되는 기록 인에이블 신호 /WE와, I/O 버퍼 회로(13)에 입력되는 출력 제어 신호 /OE와, 제어 신호 RASX 및 CASX에 기초하여 제어된다. 어드레스 버퍼(12)로부터 출력되는 어드레스 신호 A0 내지 A9는 어드레스 변화 검출기(19)에 입력된다. 어드레스 변화 검출기(19)는 임의의 어드레스 신호 A0 내지 A9에서의 변화를 검출하고 출력 신호를 입력 버퍼 회로(11)에 출력한다.
이제 입력 버퍼 회로(11)의 특정 구조에 대해 제5도를 참조하여 설명하기로 한다. 입력 버퍼 회로(11)는 제1 입력 버퍼 회로(1la)와 제 2 입력 버퍼 회로(11b)를 갖는다. 제1입력 버퍼 회로(11a)는 인버터(1c)에 입력되는 제어 신호 /RAS가 직렬 접속되는 2단 인버터(1c, 1d)를 갖는다. 인버터(1d)의 출력 신호는 제어 신호 RASX로서 내부 회로에 출력된다. 제어 신호 RASX는 상술한 원샷 펄스 발생기(15a)에 입력된다. 원샷 펄스 발생기(15a)는 출력 신호 ø1를 제2입력 버퍼 회로(11b)에 있는 OR 게이트(20)의 제1 입력 단자에 공급한다.
제어 신호 /CAS는 제2입력 버퍼 회로(11b)의 인버터(1e)에 입력된다. 인버터(1e)의 출력 신호 Ф7는 출력 신호 Ф8가 NAND 게이트(21a)의 제1 입력 단자에 입력되는 인버터(1f)에 입력된다. 따라서, 인버터(1e, 1f)는 입력 버퍼 회로로서의 기능을 한다. 어드레스 변화 검출기(19)의 출력 신호 Ф2는 OR게이트의 제2입력 단자에 입력된다. 어드레스 변화 검출기(19)는 어드레스 버퍼(12)를 구성하는 컬럼어드레스 버퍼(12a)로 부터의 컬럼 어드레스 스트로브신호를 수신한다. 제어 신호 RASX 및 CASX는 컬럼 어드레스 버퍼(12a)에 입력된다. 컬럼 어드레스 버퍼(12a)는 제어 신호 RASX가 로(1ow)일 때 입력컬럼 어드레스 신호 A0 내지 A9를 수신하고 제어 신호 CASX가 로일때 수신된 컬럼 어드레스 신호 A0 내지 A9를 래치하여 출력한다.
OR 게이트(20)의 출력 신호 Ф3는 제2입력 단자에 NAND 게이트(21a)의 출력 신호 Ф4가 공급되는 NAND 게이트(21b)의 제1입력 단자에 입력된다. NAND 게이트(21b)의 출력 신호 Ф5는 NAND 게이트(21a)의 제2입력 단자에 입력된다. NAND 게이트(21a)의 출력 신호 Ф4는 출력 신호가 제어 신호 CASX로서 내부 회로에 입력되는 인버터(lg)에 입력된다. OR 게이트(20) 및 NAND 게이트(21a, 21b)는 인버터(1f)의 출력 신호 Ф8로 부터의 잡음을 억압하는 잡음억압 회로로서의 기능을 한다.
이제 제6도를 참조하여 원샷 펄스 발생기(15a)의 특정 구조에 대해 설명하기로 한다. 제어 신호 RASX는 인버터(1h)에 입력된다. 인버터(1h)의 출력 신호는 NAND 게이트(21C)의 제1입력 단자에 직접 입력되고 또한 인버터(1i)의 홀수단을 거쳐 NAND 게이트(21C)의 제2입력 단자에 입력된다. NAND 게이트(21C)의 출력 신호는 상술한 신호 ø1를 출력하는 인버터(1j)에 입력된다. 상술한 원샷 펄스 발생기(15a)를 이용하면, 제어 신호 RASX가 로우로 떨어질 때 인버터(1i)의 동작 지연 시간에 기초한 펄스폭을 갖는 원샷 펄스 신호가 출력 신호 Ф1로서 출력된다. 제어 신호 RASX의 하락시에 H레벨 출력 신호 Ф1의 타이밍은 상술한 출력 데이타 Dout가 제어 신호 /RAS의 하락시에 출력되는 타이밍과 동일하거나 일치하게 설정된다. 상술한 구조를 가진 원샷 펄스 발생기(15a)는 잡음 억압 신호 발생기로서의 기능을 한다.
이제 제7도를 참조하여 어드레스 변화 검출기(19)의 특정 구조에 대해 설명하기로 한다. 어드레스 신호 A0는 인버터(1K)에 입력된다. 인버터(1K)의 출력 신호는 3단 인버터(1m)를 거쳐 NOR 게이트(22a)의 제 2 입력 단자와 직접 NOR 게이트(22a)의 제1 입력 단자에 입력된다. 인버터(1K)의 출력 신호는 또한 NAND 게이트(21d)의 제1입력단자에 직접 입력되고 3단 인버터(1n)를 거쳐 NAND 게이트(21d)의 제2입력 단자에 입력된다. NOR 게이트(22a)의 출력신호는 NOR 게이트(22b)에 직접 입력되고 NAND 게이트(21d)의 출력 신호는 인버터(1P)를 통해 NOR 게이트(22b)에 입력된다. 다른 어드레스 신호 A1 내지 A9는 인버터(1K 내지 1P), NOR 게이트(22a) 및 NAND 게이트(21d)와 유사한 회로에 입력된다. 이들 회로의 출력 신호는 또한 NOR 게이트(22b)에 입력된다. NOR 게이트(22b)의 출력 신호는 상술한 출력 신호 Ф2를 차레로 출력하는 인버터(1g)에 입력된다.
상술한 변화 검출기(19)에서, 예를들어 어드레스 신호 A0가 로우로 떨어질 경우, 인버터(1n)의 동작지연 시간에 기초한 펄스폭을 갖는 하이 레벨 펄스신호는 인버터(1P)로부터 NOR 게이트(22b)로 입력된다. 어드레스 신호 A0가 하이일 경우, 인버터(1m)의 동작 지연 시간에 기초한 펄스폭을 갖는 하이레벨 펄스 신호는 NOR 게이트(22a)로부터 NOR 게이트(22b)로 입력된다. 적어도 하나의 어드레스 신호 A0 내지 A9가 H레벨에서 L레벨로 변경되거나 그 반대일 경우, H레벨 펄스 신호는 어드레스 변화 검출기(19)로부터 출력 신호 Ф2로서 출력된다. H레벨 출력 신호 Ф2가 어드레스 변화 검출기(19)로부터 출력되는 타이밍은 어드레스 신호 A0 내지 A9의 레벨 변화에 기초하여 출력 데이타 Dout가 어드레스 신호 A0-A9의 레벨 변화후에 출력되는 타이밍과 동일하게 설정된다. 상술한 구조를 가진 어드레스 변화 검출기(19)는 잡음 억압 신호발생기로서 작용한다.
상술한 구조를 가진 입력 버퍼 회로(11)의 동작에 대해 제8도를 참조하여 설명하기로 한다. 제어 신호 /RAS가 H레벨에서 L레벨로 떨어질 경우, 제1입력 버퍼 회로(1la)로부터 출력되는 제어신호 RASX는 H레벨에서 L레벨로 떨어진다. 제어신호 RASX의 이러한 하락이 일어날 때, 원샷 펄스 발생기(15a)는 H레벨 펄스 신호 Ф2를 출력한다. 그 결과, OR 게이트(20)의 출력 신호 Ф3는 수신된 펄스 신호 Ф1 및 Ф2에 기초하여 H레벨로 된다. 제어 신호 /CAS가 로우로 갈 때 NAND 게이트(21a)의 출력 신호 Ф4가 하이로 되어 인버터(1g)의 출력 신호 CASX는 로우로 된다. OR 게이트(20)의 출력 신호 Ф3가 이때에 하이로 되면 NAND 게이트(21b)의 출력 신호 Ф5는 로우로 된다.
이제 제9도를 참조하여 상술한 방식으로 동작하는 입력 버퍼 회로(11)가 장치된 DRAM의 동작에 대해 설명하기로 한다. 예시된 판독 동작에 있어서, 출력 데이타 Dout는 임의의 어드레스 신호 A0-A9에서 레벨 변화가 일어난 후 시간 tAA이 경과된 때 출력된다. 출력 데이타 Dout가 동시에 출력되면 전원에서 잡음이 발생하고 잡음(N4, N5)은 각각 인버터(1e, 1f)의 출력 신호 Ф7 및 Ф8에 나타난다. NAND 게이트(21b)의 신호 Ф5는 어드레스 변화 검출기(19)의 출력 신호 Ф2에 기초하여 L레벨에 있게 된다. 잡음(N4, N5)이 발생하자마자, NAND 게이트(21a)의 출력 신호는 임의의 잡음 발생을 억제하는 H레벨에 고정된다. 따라서, 인버터(1g)로부터 내부 회로에 출력되는 제어 신호 CASX에 잡음이 나타나지 않게 된다. 이는 컬럼 어드레스 버퍼(12a)에 의해 래치되는 어드레스 신호 A0-A9에서의 바람직하지 않은 즉 의도하지 않은 레벨 변화를 방지하여 결과적으로 에러가 있는 데이타가 판독되지 않게 한다.
제10도에 예시된 판독 동작에 있어서, 출력 데이타 Dout는 제어 신호 /RAS의 레벨 하락후 시간 tRAC이 경과될 때 출력된다. 출력 데이타 Dout가 동시에 출력되면 전원에서 잡음이 발생하고 잡음(N6, N7)은 각각 인버터(1e, 1f)의 출력 신호 Ф7 및 Ф8에 나타난다. NAND 게이트(21b)의 출력 신호 Ф5는 원샷 펄스 발생기(15a)의 출력 신호 Ф1에 기초하여 로우 레벨로 유지된다. 잡음(N6, N7)이 발생시, NAND 게이트(21a)의 출력 신호 Ф4에 잡음이 나타나지 않게 된다. 그 결과, 인버터(1g)로 부터 내부 회로에 출력되는 제어 신호 CASX에 잡음이 나타나지 않게 된다. 이는 컬럼 어드레스 버퍼(12a)에 의해 래치되는 어드레스 신호 A0-A9에서의 바람직하지 않은 즉 의도하지 않은 레벨변화를 방지하여 에러가 있는 데이타가 판독되지 않게 한다.
제11도는 본 발명의 제2실시예를 도시한 것이다. 이 실시예는 제어 신호 CASX 또는 출력 제어 신호 /OE에 기초하여 제어 신호 CASX로 부터의 잡음을 억제하는 추가의 구조를 제공한다. 제어 신호 CASX는 출력 신호가 OR 게이트(20)에 입력되는 원샷 펄스 발생기(15b)에 입력된다. 출력 제어 신호 /OE는 인버터(1r, 1s)를 거쳐 입력 버퍼 회로로서 기능하는 원샷 펄스발생기(15c)에 입력된다. 원샷 펄스 발생기(15c)의 출력 신호는 OR 게이트(20)에 입력된다. 원샷 펄스가 원샷 펄스 발생기(15c)로부터 출력되는 타이밍은 출력 데이타 신호 Dout의 타이밍과 일치하게 설정된다. 이러한 구조로 인해, 제어 신호 CASX 또는 출력 제어 신호 /OE에 기초하여 출력 신호 Dout가 출력될 때 제어 신호 CASX에 일어나는 잡음을 억압할 수 있다. 따라서, 원샷 펄스 발생기(15b, 15c)는 부분적으로 잡음 억압 신호 발생기로서 작용한다.
제12도는 본 발명의 제3실시예를 도시하고 있다. 이 실시예는 제어 신호 CASX 및 제어 신호 RASX로부터 잡음을 억압하도록 설계되어 있다. 제어 신호 /RAS은 제2입력 버퍼 회로(11b)의 구조와 유사한 구조를 갖는 제3입력 버퍼 회로(11c)에 입력된다. 제3입력 버퍼 회로(11c)로부터 출력되는 제어 신호 RASX는 내부 회로뿐만 아니라 원샷 펄스 발생기(15a)에 입력된다. 원샷 펄스 발생기 출력 신호는 출력 신호가 제2 및 제3입력 버퍼 회로(11b, 11c)에 입력되는 OR 게이트(20)에 입력된다. 이러한 구조는 출력 데이타 Dout가 출력될 때 제어 신호 RASX에 일어나는 잡음을 억압하게 된다.

Claims (7)

  1. 적어도 하나의 입력 제어 신호와 전원으로부터 전력이 제공될 때 데이타를 출력하는 복수의 메모리 위치 어드레스 신호에 응답하며, 전력을 제공할 때와 상기 데이타를 출력할 때 생성되는 잡음을 억압하는 반도체 메모리 장치에 있어서, 상기 입력 제어 신호의 입력을 버퍼링하여 적어도 하나의 출력제어 신호를 생성하는 제어 버퍼링 수단과, 상기 반도체 메모리에 입력되고 상기 반도체 메모리로부터 출력되는 데이타를 버퍼링하는 데이타 버퍼링 수단과, 상기 제어 버퍼링 수단과 데이타 버퍼링 수단에 응답하여 상기 반도체 메모리 장치에 기록되고 이로부터 판독되는 상기 데이타를 저장하는 메모리 수단과, 상기 하나의 입력 및 출력 제어 신호에 응답하여 상기 데이타 버퍼링 수단으로 부터의 출력과 동기하여 잡음 억압 신호를 발생하는 신호 발생 수단과, 상기 잡음 억압 신호와 상기 입력 제어 신호에 응답하여 상기 잡음을 억압하는 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리에 입력으로서 제공되는 상기 메모리 위치 어드레스 신호를 버퍼링하는 수단을 추가로 구비하고, 상기 신호 발생 수단은 버퍼링된 메모리 위치 어드레스 신호에서의 변화 발생을 검출하여 잡음 억압신호를 출력하는 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 입력 제어 신호는 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호를 포함하고, 상기 신호 발생 수단은 상기 제어 버퍼링 수단으로부터 출력되는 단일 신호에 응답하여 상기 데이타 버퍼링 수단으로부터의 데이타 출력과 동기하여 잡음 억압 신호를 발생하는 원샷 펄스 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제어 버퍼링 수단은 상기 입력 제어 신호와 상기 잡음 억압 신호에 응답하여 상기 잡음이 억압된 출력 신호를 발생하는 디지탈 논리 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 적어도 하나의 입력 제어 신호와 전원으로부터 전력이 제공될 때 데이타를 출력하는 복수의 메모리 위치 어드레스 신호에 응답하며, 전력을 제공할 때와 상기 데이타를 출력할 때 생성되는 잡음을 억압하는 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호의 입력을 버퍼링하여 적어도 하나의 출력 제어 신호를 출력하는 제어 버퍼링 수단과, 상기 반도체 메모리에 입력되고 이로부터 출력되는 데이타를 버퍼링하는 데이타 수단과, 상기 제어 버퍼링 수단과 데이타 버퍼링 수단에 응답하여 상기 반도체 메모리 장치에 기록되고 이로부터 판독되는 상기 데이타를 저장하는 메모리 수단과, 상기 판도체 메모리에 제공되는 상기 메모리 위치 어드레스 신호의 입력을 버퍼링하고, 버퍼링된 메모리 위치 어드레스 신호에서의 변화 발생을 감지하는 수단을 포함하는 신호 발생 수단과, 상기 버퍼링 수단으로부터 출력되는 상기 컬럼 어드레스 스트로브 신호상에 생성되는 잡음을 억압하고, 상기 제어 버퍼링 수단에 입력되는 상기 컬럼 어드레스 스트로브 제어 신호와 상기 잡음 억압 신호에 응답하는 디지탈 논리 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 적어도 하나의 입력 제어 신호와 전원으로부터 전력이 제공될 때 데이타를 출력하는 복수의 메모리 위치 어드레스 신호에 응답하며, 전력을 제공할 때와 상기 데이타를 출력할 때 생성되는 잡음을 억압하는 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 제어 신호와 컬럼 어드레스 스트로브 제어 신호의 입력을 버퍼링하여 로우 어드레스 스트로브 제어 신호와 컬럼 어드레스 스트로브 제어 신호를 출력하는 제어 버퍼링 수단과, 상기 반도체 메모리에 입력되고 이로부터 출력되는 데이타를 버퍼링하는 데이타 버퍼링 수단과, 상기 반도체 메모리 장치에 입력되는 상기 메모리 위치 어드레스 신호의 입력을 버퍼링하는 컬럼 어드레스 버퍼링 수단과, 상기 제어 버퍼링 수단 및 상기 데이타 버퍼링 수단에 응답하여 상기 반도체 메모리 장치에 기록되고 이로부터 판독되는 상기 데이타를 저장하는 메모리 수단과, 상기 제어 버퍼링 수단으로부터 출력되는 상기 로우 어드레스 스트로브 제어 신호에 응답하여 상기 데이타 버퍼링 수단으로 부터의 데이타 출력과 동기하여 원샷 펄스 신호를 발생시키고 잡음 억압 신호를 출력하는 제1신호 발행 수단과, 상기 컬럼 어드레스 버퍼링 수단에 접속되어 상기 메모리 위치 어드레스 신호에서의 변화를 검출한 다음 어드레스 변화 검출 신호를 발생시키는 제2신호 발생 수단과, 상기 버퍼링 수단으로부터 출력되는 상기 컬럼 어드레스 스트로브 신호상에 생성되는 잡음을 억압하고, 상기 제어 버퍼링 수단에 입력되는 상기 컬럼 어드레스 스트로브 신호, 상기 잡음 억압 신호 및 상기 어드레스 변화 검출 신호에 응답하는 디지탈 논리 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 적어도 하나의 입력 제어 신호와 전원으로부터 전력이 제공될 때 데이타를 출력하는 복수의 메모리 위치 어드레스 신호에 응답하며, 전력을 제공할 때와 상기 데이타를 출력할 때 생성되는 잡음을 억압하는 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 제어 신호와 컬럼 어드레스 스트로브 제어 신호의 입력을 버퍼링하여 로우 어드레스 스트로브 제어 신호와 컬럼 어드레스 스트로브 제어 신호를 출력하는 제어 버퍼링 수단과, 상기 반도체 메모리에 입력되고 이로부터 출력되는 데이타를 버퍼링하는 데이타 버퍼링 수단과, 상기 반도체 메모리 장치에 입력되는 상기 메모리 위치 어드레스 신호의 입력을 버퍼링하는 컬럼 어드레스 버퍼링 수단과, 상기 메모리 위치 어드레스 신호에서의 변화를 검출하여 어드레스 변화 검출 신호를 출력하는 수단과, 상기 제어 버퍼링 수단 및 상기 데이타 버퍼링 수단에 응답하여 상기 반도체 메모리 장치에 기록되고 이로부터 판독되는 상기 데이타를 저장하는 메모리 수단과, 상기 로우 어드레스 스트로브 출력 신호에 응답하여 상기 데이타 버퍼링 수단으로부터의 데이타 출력과 동기하여 원샷 펄스 신호를 발생시키고 제1 및 제2잡음 억압 신호를 출력하는 제1 및 제2신호 발생 수단과, 상기 버퍼링 수단으로부터 출력되는 상기 컬럼 어드레스 스트로브 신호 및 상기 로우 어드레스 스트로브 신호상에 생성되는 잡음을 억압하고, 상기 컬럼 및 로우 어드레스 스트로브 신호, 상기 제1 및 제2잡음 억압 신호 및 상기 어드레스 변화 검출 신호에 응답하는 디지탈 논리 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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