JP6354534B2 - 半導体装置及び半導体装置の制御方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の制御方法に関する。

データを保持する複数のメモリセルを備えたメモリセルアレイを有する半導体記憶装置が知られている（特許文献１参照）。出力バッファ回路は、メモリセルから読み出されたデータを外部へ出力する。入力バッファ回路は、メモリセルのアドレス信号を受信し、且つノイズを除去するノイズフィルタを有する。ノイズフィルタのフィルタ長は、出力バッファ回路におけるデータの出力能力に応じて可変である。

また、所定のクロック信号が入力される外部端子を有する半導体装置が知られている（特許文献２参照）。第１の内部回路は、クロック信号をもとに所定の内部クロック信号を形成する。第２の内部回路は、実質的に内部クロック信号に従って同期動作しその動作にともなって内部ノイズを発生する。第１の内部回路における内部クロック信号のレベル変化が、内部ノイズの発生期間を包含する所定のタイミングで選択的に禁止される。

特開２００８−９０９４１号公報 特開平７−２０１１７５号公報

ノイズを除去するノイズ除去回路が常に動作状態である場合には、ノイズ除去回路の消費電力が増大してしまう。

本発明の目的は、低消費電力でノイズを除去することができる半導体装置及び半導体装置の制御方法を提供することである。

半導体装置は、第１の辺及び第２の辺を有する半導体装置であって、前記第１の辺に設けられ、選択信号が第１のグループのデータを選択している場合には前記第１のグループのデータを出力し、前記選択信号が前記第１のグループのデータを選択していない場合には前記第１のグループのデータを出力しない第１のデータ出力端子と、前記第２の辺に設けられ、前記選択信号が第２のグループのデータを選択している場合には前記第２のグループのデータを出力し、前記選択信号が前記第２のグループのデータを選択していない場合には前記第２のグループのデータを出力しない第２のデータ出力端子と、前記第１の辺に設けられ、第１の信号を入力する第１の信号入力端子と、前記第１の信号入力端子に入力される前記第１の信号又は前記第１の信号に応じた信号のノイズを除去する第１のノイズ除去回路とを有し、前記第１のノイズ除去回路は、前記選択信号が前記第１のグループのデータを選択している場合には動作状態になり、前記選択信号が前記第１のグループのデータを選択していない場合には停止状態になる。

第１のノイズ除去回路は、選択信号に応じて動作状態又は停止状態になるので、低消費電力でノイズを除去することができる。

図１（Ａ）は第１の実施形態による半導体装置のチップの４４個のパッドの配置例を示す図であり、図１（Ｂ）は第１の実施形態による半導体装置のパッケージの４４個のピンの配置例を示す図である。 図２は、図１（Ａ）の半導体装置のチップの内部の構成例を示す図である。 図３は、図２のアドレス遷移検出器の構成例を示す回路図である。 図４は、第１の読み出しモードの読み出し動作を示すタイミングチャートである。 図５は、図２のノイズ除去回路が除去すべきノイズの発生原因を説明するためのタイミングチャートである。 図６は、チップイネーブル信号のノイズによる悪影響を説明するためのタイミングチャートである。 図７は、アドレス信号のノイズによる悪影響を説明するためのタイミングチャートである。 図８は、第２の読み出しモードの読み出し動作を示すタイミングチャートである。 図９は、図２のノイズ除去回路が除去すべきノイズの発生原因を説明するためのタイミングチャートである。 図１０は、下位８ビットのデータのみを読み出す動作を示すタイミングチャートである。 図１１は、上位８ビットのデータのみを読み出す動作を示すタイミングチャートである。 図１２（Ａ）は下位８ビットのデータのみを読み出す場合のノイズの影響範囲を示す図であり、図１２（Ｂ）は上位８ビットのデータのみを読み出す場合のノイズの影響範囲を示す図である。 図１３は、ノイズの影響範囲を説明するためのタイミングチャートである。 図１４（Ａ）は図２の第３のノイズ除去回路の構成例を示す図であり、図１４（Ｂ）は図２の第１のノイズ除去回路の構成例を示す図であり、図１４（Ｃ）は図２の第２のノイズ除去回路の構成例を示す図である。 図１５（Ａ）は図１４（Ａ）のノイズ除去回路の構成例を示す回路図であり、図１５（Ｂ）は図１４（Ｂ）及び（Ｃ）のノイズ除去回路の構成例を示す回路図である。 図１６は、第２の実施形態による半導体装置のチップの内部の構成例を示す図である。 図１７は、図１６の第３のノイズ除去回路の構成例を示す回路図である。 図１８（Ａ）は図１６の第１のアドレス遷移検出器の構成例を示す回路図であり、図１８（Ｂ）は図１６の第２のアドレス遷移検出器の構成例を示す回路図である。

（第１の実施形態）
図１（Ａ）は第１の実施形態による半導体装置のチップ１０１の４４個のパッド１０２の配置例を示す図であり、図１（Ｂ）は第１の実施形態による半導体装置のパッケージ１１１の４４個のピン１１２の配置例を示す図である。半導体装置は、例えば半導体メモリ装置である。チップ１０１は、パッケージ１１１内に収納される。４４個のパッド１０２は、それぞれ、４４個のピン１１２に接続される。チップ１０１は、４個の辺を有する四角形である。チップ１０１の左辺には２２個のパッド１０２が設けられ、チップ１０１の右辺には２２個のパッド１０２が設けられる。

チップ１０１は、１６ビットのデータＤＱ０〜ＤＱ１５をそれぞれ入出力するための１６個のパッド（データ入出力端子）１０２を有する。下位８ビットのデータＤＱ０〜ＤＱ７のための８個のパッド１０２は、チップ１０１の左辺に配置されている。上位８ビットのデータＤＱ８〜ＤＱ１５のための８個のパッド１０２は、チップ１０１の右辺に配置されている。

さらに、チップ１０１は、１８ビットのアドレス信号Ａ０〜Ａ１７をそれぞれ入力するための１８個のパッド（アドレス入力端子）１０２を有する。１０ビットのアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のための１０個のパッド１０２は、チップ１０１の左辺に配置されている。８ビットのアドレス信号Ａ５〜Ａ１２のための８個のパッド１０２は、チップ１０１の右辺に配置されている。

さらに、チップ１０１は、チップイネーブル信号／ＣＥを入力するためのパッド（チップイネーブル端子）１０２を有する。チップイネーブル信号／ＣＥのためのパッド１０２は、チップ１０１の左辺に配置されている。

さらに、チップ１０１は、書き込みイネーブル信号／ＷＥを入力するためのパッド（書き込みイネーブル端子）１０２を有する。書き込みイネーブル信号／ＷＥのためのパッド１０２は、チップ１０１の左辺に配置されている。

さらに、チップ１０１は、データ出力イネーブル信号／ＯＥを入力するためのパッド（データ出力イネーブル端子）１０２を有する。データ出力イネーブル信号／ＯＥのためのパッド１０２は、チップ１０１の右辺に配置されている。

さらに、チップ１０１は、下位８ビット選択信号／ＬＢを入力するためのパッド（下位８ビット選択端子）１０２を有する。下位８ビット選択信号／ＬＢのためのパッド１０２は、チップ１０１の右辺に配置されている。

さらに、チップ１０１は、上位８ビット選択信号／ＵＢを入力するためのパッド（上位８ビット選択端子）１０２を有する。上位８ビット選択信号／ＵＢのためのパッド１０２は、チップ１０１の右辺に配置されている。

さらに、チップ１０１は、電源電圧ＶＤＤを入力するための２個のパッド（電源電圧端子）１０２を有する。チップ１０１の左辺には、電源電圧ＶＤＤのための１個のパッド１０２が配置され、チップ１０１の右辺には、電源電圧ＶＤＤのための他の１個のパッド１０２が配置されている。

さらに、チップ１０１は、基準電位（グランド電位）ＶＳＳを入力するための２個のパッド（基準電位端子）１０２を有する。チップ１０１の左辺には、基準電位ＶＳＳのための１個のパッド１０２が配置され、チップ１０１の右辺には、基準電位ＶＳＳのための他の１個のパッド１０２が配置されている。

図２は、図１（Ａ）の半導体装置のチップ１０１の内部の構成例を示す図である。メモリセルアレイ２０１は、４Ｍビット（４１９４３０４ビット）のデータを記憶するための複数のメモリセルを有する。下位８ビットのデータＤＱ０〜ＤＱ７のパッド１０２は、出力制御ブロック２０３に接続される。出力制御ブロック２０３は、チップ１０１の左辺側に配置されている。上位８ビットのデータＤＱ８〜ＤＱ１５のパッド１０２は、出力制御ブロック２０４に接続される。出力制御ブロック２０４は、チップ１０１の右辺側に配置されている。

書き込みイネーブル信号／ＷＥのパッド１０２は、アドレス選択回路２０７に接続される。アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のパッド１０２は、第１のノイズ除去回路２０８を介して、アドレス遷移検出器（ＡＴＤ：Address Transition Detector）２０５及びアドレス選択回路２０７に接続される。チップイネーブル信号／ＣＥのパッド１０２は、第３のノイズ除去回路２１０を介して、タイミング制御回路２０６に接続される。アドレス信号Ａ５〜Ａ１２のパッド１０２は、第２のノイズ除去回路２０９を介して、アドレス遷移検出器２０５及びアドレス選択回路２０７に接続される。下位８ビット選択信号／ＬＢのパッド１０２は、第１のノイズ除去回路２０８、第３のノイズ除去回路２１０及び出力制御ブロック２０３に接続される。上位８ビット選択信号／ＵＢのパッド１０２は、第２のノイズ除去回路２０９及び出力制御ブロック２０４に接続される。データ出力イネーブル信号／ＯＥのパッド１０２は、出力制御ブロック２０３及び２０４に接続される。

アドレス遷移検出器２０５は、アドレス信号Ａ０〜Ａ１７の遷移を検出し、アドレス遷移検出信号ＡＴＤ１をタイミング制御回路２０６に出力する。アドレス信号Ａ０〜Ａ１７が変化すると、アドレス遷移検出信号ＡＴＤ１はハイレベルパルスになる。タイミング制御回路２０６は、読み出しタイミング制御信号ＣＴＬｒをアドレス選択回路２０７に出力し、出力タイミング制御信号ＣＴＬｔを出力制御ブロック２０３及び２０４に出力する。

アドレス選択回路２０７は、アドレス信号Ａ０〜Ａ１７に応じて、メモリセルアレイ２０１内の１６ビットデータを記憶するメモリセルを選択する。読み出し回路２０２は、メモリセルアレイ２０１内の選択されたメモリセルから１６ビットデータを読み出し、下位８ビットのデータＤ０〜Ｄ７を出力制御ブロック２０３に出力し、上位８ビットのデータＤ８〜Ｄ１５を出力制御ブロック２０４に出力する。

出力制御ブロック２０３は、データ出力イネーブル信号／ＯＥがローレベルであり、下位８ビット選択信号／ＬＢがローレベルである場合には、出力タイミング制御信号ＣＴＬｔのタイミングで、下位８ビットのデータＤ０〜Ｄ７をデータＤＱ０〜ＤＱ７としてパッド１０２を介して外部に出力する。

出力制御ブロック２０４は、データ出力イネーブル信号／ＯＥがローレベルであり、上位８ビット選択信号／ＵＢがローレベルである場合には、出力タイミング制御信号ＣＴＬｔのタイミングで、上位８ビットのデータＤ８〜Ｄ１５をデータＤＱ８〜ＤＱ１５としてパッド１０２を介して外部に出力する。

図３は、図２のアドレス遷移検出器２０５の構成例を示す回路図である。アドレス遷移検出器２０５は、遅延回路３０１、インバータ３０２及び排他的論理和（ＸＯＲ）回路３０３を有する。遅延回路３０１は、アドレス信号Ａ０〜Ａ１７を遅延し、その遅延した信号を出力する。インバータ３０２は、遅延回路３０１の出力信号の論理反転信号を出力する。排他的論理和回路３０３は、インバータ３０２の出力信号とアドレス信号Ａ０〜Ａ１７の排他的論理和信号をアドレス遷移検出信号ＡＴＤ１として出力する。アドレス遷移検出信号ＡＴＤ１は、アドレスＡ０〜Ａ１７が変化すると、ハイレベルパルスになる。

図２の半導体装置は、第１の読み出しモード（図４）又は第２の読み出しモード（図８）で、データを読み出すことができる。

図４は、第１の読み出しモードの読み出し動作を示すタイミングチャートである。読み出し動作では、書き込みイネーブル信号／ＷＥがハイレベルに固定され、データ出力イネーブル信号／ＯＥがローレベルに固定される。ここで、１６ビットのデータＤＱ０〜ＤＱ１５を読み出すため、下位８ビット選択信号／ＬＢ及び上位８ビット選択信号／ＵＢは、ローレベルに固定されている。

まず、時刻ｔ１では、チップイネーブル信号／ＣＥがハイレベルからローレベルに変化する。アドレス選択回路２０７は、読み出しタイミング制御信号ＣＴＬｒのタイミングで、アドレス信号Ａ０〜Ａ１７に応じて、メモリセルアレイ２０１内の１６ビットデータのメモリセルを選択する。データ読み出し回路２０２は、メモリセルアレイ２０１内の選択されたメモリセルから１６ビットデータを読み出し、下位８ビットのデータＤ０〜Ｄ７を出力制御ブロック２０３に出力し、上位８ビットのデータＤ８〜Ｄ１５を出力制御ブロック２０４に出力する。

タイミング制御回路２０６は、チップイネーブル信号／ＣＥの立ち下がり時刻ｔ１から一定時間後の時刻ｔ２で、出力タイミング制御信号ＣＴＬｔをローレベルからハイレベルに変化させる。すると、出力制御ブロック２０３は、下位８ビットのデータＤ０〜Ｄ７をデータＤＱ０〜ＤＱ７として、パッド１０２を介して外部に出力する。また、出力制御ブロック２０４は、上位８ビットのデータＤ８〜Ｄ１５をデータＤＱ８〜ＤＱ１５として、パッド１０２を介して外部に出力する。データＤＱ０〜ＤＱ１５のパッド１０２は、ハイインピーダンス（Ｈｉｇｈ−Ｚ）状態から、ローインピーダンス（Ｌｏｗ−Ｚ）のデータ出力状態に変化する。

時刻ｔ３では、チップイネーブル信号／ＣＥがローレベルからハイレベルに変化する。すると、タイミング制御回路２０６は、出力タイミング制御信号ＣＴＬｔをハイレベルからローレベルに変化させる。すると、出力制御ブロック２０３は、下位８ビットのデータＤＱ０〜ＤＱ７の出力を停止し、出力制御ブロック２０４は、上位８ビットのデータＤＱ８〜ＤＱ１５の出力を停止する。データＤＱ０〜ＤＱ１５のパッド１０２は、ハイインピーダンス状態になる。

時刻ｔ４では、チップイネーブル信号／ＣＥがハイレベルからローレベルになり、次のサイクルの読み出し動作が開始する。

読み出し動作の１サイクルは、アクティブ期間Ｔａ１及びプリチャージ期間Ｔｐ１を有する。アクティブ期間Ｔａ１は、時刻ｔ１〜ｔ３の期間であり、読み出しを行うための期間である。プリチャージ期間Ｔｐ１は、時刻ｔ３〜ｔ４の期間である。メモリセルアレイ２０１が強誘電体メモリセルアレイの場合、アクティブ期間Ｔｐ１の読み出し動作により、読み出されたデータは破壊されてしまう。そのため、プリチャージ期間Ｔｐ１では、読み出したデータをメモリセルに書き戻し、正しいデータを記憶させる。アクティブ期間Ｔａ１及びプリチャージ期間Ｔｐ１は、それぞれ規定された期間を確保しなければ内部的に誤動作となってしまう。

図５は、図４に対応し、図２のノイズ除去回路２０８〜２１０が除去すべきノイズ５０１及び５０２の発生原因を説明するためのタイミングチャートであり、ノイズ除去回路２０８〜２１０がない場合に発生するノイズ５０１及び５０２を示す。時刻ｔ２では、図４で説明したように、データＤＱ０〜ＤＱ１５のパッド１０２は、ハイインピーダンス状態からローインピーダンス状態に変化するため、瞬間的に大電流が流れる。これにより、電源電圧ＶＤＤ及び基準電位ＶＳＳのレベルが変化し、それに伴い、チップイネーブル信号／ＣＥにノイズ５０１が発生し、アドレス信号Ａ０〜Ａ１７にノイズ５０２が発生し得る。

図６は、図５に対応し、チップイネーブル信号／ＣＥのノイズ５０１による悪影響を説明するためのタイミングチャートである。ノイズ５０１は、時刻ｔ１１〜ｔ１２の短期間で発生する。時刻ｔ２の後、時刻ｔ１１では、ノイズ５０１により、チップイネーブル信号／ＣＥがローレベルからハイレベルに変化する。すると、タイミング制御回路２０６は、出力タイミング制御信号ＣＴＬｔをハイレベルからローレベルにする。すると、出力制御ブロック２０３は、下位８ビットのデータＤＱ０〜ＤＱ７の出力を停止し、出力制御ブロック２０４は、上位８ビットのデータＤＱ８〜ＤＱ１５の出力を停止する。データＤＱ０〜ＤＱ１５のパッド１０２は、ローインピーダンス状態からハイインピーダンス状態に変化する。時刻ｔ１２では、ノイズ５０１により、チップイネーブル信号／ＣＥがハイレベルからローレベルに変化する。

アクティブ期間Ｔａ１１は、チップイネーブル信号／ＣＥの立ち下がり時刻ｔ１から立ち上がり時刻ｔ１１までの期間である。プリチャージ期間Ｔｐ１１は、チップイネーブル信号／ＣＥの立ち上がり時刻ｔ１１から立ち下がり時刻ｔ１２までの期間である。アクティブ期間Ｔａ１２は、チップイネーブル信号／ＣＥの立ち下がり時刻ｔ１２から立ち上がり時刻ｔ３までの期間である。ノイズ５０１の発生により、アクティブ期間Ｔａ１１，Ｔａ１２及びプリチャージ期間Ｔｐ１１は、規定された期間より短くなってしまうため、半導体装置は誤動作が生じてしまう。

図７は、図５に対応し、アドレス信号Ａ０〜Ａ１７のノイズ５０２による悪影響を説明するためのタイミングチャートである。ノイズ５０２の発生により、アドレス信号Ａ０〜Ａ１７は、アドレスａからアドレスａ’に変化する。すると、アドレス遷移検出器２０５は、アドレスａからアドレスａ’への遷移を検出し、アドレス遷移検出信号ＡＴＤ１としてハイレベルパルス７０１を出力する。すると、タイミング制御回路２０６は、出力タイミング制御信号ＣＴＬｔをハイレベルからローレベルにする。

また、ノイズ５０２の消失により、アドレス信号Ａ０〜Ａ１７は、アドレスａ’からアドレスａに戻る。すると、アドレス遷移検出器２０５は、アドレスａ’からアドレスａへの遷移を検出し、アドレス遷移検出信号ＡＴＤ１としてハイレベルパルス７０２を出力する。

時刻ｔ２１では、出力制御ブロック２０３は、アドレスａに対応する下位８ビットのデータＤＱ０〜ＤＱ７の出力を停止し、アドレスａ’に対応する下位８ビットのデータＤＱ０〜ＤＱ７の出力を開始する。出力制御ブロック２０４は、アドレスａに対応する上位８ビットのデータＤＱ８〜ＤＱ１５の出力を停止し、アドレスａ’に対応する上位８ビットのデータＤＱ８〜ＤＱ１５の出力を開始する。

これにより、誤ったアドレスａ’の読み出し動作が発生してしまう。また、この場合も、アクティブ期間及びプリチャージ期間が規定された期間より短くなるため、誤動作の原因となる。

本実施形態では、ノイズ除去回路２１０は、チップイネーブル信号／ＣＥのノイズ５０１を除去する。ノイズ除去回路２０８及び２０９は、アドレス信号Ａ０〜Ａ１７のノイズ５０２を除去する。これにより、ノイズ５０１及び５０２による上記の悪影響を防止することができる。

図８は、第２の読み出しモードの読み出し動作を示すタイミングチャートである。読み出し動作では、書き込みイネーブル信号／ＷＥがハイレベルに固定され、データ出力イネーブル信号／ＯＥがローレベルに固定される。ここで、１６ビットのデータＤＱ０〜ＤＱ１５を読み出すため、下位８ビット選択信号／ＬＢ及び上位８ビット選択信号／ＵＢは、ローレベルに固定されている。

まず、時刻ｔ３１では、チップイネーブル信号／ＣＥがハイレベルからローレベルに変化する。アドレス選択回路２０７は、読み出しタイミング制御信号ＣＴＬｒのタイミングで、アドレス信号Ａ０〜Ａ１７に応じて、メモリセルアレイ２０１内の１６ビットデータのメモリセルを選択する。データ読み出し回路２０２は、メモリセルアレイ２０１内の選択されたメモリセルから１６ビットデータを読み出し、下位８ビットのデータＤ０〜Ｄ７を出力制御ブロック２０３に出力し、上位８ビットのデータＤ８〜Ｄ１５を出力制御ブロック２０４に出力する。

タイミング制御回路２０６は、チップイネーブル信号／ＣＥの立ち下がり時刻ｔ３１から一定時間後の時刻ｔ３２で、出力タイミング制御信号ＣＴＬｔをローレベルからハイレベルに変化させる。すると、出力制御ブロック２０３は、下位８ビットのデータＤ０〜Ｄ７をデータＤＱ０〜ＤＱ７として、パッド１０２を介して外部に出力する。また、出力制御ブロック２０４は、上位８ビットのデータＤ８〜Ｄ１５をデータＤＱ８〜ＤＱ１５として、パッド１０２を介して外部に出力する。データＤＱ０〜ＤＱ１５のパッド１０２は、ハイインピーダンス状態から、ローインピーダンスのデータ出力状態に変化する。

時刻ｔ３３では、アドレス信号Ａ０〜Ａ１７がアドレスａからアドレスｂに変化する。すると、アドレス遷移検出器２０５は、アドレスａからアドレスｂへの遷移を検出し、アドレス遷移検出信号ＡＴＤ１としてハイレベルパルスを出力する。すると、タイミング制御回路２０６は、出力タイミング制御信号ＣＴＬｔをハイレベルからローレベルに変える。

アドレスａのアクティブ期間Ｔａ３１は、時刻ｔ３１〜ｔ３３の期間である。アドレスａのプリチャージ期間Ｔｐ３１は、時刻ｔ３３〜ｔ３４の期間である。時刻ｔ３４は、時刻ｔ３３から一定時間経過後の時刻である。時刻ｔ３４で、プリチャージ期間Ｔｐ３１が自動終了する。

次に、時刻ｔ３５では、タイミング制御回路２０６は、出力タイミング制御信号ＣＴＬｔをローレベルからハイレベルに変化させる。すると、出力制御ブロック２０３は、アドレスｂに対応する下位８ビットのデータＤＱ０〜ＤＱ７を出力し、出力制御ブロック２０４は、アドレスｂに対応する上位８ビットのデータＤＱ８〜ＤＱ１５を出力する。アドレスｂのアクティブ期間Ｔａ３２は、時刻ｔ３４以降の期間である。

以上のように、チップイネーブル信号／ＣＥがローレベルの期間中に、時刻ｔ３３でアドレス信号Ａ０〜Ａ１７を切り替えると、それに伴い、プリチャージ期間Ｔｐ３１及び次サイクルのアクティブ期間Ｔａ３２が発生する。アドレス信号Ａ０〜Ａ１７の切り替えにより、読み出しサイクルを開始させることができる。

図９は、図８に対応し、図２のノイズ除去回路２０８〜２１０が除去すべきノイズ９０１及び９０２の発生原因を説明するためのタイミングチャートであり、ノイズ除去回路２０８〜２１０がない場合に発生するノイズ９０１及び９０２を示す。時刻ｔ３５では、図８で説明したように、データＤＱ０〜ＤＱ１５は、アドレスａに対応するデータからアドレスｂに対応するデータに変化するため、瞬間的に大電流が流れる。これにより、電源電圧ＶＤＤ及び基準電位ＶＳＳのレベルが変化し、それに伴い、チップイネーブル信号／ＣＥにノイズ９０１が発生し、アドレス信号Ａ０〜Ａ１７にノイズ９０２が発生し得る。

ノイズ９０１及び９０２は、時刻ｔ４１〜ｔ４２の短期間に発生する。アクティブ期間Ｔａ４１は、時刻ｔ３４〜ｔ４１の期間である。プリチャージ期間Ｔｐ４１は、時刻ｔ４１〜ｔ４２の期間である。アクティブ期間Ｔａ４２は、時刻ｔ４２以降の期間である。ノイズ９０１及び／又は９０２の発生により、アクティブ期間Ｔａ４１，Ｔａ４２及びプリチャージ期間Ｔｐ４１は、規定された期間より短くなってしまうため、半導体装置は誤動作が生じてしまう。

本実施形態では、ノイズ除去回路２１０は、チップイネーブル信号／ＣＥのノイズ９０１を除去する。ノイズ除去回路２０８及び２０９は、アドレス信号Ａ０〜Ａ１７のノイズ９０２を除去する。これにより、ノイズ９０１及び９０２による上記の悪影響を防止することができる。

ここで、ノイズ除去回路２０８〜２１０が常に動作状態である場合には、ノイズ除去回路２０８〜２１０の消費電力が増大してしまう。そこで、低消費電力でノイズを除去することができる半導体装置を、以下に説明する。

図１０は、図４に対応し、下位８ビットのデータＤＱ０〜ＤＱ７のみを読み出す動作を示すタイミングチャートである。以下、図１０が図４と異なる点を説明する。下位８ビットのデータＤＱ０〜ＤＱ７のみを読み出す場合には、下位８ビット選択信号／ＬＢをローレベルに固定し、上位８ビット選択信号／ＵＢをハイレベルに固定する。

時刻ｔ２では、出力制御ブロック２０３は、出力タイミング制御信号ＣＴＬｔがローレベルからハイレベルに変化すると、下位８ビット選択信号／ＬＢがローレベルであるので、アドレスａに対応する下位８ビットのデータＤＱ０〜ＤＱ７を出力する。データＤＱ０〜ＤＱ７のパッド１０２は、ハイインピーダンス状態からローインピーダンスのデータ出力状態に変化する。

また、時刻ｔ２では、出力制御ブロック２０４は、出力タイミング制御信号ＣＴＬｔがローレベルからハイレベルに変化すると、上位８ビット選択信号／ＵＢがハイレベルであるので、アドレスａに対応する上位８ビットのデータＤＱ８〜ＤＱ１５を出力しない。データＤＱ８〜ＤＱ１５のパッド１０２は、ハイインピーダンス状態を維持する。

図１１は、図４に対応し、上位８ビットのデータＤＱ８〜ＤＱ１５のみを読み出す動作を示すタイミングチャートである。以下、図１１が図４と異なる点を説明する。上位８ビットのデータＤＱ８〜ＤＱ１５のみを読み出す場合には、下位８ビット選択信号／ＬＢをハイレベルに固定し、上位８ビット選択信号／ＵＢをローレベルに固定する。

時刻ｔ２では、出力制御ブロック２０３は、出力タイミング制御信号ＣＴＬｔがローレベルからハイレベルに変化すると、下位８ビット選択信号／ＬＢがハイレベルであるので、アドレスａに対応する下位８ビットのデータＤＱ０〜ＤＱ７を出力しない。データＤＱ０〜ＤＱ７のパッド１０２は、ハイインピーダンス状態を維持する。

また、時刻ｔ２では、出力制御ブロック２０４は、出力タイミング制御信号ＣＴＬｔがローレベルからハイレベルに変化すると、上位８ビット選択信号／ＵＢがローレベルであるので、アドレスａに対応する上位８ビットのデータＤＱ８〜ＤＱ１５を出力する。データＤＱ８〜ＤＱ１５のパッド１０２は、ハイインピーダンス状態からローインピーダンスのデータ出力状態に変化する。

図１２（Ａ）は、図１０の下位８ビットのデータＤＱ０〜ＤＱ７のみを読み出す場合のノイズの影響範囲を示す図である。図１０の時刻ｔ２では、下位８ビットのデータＤＱ０〜ＤＱ７のパッド１０２は、ハイインピーダンス状態からローインピーダンスのデータ出力状態に変化するため、瞬間的に大電流が流れる。データＤＱ０〜ＤＱ７のパッド１０２は、チップ１０１の左辺に配置されるため、チップ１０１の左辺に配置されるパッド群１２０１にノイズが発生し易い。パッド群１２０１の中で上記の悪影響を及ぼすパッド１０２は、チップイネーブル信号／ＣＥ及びアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のパッド１０２である。

これに対し、図１０では、上位８ビットのデータＤＱ８〜ＤＱ１５のパッド１０２は、ハイインピーダンス状態を維持するため、電流が流れない。データＤＱ８〜ＤＱ１５のパッド１０２は、チップ１０１の右辺に配置されるため、チップ１０１の右辺に配置されるパッド１０２は、ノイズがほとんど発生しない。なお、チップ１０１の左辺に配置されるデータＤＱ０〜ＤＱ７のパッド１０２にノイズが発生しても、チップ１０１の右辺のパッド１０２は、チップ１０１の左辺のデータＤＱ０〜ＤＱ７のパッド１０２から距離が遠いため、チップ１０１の右辺のパッド１０２にはノイズが伝搬しにくい。

図１２（Ｂ）は、図１１の上位８ビットのデータＤＱ８〜ＤＱ１５のみを読み出す場合のノイズの影響範囲を示す図である。図１１の時刻ｔ２では、上位８ビットのデータＤＱ８〜ＤＱ１５のパッド１０２は、ハイインピーダンス状態からローインピーダンスのデータ出力状態に変化するため、瞬間的に大電流が流れる。データＤＱ８〜ＤＱ１５のパッド１０２は、チップ１０１の右辺に配置されるため、チップ１０１の右辺に配置されるパッド群１２１１にノイズが発生し易い。パッド群１２１１の中で上記の悪影響を及ぼすパッド１０２は、アドレス信号Ａ５〜Ａ１２のパッド１０２である。

これに対し、図１１では、下位８ビットのデータＤＱ０〜ＤＱ７のパッド１０２は、ハイインピーダンス状態を維持するため、電流が流れない。データＤＱ０〜ＤＱ７のパッド１０２は、チップ１０１の左辺に配置されるため、チップ１０１の左辺に配置されるパッド１０２は、ノイズがほとんど発生しない。なお、チップ１０１の右辺に配置されるデータＤＱ８〜ＤＱ１５のパッド１０２にノイズが発生しても、チップ１０１の左辺のパッド１０２は、チップ１０１の右辺のデータＤＱ８〜ＤＱ１５のパッド１０２から距離が遠いため、チップ１０１の左辺のパッド１０２にはノイズが伝搬しにくい。

図１３は、ノイズの影響範囲を説明するためのタイミングチャートである。時刻ｔ５１では、下位８ビットのデータＤＱ０〜ＤＱ７のみを読み出すため、各信号は、図１０の時刻ｔ１の信号レベルと同じに信号レベルになる。すなわち、下位８ビット選択信号／ＬＢがローレベルであり、上位８ビット選択信号／ＵＢがハイレベルの状態で、チップイネーブル信号／ＣＥがハイレベルからローレベルに変化する。

すると、時刻ｔ５２では、図１０の時刻ｔ２と同様に、図１２（Ａ）のチップ１０１の左辺に配置されている下位８ビットのデータＤＱ０〜ＤＱ７のパッド１０２は、ハイインピーダンス状態からローインピーダンスのデータ出力状態に変化する。その結果、チップ１０１の左辺に配置されているチップイネーブル信号／ＣＥのパッド１０２にノイズ１３０１が発生し、チップ１０１の左辺に配置されているアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のパッド１０２にノイズ１３０２が発生する。したがって、第３のノイズ除去回路２１０は、チップ１０１の左辺に配置されているチップイネーブル信号／ＣＥのパッド１０２のノイズ１３０１を除去する必要がある。同様に、第１のノイズ除去回路２０８は、チップ１０１の左辺に配置されているアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のパッド１０２のノイズ１３０２を除去する必要がある。

また、時刻ｔ５２では、図１０の時刻ｔ２と同様に、図１２（Ａ）のチップ１０１の右辺に配置されている上位８ビットのデータＤＱ８〜ＤＱ１５のパッド１０２は、ハイインピーダンス状態を維持する。その結果、チップ１０１の右辺に配置されているアドレス信号Ａ５〜Ａ１２のパッド１０２に悪影響を及ぼす大きなノイズが発生しない。したがって、第２のノイズ除去回路２０９は、チップ１０１の右辺に配置されているアドレス信号Ａ５〜Ａ１２のパッド１０２のノイズを除去する必要がない。この場合、第２のノイズ除去回路２０９を停止状態にすることにより、消費電力を低減することができる。

時刻ｔ５３では、上位８ビットのデータＤＱ８〜ＤＱ１５のみを読み出すため、各信号は、図１１の時刻ｔ１の信号レベルと同じに信号レベルになる。すなわち、下位８ビット選択信号／ＬＢがハイレベルであり、上位８ビット選択信号／ＵＢがローレベルの状態で、チップイネーブル信号／ＣＥがハイレベルからローレベルに変化する。

すると、時刻ｔ５４では、図１１の時刻ｔ２と同様に、図１２（Ｂ）のチップ１０１の右辺に配置されている上位８ビットのデータＤＱ８〜ＤＱ１５のパッド１０２は、ハイインピーダンス状態からローインピーダンスのデータ出力状態に変化する。その結果、チップ１０１の右辺に配置されているアドレス信号Ａ５〜Ａ１２のパッド１０２にノイズ１３０３が発生する。したがって、第２のノイズ除去回路２０９は、チップ１０１の右辺に配置されているアドレス信号Ａ５〜Ａ１２のパッド１０２のノイズ１３０３を除去する必要がある。

また、時刻ｔ５４では、図１１の時刻ｔ２と同様に、図１２（Ｂ）のチップ１０１の左辺に配置されている下位８ビットのデータＤＱ０〜ＤＱ７のパッド１０２は、ハイインピーダンス状態を維持する。その結果、チップ１０１の左辺に配置されているチップイネーブル信号／ＣＥ及びアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のパッド１０２に悪影響を及ぼす大きなノイズが発生しない。したがって、第３のノイズ除去回路２１０は、チップ１０１の左辺に配置されているチップイネーブル信号／ＣＥのパッド１０２のノイズを除去する必要がない。同様に、第１のノイズ除去回路２０８は、チップ１０１の左辺に配置されているアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のパッド１０２のノイズを除去する必要がない。この場合、第１のノイズ除去回路２０８及び第３のノイズ除去回路２１０を停止状態にすることにより、消費電力を低減することができる。

図１４（Ａ）は、図２の第３のノイズ除去回路２１０の構成例を示す図である。第３のノイズ除去回路２１０は、論理和（ＯＲ）回路１４０１、ノイズ除去回路１４０２及びセレクタ１４０３を有する。論理和回路１４０１は、下位８ビット選択信号／ＬＢ及びチップイネーブル信号／ＣＥの論理和信号を出力する。ノイズ除去回路１４０２は、論理和回路１４０１の出力信号のノイズを除去し、そのノイズを除去した信号を出力する。

セレクタ１４０３は、図１３の時刻ｔ５１〜ｔ５２のように、下位８ビット選択信号／ＬＢがローレベル（値「０」）の場合には、ノイズ除去回路１４０２の出力信号を図２のタイミング制御回路２０６に出力する。この場合、下位８ビット選択信号／ＬＢは、ローレベルに固定されているので、論理和回路１４０１の出力信号は、チップイネーブル信号／ＣＥと同じ信号になる。ノイズ除去回路１４０２は、図１３のチップイネーブル信号／ＣＥのノイズ１３０１を除去することができる。以上のように、下位８ビット選択信号／ＬＢがローレベルである場合には、ノイズ除去回路１４０２を含む第３のノイズ除去回路２１０は、動作状態になる。

また、セレクタ１４０３は、図１３の時刻ｔ５３〜ｔ５４のように、下位８ビット選択信号／ＬＢがハイレベル（値「１」）の場合には、チップイネーブル信号／ＣＥをそのまま図２のタイミング制御回路２０６に出力する。この場合、下位８ビット選択信号／ＬＢは、ハイレベルに固定されているので、論理和回路１４０１の出力信号も、ハイレベルに固定されている。その結果、ノイズ除去回路１４０２は、停止状態になる。すなわち、ノイズ除去回路１４０２の入力信号は、ハイレベルに固定され、変化しないので、ノイズ除去回路１４０２の内部で電流が流れず、ノイズ除去回路１４０２は、電力を消費せず、停止状態になる。以上のように、下位８ビット選択信号／ＬＢがハイレベルである場合には、ノイズ除去回路１４０２を含む第３のノイズ除去回路２１０は、停止状態になる。これにより、第３のノイズ除去回路２１０の消費電力を低減することができる。

図１４（Ｂ）は、図２の第１のノイズ除去回路２０８の構成例を示す図である。第１のノイズ除去回路２０８は、論理和回路１４１１、ノイズ除去回路１４１２及びセレクタ１４１３を有する。論理和回路１４１１は、下位８ビット選択信号／ＬＢ及びアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７の論理和信号を出力する。ノイズ除去回路１４１２は、論理和回路１４１１の出力信号のノイズを除去し、そのノイズを除去した信号を出力する。

セレクタ１４１３は、図１３の時刻ｔ５１〜ｔ５２のように、下位８ビット選択信号／ＬＢがローレベル（値「０」）の場合には、ノイズ除去回路１４１２の出力信号を図２のアドレス遷移検出器２０５及びアドレス選択回路２０７に出力する。この場合、下位８ビット選択信号／ＬＢは、ローレベルに固定されているので、論理和回路１４１１の出力信号は、アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７と同じ信号になる。ノイズ除去回路１４１２は、図１３のアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のノイズ１３０２を除去することができる。以上のように、下位８ビット選択信号／ＬＢがローレベルである場合には、ノイズ除去回路１４１２を含む第１のノイズ除去回路２０８は、動作状態になる。

また、セレクタ１４１３は、図１３の時刻ｔ５３〜ｔ５４のように、下位８ビット選択信号／ＬＢがハイレベル（値「１」）の場合には、アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７をそのまま図２のアドレス遷移検出器２０５及びアドレス選択回路２０７に出力する。この場合、下位８ビット選択信号／ＬＢは、ハイレベルに固定されているので、論理和回路１４１１の出力信号も、ハイレベルに固定されている。その結果、ノイズ除去回路１４１２は、停止状態になる。すなわち、ノイズ除去回路１４１２の入力信号は、ハイレベルに固定され、変化しないので、ノイズ除去回路１４１２の内部で電流が流れず、ノイズ除去回路１４１２は、電力を消費せず、停止状態になる。以上のように、下位８ビット選択信号／ＬＢがハイレベルである場合には、ノイズ除去回路１４１２を含む第１のノイズ除去回路２０８は、停止状態になる。これにより、第１のノイズ除去回路２０８の消費電力を低減することができる。

図１４（Ｃ）は、図２の第２のノイズ除去回路２０９の構成例を示す図である。第２のノイズ除去回路２０９は、論理和回路１４２１、ノイズ除去回路１４２２及びセレクタ１４２３を有する。論理和回路１４２１は、上位８ビット選択信号／ＵＢ及びアドレス信号Ａ５〜Ａ１２の論理和信号を出力する。ノイズ除去回路１４２２は、論理和回路１４２１の出力信号のノイズを除去し、そのノイズを除去した信号を出力する。

セレクタ１４２３は、図１３の時刻ｔ５３〜ｔ５４のように、上位８ビット選択信号／ＵＢがローレベル（値「０」）の場合には、ノイズ除去回路１４２２の出力信号を図２のアドレス遷移検出器２０５及びアドレス選択回路２０７に出力する。この場合、上位８ビット選択信号／ＵＢは、ローレベルに固定されているので、論理和回路１４２１の出力信号は、アドレス信号Ａ５〜Ａ１２と同じ信号になる。ノイズ除去回路１４２２は、図１３のアドレス信号Ａ５〜Ａ１２のノイズ１３０３を除去することができる。以上のように、上位８ビット選択信号／ＵＢがローレベルである場合には、ノイズ除去回路１４２２を含む第２のノイズ除去回路２０９は、動作状態になる。

また、セレクタ１４２３は、図１３の時刻ｔ５１〜ｔ５２のように、上位８ビット選択信号／ＵＢがハイレベル（値「１」）の場合には、アドレス信号Ａ５〜Ａ１２をそのまま図２のアドレス遷移検出器２０５及びアドレス選択回路２０７に出力する。この場合、上位８ビット選択信号／ＵＢは、ハイレベルに固定されているので、論理和回路１４２１の出力信号も、ハイレベルに固定されている。その結果、ノイズ除去回路１４２２は、停止状態になる。すなわち、ノイズ除去回路１４２２の入力信号は、ハイレベルに固定され、変化しないので、ノイズ除去回路１４２２の内部で電流が流れず、ノイズ除去回路１４２２は、電力を消費せず、停止状態になる。以上のように、上位８ビット選択信号／ＵＢがハイレベルである場合には、ノイズ除去回路１４２２を含む第２のノイズ除去回路２０９は、停止状態になる。これにより、第２のノイズ除去回路２０９の消費電力を低減することができる。

図１５（Ａ）は、図１４（Ａ）のノイズ除去回路１４０２の構成例を示す回路図である。ノイズ除去回路１４０２は、入力ノード１５０１、遅延回路１５０２、論理積（ＡＮＤ）回路１５０３及び出力ノード１５０４を有する。遅延回路１５０２は、入力ノード１５０１の信号を遅延し、その遅延した信号を出力する。論理積回路１５０３は、遅延回路１５０２の出力信号及び入力ノード１５０１の信号の論理積信号を出力ノード１５０４に出力する。ノイズ除去回路１４０２は、入力ノード１５０１に入力される信号の短パルス幅のハイレベルパルスのノイズを除去することができる。

図１５（Ｂ）は、図１４（Ｂ）のノイズ除去回路１４１２の構成例を示す回路図である。ノイズ除去回路１４１２は、入力ノード１５１１、ｐチャネル電界効果トランジスタ１５１２，１５１３、ｎチャネル電界効果トランジスタ１５１４，１５１５、抵抗１５１６，１５１７、シュミットトリガ回路１５１８及び出力ノード１５１９を有する。ｐチャネル電界効果トランジスタ１５１２は、ソースが電源電圧ＶＤＤのノードに接続され、ゲートが入力ノード１５１１に接続される。抵抗１５１６は、ｐチャネル電界効果トランジスタ１５１２のドレイン及びｎチャネル電界効果トランジスタ１５１４のドレイン間に接続される。ｎチャネル電界効果トランジスタ１５１４は、ゲートが入力ノード１５１１に接続され、ソースが基準電位ＶＳＳのノードに接続される。ｐチャネル電界効果トランジスタ１５１３は、ソースが電源電圧ＶＤＤのノードに接続され、ゲートがｐチャネル電界効果トランジスタ１５１２のドレインに接続される。抵抗１５１７は、ｐチャネル電界効果トランジスタ１５１３のドレイン及びｎチャネル電界効果トランジスタ１５１５のドレイン間に接続される。ｎチャネル電界効果トランジスタ１５１５は、ゲートがｐチャネル電界効果トランジスタ１５１２のドレインに接続され、ソースが基準電位ＶＳＳのノードに接続される。シュミットトリガ回路１５１８は、ｎチャネル電界効果トランジスタ１５１５のドレイン及び出力ノード１５１９間に接続される。ノイズ除去回路１４１２は、入力ノード１５１１に入力される信号の短パルス幅のハイレベルパルス及びローレベルパルスのノイズを除去することができる。

なお、図１４（Ｃ）のノイズ除去回路１４２２も、図１４（Ｂ）のノイズ除去回路１４１２と同じ構成を有する。ノイズ除去回路１４２２は、入力ノード１５１１に入力される信号の短パルス幅のハイレベルパルス及びローレベルパルスのノイズを除去することができる。

（第２の実施形態）
図１６は、第２の実施形態による半導体装置のチップ１０１（図１（Ａ））の内部の構成例を示す図である。以下、本実施形態（図１６）が第１の実施形態（図２）と異なる点を説明する。第１のアドレス遷移検出器１６０１、第２のアドレス遷移検出器１６０２及び論理和回路１６０４は、図２のアドレス遷移検出器２０５の代わりに設けられる。第３のノイズ除去回路１６０３は、図２の第３のノイズ除去回路２１０の代わりに設けられる。

第３のノイズ除去回路１６０３は、チップイネーブル信号／ＣＥ、下位８ビット選択信号／ＬＢ及び出力タイミング制御信号ＣＴＬｔを入力し、タイミング制御回路２０６に出力信号を出力する。第３のノイズ除去回路１６０３の詳細は、後に図１７を参照しながら説明する。

アドレス選択回路２０７は、アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７及びアドレス信号Ａ５〜Ａ１２を、直接、入力する。第１のアドレス遷移検出器１６０１は、アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７、下位８ビット選択信号／ＬＢ及び出力タイミング制御信号ＣＴＬｔを入力し、第１のアドレス遷移検出信号ＡＴＤ２を出力する。第１のアドレス遷移検出器１６０１の詳細は、後に図１８（Ａ）を参照しながら説明する。

第２のアドレス遷移検出器１６０２は、アドレス信号Ａ５〜Ａ１２、上位８ビット選択信号／ＵＢ及び出力タイミング制御信号ＣＴＬｔを入力し、第２のアドレス遷移検出信号ＡＴＤ３を出力する。第２のアドレス遷移検出器１６０２の詳細は、後に図１８（Ｂ）を参照しながら説明する。

論理和回路１６０４は、第１のアドレス遷移検出信号ＡＴＤ２及び第２のアドレス遷移検出信号ＡＴＤ３の論理和信号を第３のアドレス遷移検出信号ＡＴＤ４としてタイミング制御回路２０６に出力する。

図１７は、図１６の第３のノイズ除去回路１６０３の構成例を示す回路図である。第３のノイズ除去回路１６０３は、論理和回路１７０１、遅延回路１７０２、インバータ１７０３、論理和回路１７０４及び論理積回路１７０５を有する。論理和回路１７０１は、出力タイミング制御信号ＣＴＬｔ及び下位８ビット選択信号／ＬＢの論理和信号を出力する。遅延回路１７０２は、論理和回路１７０１の出力信号を遅延し、その遅延した信号を出力する。インバータ１７０３は、論理和回路１７０１の出力信号の論理反転信号を出力する。論理和回路１７０４は、遅延回路１７０２の出力信号及びインバータ１７０３の出力信号の論理和信号を出力する。論理積回路１７０５は、チップイネーブル信号／ＣＥ及び論理和回路１７０４の出力信号の論理積信号を図１６のタイミング制御回路２０６に出力する。

図１０のように、下位８ビット選択信号／ＬＢがローレベルの場合には、論理和回路１７０１の出力信号は、出力タイミング制御信号ＣＴＬｔと同じ信号になる。図１０の時刻ｔ２で出力制御信号ＣＴＬｔが立ち上がると、論理和回路１７０４は、ローレベルパルスを出力する。そのローレベルパルスの期間では、論理積回路１７０５は、チップイネーブル信号／ＣＥのノイズ１３０１（図１３）を除去することができる。以上のように、下位８ビット選択信号／ＬＢがローレベルである場合には、第３のノイズ除去回路１６０３は、動作状態になる。

また、図１１のように、下位８ビット選択信号／ＬＢがハイレベルの場合には、論理和回路１７０１の出力信号はハイレベルに固定され、論理和回路１７０４の出力信号もハイレベルに固定される。その結果、第３のノイズ除去回路１６０３は、停止状態になる。すなわち、論理和回路１７０４から論理積回路１７０５への入力信号は、ハイレベルに固定され、変化しないので、第３のノイズ除去回路１６０３の内部で電流が流れず、第３のノイズ除去回路１６０３は、電力を消費せず、停止状態になる。以上のように、下位８ビット選択信号／ＬＢがハイレベルである場合には、第３のノイズ除去回路１６０３は、停止状態になる。これにより、第３のノイズ除去回路１６０３の消費電力を低減することができる。

図１８（Ａ）は、図１６の第１のアドレス遷移検出器１６０１の構成例を示す回路図である。第１のアドレス遷移検出器１６０１は、第１のアドレス遷移検出器２０５ａ及び第１のノイズ除去回路１８０９を有する。

第１のアドレス遷移検出器２０５ａは、図３のアドレス遷移検出器２０５と同様に、遅延回路３０１、インバータ３０２及び排他的論理和回路３０３を有し、アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７が遷移すると、ハイレベルパルスのアドレス遷移検出信号を出力する。

第１のノイズ除去回路１８０９は、図１７と同様に、論理和回路１８０４、遅延回路１８０５、インバータ１８０６、論理和回路１８０７及び論理積回路１８０８を有する。論理和回路１８０４は、出力タイミング制御信号ＣＴＬｔ及び下位８ビット選択信号／ＬＢの論理和信号を出力する。遅延回路１８０５は、論理和回路１８０４の出力信号を遅延し、その遅延した信号を出力する。インバータ１８０６は、論理和回路１８０４の出力信号の論理反転信号を出力する。論理和回路１８０７は、遅延回路１８０５の出力信号及びインバータ１８０６の出力信号の論理和信号を出力する。論理積回路１８０８は、第１のアドレス遷移検出器２０５ａの出力信号及び論理和回路１８０７の出力信号の論理積信号を第１のアドレス遷移検出信号ＡＴＤ２として出力する。

図１０のように、下位８ビット選択信号／ＬＢがローレベルの場合には、論理和回路１８０４の出力信号は、出力タイミング制御信号ＣＴＬｔと同じ信号になる。図１０の時刻ｔ２で出力制御信号ＣＴＬｔが立ち上がると、論理和回路１８０７は、ローレベルパルスを出力する。そのローレベルパルスの期間では、論理積回路１８０８は、第１のアドレス遷移検出器２０５ａが出力するアドレス遷移検出信号のノイズ７０１及び７０２（図７）を除去することができる。以上のように、下位８ビット選択信号／ＬＢがローレベルである場合には、第１のノイズ除去回路１８０９は、動作状態になり、半導体装置の誤動作を防止することができる。

また、図１１のように、下位８ビット選択信号／ＬＢがハイレベルの場合には、論理和回路１８０４の出力信号はハイレベルに固定され、論理和回路１８０７の出力信号もハイレベルに固定される。論理和回路１８０７から論理積回路１８０８への入力信号は、ハイレベルに固定され、変化しないので、第１のノイズ除去回路１８０９の内部で電流が流れず、第１のノイズ除去回路１８０９は、電力を消費せず、停止状態になる。以上のように、下位８ビット選択信号／ＬＢがハイレベルである場合には、第１のノイズ除去回路１８０９は、停止状態になる。これにより、第１のノイズ除去回路１８０９の消費電力を低減することができる。

図１８（Ｂ）は、図１６の第２のアドレス遷移検出器１６０２の構成例を示す回路図である。第２のアドレス遷移検出器１６０２は、第２のアドレス遷移検出器２０５ｂ及び第２のノイズ除去回路１８１９を有する。

第２のアドレス遷移検出器２０５ｂは、図３のアドレス遷移検出器２０５と同様に、遅延回路３０１、インバータ３０２及び排他的論理和回路３０３を有し、アドレス信号Ａ５〜Ａ１２が遷移すると、ハイレベルパルスのアドレス遷移検出信号を出力する。

第２のノイズ除去回路１８１９は、図１７と同様に、論理和回路１８１４、遅延回路１８１５、インバータ１８１６、論理和回路１８１７及び論理積回路１８１８を有する。論理和回路１８１４は、出力タイミング制御信号ＣＴＬｔ及び上位８ビット選択信号／ＵＢの論理和信号を出力する。遅延回路１８１５は、論理和回路１８１４の出力信号を遅延し、その遅延した信号を出力する。インバータ１８１６は、論理和回路１８１４の出力信号の論理反転信号を出力する。論理和回路１８１７は、遅延回路１８１５の出力信号及びインバータ１８１６の出力信号の論理和信号を出力する。論理積回路１８１８は、第２のアドレス遷移検出器２０５ｂの出力信号及び論理和回路１８１７の出力信号の論理積信号を第２のアドレス遷移検出信号ＡＴＤ３として出力する。

図１１のように、上位８ビット選択信号／ＵＢがローレベルの場合には、論理和回路１８１４の出力信号は、出力タイミング制御信号ＣＴＬｔと同じ信号になる。図１１の時刻ｔ２で出力制御信号ＣＴＬｔが立ち上がると、論理和回路１８１７は、ローレベルパルスを出力する。そのローレベルパルスの期間では、論理積回路１８１８は、第２のアドレス遷移検出器２０５ｂが出力するアドレス遷移検出信号のノイズ７０１及び７０２（図７）を除去することができる。以上のように、上位８ビット選択信号／ＵＢがローレベルである場合には、第２のノイズ除去回路１８１９は、動作状態になり、半導体装置の誤動作を防止することができる。

また、図１０のように、上位８ビット選択信号／ＵＢがハイレベルの場合には、論理和回路１８１４の出力信号はハイレベルに固定され、論理和回路１８１７の出力信号もハイレベルに固定される。論理和回路１８１７から論理積回路１８１８への入力信号は、ハイレベルに固定され、変化しないので、第２のノイズ除去回路１８１９の内部で電流が流れず、第２のノイズ除去回路１８１９は、電力を消費せず、停止状態になる。以上のように、上位８ビット選択信号／ＵＢがハイレベルである場合には、第２のノイズ除去回路１８１９は、停止状態になる。これにより、第２のノイズ除去回路１８１９の消費電力を低減することができる。

以上のように、第１及び第２の実施形態によれば、半導体装置のチップ１０１は、左辺（第１の辺）及び右辺（第２の辺）を有する。下位８ビットのデータＤＱ０〜ＤＱ７のパッド１０２は、第１のデータ出力端子であり、チップ１０１の左辺に設けられ、下位８ビット選択信号／ＬＢが下位８ビット（第１のグループ）のデータを選択している場合には下位８ビットのデータを出力し、下位８ビット選択信号／ＬＢが下位８ビットのデータを選択していない場合には下位８ビットのデータを出力しない。

上位８ビットのデータＤＱ８〜ＤＱ１５のパッド１０２は、チップ１０１の右辺に設けられ、上位８ビット選択信号／ＵＢが上位８ビット（第２のグループ）のデータを選択している場合には上位８ビットのデータを出力し、上位８ビット選択信号／ＵＢが上位８ビットのデータを選択していない場合には上位８ビットのデータを出力しない。

アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のパッド１０２は、第１の信号入力端子であり、チップ１０１の左辺に設けられ、アドレス信号（第１の信号）Ａ０〜Ａ４，Ａ１３〜Ａ１７を入力する。アドレス信号Ａ５〜Ａ１２のパッド１０２は、第２の信号入力端子であり、チップ１０１の右辺に設けられ、アドレス信号（第２の信号）Ａ５〜Ａ１２を入力する。アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７は、複数ビットのアドレス信号Ａ０〜Ａ１７のうちの一部のビットのアドレス信号である。アドレス信号Ａ５〜Ａ１２は、複数ビットのアドレス信号Ａ０〜Ａ１７のうちの他の一部のビットのアドレス信号である。チップイネーブル信号／ＣＥのパッド１０２は、第３の信号入力端子であり、チップ１０１の左辺に設けられ、チップイネーブル信号（第３の信号）／ＣＥを入力する。

第１のノイズ除去回路２０８及び１８０９は、アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７のパッド１０２に入力されるアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７又はアドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７に応じた信号のノイズを除去する。第１のノイズ除去回路２０８及び１８０９は、下位８ビット選択信号／ＬＢが下位８ビットのデータを選択している場合には動作状態になり、下位８ビット選択信号／ＬＢが下位８ビットのデータを選択していない場合には停止状態になる。また、第１のノイズ除去回路２０８及び１８０９は、下位８ビット選択信号／ＬＢが下位８ビットのデータを選択し、かつ上位８ビット選択信号／ＵＢが上位８ビットのデータを選択している場合には動作状態になる。

第２のノイズ除去回路２０９及び１８１９は、アドレス信号Ａ５〜Ａ１２のパッド１０２に入力されるアドレス信号Ａ５〜Ａ１２又はアドレス信号Ａ５〜Ａ１２に応じた信号のノイズを除去する。第２のノイズ除去回路２０９及び１８１９は、上位８ビット選択信号／ＵＢが上位８ビットのデータを選択している場合には動作状態になり、上位８ビット選択信号／ＵＢが上位８ビットのデータを選択していない場合には停止状態になる。また、第２のノイズ除去回路２０９及び１８１９は、下位８ビット選択信号／ＬＢが下位８ビットのデータを選択し、かつ上位８ビット選択信号／ＵＢが上位８ビットのデータを選択している場合には動作状態になる。

第３のノイズ除去回路２１０及び１６０３は、チップイネーブル信号／ＣＥのパッド１０２に入力されるチップイネーブル信号／ＣＥ又はチップイネーブル信号／ＣＥに応じた信号のノイズを除去する。第３のノイズ除去回路２１０及び１６０３は、下位８ビット選択信号／ＬＢが下位８ビットのデータを選択している場合には動作状態になり、下位８ビット選択信号／ＬＢが下位８ビットのデータを選択していない場合には停止状態になる。また、第３のノイズ除去回路２１０及び１６０３は、下位８ビット選択信号／ＬＢが下位８ビットのデータを選択し、かつ上位８ビット選択信号／ＵＢが上位８ビットのデータを選択している場合には動作状態になる。

図１８（Ａ）の第１のアドレス遷移検出器２０５ａは、アドレス信号Ａ０〜Ａ４，Ａ１３〜Ａ１７の遷移を検出し、第１のアドレス遷移検出信号を出力する。第１のノイズ除去回路１８０９は、第１のアドレス遷移検出器２０５ａが出力する第１のアドレス遷移検出信号のノイズを除去する。

図１８（Ｂ）の第２のアドレス遷移検出器２０５ｂは、アドレス信号Ａ５〜Ａ１２の遷移を検出し、第２のアドレス遷移検出信号を出力する。第２のノイズ除去回路１８１９は、第２のアドレス遷移検出器２０５ｂが出力する第２のアドレス遷移検出信号のノイズを除去する。

第１のノイズ除去回路２０８，１８０９及び第３のノイズ除去回路２１０，１６０３は、下位ビット選択信号／ＬＢに応じて動作状態又は停止状態になるので、低消費電力でノイズを除去することができる。第２のノイズ除去回路２０９及び１８１９は、上位ビット選択信号／ＵＢに応じて動作状態又は停止状態になるので、低消費電力でノイズを除去することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ チップ
１０２ パッド
２０１ メモリセルアレイ
２０２ データ読み出し回路
２０３，２０４ 出力制御ブロック
２０５ アドレス遷移検出器
２０６ タイミング制御回路
２０７ アドレス選択回路
２０８ 第１のノイズ除去回路
２０９ 第２のノイズ除去回路
２１０ 第３のノイズ除去回路

Claims (15)

1. 第１の辺及び第２の辺を有する半導体装置であって、
   前記第１の辺に設けられ、選択信号が第１のグループのデータを選択している場合には前記第１のグループのデータを出力し、前記選択信号が前記第１のグループのデータを選択していない場合には前記第１のグループのデータを出力しない第１のデータ出力端子と、
   前記第２の辺に設けられ、前記選択信号が第２のグループのデータを選択している場合には前記第２のグループのデータを出力し、前記選択信号が前記第２のグループのデータを選択していない場合には前記第２のグループのデータを出力しない第２のデータ出力端子と、
   前記第１の辺に設けられ、第１の信号を入力する第１の信号入力端子と、
   前記第１の信号入力端子に入力される前記第１の信号又は前記第１の信号に応じた信号のノイズを除去する第１のノイズ除去回路とを有し、
   前記第１のノイズ除去回路は、前記選択信号が前記第１のグループのデータを選択している場合には動作状態になり、前記選択信号が前記第１のグループのデータを選択していない場合には停止状態になることを特徴とする半導体装置。
2. 前記第１のノイズ除去回路は、前記選択信号が前記第１のグループのデータ及び前記第２のグループのデータを選択している場合には動作状態になることを特徴とする請求項１記載の半導体装置。
3. 前記第１の信号は、チップイネーブル信号であることを特徴とする請求項１又は２記載の半導体装置。
4. 前記第１の信号は、アドレス信号であることを特徴とする請求項１又は２記載の半導体装置。
5. さらに、前記アドレス信号の遷移を検出し、アドレス遷移検出信号を出力するアドレス遷移検出器を有し、
   前記第１のノイズ除去回路は、前記アドレス遷移検出信号のノイズを除去することを特徴とする請求項４記載の半導体装置。
6. さらに、前記第２の辺に設けられ、第２の信号を入力する第２の信号入力端子と、
   前記第２の信号入力端子に入力される前記第２の信号又は前記第２の信号に応じた信号のノイズを除去する第２のノイズ除去回路とを有し、
   前記第２のノイズ除去回路は、前記選択信号が前記第２のグループのデータを選択している場合には動作状態になり、前記選択信号が前記第２のグループのデータを選択していない場合には停止状態になることを特徴とする請求項１又は２記載の半導体装置。
7. 前記第２のノイズ除去回路は、前記選択信号が前記第１のグループのデータ及び前記第２のグループのデータを選択している場合には動作状態になることを特徴とする請求項６記載の半導体装置。
8. 前記第１の信号は、チップイネーブル信号であり、
   前記第２の信号は、アドレス信号であることを特徴とする請求項６又は７記載の半導体装置。
9. 前記第１の信号は、複数ビットのアドレス信号のうちの一部のビットのアドレス信号であり、
   前記第２の信号は、前記複数ビットのアドレス信号のうちの他の一部のビットのアドレス信号であることを特徴とする請求項６又は７記載の半導体装置。
10. さらに、前記第１の信号であるアドレス信号の遷移を検出し、第１のアドレス遷移検出信号を出力する第１のアドレス遷移検出器と、
    前記第２の信号であるアドレス信号の遷移を検出し、第２のアドレス遷移検出信号を出力する第２のアドレス遷移検出器とを有し、
    前記第１のノイズ除去回路は、前記第１のアドレス遷移検出信号のノイズを除去し、
    前記第２のノイズ除去回路は、前記第２のアドレス遷移検出信号のノイズを除去することを特徴とする請求項９記載の半導体装置。
11. さらに、前記第１の辺に設けられ、第３の信号を入力する第３の信号入力端子と、
    前記第３の信号入力端子に入力される前記第３の信号又は前記第３の信号に応じた信号のノイズを除去する第３のノイズ除去回路とを有し、
    前記第３のノイズ除去回路は、前記選択信号が前記第１のグループのデータを選択している場合には動作状態になり、前記選択信号が前記第１のグループのデータを選択していない場合には停止状態になることを特徴とする請求項６記載の半導体装置。
12. 前記第１の信号は、複数ビットのアドレス信号のうちの一部のビットのアドレス信号であり、
    前記第２の信号は、前記複数ビットのアドレス信号のうちの他の一部のビットのアドレス信号であり、
    前記第３の信号は、チップイネーブル信号であることを特徴とする請求項１１記載の半導体装置。
13. さらに、前記第１の信号であるアドレス信号の遷移を検出し、第１のアドレス遷移検出信号を出力する第１のアドレス遷移検出器と、
    前記第２の信号であるアドレス信号の遷移を検出し、第２のアドレス遷移検出信号を出力する第２のアドレス遷移検出器とを有し、
    前記第１のノイズ除去回路は、前記第１のアドレス遷移検出信号のノイズを除去し、
    前記第２のノイズ除去回路は、前記第２のアドレス遷移検出信号のノイズを除去することを特徴とする請求項１２記載の半導体装置。
14. 前記選択信号は、下位ビット選択信号及び上位ビット選択信号を有し、
    前記第１のデータ出力端子は、前記下位ビット選択信号が下位ビットのデータを選択している場合には前記下位ビットのデータを出力し、前記下位ビット選択信号が前記下位ビットのデータを選択していない場合には前記下位ビットのデータを出力せず、
    前記第２のデータ出力端子は、前記上位ビット選択信号が上位ビットのデータを選択している場合には前記上位ビットのデータを出力し、前記上位ビット選択信号が前記上位ビットのデータを選択していない場合には前記上位ビットのデータを出力せず、
    前記第１のノイズ除去回路は、前記下位ビット選択信号が前記下位ビットのデータを選択している場合には動作状態になり、前記下位ビット選択信号が前記下位ビットのデータを選択していない場合には停止状態になることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
15. 第１の辺及び第２の辺を有する半導体装置の制御方法であって、
    前記半導体装置は、
    前記第１の辺に設けられ、選択信号が第１のグループのデータを選択している場合には前記第１のグループのデータを出力し、前記選択信号が前記第１のグループのデータを選択していない場合には前記第１のグループのデータを出力しない第１のデータ出力端子と、
    前記第２の辺に設けられ、前記選択信号が第２のグループのデータを選択している場合には前記第２のグループのデータを出力し、前記選択信号が前記第２のグループのデータを選択していない場合には前記第２のグループのデータを出力しない第２のデータ出力端子と、
    前記第１の辺に設けられ、第１の信号を入力する第１の信号入力端子と、
    前記第１の信号入力端子に入力される前記第１の信号又は前記第１の信号に応じた信号のノイズを除去する第１のノイズ除去回路とを有し、
    前記第１のノイズ除去回路は、前記選択信号が前記第１のグループのデータを選択している場合には動作状態になり、
    前記第１のノイズ除去回路は、前記選択信号が前記第１のグループのデータを選択していない場合には停止状態になることを特徴とする半導体装置の制御方法。

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