JP2012109021A - 識別情報を有するメモリ装置 - Google Patents

Abstract

【課題】メモリ装置に関する所定の情報、すなわち製造工場、製造日、ウェーハ番号、ウェーハ上の座標等を含む情報格納手段を有するメモリ装置を提供する。
【解決手段】複数個のバンクを含むメモリ装置において、各バンク０〜３が、アドレス信号を受信してデコーディングするプリデコーダ１１と、メモリ装置に関する情報を格納する情報格納手段１２と、情報格納手段１２から出力される情報を受信する入出力ラインドライバ１３と、入出力ラインドライバ１３の出力信号を受信するデータ出力ドライバ１４と、データ出力ドライバ１４の出力信号を受信するデータパッドＤＱ０とを備え、情報格納手段１２が、プリデコーダ１１の出力信号を受信してメモリ装置に関する情報を出力し、情報格納手段１２内に格納されたメモリ装置に関する情報が、メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。
【選択図】図１

Description

本発明は、識別情報を有するメモリ装置に関し、特に、欠陥アドレス、製造工場、製造日、ウェーハ番号、ウェーハ上の座標などのメモリ装置に関する所定の情報を格納する記憶手段を備えたメモリ装置に関する。

一般に、パッケージングが終了したメモリ装置に欠陥がある場合、そのようなメモリ装置と同時に製造された他のメモリ装置にも同様な欠陥がある可能性がある。したがって、それらの他のメモリ装置に対してもテストを行う必要がある。

ところが、従来のメモリ装置の場合には、各メモリ装置に関する情報、例えば、欠陥アドレス、製造工場、製造日、ウェーハ番号、ウェーハ上の座標等を判断する方法がなかった。そのために、複数個のメモリ装置の中から欠陥があると推測されるメモリ装置を正確に識別することが極めて難しかった。また、識別に、多くの時間を要するという問題があった。

本発明は、上述した問題を解決するためになされたもので、メモリ装置に関する情報を格納する情報格納手段を有するメモリ装置を提供することを目的としている。

また、本発明は、テストモードの際に、情報格納手段に格納された情報を読み出すことができる所定のアドレス信号を印加して、情報格納装置に格納された情報を読み出すことにより、パッケージング後にも、メモリ装置に関する情報を容易に読み取ることができる技術を提供することを目的としている。

本発明に係る複数個のバンクを含むメモリ装置は、各バンクが、アドレス信号を受信してデコーディングするプリデコーダと、前記メモリ装置に関する情報を格納する情報格納手段と、該情報格納手段から出力される情報を受信する入出力ラインドライバと、該入出力ラインドライバの出力信号を受信するデータ出力ドライバと、該データ出力ドライバの出力信号を受信するデータパッドとを備え、前記情報格納手段が、前記プリデコーダの出力信号を受信して前記メモリ装置に関する情報を出力し、前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。

また、本発明に係るメモリ装置は、複数個のバンクを含むメモリ装置であって、各前記バンクが、アドレス信号を受信してデコーディングするプリデコーダと、前記メモリ装置に関する情報を格納する情報格納手段と、前記情報格納手段から出力される情報を受信する入出力ラインドライバと、前記入出力ラインドライバの出力信号を受信するパイプラッチと、該パイプラッチの出力信号を受信し、印加される所定の出力制御信号に応答して情報を出力するデータ出力ドライバと、該データ出力ドライバの出力信号を受信して外部に出力するデータパッドとを備え、テストモード時に、前記情報格納手段の出力信号を、前記メモリ装置の情報として用い、前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。

上記のように、本発明に係るメモリ装置によれば、テストモード時に、情報格納手段に格納されている情報を読み出すことにより、メモリ装置が製造された製造日、製造工程ライン、ウェーハ番号、ウェーハ上の位置などが正確に識別することができる。したがって、チップIＤを用いて、製造に関する特定の位置情報を簡単に確認することができ、特性に関する情報を容易に認識することができるという効果が得られる。

本発明の第１の実施の形態に係る、情報を格納する機能を有するメモリ装置の構成を示すブロック図である。 図１に示したプリデコーダの一例を示す回路図である。 図１に示した情報格納手段の一例を示す回路図である。 図１に示した入出力ラインドライバの一例を示す回路図である。 ４つのバンクを有するＳＤＲＡＭのテストモード時における動作を説明するタイミングチャートである。 ８つのバンクを有するＳＤＲＡＭのテストモード時における動作を説明するタイミングチャートである。 本発明の第２の実施の形態に係る、情報を格納する機能を有するメモリ装置の構成を示すブロック図である。 図７に示したＤＤＲ ＳＤＲＡＭで使われる、４つのバンクを有するカラムアドレス用プリデコーダの一例を示す回路図である。 図７に示した情報格納手段の一例を示す回路図である。 図７に示した入出力ラインドライバ一例を示す回路図である。 図７〜図１０に示した、４つのバンクを有するＤＤＲ ＳＤＲＡＭの動作を示すタイミングチャートである。 ８つのバンクを有するＤＤＲ ＳＤＲＡＭの動作を示すタイミングチャートである。 ４つのバンクを有するＤＤＲ２ ＳＤＲＡＭのプリデコーダの一例を示す回路図である。 ４つのバンクを有するＤＤＲ２ ＳＤＲＡＭの情報格納手段の一例を示す回路図である。 ４つのバンクを有するＤＤＲ ＳＤＲＡＭの入出力ラインドライバの一例を示す回路図である。

以下、図面を参照し、本発明の実施の形態に係るメモリ装置を、より具体的に説明する。

図１は、本発明の第１の実施の形態に係る、情報を格納する機能を有するメモリ装置の構成を示すブロック図である。なお、図１に示したメモリ装置は、４バンクＳＤＲＡＭメモリ装置である。

図１に示したメモリ装置は、バンク０〜バンク３を備え、バンク０〜バンク３のそれぞれが、対応する情報格納部１０１〜１０４と、データ出力ドライバ（ＤＯＵＴドライバ）１４〜１７と、データパッドＤＱ０〜ＤＱ３とを備えている。データ出力コントローラ１８は、データ出力ドライバ１４〜１７の動作を制御する。

バンク１〜バンク３に関する情報格納部１０２〜１０４の各構成は、バンク０に関する情報格納部１０１の構成と同じであるので、以下においては、バンク０に関する情報格納部１０１について説明する。

情報格納部１０１は、カラムアドレス信号を受信するプリデコーダ１１と、プリデコーダ１１の出力信号を受信する情報格納手段（ヒューズセット）１２と、情報格納手段１２から出力される情報をメモリ装置のグローバル入出力ラインに伝送するための入出力ラインドライバ（ＧＩＯドライバ）１３とを備えている。ここで、情報格納部１０１は、メモリ装置用に一般的に使われているバンクの一部分として形成されるか又は周辺回路領域に形成される。すなわち、情報格納手段１２は、メモリセルアレイのデータ格納手段を意味する。

以下、図２〜図４を参照し、図１に示したプリデコーダ１１、情報格納手段１２及び入出力ラインドライバ１３について、それぞれの構成を説明する。

図２は、図１に示したプリデコーダ１１の一例を示す回路図である。図２に示したプリデコーダ１１は、メモリ装置に関する識別情報(ID information)を検出するテストモード時に使われるプリデコーダとして動作する。

図示したように、プリデコーダ１１は、カラムアドレス信号ｃｏｌ＿ｙ０、ｃｏｌ＿ｙ１、ｃｏｌ＿ｙ２を受信し、これらをプリデコーディングされたアドレス信号ｃｏｌ＿ｙ０１２<０>、ｃｏｌ＿ｙ０１２<１>、ｃｏｌ＿ｙ０１２<２>、ｃｏｌ＿ｙ０１２<３>、ｃｏｌ＿ｙ０１２<４>、ｃｏｌ＿ｙ０１２<５>、ｃｏｌ＿ｙ０１２<６>、ｃｏｌ＿ｙ０１２<７>として出力する。

図２において、カラムアドレス信号ｃｏｌ＿ｙ０ｂ、ｃｏｌ＿ｙ１ｂ、ｃｏｌ＿ｙ２ｂは、各々カラムアドレス信号ｃｏｌ＿ｙ０、ｃｏｌ＿ｙ１、ｃｏｌ＿ｙ２の反転信号である。

図２から、プリデコーダ１１は、読取命令時に印加されるカラムアドレス信号をデコーディングし、デコーディングされたカラムアドレス信号によって、情報格納手段に格納されているデータを選択することができることが分かる。

図３は、図１に示した情報格納手段１２の一例を示す回路図である。図３に示した情報格納手段１２は、電源端子ＶＤＤとノードａとの間に接続されたｐＭＯＳトランジスタＰ８１と、ノードａと接地との間に並列に接続された複数個（図３に示した例では８個）のヒューズ手段Ｒ０−Ｎ８０、Ｒ１−Ｎ８１、Ｒ２−Ｎ８２、Ｒ３−Ｎ８３、Ｒ４−Ｎ８４、Ｒ５−Ｎ８５、Ｒ６−Ｎ８６、Ｒ７−Ｎ８７とを備えている。図３において、ｐＭＯＳトランジスタＰ８１のゲートには、制御信号イネーブルが印加される。

ヒューズ手段Ｒ０−Ｎ８０は、ヒューズＲ０とｎＭＯＳトランジスタＮ８０とを備え、ｎＭＯＳトランジスタＮ８０のゲートには、デコーディングされたカラムアドレス信号ｃｏｌ＿ｙ０１２<０>が印加される。

図３に示したように、ヒューズ手段Ｒ１−Ｎ８１は、ヒューズＲ１とｎＭＯＳトランジスタＮ８１とを備え、ｎＭＯＳトランジスタＮ８１のゲートには、デコーディングされたカラムアドレス信号ｃｏｌ＿ｙ０１２<１>が印加される。また、ヒューズ手段Ｒ２−Ｎ８２は、ヒューズＲ２とｎＭＯＳトランジスタＮ８２とを備え、ｎＭＯＳトランジスタＮ８２のゲートには、デコーディングされたカラムアドレス信号ｃｏｌ＿ｙ０１２<２>が印加される。

同様に、ヒューズ手段Ｒ３−Ｎ８３〜Ｒ７−Ｎ７は、それぞれ対応するヒューズＲ３〜Ｒ７とｎＭＯＳトランジスタＮ８３〜Ｎ８７とを備え、ｎＭＯＳトランジスタＮ８３〜Ｎ８７のそれぞれのゲートには、対応するデコーディングされたカラムアドレス信号ｃｏｌ＿ｙ０１２<３>〜ｃｏｌ＿ｙ０１２<７>が印加される。

ノードａ上の信号はインバータＩＮＶ８１に印加され、インバータＩＮＶ８１の出力信号はインバータＩＮＶ８２に印加される。ナンドゲートＮＡＮＤ８１は、インバータＩＮＶ８２の出力信号と制御信号ｔｍ＿ｄｉｅｉｄとを受信する。制御信号ｔｍ＿ｄｉｅｉｄは、テストモード時に印加される信号であって、メモリ装置のダイの識別情報を検出するためのテストモード信号である。ナンドゲートＮＡＮＤ８１の出力信号は、インバータＩＮＶ８３に印加される。インバータＩＮＶ８３の出力信号はｙｉｄである。ｐＭＯＳトランジスタＰ８２及びインバータＩＮＶ８４は、ノードａの初期電位をハイレベルに維持する機能を備えている。

以下、図３に示した情報格納手段１２の動作を説明する。

テストモード時には、テストモード信号ｔｍ＿ｄｉｅｉｄ及び制御信号イネーブルが、ハイレベルにイネーブルされる。

次に、例えば、読取命令時に印加されるカラムアドレス信号ｃｏｌ＿ｙ２、ｃｏｌ＿ｙ１、ｃｏｌ＿ｙ０が、それぞれＬ、Ｌ、Ｈの場合、プリデコーダの出力信号ｃｏｌ＿ｙ０１２<１>がハイレベルにイネーブルされる。

その結果、ｎＭＯＳトランジスタＮ８１がターンオンされた状態になる。その際、ヒューズＲ１がカットされている状態であれば、インバータＩＮＶ８３の出力信号ｙｉｄはハイレベルである。一方、ヒューズＲ１がカットされていない状態であれば、インバータＩＮＶ８３の出力信号ｙｉｄはローレベルである。このように、ヒューズのカッティング状態として、所定の情報を格納することができる。

図４は、図１に示した入出力ラインドライバ１３の一例を示す回路図である。図４に示した入出力ラインドライバ１３は、図３に示した情報格納手段の出力信号ｙｉｄを受信するバッファＩＮＶ９１、ＩＮＶ９２と、テストモード信号ｔｍ＿ｄｉｅｉｄとバッファＩＮＶ９１、ＩＮＶ９２の出力信号とを受信するナンドゲートＮＡＮＤ９１と、テストモード信号の反転信号ｔｍ＿ｄｉｅｉｄｂとバッファＩＮＶ９１、ＩＮＶ９２の出力信号とを受信するノアゲートＮＯＲ９１と、電源端子ＶＤＤとノードｂとの間に接続されたプルアップトランジスタＰ９１と、ノードｂと接地端子ＶＳＳとの間に接続されたプルダウントランジスタＮ９１とを備えている。ナンドゲートＮＡＮＤ９１の出力側は、プルアップトランジスタＰ９１のゲートと接続され、ノアゲートＮＯＲ９１の出力側は、プルダウントランジスタＮ９１のゲートに接続され、ノードｂは、入出力ラインドライバへの出力部となっている。

図４に示した回路の動作は、次の通りである。テストモードの際、テストモード信号ｔｍ＿ｄｉｅｉｄはハイレベルに維持され、テストモード信号ｔｍ＿ｄｉｅｉｄｂはローレベルに維持される。したがって、図３を参照して説明した情報格納手段１２の出力信号ｙｉｄがハイレベルの場合、ノードｂの出力信号ｇｉｏ＿ｂａはハイレベルである。一方、情報格納手段１２の出力信号ｙｉｄがローレベルの場合、ノードｂの出力信号ｇｉｏ＿ｂａはローレベルである。この出力信号ｇｉｏ＿ｂａは、メモリ装置のグローバル入出力ラインに伝送される。

以下、図５及び図６に示すタイミングチャートを参照して、図１〜図４に示した本発明の実施の形態に係るメモリ装置の動作を説明する。

図５は、４つのバンクを有するＳＤＲＡＭのテストモード時における動作を説明するタイミングチャートであり、ＣＡＳ待ち時間(CAS latency)が２、バースト長さが８の場合である。

図５において、符号ＭＲＳは、メモリ装置に関する識別情報を読み出すためのテストモード時に、命令語を発生させるモードレジスタセットを示している。このＭＲＳから発生された命令に対応して、アドレスピンＡ７がハイレベルとなってテストモードが遂行される。

ＡＣＴ命令によりローアドレス信号ＲＡが印加され、ＲＤｎ命令によりカラムアドレス信号ＣＡ０が印加される。ここで、カラムアドレス信号ＣＡ０は、テストモード時に、情報格納手段１２に格納されているデータを指定するアドレスである。

図５において、“L０〜L１４”、“Ｗ０〜Ｗ４”、“Ｘ０〜Ｘ５”及び“Ｙ０〜Ｙ５”は、情報格納手段１２のヒューズに格納されているデータを示す。ここで、“L０〜L１４”には、製造日、製造工場、製造ラインなどを示す情報が格納される。“Ｗ０〜Ｗ４”には、ウェーハの番号についての情報が格納される。“Ｘ０〜Ｘ５”には、ウェーハ上のＸ座標に関する情報が格納され、“Ｙ０〜Ｙ５”には、ウェーハ上のＹ座標に関する情報が格納される。

図５を参照すると、各情報格納手段１２は、８つのヒューズＲ０〜Ｒ７（図３参照）を備えている。したがって、図１に示した４バンクメモリ装置は、３２のヒューズを備えていることになる。その結果に、３２のヒューズに格納されたデータを組み合せることにより、２３２の状態を表すことができる。

したがって、“L０〜L１４”と関連する１５のヒューズを用いることにより、３２７６８の状態を表すことができる。また、“Ｗ０〜Ｗ４”と関連する５つのヒューズを用いることにより、３２の状態を表すことができる。また、ウェーハ上のＸ座標を表す６つのヒューズと、Ｙ座標を表す６つのヒューズとを用いることにより、４０９６の座標を表すことができる。

以下、図５に示したタイミングチャートをさらに具体的に説明する。前述のように、プリデコーダによりデコードされたカラムアドレス信号に従って選択されたトランジスタのヒューズがカットされている状態の場合、データ（信号）はハイレベルである。また、プリデコーダによりデコードされたカラムアドレス信号に従って選択されたトランジスタのヒューズがカットされていない状態の場合、データ（信号）はローレベルである。

したがって、データパッドＤＱ０に出力されるデータＬ０、Ｌ４、Ｌ８、Ｌ１２、Ｗ１、Ｘ０、Ｘ４、Ｙ２と、データパッドＤＱ１に出力されるデータＬ１、Ｌ５、Ｌ９、Ｌ１３、Ｗ２、Ｘ１、Ｘ５、Ｙ３と、データパッドＤＱ２に出力されるデータＬ２、Ｌ６、Ｌ１０、Ｌ１４、Ｗ３、Ｘ２、Ｙ０、Ｙ４と、データパッドＤＱ３に出力されるデータＬ３、Ｌ７、Ｌ１１、Ｗ０、Ｗ４、Ｘ３、Ｙ１、Ｙ５とから、メモリ装置固有の識別情報が得られる。

図６は、８つのバンクを有するＳＤＲＡＭのテストモード時における動作を説明するタイミングチャートであり、ＣＡＳ待ち時間が２、バースト長さが４の場合を示している。図６に示したタイミングチャートは、各情報格納手段１２が４つのヒューズを備えている点を除くと、動作が図５に示した場合と同じである。

図７は、メモリ装置に関する情報を格納する機能を有する本発明の第２の実施の形態に係るメモリ装置の構成を示すブロック図である。なお、図７に示したメモリ装置は、４バンクＤＤＲＳＤＲＡＭメモリ装置である。

図７に示したメモリ装置は、偶数のデータと奇数のデータとを区分するために、入出力ラインドライバ（ＧＩＯドライバ）とデータ出力ドライバ（ＤＯＵＴドライバ）との間に、さらにマルチプレクサ（ＭＵＸ）とパイプラッチとを備えており、この点を除くと、構成が図１に示したメモリ装置と同じである。データ出力コントローラは、マルチプレクサ（ＭＵＸ）、パイプラッチ及びデータ出力ドライバ（ＤＯＵＴドライバ）の動作を制御する。

図７に示した情報格納部（ヒュ−ズセット）の構成は、図１に示した情報格納部の構成と同じであるので、具体的な説明を省略する。

以下、図８〜図１０を参照し、図７に示したバンクの構成要素（プリデコーダ、情報格納手段及び入出力ラインドライバ）を説明する。

図８は、図７に示したＤＤＲ ＳＤＲＡＭに使われる４つのバンクを有するカラムアドレス用プリデコーダを示す回路図である。図８に示したプリデコーダは、メモリ装置に関する識別情報を検出するためのテストモード時に使われるプリデコーダである。

図示したように、プリデコーダは、カラムアドレス信号ｃｏｌ＿ｙ１、ｃｏｌ＿ｙ２を受信して、プリデコーディングされたアドレス信号ｃｏｌ＿ｙ０１２<０>、ｃｏｌ＿ｙ０１２<１>、ｃｏｌ＿ｙ０１２<２>、ｃｏｌ＿ｙ０１２<３>を出力する。なお、図８において、カラムアドレス信号ｃｏｌ＿ｙ１ｂ、ｃｏｌ＿ｙ２ｂは、各々、カラムアドレス信号ｃｏｌ＿ｙ１、ｃｏｌ＿ｙ２の反転信号である。

図８に示したプリデコーダの読取命令時に印加されるカラムアドレス信号をデコーディングしたカラムアドレスによって、情報格納手段に格納されているデータが選択される。

図９は、図７に示した情報格納手段の一例を示す回路図である。図９に示した情報格納手段の基本構成は、図３に示した情報格納手段の場合と同じである。ただし、ＤＤＲＳＤＲＡＭの特性上、図９から分かるように、各情報格納手段は、偶数のブロックと奇数のブロックとを含んでいる。なお、図９に示した制御信号等は、図３の場合と同じであるので、関連する説明を省略する。

図１０は、図７に示した入出力ラインドライバを示す回路図である。図１０に示した入出力ラインドライバの基本構成は、図４に示した入出力ラインドライバの場合と同じである。

図１０において、左側の入出力ラインドライバは、図９の左側に示した偶数ブロック用情報格納手段の出力信号を受信する。また、図１０において、右側の入出力ラインドライバは、図９の右側に示した奇数ブロック用情報格納手段の出力信号を受信する。図１０に示した入出力ラインドライバの動作は図４の場合と同じであり、図１０で使われる制御信号は図４で使われるものと同じである。

図１１は、図７〜図１０に示したＤＤＲ ＳＤＲＡＭの動作を示すタイミングチャートである。図１１はＣＡＳ待ち時間が２、バースト長さが８の場合であり、４つのバンクを有するＤＤＲＳＤＲＡＭの動作を示している。

クロック信号（ＣＬＫ）の立上りエッジと立下りエッジとに同期してデータが処理される点を除くと、動作は図５の場合と実質的に同じである。

図１２は、ＤＤＲ ＳＤＲＡＭの動作を示すタイミングチャートである。なお、図１２は、ＣＡＳ待ち時間が２、バースト長さが４であり、８つのバンクを有するＤＤＲＳＤＲＡＭの動作を示している。クロック信号（ＣＬＫ）の立上りエッジと立下りエッジとに同期してデータが処理されるという点を除くと、動作は図６の場合と実質的に同じである。

図１３〜図１５は、ＤＤＲ２ ＳＤＲＡＭにおいても、本発明の技術的思想を実現可能なことを説明するための回路図であり、図１３は、４つのバンクを有するＤＤＲ２ＳＤＲＡＭのプリデコーダ、図１４は、４つのサブ回路を備えた、各バンクに使われる情報格納手段、図１５は、４つのサブ回路を備えた、各バンクに使われる入出力ラインドライバを示している。なお、図１４に示した各サブ回路と図１５に示した各サブ回路とは、それぞれ対応している。

テストモードの際、図１３〜図１５に示した回路の基本動作は、メインクロック信号の１周期の間に４つのデータを処理することを除くと、前述の図１及び図７に示した４バンクＳＤＲＡＭの場合と同じである。

一方、本発明の実施の形態については、ＳＤＲＡＭ及びＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭなどを例として説明したが、これは他のタイプのメモリ装置にも容易に適用できる。また、４バンク及び８バンクを例として回路を示したが、これは他のバンク数であっても容易に適用できることが明らかである。

１１ プリデコーダ
１２ ヒューズセット
１３ 入出力ラインドライバ（ＧＩＤドライバ）
１４、１５、１６、１７ データ出力ドライバ（ＤＯＵＴドライバ）
１８ データ出力コントローラ

Claims (9)

1. 複数個のバンクを含むメモリ装置において、
   各前記バンクが、
   アドレス信号を受信してデコーディングするプリデコーダと、
   前記メモリ装置に関する情報を格納する情報格納手段と、
   該情報格納手段から出力される情報を受信する入出力ラインドライバと、
   該入出力ラインドライバの出力信号を受信するデータ出力ドライバと、
   該データ出力ドライバの出力信号を受信するデータパッドとを備え、
   前記情報格納手段が、前記プリデコーダの出力信号を受信して前記メモリ装置に関する情報を出力し、
   前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されていることを特徴とするメモリ装置。
2. 前記情報格納手段が、
   電源端子と第１ノードとの間に接続された第１トランジスタと、
   前記第１ノードと接地との間に接続されたＮ個のヒューズ手段とを備え、
   前記第１トランジスタのゲートに、前記電源端子に印加される電圧を前記第１ノードに伝達するための制御信号が印加され、
   前記プリデコーダの出力信号により、各前記ヒューズ手段に格納されている情報を出力するように構成されていることを特徴とする請求項１に記載のメモリ装置。
3. 各前記ヒューズ手段が、
   前記第１ノードと接地との間に、前記第１ノード側から順に接続されたヒューズ及び第２トランジスタを備え、
   該第２トランジスタのゲートが、前記プリデコーダの出力信号を受信し、
   前記プリデコーダの出力信号により前記第２トランジスタがターンオンされた際に、前記ヒューズがカットされている場合には、前記情報格納手段がハイレベルの信号を出力し、
   前記プリデコーダの出力信号により前記第２トランジスタがターンオンされた際に、前記ヒューズがカットされていない場合には、前記情報格納手段がローレベルの信号を出力するように構成されていることを特徴とする請求項２に記載のメモリ装置。
4. 前記入出力ラインドライバが、
   前記情報格納手段の出力信号を受信するバッファと、
   前記テストモード信号及び前記バッファの出力信号を受信するナンドゲートと、
   前記テストモード信号の反転信号及び前記バッファの出力信号を受信するノアゲートと、
   電源端子と前記第２ノードとの間に接続されたプルアップトランジスタと、
   前記第２ノードと前記接地との間に接続されたプルダウントランジスタとを備え、
   前記ナンドゲートの出力側が前記プルアップトランジスタのゲートに接続され、
   前記ノアゲートの出力側が前記プルダウントランジスタのゲートに接続され、
   前記第２ノードが、前記入出力ラインドライバの出力部となっていることを特徴とする請求項３に記載のメモリ装置。
5. 複数個のバンクを含むメモリ装置において、
   各前記バンクが、
   アドレス信号を受信してデコーディングするプリデコーダと、
   前記メモリ装置に関する情報を格納する情報格納手段と、
   該情報格納手段から出力される情報を受信する入出力ラインドライバと、
   該入出力ラインドライバの出力信号を受信するパイプラッチと、
   該パイプラッチの出力信号を受信し、印加される所定の出力制御信号に応答して情報を出力するデータ出力ドライバと、
   該データ出力ドライバの出力信号を受信して外部に出力するデータパッドとを備え、
   テストモード時に、前記情報格納手段の出力信号を、前記メモリ装置の情報として用い、
   前記情報格納手段内に格納された前記メモリ装置に関する情報が、前記メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されていることを特徴とするメモリ装置。
6. 前記情報格納手段が、前記メモリ装置のバンク数に比例して設けられていることを特徴とする請求項５に記載のメモリ装置。
7. 前記情報格納手段が、
   電源端子と第１ノードとの間に接続された第１トランジスタと、
   前記第１ノードと接地との間に接続されたＮ個のヒューズ手段とを備え、
   前記第１トランジスタのゲートに、前記電源端子に印加される電圧を前記第１ノードに伝達するための制御信号が印加され、
   前記プリデコーダの出力信号により、各前記ヒューズ手段に格納された情報を出力するように構成されていることを特徴とする請求項５に記載のメモリ装置。
8. 各前記ヒューズ手段が、
   前記第１ノードと前記接地との間に、前記第１ノード側から順に接続されたヒューズ及び第２トランジスタを備え、
   該第２トランジスタのゲートが、前記プリデコーダの出力信号を受信し、
   前記プリデコーダの出力信号により前記第２トランジスタがターンオンされた際に、前記ヒューズがカットされている場合には、前記情報格納手段がハイレベルの信号を出力し、
   前記プリデコーダの出力信号により前記第２トランジスタがターンオンされた際に、前記ヒューズがカットされていない場合には、前記情報格納手段がローレベルの信号を出力するように構成されていることを特徴とする請求項７に記載のメモリ装置。
9. 前記入出力ラインドライバが、
   前記情報格納手段の出力信号を受信するバッファと、
   前記テストモード信号及び前記バッファの出力信号を受信するナンドゲートと、
   前記テストモード信号の反転信号及び前記バッファの出力信号を受信するノアゲートと、
   電源端子と第２ノードとの間に接続されたプルアップトランジスタと、
   前記第２ノードと接地との間に接続されたプルダウントランジスタとを備え、
   前記ナンドゲートの出力側が、前記プルアップトランジスタのゲートに接続され、
   前記ノアゲートの出力側が、前記プルダウントランジスタのゲートに接続され、
   前記第２ノードが、前記入出力ラインドライバの出力部となっていることを特徴とする請求項５に記載のメモリ装置。

Images