JPH0729366A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明はＥＤＯ仕様の×１品と×４品のＤＲＡ
Ｍの双方に対し使用して、規格を満足させ得る出力制御
回路を提供することを目的とする。 【構成】出力制御回路２０は、データ入力ピンとデータ
出力ピンとが独立して形成されるＤＲＡＭ２５と、デー
タ入力ピンとデータ出力ピンとが共通のピンで構成され
るＤＲＡＭ２６とに使用される。読み出し動作時には出
力バッファ回路１２から出力信号Ｄout を出力させる信
号ＳＧ１が出力制御回路２０から出力される。書き込み
動作時には信号ＳＧ１と、出力信号Ｄout をハイインピ
ーダンス化させる信号ＳＧ２とのいずれかが出力制御回
路２０から出力される。出力制御回路２０がＤＲＡＭ２
５，２６のいずれに使用されるかを設定する信号ＭＬＴ
Ｈが入力され、ＤＲＡＭ２５に使用したとき、書き込み
動作の開始を制御する制御信号ＷＥによる信号ＳＧ２の
出力を無効化する無効化回路２７が備えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＥＤＯ（Extended D
ata Out ）仕様と呼ばれる拡張出力モードを備えた半導
体記憶装置に関するものである。

【０００２】近年のマイコンシステムにおける中央処理
装置（ＣＰＵ）の動作速度は益々高速化されているた
め、このようなマイコンシステムで使用される半導体記
憶装置においてもその動作を高速化する必要がある。こ
のような半導体記憶装置では、その動作速度を向上させ
た高速ページ仕様と、動作の高速化を図りながら読み出
しデータの有効出力時間を拡張して、確実な読み出し動
作を行うようにしたＥＤＯ仕様とが実用化されている。
そして、このような高速ページ仕様の半導体記憶装置
と、ＥＤＯ仕様の半導体記憶装置とを互いに代替可能と
するために、各半導体記憶装置を制御するための制御信
号の仕様を共通化することが必要となっている。

【０００３】

【従来の技術】図６に４本の入出力ピンを備えたＤＲＡ
Ｍ（以下、×４品という）の基本的構成を示す。すなわ
ち、外部回路から入力されるアドレス信号Ａ０〜Ａｎは
ロウアドレスバッファ１及びコラムアドレスバッファ２
に入力される。

【０００４】外部回路から入力される制御信号ＲＡＳは
ＲＡＳ入力バッファ回路３に入力され、同じく外部回路
から入力される制御信号ＣＡＳはＣＡＳ入力バッファ回
路４に入力される。

【０００５】外部回路から入力される制御信号ＷＥはＷ
Ｅ入力バッファ回路５に入力され、同じく外部回路から
入力される制御信号ＯＥはＯＥ入力バッファ回路６に入
力される。

【０００６】前記ロウアドレスバッファ１は前記ＲＡＳ
入力バッファ回路３から出力される制御信号ＲＡＳＸに
基づいて動作し、前記アドレス信号Ａ０〜Ａｎをラッチ
してロウデコーダ７に出力する。

【０００７】前記コラムアドレスバッファ２は前記ＣＡ
Ｓ入力バッファ回路４から出力される制御信号ＣＳＳＸ
に基づいて動作し、前記アドレス信号Ａ０〜Ａｎをラッ
チしてコラムデコーダ８に出力する。そして、ロウデコ
ーダ７及びコラムデコーダ８に入力されたアドレス信号
Ａ０〜Ａｎに基づいて、メモリセル９内の特定の記憶セ
ルが選択される。

【０００８】前記メモリセル９の各コラムにはセンスア
ンプ及びＩ／Ｏゲート１０が接続され、セル情報の読み
出し動作時には選択された記憶セルから読みだされたセ
ル情報がセンスアンプ及びＩ／Ｏゲート１０を介してデ
ータ出力バッファ回路１２に出力される。

【０００９】前記データ出力バッファ回路１２の動作を
制御する出力制御回路１１には前記ＯＥ入力バッファ回
路６から出力される制御信号ＯＥＮＸと、前記ＷＥ入力
バッファ回路５から出力される制御信号ＷＥＤＸと、前
記制御信号ＲＡＳＸ，ＣＳＳＸが入力される。そして、
前記出力制御回路１１は各制御信号に基づいて動作して
前記データ出力バッファ回路１２を制御し、同データ出
力バッファ回路１２はその制御信号に基づいて、読み出
されたセル情報をデータ出力バッファ回路１２を介して
出力データＤout として出力する。

【００１０】前記ＷＥ入力バッファ回路５から出力され
る制御信号ＷＥＤＸは入力制御回路１２ａにも出力され
る。前記入力制御回路１２ａは同制御信号ＷＥＤＸに基
づいて動作してデータ入力バッファ回路１３を制御し、
同データ入力バッファ回路１３はその制御に基づいて、
外部回路から入力される入力データＤinを前記センスア
ンプ及びＩ／Ｏゲート１０に出力する。そして、前記セ
ンスアンプ及びＩ／Ｏゲート１０は選択された記憶セル
に対し書き込み動作を行う。

【００１１】前記×４品のＤＲＡＭを構成するチップ１
４のピン配置の一例を図８に従って説明する。前記チッ
プ１４には２４本の入出力ピンが設けられ、電源Ｖccを
供給するための２本のピンと、電源Ｖssを供給するため
の２本のピンと、前記制御信号ＲＡＳ，ＣＡＳ，ＷＥ，
ＯＥを入力するための各１本ずつのピンと、アドレス信
号Ａ０〜Ａ１１を入力するための１２本のピンと、前記
入力データＤinの入力と、前記出力データＤout の出力
とを行うための４本の入出力ピンＤＱ１〜ＤＱ４とから
構成される。

【００１２】次に、各１本の入出力ピンを備えたＤＲＡ
Ｍ（以下、×１品という）の基本的構成を図７に示す。
このＤＲＡＭの構成は前記×４品のＤＲＡＭから前記制
御信号ＯＥを入力するためのＯＥ入力バッファ回路６を
除いた構成である。そして、その他の構成は同一である
ので、その同一構成部分は前記×４品と同一符号を付し
てその説明を省略する。

【００１３】前記×１品のＤＲＡＭを構成するチップ１
５のピン配置の一例を図９に従って説明する。このチッ
プ１５は前記×４品のＤＲＡＭのチップ１４と同一のパ
ッケージで構成されて、２４本の入出力ピンが設けられ
ている。

【００１４】その入出力ピンは、電源Ｖccを供給するた
めの２本のピンと、電源Ｖssを供給するための２本のピ
ンと、前記制御信号ＲＡＳ，ＣＡＳ，ＷＥを入力するた
めの各１本ずつのピンと、アドレス信号Ａ０〜Ａ１１を
入力するための１２本のピンと、前記入力データＤinを
入力するための１本のピンと、前記出力データＤoutを
出力するための１本のピンと、３本の空きピンＮＣとか
ら構成される。

【００１５】前記ＲＡＳ入力バッファ回路３は図１０に
示すように２段のインバータ回路１６ａ，１６ｂが直列
に接続され、同インバータ回路１６ａに前記制御信号Ｒ
ＡＳが入力され、前記インバータ回路１６ｂから前記制
御信号ＲＡＳＸが出力される。

【００１６】前記ＣＡＳ入力バッファ回路４は図１１に
示すように２段のインバータ回路１６ｃ，１６ｄが直列
に接続され、同インバータ回路１６ｃに前記制御信号Ｃ
ＡＳが入力され、前記インバータ回路１６ｄから前記制
御信号ＣＳＳＸが出力される。

【００１７】前記ＯＥ入力バッファ回路６は図１２に示
すように２段のインバータ回路１６ｅ，１６ｆが直列に
接続され、同インバータ回路１６ｅに前記制御信号ＯＥ
が入力され、前記インバータ回路１６ｆから前記制御信
号ＯＥＮＸが出力される。

【００１８】前記ＷＥ入力バッファ回路５は図１３に示
すように前記制御信号ＷＥがＮＡＮＤ回路１７ａの一方
の入力端子に入力され、前記ＣＡＳ入力バッファ回路４
から出力される制御信号ＣＳＳＸがインバータ回路１６
ｑを介してＮＡＮＤ回路１７ｂの一方の入力端子に入力
されている。

【００１９】前記ＮＡＮＤ回路１７ａの出力信号は前記
ＮＡＮＤ回路１７ｂの他方の入力端子に入力され、前記
ＮＡＮＤ回路１７ｂの出力信号ＷＬＡＴは前記ＮＡＮＤ
回路１７ａの他方の入力端子に入力されている。

【００２０】そして、前記ＮＡＮＤ回路１７ａの出力信
号がインバータ回路１６ｈで反転されて制御信号ＷＥＤ
Ｘとして出力される。このような構成により、制御信号
ＷＥがＬレベルとなると、ＮＡＮＤ回路１７ａの出力信
号はＨレベルとなり、インバータ回路１６ｈから出力さ
れる制御信号ＷＥＤＸはＬレベルとなる。

【００２１】このとき、前記制御信号ＣＳＳＸがＬレベ
ルであれば、インバータ回路１６ｇの出力信号がＨレベ
ルとなり、ＮＡＮＤ回路１７ｂの出力信号ＷＬＡＴがＬ
レベルとなる。

【００２２】すると、制御信号ＷＥＤＸは制御信号ＷＥ
がＨレベルとなってもＬレベルにラッチされ、前記制御
信号ＣＳＳＸがＨレベルに復帰するまで、この状態が維
持される。

【００２３】なお、前記ＲＡＳ入力バッファ回路３、Ｃ
ＡＳ入力バッファ回路４、ＷＥ入力バッファ回路５及び
ＯＥ入力バッファ回路６は高速ページ仕様及びＥＤＯ仕
様において共通である。

【００２４】前記×４品のＥＤＯ仕様の出力制御回路１
１の具体的構成を図１４に従って説明する。前記制御信
号ＲＡＳＸ、ＣＳＳＸはＮＡＮＤ回路１７ｃに入力さ
れ、同ＮＡＮＤ回路１７ｃの出力信号はＮＡＮＤ回路１
７ｄに入力されている。

【００２５】前記制御信号ＯＥＮＸはインバータ回路１
６ｉを介して前記ＮＡＮＤ回路１７ｄに入力されてい
る。前記制御信号ＷＥＤＸは２段のインバータ回路１６
ｊ，１６ｋを介して前記ＮＡＮＤ回路１７ｄに入力され
ている。

【００２６】前記ＮＡＮＤ回路１７ｄの出力信号はイン
バータ回路１６ｍに出力され、同インバータ回路１６ｍ
の出力信号はインバータ回路１６ｎ，１６ｐを介して制
御信号ＯＤＥＺとして出力される。

【００２７】前記インバータ回路１６ｍの出力信号はＮ
ＡＮＤ回路１７ｅの一方の入力端子に入力され、同ＮＡ
ＮＤ回路１７ｅの他方の入力端子には前記制御信号ＣＳ
ＳＸがインバータ回路１６ｑを介して入力されている。

【００２８】前記ＮＡＮＤ回路１７ｅの出力信号はイン
バータ回路１６ｒを介して制御信号ＯＤＴＺとして出力
される。このように構成された出力制御回路１１は、制
御信号ＯＥＮＸがＨレベルとなるか、制御信号ＣＳＳ
Ｘ，ＲＡＳＸがともにＨレベルとなるか、あるいは制御
信号ＷＥＤＸがＬレベルとなると、前記ＮＡＮＤ回路１
７ｄの出力信号がＨレベルとなる。

【００２９】前記ＮＡＮＤ回路１７ｄの出力信号がＨレ
ベルとなると、インバータ回路１６ｐから出力される制
御信号ＯＤＥＺはＬレベルとなる。また、インバータ回
路１６ｍの出力信号はＬレベルとなることから、ＮＡＮ
Ｄ回路１７ｅの出力信号はＨレベルとなり、インバータ
回路１６ｒから出力される制御信号ＯＤＴＺはＬレベル
となる。

【００３０】また、制御信号ＯＥＮＸがＬレベルとな
り、制御信号ＣＳＳＸ，ＲＡＳＸのすくなくともいずれ
かがＬレベルとなり、かつ制御信号ＷＥＤＸがＨレベル
となると、前記ＮＡＮＤ回路１７ｄの出力信号がＬレベ
ルとなる。

【００３１】すると、インバータ回路１６ｐから出力さ
れる制御信号ＯＤＥＺはＨレベルとなる。また、インバ
ータ回路１６ｍの出力信号がＨレベルとなるため、前記
制御信号ＣＳＳＸがＨレベルであれば、インバータ回路
１６ｒから出力される制御信号ＯＤＴＺはＬレベルとな
り、前記制御信号ＣＳＳＸがＬレベルであれば、インバ
ータ回路１６ｒから出力される制御信号ＯＤＴＺはＨレ
ベルとなる。

【００３２】前記データ出力バッファ回路１２の具体的
構成を図１５に従って説明する。前記センスアンプ及び
Ｉ／Ｏゲート１０から出力される読み出しデータＲＤは
インバータ回路１６ｓに入力され、同インバータ回路１
６ｓの出力信号はＮチャネルＭＯＳトランジスタＴr1を
介してラッチ回路１８ａに入力されている。

【００３３】また、前記読み出しデータＲＤはＮチャネ
ルＭＯＳトランジスタＴr2を介してラッチ回路１８ｂに
入力されている。そして、前記トランジスタＴr1，Ｔr2
のゲートに前記制御信号ＯＤＴＺが入力されている。

【００３４】前記ラッチ回路１８ａの入力端子にはＰチ
ャネルＭＯＳトランジスタＴr3のドレインが接続され、
同トランジスタＴr3のソースは電源Ｖccに接続されてい
る。前記ラッチ回路１８ｂの入力端子にはＰチャネルＭ
ＯＳトランジスタＴr4のドレインが接続され、同トラン
ジスタＴr4のソースは電源Ｖccに接続されている。

【００３５】前記トランジスタＴr3，Ｔr4のゲートには
前記制御信号ＯＤＥＺが入力されている。前記ラッチ回
路１８ａの出力信号はＮチャネルＭＯＳトランジスタＴ
r5のゲートに出力され、前記ラッチ回路１８ｂの出力信
号はＮチャネルＭＯＳトランジスタＴr6のゲートに出力
されている。

【００３６】前記トランジスタＴr5のドレインは電源Ｖ
ccに接続され、ソースは前記トランジスタＴr6のドレイ
ンに接続され、同トランジスタＴr6のソースは電源Ｖss
に接続されている。そして、前記トランジスタＴr5のソ
ースと前記トランジスタＴr6のドレインとの接続点から
出力信号Ｄout が出力される。

【００３７】このように構成されたデータ出力バッファ
回路１２では、前記制御信号ＯＤＥＺがＬレベルとなる
と、トランジスタＴr3，Ｔr4がオンされてラッチ回路１
８ａ，１８ｂの入力信号がＨレベルとなる。

【００３８】すると、ラッチ回路１８ａ，１８ｂの出力
信号はＬレベルにラッチされ、トランジスタＴr5，Ｔr6
がオフされて、出力信号Ｄout はハイインピーダンス状
態となる。

【００３９】一方、制御信号ＯＤＥＺがＨレベルとなる
と、トランジスタＴr3，Ｔr4がオフされ、制御信号ＯＤ
ＴＺがＨレベルとなると、トランジスタＴr1，Ｔr2がオ
ンされる。

【００４０】この状態で、Ｈレベルの読み出しデータＲ
Ｄが入力されると、ラッチ回路１８ａの出力信号はＨレ
ベルとなり、ラッチ回路１８ｂの出力信号はＬレベルと
なる。従って、トランジスタＴr5がオンされるととも
に、トランジスタＴr6がオフされて、出力信号Ｄout が
Ｈレベルとなる。

【００４１】また、Ｌレベルの読み出しデータＲＤが入
力されると、ラッチ回路１８ａの出力信号はＬレベルと
なり、ラッチ回路１８ｂの出力信号はＨレベルとなる。
従って、トランジスタＴr5がオフされるとともに、トラ
ンジスタＴr6がオンされて、出力信号Ｄout がＬレベル
となる。

【００４２】次に、上記のように構成された×４品及び
×１品のＤＲＡＭの動作を説明する。図１６は×４品の
高速ページ仕様のＤＲＡＭの読み出し動作を示す。読み
出し動作時には外部回路からＨレベルの制御信号ＷＥが
ＷＥバッファ回路５に入力され、Ｌレベルの制御信号Ｏ
ＥがＯＥ入力バッファ回路６に入力される。すると、前
記データ出力バッファ回路１２では読み出しデータＲＤ
を出力信号Ｄout として出力し得る状態となる。

【００４３】この状態で、制御信号ＲＡＳがＬレベルに
立ち下がり、かつ制御信号ＣＡＳがＬレベルに立ち下が
ると、前記アドレス信号Ａ０〜Ａｎで構成されるアドレ
ス信号ＡＤＤがロウアドレスバッファ１及びコラムアド
レスバッファ２にラッチされ、同アドレス信号ＡＤＤに
対応する特定の記憶セルが選択される。

【００４４】従って、制御信号ＣＡＳの立ち下がりに基
づいて選択された記憶セルからセル情報の読み出し動作
が行われ、データ出力バッファ１２から読み出しデータ
ＲＤが出力信号Ｄout として出力される。

【００４５】このとき、制御信号ＣＡＳの立ち下がりか
ら所定のアクセス時間ｔAA後に、選択された記憶セルか
ら読み出されたセル情報が有効データＤａとして出力さ
れ、アクセス時間ｔAA中に出力されるデータは無効デー
タＤｂである。

【００４６】次いで、制御信号ＣＡＳがＬレベルからＨ
レベルに立ち上がると、出力バッファ回路１２の出力信
号Ｄout はハイインピーダンス状態となる。そして、こ
のような動作が繰り返されて、読み出し動作が行われ
る。

【００４７】図１７は×４品の高速ページ仕様のＤＲＡ
ＭにおけるEarly Write Cycle による書き込み動作を示
す。前記読み出し動作と同様に、Ｌレベルの制御信号Ｏ
Ｅが入力され、Ｈレベルの制御信号ＷＥが入力されてい
る状態で制御信号ＲＡＳ，ＣＡＳがＬレベルに立ち下が
ると、制御信号ＣＡＳの立ち下がりに基づいてアドレス
信号ＡＤＤがラッチされる。

【００４８】すると、選択された記憶セルから読み出さ
れたセル情報が出力信号Ｄout として出力され、無効デ
ータＤｂに続いて有効データＤａが出力され、制御信号
ＣＡＳがＨレベルに立ち上がると、出力信号Ｄout はハ
イインピーダンス化される。

【００４９】次いで、制御信号ＷＥがＬレベルに立ち下
がると、データ出力バッファ回路１２の出力信号Ｄout
はハイインピーダンス状態に維持され、データ入力バッ
ファ回路１３が活性化される。

【００５０】そして、制御信号ＣＡＳが立ち下がると、
外部回路から入力される入力データＤinがアドレス信号
ＡＤＤに基づいて新たに選択された記憶セルに書き込ま
れる。制御信号ＣＡＳの立ち下がりに基づいてこのよう
な書き込み動作が繰り返される。

【００５１】従って、上記書き込み動作は読み出し動作
に続く制御信号ＣＡＳの立ち下がりに基づいて書き込み
動作が開始されるので、Early Write Cycle と呼ばれ
る。図１８は×４品の高速ページ仕様のＤＲＡＭにおけ
るRead Modify Write Cycle による読み出し及び書き込
み動作を示す。

【００５２】Ｌレベルの制御信号ＯＥが入力され、Ｈレ
ベルの制御信号ＷＥが入力されている状態で制御信号Ｒ
ＡＳ，ＣＡＳがＬレベルに立ち下がると、制御信号ＣＡ
Ｓの立ち下がりに基づいてアドレス信号ＡＤＤがラッチ
される。

【００５３】すると、選択された記憶セルから読み出さ
れたセル情報が出力信号Ｄout として出力され、無効デ
ータＤｂに続いて有効データＤａが出力され、制御信号
ＯＥがＨレベルに立ち上がると、出力信号Ｄout はハイ
インピーダンス状態となる。

【００５４】次いで、制御信号ＷＥがＬレベルに立ち下
がると、データ入力バッファ回路１３が活性化されて、
外部回路から入力される入力データＤinがデータ入力バ
ッファ回路１３に入力され、前記読み出し動作において
セル情報が読みだされた記憶セルに対し書き込み動作が
行われる。

【００５５】このような動作により、同一アドレスに対
しセル情報を読み出した後に、新たなセル情報の書き込
みを行うRead Modify Write Cycle による読み出し及び
書き込み動作が行われる。

【００５６】図１９は×１品の高速ページ仕様のＤＲＡ
Ｍにおける読み出し動作を示す。この動作は制御信号Ｏ
Ｅが入力されない点を除いて、図１６に示す前記×４品
の高速ページ仕様のＤＲＡＭの読み出し動作と同様であ
る。

【００５７】すなわち、Ｈレベルの制御信号ＷＥが入力
されてデータ入力バッファ回路１３が不活性化され、入
力信号Ｄinはハイインピーダンス状態となる。また、制
御信号ＲＡＳ，ＣＡＳがＬレベルに立ち下がると、前記
アドレス信号ＡＤＤがラッチされ、同アドレス信号ＡＤ
Ｄに対応する特定の記憶セルが選択される。

【００５８】従って、制御信号ＣＡＳの立ち下がりに基
づいて選択された記憶セルからセル情報の読み出し動作
が行われ、出力信号Ｄout として無効データＤｂ及び有
効データＤａが出力される。

【００５９】次いで、制御信号ＣＡＳがＬレベルからＨ
レベルに立ち上がると、出力信号Ｄout はハイインピー
ダンス状態となる。そして、このような動作が繰り返さ
れて、読み出し動作が行われる。

【００６０】図２０は×１品の高速ページ仕様のＤＲＡ
Ｍにおける書き込み動作を示す。この動作は制御信号Ｏ
Ｅが入力されない点を除いて、図１７に示す前記×４品
の高速ページ仕様のＤＲＡＭのEarly Write Cycle によ
る書き込み動作と同様である。

【００６１】すなわち、Ｈレベルの制御信号ＷＥが入力
されている状態で制御信号ＲＡＳ，ＣＡＳがＬレベルに
立ち下がると、制御信号ＣＡＳの立ち下がりに基づいて
アドレス信号ＡＤＤがラッチされる。

【００６２】すると、選択された記憶セルから読み出さ
れたセル情報が出力信号Ｄout として出力され、無効デ
ータＤｂに続いて有効データＤａが出力され、制御信号
ＣＡＳがＨレベルに立ち上がると、出力信号Ｄout はハ
イインピーダンス状態となる。

【００６３】次いで、制御信号ＷＥがＬレベルに立ち下
がると、データ出力バッファ回路１２の出力信号Ｄout
はハイインピーダンス状態に維持され、データ入力バッ
ファ回路１３が活性化される。

【００６４】そして、制御信号ＣＡＳが立ち下がると、
入力データＤinが入力されて、アドレス信号ＡＤＤに基
づいて新たに選択された記憶セルに書き込まれる。制御
信号ＣＡＳの立ち下がりに基づいてこのような書き込み
動作が繰り返される。

【００６５】図２１は×１品の高速ページ仕様のＤＲＡ
ＭにおけるRead Modify Write Cycle による読み出し及
び書き込み動作を示す。Ｈレベルの制御信号ＷＥが入力
されている状態で制御信号ＲＡＳ，ＣＡＳがＬレベルに
立ち下がると、制御信号ＣＡＳの立ち下がりに基づいて
アドレス信号ＡＤＤがラッチされる。

【００６６】すると、選択された記憶セルから読み出さ
れたセル情報が出力信号Ｄout として出力され、無効デ
ータＤｂに続いて有効データＤａがデータ出力バッファ
回路１２でラッチされて出力される。

【００６７】次いで、制御信号ＷＥがＬレベルに立ち下
がると、データ入力バッファ回路１３が活性化されて、
外部回路から入力される入力データＤinがデータ入力バ
ッファ回路１３に入力され、前記読み出し動作において
セル情報が読みだされた記憶セルに対し書き込み動作が
行われる。

【００６８】このような動作により、同一アドレスに対
しセル情報を読み出した後に、新たなセル情報の書き込
みを行うRead Modify Write Cycle による読み出し及び
書き込み動作が行われる。

【００６９】このとき、×１品のＤＲＡＭでは出力ピン
と入力ピンとがそれぞれ独立して設けられているので、
出力信号Ｄout の出力と、入力信号Ｄinの入力とを並行
に行うことが可能となる。

【００７０】図２２は前記×４品及び×１品のＤＲＡＭ
において、最短サイクルで読み出し動作を行った場合の
動作を示す。高速ページ仕様では制御信号ＣＡＳの立ち
下がりに基づいてアドレス信号ＡＤＤをラッチして読み
出し動作を開始し、アクセス時間ｔAA後に有効データＤ
ａを出力信号Ｄout として出力する。

【００７１】次いで、制御信号ＣＡＳの立ち上がりに基
づいて出力信号Ｄout はハイインピーダンス状態とな
る。従って、制御信号ＣＡＳの立ち下がりから立ち上が
りまでの時間を短縮して、読み出しサイクルを短縮すれ
ばするほど、出力信号Ｄout として有効データＤａを出
力する有効データ出力時間ｔ１が短くなる。有効データ
出力時間ｔ１が短いと、ＣＰＵでのデータ取り込みタイ
ミングに余裕が無くなり、ＤＲＡＭとＣＰＵとの動作タ
イミングを整合させることが困難となる。

【００７２】そこで、制御信号ＣＡＳがＨレベルに立ち
上がった後にも、出力信号Ｄout として出力される有効
データＤａを保持するようにした拡張出力モードを備え
たＥＤＯ仕様のＤＲＡＭが提案されている。

【００７３】すなわち、ＥＤＯ仕様は前記図１４に示す
出力制御回路１１を使用することにより実現される。図
２３はＥＤＯ仕様の×４品のＤＲＡＭの読み出し動作を
示す。この動作では、Ｈレベルの制御信号ＷＥと、Ｌレ
ベルの制御信号ＯＥ及び制御信号ＲＡＳ，ＣＡＳの立ち
下がりに基づき、出力信号Ｄout として無効データＤｂ
に続いて有効データＤａが出力されるまでは、前記図１
６に示す高速ページ仕様と同様である。

【００７４】そして、制御信号ＣＡＳがＨレベルに立ち
上がると、図１４に示す出力制御回路１１では制御信号
ＯＤＴＺがＬレベルとなるが、制御信号ＯＤＥＺはＨレ
ベルに維持される。

【００７５】すると、前記データ出力バッファ回路１２
では、トランジスタＴr1，Ｔr2がオフされて読み出しデ
ータＲＤの入力が遮断されるが、トランジスタＴr3，Ｔ
r4もオフされている。従って、ラッチ回路１８ａ，１８
ｂの動作により、出力信号Ｄout として有効データＤａ
が出力され続ける。

【００７６】次いで、制御信号ＣＡＳが立ち下がると、
アドレス信号ＡＤＤに基づいて新たな記憶セルが選択さ
れ、無効データＤｂに続いて有効データＤａが出力され
る。従って、このＥＤＯ仕様では、制御信号ＣＡＳがＨ
レベルにある時間、前記有効データ出力時間ｔ１が長く
なる。

【００７７】図２４はＥＤＯ仕様の×４品のＤＲＡＭの
Early Write Cycle による書き込み動作を示す。前記読
み出し動作と同様に、Ｌレベルの制御信号ＯＥが入力さ
れ、Ｈレベルの制御信号ＷＥが入力されている状態で制
御信号ＲＡＳ，ＣＡＳがＬレベルに立ち下がると、制御
信号ＣＡＳの立ち下がりに基づいてアドレス信号ＡＤＤ
がラッチされる。

【００７８】すると、選択された記憶セルから読み出さ
れたセル情報が出力信号Ｄout として出力され、無効デ
ータＤｂに続いて有効データＤａが出力され、制御信号
ＣＡＳがＨレベルに立ち上がっても、出力信号Ｄout は
有効データＤａが出力される。

【００７９】次いで、制御信号ＷＥがＬレベルに立ち下
がると、出力信号Ｄout はハイインピーダンス状態とな
り、データ入力バッファ回路１３が活性化される。そし
て、制御信号ＣＡＳが立ち下がると、入力データＤinが
アドレス信号ＡＤＤに基づいて新たに選択された記憶セ
ルに書き込まれる。制御信号ＣＡＳの立ち下がりに基づ
いてこのような書き込み動作が繰り返される。

【００８０】このＥＤＯ仕様では、制御信号ＣＡＳの立
ち下がりにより出力信号Ｄout がハイインピーダンス状
態とはならないので、図１７に示す高速ページ仕様に比
べて、制御信号ＷＥの立ち下がりのタイミングを速くし
て、書き込み動作に先立って制御信号ＷＥにより出力信
号Ｄout をハイインピーダンス状態としている。 ＥＤ
Ｏ仕様の×４品のＤＲＡＭにおけるRead Modify Write
Cycle による読み出し及び書き込み動作は、前記高速ペ
ージ仕様と同様に制御信号ＯＥで出力信号Ｄout をハイ
インピーダンス状態とした後に、書き込み動作を行うた
め、図１８に示す高速ページ仕様の動作と同様である。

【００８１】ここで、図１４に示すＥＤＯ仕様の前記出
力制御回路１１の動作を説明する。まず、図１３に示す
前記ＷＥ入力バッファ回路５の動作を図２５に従って説
明する。

【００８２】読み出し動作時において、制御信号ＷＥが
Ｈレベルに維持された状態で、制御信号ＣＡＳがＨレベ
ルであれば、制御信号ＣＳＳＸはＨレベルとなり、イン
バータ回路１６ｈから出力される制御信号ＷＥＤＸはＨ
レベルとなる。

【００８３】次いで、制御信号ＣＡＳの立ち下がりにと
もなって制御信号ＣＳＳＸが立ち下がると、インバータ
回路１６ｇの出力信号はＨレベルとなり、制御信号ＷＥ
ＤＸはＨレベルに維持される。従って、読み出し動作時
には制御信号ＷＥＤＸはＨレベルに維持される。

【００８４】次いで、書き込み動作に移行して、制御信
号ＷＥがＬレベルとなると、制御信号ＷＥＤＸはＬレベ
ルとなり、ＮＡＮＤ回路１７ｂの出力信号ＷＬＡＴはＬ
レベルとなる。そして、ＮＡＮＤ回路１７ａ，１７ｂの
動作により制御信号ＷＥがＨレベルに復帰しても、制御
信号ＷＥＤＸはＬレベルにラッチされる。

【００８５】次いで、制御信号ＣＡＳの立ち上がりに基
づいて制御信号ＣＳＳＸが立ち上がると、ＮＡＮＤ回路
１７ｂの出力信号ＷＬＡＴはＨレベルとなり、ＮＡＮＤ
回路１７ａの入力信号がともにＨレベルとなる。

【００８６】すると、制御信号ＷＥＤＸはＨレベルとな
る。このとき、制御信号ＣＳＳＸがＨレベルに立ち上が
ってから、制御信号ＷＥＤＸがＨレベルに立ち上がるま
でに遅延時間ｔ２が生じる。

【００８７】×４品のＤＲＡＭにおける読み出し動作時
での前記出力制御回路１１の動作を、図２６に従って説
明する。制御信号ＲＡＳＸ，ＣＳＳＸは制御信号ＲＡ
Ｓ，ＣＡＳの立ち下がりにともなって立ち下がり、立ち
上がりにともなって立ち上がる。制御信号ＯＥＮＸはＬ
レベルの制御信号ＯＥにより、Ｌレベルに維持される。

【００８８】制御信号ＷＥＤＸは前記ＷＥ入力バッファ
回路５の動作によりＨレベルに維持される。すると、制
御信号ＲＡＳＸの立ち下がりに基づいて出力制御回路１
１から出力される制御信号ＯＤＥＺはＨレベルとなり、
制御信号ＲＡＳＸの立ち上がりに基づいて制御信号ＯＤ
ＥＺはＬレベルとなる。

【００８９】また、制御信号ＲＡＳＸがＬレベルに維持
されている状態で、制御信号ＣＳＳＸがＬレベルに立ち
下がると、出力制御回路１１から出力される制御信号Ｏ
ＤＴＺはＨレベルとなり、制御信号ＣＳＳＸがＨレベル
に立ち上がると、制御信号ＯＤＴＺはＬレベルとなる。

【００９０】従って、制御信号ＯＤＥＺがＨレベルの状
態で、制御信号ＯＤＴＺがＨレベルとなると、前記デー
タ出力バッファ回路１２では読み出しデータＲＤを出力
信号Ｄout として出力する。

【００９１】×４品のＤＲＡＭにおける書き込み動作時
での前記出力制御回路１１の動作を、図２７に従って説
明する。制御信号ＲＡＳＸ，ＣＳＳＸは制御信号ＲＡ
Ｓ，ＣＡＳの立ち下がりにともなって立ち下がり、立ち
上がりにともなって立ち上がる。制御信号ＯＥＮＸはＬ
レベルの制御信号ＯＥにより、Ｌレベルに維持される。

【００９２】制御信号ＷＥＤＸは前記ＷＥ入力バッファ
回路５の動作により制御信号ＷＥの立ち下がりにともな
って立ち下がる。すると、制御信号ＲＡＳＸの立ち下が
りに基づいて出力制御回路１１から出力される制御信号
ＯＤＥＺはＨレベルとなり、制御信号ＲＡＳＸの立ち上
がりに基づいて制御信号ＯＤＥＺはＬレベルとなる。

【００９３】また、制御信号ＲＡＳＸがＬレベルに維持
されている状態で、制御信号ＣＳＳＸがＬレベルに立ち
下がると、出力制御回路１１から出力される制御信号Ｏ
ＤＴＺはＨレベルとなり、制御信号ＣＳＳＸがＨレベル
に立ち上がると、制御信号ＯＤＴＺはＬレベルとなる。

【００９４】従って、制御信号ＯＤＥＺ，ＯＤＴＺがＨ
レベルとなると、読み出しデータＲＤが出力信号Ｄout
として出力される。次いで、制御信号ＣＳＳＸがＨレベ
ルとなって制御信号ＯＤＴＺがＬレベルとなった後、制
御信号ＷＥＤＸがＬレベルとなって制御信号ＯＤＥＺが
Ｌレベルとなると、出力信号Ｄout はハイインピーダン
ス状態となる。

【００９５】そして、Ｌレベルの制御信号ＷＥＤＸに基
づいて入力信号Ｄinがデータ入力バッファ回路１３を介
して入力され、書き込み動作が行われる。×４品のＤＲ
ＡＭにおけるRead Modify Write Cycle による読み出し
及び書き込み動作での前記出力制御回路１１の動作を、
図２８に従って説明する。

【００９６】制御信号ＲＡＳＸ，ＣＳＳＸは制御信号Ｒ
ＡＳ，ＣＡＳの立ち下がりにともなって立ち下がり、立
ち上がりにともなって立ち上がる。制御信号ＯＥＮＸは
制御信号ＯＥの立ち下がりにともなって立ち下がり、立
ち上がりにともなって立ち上がる。

【００９７】制御信号ＷＥＤＸは前記ＷＥ入力バッファ
回路５の動作により制御信号ＷＥの立ち下がりにともな
って立ち下がる。すると、制御信号ＲＡＳＸの立ち下が
りに基づいて出力制御回路１１から出力される制御信号
ＯＤＥＺはＨレベルとなる。

【００９８】また、制御信号ＲＡＳＸがＬレベルに維持
されている状態で、制御信号ＣＳＳＸがＬレベルに立ち
下がると、出力制御回路１１から出力される制御信号Ｏ
ＤＴＺはＨレベルとなる。

【００９９】従って、制御信号ＯＤＥＺ，ＯＤＴＺがＨ
レベルとなると、読み出しデータＲＤが出力信号Ｄout
として出力される。次いで、制御信号ＣＳＳＸがＬレベ
ルに維持された状態で、制御信号ＯＥＮＸがＨレベルに
立ち上がり、制御信号ＯＤＥＺ，ＯＤＴＺがＬレベルと
なって、出力信号Ｄout はハイインピーダンス状態とな
る。

【０１００】次いで、Ｌレベルとなる制御信号ＷＥＤＸ
に基づいて入力信号Ｄinがデータ入力バッファ回路１３
を介して入力され、出力信号Ｄout を読み出した記憶セ
ルに対し書き込み動作が行われる。

【０１０１】

【発明が解決しようとする課題】上記のように構成され
た出力制御回路１１を×４品のＤＲＡＭに使用すること
により、ＥＤＯ仕様の読み出し動作が可能となる。

【０１０２】ところが、この出力制御回路１１を×１品
のＤＲＡＭに使用すると、Read Modify Write Cycle の
書き込み動作の開始時に、出力信号Ｄout をハイインピ
ーダンス化してしまい、入力信号Ｄinの入力と、出力信
号Ｄout の出力とを並行に行うことができるという×１
品の利点を失ってしまう。

【０１０３】すなわち、制御信号ＯＥによる制御を行わ
ない×１品のＤＲＡＭでは、図２９に示すように書き込
み動作の開始を設定する制御信号ＷＥの立ち下がりに基
づいて、出力制御回路１１から出力される制御信号ＯＤ
ＥＺ，ＯＤＴＺがＬレベルとなる。

【０１０４】すると、出力信号Ｄout は書き込み動作の
開始と同時にハイインピーダンス化される。従って、×
１品のRead Modify Write Cycle の規格に合致しないと
ともに、入力信号Ｄinの入力と、出力信号Ｄout の出力
とを並行に行うことができるという×１品の利点を失う
という問題点がある。

【０１０５】この発明の目的は、ＥＤＯ仕様の×１品と
×４品のＤＲＡＭの双方に対し使用して、規格を満足さ
せ得る出力制御回路を提供することにある。

【０１０６】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、出力制御回路２０は、書き込みデ
ータが入力される入力ピンと、読み出しデータが出力さ
れる出力ピンとがそれぞれ独立して形成される第一の半
導体記憶装置２５と、書き込みデータが入力される入力
ピンと、読み出しデータが出力される出力ピンとが共通
のピンで構成される第二の半導体記憶装置２６とに共通
して使用される。複数の制御信号ＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＯＥに基づいて読み出し動作時には読み出しデータ
ＲＤをデータ出力バッファ回路１２から出力信号Ｄout
として出力させる活性化信号ＳＧ１が前記出力制御回路
２０からデータ出力バッファ回路１２に出力される。前
記複数の制御信号ＲＡＳ，ＣＡＳ，ＷＥ，ＯＥに基づい
て書き込み動作時には前記活性化信号ＳＧ１と、データ
出力バッファ回路１２の出力信号Ｄout をハイインピー
ダンス化させる不活性化信号ＳＧ２とのいずれかが出力
制御回路２０から出力される。前記出力制御回路２０に
は該出力制御回路２０が前記第一及び第二の半導体記憶
装置２５，２６のいずれに使用されるかを設定する設定
信号ＭＬＴＨが入力され、前記出力制御回路２０を前記
第一の半導体記憶装置２５に使用したとき、書き込み動
作の開始を制御する制御信号ＷＥによる前記不活性化信
号ＳＧ２の出力を無効化する無効化回路２７が備えられ
る。

【０１０７】

【作用】出力制御回路２０が第二の半導体記憶装置２６
に使用されて、同出力制御回路２０に設定信号ＭＬＴＨ
が入力されると、制御信号ＷＥに基づいて書き込み動作
が開始されても、出力制御回路２０はデータ出力バッフ
ァ回路１２をハイインピーダンス化させない。従って、
制御信号ＷＥに基づいて書き込み動作が開始されても、
データ出力バッファ回路１２から読み出しデータＲＤが
出力信号Ｄout として出力される。

【０１０８】

【実施例】図２は本発明を具体化したＤＲＡＭの一実施
例を示す。このＤＲＡＭは×１品及び×４品の高速ペー
ジ仕様とＥＤＯ仕様について共通であり、出力制御回路
２０を除いて前記従来例と同一構成である。また、×１
品については制御信号ＯＥは入力されない。なお、前記
従来例と同一構成部分は同一符号を付してその説明を省
略する。

【０１０９】図３に前記出力制御回路２０の具体的構成
を示す。前記制御信号ＣＳＳＸは２段のインバータ回路
２１ａ，２１ｂを介してＮＯＲ回路２２ａの一方の入力
端子に入力される。前記インバータ回路２１ａ，２１ｂ
は前記制御信号ＣＳＳＸを遅延させてＮＯＲ回路２２ａ
に入力するための遅延回路２４として動作する。

【０１１０】前記ＮＯＲ回路２２ａの他方の入力端子に
は制御信号ＭＬＴＨが入力されている。この制御信号Ｍ
ＬＴＨは×１品の場合はＬレベルに固定され、×４品の
場合はＨレベルに固定される。そして、その制御信号Ｍ
ＬＴＨへの所定電位の供給はこのＤＲＡＭの製造過程に
おいて、例えば高電位側電源あるいは低電位電源を制御
信号ＭＬＴＨとして供給するようにマスクパターンを形
成することにより行われる。

【０１１１】前記ＮＯＲ回路２２ａの出力信号はＮＯＲ
回路２２ｂの一方の入力端子に入力され、同ＮＯＲ回路
２２ｂの他方の入力端子には前記制御信号ＷＥＤＸが入
力される。

【０１１２】前記ＮＯＲ回路２２ｂの出力信号はインバ
ータ回路２１ｃを介してＮＡＮＤ回路２３ｃに入力され
る。前記制御信号ＯＥＮＸと前記制御信号ＭＬＴＨはＮ
ＡＮＤ回路２３ａに入力され、同ＮＡＮＤ回路２３ａの
出力信号は、前記ＮＡＮＤ回路２３ｃに入力される。

【０１１３】前記制御信号ＣＳＳＸと前記制御信号ＲＡ
ＳＸはＮＡＮＤ回路２３ｂに入力され、同ＮＡＮＤ回路
２３ｂの出力信号は、前記ＮＡＮＤ回路２３ｃに入力さ
れる。

【０１１４】前記ＮＡＮＤ回路２３ｃの出力信号はイン
バータ回路２１ｄに入力され、同インバータ回路２１ｄ
の出力信号はインバータ回路２１ｅ，２１ｆを介して前
記制御信号ＯＤＥＺとして出力される。

【０１１５】前記インバータ回路２１ｄの出力信号はＮ
ＡＮＤ回路２３ｄの一方の入力端子に入力され、同ＮＡ
ＮＤ回路２３ｄの他方の入力端子には前記制御信号ＣＳ
ＳＸがインバータ回路２１ｇを介して入力されている。

【０１１６】前記ＮＡＮＤ回路２３ｄの出力信号はイン
バータ回路２１ｈを介して前記制御信号ＯＤＴＺとして
出力される。次に、上記のように構成された出力制御回
路２０を、×１品のＥＤＯ仕様における、Read Modify
Write Cycle で使用した場合の動作を図４に従って説明
する。

【０１１７】この出力制御回路２０を×１品に使用する
場合は、制御信号ＭＬＴＨとしてＬレベルの信号が入力
される。すると、ＮＡＮＤ回路２３ａの出力信号は制御
信号ＯＥＮＸに関わらずＨレベルとなり、ＮＯＲ回路２
２ａは常に遅延回路２４の出力信号を反転させて出力す
る。

【０１１８】制御信号ＲＡＳの立ち下がりに基づいて制
御信号ＲＡＳＸがＬレベルとなると、ＮＡＮＤ回路２３
ｂの出力信号はＨレベルとなる。また、Ｈレベルの制御
信号ＷＥに基づいて制御信号ＷＥＤＸがＨレベルにある
状態では、ＮＯＲ回路２２ｂの出力信号はＬレベルとな
り、インバータ回路２１ｃの出力信号はＨレベルとな
る。

【０１１９】すると、ＮＡＮＤ回路２３ｃの入力信号は
全てＨレベルとなり、同ＮＡＮＤ回路２３ｃの出力信号
はＬレベルとなる。ＮＡＮＤ回路２３ｃのＬレベルの出
力信号に基づいて制御信号ＯＤＥＺはＨレベルとなる。

【０１２０】次いで、制御信号ＣＡＳの立ち下がりに基
づいて制御信号ＣＳＳＸがＬレベルに立ち下がると、Ｎ
ＡＮＤ回路２３ｄの出力信号はＬレベルとなり、制御信
号ＯＤＴＺはＨレベルとなる。すると、前記データ出力
バッファ回路１２では、トランジスタＴr1，Ｔr2がオン
されるとともに、トランジスタＴr3，Ｔr4がオフされ
て、読み出しデータＲＤを出力信号Ｄout として出力し
得る状態となる。従って、選択された記憶セルのセル情
報である有効データＤａが無効データＤｂに続いて出力
信号Ｄout として出力される。

【０１２１】次いで、Read Modify Write Cycle での書
き込み動作により、制御信号ＷＥがＬレベルに立ち下が
って制御信号ＷＥＤＸがＬレベルとなると、入力制御回
路１２ａによりデータ入力バッファ回路１３が活性化さ
れ、上記読み出し動作でセル情報が読み出された記憶セ
ルに対し、入力データＤinに基づいて書き込み動作が行
われる。

【０１２２】このとき、制御信号ＷＥＤＸがＬレベルと
なっても、Ｌレベルの制御信号ＣＳＳＸ及び同ＭＬＴＨ
によりＮＯＲ回路２２ａの出力信号はＨレベルに維持さ
れているので、インバータ回路２１ｃの出力信号はＨレ
ベルに維持される。

【０１２３】従って、制御信号ＯＤＥＺ，ＯＤＴＺはＨ
レベルに維持され、書き込み動作が開始されても、デー
タ出力バッファ回路１２から有効データＤａが出力され
続ける。

【０１２４】次いで、制御信号ＣＡＳの立ち上がりに基
づいて制御信号ＣＳＳＸが立ち上がると、制御信号ＯＤ
ＴＺがＬレベルに立ち下がり、データ出力バッファ回路
１２で読み出しデータＲＤの入力が遮断される。また、
制御信号ＣＳＳＸの立ち上がりに基づいて前記制御信号
ＷＥＤＸがＨレベルに立ち上がり、制御信号ＲＡＳの立
ち上がりに基づいて、制御信号ＲＡＳＸがＨレベルに立
ち上がる。

【０１２５】すると、制御信号ＣＳＳＸ，ＲＡＳＸは共
にＨレベルとなって、ＮＡＮＤ回路２３ｂの出力信号は
Ｌレベルとなり、ＮＡＮＤ回路２３ｃの出力信号がＨレ
ベルとなる。

【０１２６】ＮＡＮＤ回路２３ｃの出力信号がＨレベル
となると、制御信号ＯＤＥＺがＬレベルに立ち下がる。
すると、データ出力バッファ回路１２ではトランジスタ
Ｔr3，Ｔr4がオンされ、トランジスタＴr5，Ｔr6がとも
にオフされて、出力信号Ｄout はハイインピーダンス化
される。

【０１２７】以上のようにこの出力制御回路２０では、
×１品のRead Modify Write Cycleにおいて、制御信号
ＷＥＤＸがＬレベルに立ち下がって、書き込み動作が開
始されても、出力信号Ｄout をハイインピーダンス化す
ることなく、その書き込み動作に先立って読み出された
有効データＤａを出力することができる。

【０１２８】従って、×１品のRead Modify Write Cycl
e の規格に合致して、入力信号Ｄinの入力と、出力信号
Ｄout の出力とを並行に行うことができる。前記出力制
御回路２０では、制御信号ＣＳＳＸを遅延回路２４を介
してＮＯＲ回路２２ａに出力しているが、この遅延回路
２４を設けた理由を図５に従って以下に説明する。

【０１２９】前記ＤＲＡＭでは制御信号ＷＥがＬレベル
となり、同制御信号ＷＥに基づいて制御信号ＷＥＤＸが
Ｌレベルとなって、書き込み動作が開始されると、あら
かじめ設定されている規格に基づいて制御信号ＷＥがＨ
レベルに復帰される。

【０１３０】制御信号ＷＥがＨレベルに復帰された後も
書き込み動作を継続するために、前記ＷＥ入力バッファ
回路５では、制御信号ＷＥがＨレベルに復帰された後に
も、制御信号ＣＳＳＸがＨレベルに復帰するまで、制御
信号ＷＥＤＸはＬレベルに維持される。従って、図５に
示すように制御信号ＣＳＳＸがＨレベルに立ち上がった
後に、制御信号ＷＥＤＸがＨレベルに立ち上がる。

【０１３１】前記出力制御回路２０に遅延回路２４を設
けないとすると、制御信号ＷＥＤＸがＨレベルに立ち上
がる前に、制御信号ＣＳＳＸがＨレベルに立ち上がっ
て、ＮＯＲ回路２２ａの出力信号Ｎ１がＬレベルとな
る。

【０１３２】すると、制御信号ＷＥＤＸがＨレベルに立
ち上がるまでの間で、インバータ回路２１ｃの出力信号
がＬレベルとなり、制御信号ＯＤＥＺがＬレベルとな
る。この結果、出力信号Ｄout はハイインピーダンス化
され、有効データ出力時間が短縮されてしまう。

【０１３３】このような不具合を防止するために、制御
信号ＣＳＳＸは遅延回路２４を介してＮＯＲ回路２２ａ
に入力することにより、図４に示すように制御信号ＷＥ
ＤＸがＨレベルに復帰した後に、ＮＯＲ回路２２ａの出
力信号Ｎ１がＬレベルに立ち下がるようにしている。

【０１３４】従って、このような構成により出力信号Ｄ
out は、制御信号ＲＡＳの立ち上がりに基づいてハイイ
ンピーダンス化されるので、有効データＤａの出力時間
を十分に確保することができる。

【０１３５】また、前記出力制御回路２０を×４品に使
用する場合は、ＮＯＲ回路２２ａ及びＮＡＮＤ回路２３
ａにＨレベルの制御信号ＭＬＴＨが入力される。この場
合には、ＮＯＲ回路２２ａの出力信号は制御信号ＣＳＳ
Ｘに関わらずＬレベルに固定されるため、ＮＯＲ回路２
２ｂの出力信号は制御信号ＷＥＤＸを反転させた信号と
なる。

【０１３６】また、ＮＡＮＤ回路２３ａの出力信号は制
御信号ＯＥＮＸを反転させた信号となる。従って、この
場合には前記従来例の出力制御回路１１と実質的に同一
回路となり、前記出力制御回路１１と同様に動作する。

【０１３７】

【発明の効果】以上詳述したように、この発明はＥＤＯ
仕様の×１品と×４品のＤＲＡＭの双方に対し使用し
て、規格を満足させ得る出力制御回路を提供することが
できる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のＤＲＡＭを示すブロック図である。

【図３】一実施例の出力制御回路を示す回路図である。

【図４】一実施例の出力制御回路の×１品のＥＤＯ仕様
での動作を示す波形図である。

【図５】一実施例のＤＲＡＭの動作を示す波形図であ
る。

【図６】従来例の×４品のＤＲＡＭを示すブロック図で
ある。

【図７】従来例の×１品のＤＲＡＭを示すブロック図で
ある。

【図８】×４品のＤＲＡＭのピン配置を示す説明図であ
る。

【図９】×１品のＤＲＡＭのピン配置を示す説明図であ
る。

【図１０】ＲＡＳ入力バッファ回路を示す回路図であ
る。

【図１１】ＣＡＳ入力バッファ回路を示す回路図であ
る。

【図１２】ＯＥ入力バッファ回路を示す回路図である。

【図１３】ＷＥ入力バッファ回路を示す回路図である。

【図１４】従来例の出力制御回路を示す回路図である。

【図１５】データ出力バッファ回路を示す回路図であ
る。

【図１６】×４品の高速ページ仕様の読み出し動作を示
す波形図である。

【図１７】×４品の高速ページ仕様の書き込み動作を示
す波形図である。

【図１８】×４品の高速ページ仕様のRead Modify Writ
e Cycle 動作を示す波形図である。

【図１９】×１品の高速ページ仕様の読み出し動作を示
す波形図である。

【図２０】×１品の高速ページ仕様の書き込み動作を示
す波形図である。

【図２１】×１品の高速ページ仕様のRead Modify Writ
e Cycle 動作を示す波形図である。

【図２２】高速ページ仕様での最短サイクルでの読み出
し動作を示す波形図である。

【図２３】×４品のＥＤＯ仕様の読み出し動作を示す波
形図である。

【図２４】×４品のＥＤＯ仕様の書き込み動作を示す波
形図である。

【図２５】ＷＥ入力バッファ回路の動作を示す波形図で
ある。

【図２６】従来例の出力制御回路の×４品での読み出し
動作時の動作を示す波形図である。

【図２７】従来例の出力制御回路の×４品での書き込み
動作時の動作を示す波形図である。

【図２８】従来例の出力制御回路の×４品でのRead Mod
ify Write Cycle 動作時の動作を示す波形図である。

【図２９】従来例の出力制御回路の×１品でのRead Mod
ify Write Cycle 動作時の動作を示す波形図である。

【符号の説明】

１２ データ出力バッファ回路 ２０ 出力制御回路 ２５ 第一の半導体記憶装置 ２６ 第二の半導体記憶装置 ２７ 無効化回路 ＲＡＳ 制御信号 ＣＡＳ 制御信号 ＷＥ 制御信号 ＯＥ 制御信号 ＲＤ 読み出しデータ ＳＧ１ 活性化信号 ＳＧ２ 不活性化信号 Ｄout 出力信号 ＭＬＴＨ 設定信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 書き込みデータが入力される入力ピン
   と、読み出しデータが出力される出力ピンとがそれぞれ
   独立して形成される第一の半導体記憶装置（２５）と、
   書き込みデータが入力される入力ピンと、読み出しデー
   タが出力される出力ピンとが共通のピンで構成される第
   二の半導体記憶装置（２６）とに共通して使用され、複
   数の制御信号（ＲＡＳ，ＣＡＳ，ＷＥ，ＯＥ）に基づい
   て読み出し動作時には読み出しデータ（ＲＤ）をデータ
   出力バッファ回路（１２）から出力信号（Ｄout ）とし
   て出力させる活性化信号（ＳＧ１）を該データ出力バッ
   ファ回路（１２）に出力し、前記複数の制御信号（ＲＡ
   Ｓ，ＣＡＳ，ＷＥ，ＯＥ）に基づいて書き込み動作時に
   は前記活性化信号（ＳＧ１）と、データ出力バッファ回
   路（１２）の出力信号（Ｄout ）をハイインピーダンス
   化させる不活性化信号（ＳＧ２）とのいずれかを出力す
   る出力制御回路（２０）を備えた半導体記憶装置であっ
   て、 前記出力制御回路（２０）には該出力制御回路（２０）
   が前記第一及び第二の半導体記憶装置（２５，２６）の
   いずれに使用されるかを設定する設定信号（ＭＬＴＨ）
   を入力し、前記出力制御回路（２０）を前記第一の半導
   体記憶装置（２５）に使用したとき、書き込み動作の開
   始を制御する制御信号（ＷＥ）による前記不活性化信号
   （ＳＧ２）の出力を無効化する無効化回路（２７）を備
   えたことを特徴とする半導体記憶装置。