JP2002184180A - クロック同期型ダイナミックメモリ - Google Patents
クロック同期型ダイナミックメモリInfo
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- JP2002184180A JP2002184180A JP2000384669A JP2000384669A JP2002184180A JP 2002184180 A JP2002184180 A JP 2002184180A JP 2000384669 A JP2000384669 A JP 2000384669A JP 2000384669 A JP2000384669 A JP 2000384669A JP 2002184180 A JP2002184180 A JP 2002184180A
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Abstract
(57)【要約】
【課題】リフレッシュ動作を繰り返すだけのデータ保持
モード時の消費電流を削減する。 【解決手段】同期型ダイナミックメモリにおいて，外部
クロックを入力し内部に分配するクロック入力バッファ
と，コマンドを入力するコマンド入力バッファと，アド
レスを入力するアドレス入力バッファと，データを入力
するデータ入力バッファとを有し，通常動作モード時
は，クロック入力バッファが前記コマンド，アドレス，
データ入力バッファにクロックを供給し，パワーダウン
モードなどのデータ保持モード時は，クロック入力バッ
ファが前記コマンド入力バッファにクロックを供給し，
アドレス，データ入力バッファにはクロックを供給しな
いことを特徴とする。かかるメモリによれば，データ保
持モード時において，外部クロックがコマンド入力バッ
ファに供給されるので，リフレッシュコマンドを入力し
てセルフリフレッシュ動作を行うことができ，そのとき
外部クロックのアドレス入力バッファやデータ入力バッ
ファへの供給が行われないので，それに伴う消費電流を
削減することができる。
モード時の消費電流を削減する。 【解決手段】同期型ダイナミックメモリにおいて，外部
クロックを入力し内部に分配するクロック入力バッファ
と，コマンドを入力するコマンド入力バッファと，アド
レスを入力するアドレス入力バッファと，データを入力
するデータ入力バッファとを有し，通常動作モード時
は，クロック入力バッファが前記コマンド，アドレス，
データ入力バッファにクロックを供給し，パワーダウン
モードなどのデータ保持モード時は，クロック入力バッ
ファが前記コマンド入力バッファにクロックを供給し，
アドレス，データ入力バッファにはクロックを供給しな
いことを特徴とする。かかるメモリによれば，データ保
持モード時において，外部クロックがコマンド入力バッ
ファに供給されるので，リフレッシュコマンドを入力し
てセルフリフレッシュ動作を行うことができ，そのとき
外部クロックのアドレス入力バッファやデータ入力バッ
ファへの供給が行われないので，それに伴う消費電流を
削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は，クロック同期型ダ
イナミックメモリに関し，コントローラからのリフレッ
シュコマンドに応答して実行されるセルフリフレッシュ
動作時の消費電力を削減することができる同期型ダイナ
ミックメモリに関する。
イナミックメモリに関し，コントローラからのリフレッ
シュコマンドに応答して実行されるセルフリフレッシュ
動作時の消費電力を削減することができる同期型ダイナ
ミックメモリに関する。
【０００２】
【従来の技術】クロック同期型ダイナミックメモリ（Ｓ
ＤＲＡＭ）は，クロックに同期してコマンド，アドレ
ス，書き込みデータを入力し，読み出しデータを出力す
ることで，高速動作を実現する。供給されたクロック
は，メモリ内部のコマンド，アドレス，データ入力出力
バッファに供給され，そのクロックの立ち上がりエッジ
に同期して，メモリコントローラから供給されるコマン
ド，アドレス，書き込みデータを取り込み，読み出しデ
ータを出力する。
ＤＲＡＭ）は，クロックに同期してコマンド，アドレ
ス，書き込みデータを入力し，読み出しデータを出力す
ることで，高速動作を実現する。供給されたクロック
は，メモリ内部のコマンド，アドレス，データ入力出力
バッファに供給され，そのクロックの立ち上がりエッジ
に同期して，メモリコントローラから供給されるコマン
ド，アドレス，書き込みデータを取り込み，読み出しデ
ータを出力する。
【０００３】ＳＤＲＡＭは，通常動作モードでは，所定
の周期のクロックが供給され，メモリコントローラから
供給されるコマンドをデコードして，コマンドに応じ
て，読み出し，書き込み，またはリフレッシュ動作など
を行う。リフレッシュ動作では，メモリコントローラか
らリフレッシュコマンドが供給され、内部で生成される
リフレッシュアドレスに対してリフレッシュ動作が行わ
れる。また，ＳＤＲＡＭは，アクセスがなくなると，メ
モリコントローラからの所定のコマンドによりパワーダ
ウンモードになり，単にデータを保持する状態になる。
パワーダウンモードでは，クロック入力が停止され，そ
れに伴いコマンド，アドレス，データの入力や出力も停
止する。
の周期のクロックが供給され，メモリコントローラから
供給されるコマンドをデコードして，コマンドに応じ
て，読み出し，書き込み，またはリフレッシュ動作など
を行う。リフレッシュ動作では，メモリコントローラか
らリフレッシュコマンドが供給され、内部で生成される
リフレッシュアドレスに対してリフレッシュ動作が行わ
れる。また，ＳＤＲＡＭは，アクセスがなくなると，メ
モリコントローラからの所定のコマンドによりパワーダ
ウンモードになり，単にデータを保持する状態になる。
パワーダウンモードでは，クロック入力が停止され，そ
れに伴いコマンド，アドレス，データの入力や出力も停
止する。
【０００４】ダイナミックメモリは，メモリセルの記憶
状態が一定期間後に消滅するため，一定の周期でリフレ
ッシュ動作を行う必要がある。通常動作モードでは，メ
モリコントローラからの指令に応答して，リフレッシュ
動作が行われる。一方，パワーダウンモードでは，メモ
リコントローラからの指令ではなく，内部でリフレッシ
ュコマンドを発行してセルフリフレッシュが行われる。
このセルフリフレッシュを行うために，ＳＤＲＡＭは，
内部にリフレッシュタイミングを計測する発振器と，リ
フレッシュアドレスカウンタを内蔵する。そして，パワ
ーダウンモードでは，発振器が一定周期毎にトリガー信
号を発生し，それに応答して内部でリフレッシュコマン
ドが発行され，リフレッシュカウンタのアドレスに対し
てリフレッシュ動作が行われる。
状態が一定期間後に消滅するため，一定の周期でリフレ
ッシュ動作を行う必要がある。通常動作モードでは，メ
モリコントローラからの指令に応答して，リフレッシュ
動作が行われる。一方，パワーダウンモードでは，メモ
リコントローラからの指令ではなく，内部でリフレッシ
ュコマンドを発行してセルフリフレッシュが行われる。
このセルフリフレッシュを行うために，ＳＤＲＡＭは，
内部にリフレッシュタイミングを計測する発振器と，リ
フレッシュアドレスカウンタを内蔵する。そして，パワ
ーダウンモードでは，発振器が一定周期毎にトリガー信
号を発生し，それに応答して内部でリフレッシュコマン
ドが発行され，リフレッシュカウンタのアドレスに対し
てリフレッシュ動作が行われる。
【０００５】パワーダウンモードでなくても，ＳＤＲＡ
Ｍへのアクセスがなくなり単にデータを保持している状
態で，セルフリフレッシュ動作が繰り返して行われるこ
とも考えられる。
Ｍへのアクセスがなくなり単にデータを保持している状
態で，セルフリフレッシュ動作が繰り返して行われるこ
とも考えられる。
【０００６】一方，ネットワーク用ＬＳＩや画像処理用
ＬＳＩなどにおいて，１つのＬＳＩチップ内に，必要な
データ処理を行うロジック回路とデータ処理中に大容量
のデータを記録するＳＤＲＡＭマクロとを混載すること
が提案されている。このようなメモリ混載型のロジック
ＬＳＩでは，メモリコントローラが内蔵され，それによ
りＳＤＲＡＭマクロが制御される。
ＬＳＩなどにおいて，１つのＬＳＩチップ内に，必要な
データ処理を行うロジック回路とデータ処理中に大容量
のデータを記録するＳＤＲＡＭマクロとを混載すること
が提案されている。このようなメモリ混載型のロジック
ＬＳＩでは，メモリコントローラが内蔵され，それによ
りＳＤＲＡＭマクロが制御される。
【０００７】その場合，ＳＤＲＡＭマクロが通常動作モ
ード時もパワーダウンモード時も，メモリコントローラ
がそのリフレッシュタイミングを管理し，ＳＤＲＡＭマ
クロに必要なタイミングでリフレッシュコマンドを供給
することが提案されている。１チップ内に混載されるＤ
ＲＡＭマクロに対しては，チップ内のコントローラがリ
フレッシュ動作全体を管理するほうが好ましいからであ
る。
ード時もパワーダウンモード時も，メモリコントローラ
がそのリフレッシュタイミングを管理し，ＳＤＲＡＭマ
クロに必要なタイミングでリフレッシュコマンドを供給
することが提案されている。１チップ内に混載されるＤ
ＲＡＭマクロに対しては，チップ内のコントローラがリ
フレッシュ動作全体を管理するほうが好ましいからであ
る。
【０００８】
【発明が解決しようとする課題】上記のメモリ混載型Ｌ
ＳＩでは，内蔵されるＳＤＲＡＭマクロは，ＳＤＲＡＭ
単体に設けられていたセルフリフレッシュ機能を有して
いない。そして，パワーダウンモードなどのアクセスが
ないデータ保持状態でも，メモリコントローラからリフ
レッシュコマンドを供給され，それに応答して記憶デー
タのリフレッシュを行うことになる。従って，メモリコ
ントローラからのリフレッシュコマンドを取り込むため
には，ＳＤＲＡＭマクロは，外部からクロックを入力
し，それに同期してコマンドを入力する必要がある。そ
して，外部クロックは，クロック入力バッファから，内
部のコマンド，アドレス，データの各入力バッファに分
配される。
ＳＩでは，内蔵されるＳＤＲＡＭマクロは，ＳＤＲＡＭ
単体に設けられていたセルフリフレッシュ機能を有して
いない。そして，パワーダウンモードなどのアクセスが
ないデータ保持状態でも，メモリコントローラからリフ
レッシュコマンドを供給され，それに応答して記憶デー
タのリフレッシュを行うことになる。従って，メモリコ
ントローラからのリフレッシュコマンドを取り込むため
には，ＳＤＲＡＭマクロは，外部からクロックを入力
し，それに同期してコマンドを入力する必要がある。そ
して，外部クロックは，クロック入力バッファから，内
部のコマンド，アドレス，データの各入力バッファに分
配される。
【０００９】ところが，アクセスが行われないパワーダ
ウンモードなどでは，アドレス入力やデータ入出力は行
われないのにかかわらず，外部クロックは，それらの入
力バッファ，出力バッファにも分配される。メモリが大
容量化すると，アドレス入力バッファの数が多くなり，
また，データ入出力バッファの数も多くなりがちであ
り，それらの入力バッファに外部クロックを分配するた
めには，比較的長い配線や大きなトランジスタのゲート
電極容量を駆動する必要があり，消費電流の増大を招く
ことになる。
ウンモードなどでは，アドレス入力やデータ入出力は行
われないのにかかわらず，外部クロックは，それらの入
力バッファ，出力バッファにも分配される。メモリが大
容量化すると，アドレス入力バッファの数が多くなり，
また，データ入出力バッファの数も多くなりがちであ
り，それらの入力バッファに外部クロックを分配するた
めには，比較的長い配線や大きなトランジスタのゲート
電極容量を駆動する必要があり，消費電流の増大を招く
ことになる。
【００１０】そこで，本発明の目的は，アクセスが行わ
れないデータ保持状態におけるクロック供給に伴う消費
電流を削減することができる同期型ダイナミックメモリ
及びそれを混載するＬＳＩを提供することにある。
れないデータ保持状態におけるクロック供給に伴う消費
電流を削減することができる同期型ダイナミックメモリ
及びそれを混載するＬＳＩを提供することにある。
【００１１】更に，本発明の別の目的は，パワーダウン
モード状態におけるクロック供給に伴う消費電流を削減
した同期型ダイナミックメモリ及びそれを混載するＬＳ
Ｉを提供することにある。
モード状態におけるクロック供給に伴う消費電流を削減
した同期型ダイナミックメモリ及びそれを混載するＬＳ
Ｉを提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明の一つの側面は，同期型ダイナミックメモ
リにおいて，外部クロックを入力し内部に分配するクロ
ック入力バッファと，コマンドを入力するコマンド入力
バッファと，アドレスを入力するアドレス入力バッファ
と，データを入力するデータ入力バッファとを有し，通
常動作モード時は，クロック入力バッファが前記コマン
ド，アドレス，データ入力バッファにクロックを供給
し，パワーダウンモードなどのデータ保持モード時は，
クロック入力バッファが前記コマンド入力バッファにク
ロックを供給し，前記アドレス，データ入力バッファに
はクロックを供給しないことを特徴とする。
めに，本発明の一つの側面は，同期型ダイナミックメモ
リにおいて，外部クロックを入力し内部に分配するクロ
ック入力バッファと，コマンドを入力するコマンド入力
バッファと，アドレスを入力するアドレス入力バッファ
と，データを入力するデータ入力バッファとを有し，通
常動作モード時は，クロック入力バッファが前記コマン
ド，アドレス，データ入力バッファにクロックを供給
し，パワーダウンモードなどのデータ保持モード時は，
クロック入力バッファが前記コマンド入力バッファにク
ロックを供給し，前記アドレス，データ入力バッファに
はクロックを供給しないことを特徴とする。
【００１３】上記の発明によれば，データ保持モード時
において，外部クロックがコマンド入力バッファに供給
されるので，リフレッシュコマンドを入力してセルフリ
フレッシュ動作を行うことができ，そのとき外部クロッ
クのアドレス入力バッファやデータ入力バッファへの供
給が行われないので，それに伴う消費電流を削減するこ
とができる。
において，外部クロックがコマンド入力バッファに供給
されるので，リフレッシュコマンドを入力してセルフリ
フレッシュ動作を行うことができ，そのとき外部クロッ
クのアドレス入力バッファやデータ入力バッファへの供
給が行われないので，それに伴う消費電流を削減するこ
とができる。
【００１４】上記発明の好ましい実施例では，前記同期
型ダイナミックメモリは，前記クロック入力バッファか
らコマンド入力バッファにクロックを供給する第１のク
ロック供給配線と，前記クロック入力バッファからアド
レス入力バッファとデータ入力バッファにクロックを供
給する第２のクロック供給配線とを有し，クロック入力
バッファは，通常動作モード時は，前記第１及び第２の
クロック供給配線を駆動し，データ保持モード時は，前
記第１のクロック供給配線を駆動して，前記第２のクロ
ック供給配線の駆動を停止する。
型ダイナミックメモリは，前記クロック入力バッファか
らコマンド入力バッファにクロックを供給する第１のク
ロック供給配線と，前記クロック入力バッファからアド
レス入力バッファとデータ入力バッファにクロックを供
給する第２のクロック供給配線とを有し，クロック入力
バッファは，通常動作モード時は，前記第１及び第２の
クロック供給配線を駆動し，データ保持モード時は，前
記第１のクロック供給配線を駆動して，前記第２のクロ
ック供給配線の駆動を停止する。
【００１５】かかる実施例では，クロックを供給する配
線網を，第１と第２のクロック供給配線に分離し，デー
タ保持モード時に，第２のクロック供給配線の駆動が停
止するので，クロック供給に必要な消費電流を大幅に削
減することができる。
線網を，第１と第２のクロック供給配線に分離し，デー
タ保持モード時に，第２のクロック供給配線の駆動が停
止するので，クロック供給に必要な消費電流を大幅に削
減することができる。
【００１６】更に，より好ましい実施例では，前記第１
のクロック供給配線を第２のクロック供給配線より短い
レイアウト構成にする。かかるレイアウト構成では，デ
ータ保持モード時に短い方の第１のクロック供給配線の
みを駆動すれば良いので，消費電流の削減効果大であ
る。
のクロック供給配線を第２のクロック供給配線より短い
レイアウト構成にする。かかるレイアウト構成では，デ
ータ保持モード時に短い方の第１のクロック供給配線の
みを駆動すれば良いので，消費電流の削減効果大であ
る。
【００１７】上記の目的を達成するために，本発明の第
２の側面は，同期型ダイナミックメモリにおいて，外部
クロックを入力し内部に分配するクロック入力バッファ
と，コマンドを入力するコマンド入力バッファと，アド
レスを入力するアドレス入力バッファと，データを入力
するデータ入力バッファとを有し，通常動作モード時
は，クロック入力バッファが前記コマンド，アドレス，
データ入力バッファにクロックを供給し，メモリへのア
クセスがないデータ保持モード時は，クロック入力バッ
ファが前記コマンド入力バッファにクロックを供給し，
前記アドレス，データ入力バッファにはクロックを供給
せず，パワーダウンモード時は，クロック入力バッファ
が内部へのクロックの供給を停止することを特徴とす
る。
２の側面は，同期型ダイナミックメモリにおいて，外部
クロックを入力し内部に分配するクロック入力バッファ
と，コマンドを入力するコマンド入力バッファと，アド
レスを入力するアドレス入力バッファと，データを入力
するデータ入力バッファとを有し，通常動作モード時
は，クロック入力バッファが前記コマンド，アドレス，
データ入力バッファにクロックを供給し，メモリへのア
クセスがないデータ保持モード時は，クロック入力バッ
ファが前記コマンド入力バッファにクロックを供給し，
前記アドレス，データ入力バッファにはクロックを供給
せず，パワーダウンモード時は，クロック入力バッファ
が内部へのクロックの供給を停止することを特徴とす
る。
【００１８】上記の発明によれば，メモリアクセスが停
止しているデータ保持モード時において，外部からのリ
フレッシュコマンドに応答してリフレッシュ動作を行う
ことができ，しかも，その時，外部クロックのアドレス
入力バッファやデータ入力バッファへの供給が行われな
いので，それに伴う消費電流を削減することができる。
更に，パワーダウンモード時においては，全てのクロッ
クの供給が停止され，メモリの全ての動作を停止させる
ことができる。
止しているデータ保持モード時において，外部からのリ
フレッシュコマンドに応答してリフレッシュ動作を行う
ことができ，しかも，その時，外部クロックのアドレス
入力バッファやデータ入力バッファへの供給が行われな
いので，それに伴う消費電流を削減することができる。
更に，パワーダウンモード時においては，全てのクロッ
クの供給が停止され，メモリの全ての動作を停止させる
ことができる。
【００１９】
【発明の実施の形態】以下，図面を参照して本発明の実
施の形態例を説明する。しかしながら，かかる実施の形
態例が，本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら，かかる実施の形
態例が，本発明の技術的範囲を限定するものではない。
【００２０】図１は，本実施の形態例におけるロジック
マクロとＳＤＲＡＭマクロを混載したＬＳＩの構成図で
ある。混載ＬＳＩ１内には，一定のデータ処理を行う処
理回路マクロ２と，同期型ＤＲＡＭマクロ４と，そのＳ
ＤＲＡＭマクロをコントロールするメモリコントローラ
３とが搭載される。処理回路マクロ２は，混載ＬＳＩの
用途に対応したデータ処理を行うプロセッサ機能を有
し，そのデータ処理を行う時に，大容量のデータの記
憶，読み出しのために，メモリコントローラ３を介して
ＳＤＲＡＭマクロ４にアクセスする。従って，処理回路
マクロ２とメモリコントローラ３との間には，例えば，
コマンドバスCMDBusとアドレス・データバスADBusが設
けられる。
マクロとＳＤＲＡＭマクロを混載したＬＳＩの構成図で
ある。混載ＬＳＩ１内には，一定のデータ処理を行う処
理回路マクロ２と，同期型ＤＲＡＭマクロ４と，そのＳ
ＤＲＡＭマクロをコントロールするメモリコントローラ
３とが搭載される。処理回路マクロ２は，混載ＬＳＩの
用途に対応したデータ処理を行うプロセッサ機能を有
し，そのデータ処理を行う時に，大容量のデータの記
憶，読み出しのために，メモリコントローラ３を介して
ＳＤＲＡＭマクロ４にアクセスする。従って，処理回路
マクロ２とメモリコントローラ３との間には，例えば，
コマンドバスCMDBusとアドレス・データバスADBusが設
けられる。
【００２１】また，メモリコントローラ３は，処理回路
２からのアクセス命令に応答して，ＳＤＲＡＭマクロ４
に対して，読み出し及び書き込みを行う。更に，メモリ
コントローラ３は，ＳＤＲＡＭマクロ４のデータ保持管
理も行い，適切な周期でリフレッシュコマンドを発行し
てＳＤＲＡＭマクロ４にリフレッシュを実行させる。ま
た，メモリコントローラ３は，メモリへのアクセスがな
くなると，ＳＤＲＡＭマクロ４をパワーダウンモードに
して，消費電流を低減するように制御する。従って，メ
モリコントローラ３は，ＳＤＲＡＭマクロ４に対して，
クロックCLK，クロックイネーブル信号CKE，コマンドCM
D，アドレスＡ0〜Ａn，データDIを供給し，読み出し時
にデータDOを受信する。
２からのアクセス命令に応答して，ＳＤＲＡＭマクロ４
に対して，読み出し及び書き込みを行う。更に，メモリ
コントローラ３は，ＳＤＲＡＭマクロ４のデータ保持管
理も行い，適切な周期でリフレッシュコマンドを発行し
てＳＤＲＡＭマクロ４にリフレッシュを実行させる。ま
た，メモリコントローラ３は，メモリへのアクセスがな
くなると，ＳＤＲＡＭマクロ４をパワーダウンモードに
して，消費電流を低減するように制御する。従って，メ
モリコントローラ３は，ＳＤＲＡＭマクロ４に対して，
クロックCLK，クロックイネーブル信号CKE，コマンドCM
D，アドレスＡ0〜Ａn，データDIを供給し，読み出し時
にデータDOを受信する。
【００２２】クロックイネーブル信号CKEは，例えば，
通常動作時においてＨレベルになり，パワーダウンモー
ド時においてＬレベルになり，ＳＤＲＡＭマクロ４に対
して，パワーダウンモードへの移行と通常動作モードへ
の復帰を命令する信号として利用される。パワーダウン
モード時は，ＳＤＲＡＭマクロ４へのアクセスは行われ
ないが，メモリセル内のデータ保持を行う必要があるの
で，一定周期でリフレッシュ動作が繰り返される。かか
るパワーダウンモード時でのリフレッシュ動作も，メモ
リコントローラ３からのリフレッシュコマンドに応答し
て行われる。
通常動作時においてＨレベルになり，パワーダウンモー
ド時においてＬレベルになり，ＳＤＲＡＭマクロ４に対
して，パワーダウンモードへの移行と通常動作モードへ
の復帰を命令する信号として利用される。パワーダウン
モード時は，ＳＤＲＡＭマクロ４へのアクセスは行われ
ないが，メモリセル内のデータ保持を行う必要があるの
で，一定周期でリフレッシュ動作が繰り返される。かか
るパワーダウンモード時でのリフレッシュ動作も，メモ
リコントローラ３からのリフレッシュコマンドに応答し
て行われる。
【００２３】図２は，ＳＤＲＡＭマクロの構成図であ
る。ＳＤＲＡＭマクロ４は，通常のＳＤＲＡＭチップと
同様に，クロックCLKを入力して内部の回路に供給する
クロック入力バッファ１０と，コマンドＣＭＤを入力す
るコマンド入力バッファ１２と，アドレスＡ0〜Ａnを入
力するアドレスバッファ１４と，データDI0〜DIn、DO0
〜DOnの入出力バッファ１６とを有する。コマンド入力
バッファ１２に取り込まれたコマンドCMD1は，コマンド
デコーダ１３に供給されそこでデコードされ，各メモリ
バンクBANK0，BANK1のコマンドラッチ回路２４に供給さ
れる。
る。ＳＤＲＡＭマクロ４は，通常のＳＤＲＡＭチップと
同様に，クロックCLKを入力して内部の回路に供給する
クロック入力バッファ１０と，コマンドＣＭＤを入力す
るコマンド入力バッファ１２と，アドレスＡ0〜Ａnを入
力するアドレスバッファ１４と，データDI0〜DIn、DO0
〜DOnの入出力バッファ１６とを有する。コマンド入力
バッファ１２に取り込まれたコマンドCMD1は，コマンド
デコーダ１３に供給されそこでデコードされ，各メモリ
バンクBANK0，BANK1のコマンドラッチ回路２４に供給さ
れる。
【００２４】ＳＤＲＡＭマクロ４内には，複数のメモリ
バンクBANK0，BANK1が設けられ，各メモリバンクは，メ
モリセルアレイMCAと，ローデコーダRDECと，センスア
ンプSAと，コラムデコーダCDECとが設けられた複数のメ
モリブロックBLKを有し，上記メモリセルアレイMCA内に
は，ワード線WLとビット線BL及びメモリセルMCとが設け
られる。各メモリバンク内のコマンドラッチ回路２４に
ラッチされたコマンド（リードコマンドRD，ライトコマ
ンドWR，リフレッシュコマンドREF）が制御回路２６に
供給され，制御回路２６が，メモリブロックに対して，
コマンドに対応する動作を制御する。各メモリブロック
BLKは，データバスDBを介してセンスバッファ・ライト
アンプSB/WAに接続され，更に，入出力データバスI/ODB
を介してデータ入出力バッファ１６に接続される。
バンクBANK0，BANK1が設けられ，各メモリバンクは，メ
モリセルアレイMCAと，ローデコーダRDECと，センスア
ンプSAと，コラムデコーダCDECとが設けられた複数のメ
モリブロックBLKを有し，上記メモリセルアレイMCA内に
は，ワード線WLとビット線BL及びメモリセルMCとが設け
られる。各メモリバンク内のコマンドラッチ回路２４に
ラッチされたコマンド（リードコマンドRD，ライトコマ
ンドWR，リフレッシュコマンドREF）が制御回路２６に
供給され，制御回路２６が，メモリブロックに対して，
コマンドに対応する動作を制御する。各メモリブロック
BLKは，データバスDBを介してセンスバッファ・ライト
アンプSB/WAに接続され，更に，入出力データバスI/ODB
を介してデータ入出力バッファ１６に接続される。
【００２５】ＳＤＲＡＭマクロ４は，内部にリフレッシ
ュアドレスカウンタ２２を有する。このリフレッシュア
ドレスカウンタ２２は，カウントアップ信号C-UPに応答
してリフレッシュすべきアドレスをインクリメントし，
リフレッシュアドレスR-Addを出力する。このリフレッ
シュアドレスR-Addは，リフレッシュ動作時にセレクタ
により外部アドレスE-Addから切り替えられてメモリブ
ロックBLKにアドレスAddとして供給される。また，リフ
レッシュアドレスR-Add及び外部アドレスE-Addの一部
が，バンク選択アドレスB-Addとして，コマンドラッチ
回路２４に供給される。上記カウントアップ信号C-UP
は，リフレッシュ動作毎に生成される。
ュアドレスカウンタ２２を有する。このリフレッシュア
ドレスカウンタ２２は，カウントアップ信号C-UPに応答
してリフレッシュすべきアドレスをインクリメントし，
リフレッシュアドレスR-Addを出力する。このリフレッ
シュアドレスR-Addは，リフレッシュ動作時にセレクタ
により外部アドレスE-Addから切り替えられてメモリブ
ロックBLKにアドレスAddとして供給される。また，リフ
レッシュアドレスR-Add及び外部アドレスE-Addの一部
が，バンク選択アドレスB-Addとして，コマンドラッチ
回路２４に供給される。上記カウントアップ信号C-UP
は，リフレッシュ動作毎に生成される。
【００２６】図２のＳＤＲＡＭマクロ４は，クロック入
力バッファ１０からコマンド入力バッファ１２にクロッ
クを供給する第１のクロック供給配線CLK1と，アドレス
入力バッファ１４やデータ入出力回路１６にクロックを
供給する第２のクロック供給配線CLK2とを，別々に有す
る。そして，通常動作時は，クロック入力バッファ１０
が，第１及び第２のクロック供給配線CLK1,CLK2を駆動
して，各入力バッファ１２，１４，１６にクロックを供
給して，クロック同期動作を可能にする。一方，パワー
ダウンモード時等のメモリへのアクセスがないデータ保
持モードにおいては，クロック入力バッファ１０は，第
２のクロック供給配線CLK2の駆動を停止して，アドレス
入力バッファ１４とデータ入出力バッファ１６へのクロ
ックの供給を停止し，無駄な消費電流を削減する。
力バッファ１０からコマンド入力バッファ１２にクロッ
クを供給する第１のクロック供給配線CLK1と，アドレス
入力バッファ１４やデータ入出力回路１６にクロックを
供給する第２のクロック供給配線CLK2とを，別々に有す
る。そして，通常動作時は，クロック入力バッファ１０
が，第１及び第２のクロック供給配線CLK1,CLK2を駆動
して，各入力バッファ１２，１４，１６にクロックを供
給して，クロック同期動作を可能にする。一方，パワー
ダウンモード時等のメモリへのアクセスがないデータ保
持モードにおいては，クロック入力バッファ１０は，第
２のクロック供給配線CLK2の駆動を停止して，アドレス
入力バッファ１４とデータ入出力バッファ１６へのクロ
ックの供給を停止し，無駄な消費電流を削減する。
【００２７】本実施の形態例のＳＤＲＡＭマクロでは，
通常動作時及びデータ保持モード時のいずれにおいて
も，メモリコントローラ３からリフレッシュコマンドが
供給され，内蔵するリフレッシュカウンタが生成するリ
フレッシュアドレスに対してリフレッシュ動作が実行さ
れる。従って，メモリコントローラ３は，通常動作時及
びデータ保持モード時の両方において，リフレッシュの
タイミングを管理する。
通常動作時及びデータ保持モード時のいずれにおいて
も，メモリコントローラ３からリフレッシュコマンドが
供給され，内蔵するリフレッシュカウンタが生成するリ
フレッシュアドレスに対してリフレッシュ動作が実行さ
れる。従って，メモリコントローラ３は，通常動作時及
びデータ保持モード時の両方において，リフレッシュの
タイミングを管理する。
【００２８】図３は，本実施の形態例におけるクロック
供給配線の構成図である。クロック入力バッファ１０
は，クロックCLKを入力し，第１のクロック供給配線CLK
1を介してコマンド入力バッファ群１２にクロックを供
給し，第２のクロック供給配線CLK2を介してデータ入力
バッファ群16Aとアドレス入力バッファ群１４とにクロ
ックを供給する。コマンド入力バッファ群１２は，コマ
ンドCMDが４つの信号/RAS，/CAS，/WE，/CSからなる場
合，それぞれの信号を取り込む４個の入力バッファで構
成される。図３の例では，データ入力バッファ群16A
は，１２８本のデータ入出力端子DI0-127をそれぞれ入
力する入力バッファで構成され，アドレス入力バッファ
群１４は，１０本のアドレスＡ00-Ａ09をそれぞれ入力
する入力バッファで構成される。尚，図示しないが，第
１のクロック供給配線CLK1は，コマンド入力バッファ群
１２以外に，リフレッシュ動作に必要な内部回路にも接
続される。
供給配線の構成図である。クロック入力バッファ１０
は，クロックCLKを入力し，第１のクロック供給配線CLK
1を介してコマンド入力バッファ群１２にクロックを供
給し，第２のクロック供給配線CLK2を介してデータ入力
バッファ群16Aとアドレス入力バッファ群１４とにクロ
ックを供給する。コマンド入力バッファ群１２は，コマ
ンドCMDが４つの信号/RAS，/CAS，/WE，/CSからなる場
合，それぞれの信号を取り込む４個の入力バッファで構
成される。図３の例では，データ入力バッファ群16A
は，１２８本のデータ入出力端子DI0-127をそれぞれ入
力する入力バッファで構成され，アドレス入力バッファ
群１４は，１０本のアドレスＡ00-Ａ09をそれぞれ入力
する入力バッファで構成される。尚，図示しないが，第
１のクロック供給配線CLK1は，コマンド入力バッファ群
１２以外に，リフレッシュ動作に必要な内部回路にも接
続される。
【００２９】図２，３に示される通り，クロック入力バ
ッファからコマンド入力バッファまで延在する第１のク
ロック供給配線CLK1は，クロック入力バッファからアド
レス又はデータ入力バッファまで延在する第２のクロッ
ク供給配線CLK2よりも短くなるように，レイアウトがさ
れていることが好ましい。これにより，データ保持モー
ドでは，短い方の第１のクロック供給配線CLK1を駆動す
ればよく，長い方の第２のクロック供給配線CLK2の駆動
を停止することができ，消費電流の削減効果が大きくな
る。
ッファからコマンド入力バッファまで延在する第１のク
ロック供給配線CLK1は，クロック入力バッファからアド
レス又はデータ入力バッファまで延在する第２のクロッ
ク供給配線CLK2よりも短くなるように，レイアウトがさ
れていることが好ましい。これにより，データ保持モー
ドでは，短い方の第１のクロック供給配線CLK1を駆動す
ればよく，長い方の第２のクロック供給配線CLK2の駆動
を停止することができ，消費電流の削減効果が大きくな
る。
【００３０】図４は，クロック入力バッファ１０の第１
の例を示す回路図である。クロック入力バッファ１０に
は，外部からのクロックCLKとクロックイネーブル信号C
KEとが供給され，インバータ３０〜３２，ＮＡＮＤゲー
ト３３及びインバータ３４，３５を有する。インバータ
３０〜３２により，第１の内部クロックCLK1z,CLK1xが
生成され，第１のクロック供給配線CLK1に出力される。
また，クロックイネーブル信号CKEは外部クロックCLKと
共にNANDゲート３３に供給され，クロックイネーブル信
号CKEがＨレベルの時に，NANDゲート３３及びインバー
タ３４，３５により，第２の内部クロックCLK2z,CLK2x
が生成され，第２のクロック供給配線CLK2に出力され
る。クロックイネーブル信号CKEがＬレベルの時は，NAN
Dゲート３３の出力がクロックCLKにかかわらずＬレベル
に固定され，第２の内部クロックCLK2z,CLK2xは停止
し，第２のクロック供給配線CLK2の駆動が停止する。第
１及び第２の内部クロックCLK1z,x，CLK2z,xは，それぞ
れ逆相のクロック信号である。
の例を示す回路図である。クロック入力バッファ１０に
は，外部からのクロックCLKとクロックイネーブル信号C
KEとが供給され，インバータ３０〜３２，ＮＡＮＤゲー
ト３３及びインバータ３４，３５を有する。インバータ
３０〜３２により，第１の内部クロックCLK1z,CLK1xが
生成され，第１のクロック供給配線CLK1に出力される。
また，クロックイネーブル信号CKEは外部クロックCLKと
共にNANDゲート３３に供給され，クロックイネーブル信
号CKEがＨレベルの時に，NANDゲート３３及びインバー
タ３４，３５により，第２の内部クロックCLK2z,CLK2x
が生成され，第２のクロック供給配線CLK2に出力され
る。クロックイネーブル信号CKEがＬレベルの時は，NAN
Dゲート３３の出力がクロックCLKにかかわらずＬレベル
に固定され，第２の内部クロックCLK2z,CLK2xは停止
し，第２のクロック供給配線CLK2の駆動が停止する。第
１及び第２の内部クロックCLK1z,x，CLK2z,xは，それぞ
れ逆相のクロック信号である。
【００３１】図５は，コマンド，アドレス，データ入力
バッファ回路の一例を示す回路図である。この例では，
入力バッファ回路は，外部からの入力信号ＩＮが入力す
るインバータ３６と，内部クロック信号CLKz,CLKxによ
り開閉するトランスファーゲート３７，３９と，２個の
インバータからなるラッチ回路３８，４０と，最終段イ
ンバータ４１とを有する。この入力バッファ回路は，内
部クロックCLKzがＬレベルでCLKxがＨレベルの時に，ゲ
ート３７が開き，外部からの入力信号ＩＮが前段ラッチ
回路３８にラッチされ，次のタイミングで内部クロック
CLKzがＨレベルでCLKxがＬレベルの時に，前記ラッチさ
れた入力信号が後段ラッチ回路４０にラッチされ，イン
バータ４１により出力される。
バッファ回路の一例を示す回路図である。この例では，
入力バッファ回路は，外部からの入力信号ＩＮが入力す
るインバータ３６と，内部クロック信号CLKz,CLKxによ
り開閉するトランスファーゲート３７，３９と，２個の
インバータからなるラッチ回路３８，４０と，最終段イ
ンバータ４１とを有する。この入力バッファ回路は，内
部クロックCLKzがＬレベルでCLKxがＨレベルの時に，ゲ
ート３７が開き，外部からの入力信号ＩＮが前段ラッチ
回路３８にラッチされ，次のタイミングで内部クロック
CLKzがＨレベルでCLKxがＬレベルの時に，前記ラッチさ
れた入力信号が後段ラッチ回路４０にラッチされ，イン
バータ４１により出力される。
【００３２】このように，入力バッファ回路内のトラン
スファーゲート３７，３９のトランジスタのゲート電極
に，内部クロックが供給され，それらのトランジスタを
制御することにより，入力バッファ回路により外部から
の入力信号ＩＮがラッチされる。従って，内部クロック
CLKz,CLKxが供給されれば，入力バッファ回路は外部か
らの入力信号をクロックに同期して取り込み，内部の後
段の回路に出力する。逆に，内部クロックが供給されな
いと，入力バッファ回路は外部からの入力信号を取り込
まず，従って，インバータ３６を除いて動作電流を消費
することはない。
スファーゲート３７，３９のトランジスタのゲート電極
に，内部クロックが供給され，それらのトランジスタを
制御することにより，入力バッファ回路により外部から
の入力信号ＩＮがラッチされる。従って，内部クロック
CLKz,CLKxが供給されれば，入力バッファ回路は外部か
らの入力信号をクロックに同期して取り込み，内部の後
段の回路に出力する。逆に，内部クロックが供給されな
いと，入力バッファ回路は外部からの入力信号を取り込
まず，従って，インバータ３６を除いて動作電流を消費
することはない。
【００３３】図５に示される通り，第１及び第２のクロ
ック供給配線CLK1,2は，入力バッファ回路のトランスフ
ァーゲートのゲート電極に接続される。複数の入力バッ
ファ回路にクロックが供給される場合は，このクロック
供給配線に接続されるゲート電極の数も大きくなる。従
って，クロック供給配線を駆動してクロックを供給する
ためには，延在するクロック供給配線と共に，入力バッ
ファ回路のゲート容量も駆動する必要があり，クロック
供給には大きな電流消費を伴う。
ック供給配線CLK1,2は，入力バッファ回路のトランスフ
ァーゲートのゲート電極に接続される。複数の入力バッ
ファ回路にクロックが供給される場合は，このクロック
供給配線に接続されるゲート電極の数も大きくなる。従
って，クロック供給配線を駆動してクロックを供給する
ためには，延在するクロック供給配線と共に，入力バッ
ファ回路のゲート容量も駆動する必要があり，クロック
供給には大きな電流消費を伴う。
【００３４】図４に戻り，クロック入力バッファ１０
は，クロックイネーブル信号CKEがＨレベルの時，第１
及び第２のクロック供給配線CLK1,CLK2を駆動して第１
及び第２の内部クロックを出力する。一方，クロックイ
ネーブル信号CKEがＬレベルの時，第１のクロック供給
配線CLK1のみ駆動し，第２のクロック供給配線CLK2の駆
動を停止する。
は，クロックイネーブル信号CKEがＨレベルの時，第１
及び第２のクロック供給配線CLK1,CLK2を駆動して第１
及び第２の内部クロックを出力する。一方，クロックイ
ネーブル信号CKEがＬレベルの時，第１のクロック供給
配線CLK1のみ駆動し，第２のクロック供給配線CLK2の駆
動を停止する。
【００３５】図６は，かかるクロック入力バッファ１０
の動作を示す図である。この例では，クロックイネーブ
ル信号CKEが，通常動作時（CKE=Hレベル）とパワーダウ
ンモード時（CKE=Lレベル)とを制御するコマンド信号に
なっている。そして，このパワーダウンモード時でも，
メモリセルに保持されたデータを保持するようにリフレ
ッシュ動作が繰り返される。
の動作を示す図である。この例では，クロックイネーブ
ル信号CKEが，通常動作時（CKE=Hレベル）とパワーダウ
ンモード時（CKE=Lレベル)とを制御するコマンド信号に
なっている。そして，このパワーダウンモード時でも，
メモリセルに保持されたデータを保持するようにリフレ
ッシュ動作が繰り返される。
【００３６】図６に示される通り，通常動作時にクロッ
クイネーブル信号CKEがＨレベルになり，図４のクロッ
ク入力バッファ１０は，第１及び第２のクロック供給配
線を駆動する。これにより，コマンド，アドレス，デー
タ入力バッファ回路１２，１４，１６Ａに内部クロック
が供給され，それらの入力バッファは，外部からのコマ
ンドCMD，アドレスＡ0〜Ａn，データDI0〜DInを入力す
る。一方，パワーダウンモード時は，データ保持動作が
必要であり，クロックイネーブル信号CKEがＬレベルに
なり，クロック入力バッファ１０は，第１のクロック供
給配線CLK1のみを駆動し，第２のクロック供給配線CLK2
の駆動を停止する。これにより，コマンド入力バッファ
１２には内部クロックCLK1z,xが供給されコマンドを入
力することができるが，アドレス，データ入力バッファ
１４，１６Ａには内部クロックCLK2z,xが供給されな
い。
クイネーブル信号CKEがＨレベルになり，図４のクロッ
ク入力バッファ１０は，第１及び第２のクロック供給配
線を駆動する。これにより，コマンド，アドレス，デー
タ入力バッファ回路１２，１４，１６Ａに内部クロック
が供給され，それらの入力バッファは，外部からのコマ
ンドCMD，アドレスＡ0〜Ａn，データDI0〜DInを入力す
る。一方，パワーダウンモード時は，データ保持動作が
必要であり，クロックイネーブル信号CKEがＬレベルに
なり，クロック入力バッファ１０は，第１のクロック供
給配線CLK1のみを駆動し，第２のクロック供給配線CLK2
の駆動を停止する。これにより，コマンド入力バッファ
１２には内部クロックCLK1z,xが供給されコマンドを入
力することができるが，アドレス，データ入力バッファ
１４，１６Ａには内部クロックCLK2z,xが供給されな
い。
【００３７】パワーダウンモード時は，メモリコントロ
ーラ３がコマンドCMDとしてリフレッシュコマンドREFし
かSDRAMマクロ４に発行しないので，パワーダウンモー
ド時は，一種のセルフリフレッシュエントリーモードに
なる。 そして，リフレッシュコマンドに応答して，内
部でリフレッシュ動作を行うことで，データが保持され
る。
ーラ３がコマンドCMDとしてリフレッシュコマンドREFし
かSDRAMマクロ４に発行しないので，パワーダウンモー
ド時は，一種のセルフリフレッシュエントリーモードに
なる。 そして，リフレッシュコマンドに応答して，内
部でリフレッシュ動作を行うことで，データが保持され
る。
【００３８】図７は，本実施の形態例におけるＳＤＲＡ
Ｍマクロの動作タイミングチャートである。この例で
は，図４に示したクロック入力バッファ回路が使用され
る。図７に示される通り，通常動作モードＴ１では，ク
ロックイネーブル信号CKEがＨレベルになり，クロック
入力バッファ１０は，第１及び第２のクロック供給配線
CLK1,CLK2に第１及び第２の内部クロックを出力する。
従って，リードコマンドREADが供給される場合は，第１
の内部クロックCLK1に同期してそのリードコマンドREAD
がコマンド入力バッファ１２により取り込まれ，第２の
内部クロックCLK2に同期してアドレスＡ0〜Ａnがアドレ
ス入力バッファ１４により取り込まれる。コマンドデコ
ーダ１３は入力されたコマンドCMD1をデコードして，内
部のリードコマンド信号RDをＨレベルにして，制御回路
２６に読み出し動作を指令する。その結果，次のクロッ
クCLKの立ち上がりエッジでデータ入出力バッファ１６
からデータ入出力端子DI、DOに読み出しデータDOが出力
される。
Ｍマクロの動作タイミングチャートである。この例で
は，図４に示したクロック入力バッファ回路が使用され
る。図７に示される通り，通常動作モードＴ１では，ク
ロックイネーブル信号CKEがＨレベルになり，クロック
入力バッファ１０は，第１及び第２のクロック供給配線
CLK1,CLK2に第１及び第２の内部クロックを出力する。
従って，リードコマンドREADが供給される場合は，第１
の内部クロックCLK1に同期してそのリードコマンドREAD
がコマンド入力バッファ１２により取り込まれ，第２の
内部クロックCLK2に同期してアドレスＡ0〜Ａnがアドレ
ス入力バッファ１４により取り込まれる。コマンドデコ
ーダ１３は入力されたコマンドCMD1をデコードして，内
部のリードコマンド信号RDをＨレベルにして，制御回路
２６に読み出し動作を指令する。その結果，次のクロッ
クCLKの立ち上がりエッジでデータ入出力バッファ１６
からデータ入出力端子DI、DOに読み出しデータDOが出力
される。
【００３９】また，ライトコマンドWRTが供給される場
合は，第１の内部クロックCLK1に同期してライトコマン
ドWRTがコマンド入力バッファ１２により取り込まれ，
第２の内部クロックCLK2に同期してアドレスＡ0〜Ａnが
アドレス入力バッファ１４に，ライトデータＤIがデー
タ入力バッファ１６Ａによりそれぞれ取り込まれる。そ
して，コマンドデコーダ１３が内部ライトコマンド信号
WRをＨレベルにして，制御回路２６に読み出し動作を指
令する。それにより，ライトデータＤIがメモりセルに
書き込まれる。
合は，第１の内部クロックCLK1に同期してライトコマン
ドWRTがコマンド入力バッファ１２により取り込まれ，
第２の内部クロックCLK2に同期してアドレスＡ0〜Ａnが
アドレス入力バッファ１４に，ライトデータＤIがデー
タ入力バッファ１６Ａによりそれぞれ取り込まれる。そ
して，コマンドデコーダ１３が内部ライトコマンド信号
WRをＨレベルにして，制御回路２６に読み出し動作を指
令する。それにより，ライトデータＤIがメモりセルに
書き込まれる。
【００４０】次に，リフレッシュコマンドREFRが供給さ
れる場合は，メモリコントローラ３は，リフレッシュコ
マンドREFRを供給し，アドレスやデータは供給しない。
そして，リフレッシュコマンドREFRは，第１の内部クロ
ックCLK1に同期してコマンド入力バッファ１２により取
り込まれ，内部のリフレッシュコマンド信号REFがＨレ
ベルになる。それにより，制御回路２６は，セレクタ信
号SELによりセレクタ回路２８を切り替え，リフレッシ
ュアドレスカウンタ２２が生成するリフレッシュアドレ
スR-Addをアドレス信号Addとして，メモリブロックBLK
に供給する。その結果，リフレッシュアドレスR-Addの
メモリセルが，リフレッシュ動作の対象になる。
れる場合は，メモリコントローラ３は，リフレッシュコ
マンドREFRを供給し，アドレスやデータは供給しない。
そして，リフレッシュコマンドREFRは，第１の内部クロ
ックCLK1に同期してコマンド入力バッファ１２により取
り込まれ，内部のリフレッシュコマンド信号REFがＨレ
ベルになる。それにより，制御回路２６は，セレクタ信
号SELによりセレクタ回路２８を切り替え，リフレッシ
ュアドレスカウンタ２２が生成するリフレッシュアドレ
スR-Addをアドレス信号Addとして，メモリブロックBLK
に供給する。その結果，リフレッシュアドレスR-Addの
メモリセルが，リフレッシュ動作の対象になる。
【００４１】このように，通常動作時には，メモリコン
トローラ３が，リードコマンドREAD，ライトコマンドWR
T，リフレッシュコマンドREFRのいずれかを供給してく
るので，SDRAMマクロ内では，クロック入力バッファ１
０が，第１及び第２の内部クロックCLK1,CLK2を出力し
て，コマンド，アドレス，データの入力バッファに供給
し，それらの入力信号をクロックに同期して取り込める
ようにする。
トローラ３が，リードコマンドREAD，ライトコマンドWR
T，リフレッシュコマンドREFRのいずれかを供給してく
るので，SDRAMマクロ内では，クロック入力バッファ１
０が，第１及び第２の内部クロックCLK1,CLK2を出力し
て，コマンド，アドレス，データの入力バッファに供給
し，それらの入力信号をクロックに同期して取り込める
ようにする。
【００４２】一方，メモリセルへのアクセスがないデー
タ保持モードとなるパワーダウンモードＴ２では，メモ
リコントローラ３がクロックイネーブル信号CKEをＬレ
ベルにする。これに応答して，クロック入力バッファ１
０は，図４にて説明した通り，第２の内部クロックCLK2
の生成を停止し，第２のクロック供給配線の駆動が停止
する。これにより，第２のクロック供給配線の駆動に必
要な消費電流を節約することができる。
タ保持モードとなるパワーダウンモードＴ２では，メモ
リコントローラ３がクロックイネーブル信号CKEをＬレ
ベルにする。これに応答して，クロック入力バッファ１
０は，図４にて説明した通り，第２の内部クロックCLK2
の生成を停止し，第２のクロック供給配線の駆動が停止
する。これにより，第２のクロック供給配線の駆動に必
要な消費電流を節約することができる。
【００４３】かかるデータ保持モードであるパワーダウ
ンモード時Ｔ２において，メモリコントローラ３は，リ
フレッシュコマンドREFRを一定の周期で供給する。コマ
ンド入力バッファ１２には，第１の内部クロックCLK1が
供給され続けているので，リフレッシュコマンドREFR
は，第１の内部クロックCLK1に同期してコマンド入力バ
ッファ１２に取り込まれ，コマンドデコーダ１３の供給
される。そして，コマンドデコーダ１３が，内部リフレ
ッシュコマンド信号REFをＨレベルにし，内部でリフレ
ッシュ動作が行われる。その時のリフレッシュアドレス
は，通常動作時と同様に，内部のリフレッシュアドレス
カウンタ２２のリフレッシュアドレスR-Addが利用され
る。
ンモード時Ｔ２において，メモリコントローラ３は，リ
フレッシュコマンドREFRを一定の周期で供給する。コマ
ンド入力バッファ１２には，第１の内部クロックCLK1が
供給され続けているので，リフレッシュコマンドREFR
は，第１の内部クロックCLK1に同期してコマンド入力バ
ッファ１２に取り込まれ，コマンドデコーダ１３の供給
される。そして，コマンドデコーダ１３が，内部リフレ
ッシュコマンド信号REFをＨレベルにし，内部でリフレ
ッシュ動作が行われる。その時のリフレッシュアドレス
は，通常動作時と同様に，内部のリフレッシュアドレス
カウンタ２２のリフレッシュアドレスR-Addが利用され
る。
【００４４】この場合，メモリコントローラ３からは，
アドレスもデータも供給されないので，クロック入力バ
ッファ１０が第２の内部クロックCLK2をアドレス入力バ
ッファ１４やデータ入力バッファ１６Ａに供給しなくて
も，何らリフレッシュ動作に支障はない。即ち，データ
保持モードＴ２では，メモリコントローラ３からリード
コマンドやライトコマンドは発行されないので，SDRAM
マクロ４内で，クロック入力バッファ１０が第２の内部
クロックを出力しなくても，動作に支障はない。
アドレスもデータも供給されないので，クロック入力バ
ッファ１０が第２の内部クロックCLK2をアドレス入力バ
ッファ１４やデータ入力バッファ１６Ａに供給しなくて
も，何らリフレッシュ動作に支障はない。即ち，データ
保持モードＴ２では，メモリコントローラ３からリード
コマンドやライトコマンドは発行されないので，SDRAM
マクロ４内で，クロック入力バッファ１０が第２の内部
クロックを出力しなくても，動作に支障はない。
【００４５】尚，上記の例では，クロックイネーブル信
号CKEにより，クロック入力バッファ１０の動作が制御
されたが，クロックイネーブル信号以外の信号により同
様の制御がなされても良い。
号CKEにより，クロック入力バッファ１０の動作が制御
されたが，クロックイネーブル信号以外の信号により同
様の制御がなされても良い。
【００４６】図８は，クロック入力バッファの第２の例
を示す回路図である。また，図９は，図８のクロック入
力バッファ１０の動作を示す図である。図８のクロック
入力バッファ回路１０は，図４の回路にNANDゲート５０
とインバータ５１が追加されている。インバータ５２〜
５４，５６，５７及びNANDゲート５５は，図４のインバ
ータ３０〜３２，３１，３２及びNANDゲート３３と同じ
回路構成である。そして，図８のクロック入力バッファ
回路は，NANDゲート５０に外部クロックCLKとパワーダ
ウンモードを指令するクロックイネーブル信号CKEとが
入力され，NANDゲート５５には，インバータ５１の出力
とリフレッシュエントリーモード信号R-ENTが入力され
る。
を示す回路図である。また，図９は，図８のクロック入
力バッファ１０の動作を示す図である。図８のクロック
入力バッファ回路１０は，図４の回路にNANDゲート５０
とインバータ５１が追加されている。インバータ５２〜
５４，５６，５７及びNANDゲート５５は，図４のインバ
ータ３０〜３２，３１，３２及びNANDゲート３３と同じ
回路構成である。そして，図８のクロック入力バッファ
回路は，NANDゲート５０に外部クロックCLKとパワーダ
ウンモードを指令するクロックイネーブル信号CKEとが
入力され，NANDゲート５５には，インバータ５１の出力
とリフレッシュエントリーモード信号R-ENTが入力され
る。
【００４７】図８のクロック入力バッファ回路の動作
は，図９の表に示される通り，通常動作時は，メモリコ
ントローラ３により，クロックイネーブル信号CKEがＨ
レベル，リフレッシュエントリー信号R-ENTがＨレベル
に制御される。それにより，図８のクロック入力バッフ
ァ回路１０は，第１の内部クロックCLK1z,xと第２の内
部クロックCLK2z,xの両方を生成する。その結果，図７
に示した通常動作モードＴ１での動作が行われる。
は，図９の表に示される通り，通常動作時は，メモリコ
ントローラ３により，クロックイネーブル信号CKEがＨ
レベル，リフレッシュエントリー信号R-ENTがＨレベル
に制御される。それにより，図８のクロック入力バッフ
ァ回路１０は，第１の内部クロックCLK1z,xと第２の内
部クロックCLK2z,xの両方を生成する。その結果，図７
に示した通常動作モードＴ１での動作が行われる。
【００４８】次に，メモリセルへのアクセスはないが内
部のデータを保持するデータ保持モードでは，クロック
イネーブル信号CKEはＨレベルのまま，リフレッシュエ
ントリー信号R-ENTがＬレベルになり，メモリへのアク
セスは禁止されるが，リフレッシュ動作は継続される。
つまり，図７に示したデータ保持モードＴ２と同じ動作
が行われる。従って，セルフリフレッシュエントリーモ
ードになる。このモードＴ２では，前述の通り，メモリ
コントローラ３が，一定の周期でリフレッシュコマンド
をSDRAMマクロ４に供給し，コマンド入力バッファ１２
がそのコマンドを入力し，内部のリフレッシュ動作を可
能にする。このモードＴ２では，リードコマンドやライ
トコマンドが供給されないので，SDRAMマクロ内のアド
レス入力バッファやデータ入力バッファへの第２の内部
クロックCLK2の供給が停止されていても，何ら動作に支
障はない。
部のデータを保持するデータ保持モードでは，クロック
イネーブル信号CKEはＨレベルのまま，リフレッシュエ
ントリー信号R-ENTがＬレベルになり，メモリへのアク
セスは禁止されるが，リフレッシュ動作は継続される。
つまり，図７に示したデータ保持モードＴ２と同じ動作
が行われる。従って，セルフリフレッシュエントリーモ
ードになる。このモードＴ２では，前述の通り，メモリ
コントローラ３が，一定の周期でリフレッシュコマンド
をSDRAMマクロ４に供給し，コマンド入力バッファ１２
がそのコマンドを入力し，内部のリフレッシュ動作を可
能にする。このモードＴ２では，リードコマンドやライ
トコマンドが供給されないので，SDRAMマクロ内のアド
レス入力バッファやデータ入力バッファへの第２の内部
クロックCLK2の供給が停止されていても，何ら動作に支
障はない。
【００４９】最後に，内部のデータ保持も必要ないパワ
ーダウンモードにおいては，クロックイネーブル信号CK
EがＬレベルになる。それにより，図８のクロック入力
バッファ１０のNANDゲート５０の出力は，Ｈレベル固定
になる。その結果，第１及び第２の内部クロックCLK1z,
x，CLK2z.xのいずれも停止し，SDRAMマクロ４は内部動
作を停止し，消費電流が大幅に削減される。このモード
では，SDRAMマクロ４は，クロックイネーブル信号CKEが
Ｈレベルになるのを検出できるだけの最低限の内部回路
のみが動作するだけになる。
ーダウンモードにおいては，クロックイネーブル信号CK
EがＬレベルになる。それにより，図８のクロック入力
バッファ１０のNANDゲート５０の出力は，Ｈレベル固定
になる。その結果，第１及び第２の内部クロックCLK1z,
x，CLK2z.xのいずれも停止し，SDRAMマクロ４は内部動
作を停止し，消費電流が大幅に削減される。このモード
では，SDRAMマクロ４は，クロックイネーブル信号CKEが
Ｈレベルになるのを検出できるだけの最低限の内部回路
のみが動作するだけになる。
【００５０】以上，図８，９に示したクロック入力バッ
ファ回路の第２の例では，通常動作時と，データ保持モ
ードと，パワーダウンモードの３つの状態に対応して，
第１及び第２の内部クロックの生成，第１の内部クロッ
クのみの生成，そして，両クロック共に停止を行うこと
ができる。従って，メモリセルへのアクセスがないデー
タ保持モードでは，通常動作に比較して消費電力を節約
することができる。
ファ回路の第２の例では，通常動作時と，データ保持モ
ードと，パワーダウンモードの３つの状態に対応して，
第１及び第２の内部クロックの生成，第１の内部クロッ
クのみの生成，そして，両クロック共に停止を行うこと
ができる。従って，メモリセルへのアクセスがないデー
タ保持モードでは，通常動作に比較して消費電力を節約
することができる。
【００５１】以上の実施の形態例では，同一チップ内に
ロジック回路マクロとSDRAMマクロとが混載される場合
について説明した。しかしながら，本発明はそれに限定
されず，単独のSDRAMチップにも適用することもでき
る。以上の実施の形態例をまとめると，次の付記の通り
である。 （付記１）供給されるクロックに同期して内部が動作す
る同期型ダイナミックメモリにおいて，外部クロックを
入力し内部にクロックを分配するクロック入力バッファ
と，前記クロックに同期してコマンドを入力するコマン
ド入力バッファと，前記クロックに同期してアドレスを
入力するアドレス入力バッファと，前記クロックに同期
してデータを入力するデータ入力バッファとを有し，前
記クロック入力バッファは，通常動作モード時に，前記
コマンド，アドレス，データ入力バッファにそれぞれ前
記クロックを供給し，データ保持モード時に，前記コマ
ンド入力バッファに前記クロックを供給し，前記アドレ
ス入力バッファまたはデータ入力バッファには前記クロ
ックの供給を停止することを特徴とする同期型ダイナミ
ックメモリ。 （付記２）付記１において，更に，前記コマンド入力バ
ッファに前記クロックを供給する第１のクロック供給配
線と，前記アドレス入力バッファまたは前記データ入力
バッファに前記クロックを供給する第２のクロック供給
配線とを有し，前記クロック入力バッファは，通常動作
モード時に，前記第１及び第２のクロック供給配線を駆
動し，前記データ保持モード時に，前記第１のクロック
供給配線を駆動し，前記第２のクロック供給配線の駆動
を停止することを特徴とする同期型ダイナミックメモ
リ。 （付記３）付記２において，前記第１のクロック供給配
線は，前記第２のクロック供給配線より短いことを特徴
とする同期型ダイナミックメモリ。 （付記４）付記１において，前記クロック入力バッファ
は，通常動作モードとパワーダウンモードとを区別する
クロックイネーブル信号を受信し，前記データ保持モー
ド時は当該パワーダウンモードを含むことを特徴とする
同期型ダイナミックメモリ。 （付記５）供給されるクロックに同期して内部が動作す
る同期型ダイナミックメモリにおいて，外部クロックを
入力し内部にクロックを分配するクロック入力バッファ
と，前記クロックに同期してコマンドを入力するコマン
ド入力バッファと，前記クロックに同期してアドレスを
入力するアドレス入力バッファと，前記クロックに同期
してデータを入力するデータ入力バッファとを有し，前
記クロック入力バッファは，通常動作モード時に，前記
コマンド，アドレス，データ入力バッファにクロックを
供給し，メモリへのアクセスがないデータ保持モード時
は，前記コマンド入力バッファにクロックを供給し，前
記アドレス入力バッファまたはデータ入力バッファへの
クロック供給を停止し，パワーダウンモード時は，内部
へのクロックの供給を停止することを特徴とする同期型
ダイナミックメモリ。 （付記６）付記５において，更に，前記コマンド入力バ
ッファに前記クロックを供給する第１のクロック供給配
線と，前記アドレス入力バッファまたは前記データ入力
バッファに前記クロックを供給する第２のクロック供給
配線とを有し，前記クロック入力バッファは，通常動作
モード時に，前記第１及び第２のクロック供給配線を駆
動し，前記データ保持モード時に，前記第１のクロック
供給配線を駆動し，前記第２のクロック供給配線の駆動
を停止し，前記パワーダウンモード時は，前記第１及び
第２のクロック供給配線の駆動を停止することを特徴と
する同期型ダイナミックメモリ。 （付記７）付記６において，前記第１のクロック供給配
線は，前記第２のクロック供給配線より短いことを特徴
とする同期型ダイナミックメモリ。 （付記８）付記５において，前記クロック入力バッファ
は，通常動作モードとパワーダウンモードとを区別する
第１の信号と，前記データ保持モードを指令する第２の
信号とを入力することを特徴とする同期型ダイナミック
メモリ。 （付記９）付記１乃至８のいずれか１つに記載された同
期型ダイナミックメモリが，所定の処理を行う処理回路
マクロと同じチップ上に混載されていることを特徴とす
るＬＳＩ。 （付記１０）付記９において，更に，前記同期型ダイナ
ミックメモリをコントロールするメモリコントローラを
有することを特徴とするＬＳＩ。 （付記１１）供給されるクロックに同期して内部が動作
する同期型ダイナミックメモリにおいて，外部クロック
を入力し内部にクロックを分配するクロック入力バッフ
ァと，前記クロックに同期してコマンドを入力するコマ
ンド入力バッファと，前記クロックに同期してアドレス
を入力するアドレス入力バッファと，前記クロックに同
期してデータを入力するデータ入力バッファとを有し，
第１の動作モードと第２の動作モードとを区別する信号
が前記クロック入力バッファに供給され，前記クロック
入力バッファは，前記第１の動作モード時に，前記コマ
ンド，アドレス，データ入力バッファにそれぞれ前記ク
ロックを供給し，前記第２の動作モード時に，前記コマ
ンド入力バッファに前記クロックを供給し，前記アドレ
ス入力バッファまたはデータ入力バッファには前記クロ
ックの供給を停止することを特徴とする同期型ダイナミ
ックメモリ。
ロジック回路マクロとSDRAMマクロとが混載される場合
について説明した。しかしながら，本発明はそれに限定
されず，単独のSDRAMチップにも適用することもでき
る。以上の実施の形態例をまとめると，次の付記の通り
である。 （付記１）供給されるクロックに同期して内部が動作す
る同期型ダイナミックメモリにおいて，外部クロックを
入力し内部にクロックを分配するクロック入力バッファ
と，前記クロックに同期してコマンドを入力するコマン
ド入力バッファと，前記クロックに同期してアドレスを
入力するアドレス入力バッファと，前記クロックに同期
してデータを入力するデータ入力バッファとを有し，前
記クロック入力バッファは，通常動作モード時に，前記
コマンド，アドレス，データ入力バッファにそれぞれ前
記クロックを供給し，データ保持モード時に，前記コマ
ンド入力バッファに前記クロックを供給し，前記アドレ
ス入力バッファまたはデータ入力バッファには前記クロ
ックの供給を停止することを特徴とする同期型ダイナミ
ックメモリ。 （付記２）付記１において，更に，前記コマンド入力バ
ッファに前記クロックを供給する第１のクロック供給配
線と，前記アドレス入力バッファまたは前記データ入力
バッファに前記クロックを供給する第２のクロック供給
配線とを有し，前記クロック入力バッファは，通常動作
モード時に，前記第１及び第２のクロック供給配線を駆
動し，前記データ保持モード時に，前記第１のクロック
供給配線を駆動し，前記第２のクロック供給配線の駆動
を停止することを特徴とする同期型ダイナミックメモ
リ。 （付記３）付記２において，前記第１のクロック供給配
線は，前記第２のクロック供給配線より短いことを特徴
とする同期型ダイナミックメモリ。 （付記４）付記１において，前記クロック入力バッファ
は，通常動作モードとパワーダウンモードとを区別する
クロックイネーブル信号を受信し，前記データ保持モー
ド時は当該パワーダウンモードを含むことを特徴とする
同期型ダイナミックメモリ。 （付記５）供給されるクロックに同期して内部が動作す
る同期型ダイナミックメモリにおいて，外部クロックを
入力し内部にクロックを分配するクロック入力バッファ
と，前記クロックに同期してコマンドを入力するコマン
ド入力バッファと，前記クロックに同期してアドレスを
入力するアドレス入力バッファと，前記クロックに同期
してデータを入力するデータ入力バッファとを有し，前
記クロック入力バッファは，通常動作モード時に，前記
コマンド，アドレス，データ入力バッファにクロックを
供給し，メモリへのアクセスがないデータ保持モード時
は，前記コマンド入力バッファにクロックを供給し，前
記アドレス入力バッファまたはデータ入力バッファへの
クロック供給を停止し，パワーダウンモード時は，内部
へのクロックの供給を停止することを特徴とする同期型
ダイナミックメモリ。 （付記６）付記５において，更に，前記コマンド入力バ
ッファに前記クロックを供給する第１のクロック供給配
線と，前記アドレス入力バッファまたは前記データ入力
バッファに前記クロックを供給する第２のクロック供給
配線とを有し，前記クロック入力バッファは，通常動作
モード時に，前記第１及び第２のクロック供給配線を駆
動し，前記データ保持モード時に，前記第１のクロック
供給配線を駆動し，前記第２のクロック供給配線の駆動
を停止し，前記パワーダウンモード時は，前記第１及び
第２のクロック供給配線の駆動を停止することを特徴と
する同期型ダイナミックメモリ。 （付記７）付記６において，前記第１のクロック供給配
線は，前記第２のクロック供給配線より短いことを特徴
とする同期型ダイナミックメモリ。 （付記８）付記５において，前記クロック入力バッファ
は，通常動作モードとパワーダウンモードとを区別する
第１の信号と，前記データ保持モードを指令する第２の
信号とを入力することを特徴とする同期型ダイナミック
メモリ。 （付記９）付記１乃至８のいずれか１つに記載された同
期型ダイナミックメモリが，所定の処理を行う処理回路
マクロと同じチップ上に混載されていることを特徴とす
るＬＳＩ。 （付記１０）付記９において，更に，前記同期型ダイナ
ミックメモリをコントロールするメモリコントローラを
有することを特徴とするＬＳＩ。 （付記１１）供給されるクロックに同期して内部が動作
する同期型ダイナミックメモリにおいて，外部クロック
を入力し内部にクロックを分配するクロック入力バッフ
ァと，前記クロックに同期してコマンドを入力するコマ
ンド入力バッファと，前記クロックに同期してアドレス
を入力するアドレス入力バッファと，前記クロックに同
期してデータを入力するデータ入力バッファとを有し，
第１の動作モードと第２の動作モードとを区別する信号
が前記クロック入力バッファに供給され，前記クロック
入力バッファは，前記第１の動作モード時に，前記コマ
ンド，アドレス，データ入力バッファにそれぞれ前記ク
ロックを供給し，前記第２の動作モード時に，前記コマ
ンド入力バッファに前記クロックを供給し，前記アドレ
ス入力バッファまたはデータ入力バッファには前記クロ
ックの供給を停止することを特徴とする同期型ダイナミ
ックメモリ。
【００５２】
【発明の効果】以上，本発明によれば，同期型ダイナミ
ックメモリのデータ保持モード時において，アドレス入
力バッファやデータ入力バッファなどへのクロック供給
を停止するので，クロック供給に伴う消費電流を節約す
ることができる。
ックメモリのデータ保持モード時において，アドレス入
力バッファやデータ入力バッファなどへのクロック供給
を停止するので，クロック供給に伴う消費電流を節約す
ることができる。
【００５３】以上，本発明の保護範囲は，上記の実施の
形態例に限定されるものではなく，特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
形態例に限定されるものではなく，特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
【図１】本実施の形態例におけるロジックマクロとＳＤ
ＲＡＭマクロとを混載したＬＳＩの構成図である。
ＲＡＭマクロとを混載したＬＳＩの構成図である。
【図２】本実施の形態例におけるＳＤＲＡＭマクロの構
成図である。
成図である。
【図３】本実施の形態例におけるクロック供給配線の構
成図である。
成図である。
【図４】クロック入力バッファの第１の例を示す回路図
である。
である。
【図５】コマンド，アドレス，データ入力バッファ回路
の一例を示す回路図である。
の一例を示す回路図である。
【図６】図４のクロック入力バッファ１０の動作を示す
図である。
図である。
【図７】本実施の形態例におけるＳＤＲＡＭマクロの動
作タイミングチャートである。
作タイミングチャートである。
【図８】クロック入力バッファの第２の例を示す回路図
である。
である。
【図９】図８のクロック入力バッファ１０の動作を示す
図である。
図である。
１０ クロック入力バッファ １２ コマンド入力バッファ １４ アドレス入力バッファ １６ データ入出力バッファ CLK1 第１のクロック供給配線 CLK2 第２のクロック供給配線 CLK1z,x 第１の内部クロック CLK2z,x 第２の内部クロック CLK 外部クロック CKE クロックイネーブル信号 R-ENT リフレッシュエントリー信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年７月２７日（２００１．７．２
７）
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は，クロック同期型ダ
イナミックメモリに関し，コントローラからのリフレッ
シュコマンドに応答して実行されるリフレッシュ動作時
の消費電力を削減することができる同期型ダイナミック
メモリに関する。
イナミックメモリに関し，コントローラからのリフレッ
シュコマンドに応答して実行されるリフレッシュ動作時
の消費電力を削減することができる同期型ダイナミック
メモリに関する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】上記の発明によれば，データ保持モード時
において，外部クロックがコマンド入力バッファに供給
されるので，リフレッシュコマンドを入力してリフレッ
シュ動作を行うことができ，そのとき外部クロックのア
ドレス入力バッファやデータ入力バッファへの供給が行
われないので，それに伴う消費電流を削減することがで
きる。
において，外部クロックがコマンド入力バッファに供給
されるので，リフレッシュコマンドを入力してリフレッ
シュ動作を行うことができ，そのとき外部クロックのア
ドレス入力バッファやデータ入力バッファへの供給が行
われないので，それに伴う消費電流を削減することがで
きる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】また，ライトコマンドWRTが供給される場
合は，第１の内部クロックCLK1に同期してライトコマン
ドWRTがコマンド入力バッファ１２により取り込まれ，
第２の内部クロックCLK2に同期してアドレスＡ0〜Ａnが
アドレス入力バッファ１４に，ライトデータＤIがデー
タ入力バッファ１６Ａによりそれぞれ取り込まれる。そ
して，コマンドデコーダ１３が内部ライトコマンド信号
WRをＨレベルにして，制御回路２６に書込み動作を指令
する。それにより，ライトデータＤIがメモリセルに書
き込まれる。
合は，第１の内部クロックCLK1に同期してライトコマン
ドWRTがコマンド入力バッファ１２により取り込まれ，
第２の内部クロックCLK2に同期してアドレスＡ0〜Ａnが
アドレス入力バッファ１４に，ライトデータＤIがデー
タ入力バッファ１６Ａによりそれぞれ取り込まれる。そ
して，コマンドデコーダ１３が内部ライトコマンド信号
WRをＨレベルにして，制御回路２６に書込み動作を指令
する。それにより，ライトデータＤIがメモリセルに書
き込まれる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】次に，メモリセルへのアクセスはないが内
部のデータを保持するデータ保持モードでは，クロック
イネーブル信号CKEはＨレベルのまま，リフレッシュエ
ントリー信号R-ENTがＬレベルになり，メモリへのアク
セスは禁止されるが，リフレッシュ動作は継続される。
つまり，図７に示したデータ保持モードＴ２と同じ動作
が行われる。従って，リフレッシュエントリーモードに
なる。このモードＴ２では，前述の通り，メモリコント
ローラ３が，一定の周期でリフレッシュコマンドをSDRA
Mマクロ４に供給し，コマンド入力バッファ１２がその
コマンドを入力し，内部のリフレッシュ動作を可能にす
る。このモードＴ２では，リードコマンドやライトコマ
ンドが供給されないので，SDRAMマクロ内のアドレス入
力バッファやデータ入力バッファへの第２の内部クロッ
クCLK2の供給が停止されていても，何ら動作に支障はな
い。
部のデータを保持するデータ保持モードでは，クロック
イネーブル信号CKEはＨレベルのまま，リフレッシュエ
ントリー信号R-ENTがＬレベルになり，メモリへのアク
セスは禁止されるが，リフレッシュ動作は継続される。
つまり，図７に示したデータ保持モードＴ２と同じ動作
が行われる。従って，リフレッシュエントリーモードに
なる。このモードＴ２では，前述の通り，メモリコント
ローラ３が，一定の周期でリフレッシュコマンドをSDRA
Mマクロ４に供給し，コマンド入力バッファ１２がその
コマンドを入力し，内部のリフレッシュ動作を可能にす
る。このモードＴ２では，リードコマンドやライトコマ
ンドが供給されないので，SDRAMマクロ内のアドレス入
力バッファやデータ入力バッファへの第２の内部クロッ
クCLK2の供給が停止されていても，何ら動作に支障はな
い。
Claims (10)
- 【請求項１】供給されるクロックに同期して内部が動作
する同期型ダイナミックメモリにおいて，外部クロック
を入力し内部にクロックを分配するクロック入力バッフ
ァと，前記クロックに同期してコマンドを入力するコマ
ンド入力バッファと，前記クロックに同期してアドレス
を入力するアドレス入力バッファと，前記クロックに同
期してデータを入力するデータ入力バッファとを有し，
前記クロック入力バッファは，通常動作モード時に，前
記コマンド，アドレス，データ入力バッファにそれぞれ
前記クロックを供給し，データ保持モード時に，前記コ
マンド入力バッファに前記クロックを供給し，前記アド
レス入力バッファまたはデータ入力バッファには前記ク
ロックの供給を停止することを特徴とする同期型ダイナ
ミックメモリ。 - 【請求項２】請求項１において，更に，前記コマンド入
力バッファに前記クロックを供給する第１のクロック供
給配線と，前記アドレス入力バッファまたは前記データ
入力バッファに前記クロックを供給する第２のクロック
供給配線とを有し，前記クロック入力バッファは，通常
動作モード時に，前記第１及び第２のクロック供給配線
を駆動し，前記データ保持モード時に，前記第１のクロ
ック供給配線を駆動し，前記第２のクロック供給配線の
駆動を停止することを特徴とする同期型ダイナミックメ
モリ。 - 【請求項３】請求項２において，前記第１のクロック供
給配線は，前記第２のクロック供給配線より短いことを
特徴とする同期型ダイナミックメモリ。 - 【請求項４】請求項１において，前記クロック入力バッ
ファは，通常動作モードとパワーダウンモードとを区別
するクロックイネーブル信号を受信し，前記データ保持
モード時は当該パワーダウンモードを含むことを特徴と
する同期型ダイナミックメモリ。 - 【請求項５】供給されるクロックに同期して内部が動作
する同期型ダイナミックメモリにおいて，外部クロック
を入力し内部にクロックを分配するクロック入力バッフ
ァと，前記クロックに同期してコマンドを入力するコマ
ンド入力バッファと，前記クロックに同期してアドレス
を入力するアドレス入力バッファと，前記クロックに同
期してデータを入力するデータ入力バッファとを有し，
前記クロック入力バッファは，通常動作モード時に，前
記コマンド，アドレス，データ入力バッファにクロック
を供給し，メモリへのアクセスがないデータ保持モード
時は，前記コマンド入力バッファにクロックを供給し，
前記アドレス入力バッファまたはデータ入力バッファへ
のクロック供給を停止し，パワーダウンモード時は，内
部へのクロックの供給を停止することを特徴とする同期
型ダイナミックメモリ。 - 【請求項６】請求項５において，更に，前記コマンド入
力バッファに前記クロックを供給する第１のクロック供
給配線と，前記アドレス入力バッファまたは前記データ
入力バッファに前記クロックを供給する第２のクロック
供給配線とを有し，前記クロック入力バッファは，通常
動作モード時に，前記第１及び第２のクロック供給配線
を駆動し，前記データ保持モード時に，前記第１のクロ
ック供給配線を駆動し，前記第２のクロック供給配線の
駆動を停止し，前記パワーダウンモード時は，前記第１
及び第２のクロック供給配線の駆動を停止することを特
徴とする同期型ダイナミックメモリ。 - 【請求項７】請求項６において，前記第１のクロック供
給配線は，前記第２のクロック供給配線より短いことを
特徴とする同期型ダイナミックメモリ。 - 【請求項８】請求項５において，前記クロック入力バッ
ファは，通常動作モードとパワーダウンモードとを区別
する第１の信号と，前記データ保持モードを指令する第
２の信号とを入力することを特徴とする同期型ダイナミ
ックメモリ。 - 【請求項９】請求項１乃至８のいずれか１つに記載され
た同期型ダイナミックメモリが，所定の処理を行う処理
回路マクロと同じチップ上に混載されていることを特徴
とするＬＳＩ。 - 【請求項１０】供給されるクロックに同期して内部が動
作する同期型ダイナミックメモリにおいて，外部クロッ
クを入力し内部にクロックを分配するクロック入力バッ
ファと，前記クロックに同期してコマンドを入力するコ
マンド入力バッファと，前記クロックに同期してアドレ
スを入力するアドレス入力バッファと，前記クロックに
同期してデータを入力するデータ入力バッファとを有
し，第１の動作モードと第２の動作モードとを区別する
信号が前記クロック入力バッファに供給され，前記クロ
ック入力バッファは，前記第１の動作モード時に，前記
コマンド，アドレス，データ入力バッファにそれぞれ前
記クロックを供給し，前記第２の動作モード時に，前記
コマンド入力バッファに前記クロックを供給し，前記ア
ドレス入力バッファまたはデータ入力バッファには前記
クロックの供給を停止することを特徴とする同期型ダイ
ナミックメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000384669A JP4060527B2 (ja) | 2000-12-19 | 2000-12-19 | クロック同期型ダイナミックメモリ |
| US09/922,742 US6898683B2 (en) | 2000-12-19 | 2001-08-07 | Clock synchronized dynamic memory and clock synchronized integrated circuit |
| KR1020010057093A KR100768729B1 (ko) | 2000-12-19 | 2001-09-17 | 클록 동기형 다이나믹 메모리 및 클록 동기형 집적 회로 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000384669A JP4060527B2 (ja) | 2000-12-19 | 2000-12-19 | クロック同期型ダイナミックメモリ |
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| Publication Number | Publication Date |
|---|---|
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ID=18852070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000384669A Expired - Fee Related JP4060527B2 (ja) | 2000-12-19 | 2000-12-19 | クロック同期型ダイナミックメモリ |
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|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332538A (ja) * | 2004-05-21 | 2005-12-02 | Fujitsu Ltd | 半導体記憶装置及びメモリシステム |
| US7046579B2 (en) | 2003-07-01 | 2006-05-16 | Nec Electronics Corporation | Semiconductor storage device |
| KR100728562B1 (ko) | 2005-11-29 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치 |
| KR100780595B1 (ko) | 2005-09-29 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 구동방법 |
| JP2008217948A (ja) * | 2007-03-07 | 2008-09-18 | Seiko Epson Corp | Ｓｄｒａｍ制御回路及び情報処理装置 |
| US7616521B2 (en) | 2005-09-29 | 2009-11-10 | Hynix Semiconductor, Inc. | Semiconductor memory device selectively enabling address buffer according to data output |
-
2000
- 2000-12-19 JP JP2000384669A patent/JP4060527B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046579B2 (en) | 2003-07-01 | 2006-05-16 | Nec Electronics Corporation | Semiconductor storage device |
| JP2005332538A (ja) * | 2004-05-21 | 2005-12-02 | Fujitsu Ltd | 半導体記憶装置及びメモリシステム |
| KR100780595B1 (ko) | 2005-09-29 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 구동방법 |
| US7616521B2 (en) | 2005-09-29 | 2009-11-10 | Hynix Semiconductor, Inc. | Semiconductor memory device selectively enabling address buffer according to data output |
| KR100728562B1 (ko) | 2005-11-29 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치 |
| JP2008217948A (ja) * | 2007-03-07 | 2008-09-18 | Seiko Epson Corp | Ｓｄｒａｍ制御回路及び情報処理装置 |
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| Publication number | Publication date |
|---|---|
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