JP4060527B2 - クロック同期型ダイナミックメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，クロック同期型ダイナミックメモリに関し，コントローラからのリフレッシュコマンドに応答して実行されるリフレッシュ動作時の消費電力を削減することができる同期型ダイナミックメモリに関する。
【０００２】
【従来の技術】
クロック同期型ダイナミックメモリ（ＳＤＲＡＭ）は，クロックに同期してコマンド，アドレス，書き込みデータを入力し，読み出しデータを出力することで，高速動作を実現する。供給されたクロックは，メモリ内部のコマンド，アドレス，データ入力出力バッファに供給され，そのクロックの立ち上がりエッジに同期して，メモリコントローラから供給されるコマンド，アドレス，書き込みデータを取り込み，読み出しデータを出力する。
【０００３】
ＳＤＲＡＭは，通常動作モードでは，所定の周期のクロックが供給され，メモリコントローラから供給されるコマンドをデコードして，コマンドに応じて，読み出し，書き込み，またはリフレッシュ動作などを行う。リフレッシュ動作では，メモリコントローラからリフレッシュコマンドが供給され、内部で生成されるリフレッシュアドレスに対してリフレッシュ動作が行われる。また，ＳＤＲＡＭは，アクセスがなくなると，メモリコントローラからの所定のコマンドによりパワーダウンモードになり，単にデータを保持する状態になる。パワーダウンモードでは，クロック入力が停止され，それに伴いコマンド，アドレス，データの入力や出力も停止する。
【０００４】
ダイナミックメモリは，メモリセルの記憶状態が一定期間後に消滅するため，一定の周期でリフレッシュ動作を行う必要がある。通常動作モードでは，メモリコントローラからの指令に応答して，リフレッシュ動作が行われる。一方，パワーダウンモードでは，メモリコントローラからの指令ではなく，内部でリフレッシュコマンドを発行してセルフリフレッシュが行われる。このセルフリフレッシュを行うために，ＳＤＲＡＭは，内部にリフレッシュタイミングを計測する発振器と，リフレッシュアドレスカウンタを内蔵する。そして，パワーダウンモードでは，発振器が一定周期毎にトリガー信号を発生し，それに応答して内部でリフレッシュコマンドが発行され，リフレッシュカウンタのアドレスに対してリフレッシュ動作が行われる。
【０００６】
一方，ネットワーク用ＬＳＩや画像処理用ＬＳＩなどにおいて，１つのＬＳＩチップ内に，必要なデータ処理を行うロジック回路とデータ処理中に大容量のデータを記録するＳＤＲＡＭマクロとを混載することが提案されている。このようなメモリ混載型のロジックＬＳＩでは，メモリコントローラが内蔵され，それによりＳＤＲＡＭマクロが制御される。
【０００７】
その場合，ＳＤＲＡＭマクロが通常動作モード時もパワーダウンモード時も，メモリコントローラがそのリフレッシュタイミングを管理し，ＳＤＲＡＭマクロに必要なタイミングでリフレッシュコマンドを供給することが提案されている。１チップ内に混載されるＤＲＡＭマクロに対しては，チップ内のコントローラがリフレッシュ動作全体を管理するほうが好ましいからである。
【０００８】
【発明が解決しようとする課題】
上記のメモリ混載型ＬＳＩでは，内蔵されるＳＤＲＡＭマクロは，ＳＤＲＡＭ単体に設けられていたセルフリフレッシュ機能を有していない。そして，パワーダウンモードなどのアクセスがないデータ保持状態でも，メモリコントローラからリフレッシュコマンドを供給され，それに応答して記憶データのリフレッシュを行うことになる。従って，メモリコントローラからのリフレッシュコマンドを取り込むためには，ＳＤＲＡＭマクロは，外部からクロックを入力し，それに同期してコマンドを入力する必要がある。そして，外部クロックは，クロック入力バッファから，内部のコマンド，アドレス，データの各入力バッファに分配される。
【０００９】
ところが，アクセスが行われないパワーダウンモードなどでは，アドレス入力やデータ入出力は行われないのにかかわらず，外部クロックは，それらの入力バッファ，出力バッファにも分配される。メモリが大容量化すると，アドレス入力バッファの数が多くなり，また，データ入出力バッファの数も多くなりがちであり，それらの入力バッファに外部クロックを分配するためには，比較的長い配線や大きなトランジスタのゲート電極容量を駆動する必要があり，消費電流の増大を招くことになる。
【００１０】
そこで，本発明の目的は，アクセスが行われないデータ保持状態におけるクロック供給に伴う消費電流を削減することができる同期型ダイナミックメモリ及びそれを混載するＬＳＩを提供することにある。
【００１１】
更に，本発明の別の目的は，パワーダウンモード状態におけるクロック供給に伴う消費電流を削減した同期型ダイナミックメモリ及びそれを混載するＬＳＩを提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，同期型ダイナミックメモリにおいて，外部クロックを入力し内部に分配するクロック入力バッファと，コマンドを入力するコマンド入力バッファと，アドレスを入力するアドレス入力バッファと，データを入力するデータ入力バッファとを有し，通常動作モード時は，クロック入力バッファが前記コマンド，アドレス，データ入力バッファにクロックを供給し，パワーダウンモードなどのデータ保持モード時は，クロック入力バッファが前記コマンド入力バッファにクロックを供給し，前記アドレス，データ入力バッファにはクロックを供給しないことを特徴とする。
【００１３】
上記の発明によれば，データ保持モード時において，外部クロックがコマンド入力バッファに供給されるので，リフレッシュコマンドを入力してリフレッシュ動作を行うことができ，そのとき外部クロックのアドレス入力バッファやデータ入力バッファへの供給が行われないので，それに伴う消費電流を削減することができる。
【００１４】
上記発明の好ましい実施例では，前記同期型ダイナミックメモリは，前記クロック入力バッファからコマンド入力バッファにクロックを供給する第１のクロック供給配線と，前記クロック入力バッファからアドレス入力バッファとデータ入力バッファにクロックを供給する第２のクロック供給配線とを有し，クロック入力バッファは，通常動作モード時は，前記第１及び第２のクロック供給配線を駆動し，データ保持モード時は，前記第１のクロック供給配線を駆動して，前記第２のクロック供給配線の駆動を停止する。
【００１５】
かかる実施例では，クロックを供給する配線網を，第１と第２のクロック供給配線に分離し，データ保持モード時に，第２のクロック供給配線の駆動が停止するので，クロック供給に必要な消費電流を大幅に削減することができる。
【００１６】
更に，より好ましい実施例では，前記第１のクロック供給配線を第２のクロック供給配線より短いレイアウト構成にする。かかるレイアウト構成では，データ保持モード時に短い方の第１のクロック供給配線のみを駆動すれば良いので，消費電流の削減効果大である。
【００１７】
上記の目的を達成するために，本発明の第２の側面は，同期型ダイナミックメモリにおいて，外部クロックを入力し内部に分配するクロック入力バッファと，コマンドを入力するコマンド入力バッファと，アドレスを入力するアドレス入力バッファと，データを入力するデータ入力バッファとを有し，通常動作モード時は，クロック入力バッファが前記コマンド，アドレス，データ入力バッファにクロックを供給し，メモリへのアクセスがないデータ保持モード時は，クロック入力バッファが前記コマンド入力バッファにクロックを供給し，前記アドレス，データ入力バッファにはクロックを供給せず，パワーダウンモード時は，クロック入力バッファが内部へのクロックの供給を停止することを特徴とする。
【００１８】
上記の発明によれば，メモリアクセスが停止しているデータ保持モード時において，外部からのリフレッシュコマンドに応答してリフレッシュ動作を行うことができ，しかも，その時，外部クロックのアドレス入力バッファやデータ入力バッファへの供給が行われないので，それに伴う消費電流を削減することができる。更に，パワーダウンモード時においては，全てのクロックの供給が停止され，メモリの全ての動作を停止させることができる。
【００１９】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，かかる実施の形態例が，本発明の技術的範囲を限定するものではない。
【００２０】
図１は，本実施の形態例におけるロジックマクロとＳＤＲＡＭマクロを混載したＬＳＩの構成図である。混載ＬＳＩ１内には，一定のデータ処理を行う処理回路マクロ２と，同期型ＤＲＡＭマクロ４と，そのＳＤＲＡＭマクロをコントロールするメモリコントローラ３とが搭載される。処理回路マクロ２は，混載ＬＳＩの用途に対応したデータ処理を行うプロセッサ機能を有し，そのデータ処理を行う時に，大容量のデータの記憶，読み出しのために，メモリコントローラ３を介してＳＤＲＡＭマクロ４にアクセスする。従って，処理回路マクロ２とメモリコントローラ３との間には，例えば，コマンドバスCMDBusとアドレス・データバスADBusが設けられる。
【００２１】
また，メモリコントローラ３は，処理回路２からのアクセス命令に応答して，ＳＤＲＡＭマクロ４に対して，読み出し及び書き込みを行う。更に，メモリコントローラ３は，ＳＤＲＡＭマクロ４のデータ保持管理も行い，適切な周期でリフレッシュコマンドを発行してＳＤＲＡＭマクロ４にリフレッシュを実行させる。また，メモリコントローラ３は，メモリへのアクセスがなくなると，ＳＤＲＡＭマクロ４をパワーダウンモードにして，消費電流を低減するように制御する。従って，メモリコントローラ３は，ＳＤＲＡＭマクロ４に対して，クロックCLK，クロックイネーブル信号CKE，コマンドCMD，アドレスＡ0〜Ａn，データDIを供給し，読み出し時にデータDOを受信する。
【００２２】
クロックイネーブル信号CKEは，例えば，通常動作時においてＨレベルになり，パワーダウンモード時においてＬレベルになり，ＳＤＲＡＭマクロ４に対して，パワーダウンモードへの移行と通常動作モードへの復帰を命令する信号として利用される。パワーダウンモード時は，ＳＤＲＡＭマクロ４へのアクセスは行われないが，メモリセル内のデータ保持を行う必要があるので，一定周期でリフレッシュ動作が繰り返される。かかるパワーダウンモード時でのリフレッシュ動作も，メモリコントローラ３からのリフレッシュコマンドに応答して行われる。
【００２３】
図２は，ＳＤＲＡＭマクロの構成図である。ＳＤＲＡＭマクロ４は，通常のＳＤＲＡＭチップと同様に，クロックCLKを入力して内部の回路に供給するクロック入力バッファ１０と，コマンドＣＭＤを入力するコマンド入力バッファ１２と，アドレスＡ0〜Ａnを入力するアドレスバッファ１４と，データDI0〜DIn、DO0〜DOnの入出力バッファ１６とを有する。コマンド入力バッファ１２に取り込まれたコマンドCMD1は，コマンドデコーダ１３に供給されそこでデコードされ，各メモリバンクBANK0，BANK1のコマンドラッチ回路２４に供給される。
【００２４】
ＳＤＲＡＭマクロ４内には，複数のメモリバンクBANK0，BANK1が設けられ，各メモリバンクは，メモリセルアレイMCAと，ローデコーダRDECと，センスアンプSAと，コラムデコーダCDECとが設けられた複数のメモリブロックBLKを有し，上記メモリセルアレイMCA内には，ワード線WLとビット線BL及びメモリセルMCとが設けられる。各メモリバンク内のコマンドラッチ回路２４にラッチされたコマンド（リードコマンドRD，ライトコマンドWR，リフレッシュコマンドREF）が制御回路２６に供給され，制御回路２６が，メモリブロックに対して，コマンドに対応する動作を制御する。各メモリブロックBLKは，データバスDBを介してセンスバッファ・ライトアンプSB/WAに接続され，更に，入出力データバスI/ODBを介してデータ入出力バッファ１６に接続される。
【００２５】
ＳＤＲＡＭマクロ４は，内部にリフレッシュアドレスカウンタ２２を有する。このリフレッシュアドレスカウンタ２２は，カウントアップ信号C-UPに応答してリフレッシュすべきアドレスをインクリメントし，リフレッシュアドレスR-Addを出力する。このリフレッシュアドレスR-Addは，リフレッシュ動作時にセレクタにより外部アドレスE-Addから切り替えられてメモリブロックBLKにアドレスAddとして供給される。また，リフレッシュアドレスR-Add及び外部アドレスE-Addの一部が，バンク選択アドレスB-Addとして，コマンドラッチ回路２４に供給される。上記カウントアップ信号C-UPは，リフレッシュ動作毎に生成される。
【００２６】
図２のＳＤＲＡＭマクロ４は，クロック入力バッファ１０からコマンド入力バッファ１２にクロックを供給する第１のクロック供給配線CLK1と，アドレス入力バッファ１４やデータ入出力回路１６にクロックを供給する第２のクロック供給配線CLK2とを，別々に有する。そして，通常動作時は，クロック入力バッファ１０が，第１及び第２のクロック供給配線CLK1,CLK2を駆動して，各入力バッファ１２，１４，１６にクロックを供給して，クロック同期動作を可能にする。一方，パワーダウンモード時等のメモリへのアクセスがないデータ保持モードにおいては，クロック入力バッファ１０は，第２のクロック供給配線CLK2の駆動を停止して，アドレス入力バッファ１４とデータ入出力バッファ１６へのクロックの供給を停止し，無駄な消費電流を削減する。
【００２７】
本実施の形態例のＳＤＲＡＭマクロでは，通常動作時及びデータ保持モード時のいずれにおいても，メモリコントローラ３からリフレッシュコマンドが供給され，内蔵するリフレッシュカウンタが生成するリフレッシュアドレスに対してリフレッシュ動作が実行される。従って，メモリコントローラ３は，通常動作時及びデータ保持モード時の両方において，リフレッシュのタイミングを管理する。
【００２８】
図３は，本実施の形態例におけるクロック供給配線の構成図である。クロック入力バッファ１０は，クロックCLKを入力し，第１のクロック供給配線CLK1を介してコマンド入力バッファ群１２にクロックを供給し，第２のクロック供給配線CLK2を介してデータ入力バッファ群16Aとアドレス入力バッファ群１４とにクロックを供給する。コマンド入力バッファ群１２は，コマンドCMDが４つの信号/RAS，/CAS，/WE，/CSからなる場合，それぞれの信号を取り込む４個の入力バッファで構成される。図３の例では，データ入力バッファ群16Aは，１２８本のデータ入出力端子DI0-127をそれぞれ入力する入力バッファで構成され，アドレス入力バッファ群１４は，１０本のアドレスＡ00-Ａ09をそれぞれ入力する入力バッファで構成される。尚，図示しないが，第１のクロック供給配線CLK1は，コマンド入力バッファ群１２以外に，リフレッシュ動作に必要な内部回路にも接続される。
【００２９】
図２，３に示される通り，クロック入力バッファからコマンド入力バッファまで延在する第１のクロック供給配線CLK1は，クロック入力バッファからアドレス又はデータ入力バッファまで延在する第２のクロック供給配線CLK2よりも短くなるように，レイアウトがされていることが好ましい。これにより，データ保持モードでは，短い方の第１のクロック供給配線CLK1を駆動すればよく，長い方の第２のクロック供給配線CLK2の駆動を停止することができ，消費電流の削減効果が大きくなる。
【００３０】
図４は，クロック入力バッファ１０の第１の例を示す回路図である。クロック入力バッファ１０には，外部からのクロックCLKとクロックイネーブル信号CKEとが供給され，インバータ３０〜３２，ＮＡＮＤゲート３３及びインバータ３４，３５を有する。インバータ３０〜３２により，第１の内部クロックCLK1z,CLK1xが生成され，第１のクロック供給配線CLK1に出力される。また，クロックイネーブル信号CKEは外部クロックCLKと共にNANDゲート３３に供給され，クロックイネーブル信号CKEがＨレベルの時に，NANDゲート３３及びインバータ３４，３５により，第２の内部クロックCLK2z,CLK2xが生成され，第２のクロック供給配線CLK2に出力される。クロックイネーブル信号CKEがＬレベルの時は，NANDゲート３３の出力がクロックCLKにかかわらずＬレベルに固定され，第２の内部クロックCLK2z,CLK2xは停止し，第２のクロック供給配線CLK2の駆動が停止する。第１及び第２の内部クロックCLK1z,x，CLK2z,xは，それぞれ逆相のクロック信号である。
【００３１】
図５は，コマンド，アドレス，データ入力バッファ回路の一例を示す回路図である。この例では，入力バッファ回路は，外部からの入力信号ＩＮが入力するインバータ３６と，内部クロック信号CLKz,CLKxにより開閉するトランスファーゲート３７，３９と，２個のインバータからなるラッチ回路３８，４０と，最終段インバータ４１とを有する。この入力バッファ回路は，内部クロックCLKzがＬレベルでCLKxがＨレベルの時に，ゲート３７が開き，外部からの入力信号ＩＮが前段ラッチ回路３８にラッチされ，次のタイミングで内部クロックCLKzがＨレベルでCLKxがＬレベルの時に，前記ラッチされた入力信号が後段ラッチ回路４０にラッチされ，インバータ４１により出力される。
【００３２】
このように，入力バッファ回路内のトランスファーゲート３７，３９のトランジスタのゲート電極に，内部クロックが供給され，それらのトランジスタを制御することにより，入力バッファ回路により外部からの入力信号ＩＮがラッチされる。従って，内部クロックCLKz,CLKxが供給されれば，入力バッファ回路は外部からの入力信号をクロックに同期して取り込み，内部の後段の回路に出力する。逆に，内部クロックが供給されないと，入力バッファ回路は外部からの入力信号を取り込まず，従って，インバータ３６を除いて動作電流を消費することはない。
【００３３】
図５に示される通り，第１及び第２のクロック供給配線CLK1,2は，入力バッファ回路のトランスファーゲートのゲート電極に接続される。複数の入力バッファ回路にクロックが供給される場合は，このクロック供給配線に接続されるゲート電極の数も大きくなる。従って，クロック供給配線を駆動してクロックを供給するためには，延在するクロック供給配線と共に，入力バッファ回路のゲート容量も駆動する必要があり，クロック供給には大きな電流消費を伴う。
【００３４】
図４に戻り，クロック入力バッファ１０は，クロックイネーブル信号CKEがＨレベルの時，第１及び第２のクロック供給配線CLK1,CLK2を駆動して第１及び第２の内部クロックを出力する。一方，クロックイネーブル信号CKEがＬレベルの時，第１のクロック供給配線CLK1のみ駆動し，第２のクロック供給配線CLK2の駆動を停止する。
【００３５】
図６は，かかるクロック入力バッファ１０の動作を示す図である。この例では，クロックイネーブル信号CKEが，通常動作時（CKE=Hレベル）とパワーダウンモード時（CKE=Lレベル)とを制御するコマンド信号になっている。そして，このパワーダウンモード時でも，メモリセルに保持されたデータを保持するようにリフレッシュ動作が繰り返される。
【００３６】
図６に示される通り，通常動作時にクロックイネーブル信号CKEがＨレベルになり，図４のクロック入力バッファ１０は，第１及び第２のクロック供給配線を駆動する。これにより，コマンド，アドレス，データ入力バッファ回路１２，１４，１６Ａに内部クロックが供給され，それらの入力バッファは，外部からのコマンドCMD，アドレスＡ0〜Ａn，データDI0〜DInを入力する。一方，パワーダウンモード時は，データ保持動作が必要であり，クロックイネーブル信号CKEがＬレベルになり，クロック入力バッファ１０は，第１のクロック供給配線CLK1のみを駆動し，第２のクロック供給配線CLK2の駆動を停止する。これにより，コマンド入力バッファ１２には内部クロックCLK1z,xが供給されコマンドを入力することができるが，アドレス，データ入力バッファ１４，１６Ａには内部クロックCLK2z,xが供給されない。
【００３７】
パワーダウンモード時は，メモリコントローラ３がコマンドCMDとしてリフレッシュコマンドREFしかSDRAMマクロ４に発行しないので，パワーダウンモード時は，一種のセルフリフレッシュエントリーモードになる。 そして，リフレッシュコマンドに応答して，内部でリフレッシュ動作を行うことで，データが保持される。
【００３８】
図７は，本実施の形態例におけるＳＤＲＡＭマクロの動作タイミングチャートである。この例では，図４に示したクロック入力バッファ回路が使用される。図７に示される通り，通常動作モードＴ１では，クロックイネーブル信号CKEがＨレベルになり，クロック入力バッファ１０は，第１及び第２のクロック供給配線CLK1,CLK2に第１及び第２の内部クロックを出力する。従って，リードコマンドREADが供給される場合は，第１の内部クロックCLK1に同期してそのリードコマンドREADがコマンド入力バッファ１２により取り込まれ，第２の内部クロックCLK2に同期してアドレスＡ0〜Ａnがアドレス入力バッファ１４により取り込まれる。コマンドデコーダ１３は入力されたコマンドCMD1をデコードして，内部のリードコマンド信号RDをＨレベルにして，制御回路２６に読み出し動作を指令する。その結果，次のクロックCLKの立ち上がりエッジでデータ入出力バッファ１６からデータ入出力端子DI、DOに読み出しデータDOが出力される。
【００３９】
また，ライトコマンドWRTが供給される場合は，第１の内部クロックCLK1に同期してライトコマンドWRTがコマンド入力バッファ１２により取り込まれ，第２の内部クロックCLK2に同期してアドレスＡ0〜Ａnがアドレス入力バッファ１４に，ライトデータＤIがデータ入力バッファ１６Ａによりそれぞれ取り込まれる。そして，コマンドデコーダ１３が内部ライトコマンド信号WRをＨレベルにして，制御回路２６に書込み動作を指令する。それにより，ライトデータＤIがメモリセルに書き込まれる。
【００４０】
次に，リフレッシュコマンドREFRが供給される場合は，メモリコントローラ３は，リフレッシュコマンドREFRを供給し，アドレスやデータは供給しない。そして，リフレッシュコマンドREFRは，第１の内部クロックCLK1に同期してコマンド入力バッファ１２により取り込まれ，内部のリフレッシュコマンド信号REFがＨレベルになる。それにより，制御回路２６は，セレクタ信号SELによりセレクタ回路２８を切り替え，リフレッシュアドレスカウンタ２２が生成するリフレッシュアドレスR-Addをアドレス信号Addとして，メモリブロックBLKに供給する。その結果，リフレッシュアドレスR-Addのメモリセルが，リフレッシュ動作の対象になる。
【００４１】
このように，通常動作時には，メモリコントローラ３が，リードコマンドREAD，ライトコマンドWRT，リフレッシュコマンドREFRのいずれかを供給してくるので，SDRAMマクロ内では，クロック入力バッファ１０が，第１及び第２の内部クロックCLK1,CLK2を出力して，コマンド，アドレス，データの入力バッファに供給し，それらの入力信号をクロックに同期して取り込めるようにする。
【００４２】
一方，メモリセルへのアクセスがないデータ保持モードとなるパワーダウンモードＴ２では，メモリコントローラ３がクロックイネーブル信号CKEをＬレベルにする。これに応答して，クロック入力バッファ１０は，図４にて説明した通り，第２の内部クロックCLK2の生成を停止し，第２のクロック供給配線の駆動が停止する。これにより，第２のクロック供給配線の駆動に必要な消費電流を節約することができる。
【００４３】
かかるデータ保持モードであるパワーダウンモード時Ｔ２において，メモリコントローラ３は，リフレッシュコマンドREFRを一定の周期で供給する。コマンド入力バッファ１２には，第１の内部クロックCLK1が供給され続けているので，リフレッシュコマンドREFRは，第１の内部クロックCLK1に同期してコマンド入力バッファ１２に取り込まれ，コマンドデコーダ１３の供給される。そして，コマンドデコーダ１３が，内部リフレッシュコマンド信号REFをＨレベルにし，内部でリフレッシュ動作が行われる。その時のリフレッシュアドレスは，通常動作時と同様に，内部のリフレッシュアドレスカウンタ２２のリフレッシュアドレスR-Addが利用される。
【００４４】
この場合，メモリコントローラ３からは，アドレスもデータも供給されないので，クロック入力バッファ１０が第２の内部クロックCLK2をアドレス入力バッファ１４やデータ入力バッファ１６Ａに供給しなくても，何らリフレッシュ動作に支障はない。即ち，データ保持モードＴ２では，メモリコントローラ３からリードコマンドやライトコマンドは発行されないので，SDRAMマクロ４内で，クロック入力バッファ１０が第２の内部クロックを出力しなくても，動作に支障はない。
【００４５】
尚，上記の例では，クロックイネーブル信号CKEにより，クロック入力バッファ１０の動作が制御されたが，クロックイネーブル信号以外の信号により同様の制御がなされても良い。
【００４６】
図８は，クロック入力バッファの第２の例を示す回路図である。また，図９は，図８のクロック入力バッファ１０の動作を示す図である。図８のクロック入力バッファ回路１０は，図４の回路にNANDゲート５０とインバータ５１が追加されている。インバータ５２〜５４，５６，５７及びNANDゲート５５は，図４のインバータ３０〜３２，３１，３２及びNANDゲート３３と同じ回路構成である。そして，図８のクロック入力バッファ回路は，NANDゲート５０に外部クロックCLKとパワーダウンモードを指令するクロックイネーブル信号CKEとが入力され，NANDゲート５５には，インバータ５１の出力とリフレッシュエントリーモード信号R-ENTが入力される。
【００４７】
図８のクロック入力バッファ回路の動作は，図９の表に示される通り，通常動作時は，メモリコントローラ３により，クロックイネーブル信号CKEがＨレベル，リフレッシュエントリー信号R-ENTがＨレベルに制御される。それにより，図８のクロック入力バッファ回路１０は，第１の内部クロックCLK1z,xと第２の内部クロックCLK2z,xの両方を生成する。その結果，図７に示した通常動作モードＴ１での動作が行われる。
【００４８】
次に，メモリセルへのアクセスはないが内部のデータを保持するデータ保持モードでは，クロックイネーブル信号CKEはＨレベルのまま，リフレッシュエントリー信号R-ENTがＬレベルになり，メモリへのアクセスは禁止されるが，リフレッシュ動作は継続される。つまり，図７に示したデータ保持モードＴ２と同じ動作が行われる。従って，リフレッシュエントリーモードになる。このモードＴ２では，前述の通り，メモリコントローラ３が，一定の周期でリフレッシュコマンドをSDRAMマクロ４に供給し，コマンド入力バッファ１２がそのコマンドを入力し，内部のリフレッシュ動作を可能にする。このモードＴ２では，リードコマンドやライトコマンドが供給されないので，SDRAMマクロ内のアドレス入力バッファやデータ入力バッファへの第２の内部クロックCLK2の供給が停止されていても，何ら動作に支障はない。
【００４９】
最後に，内部のデータ保持も必要ないパワーダウンモードにおいては，クロックイネーブル信号CKEがＬレベルになる。それにより，図８のクロック入力バッファ１０のNANDゲート５０の出力は，Ｈレベル固定になる。その結果，第１及び第２の内部クロックCLK1z,x，CLK2z.xのいずれも停止し，SDRAMマクロ４は内部動作を停止し，消費電流が大幅に削減される。このモードでは，SDRAMマクロ４は，クロックイネーブル信号CKEがＨレベルになるのを検出できるだけの最低限の内部回路のみが動作するだけになる。
【００５０】
以上，図８，９に示したクロック入力バッファ回路の第２の例では，通常動作時と，データ保持モードと，パワーダウンモードの３つの状態に対応して，第１及び第２の内部クロックの生成，第１の内部クロックのみの生成，そして，両クロック共に停止を行うことができる。従って，メモリセルへのアクセスがないデータ保持モードでは，通常動作に比較して消費電力を節約することができる。
【００５１】
以上の実施の形態例では，同一チップ内にロジック回路マクロとSDRAMマクロとが混載される場合について説明した。しかしながら，本発明はそれに限定されず，単独のSDRAMチップにも適用することもできる。
以上の実施の形態例をまとめると，次の付記の通りである。
（付記１）供給されるクロックに同期して内部が動作する同期型ダイナミックメモリにおいて，
外部クロックを入力し内部にクロックを分配するクロック入力バッファと，
前記クロックに同期してコマンドを入力するコマンド入力バッファと，
前記クロックに同期してアドレスを入力するアドレス入力バッファと，
前記クロックに同期してデータを入力するデータ入力バッファとを有し，
前記クロック入力バッファは，通常動作モード時に，前記コマンド，アドレス，データ入力バッファにそれぞれ前記クロックを供給し，データ保持モード時に，前記コマンド入力バッファに前記クロックを供給し，前記アドレス入力バッファまたはデータ入力バッファには前記クロックの供給を停止することを特徴とする同期型ダイナミックメモリ。
（付記２）付記１において，
更に，前記コマンド入力バッファに前記クロックを供給する第１のクロック供給配線と，前記アドレス入力バッファまたは前記データ入力バッファに前記クロックを供給する第２のクロック供給配線とを有し，
前記クロック入力バッファは，通常動作モード時に，前記第１及び第２のクロック供給配線を駆動し，前記データ保持モード時に，前記第１のクロック供給配線を駆動し，前記第２のクロック供給配線の駆動を停止することを特徴とする同期型ダイナミックメモリ。
（付記３）付記２において，
前記第１のクロック供給配線は，前記第２のクロック供給配線より短いことを特徴とする同期型ダイナミックメモリ。
（付記４）付記１において，
前記クロック入力バッファは，通常動作モードとパワーダウンモードとを区別するクロックイネーブル信号を受信し，前記データ保持モード時は当該パワーダウンモードを含むことを特徴とする同期型ダイナミックメモリ。
（付記５）供給されるクロックに同期して内部が動作する同期型ダイナミックメモリにおいて，
外部クロックを入力し内部にクロックを分配するクロック入力バッファと，
前記クロックに同期してコマンドを入力するコマンド入力バッファと，
前記クロックに同期してアドレスを入力するアドレス入力バッファと，
前記クロックに同期してデータを入力するデータ入力バッファとを有し，
前記クロック入力バッファは，通常動作モード時に，前記コマンド，アドレス，データ入力バッファにクロックを供給し，メモリへのアクセスがないデータ保持モード時は，前記コマンド入力バッファにクロックを供給し，前記アドレス入力バッファまたはデータ入力バッファへのクロック供給を停止し，パワーダウンモード時は，内部へのクロックの供給を停止することを特徴とする同期型ダイナミックメモリ。
（付記６）付記５において，
更に，前記コマンド入力バッファに前記クロックを供給する第１のクロック供給配線と，前記アドレス入力バッファまたは前記データ入力バッファに前記クロックを供給する第２のクロック供給配線とを有し，
前記クロック入力バッファは，通常動作モード時に，前記第１及び第２のクロック供給配線を駆動し，前記データ保持モード時に，前記第１のクロック供給配線を駆動し，前記第２のクロック供給配線の駆動を停止し，前記パワーダウンモード時は，前記第１及び第２のクロック供給配線の駆動を停止することを特徴とする同期型ダイナミックメモリ。
（付記７）付記６において，
前記第１のクロック供給配線は，前記第２のクロック供給配線より短いことを特徴とする同期型ダイナミックメモリ。
（付記８）付記５において，
前記クロック入力バッファは，通常動作モードとパワーダウンモードとを区別する第１の信号と，前記データ保持モードを指令する第２の信号とを入力することを特徴とする同期型ダイナミックメモリ。
（付記９）付記１乃至８のいずれか１つに記載された同期型ダイナミックメモリが，所定の処理を行う処理回路マクロと同じチップ上に混載されていることを特徴とするＬＳＩ。
（付記１０）付記９において，
更に，前記同期型ダイナミックメモリをコントロールするメモリコントローラを有することを特徴とするＬＳＩ。
（付記１１）供給されるクロックに同期して内部が動作する同期型ダイナミックメモリにおいて，
外部クロックを入力し内部にクロックを分配するクロック入力バッファと，
前記クロックに同期してコマンドを入力するコマンド入力バッファと，
前記クロックに同期してアドレスを入力するアドレス入力バッファと，
前記クロックに同期してデータを入力するデータ入力バッファとを有し，
第１の動作モードと第２の動作モードとを区別する信号が前記クロック入力バッファに供給され，
前記クロック入力バッファは，前記第１の動作モード時に，前記コマンド，アドレス，データ入力バッファにそれぞれ前記クロックを供給し，前記第２の動作モード時に，前記コマンド入力バッファに前記クロックを供給し，前記アドレス入力バッファまたはデータ入力バッファには前記クロックの供給を停止することを特徴とする同期型ダイナミックメモリ。
【００５２】
【発明の効果】
以上，本発明によれば，同期型ダイナミックメモリのデータ保持モード時において，アドレス入力バッファやデータ入力バッファなどへのクロック供給を停止するので，クロック供給に伴う消費電流を節約することができる。
【００５３】
以上，本発明の保護範囲は，上記の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【図面の簡単な説明】
【図１】本実施の形態例におけるロジックマクロとＳＤＲＡＭマクロとを混載したＬＳＩの構成図である。
【図２】本実施の形態例におけるＳＤＲＡＭマクロの構成図である。
【図３】本実施の形態例におけるクロック供給配線の構成図である。
【図４】クロック入力バッファの第１の例を示す回路図である。
【図５】コマンド，アドレス，データ入力バッファ回路の一例を示す回路図である。
【図６】図４のクロック入力バッファ１０の動作を示す図である。
【図７】本実施の形態例におけるＳＤＲＡＭマクロの動作タイミングチャートである。
【図８】クロック入力バッファの第２の例を示す回路図である。
【図９】図８のクロック入力バッファ１０の動作を示す図である。
【符号の説明】
１０ クロック入力バッファ
１２ コマンド入力バッファ
１４ アドレス入力バッファ
１６ データ入出力バッファ
CLK1 第１のクロック供給配線
CLK2 第２のクロック供給配線
CLK1z,x 第１の内部クロック
CLK2z,x 第２の内部クロック
CLK 外部クロック
CKE クロックイネーブル信号
R-ENT リフレッシュエントリー信号
【発明の属する技術分野】
本発明は，クロック同期型ダイナミックメモリに関し，コントローラからのリフレッシュコマンドに応答して実行されるリフレッシュ動作時の消費電力を削減することができる同期型ダイナミックメモリに関する。
【０００２】
【従来の技術】
クロック同期型ダイナミックメモリ（ＳＤＲＡＭ）は，クロックに同期してコマンド，アドレス，書き込みデータを入力し，読み出しデータを出力することで，高速動作を実現する。供給されたクロックは，メモリ内部のコマンド，アドレス，データ入力出力バッファに供給され，そのクロックの立ち上がりエッジに同期して，メモリコントローラから供給されるコマンド，アドレス，書き込みデータを取り込み，読み出しデータを出力する。
【０００３】
ＳＤＲＡＭは，通常動作モードでは，所定の周期のクロックが供給され，メモリコントローラから供給されるコマンドをデコードして，コマンドに応じて，読み出し，書き込み，またはリフレッシュ動作などを行う。リフレッシュ動作では，メモリコントローラからリフレッシュコマンドが供給され、内部で生成されるリフレッシュアドレスに対してリフレッシュ動作が行われる。また，ＳＤＲＡＭは，アクセスがなくなると，メモリコントローラからの所定のコマンドによりパワーダウンモードになり，単にデータを保持する状態になる。パワーダウンモードでは，クロック入力が停止され，それに伴いコマンド，アドレス，データの入力や出力も停止する。
【０００４】
ダイナミックメモリは，メモリセルの記憶状態が一定期間後に消滅するため，一定の周期でリフレッシュ動作を行う必要がある。通常動作モードでは，メモリコントローラからの指令に応答して，リフレッシュ動作が行われる。一方，パワーダウンモードでは，メモリコントローラからの指令ではなく，内部でリフレッシュコマンドを発行してセルフリフレッシュが行われる。このセルフリフレッシュを行うために，ＳＤＲＡＭは，内部にリフレッシュタイミングを計測する発振器と，リフレッシュアドレスカウンタを内蔵する。そして，パワーダウンモードでは，発振器が一定周期毎にトリガー信号を発生し，それに応答して内部でリフレッシュコマンドが発行され，リフレッシュカウンタのアドレスに対してリフレッシュ動作が行われる。
【０００６】
一方，ネットワーク用ＬＳＩや画像処理用ＬＳＩなどにおいて，１つのＬＳＩチップ内に，必要なデータ処理を行うロジック回路とデータ処理中に大容量のデータを記録するＳＤＲＡＭマクロとを混載することが提案されている。このようなメモリ混載型のロジックＬＳＩでは，メモリコントローラが内蔵され，それによりＳＤＲＡＭマクロが制御される。
【０００７】
その場合，ＳＤＲＡＭマクロが通常動作モード時もパワーダウンモード時も，メモリコントローラがそのリフレッシュタイミングを管理し，ＳＤＲＡＭマクロに必要なタイミングでリフレッシュコマンドを供給することが提案されている。１チップ内に混載されるＤＲＡＭマクロに対しては，チップ内のコントローラがリフレッシュ動作全体を管理するほうが好ましいからである。
【０００８】
【発明が解決しようとする課題】
上記のメモリ混載型ＬＳＩでは，内蔵されるＳＤＲＡＭマクロは，ＳＤＲＡＭ単体に設けられていたセルフリフレッシュ機能を有していない。そして，パワーダウンモードなどのアクセスがないデータ保持状態でも，メモリコントローラからリフレッシュコマンドを供給され，それに応答して記憶データのリフレッシュを行うことになる。従って，メモリコントローラからのリフレッシュコマンドを取り込むためには，ＳＤＲＡＭマクロは，外部からクロックを入力し，それに同期してコマンドを入力する必要がある。そして，外部クロックは，クロック入力バッファから，内部のコマンド，アドレス，データの各入力バッファに分配される。
【０００９】
ところが，アクセスが行われないパワーダウンモードなどでは，アドレス入力やデータ入出力は行われないのにかかわらず，外部クロックは，それらの入力バッファ，出力バッファにも分配される。メモリが大容量化すると，アドレス入力バッファの数が多くなり，また，データ入出力バッファの数も多くなりがちであり，それらの入力バッファに外部クロックを分配するためには，比較的長い配線や大きなトランジスタのゲート電極容量を駆動する必要があり，消費電流の増大を招くことになる。
【００１０】
そこで，本発明の目的は，アクセスが行われないデータ保持状態におけるクロック供給に伴う消費電流を削減することができる同期型ダイナミックメモリ及びそれを混載するＬＳＩを提供することにある。
【００１１】
更に，本発明の別の目的は，パワーダウンモード状態におけるクロック供給に伴う消費電流を削減した同期型ダイナミックメモリ及びそれを混載するＬＳＩを提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，同期型ダイナミックメモリにおいて，外部クロックを入力し内部に分配するクロック入力バッファと，コマンドを入力するコマンド入力バッファと，アドレスを入力するアドレス入力バッファと，データを入力するデータ入力バッファとを有し，通常動作モード時は，クロック入力バッファが前記コマンド，アドレス，データ入力バッファにクロックを供給し，パワーダウンモードなどのデータ保持モード時は，クロック入力バッファが前記コマンド入力バッファにクロックを供給し，前記アドレス，データ入力バッファにはクロックを供給しないことを特徴とする。
【００１３】
上記の発明によれば，データ保持モード時において，外部クロックがコマンド入力バッファに供給されるので，リフレッシュコマンドを入力してリフレッシュ動作を行うことができ，そのとき外部クロックのアドレス入力バッファやデータ入力バッファへの供給が行われないので，それに伴う消費電流を削減することができる。
【００１４】
上記発明の好ましい実施例では，前記同期型ダイナミックメモリは，前記クロック入力バッファからコマンド入力バッファにクロックを供給する第１のクロック供給配線と，前記クロック入力バッファからアドレス入力バッファとデータ入力バッファにクロックを供給する第２のクロック供給配線とを有し，クロック入力バッファは，通常動作モード時は，前記第１及び第２のクロック供給配線を駆動し，データ保持モード時は，前記第１のクロック供給配線を駆動して，前記第２のクロック供給配線の駆動を停止する。
【００１５】
かかる実施例では，クロックを供給する配線網を，第１と第２のクロック供給配線に分離し，データ保持モード時に，第２のクロック供給配線の駆動が停止するので，クロック供給に必要な消費電流を大幅に削減することができる。
【００１６】
更に，より好ましい実施例では，前記第１のクロック供給配線を第２のクロック供給配線より短いレイアウト構成にする。かかるレイアウト構成では，データ保持モード時に短い方の第１のクロック供給配線のみを駆動すれば良いので，消費電流の削減効果大である。
【００１７】
上記の目的を達成するために，本発明の第２の側面は，同期型ダイナミックメモリにおいて，外部クロックを入力し内部に分配するクロック入力バッファと，コマンドを入力するコマンド入力バッファと，アドレスを入力するアドレス入力バッファと，データを入力するデータ入力バッファとを有し，通常動作モード時は，クロック入力バッファが前記コマンド，アドレス，データ入力バッファにクロックを供給し，メモリへのアクセスがないデータ保持モード時は，クロック入力バッファが前記コマンド入力バッファにクロックを供給し，前記アドレス，データ入力バッファにはクロックを供給せず，パワーダウンモード時は，クロック入力バッファが内部へのクロックの供給を停止することを特徴とする。
【００１８】
上記の発明によれば，メモリアクセスが停止しているデータ保持モード時において，外部からのリフレッシュコマンドに応答してリフレッシュ動作を行うことができ，しかも，その時，外部クロックのアドレス入力バッファやデータ入力バッファへの供給が行われないので，それに伴う消費電流を削減することができる。更に，パワーダウンモード時においては，全てのクロックの供給が停止され，メモリの全ての動作を停止させることができる。
【００１９】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，かかる実施の形態例が，本発明の技術的範囲を限定するものではない。
【００２０】
図１は，本実施の形態例におけるロジックマクロとＳＤＲＡＭマクロを混載したＬＳＩの構成図である。混載ＬＳＩ１内には，一定のデータ処理を行う処理回路マクロ２と，同期型ＤＲＡＭマクロ４と，そのＳＤＲＡＭマクロをコントロールするメモリコントローラ３とが搭載される。処理回路マクロ２は，混載ＬＳＩの用途に対応したデータ処理を行うプロセッサ機能を有し，そのデータ処理を行う時に，大容量のデータの記憶，読み出しのために，メモリコントローラ３を介してＳＤＲＡＭマクロ４にアクセスする。従って，処理回路マクロ２とメモリコントローラ３との間には，例えば，コマンドバスCMDBusとアドレス・データバスADBusが設けられる。
【００２１】
また，メモリコントローラ３は，処理回路２からのアクセス命令に応答して，ＳＤＲＡＭマクロ４に対して，読み出し及び書き込みを行う。更に，メモリコントローラ３は，ＳＤＲＡＭマクロ４のデータ保持管理も行い，適切な周期でリフレッシュコマンドを発行してＳＤＲＡＭマクロ４にリフレッシュを実行させる。また，メモリコントローラ３は，メモリへのアクセスがなくなると，ＳＤＲＡＭマクロ４をパワーダウンモードにして，消費電流を低減するように制御する。従って，メモリコントローラ３は，ＳＤＲＡＭマクロ４に対して，クロックCLK，クロックイネーブル信号CKE，コマンドCMD，アドレスＡ0〜Ａn，データDIを供給し，読み出し時にデータDOを受信する。
【００２２】
クロックイネーブル信号CKEは，例えば，通常動作時においてＨレベルになり，パワーダウンモード時においてＬレベルになり，ＳＤＲＡＭマクロ４に対して，パワーダウンモードへの移行と通常動作モードへの復帰を命令する信号として利用される。パワーダウンモード時は，ＳＤＲＡＭマクロ４へのアクセスは行われないが，メモリセル内のデータ保持を行う必要があるので，一定周期でリフレッシュ動作が繰り返される。かかるパワーダウンモード時でのリフレッシュ動作も，メモリコントローラ３からのリフレッシュコマンドに応答して行われる。
【００２３】
図２は，ＳＤＲＡＭマクロの構成図である。ＳＤＲＡＭマクロ４は，通常のＳＤＲＡＭチップと同様に，クロックCLKを入力して内部の回路に供給するクロック入力バッファ１０と，コマンドＣＭＤを入力するコマンド入力バッファ１２と，アドレスＡ0〜Ａnを入力するアドレスバッファ１４と，データDI0〜DIn、DO0〜DOnの入出力バッファ１６とを有する。コマンド入力バッファ１２に取り込まれたコマンドCMD1は，コマンドデコーダ１３に供給されそこでデコードされ，各メモリバンクBANK0，BANK1のコマンドラッチ回路２４に供給される。
【００２４】
ＳＤＲＡＭマクロ４内には，複数のメモリバンクBANK0，BANK1が設けられ，各メモリバンクは，メモリセルアレイMCAと，ローデコーダRDECと，センスアンプSAと，コラムデコーダCDECとが設けられた複数のメモリブロックBLKを有し，上記メモリセルアレイMCA内には，ワード線WLとビット線BL及びメモリセルMCとが設けられる。各メモリバンク内のコマンドラッチ回路２４にラッチされたコマンド（リードコマンドRD，ライトコマンドWR，リフレッシュコマンドREF）が制御回路２６に供給され，制御回路２６が，メモリブロックに対して，コマンドに対応する動作を制御する。各メモリブロックBLKは，データバスDBを介してセンスバッファ・ライトアンプSB/WAに接続され，更に，入出力データバスI/ODBを介してデータ入出力バッファ１６に接続される。
【００２５】
ＳＤＲＡＭマクロ４は，内部にリフレッシュアドレスカウンタ２２を有する。このリフレッシュアドレスカウンタ２２は，カウントアップ信号C-UPに応答してリフレッシュすべきアドレスをインクリメントし，リフレッシュアドレスR-Addを出力する。このリフレッシュアドレスR-Addは，リフレッシュ動作時にセレクタにより外部アドレスE-Addから切り替えられてメモリブロックBLKにアドレスAddとして供給される。また，リフレッシュアドレスR-Add及び外部アドレスE-Addの一部が，バンク選択アドレスB-Addとして，コマンドラッチ回路２４に供給される。上記カウントアップ信号C-UPは，リフレッシュ動作毎に生成される。
【００２６】
図２のＳＤＲＡＭマクロ４は，クロック入力バッファ１０からコマンド入力バッファ１２にクロックを供給する第１のクロック供給配線CLK1と，アドレス入力バッファ１４やデータ入出力回路１６にクロックを供給する第２のクロック供給配線CLK2とを，別々に有する。そして，通常動作時は，クロック入力バッファ１０が，第１及び第２のクロック供給配線CLK1,CLK2を駆動して，各入力バッファ１２，１４，１６にクロックを供給して，クロック同期動作を可能にする。一方，パワーダウンモード時等のメモリへのアクセスがないデータ保持モードにおいては，クロック入力バッファ１０は，第２のクロック供給配線CLK2の駆動を停止して，アドレス入力バッファ１４とデータ入出力バッファ１６へのクロックの供給を停止し，無駄な消費電流を削減する。
【００２７】
本実施の形態例のＳＤＲＡＭマクロでは，通常動作時及びデータ保持モード時のいずれにおいても，メモリコントローラ３からリフレッシュコマンドが供給され，内蔵するリフレッシュカウンタが生成するリフレッシュアドレスに対してリフレッシュ動作が実行される。従って，メモリコントローラ３は，通常動作時及びデータ保持モード時の両方において，リフレッシュのタイミングを管理する。
【００２８】
図３は，本実施の形態例におけるクロック供給配線の構成図である。クロック入力バッファ１０は，クロックCLKを入力し，第１のクロック供給配線CLK1を介してコマンド入力バッファ群１２にクロックを供給し，第２のクロック供給配線CLK2を介してデータ入力バッファ群16Aとアドレス入力バッファ群１４とにクロックを供給する。コマンド入力バッファ群１２は，コマンドCMDが４つの信号/RAS，/CAS，/WE，/CSからなる場合，それぞれの信号を取り込む４個の入力バッファで構成される。図３の例では，データ入力バッファ群16Aは，１２８本のデータ入出力端子DI0-127をそれぞれ入力する入力バッファで構成され，アドレス入力バッファ群１４は，１０本のアドレスＡ00-Ａ09をそれぞれ入力する入力バッファで構成される。尚，図示しないが，第１のクロック供給配線CLK1は，コマンド入力バッファ群１２以外に，リフレッシュ動作に必要な内部回路にも接続される。
【００２９】
図２，３に示される通り，クロック入力バッファからコマンド入力バッファまで延在する第１のクロック供給配線CLK1は，クロック入力バッファからアドレス又はデータ入力バッファまで延在する第２のクロック供給配線CLK2よりも短くなるように，レイアウトがされていることが好ましい。これにより，データ保持モードでは，短い方の第１のクロック供給配線CLK1を駆動すればよく，長い方の第２のクロック供給配線CLK2の駆動を停止することができ，消費電流の削減効果が大きくなる。
【００３０】
図４は，クロック入力バッファ１０の第１の例を示す回路図である。クロック入力バッファ１０には，外部からのクロックCLKとクロックイネーブル信号CKEとが供給され，インバータ３０〜３２，ＮＡＮＤゲート３３及びインバータ３４，３５を有する。インバータ３０〜３２により，第１の内部クロックCLK1z,CLK1xが生成され，第１のクロック供給配線CLK1に出力される。また，クロックイネーブル信号CKEは外部クロックCLKと共にNANDゲート３３に供給され，クロックイネーブル信号CKEがＨレベルの時に，NANDゲート３３及びインバータ３４，３５により，第２の内部クロックCLK2z,CLK2xが生成され，第２のクロック供給配線CLK2に出力される。クロックイネーブル信号CKEがＬレベルの時は，NANDゲート３３の出力がクロックCLKにかかわらずＬレベルに固定され，第２の内部クロックCLK2z,CLK2xは停止し，第２のクロック供給配線CLK2の駆動が停止する。第１及び第２の内部クロックCLK1z,x，CLK2z,xは，それぞれ逆相のクロック信号である。
【００３１】
図５は，コマンド，アドレス，データ入力バッファ回路の一例を示す回路図である。この例では，入力バッファ回路は，外部からの入力信号ＩＮが入力するインバータ３６と，内部クロック信号CLKz,CLKxにより開閉するトランスファーゲート３７，３９と，２個のインバータからなるラッチ回路３８，４０と，最終段インバータ４１とを有する。この入力バッファ回路は，内部クロックCLKzがＬレベルでCLKxがＨレベルの時に，ゲート３７が開き，外部からの入力信号ＩＮが前段ラッチ回路３８にラッチされ，次のタイミングで内部クロックCLKzがＨレベルでCLKxがＬレベルの時に，前記ラッチされた入力信号が後段ラッチ回路４０にラッチされ，インバータ４１により出力される。
【００３２】
このように，入力バッファ回路内のトランスファーゲート３７，３９のトランジスタのゲート電極に，内部クロックが供給され，それらのトランジスタを制御することにより，入力バッファ回路により外部からの入力信号ＩＮがラッチされる。従って，内部クロックCLKz,CLKxが供給されれば，入力バッファ回路は外部からの入力信号をクロックに同期して取り込み，内部の後段の回路に出力する。逆に，内部クロックが供給されないと，入力バッファ回路は外部からの入力信号を取り込まず，従って，インバータ３６を除いて動作電流を消費することはない。
【００３３】
図５に示される通り，第１及び第２のクロック供給配線CLK1,2は，入力バッファ回路のトランスファーゲートのゲート電極に接続される。複数の入力バッファ回路にクロックが供給される場合は，このクロック供給配線に接続されるゲート電極の数も大きくなる。従って，クロック供給配線を駆動してクロックを供給するためには，延在するクロック供給配線と共に，入力バッファ回路のゲート容量も駆動する必要があり，クロック供給には大きな電流消費を伴う。
【００３４】
図４に戻り，クロック入力バッファ１０は，クロックイネーブル信号CKEがＨレベルの時，第１及び第２のクロック供給配線CLK1,CLK2を駆動して第１及び第２の内部クロックを出力する。一方，クロックイネーブル信号CKEがＬレベルの時，第１のクロック供給配線CLK1のみ駆動し，第２のクロック供給配線CLK2の駆動を停止する。
【００３５】
図６は，かかるクロック入力バッファ１０の動作を示す図である。この例では，クロックイネーブル信号CKEが，通常動作時（CKE=Hレベル）とパワーダウンモード時（CKE=Lレベル)とを制御するコマンド信号になっている。そして，このパワーダウンモード時でも，メモリセルに保持されたデータを保持するようにリフレッシュ動作が繰り返される。
【００３６】
図６に示される通り，通常動作時にクロックイネーブル信号CKEがＨレベルになり，図４のクロック入力バッファ１０は，第１及び第２のクロック供給配線を駆動する。これにより，コマンド，アドレス，データ入力バッファ回路１２，１４，１６Ａに内部クロックが供給され，それらの入力バッファは，外部からのコマンドCMD，アドレスＡ0〜Ａn，データDI0〜DInを入力する。一方，パワーダウンモード時は，データ保持動作が必要であり，クロックイネーブル信号CKEがＬレベルになり，クロック入力バッファ１０は，第１のクロック供給配線CLK1のみを駆動し，第２のクロック供給配線CLK2の駆動を停止する。これにより，コマンド入力バッファ１２には内部クロックCLK1z,xが供給されコマンドを入力することができるが，アドレス，データ入力バッファ１４，１６Ａには内部クロックCLK2z,xが供給されない。
【００３７】
パワーダウンモード時は，メモリコントローラ３がコマンドCMDとしてリフレッシュコマンドREFしかSDRAMマクロ４に発行しないので，パワーダウンモード時は，一種のセルフリフレッシュエントリーモードになる。 そして，リフレッシュコマンドに応答して，内部でリフレッシュ動作を行うことで，データが保持される。
【００３８】
図７は，本実施の形態例におけるＳＤＲＡＭマクロの動作タイミングチャートである。この例では，図４に示したクロック入力バッファ回路が使用される。図７に示される通り，通常動作モードＴ１では，クロックイネーブル信号CKEがＨレベルになり，クロック入力バッファ１０は，第１及び第２のクロック供給配線CLK1,CLK2に第１及び第２の内部クロックを出力する。従って，リードコマンドREADが供給される場合は，第１の内部クロックCLK1に同期してそのリードコマンドREADがコマンド入力バッファ１２により取り込まれ，第２の内部クロックCLK2に同期してアドレスＡ0〜Ａnがアドレス入力バッファ１４により取り込まれる。コマンドデコーダ１３は入力されたコマンドCMD1をデコードして，内部のリードコマンド信号RDをＨレベルにして，制御回路２６に読み出し動作を指令する。その結果，次のクロックCLKの立ち上がりエッジでデータ入出力バッファ１６からデータ入出力端子DI、DOに読み出しデータDOが出力される。
【００３９】
また，ライトコマンドWRTが供給される場合は，第１の内部クロックCLK1に同期してライトコマンドWRTがコマンド入力バッファ１２により取り込まれ，第２の内部クロックCLK2に同期してアドレスＡ0〜Ａnがアドレス入力バッファ１４に，ライトデータＤIがデータ入力バッファ１６Ａによりそれぞれ取り込まれる。そして，コマンドデコーダ１３が内部ライトコマンド信号WRをＨレベルにして，制御回路２６に書込み動作を指令する。それにより，ライトデータＤIがメモリセルに書き込まれる。
【００４０】
次に，リフレッシュコマンドREFRが供給される場合は，メモリコントローラ３は，リフレッシュコマンドREFRを供給し，アドレスやデータは供給しない。そして，リフレッシュコマンドREFRは，第１の内部クロックCLK1に同期してコマンド入力バッファ１２により取り込まれ，内部のリフレッシュコマンド信号REFがＨレベルになる。それにより，制御回路２６は，セレクタ信号SELによりセレクタ回路２８を切り替え，リフレッシュアドレスカウンタ２２が生成するリフレッシュアドレスR-Addをアドレス信号Addとして，メモリブロックBLKに供給する。その結果，リフレッシュアドレスR-Addのメモリセルが，リフレッシュ動作の対象になる。
【００４１】
このように，通常動作時には，メモリコントローラ３が，リードコマンドREAD，ライトコマンドWRT，リフレッシュコマンドREFRのいずれかを供給してくるので，SDRAMマクロ内では，クロック入力バッファ１０が，第１及び第２の内部クロックCLK1,CLK2を出力して，コマンド，アドレス，データの入力バッファに供給し，それらの入力信号をクロックに同期して取り込めるようにする。
【００４２】
一方，メモリセルへのアクセスがないデータ保持モードとなるパワーダウンモードＴ２では，メモリコントローラ３がクロックイネーブル信号CKEをＬレベルにする。これに応答して，クロック入力バッファ１０は，図４にて説明した通り，第２の内部クロックCLK2の生成を停止し，第２のクロック供給配線の駆動が停止する。これにより，第２のクロック供給配線の駆動に必要な消費電流を節約することができる。
【００４３】
かかるデータ保持モードであるパワーダウンモード時Ｔ２において，メモリコントローラ３は，リフレッシュコマンドREFRを一定の周期で供給する。コマンド入力バッファ１２には，第１の内部クロックCLK1が供給され続けているので，リフレッシュコマンドREFRは，第１の内部クロックCLK1に同期してコマンド入力バッファ１２に取り込まれ，コマンドデコーダ１３の供給される。そして，コマンドデコーダ１３が，内部リフレッシュコマンド信号REFをＨレベルにし，内部でリフレッシュ動作が行われる。その時のリフレッシュアドレスは，通常動作時と同様に，内部のリフレッシュアドレスカウンタ２２のリフレッシュアドレスR-Addが利用される。
【００４４】
この場合，メモリコントローラ３からは，アドレスもデータも供給されないので，クロック入力バッファ１０が第２の内部クロックCLK2をアドレス入力バッファ１４やデータ入力バッファ１６Ａに供給しなくても，何らリフレッシュ動作に支障はない。即ち，データ保持モードＴ２では，メモリコントローラ３からリードコマンドやライトコマンドは発行されないので，SDRAMマクロ４内で，クロック入力バッファ１０が第２の内部クロックを出力しなくても，動作に支障はない。
【００４５】
尚，上記の例では，クロックイネーブル信号CKEにより，クロック入力バッファ１０の動作が制御されたが，クロックイネーブル信号以外の信号により同様の制御がなされても良い。
【００４６】
図８は，クロック入力バッファの第２の例を示す回路図である。また，図９は，図８のクロック入力バッファ１０の動作を示す図である。図８のクロック入力バッファ回路１０は，図４の回路にNANDゲート５０とインバータ５１が追加されている。インバータ５２〜５４，５６，５７及びNANDゲート５５は，図４のインバータ３０〜３２，３１，３２及びNANDゲート３３と同じ回路構成である。そして，図８のクロック入力バッファ回路は，NANDゲート５０に外部クロックCLKとパワーダウンモードを指令するクロックイネーブル信号CKEとが入力され，NANDゲート５５には，インバータ５１の出力とリフレッシュエントリーモード信号R-ENTが入力される。
【００４７】
図８のクロック入力バッファ回路の動作は，図９の表に示される通り，通常動作時は，メモリコントローラ３により，クロックイネーブル信号CKEがＨレベル，リフレッシュエントリー信号R-ENTがＨレベルに制御される。それにより，図８のクロック入力バッファ回路１０は，第１の内部クロックCLK1z,xと第２の内部クロックCLK2z,xの両方を生成する。その結果，図７に示した通常動作モードＴ１での動作が行われる。
【００４８】
次に，メモリセルへのアクセスはないが内部のデータを保持するデータ保持モードでは，クロックイネーブル信号CKEはＨレベルのまま，リフレッシュエントリー信号R-ENTがＬレベルになり，メモリへのアクセスは禁止されるが，リフレッシュ動作は継続される。つまり，図７に示したデータ保持モードＴ２と同じ動作が行われる。従って，リフレッシュエントリーモードになる。このモードＴ２では，前述の通り，メモリコントローラ３が，一定の周期でリフレッシュコマンドをSDRAMマクロ４に供給し，コマンド入力バッファ１２がそのコマンドを入力し，内部のリフレッシュ動作を可能にする。このモードＴ２では，リードコマンドやライトコマンドが供給されないので，SDRAMマクロ内のアドレス入力バッファやデータ入力バッファへの第２の内部クロックCLK2の供給が停止されていても，何ら動作に支障はない。
【００４９】
最後に，内部のデータ保持も必要ないパワーダウンモードにおいては，クロックイネーブル信号CKEがＬレベルになる。それにより，図８のクロック入力バッファ１０のNANDゲート５０の出力は，Ｈレベル固定になる。その結果，第１及び第２の内部クロックCLK1z,x，CLK2z.xのいずれも停止し，SDRAMマクロ４は内部動作を停止し，消費電流が大幅に削減される。このモードでは，SDRAMマクロ４は，クロックイネーブル信号CKEがＨレベルになるのを検出できるだけの最低限の内部回路のみが動作するだけになる。
【００５０】
以上，図８，９に示したクロック入力バッファ回路の第２の例では，通常動作時と，データ保持モードと，パワーダウンモードの３つの状態に対応して，第１及び第２の内部クロックの生成，第１の内部クロックのみの生成，そして，両クロック共に停止を行うことができる。従って，メモリセルへのアクセスがないデータ保持モードでは，通常動作に比較して消費電力を節約することができる。
【００５１】
以上の実施の形態例では，同一チップ内にロジック回路マクロとSDRAMマクロとが混載される場合について説明した。しかしながら，本発明はそれに限定されず，単独のSDRAMチップにも適用することもできる。
以上の実施の形態例をまとめると，次の付記の通りである。
（付記１）供給されるクロックに同期して内部が動作する同期型ダイナミックメモリにおいて，
外部クロックを入力し内部にクロックを分配するクロック入力バッファと，
前記クロックに同期してコマンドを入力するコマンド入力バッファと，
前記クロックに同期してアドレスを入力するアドレス入力バッファと，
前記クロックに同期してデータを入力するデータ入力バッファとを有し，
前記クロック入力バッファは，通常動作モード時に，前記コマンド，アドレス，データ入力バッファにそれぞれ前記クロックを供給し，データ保持モード時に，前記コマンド入力バッファに前記クロックを供給し，前記アドレス入力バッファまたはデータ入力バッファには前記クロックの供給を停止することを特徴とする同期型ダイナミックメモリ。
（付記２）付記１において，
更に，前記コマンド入力バッファに前記クロックを供給する第１のクロック供給配線と，前記アドレス入力バッファまたは前記データ入力バッファに前記クロックを供給する第２のクロック供給配線とを有し，
前記クロック入力バッファは，通常動作モード時に，前記第１及び第２のクロック供給配線を駆動し，前記データ保持モード時に，前記第１のクロック供給配線を駆動し，前記第２のクロック供給配線の駆動を停止することを特徴とする同期型ダイナミックメモリ。
（付記３）付記２において，
前記第１のクロック供給配線は，前記第２のクロック供給配線より短いことを特徴とする同期型ダイナミックメモリ。
（付記４）付記１において，
前記クロック入力バッファは，通常動作モードとパワーダウンモードとを区別するクロックイネーブル信号を受信し，前記データ保持モード時は当該パワーダウンモードを含むことを特徴とする同期型ダイナミックメモリ。
（付記５）供給されるクロックに同期して内部が動作する同期型ダイナミックメモリにおいて，
外部クロックを入力し内部にクロックを分配するクロック入力バッファと，
前記クロックに同期してコマンドを入力するコマンド入力バッファと，
前記クロックに同期してアドレスを入力するアドレス入力バッファと，
前記クロックに同期してデータを入力するデータ入力バッファとを有し，
前記クロック入力バッファは，通常動作モード時に，前記コマンド，アドレス，データ入力バッファにクロックを供給し，メモリへのアクセスがないデータ保持モード時は，前記コマンド入力バッファにクロックを供給し，前記アドレス入力バッファまたはデータ入力バッファへのクロック供給を停止し，パワーダウンモード時は，内部へのクロックの供給を停止することを特徴とする同期型ダイナミックメモリ。
（付記６）付記５において，
更に，前記コマンド入力バッファに前記クロックを供給する第１のクロック供給配線と，前記アドレス入力バッファまたは前記データ入力バッファに前記クロックを供給する第２のクロック供給配線とを有し，
前記クロック入力バッファは，通常動作モード時に，前記第１及び第２のクロック供給配線を駆動し，前記データ保持モード時に，前記第１のクロック供給配線を駆動し，前記第２のクロック供給配線の駆動を停止し，前記パワーダウンモード時は，前記第１及び第２のクロック供給配線の駆動を停止することを特徴とする同期型ダイナミックメモリ。
（付記７）付記６において，
前記第１のクロック供給配線は，前記第２のクロック供給配線より短いことを特徴とする同期型ダイナミックメモリ。
（付記８）付記５において，
前記クロック入力バッファは，通常動作モードとパワーダウンモードとを区別する第１の信号と，前記データ保持モードを指令する第２の信号とを入力することを特徴とする同期型ダイナミックメモリ。
（付記９）付記１乃至８のいずれか１つに記載された同期型ダイナミックメモリが，所定の処理を行う処理回路マクロと同じチップ上に混載されていることを特徴とするＬＳＩ。
（付記１０）付記９において，
更に，前記同期型ダイナミックメモリをコントロールするメモリコントローラを有することを特徴とするＬＳＩ。
（付記１１）供給されるクロックに同期して内部が動作する同期型ダイナミックメモリにおいて，
外部クロックを入力し内部にクロックを分配するクロック入力バッファと，
前記クロックに同期してコマンドを入力するコマンド入力バッファと，
前記クロックに同期してアドレスを入力するアドレス入力バッファと，
前記クロックに同期してデータを入力するデータ入力バッファとを有し，
第１の動作モードと第２の動作モードとを区別する信号が前記クロック入力バッファに供給され，
前記クロック入力バッファは，前記第１の動作モード時に，前記コマンド，アドレス，データ入力バッファにそれぞれ前記クロックを供給し，前記第２の動作モード時に，前記コマンド入力バッファに前記クロックを供給し，前記アドレス入力バッファまたはデータ入力バッファには前記クロックの供給を停止することを特徴とする同期型ダイナミックメモリ。
【００５２】
【発明の効果】
以上，本発明によれば，同期型ダイナミックメモリのデータ保持モード時において，アドレス入力バッファやデータ入力バッファなどへのクロック供給を停止するので，クロック供給に伴う消費電流を節約することができる。
【００５３】
以上，本発明の保護範囲は，上記の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【図面の簡単な説明】
【図１】本実施の形態例におけるロジックマクロとＳＤＲＡＭマクロとを混載したＬＳＩの構成図である。
【図２】本実施の形態例におけるＳＤＲＡＭマクロの構成図である。
【図３】本実施の形態例におけるクロック供給配線の構成図である。
【図４】クロック入力バッファの第１の例を示す回路図である。
【図５】コマンド，アドレス，データ入力バッファ回路の一例を示す回路図である。
【図６】図４のクロック入力バッファ１０の動作を示す図である。
【図７】本実施の形態例におけるＳＤＲＡＭマクロの動作タイミングチャートである。
【図８】クロック入力バッファの第２の例を示す回路図である。
【図９】図８のクロック入力バッファ１０の動作を示す図である。
【符号の説明】
１０ クロック入力バッファ
１２ コマンド入力バッファ
１４ アドレス入力バッファ
１６ データ入出力バッファ
CLK1 第１のクロック供給配線
CLK2 第２のクロック供給配線
CLK1z,x 第１の内部クロック
CLK2z,x 第２の内部クロック
CLK 外部クロック
CKE クロックイネーブル信号
R-ENT リフレッシュエントリー信号
Claims (9)
- 供給されるクロックに同期して内部が動作する同期型ダイナミックメモリにおいて，
外部クロックを入力し内部にクロックを分配するクロック入力バッファと，
前記クロックに同期してコマンドを入力するコマンド入力バッファと，
前記クロックに同期してアドレスを入力するアドレス入力バッファと，
前記クロックに同期してデータを入力するデータ入力バッファとを有し，
前記クロック入力バッファは，通常動作モード時に，前記コマンド，アドレス，データ入力バッファにそれぞれ前記クロックを供給し，メモリへのアクセスがないデータ保持モード時に，前記コマンド入力バッファに前記クロックを供給し，前記アドレス入力バッファまたはデータ入力バッファには前記クロックの供給を停止することを特徴とする同期型ダイナミックメモリ。 - 請求項１において，更に，前記コマンド入力バッファに前記クロックを供給する第１のクロック供給配線と，前記アドレス入力バッファまたは前記データ入力バッファに前記クロックを供給する第２のクロック供給配線とを有し，
前記クロック入力バッファは，通常動作モード時に，前記第１及び第２のクロック供給配線を駆動し，前記データ保持モード時に，前記第１のクロック供給配線を駆動し，前記第２のクロック供給配線の駆動を停止することを特徴とする同期型ダイナミックメモリ。 - 請求項２において，前記第１のクロック供給配線は，前記第２のクロック供給配線より短いことを特徴とする同期型ダイナミックメモリ。
- 供給されるクロックに同期して内部が動作する同期型ダイナミックメモリにおいて，
外部クロックを入力し内部にクロックを分配するクロック入力バッファと，
前記クロックに同期してコマンドを入力するコマンド入力バッファと，
前記クロックに同期してアドレスを入力するアドレス入力バッファと，
前記クロックに同期してデータを入力するデータ入力バッファとを有し，
前記クロック入力バッファは，通常動作モード時に，前記コマンド，アドレス，データ入力バッファにクロックを供給し，メモリへのアクセスがないデータ保持モード時は，前記コマンド入力バッファにクロックを供給し，前記アドレス入力バッファまたはデータ入力バッファへのクロック供給を停止し，内部のデータ保持が必要ないパワーダウンモード時は，内部へのクロックの供給を停止することを特徴とする同期型ダイナミックメモリ。 - 請求項４において，更に，前記コマンド入力バッファに前記クロックを供給する第１のクロック供給配線と，前記アドレス入力バッファまたは前記データ入力バッファに前記クロックを供給する第２のクロック供給配線とを有し，
前記クロック入力バッファは，通常動作モード時に，前記第１及び第２のクロック供給配線を駆動し，前記データ保持モード時に，前記第１のクロック供給配線を駆動し，前記第２のクロック供給配線の駆動を停止し，前記パワーダウンモード時は，前記第１及び第２のクロック供給配線の駆動を停止することを特徴とする同期型ダイナミックメモリ。 - 請求項５において，前記第１のクロック供給配線は，前記第２のクロック供給配線より短いことを特徴とする同期型ダイナミックメモリ。
- 請求項４において，前記クロック入力バッファは，通常動作モードとパワーダウンモードとを区別する第１の信号と，前記データ保持モードを指令する第２の信号とを入力することを特徴とする同期型ダイナミックメモリ。
- 請求項１乃至７のいずれか１つに記載された同期型ダイナミックメモリが，所定の処理を行う処理回路マクロと同じチップ上に混載されていることを特徴とするＬＳＩ。
- 供給されるクロックに同期して内部が動作する同期型ダイナミックメモリにおいて，
外部クロックを入力し内部にクロックを分配するクロック入力バッファと，
前記クロックに同期してコマンドを入力するコマンド入力バッファと，
前記クロックに同期してアドレスを入力するアドレス入力バッファと，
前記クロックに同期してデータを入力するデータ入力バッファとを有し，
メモリへのアクセスがある第１の動作モードとメモリへのアクセスがないがデータを保持する第２の動作モードとを区別する信号が前記クロック入力バッファに供給され，前記クロック入力バッファは，前記第１の動作モード時に，前記コマンド，アドレス，データ入力バッファにそれぞれ前記クロックを供給し，前記第２の動作モード時に，前記コマンド入力バッファに前記クロックを供給し，前記アドレス入力バッファまたはデータ入力バッファには前記クロックの供給を停止することを特徴とする同期型ダイナミックメモリ。
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