JP2005025903A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2005025903A JP2005025903A JP2003270228A JP2003270228A JP2005025903A JP 2005025903 A JP2005025903 A JP 2005025903A JP 2003270228 A JP2003270228 A JP 2003270228A JP 2003270228 A JP2003270228 A JP 2003270228A JP 2005025903 A JP2005025903 A JP 2005025903A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- semiconductor memory
- clock signal
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
【解決手段】 半導体記憶装置において、内部クロック信号INCLKを出力するクロック入力バッファを設け、外部信号/CSが入力されるNOT回路15を設け、このNOT回路15の出力及びリフレッシュ要求信号RFRが入力され、その論理和を内部クロックイネーブル信号INCEとして、クロック入力バッファ10に対して出力するOR回路16を設ける。また、クロック入力バッファ10には、クロック信号CLK及び内部クロックイネーブル信号INCEが入力され、その論理積の反転を出力するNAND回路を設ける。
【選択図】 図1
Description
2、3;制御信号発生ブロック
4;メモリセルアレイ制御信号発生ブロック
5;メモリセルアレイ
6;データ入出力バッファ
7;リフレッシュアドレス
8;マルチプレクサ(MUX)
9;AND回路
10;クロック入力バッファ
11、14、35;枠
12;ハザード
15;NOT回路
16;OR回路
17;NAND回路
18、19、20;インバータ
21;ハザード防止機能付きクロック入力バッファ
22、31;NAND回路
23;NOR回路
24、26、27、30、34;インバータ
25;リセット・セット型フリップフロップ(R−S−FF)
28、29;N型トランジスタ
32、33;リセット付きD型フリップフロップ(D−FF)
36;D型フリップフロップ
41;クロック入力部
/CS;外部信号
A0〜Am;アドレス
ADD0〜ADDm;外部信号
B0〜Bm;信号
Data0〜Datan;データ
DQ0〜DQn;外部信号
C;リード/ライト動作制御信号
D;リフレッシュ動作制御信号
E;出力信号
RFR;リフレッシュ要求信号
CLK、CLK1、CLK2;クロック信号
INCLK;内部クロック信号
INCE;内部クロックイネーブル信号
MCC;メモリアレイコア制御信号
SRE;セルフリフレッシュエントリー信号
Claims (11)
- 通常動作状態においてデータの読出及び書込を行いスタンバイ状態においてメモリのリフレッシュを行う半導体記憶装置において、クロック入力バッファが、スタンバイ状態であってリフレッシュが要求されていないときには内部クロック信号を生成しないことを特徴とする半導体記憶装置。
- 前記クロック入力バッファは、前記通常動作状態であるかスタンバイ状態であるかを示す二値信号とリフレッシュが要求されていることを示す二値信号との論理計算結果に基づいて、スタンバイ状態であってリフレッシュが要求されていないときに前記内部クロック信号の生成を停止するものであることを特徴とする請求項1に記載の半導体記憶装置。
- データを記憶するメモリセルアレイと、外部から入力されるクロック信号に基づいて前記内部クロック信号を生成するクロック入力バッファと、前記メモリセルアレイに対してリフレッシュを行うことを指示するリフレッシュ要求信号を一定周期毎に出力するリフレッシュタイマと、スタンバイ状態において前記リフレッシュ要求信号が入力されたときに前記内部クロック信号に同期して前記メモリセルアレイのリフレッシュを行うリフレッシュ動作部と、を有することを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記クロック入力バッファは、前記内部クロック信号にハザードが発生することを防止する機能を備えたものであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。
- 前記クロック入力バッファは、前記クロック信号がHであるときにリフレッシュが要求されても前記内部クロック信号をHとせずに、前記クロック信号が次にHとなるときに前記内部クロック信号をHとするものであることを特徴とする請求項4に記載の半導体記憶装置。
- 通常動作状態においてデータの読出及び書込を行いスタンバイ状態においてメモリのリフレッシュを行う半導体記憶装置において、データを記憶するメモリセルアレイと、外部から入力されるクロック信号に基づいて内部クロック信号を生成するクロック入力バッファと、前記メモリセルアレイに対してリフレッシュを行うことを指示するリフレッシュ要求信号を一定周期毎に出力するリフレッシュタイマと、スタンバイ状態において前記リフレッシュ要求信号が入力されたときに前記内部クロック信号に同期して前記メモリセルアレイのリフレッシュを行うリフレッシュ動作部と、を有し、前記クロック入力バッファが、スタンバイ状態であってリフレッシュ要求信号が出力されていないときには前記内部クロック信号を生成しないものであることを特徴とする半導体記憶装置。
- 前記通常動作状態であるかスタンバイ状態であるかを示す二値信号及び前記リフレッシュ要求信号が入力され、これらの信号の論理計算結果を前記クロック入力バッファに対して出力する論理回路を有し、前記クロック入力バッファは、前記論理計算結果に基づいて、スタンバイ状態であり且つリフレッシュ要求信号が出力されていないときに前記内部クロック信号の生成を停止するものであることを特徴とする請求項6に記載の半導体記憶装置。
- 前記クロック入力バッファは、前記内部クロック信号にハザードが発生することを防止する機能を備えたものであることを特徴とする請求項6又は7に記載の半導体記憶装置。
- 前記クロック入力バッファは、前記クロック信号がHであるときに前記リフレッシュ要求信号が発生しても前記内部クロック信号をHとせずに、前記クロック信号が次にHとなるときに前記内部クロック信号をHとするものであることを特徴とする請求項8に記載の半導体記憶装置。
- 前記クロック入力バッファと前記リフレッシュ動作部との間に接続され、クロック端子に前記内部クロック信号が入力され、D端子に前記リフレッシュ要求信号が入力され、Q出力が前記スタンバイ状態時に前記リフレッシュ動作部に入力されるD型フリップフロップを有し、前記リフレッシュ動作部は前記リフレッシュ要求信号として前記Q出力が入力されるものであることを特徴とする請求項6又は7に記載の半導体記憶装置。
- 前記メモリセルアレイがDRAMにより形成されていることを特徴とする請求項1乃至10のいずれか1項に記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003270228A JP2005025903A (ja) | 2003-07-01 | 2003-07-01 | 半導体記憶装置 |
TW093117469A TWI233123B (en) | 2003-07-01 | 2004-06-17 | Semiconductor storage device |
US10/872,570 US7046579B2 (en) | 2003-07-01 | 2004-06-22 | Semiconductor storage device |
KR1020040048861A KR100615118B1 (ko) | 2003-07-01 | 2004-06-28 | 반도체 기억 장치 |
CNA200410062919XA CN1577625A (zh) | 2003-07-01 | 2004-07-01 | 半导体存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003270228A JP2005025903A (ja) | 2003-07-01 | 2003-07-01 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005025903A true JP2005025903A (ja) | 2005-01-27 |
Family
ID=33549929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003270228A Pending JP2005025903A (ja) | 2003-07-01 | 2003-07-01 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7046579B2 (ja) |
JP (1) | JP2005025903A (ja) |
KR (1) | KR100615118B1 (ja) |
CN (1) | CN1577625A (ja) |
TW (1) | TWI233123B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100808052B1 (ko) * | 2005-09-28 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP2009514128A (ja) * | 2005-10-31 | 2009-04-02 | モサイド・テクノロジーズ・インコーポレーテッド | セルフリフレッシュ・メモリセルのためのダイナミックランダムアクセスメモリデバイスおよび方法 |
US8451643B2 (en) | 2009-05-14 | 2013-05-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device rewriting data after execution of multiple read operations |
US8767450B2 (en) | 2007-08-21 | 2014-07-01 | Samsung Electronics Co., Ltd. | Memory controllers to refresh memory sectors in response to writing signals and memory systems including the same |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060227626A1 (en) * | 2005-04-11 | 2006-10-12 | Hynix Semiconductor Inc. | Input buffer circuit of semiconductor memory device |
DE102005025168B4 (de) * | 2005-06-01 | 2013-05-29 | Qimonda Ag | Elektronische Speichervorrichtung und Verfahren zum Betreiben einer elektronischen Speichervorrichtung |
JP4577574B2 (ja) | 2006-02-07 | 2010-11-10 | 日本電気株式会社 | データ送信装置及びデータ受信装置並びにデータ送信方法及びデータ受信方法 |
JP2009124532A (ja) | 2007-11-16 | 2009-06-04 | Nec Electronics Corp | 半導体集積回路 |
KR101980162B1 (ko) * | 2012-06-28 | 2019-08-28 | 에스케이하이닉스 주식회사 | 메모리 |
EP2973571B1 (en) | 2013-03-15 | 2020-04-22 | Intel Corporation | A memory system |
US10163508B2 (en) | 2016-02-26 | 2018-12-25 | Intel Corporation | Supporting multiple memory types in a memory slot |
JP6751460B1 (ja) | 2019-05-30 | 2020-09-02 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | 疑似スタティックランダムアクセスメモリ及びそのデータ書き込み方法 |
CN115565576A (zh) | 2021-07-02 | 2023-01-03 | 长鑫存储技术有限公司 | 一种信号生成电路、方法及半导体存储器 |
CN115565577A (zh) * | 2021-07-02 | 2023-01-03 | 长鑫存储技术有限公司 | 一种信号生成电路、方法及半导体存储器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4412314A (en) * | 1980-06-02 | 1983-10-25 | Mostek Corporation | Semiconductor memory for use in conjunction with error detection and correction circuit |
US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
US5262998A (en) * | 1991-08-14 | 1993-11-16 | Micron Technology, Inc. | Dynamic random access memory with operational sleep mode |
JP3834274B2 (ja) | 1999-12-03 | 2006-10-18 | Necエレクトロニクス株式会社 | 半導体記憶装置及びそのテスト方法 |
JP4060527B2 (ja) | 2000-12-19 | 2008-03-12 | 富士通株式会社 | クロック同期型ダイナミックメモリ |
-
2003
- 2003-07-01 JP JP2003270228A patent/JP2005025903A/ja active Pending
-
2004
- 2004-06-17 TW TW093117469A patent/TWI233123B/zh not_active IP Right Cessation
- 2004-06-22 US US10/872,570 patent/US7046579B2/en not_active Expired - Fee Related
- 2004-06-28 KR KR1020040048861A patent/KR100615118B1/ko not_active IP Right Cessation
- 2004-07-01 CN CNA200410062919XA patent/CN1577625A/zh active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100808052B1 (ko) * | 2005-09-28 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US7430143B2 (en) | 2005-09-28 | 2008-09-30 | Hynix Semiconductor Inc. | Delay locked operation in semiconductor memory device |
US7843745B2 (en) | 2005-09-28 | 2010-11-30 | Hynix Semiconductor Inc. | Delay locked operation in semiconductor memory device |
JP2009514128A (ja) * | 2005-10-31 | 2009-04-02 | モサイド・テクノロジーズ・インコーポレーテッド | セルフリフレッシュ・メモリセルのためのダイナミックランダムアクセスメモリデバイスおよび方法 |
US8374047B2 (en) | 2005-10-31 | 2013-02-12 | Mosaid Technologies Incorporated | Dynamic random access memory device and method for self-refreshing memory cells |
US8767450B2 (en) | 2007-08-21 | 2014-07-01 | Samsung Electronics Co., Ltd. | Memory controllers to refresh memory sectors in response to writing signals and memory systems including the same |
US8451643B2 (en) | 2009-05-14 | 2013-05-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device rewriting data after execution of multiple read operations |
Also Published As
Publication number | Publication date |
---|---|
US7046579B2 (en) | 2006-05-16 |
CN1577625A (zh) | 2005-02-09 |
KR100615118B1 (ko) | 2006-08-22 |
TW200502968A (en) | 2005-01-16 |
KR20050004019A (ko) | 2005-01-12 |
US20050002259A1 (en) | 2005-01-06 |
TWI233123B (en) | 2005-05-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW518598B (en) | Semiconductor memory device | |
US7646660B2 (en) | Semiconductor memory, system, and operating method of semiconductor memory | |
JP4516483B2 (ja) | 半導体記憶装置及び情報処理システム | |
JP2005285271A (ja) | 半導体記憶装置 | |
WO2003056563A1 (fr) | Dispositif de stockage a semi-conducteur et son procede de commande de regeneration | |
JP2001118383A (ja) | リフレッシュを自動で行うダイナミックメモリ回路 | |
JP2010170596A (ja) | 半導体記憶装置 | |
JP2005025903A (ja) | 半導体記憶装置 | |
JP4459495B2 (ja) | 半導体記憶装置のリフレッシュ制御方法、及び該制御方法を有する半導体記憶装置 | |
JP4608235B2 (ja) | 半導体記憶装置及び半導体記憶システム | |
JP4407972B2 (ja) | 非同期式半導体記憶装置 | |
JP3800164B2 (ja) | 情報処理装置、情報記憶装置、情報処理方法、及び情報処理プログラム | |
US7057966B2 (en) | Semiconductor memory device for reducing current consumption in operation | |
JP4455433B2 (ja) | 半導体記憶装置 | |
JP4241087B2 (ja) | 半導体記憶装置 | |
KR101096255B1 (ko) | 카운터 제어신호 생성회로 및 리프레쉬회로 | |
JP4386657B2 (ja) | 半導体記憶装置 | |
JP2004220697A (ja) | 半導体メモリ装置のリフレッシュ制御 | |
US6741516B2 (en) | Semiconductor memory | |
US6804161B2 (en) | Semiconductor device, refreshing method thereof, memory system, and electronic instrument | |
JP2004246946A (ja) | 半導体メモリ装置 | |
TWI449042B (zh) | 半導體記憶元件之自我更新電路及其方法 | |
JP2009059419A (ja) | 半導体記憶装置 | |
JP2004185733A (ja) | 半導体メモリ装置のリフレッシュ制御 | |
JP2008226459A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060222 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070614 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071016 |