JP2004246946A - 半導体メモリ装置 - Google Patents
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Abstract
【解決手段】リードサイクルにおいて、外部アクセス制御部は、アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、読み出された信号のラッチが開始されると直ちに非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する。リフレッシュ制御部は、リフレッシュ要求信号がアクティブ状態であった場合において、ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力する。
【選択図】 図5
Description
【発明の属する技術分野】
この発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、外部装置から供給されるアウトプットイネーブル信号に同期して実行される読み出し動作の高速化を図る技術に関する。
【0002】
【従来の技術】
半導体メモリ装置としては、一般的にDRAMやSRAMが用いられている。良く知られているように、DRAMはSRAMに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、SRAMはリフレッシュ動作は不要で使い易いが、DRAMに比べて高価であり、また容量が小さい。
【0003】
DRAMとSRAMの利点を両方備えるように開発された半導体メモリ装置として、仮想SRAM(VSRAM,Virtually Static RAM)が知られている。仮想SRAM(「擬似SRAM(PSRAM,Pseudo Static RAM )」とも呼ばれる)は、DRAMと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュコントローラ(リフレッシュ制御部)を内蔵しており、外部装置から供給されるアウトプットイネーブル信号またはライトイネーブル信号に同期してリフレッシュ動作を内部で実行している。
【0004】
なお、仮想SRAMのリフレッシュ制御に関する先行技術として、例えば、特許文献1に記載のものがあげられる。
【0005】
【特許文献1】
特開2002−74945号公報
【0006】
【発明が解決しようとする課題】
ここで、半導体メモリ装置からのデータの読み出しの速度は、通常、速いほうが好ましく、仮想SRAMにおいてもその速度の高速化が望まれている。
【0007】
しかしながら、従来の仮想SRAMでは、外部装置との間でデータの読み出し(以下、「リードアクセス」、あるいは、単に「アクセス」とも呼ぶ)が実行されるリード・オペレーションサイクルにおいて、リフレッシュ動作がリードアクセス動作に優先して行われるため、リードアクセスにとって、リフレッシュ動作が実行される間は待時間となって、リードアクセス動作におけるアクセス速度が遅くなる場合がある。なお、以下では、リード・オペレーションサイクルを単に「リードサイクル」とも呼び、書き込み(以下、「ライトアクセス」、あるいは、単に「アクセス」とも呼ぶ)が実行されるライト・オペレーションサイクルを単に「ライトサイクル」とも呼ぶ。
【0008】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想SRAMのようなダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、リードアクセスにおけるアクセス速度の高速化を可能とする技術を提供することを目的とする。
【0009】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、第1の半導体メモリ装置は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から供給されるアウトプットイネーブル信号がアクティブ状態に変化するリードサイクルにおいて、
前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号であって、前記アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、前記メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、前記読み出された信号のラッチが開始されると直ちに非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する外部アクセス制御部と、
前記メモリセルアレイに対するリフレッシュ動作の実行タイミングを示すリフレッシュ実行タイミング信号であって、前記メモリセルアレイに対してリフレッシュ動作を実行すべきことを示すリフレッシュ要求信号がアクティブ状態であった場合において、前記ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、を備えることを特徴とする。
【0010】
上記第1の半導体メモリ装置では、リードサイクルにおいては、外部アクセス実行タイミング信号は、アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、ラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、読み出された信号のラッチが開始されると非アクティブ状態に戻る。そして、リフレッシュ実行タイミング信号は、リフレッシュ要求信号がアクティブ状態であった場合において、ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化する。従って、本発明の第1の半導体メモリ装置では、リードサイクルにおいて、読み出しアクセス動作がリフレッシュ動作に優先して実行されるので、従来のようにリフレッシュ動作がリードアクセス動作に優先して実行される場合に比べて、アクセス速度の高速化を図ることが可能である。
【0011】
また、読み出された信号のラッチが開始されると外部アクセス実行タイミング信号が非アクティブ状態となるとともに、リフレッシュ実行タイミング信号が一定期間アクティブ状態となってリフレッシュが実行される。これにより、リードサイクル中において、ラッチされた読み出し信号が外部装置内で取得されるために要する期間中に、リフレッシュ動作を実行させることができるので、リードサイクル中にリフレッシュ動作のための期間を独立して設定する場合に比べて、リードサイクル時間を短くすることができる。
【0012】
また、上記第1の半導体メモリ装置では、
外部装置から供給されるライトイネーブル信号がアクティブ状態に変化するライトサイクルにおいて、
前記リフレッシュ制御部は、前記リフレッシュ実行タイミング信号として、前記リフレッシュ要求信号がアクティブ状態であった場合に、前記ライトイネーブル信号がアクティブ状態に変化したときに、その変化に応じて前記一定期間アクティブ状態に変化する信号を出力し、
前記外部アクセス制御部は、前記外部アクセス実行タイミング信号として、前記リフレッシュ実行タイミング信号が非アクティブ状態に戻ると、その変化に応じてアクティブ状態に変化し、前記ライトイネーブル信号が非アクティブ状態に戻ると、その変化に応じて非アクティブ状態に戻る信号を出力することが好ましい。
【0013】
このようにすれば、ライトサイクルの終了後リードサイクルが開始された場合においても、リフレッシュ動作に優先して読み出しアクセス動作が実行されるので、従来のように読み出しアクセス動作に優先してリフレッシュ動作が実行される場合に比べて、アクセス速度の高速化を図ることが可能である。
【0014】
第2の半導体メモリ装置は、
ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から供給されるアウトプットイネーブル信号がアクティブ状態に変化するリードサイクルにおいて、
前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号であって、前記アウトプットイネーブル信号がアクティブ状態に変化すると、その変化に応じてアクティブ状態に変化し、前記メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化して、前記読み出された信号のラッチが開始されると非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する外部アクセス制御部と、
前記メモリセルアレイに対するリフレッシュ動作の実行タイミングを示すリフレッシュ実行タイミング信号であって、前記メモリセルアレイに対してリフレッシュ動作を実行すべきことを示すリフレッシュ要求信号がアクティブ状態であった場合において、前記アウトプットイネーブル信号が非アクティブ状態に戻ったときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、を備えることを特徴とする。
【0015】
上記第2の半導体メモリ装置においては、アウトプットイネーブル信号が非アクティブ状態に戻ったときに、直ちにリフレッシュ実行タイミング信号を一定期間アクティブ状態としてリフレッシュ動作を実行させることができるので、リードサイクルにおけるアクセス速度の高速化を図ることが可能である。
【0016】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置の制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【0017】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.半導体メモリ装置の端子構成と動作状態の概要:
B.半導体メモリ装置内部の構成:
C.第1実施例:
C1.リードサイクルが連続して実行される場合の動作:
C1.1.実施例:
C1.2.比較例:
C1.3.アクセス速度の比較:
C2.ライトサイクルの後リードサイクルが実行される場合の動作:
C2.1.実施例:
C2.2.比較例:
C2.3.アクセス速度の比較:
D.第2実施例:
E.電子機器への適用例:
【0018】
A.半導体メモリ装置の端子構成と動作状態の概要:
図1は、本発明の半導体メモリ装置の一実施例としてのメモリチップ10の端子構成を示す説明図である。メモリチップ10は、以下のような端子を有している。
【0019】
A0〜A19:アドレス入力端子(20本),
#CS:チップセレクト入力端子,
#WE:ライトイネーブル入力端子,
#OE:アウトプットイネーブル入力端子(出力許可信号入力端子),
IO0〜IO15:入出力データ端子(16本)。
【0020】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名(信号名)の先頭に「#」が付されているものは、負論理であることを意味している。アドレス入力端子A0〜A19と入出力データ端子IO0〜IO15はそれぞれ複数本設けられているが、図1では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【0021】
このメモリチップ10は、仮想SRAM(VSRAM)として構成されている。ただし、SRAMと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ10の内部には、外部アクセスコントローラ70とともにリフレッシュコントローラ80が内蔵されている。この外部アクセスコントローラ70が本発明の外部アクセス制御部に相当し、リフレッシュコントローラ80が本発明のリフレッシュ制御部に相当する。
【0022】
本明細書では、外部アクセスコントローラを介して実行される外部装置(制御装置)からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼ぶ場合もある。また、リフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ場合もある。また、リフレッシュを「RF」と略す場合もある。
【0023】
メモリチップ10内の回路は、外部装置から供給されるアウトプットイネーブル信号#OEまたはライトイネーブル信号#WE信号に同期して動作する。すなわち、このメモリチップ10は、同期型の仮想SRAMである。
【0024】
図1に示すチップセレクト信号#CSは、メモリチップ10の動作状態を制御するための信号である。図2は、チップセレクト信号#CSの信号レベルに応じたメモリチップ10の動作状態の区分を示す説明図である。なお、本明細書において、「Hレベル」は2値信号の2つのレベルのうちの「1」レベルを意味し、「Lレベル」は「0」レベルを意味している。
【0025】
チップセレクト信号#CSがLレベル(アクティブ状態)のときは、内部の動作状態がオペレーションモードとなり、リード・オペレーションサイクルあるいはライト・オペレーションサイクル(以下、単に「オペレーションサイクル」または「リード/ライトサイクル」とも呼ぶ)が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【0026】
チップセレクト信号#CSがHレベル(非アクティブ状態)のときには、内部の動作状態がスタンバイモードとなる。スタンバイモードでは、外部アクセスの実行が禁止されるため、メモリセルアレイ内に含まれるすべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、後述するように、リフレッシュコントローラ80で発生するリフレッシュアドレスで指定されたワード線が選択されて活性化される。
【0027】
なお、リフレッシュ動作は、オペレーションモードでは第1のリフレッシュモードに従って実行され、スタンバイモードでは第2のリフレッシュモードに従って実行される。第1のリフレッシュモードでは、リフレッシュコントローラ80においてリフレッシュタイミング信号が発生した後に、アウトプットイネーブル信号#OEまたはライトイネーブル信号#WEに同期してリフレッシュが開始される。一方、第2のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュが開始される。このように、このメモリチップ10は、2つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【0028】
なお、本明細書において、「ある信号がアウトプットイネーブル信号またはライトイネーブル信号に同期する」という文言は、その信号がアウトプットイネーブル信号またはライトイネーブル信号のエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、アウトプットイネーブル信号またはライトイネーブル信号のエッジと一定の時間的な関係を保って発生することを意味している。
【0029】
図1に示すアドレスA0〜A19は、20ビットであり、1メガワードのアドレスを指定する。また、入出力データIO0〜IO15は、1ワード分の16ビットのデータである。すなわち、アドレスA0〜A19の1つの値は16ビット(1ワード)に対応しており、一度に16ビットの入出力データIO0〜IO15を入出力することができる。
【0030】
オペレーションモードでは、アウトプットイネーブル信号#OEがHレベル(非アクティブ状態)でライトイネーブル信号#WEがLレベル(アクティブ状態)になるとライトサイクルが実行され、入出力データ端子IO0〜IO15からデータの入力が可能になる。また、ライトイネーブル信号#WEがHレベル(非アクティブ状態)でアウトプットイネーブル信号#OEがLレベル(アクティブ状態)になるとリードサイクルが実行され、入出力データ端子IO0〜IO15からデータの出力が可能になる。
【0031】
図3は、メモリチップ10の動作の概要を示すタイミングチャートである。図2に示した2つの動作状態(オペレーションモード、スタンバイモード)のいずれであるかは、図3(a)に示すチップセレクト信号#CSの変化に応じて、随時判断される。
【0032】
図3の最初の4つのサイクルでは、チップセレクト信号#CSがLレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションモードでは、アウトプットイネーブル信号#OEまたはライトイネーブル信号#WEに同期して読み出し(リードサイクル)と書き込み(ライトサイクル)のいずれかが実行される。図3は、第1、第2、および第4番目のサイクルでリードサイクルが、第3番目のサイクルでライトサイクルが実行されている状態を示している。
【0033】
なお、アウトプットイネーブル信号#OEの最短周期Tcは、このメモリチップ10のサイクルタイム(「サイクル周期」とも呼ばれる)に相当する。サイクルタイムTcは、例えばランダムアクセスにおいては約50nsから約100nsの範囲の値に設定される。
【0034】
図3の4番目のサイクルの終了以降は、チップセレクト信号#CSがHレベルに立ち上がっているので、動作状態がスタンバイモードとなっている状態を示している。
【0035】
B.半導体メモリ装置内部の構成:
図4は、メモリチップ10の内部構成を示すブロック図である。このメモリチップ10は、アドレスバッファ20と、メモリセルアレイ30と、データ入出力バッファ40と、行デコーダ50と、列デコーダ60と、外部アクセスコントローラ70と、リフレッシュコントローラ80とを備えている。
【0036】
メモリセルアレイ30の構成は、典型的なDRAMのメモリセルアレイと同じである。すなわち、メモリセルアレイ30は、1トランジスタ1キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、図示しないワード線とビット線対(データ線対とも呼ばれる)とが接続されている。なお、本例では、行方向に4096列、列方向に256×16列(4096列)、すなわち、1メガワード(16メガビット)のメモリセルがマトリクス状に配列されている。
【0037】
アドレスバッファ20は、外部装置から与えられた複数のアドレスを他の内部回路に供給する回路である。本例では、20ビットのアドレス(外部アドレス)A0〜A19が与えられており、20ビットの内部アドレスADD0〜ADD19として他の内部回路に供給する。具体的には、下位8ビットの内部アドレスADD0〜ADD7は列アドレスとして列デコーダ60に供給され、上位12ビットの内部アドレスADD8〜ADD19は行アドレスとして行デコーダ50に供給されている。
【0038】
行デコーダ50は、アドレスバッファ20から供給される12ビットの行アドレスADD8〜ADD19とリフレッシュコントローラ80から供給される12ビットのリフレッシュアドレスRAD8〜RAD19のいずれかに従ってメモリセルアレイ30内の4096本のワード線のうちの1本を選択して活性化する。なお、行アドレスADD8〜ADD19かリフレッシュアドレスRAD8〜RAD19かの選択は、外部アクセスコントローラ70から供給される外部アクセス実行タイミング信号#EXおよびリフレッシュコントローラ80から供給されるリフレッシュ実行タイミング信号#RFに従って行われる。
【0039】
列デコーダ60は、供給される列アドレスADD0〜ADD7に従ってメモリセルアレイ30内の複数組のビット線対の中の1ワード(16ビット)分のビット線対を同時に選択する。なお、列デコーダ60によるビット線対の選択も、外部アクセス実行タイミング信号#EXに従って行われる。
【0040】
従って、12ビットの行アドレスADD8〜ADD19と8ビットの列アドレスADD0〜ADD7とによって、1メガワード(16メガビット)のメモリセルを有するメモリセルアレイ30の中から1ワード(16ビット)分のメモリセルが選択される。
【0041】
選択されたメモリセルに対応する1ワード分のデータは、データ入出力バッファ40を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、メモリチップ10に1つのアドレスA0〜A19を入力することにより、メモリセルアレイ30内の1ワード分のメモリセルに同時にアクセスすることが可能である。なお、データ入出力バッファ40には、図示しない読み出し回路や書き込み回路が含まれており、データ入出力バッファ40とメモリセルアレイ30との間のデータのやり取りを可能とする。また、メモリセルアレイ30またはデータ入出力バッファ40内には、図示しない、プリチャージ回路やセンスアンプ、プリアンプ、読み出しデータのラッチ回路、データの書き込み回路なども設けられている。
【0042】
外部アクセスコントローラ70は、アービタ100と、外部アクセス要求信号発生回路120と、外部アクセス実行タイミング信号発生回路130と、R/W信号発生回路140とを備えている。
【0043】
アービタ100は、リードアクセス要求信号RRQおよびライトアクセス要求信号WRQに基づいて外部アクセスアービタ信号EXABを発生する。
【0044】
外部アクセス要求信号発生回路120は、アウトプットイネーブル信号#OEに同期してリードアクセス要求信号RRQを発生し、ライトイネーブル信号#WEに同期してライトアクセス要求信号WRQを発生する。
【0045】
外部アクセス実行タイミング信号発生回路130は、チップセレクト信号#CSがアクティブ状態であるオペレーションモードにおいて、アービタ100から供給される外部アクセスアービタ信号EXABと、外部アクセス要求信号発生回路120から供給されるリードアクセス要求信号RRQおよびライトアクセス要求信号WRQと、R/W信号発生回路140から供給される読み出しラッチ信号RDLTとに基づいて外部アクセス実行タイミング信号#EXを発生し、行デコーダ50および列デコーダ60の動作を制御する。なお、チップセレクト信号#CSが非アクティブ状態であるスタンバイモードでは、外部アクセス実行タイミング信号#EXを発生しない。
【0046】
R/W信号発生回路140は、チップセレクト信号#CS、ライトイネーブル信号#WE、およびアウトプットイネーブル信号#OEに基づいて、データ入出力バッファ40を介して実行されるデータの入出力を制御するための種々の信号を発生し、メモリセルアレイ30へのデータの書き込みあるいは読み出しを制御する。例えば、アービタ100および外部アクセス実行タイミング信号発生回路130にも供給される読み出しラッチ信号RDLTを発生する。
【0047】
リフレッシュコントローラ80は、リフレッシュタイマ150と、リフレッシュ要求信号発生回路160と、リフレッシュ実行タイミング信号発生回路170と、リフレッシュアドレス発生回路180とを備えている。また、外部アクセスコントローラ70に含まれているアービタ100も、リフレッシュコントローラ80の構成要素である。
【0048】
アービタ100は、ライトアクセス要求信号WRQおよび読み出しラッチ信号RDLTに基づいてリフレッシュアービタ信号RFABを発生する。
【0049】
リフレッシュタイマ150は、リフレッシュタイミング信号RFTMとして、一定のリフレッシュサイクル毎に一定期間アクティブ状態となるパルス信号を出力する。リフレッシュタイマ150は、例えばリングオシレータによって構成される。
【0050】
リフレッシュ要求信号発生回路160は、リフレッシュタイマ150から供給されるリフレッシュタイミング信号RFTMに同期してリフレッシュ要求信号RFRQを発生する。
【0051】
リフレッシュ実行タイミング信号発生回路170は、チップセレクト信号#CSがアクティブ状態(Lレベル)であるオペレーションモードにおいて、リフレッシュ要求信号発生回路160から供給されるリフレッシュ要求信号RFRQに加えて、アービタ100から供給されるリフレッシュアービタ信号RFABおよび外部アクセス要求信号発生回路120から供給されるライトアクセス要求信号WRQに基づいてリフレッシュ実行タイミング信号#RFを発生する。なお、リフレッシュ実行タイミング信号発生回路170は、チップセレクト信号#CSが非アクティブ状態(Hレベル)であるスタンバイモードにおいては、リフレッシュ要求信号RFRQに基づいてリフレッシュ実行タイミング信号#RFを発生する。
【0052】
リフレッシュアドレス発生回路180は、リフレッシュ要求信号RFRQに基づいて12ビットのリフレッシュアドレスRA8〜RA19を発生する。リフレッシュアドレス発生回路180は、例えば12ビットのカウンタにより構成される。
【0053】
なお、上記外部アクセスコントローラ70およびリフレッシュコントローラ80を構成する各ブロックは、後述する動作を実現する一般的な種々の論理回路により容易に構成可能であり、ここではその説明を省略する。
【0054】
C.第1実施例:
以下では、オペレーションモードにおける外部アクセスコントローラ70およびリフレッシュコントローラ80の動作を、(1)リードサイクルが連続して実行されている場合、(2)ライトサイクルの後リードサイクルが実行される場合に分けて説明する。
【0055】
なお、スタンバイモードにおいては、リフレッシュタイミング信号RFTMのHレベル(アクティブ状態)への変化に同期してリフレッシュ要求信号RFRQがHレベル(アクティブ状態)に変化すると、これに応じて直ちにリフレッシュ実行タイミング信号#RFが一定期間自動的にLレベル(アクティブ状態)となって、リフレッシュ動作が実行される。
【0056】
C1.リードサイクルが連続して実行されている場合の動作:
C1.1.実施例:
図5は、リードサイクルが連続して実行される場合における各信号のタイミングチャートである。
【0057】
図5の時刻t1からt2までのサイクルはリフレッシュ動作が実行されないサイクルを示し、時刻t2から時刻t3までのサイクルはリフレッシュ動作が実行されるサイクルを示している。
【0058】
リードサイクルでは、ライトイネーブル信号#WEは、図5(b)に示すようにHレベル(非アクティブ状態)とされる。アウトプットイネーブル信号#OEは、図5(c)に示すように各サイクルの開始時刻においてHレベル(非アクティブ状態)に変化し、一定時間toepの経過後Lレベル(アクティブ状態)に変化する。この一定時間toepは、外部アドレスADDのスキューを吸収するために設定される。この一定時間toepは、通常、アドレスADDの想定される変化時刻に対するセットアップ時間とホールド時間により決められている。
【0059】
まず、時刻t1からt2までのサイクルについて説明する。アウトプットイネーブル信号#OEが、時刻t1においてHレベルに変化すると、図5(f)に示すリードアクセス要求信号RRQは、この変化に応じてLレベル(非アクティブ状態)に変化する。そして、アウトプットイネーブル信号#OEがHレベルに変化してから一定時間toepの経過後に、アウトプットイネーブル信号#OEがLレベルに変化すると、リードアクセス要求信号RRQは、この変化に従ってHレベル(アクティブ状態)に変化する。なお、図5(g)に示すライトアクセス要求信号WRQも、ライトイネーブル信号#WEに同期して変化する信号であるが、図5(b)に示すライトイネーブル信号#WEがHレベル(非アクティブ状態)のままであるので、同様にLレベル(非アクティブ状態)のままである。
【0060】
リードアクセス要求信号RRQがHレベルに変化すると、図5(j)に示す外部アクセスアービタ信号EXABは、この変化に従ってHレベル(アクティブ状態)に変化する。外部アクセスアービタ信号EXABがHレベルに変化すると、図5(k)に示す外部アクセス実行タイミング信号#EXは、この変化に従ってHレベル(非アクティブ状態)からLレベル(アクティブ状態)に変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、図5(a)に示す外部アドレスADD(A0〜A19=”a”)に対応するワード線WLが、図5(l)に示すように活性化され、図5(m)に示すように読み出し信号RDが出力される。なお、図5(l)の信号波形は、便宜上複数のワード線の波形を1つのワード線の波形として示している。また、以下の説明で図示するタイミングチャートにおいても同様である。
【0061】
読み出し信号RDが安定に出力され得る時刻には、図5(n)に示すように、読み出しラッチ信号RDLTとして、外部アクセス実行タイミング信号#EXのLレベルの変化に基づいてHレベルに変化するパルス信号が発生する。読み出しラッチ信号RDLTは、読み出し信号RDが安定に出力され得る時刻にHレベルに変化して読み出し信号RDをサンプリングし、その後再びLレベルに変化してサンプリングした読み出し信号RDをラッチするためのラッチ信号である。
【0062】
読み出しラッチ信号RDLTがLレベルに変化して、読み出し信号RDのラッチが開始されると、これに応じて、外部アクセス実行タイミング信号#EXは、図5(k)に示すように、Hレベル(非アクティブ状態)に変化する。外部アクセス実行タイミング信号#EXがHレベルに変化すると、活性化されていたワード線WLが非活性化されて、選択されていたメモリセルからのデータの読み出しが終了する。ただし、読み出し信号RDは既にラッチされているので、ラッチされた読み出し信号RDは、アウトプットイネーブル信号#OEがLレベルである間、図5(o)に示すように、出力データ信号IO(IO0〜IO15)として出力される。これにより、外部アドレスADD(=”a”)に対応するメモリセルのリードアクセスが実行される。
【0063】
ここで、図5(h)に示すリフレッシュアービタ信号RFABは、読み出しラッチ信号RDLTがHレベルに変化すると、これに応じてHレベルに変化するパルス信号である。図示しない時刻t1よりも前のサイクルでは、図5(d)に示すリフレッシュタイミング信号RFTMがHレベル(アクティブ状態)に変化しておらず、これに従って図5(e)に示すリフレッシュ要求信号RFRQもHレベル(アクティブ状態)に変化していないので、リフレッシュアービタ信号RFABがHレベルに変化した時刻においても、リフレッシュ要求信号RFRQはLレベルである。このため、図5(i)に示すリフレッシュ実行タイミング信号#RFはHレベル(非アクティブ状態)を維持し、時刻t1からt2までのサイクルにおいてリフレッシュが実行されることはない。
【0064】
次に、時刻t2からt3のサイクルについて説明する。時刻t2からt3のサイクルにおいても、時刻t1からt2のサイクルの場合と同じタイミングで、外部アクセス実行タイミング信号#EXがLレベルに変化し、外部アドレスADD(=”b”)に対応するメモリセルのリードアクセスが実行される。
【0065】
ここで、リフレッシュタイミング信号RFTMは、図5(d)に示すように、時刻t1からt2までのサイクル中にHレベルに変化し、これに応じてリフレッシュ要求信号RFRQも、図5(e)に示すようにHレベルに変化している。これにより、時刻t2からt3のサイクルでは、リフレッシュアービタ信号RFABがHレベルに変化した時に、リフレッシュ要求信号RFRQがHレベルとなっている。このとき、リフレッシュ実行タイミング信号#RFは、図5(i)に示すように、リフレッシュアービタ信号RFABのHレベルへの変化時点から一定時間tdrf1経過後に、自動的に一定期間trfだけLレベル(アクティブ状態)に変化する。これにより、図示しないリフレッシュアドレスRADD(RAD8〜RAD19)に対応するワード線WLが活性化されて、このワード線WLによって選択可能なメモリセルのリフレッシュ動作が実行される。
【0066】
リフレッシュ実行タイミング信号#RFがLレベルに変化すると、この変化に従ってリフレッシュ要求信号RFRQはLレベル(非アクティブ状態)に変化し、リフレッシュ要求が解除される。
【0067】
なお、一定時間tdrf1は、外部アクセス実行タイミング信号#EXがHレベルに変化してからリフレッシュ実行タイミング信号#RFがLレベルに変化するまでの時間、より具体的には、リードアクセス動作において活性化されていたワード線の非活性化が開始されて、リフレッシュ動作において選択されるワード線の活性化が開始されるまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。「プリチャージ時間」とは、活性化されていたワード線の非活性化が開始されてから、いずれかのワード線の活性化が開始されるまでの時間を意味しており、このプリチャージ時間としては、仮想SRAMの構造に起因して一定の待時間が要求されている。
【0068】
時刻t3からのサイクルでは、リフレッシュ要求信号RFRQがLレベルであるので、リフレッシュ動作は実行されず、時刻t1からt2までのサイクルと全く同様に動作する。
【0069】
以上説明したように、リードサイクル中のリフレッシュ動作は、まず、リードアクセスが優先して実行された後に実行される。
【0070】
なお、アウトプットイネーブル信号#OEがHレベル(非アクティブ状態)に変化する時刻をリードアクセスの開始時刻とした場合に、この開始時刻から出力データ信号IOが出力されるまでのアクセス時間traは、リフレッシュ動作の有無に関わらず下式(1)で表される。
tra=tda+tac …(1)
【0071】
ここで、tdaはアウトプットイネーブル信号#OEがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの待時間であり、tacは外部アクセス実行タイミング信号#EXがLレベルに変化して実際のリードアクセスが開始されてから出力データ信号IOが出力されるまでの時間である。また、待時間tdaは下式(2)で表される。
tda=toep+tdc1 …(2)
【0072】
ここで、toepは、アウトプットイネーブル信号#OEがHレベルに変化してからLレベルに変化するまでの時間である。tdc1は外部アクセス実行タイミング信号#EXを発生する論理回路の遅延時間である。
【0073】
C1.2.比較例:
次に、上記実施例の効果を明確にするための比較例について説明する。図6は、リードサイクルが連続して実行される場合における比較例としての各信号のタイミングチャートである。
【0074】
図6の時刻t11からt12までのサイクルはリフレッシュ動作が実行されないサイクルを示し、時刻t12から時刻t13までのサイクルはリフレッシュ動作が実行されるサイクルを示している。
【0075】
比較例においても、リードサイクルでは、ライトイネーブル信号#WEは、図6(b)に示すようにHレベル(非アクティブ状態)とされる。アウトプットイネーブル信号#OEは、図6(c)に示すように各サイクルの開始時刻においてHレベル(非アクティブ状態)に変化し、一定時間toepの経過後Lレベル(アクティブ状態)に変化する。
【0076】
まず、時刻t11からt12のサイクルについて説明する。アウトプットイネーブル信号#OEが、時刻t11においてHレベルに変化すると、図6(f)に示すリードアクセス要求信号RRQは、この変化に応じてLレベル(非アクティブ状態)に変化する。
【0077】
リードアクセス要求信号RRQがLレベルに変化すると、外部アクセス実行タイミング信号#EXは、図6(k)に示すように、前のサイクルにおいてLレベルであった場合には、この変化に従ってHレベルに変化する。また、リードアクセス要求信号RRQがLレベルに変化すると、図6(h)に示すリフレッシュアービタ信号RFABは、この変化に従ってHレベル(アクティブ状態)に変化する。リフレッシュアービタ信号RFABがHレベルに変化したとき、図6(e)に示すリフレッシュ要求信号RFRQがLレベルである場合には、図6(i)に示すリフレッシュ実行タイミング信号#RFはHレベル(非アクティブ状態)を維持する。
【0078】
アウトプットイネーブル信号#OEがHレベルに変化してから一定時間toepの経過後に、アウトプットイネーブル信号#OEがLレベルに変化すると、リードアクセス要求信号RRQは、図6(f)に示すように、この変化に従ってHレベル(アクティブ状態)に変化する。なお、図6(g)に示すライトアクセス要求信号WRQも、ライトイネーブル信号#WEに同期して変化するが、ライトイネーブル信号#WEがHレベル(非アクティブ状態)のままであるので、同様にLレベル(非アクティブ状態)のままである。
【0079】
リードアクセス要求信号RRQがHレベルに変化すると、図6(j)に示す外部アクセスアービタ信号EXABは、この変化に従ってHレベル(アクティブ状態)に変化する。外部アクセスアービタ信号EXABがHレベルに変化すると、図6(k)に示す外部アクセス実行タイミング信号#EXは、外部アクセスアービタ信号EXABのHレベルへの変化時点から一定時間tdex1経過後に、Lレベル(アクティブ状態)に変化する。この一定時間tdex1については後述する。なお、この外部アクセス実行タイミング信号#EXは、時刻t12におけるアウトプットイネーブル信号#OEのHレベルへの変化に従ってリードアクセス要求信号RRQがLレベルに変化するまで、Lレベルを維持する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、図6(a)に示す外部アドレスADD(A0〜A19=”a”)に対応するワード線WLが、図6(l)に示すように活性化され、図6(m)に示すように読み出し信号RDが出力される。
【0080】
読み出し信号RDが安定に出力され得る時刻には、図6(n)に示すように、読み出しラッチ信号RDLTとして、外部アクセス実行タイミング信号#EXのLレベルの変化に基づいてHレベルに変化するパルス信号が発生する。読み出しラッチ信号RDLTがHレベルに変化して、読み出し信号RDがサンプリングされてラッチされると、ラッチされた読み出し信号RDは、アウトプットイネーブル信号#OEがLレベルである間、図6(o)に示すように、出力データ信号IO(=IO0〜IO15)として出力される。これにより、外部アドレスADD(=”a”)に対応するメモリセルのリードアクセスが実行される。
【0081】
次に、時刻t12からt13のサイクルについて説明する。リフレッシュタイミング信号RFTMは、図6(d)に示すように、時刻t11からt12までのサイクル中にHレベルに変化し、これに応じてリフレッシュ要求信号RFRQも、図6(e)に示すようにHレベルに変化している。従って、時刻t12からt13のサイクルでは、リフレッシュ要求信号RFRQは、リフレッシュアービタ信号RFABがHレベルに変化した時にHレベルとなっている。このとき、リフレッシュ実行タイミング信号#RFは、図6(i)に示すように、リフレッシュアービタ信号RFABのHレベルへの変化時点から一定時間tdrf2経過後に、自動的に一定期間trfだけLレベル(アクティブ状態)に変化する。これにより、図示しないリフレッシュアドレスRADD(RAD8〜RAD19)に対応するワード線WLが活性化されて、このワード線WLによって選択可能なメモリセルのリフレッシュ動作が実行される。
【0082】
リフレッシュ実行タイミング信号#RFがLレベルに変化すると、リフレッシュ要求信号RFRQは図6(e)に示すようにLレベル(非アクティブ状態)に変化して、リフレッシュ要求が解除される。
【0083】
なお、一定時間tdrf2は、外部アクセス実行タイミング信号#EXがHレベルに変化してからリフレッシュ実行タイミング信号#RFがLレベルに変化するまでの時間、より具体的には、前のサイクルにおけるリードアクセス動作において活性化されていたワード線の非活性化が開始されて、リフレッシュ動作において選択されるワード線の活性化が開始されるまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。
【0084】
ここで、時刻t11からt12までのサイクルのように、リフレッシュ動作が実行されない場合には、アウトプットイネーブル信号#OEのLレベルへの変化に従ってリードアクセス要求信号RRQがHレベルに変化すると、外部アクセスアービタ信号EXABは、図6(j)に破線で示すように、この変化に従ってHレベルに変化する。しかしながら、リフレッシュ動作が実行される場合には、リフレッシュ要求信号RFRQがHレベルで、リフレッシュ実行タイミング信号#RFがLレベルに変化することによって、外部アクセスアービタ信号EXABのHレベルへの変化がマスクされる。そして、外部アクセスアービタ信号EXABは、図6(j)に示すように、リフレッシュ実行タイミング信号#RFがHレベルに戻るのを待ってHレベルに変化する。
【0085】
外部アクセスアービタ信号EXABがHレベルに変化すると、外部アクセス実行タイミング信号#EXは、図6(k)に示すように、外部アクセスアービタ信号EXABのHレベルへの変化時点から一定時間tdex1経過後に、Lレベル(アクティブ状態)に変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、図6(a)に示す外部アドレスADD(A0〜A19=”b”)に対応するワード線WLが、図6(l)に示すように活性化され、図6(m)に示すように読み出し信号RDが出力される。これにより、外部アドレスADD(=”b”)に対応するメモリセルのリードアクセスが実行される。
【0086】
なお、一定時間tdex1は、リフレッシュ実行タイミング信号#RFがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの時間、より具体的には、リフレッシュアクセス動作において活性化されていたワード線の非活性化が開始されて、リードアクセス動作において選択されるワード線の活性化が開始されるまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。
【0087】
時刻t13からのサイクルでは、リフレッシュ要求信号RFRQがLレベルであるので、リフレッシュ動作は実行されず、時刻t11からt12までのサイクルと全く同様に動作する。
【0088】
以上説明したように、比較例におけるリードサイクル中のリフレッシュ動作は、リードアクセスに優先してリフレッシュ動作が実行される。
【0089】
なお、アウトプットイネーブル信号#OEがHレベル(非アクティブ状態)に変化する時刻をリードアクセスの開始時刻とした場合に、リードアクセスの開始時刻から出力データ信号IOが出力されるまでのアクセス時間tra’は、リフレッシュ動作が実行されない場合に比べてリフレッシュ動作が実行される分だけ遅くなる。このアクセス時間tra’は、下式(3)で表される。
tra’=tda’+tac …(3)
【0090】
ここで、tda’はアウトプットイネーブル信号#OEがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの待時間であり、tacは外部アクセス実行タイミング信号#EXがLレベルに変化してから出力データ信号IOが出力されるまでの時間である。また、待時間tda’は、下式(4)で表される。
tda’=tdc2+tpr1+trf+tpr2 …(4)
【0091】
ここで、tdc2は、外部アクセス実行タイミング信号#EXを発生する論理回路の遅延時間である。tpr1は外部アクセス実行タイミング信号#EXがHレベルに変化してからリフレッシュ実行タイミング信号#RFがLレベルに変化するまでの時間(いわゆるプリチャージ時間に相当する)であり、trfはリフレッシュ実行タイミング信号#RFがLレベルである期間(リフレッシュ期間)であり、tpr2はリフレッシュ実行タイミング信号#RFがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの時間(いわゆるプリチャージ時間に相当する)である。
【0092】
C1.3.アクセス速度の比較:
式(1)で表される実施例におけるアクセス時間traと、式(3)で表される比較例におけるアクセス時間tra’との差Δtraは、下式(5)に示すように、待時間tdaとtda’との差で表される。
Δtra=tda’−tda=(tdc2+tpr1+trf+tpr2)−(toep+tdc1) …(5)
【0093】
ここで、通常、論理回路の遅延時間tdc1とtdc2の長さはほぼ等しい、あるいは、それぞれの遅延量が他の時間の長さに比べて小さく無視できると考えられ、式(5)は下式(5a)で表される。
Δtra=tda’−tda≒(tpr1+trf+tpr2)−toep …(5a)
【0094】
ここで、アウトプットイネーブル信号#OEがHレベルに変化してからLレベルに変化するまでの時間toepの長さが十分長く、toep>(tpr1+trf+tpr2)である場合には、式(4)で表される比較例の待時間tda’は、式(2)で表される実施例の待時間tdaにほぼ等しくなる。この場合、比較例におけるアクセス時間tra’も、式(1)で表される実施例のアクセス時間traにほぼ等しくなるため、アクセス時間の差Δtraは発生しない。
【0095】
しかしながら、サイクル時間の短縮化を図るためには、比較例においてtoepの長さは、通常、toep<(tpr1+trf+tpr2)となる。
【0096】
従って、式(1)で表される実施例におけるアクセス時間traは、式(3)で表される比較例におけるアクセス時間tra’に比べて式(5a)で表される差Δtraだけ短くなる。この結果、本実施例におけるメモリチップ10は、リードサイクルが連続して実行されている場合において、リードアクセスの高速化を図ることができる。また、リードサイクルが連続して実行されている場合におけるサイクルタイムの短縮化を図ることができる。
【0097】
C2.ライトサイクルの後リードサイクルが実行される場合の動作:
C2.1.実施例:
図7は、ライトサイクルの後リードサイクルが実行される場合における各信号のタイミングチャートである。
【0098】
図7の時刻t21からt22までのサイクルはリフレッシュ動作が実行されるライトサイクルを示し、時刻t22からt23までのサイクルはリフレッシュ動作が実行されないライトサイクルを示し、時刻t23から時刻t24までのサイクルはリフレッシュ動作が実行されるリードサイクルを示している。
【0099】
ライトサイクルにおいて、アウトプットイネーブル信号#OEは、図7(c)に示すようにHレベル(非アクティブ状態)とされる。ライトイネーブル信号#WEは、図7(b)に示すように各サイクルの開始時刻においてHレベル(非アクティブ状態)に変化し、一定時間twepの経過後Lレベル(アクティブ状態)に変化する。この一定時間twepは、外部アドレスADDのスキューを吸収するために設定される。この一定時間twepは、通常、アドレスADDの変化時刻に対するセットアップ時間とホールド時間により決められている。
【0100】
まず、時刻t21からt22のサイクルについて説明する。時刻t21において、ライトイネーブル信号#WEがHレベルに変化すると、図7(g)に示すライトアクセス要求信号WRQは、この変化に応じてLレベル(非アクティブ状態)に変化する。そして、ライトイネーブル信号#WEがHレベルに変化してから一定時間twepの経過後に、ライトイネーブル信号#WEがLレベルに変化すると、ライトアクセス要求信号WRQは、この変化に従ってHレベル(アクティブ状態)に変化する。なお、図7(f)に示すリードアクセス要求信号RRQは、図7(c)に示すアウトプットイネーブル信号#OEがHレベル(非アクティブ状態)のままであるので、同様にLレベル(非アクティブ状態)のままである。
【0101】
ライトアクセス要求信号WRQがHレベルに変化すると、図7(h)に示すリフレッシュアービタ信号RFABは、この変化に従ってHレベル(アクティブ状態)に変化する。
【0102】
ここで、時刻t21よりも前の図示しないサイクルにおいて、図7(d)に示すリフレッシュタイミング信号RFTMはHレベル(アクティブ状態)に変化し、これに従って図7(e)に示すリフレッシュ要求信号RFRQもHレベル(アクティブ状態)に変化している。リフレッシュアービタ信号RFABがHレベルに変化した時に、リフレッシュ要求信号RFRQが図7(e)に示すようにHレベルとなっている場合には、図7(i)に示すリフレッシュ実行タイミング信号#RFは、リフレッシュアービタ信号RFABのHレベルへの変化に従って一定期間trfだけLレベル(アクティブ状態)に変化する。これにより、図示しないリフレッシュアドレスRADD(RAD8〜RAD19)に対応するワード線WLが活性化されて、このワード線WLによって選択可能なメモリセルのリフレッシュ動作が実行される。
【0103】
リフレッシュ実行タイミング信号#RFがLレベルに変化すると、リフレッシュ要求信号RFRQは図7(e)に示すようにLレベル(非アクティブ状態)に変化して、リフレッシュ要求が解除される。
【0104】
ここで、リフレッシュ動作が実行されない場合には、ライトアクセス要求信号WRQが図7(g)に示すようにHレベルに変化すると、外部アクセスアービタ信号EXABも、図7(j)に破線で示すように、この変化に従ってHレベルに変化する。しかしながら、リフレッシュ動作が実行される場合には、リフレッシュ要求信号RFRQがHレベルで、リフレッシュ実行タイミング信号#RFがLレベルに変化することによって、外部アクセスアービタ信号EXABのHレベルへの変化がマスクされる。そして、外部アクセスアービタ信号EXABは、図7(j)に示すように、リフレッシュ実行タイミング信号#RFがHレベルに戻るのを待ってHレベルに変化する。
【0105】
外部アクセスアービタ信号EXABがHレベルに変化すると、これに応じて外部アクセス実行タイミング信号#EXは、図7(k)に示すように、外部アクセスアービタ信号EXABのHレベルへの変化時点から一定時間tdex1経過後に、Lレベル(アクティブ状態)に変化する。なお、この外部アクセス実行タイミング信号#EXは、時刻t22におけるライトイネーブル信号#WEのHレベルへの変化に従ってライトアクセス要求信号WRQがLレベルに変化するまで、Lレベルを維持する。
【0106】
外部アクセス実行タイミング信号#EXがLレベルに変化すると、図7(a)に示す外部アドレスADD(A0〜A19=”a”)に対応するワード線WLが、図7(l)に示すように活性化される。そして、図7(o)に示すように、外部装置から供給された入力データ信号IO(IO0〜IO15)が、外部アドレスADD(=”a”)に対応するメモリセルに、時刻t22におけるライトイネーブル信号#WEのHレベルへの変化のタイミングで書き込まれる。
【0107】
次に、時刻t22からt23のサイクルについて説明する。時刻t22からt23のサイクルでは、リフレッシュアービタ信号RFABがHレベルに変化するときに、リフレッシュ要求信号RFRQがLレベルのままであるので、リフレッシュ動作は実行されない。従って、ライトイネーブル信号#WEが図7(b)に示すように時刻t22でHレベルに変化してから一定期間twep経過後にLレベルに変化して、ライトアクセス要求信号WRQが図7(g)に示すようにLレベルに変化すると、外部アクセスアービタ信号EXABは、図7(j)に示すように、この変化に従ってHレベルに変化する。外部アクセスアービタ信号EXABがHレベルに変化すると、外部アクセス実行タイミング信号#EXは、図7(k)に示すように、外部アクセスアービタ信号EXABのHレベルへの変化時点から一定時間tdex1経過後にLレベルに変化する。これにより、外部アドレスADD(=”b”)に対応するメモリセルのライトアクセスが実行される。
【0108】
時刻t23からt24のサイクルでは、ライトイネーブル信号#WEはHレベル(非アクティブ状態)となり、アウトプットイネーブル信号#OEは、時刻t23から一定時間twoep経過後にLレベル(アクティブ状態)となって、リードアクセスが実行される。
【0109】
また、リフレッシュタイミング信号RFTMは、図7(d)に示すように、時刻t22からt23のサイクル中にHレベルに変化し、これに応じてリフレッシュ要求信号RFRQも、図7(e)に示すようにHレベルに変化している。これにより、時刻t23からt24までのサイクルでは、リフレッシュ要求信号RFRQは、リフレッシュアービタ信号RFABが図7(h)に示すようにHレベルに変化した時にはHレベルとなっている。従って、時刻t23からt24までのサイクルでは、図5の時刻t2からt3のサイクルと同様にリードアクセス動作の後でリフレッシュ動作が実行される。
【0110】
なお、このリードサイクルにおける動作タイミングは、図5の時刻t2からt3における動作タイミングと同様であるので、ここでは説明を省略する。
【0111】
なお、ライトイネーブル信号#WEがHレベル(非アクティブ状態)に変化する時刻をリードアクセスの開始時刻とした場合に、この開始時刻から出力データ信号IOが出力されるまでのアクセス時間twraは、式(1)と同様であり、下式(7)で表される。
twra=twda+tac …(7)
【0112】
ここで、twdaはライトイネーブル信号#WEがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの待時間であり、tacは外部アクセス実行タイミング信号#EXがLレベルに変化してから出力データ信号IOが出力されるまでの時間である。また、待時間twdaは下式(8)で表される。
twda=twoep+tdc1 …(8)
【0113】
ここで、twoepは、ライトイネーブル信号#WEがHレベル(非アクティブ状態)に変化してからアウトプットイネーブル信号#OEがLレベルに変化するまでの時間である。tdc1は外部アクセス実行タイミング信号#EXを発生する論理回路の遅延時間である。
【0114】
C2.2.比較例:
次に、上記実施例の効果を明確にするための比較例について説明する。図8は、ライトサイクルの後リードサイクルが実行される場合における比較例としての各信号のタイミングチャートである。
【0115】
図8の時刻t31からt32までのサイクルはリフレッシュ動作が実行されるライトサイクルを示し、時刻t32からt33までのサイクルはリフレッシュ動作が実行されないライトサイクルを示し、時刻t33からt34までのサイクルは、リフレッシュ動作が実行されるリードサイクルを示している。
【0116】
比較例においても、ライトサイクルにおいて、アウトプットイネーブル信号#OEは、図8(c)に示すようにHレベル(非アクティブ状態)とされる。ライトイネーブル信号#WEは、図8(b)に示すように各サイクルの開始時刻においてHレベル(非アクティブ状態)に変化し、一定時間twepの経過後Lレベル(アクティブ状態)に変化する。
【0117】
まず、時刻t31からt32のサイクルについて説明する。時刻t31において、ライトイネーブル信号#WEがHレベルに変化すると、図8(g)に示すライトアクセス要求信号WRQは、この変化に応じてLレベル(非アクティブ状態)に変化する。そして、ライトイネーブル信号#WEがHレベルに変化してから一定時間twepの経過後に、ライトイネーブル信号#WEがLレベル(アクティブ状態)に変化すると、ライトアクセス要求信号WRQは、この変化に従ってHレベル(アクティブ状態)に変化する。なお、図8(f)に示すリードアクセス要求信号RRQは、図8(c)に示すアウトプットイネーブル信号#OEがHレベル(非アクティブ状態)のままであるので、同様にLレベル(非アクティブ状態)のままである。
【0118】
ライトアクセス要求信号WRQがLレベルに変化すると、外部アクセス実行タイミング信号#EXは、図8(k)に示すように、前のサイクルにおいてLレベルであった場合には、この変化に従ってHレベルに変化する。また、ライトアクセス要求信号WRQがLレベルに変化すると、図8(h)に示すリフレッシュアービタ信号RFABは、この変化に従ってHレベル(アクティブ状態)に変化する。
【0119】
ここで、時刻t31よりも前の図示しないサイクルにおいて、図8(d)に示すリフレッシュタイミング信号RFTMはHレベル(アクティブ状態)に変化し、これに従って図8(e)に示すリフレッシュ要求信号RFRQもHレベル(アクティブ状態)に変化している。リフレッシュアービタ信号RFABがHレベルに変化した時に、リフレッシュ要求信号RFRQが図8(e)に示すようにHレベルとなっている場合には、図8(i)に示すリフレッシュ実行タイミング信号#RFは、リフレッシュアービタ信号RFABのHレベルへの変化時点から一定時間tdrf3経過後に、自動的に一定期間trfだけLレベル(アクティブ状態)に変化する。これにより、図示しないリフレッシュアドレスRADD(RAD8〜RAD19)に対応するワード線WLが活性化されて、このワード線WLによって選択可能なメモリセルのリフレッシュ動作が実行される。
【0120】
リフレッシュ実行タイミング信号#RFがLレベルに変化すると、リフレッシュ要求信号RFRQは図8(e)に示すようにLレベル(非アクティブ状態)に変化して、リフレッシュ要求が解除される。
【0121】
なお、一定時間tdrf3は、外部アクセス実行タイミング信号#EXがHレベルに変化してからリフレッシュ実行タイミング信号#RFがLレベルに変化するまでの時間、より具体的には、リードアクセス動作において活性化されていたワード線の非活性化が開始されて、リフレッシュアクセス動作において選択されるワード線の活性化が開始されるまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。
【0122】
ここで、リフレッシュ動作が実行されない場合には、ライトアクセス要求信号WRQが図8(g)に示すようにHレベルに変化すると、外部アクセスアービタ信号EXABも、図8(j)に破線で示すように、この変化に従ってHレベルに変化する。しかしながら、リフレッシュ動作が実行される場合には、リフレッシュ要求信号RFRQがHレベルで、リフレッシュ実行タイミング信号#RFがLレベルに変化することによって、外部アクセスアービタ信号EXABのHレベルへの変化がマスクされる。そして、外部アクセスアービタ信号EXABは、図8(j)に示すように、リフレッシュ実行タイミング信号#RFがHレベルに戻るのを待ってHレベルに変化する。
【0123】
外部アクセスアービタ信号EXABがHレベルに変化すると、これに応じて外部アクセス実行タイミング信号#EXは、図8(k)に示すように、外部アクセスアービタ信号EXABのHレベルへの変化時点から一定時間tdex1経過後に、Lレベル(アクティブ状態)に変化する。なお、この外部アクセス実行タイミング信号#EXは、時刻t32におけるライトイネーブル信号#WEのHレベルへの変化に従ってライトアクセス要求信号WRQがLレベルに変化するまで、Lレベルを維持する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、図8(a)に示す外部アドレスADD(A0〜A19=”a”)に対応するワード線WLが、図8(l)に示すように活性化される。
【0124】
そして、図8(o)に示すように、外部装置から供給された入力データ信号IO(IO0〜IO15)が、外部アドレスADD(=”a”)に対応するメモリセルに、時刻t32におけるライトイネーブル信号#WEのHレベルへの変化のタイミングで書き込まれる。
【0125】
次に、時刻t32からt33のサイクルについて説明する。時刻t32からt33のサイクルでは、リフレッシュアービタ信号RFABがHレベルに変化するときに、リフレッシュ要求信号RFRQがLレベル(非アクティブ状態)のままであるので、リフレッシュ動作は実行されない。従って、ライトイネーブル信号#WEが図8(b)に示すように時刻t32でHレベルに変化してから一定期間twep経過後にLレベルに変化して、ライトアクセス要求信号WRQが図8(g)に示すようにLレベルに変化すると、外部アクセスアービタ信号EXABは、図8(j)に示すように、この変化に従ってHレベルに変化する。外部アクセスアービタ信号EXABがHレベルに変化すると、外部アクセス実行タイミング信号#EXは、図8(k)に示すように、外部アクセスアービタ信号EXABのHレベルへの変化時点から一定時間tdex1経過後にLレベルに変化する。これにより、外部アドレスADD(=”b”)に対応するメモリセルのライトアクセスが実行される。
【0126】
時刻t33からt34のサイクルでは、ライトイネーブル信号#WEはHレベル(非アクティブ状態)となり、アウトプットイネーブル信号#OEは、時刻t33から一定時間twoep(通常、twope≒toepである)経過後にLレベル(アクティブ状態)となって、リードアクセスが実行される。
【0127】
また、リフレッシュタイミング信号RFTMは、図8(d)に示すように、時刻t32からt33のサイクル中にHレベルに変化し、これに応じてリフレッシュ要求信号RFRQも、図8(e)に示すようにHレベルに変化している。これにより、時刻t33からt34までのサイクルでは、リフレッシュ要求信号RFRQは、リフレッシュアービタ信号RFABが図8(h)に示すようにHレベルに変化した時にはHレベルとなっている。従って、時刻t33からt34までのサイクルでは、図6の時刻t12からt13のサイクルと同様にリードアクセス動作に優先してリフレッシュ動作が実行される。
【0128】
なお、このリードサイクルにおける動作タイミングは、図6の時刻t12からt13における動作タイミングと同様であるので、ここでは説明を省略する。
【0129】
なお、ライトイネーブル信号#WEがHレベル(非アクティブ状態)に変化する時刻をリードアクセスの開始時刻とした場合に、リードアクセスの開始時刻から出力データ信号IOが出力されるまでのアクセス時間twra’は、式(3)と同様であり、下式(9)で表される。
twra’=twda’+tac …(9)
【0130】
ここで、twda’はライトイネーブル信号#WEがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの待時間であり、tacは外部アクセス実行タイミング信号#EXがLレベルに変化してから出力データ信号IOが出力されるまでの時間である。また、待時間twda’は、下式(10)で表される。
twda’=tdc3+tpr1+trf+tpr2 …(10)
【0131】
ここで、tdc3は、外部アクセス実行タイミング信号#EXを発生する論理回路の遅延時間である。tpr1は外部アクセス実行タイミング信号#EXがHレベルに変化してからリフレッシュ実行タイミング信号#RFがLレベルに変化するまでの時間であり、trfはリフレッシュ実行タイミング信号#RFがLレベルである期間であり、tpr2はリフレッシュ実行タイミング信号#RFがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの時間である。
【0132】
C2.3.アクセス速度の比較:
式(7)で表される実施例におけるアクセス時間twraと、式(9)で表される比較例におけるアクセス時間twra’との差Δtwraは、下式(11)に示すように、待時間twdaとtwda’との差で表される。
Δtwra=twda’−twda=(tddc3+tpr1+trf+tpr2)−(twoep+tdc1) …(11)
【0133】
ここで、通常、論理回路の遅延時間tdc1とtdc3の長さはほぼ等しい、あるいは、それぞれの遅延量が他の時間の長さに比べて小さく無視できると考えられ、式(11)は下式(11a)で表される。
Δtwra=twda’−twda≒(tpr1+trf+tpr2)−twoep …(11a)
【0134】
ここで、ライトイネーブル信号#WEがHレベルに変化した後アウトプットイネーブル信号#OEがLレベルに変化するまでの期間twoepの長さが十分長く、twoep>(tpr1+trf+tpr2)である場合には、リードサイクルが連続して実行されている場合と同様に、式(10)で表される比較例の待時間twda’は、式(8)で表される実施例の待時間twdaにほぼ等しくなる。この場合、比較例におけるアクセス時間twra’も、式(7)で表される実施例のアクセス時間twraにほぼ等しくなるため、アクセス時間の差Δtwraは発生しない。
【0135】
しかしながら、リードサイクルが連続して実行されている場合に説明したように、リードアクセスが実行されるサイクル時間の短縮化を図るために、比較例においてtwoepの長さは、通常、twoep<(tpr1+trf+tpr2)となる。
【0136】
従って、式(7)で表される実施例におけるアクセス時間twraは、式(9)で表される比較例におけるアクセス時間twra’に比べて式(11a)で表される差Δtwraだけ短くなる。この結果、本実施例におけるメモリチップ10は、ライトサイクルの後リードサイクルが実行される場合においても、リードアクセスの高速化を図ることができる。また、ライトサイクルの後リードサイクルが実行される場合においても、サイクルタイムTrcの短縮化を図ることができる。
【0137】
以上、(1)リードサイクルが連続して実行されている場合、(2)ライトサイクルの後リードサイクルが実行される場合に分けて説明したように、本実施例では、比較例におけるアクセス束素に比べて高速化が可能であり、また、比較例におけるサイクルタイムに比べて短縮化が可能である。
【0138】
なお、本実施例で説明した各信号のタイムチャートは一例であり、これに限定されるものではない。リードサイクルにおいては、外部アクセスコントローラは、アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、ラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、読み出された信号のラッチが開始されると直ちに非アクティブ状態に戻る外部アクセス実行タイミング信号を出力するようにすればよい。リフレッシュ制御部は、リフレッシュ要求信号がアクティブ状態であった場合において、ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するようにすればよい。
【0139】
また、ライトサイクルにおいては、リフレッシュコントローラは、リフレッシュ要求信号がアクティブ状態であった場合において、ライトイネーブル信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するようにすればよい。外部アクセスコントローラは、リフレッシュ実行タイミング信号が非アクティブ状態に戻ると、その変化に応じてアクティブ状態に変化し、ライトイネーブル信号が非アクティブ状態に戻ると、その変化に応じて非アクティブ状態に戻る外部アクセス実行タイミング信号を出力するようにすればよい。
【0140】
D.第2実施例としての動作:
図9は、外部アクセスコントローラおよびリフレッシュコントローラの第2実施例としての動作を示す説明図である。この図9は、リードサイクルが連続して実行される場合における各信号のタイミングチャートを示している。
【0141】
図9の時刻t41からt42までのサイクルは、リフレッシュ動作が実行されないサイクルを示し、時刻t42から時刻t43までのサイクルは、リフレッシュ動作が実行されるサイクルを示している。
【0142】
本例においても、リードサイクルでは、ライトイネーブル信号#WEは、図9(b)に示すようにHレベル(非アクティブ状態)とされる。アウトプットイネーブル信号#OEは、図9(c)に示すように各サイクルの開始時刻においてHレベル(非アクティブ状態)に変化し、一定時間toepの経過後Lレベル(アクティブ状態)に変化する。
【0143】
まず、時刻t41からt42のサイクルについて説明する。アウトプットイネーブル信号#OEが、時刻t41においてHレベル(非アクティブ状態)に変化すると、図9(f)に示すリードアクセス要求信号RRQは、この変化に応じてLレベル(非アクティブ状態)に変化する。
【0144】
リードアクセス要求信号RRQがLレベルに変化すると、図9(h)に示すリフレッシュアービタ信号RFABは、この変化に従ってHレベル(アクティブ状態)に変化する。リフレッシュアービタ信号RFABがHレベルに変化したとき、図9(e)に示すリフレッシュ要求信号RFRQがLレベルである場合には、図9(i)に示すリフレッシュ実行タイミング信号#RFはHレベル(非アクティブ状態)を維持する。
【0145】
アウトプットイネーブル信号#OEがHレベルに変化してから一定時間toepの経過後に、アウトプットイネーブル信号#OEがLレベル(アクティブ状態)に変化すると、リードアクセス要求信号RRQは、図9(f)に示すように、この変化に従ってHレベル(アクティブ状態)に変化する。なお、図9(g)に示すライトアクセス要求信号WRQも、ライトイネーブル信号#WEの変化に従って変化するが、ライトイネーブル信号#WEがHレベル(非アクティブ状態)のままであるので、同様にLレベル(非アクティブ状態)のままである。
【0146】
リードアクセス要求信号RRQがHレベルに変化すると、図9(j)に示す外部アクセスアービタ信号EXABは、この変化に従ってHレベル(アクティブ状態)に変化する。外部アクセスアービタ信号EXABがHレベルに変化すると、図9(k)に示す外部アクセス実行タイミング信号#EXは、外部アクセスアービタ信号EXABのHレベルへの変化時点から一定時間tdex1経過後に、Lレベル(アクティブ状態)に変化する。この一定時間tdex1については後述する。
【0147】
外部アクセス実行タイミング信号#EXがLレベルに変化すると、図9(a)に示す外部アドレスADD(A0〜A19=”a”)に対応するワード線WLが、図9(l)に示すように活性化され、図9(m)に示すように読み出し信号RDが出力される。
【0148】
読み出し信号RDが安定に出力され得る時刻には、図9(n)に示すように、読み出しラッチ信号RDLTとして、外部アクセス実行タイミング信号#EXのLレベルの変化に基づいてHレベルに変化するパルス信号が発生する。
【0149】
読み出しラッチ信号RDLTがLレベルに変化して、読み出し信号RDのラッチが開始されると、これに応じて、外部アクセス実行タイミング信号#EXは、図9(k)に示すように、Hレベル(非アクティブ状態)に変化する。外部アクセス実行タイミング信号#EXがHレベルに変化すると、活性化されていたワード線WLが非活性化されて、選択されていたメモリセルからのデータの読み出しが終了する。ただし、読み出し信号RDは既にラッチされているので、ラッチされた読み出し信号RDは、アウトプットイネーブル信号#OEがLレベルである間、図9(o)に示すように、出力データ信号IO(IO0〜IO15)として出力される。これにより、外部アドレスADD(=”a”)に対応するメモリセルのリードアクセスが実行される。
【0150】
次に、時刻t42からt43のサイクルについて説明する。リフレッシュタイミング信号RFTMは、図9(d)に示すように、時刻t41からt42までのサイクル中にHレベルに変化し、これに応じてリフレッシュ要求信号RFRQも、図9(e)に示すようにHレベルに変化している。従って、時刻t42からt43のサイクルでは、リフレッシュ要求信号RFRQは、リフレッシュアービタ信号RFABがHレベルに変化した時にHレベルとなっている。このとき、リフレッシュ実行タイミング信号#RFは、図9(i)に示すように、リフレッシュアービタ信号RFABのHレベルへの変化に従って、自動的に一定期間trfだけLレベル(アクティブ状態)に変化する。これにより、図示しないリフレッシュアドレスRADD(RAD8〜RAD19)に対応するワード線WLが活性化されて、このワード線WLによって選択可能なメモリセルのリフレッシュ動作が実行される。
【0151】
リフレッシュ実行タイミング信号#RFがLレベルに変化すると、リフレッシュ要求信号RFRQは図9(e)に示すようにLレベル(非アクティブ状態)に変化して、リフレッシュ要求が解除される。
【0152】
ここで、時刻t41からt42までのサイクルのように、リフレッシュ動作が実行されない場合には、アウトプットイネーブル信号#OEのLレベルへの変化に従ってリードアクセス要求信号RRQがHレベルに変化すると、外部アクセスアービタ信号EXABは、図9(j)に破線で示すように、この変化に従ってHレベルに変化する。しかしながら、リフレッシュ動作が実行される場合には、リフレッシュ要求信号RFRQがHレベルで、リフレッシュ実行タイミング信号#RFがLレベルに変化することによって、外部アクセスアービタ信号EXABのHレベルへの変化がマスクされる。そして、外部アクセスアービタ信号EXABは、図9(j)に示すように、リフレッシュ実行タイミング信号#RFがHレベルに戻るのを待ってHレベルに変化する。
【0153】
外部アクセスアービタ信号EXABがHレベルに変化すると、外部アクセス実行タイミング信号#EXは、図9(k)に示すように、外部アクセスアービタ信号EXABのHレベルへの変化時点から一定時間tdex1経過後に、Lレベル(アクティブ状態)に変化する。外部アクセス実行タイミング信号#EXがLレベルに変化すると、図9(a)に示す外部アドレスADD(A0〜A19=”b”)に対応するワード線WLが、図6(l)に示すように活性化され、図6(m)に示すように読み出し信号RDが出力される。これにより、外部アドレスADD(=”b”)に対応するメモリセルのリードアクセスが実行される。
【0154】
なお、一定時間tdex1は、リフレッシュ実行タイミング信号#RFがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。
【0155】
ここで、図6で示した比較例では、リフレッシュアービタ信号RFABのHレベルへの変化時間から一定時間tdrf2経過後にリフレッシュ実行タイミング信号#RFをLレベルに変化させている。これは、活性化されていたワード線の非活性化が開始されてからリフレッシュ動作において選択されるワード線の活性化が開始されるまでの時間として、要求されているプリチャージ時間以上の長さを確保するためである。しかしながら、本実施例では、読み出し信号RDのラッチが開始された時点で、外部アクセス実行タイミング#EXがHレベル(非アクティブ状態)に変化して、メモリセルからの読み出しが終了しており、アウトプットイネーブル信号#OEがHレベルに変化して次のサイクルが開始されるまでの間の時間によって、要求されるプリチャージ時間を確保することができるので、比較例のように、リフレッシュアービタ信号RFABがHレベルに変化してからリフレッシュ実行信号#RFをLレベルに変化させるまでの遅延時間tdrf2を設ける必要はない。
【0156】
なお、アウトプットイネーブル信号#OEがHレベル(非アクティブ状態)に変化する時刻をリードアクセスの開始時刻とした場合に、リードアクセスの開始時刻から出力データ信号IOが出力されるまでのアクセス時間tra’’は、下式(12)で表される。
tra’’=tda’’+tac …(12)
【0157】
ここで、tda’’はアウトプットイネーブル信号#OEがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの待時間であり、tacは外部アクセス実行タイミング信号#EXがLレベルに変化してから出力データ信号IOが出力されるまでの時間である。また、待時間tda’’は、下式(13)で表される。
tda’’=tdc4+trf+tpr2 …(13)
【0158】
ここで、tdc4はリフレッシュ実行タイミング信号#RFを発生する論理回路の遅延時間である。trfはリフレッシュ実行タイミング信号#RFがLレベルである期間であり、tpr2はリフレッシュ実行タイミング信号#RFがHレベルに変化してから外部アクセス実行タイミング信号#EXがLレベルに変化するまでの時間である。
【0159】
式(12)で表される実施例におけるアクセス時間tra’’と、式(3)で表される比較例におけるアクセス時間tra’との差Δtra’’は、下式(14)に示すように、待時間tda’’とtda’との差で表される。
Δtra’’=tda’−tda’’=(tdc2+tpr1+trf+tpr2)−(tdc4+trf+tpr2)=(tdc2+tpr1)−tdc4…(14)
【0160】
ここで、通常、論理回路の遅延時間tdc2とtdc4の長さはほぼ等しい、あるいは、それぞれの遅延量が他の時間の長さに比べて小さく無視できると考えられ、式(14)は下式(14a)で表される。
Δtra’’=tda’−tda’’≒tpr1 …(14a)
【0161】
従って、式(12)で表される実施例におけるアクセス時間tra’’は、式(3)で表される比較例におけるアクセス時間tra’に比べて式(14a)で表される差Δtra’’だけ短くなる。この結果、本実施例におけるメモリチップ10は、リードサイクルが連続して実行されている場合において、リードアクセスの高速化を図ることができる。また、リードサイクルが連続して実行されている場合において、サイクルタイムの短縮化を図ることができる。
【0162】
以上のように、本実施例では、リードサイクルが連続して実行されている場合におけるアクセス速度を、比較例におけるアクセス速度に比べて高速化することが可能であり、また、比較例におけるサイクルタイムに比べて短縮化が可能である。
【0163】
なお、本実施例で説明した各信号のタイムチャートは一例であり、これに限定されるものではない。リードサイクルにおいて、外部アクセスコントローラは、アウトプットイネーブル信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化し、ラッチ信号がアクティブ状態に変化後非アクティブ状態に変化して、読み出された信号のラッチが開始されると非アクティブ状態に戻る外部アクセス実行タイミング信号を出力するようにすればよい。リフレッシュコントローラは、リフレッシュ要求信号がアクティブ状態であった場合において、アウトプットイネーブル信号が非アクティブ状態に戻ったときに、この変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するようにすればよい。
【0164】
E.電子機器への適用例:
図10は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機700は、本体部710と、蓋部720とを備えている。本体部710には、キーボード712と、液晶表示部714と、受話部716と、本体アンテナ部718とが設けられている。また、蓋部720には、送話部722が設けられている。
【0165】
図11は、図10の携帯電話機700の電気的構成を示すブロック図である。CPU730には、バスラインを介して、キーボード712と、液晶表示部714を駆動するためのLCDドライバ732と、SRAM740と、VSRAM742と、EEPROM744とが接続されている。
【0166】
SRAM740は、例えば高速なキャッシュメモリとして利用される。また、VSRAM742は、例えば画像処理用の作業メモリとして利用される。このVSRAM742(擬似SRAMあるいは仮想SRAMと呼ばれる)としては、上述したメモリチップ10を採用することができる。EEPROM744は、携帯電話機700の各種の設定値を格納するために利用される。
【0167】
携帯電話機700の動作を一時的に停止させるときには、VSRAM742をスヌーズ状態に維持しておくことができる。こうすれば、VSRAM742が内部リフレッシュを自動的に行うので、VSRAM742内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ10は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【0168】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図1】本発明の半導体メモリ装置の一実施例としてのメモリチップ10の端子構成を示す説明図である。
【図2】チップセレクト信号#CSの信号レベルに応じたメモリチップ10の動作状態の区分を示す説明図である。
【図3】メモリチップ10の動作の概要を示すタイミングチャートである。
【図4】メモリチップ10の内部構成を示すブロック図である。
【図5】リードサイクルが連続して実行される場合における各信号のタイミングチャートである。
【図6】リードサイクルが連続して実行される場合における比較例としての各信号のタイミングチャートである。
【図7】ライトサイクルの後リードサイクルが実行される場合における各信号のタイミングチャートである。
【図8】ライトサイクルの後リードサイクルが実行される場合における比較例としての各信号のタイミングチャートである。
【図9】外部アクセスコントローラおよびリフレッシュコントローラの第2実施例としての動作を示す説明図である。
【図10】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図11】図10の携帯電話機700の電気的構成を示すブロック図である。
【符号の説明】
10…メモリチップ
20…アドレスバッファ
30…メモリセルアレイ
40…データ入出力バッファ
50…行デコーダ
60…列デコーダ
70…外部アクセスコントローラ
80…リフレッシュコントローラ
100…アービタ
120…外部アクセス要求信号発生回路
130…外部アクセス実行タイミング信号発生回路
140…R/W信号発生回路
150…リフレッシュタイマ
160…リフレッシュ要求信号発生回路
170…リフレッシュ実行タイミング信号発生回路
180…リフレッシュアドレス発生回路
700…携帯電話機
710…本体部
712…キーボード
714…液晶表示部
716…受話部
718…本体アンテナ部
720…蓋部
722…送話部
730…CPU
732…LCDドライバ
740…SRAM
742…VSRAM
744…EEPROM
Claims (3)
- ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から供給されるアウトプットイネーブル信号がアクティブ状態に変化するリードサイクルにおいて、
前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号であって、前記アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、前記メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、前記読み出された信号のラッチが開始されると直ちに非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する外部アクセス制御部と、
前記メモリセルアレイに対するリフレッシュ動作の実行タイミングを示すリフレッシュ実行タイミング信号であって、前記メモリセルアレイに対してリフレッシュ動作を実行すべきことを示すリフレッシュ要求信号がアクティブ状態であった場合において、前記ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、を備えることを特徴とする半導体メモリ装置。 - 請求項1記載の半導体メモリ装置であって、
外部装置から供給されるライトイネーブル信号がアクティブ状態に変化するライトサイクルにおいて、
前記リフレッシュ制御部は、前記リフレッシュ実行タイミング信号として、前記リフレッシュ要求信号がアクティブ状態であった場合に、前記ライトイネーブル信号がアクティブ状態に変化したときに、その変化に応じて前記一定期間アクティブ状態に変化する信号を出力し、
前記外部アクセス制御部は、前記外部アクセス実行タイミング信号として、前記リフレッシュ実行タイミング信号が非アクティブ状態に戻ると、その変化に応じてアクティブ状態に変化し、前記ライトイネーブル信号が非アクティブ状態に戻ると、その変化に応じて非アクティブ状態に戻る信号を出力する、半導体メモリ装置。 - ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から供給されるアウトプットイネーブル信号がアクティブ状態に変化するリードサイクルにおいて、
前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号であって、前記アウトプットイネーブル信号がアクティブ状態に変化すると、その変化に応じてアクティブ状態に変化し、前記メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化して、前記読み出された信号のラッチが開始されると非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する外部アクセス制御部と、
前記メモリセルアレイに対するリフレッシュ動作の実行タイミングを示すリフレッシュ実行タイミング信号であって、前記メモリセルアレイに対してリフレッシュ動作を実行すべきことを示すリフレッシュ要求信号がアクティブ状態であった場合において、前記アウトプットイネーブル信号が非アクティブ状態に戻ったときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、を備えることを特徴とする半導体メモリ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003033532A JP3915711B2 (ja) | 2003-02-12 | 2003-02-12 | 半導体メモリ装置 |
US10/770,404 US6917553B2 (en) | 2003-02-12 | 2004-02-04 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003033532A JP3915711B2 (ja) | 2003-02-12 | 2003-02-12 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004246946A true JP2004246946A (ja) | 2004-09-02 |
JP3915711B2 JP3915711B2 (ja) | 2007-05-16 |
Family
ID=32866229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003033532A Expired - Fee Related JP3915711B2 (ja) | 2003-02-12 | 2003-02-12 | 半導体メモリ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6917553B2 (ja) |
JP (1) | JP3915711B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100636676B1 (ko) * | 2005-02-03 | 2006-10-23 | 주식회사 하이닉스반도체 | 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로 |
JP4869011B2 (ja) * | 2006-09-29 | 2012-02-01 | 富士通セミコンダクター株式会社 | メモリシステム |
FR3043245B1 (fr) * | 2015-11-03 | 2017-10-27 | Stmicroelectronics Rousset | Procede de lecture d'une memoire eeprom et dispositif correspondant |
US10331569B2 (en) | 2016-01-05 | 2019-06-25 | Friday Harbor Llc | Packet router buffer management |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6336180B1 (en) * | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
JP3579461B2 (ja) * | 1993-10-15 | 2004-10-20 | 株式会社ルネサステクノロジ | データ処理システム及びデータ処理装置 |
US6421754B1 (en) * | 1994-12-22 | 2002-07-16 | Texas Instruments Incorporated | System management mode circuits, systems and methods |
JP3726660B2 (ja) * | 2000-09-01 | 2005-12-14 | セイコーエプソン株式会社 | 半導体メモリ装置のリフレッシュ制御 |
-
2003
- 2003-02-12 JP JP2003033532A patent/JP3915711B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-04 US US10/770,404 patent/US6917553B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3915711B2 (ja) | 2007-05-16 |
US20040165448A1 (en) | 2004-08-26 |
US6917553B2 (en) | 2005-07-12 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070129 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
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