JP2004227624A - 半導体メモリ装置のパーシャルリフレッシュ - Google Patents
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Abstract
【課題】半導体メモリ装置のリフレッシュ動作に起因する消費電力を低減することのできる技術を提供する。
【解決手段】半導体メモリ装置は、ダイナミック型のメモリセルを有するメモリセルアレイのリフレッシュ動作を実行するためのリフレッシュ制御部を備える。リフレッシュ制御部は、メモリセルアレイ内の一部の対象メモリセル群を設定するための対象メモリセル群設定部と、メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスを順次発生させるリフレッシュアドレス発生部と、注目リフレッシュアドレスが対象メモリセル群を指定しているか否かを判定するためのリフレッシュアドレス判定部と、を備える。注目リフレッシュアドレスが対象メモリセル群を指定していると判定された場合には、注目リフレッシュアドレスに基づいてリフレッシュ動作が実行される。
【選択図】 図５
【解決手段】半導体メモリ装置は、ダイナミック型のメモリセルを有するメモリセルアレイのリフレッシュ動作を実行するためのリフレッシュ制御部を備える。リフレッシュ制御部は、メモリセルアレイ内の一部の対象メモリセル群を設定するための対象メモリセル群設定部と、メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスを順次発生させるリフレッシュアドレス発生部と、注目リフレッシュアドレスが対象メモリセル群を指定しているか否かを判定するためのリフレッシュアドレス判定部と、を備える。注目リフレッシュアドレスが対象メモリセル群を指定していると判定された場合には、注目リフレッシュアドレスに基づいてリフレッシュ動作が実行される。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置内のワード線の活性化制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含むメモリセルアレイを備えているとともに、リフレッシュ制御部を内蔵しており、リフレッシュ動作を内部で実行している。このため、擬似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに擬似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような擬似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
なお、疑似ＳＲＡＭについては、例えば、本願出願人によって開示された特許文献１に記載されている。
【特許文献１】
特開２００２−７４９４６号公報
【０００５】
【発明が解決しようとする課題】
ところで、擬似ＳＲＡＭは、通常動作状態や省電力状態などの複数の動作状態を採り得る。省電力状態では、外部装置からのアクセスは禁止され、内部でリフレッシュ動作が実行されるのみである。このため、省電力状態での消費電力は、比較的低い。
【０００６】
しかしながら、省電力状態におけるリフレッシュ動作に起因する消費電力をさらに低減したいという要望があった。
【０００７】
この発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置のリフレッシュ動作に起因する消費電力を低減することのできる技術を提供することを目的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明の装置は、半導体メモリ装置であって、
ダイナミック型のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイのリフレッシュ動作を実行するためのリフレッシュ制御部と、
を備え、
前記リフレッシュ制御部は、前記メモリセルアレイ内の一部の対象メモリセル群のリフレッシュ動作を実行するためのパーシャルリフレッシュモードを有し、
前記リフレッシュ制御部は、
前記対象メモリセル群を設定するための対象メモリセル群設定部と、
前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生させるリフレッシュタイミング信号発生部と、
前記リフレッシュタイミング信号に応じて、前記メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスを順次発生させるリフレッシュアドレス発生部と、
前記リフレッシュアドレス発生部から順次出力される注目リフレッシュアドレスが前記対象メモリセル群を指定しているか否かを判定するためのリフレッシュアドレス判定部と、
を備え、
前記リフレッシュ制御部は、前記パーシャルリフレッシュモードにおいて、前記注目リフレッシュアドレスが前記対象メモリセル群を指定していると判定された場合には、前記注目リフレッシュアドレスに基づいてリフレッシュ動作を実行することを特徴とする。
【０００９】
この装置では、順次発生する注目リフレッシュアドレスが対象メモリセル群を指定しているか否かが判定され、指定していると判定された場合にのみ、注目リフレッシュアドレスに基づいてリフレッシュ動作が実行される。したがって、対象メモリセル群に対してのみリフレッシュ動作を実行することができ、この結果、リフレッシュ動作に起因する消費電力を低減することが可能となる。
【００１０】
上記の装置において、
前記対象メモリセル群設定部は、少なくとも１つのヒューズを備えるようにしてもよい。
【００１１】
こうすれば、ヒューズを切断するか否かによって、対象メモリセル群を比較的簡単に設定することができる。
【００１２】
上記の装置において、
前記対象メモリセル群設定部は、複数の候補の中から前記対象メモリセル群を選択可能であることが好ましい。
【００１３】
上記の装置において、
前記複数の候補は、同じ容量かつ異なる領域を有する少なくとも２つのメモリセル群を含むようにしてもよい。
【００１４】
また、上記の装置において、
前記複数の候補は、異なる容量かつ異なる領域を有する少なくとも２つのメモリセル群を含むようにしてもよい。
【００１５】
こうすれば、用途に適した対象メモリセル群を設定することが可能となる。
【００１６】
上記の装置において、
前記リフレッシュアドレスは、複数ビットで構成されており、
前記リフレッシュアドレス判定部には、前記複数ビットのうちの一部のビットのみが供給されているようにしてもよい。
【００１７】
こうすれば、リフレッシュアドレス判定部は、一部のビットのみを用いて、容易に判定を行うことができる。
【００１８】
また、本発明の方法は、ダイナミック型のメモリセルを有するメモリセルアレイを備える半導体メモリ装置において、前記メモリセルアレイ内の一部の対象メモリセル群のリフレッシュ動作を実行するためのリフレッシュ制御方法であって、
（ａ）前記対象メモリセル群を設定する工程と、
（ｂ）メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生させる工程と、
（ｃ）前記リフレッシュタイミング信号に応じて、前記メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスを順次発生させる工程と、
（ｄ）前記工程（ｃ）において順次発生する注目リフレッシュアドレスが前記対象メモリセル群を指定しているか否かを判定する工程と、
（ｅ）前記工程（ｄ）において、前記注目リフレッシュアドレスが前記対象メモリセル群を指定していると判定された場合には、前記注目リフレッシュアドレスに基づいてリフレッシュ動作を実行する工程と、
を備えることを特徴とする。
【００１９】
この方法を用いる場合にも、本発明の装置を用いる場合と同様の作用・効果を奏し、リフレッシュ動作に起因する消費電流を低減することが可能となる。
【００２０】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置と制御装置とを備えた半導体メモリシステム、半導体メモリ装置のリフレッシュ制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．メモリチップの端子構成と動作状態の概要：
Ｂ．メモリチップ内部の全体構成：
Ｃ．各動作状態におけるリフレッシュ動作：
Ｄ．パーシャルリフレッシュのための回路構成および動作：
【００２２】
Ａ．メモリチップの端子構成と動作状態の概要：
図１は、本発明の実施例としてのメモリチップ１００の端子の構成を示す説明図である。メモリチップ１００は、以下のような端子を有している。
【００２３】
Ａ０〜Ａ２０：アドレス入力端子（２１本），
＃ＣＳ１：第１のチップセレクト入力端子，
ＣＳ２：第２のチップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２４】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ２０と入出力データ端子ＩＯ０〜ＩＯ１５とはそれぞれ複数本設けられているが、図１では簡略化して描かれている。
【００２５】
このメモリチップ１００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１００には、リフレッシュタイマ１１０を含むリフレッシュコントローラが内蔵されている。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２６】
メモリチップ１００の内部には、入力されたアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路５０が設けられている。そして、メモリチップ１００内の回路は、アドレス遷移検出回路５０から供給されるアドレス遷移信号に基づいて動作する。例えば、外部アクセスと内部リフレッシュとの調停は、アドレス遷移信号に基づいて行われる。なお、以下の説明では、アドレス遷移検出回路５０を「ＡＴＤ回路」と呼び、アドレス遷移信号を「ＡＴＤ信号」と呼ぶ。
【００２７】
図１に示す２つのチップセレクト信号＃ＣＳ１，ＣＳ２は、メモリチップ１００の動作状態を制御するための信号である。図２は、２つのチップセレクト信号＃ＣＳ１，ＣＳ２の信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２８】
第１のチップセレクト信号＃ＣＳ１がＬレベル（アクティブ）で第２のチップセレクト信号ＣＳ２がＨレベル（アクティブ）のときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」と呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２９】
第１のチップセレクト信号＃ＣＳ１がＨレベルで第２のチップセレクト信号ＣＳ２がＨレベルのときは、メモリチップ１００はスタンバイ状態に設定される。スタンバイ状態では、外部アクセスの実行が禁止されるため、すべてのワード線は非活性状態とされる。ただし、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００３０】
第１のチップセレクト信号＃ＣＳ１がＨレベルで第２のチップセレクト信号ＣＳ２がＬレベルのときは、メモリチップ１００はパワーダウン状態（「スヌーズ状態」とも呼ばれる）に設定される。パワーダウン状態では、リフレッシュ動作に必要な回路以外は停止している。パワーダウン状態での消費電力は極めて低いので、メモリ内のデータのバックアップに適している。
【００３１】
リフレッシュ動作は、オペレーションサイクルでは第１のリフレッシュモードに従って実行され、スタンバイ状態では第２のリフレッシュモードに従って実行され、パワーダウン状態では第３のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ１１０がリフレッシュタイミング信号を発生した後に、ＡＴＤ信号に同期してリフレッシュ動作が開始される。第２および第３のリフレッシュモードでは、リフレッシュタイマ１１０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。ただし、第２のリフレッシュモードは、すべてのメモリセルをリフレッシュ対象とするが、第３のリフレッシュモードは、一部のメモリセルのみをリフレッシュ対象とする。なお、第３のリフレッシュモードは、パーシャルリフレッシュモードとも呼ばれる。第２および第３のリフレッシュモードでのリフレッシュ動作はＡＴＤ信号と非同期に行われるので、アドレスＡ０〜Ａ２０の入力は不要である。このように、メモリチップ１００は、３つの動作状態のそれぞれに適したリフレッシュモードに従ってリフレッシュを実行する。これらの３つのリフレッシュモードに従ったリフレッシュ動作の詳細については後述する。
【００３２】
図１に示すアドレスＡ０〜Ａ２０は、２１ビットであり、２Ｍワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ２０の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。この説明からも分かるように、メモリチップ１００は、３２Ｍビットのメモリセルを有している。
【００３３】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００３４】
図３は、メモリチップ１００の動作の概要を示すタイミングチャートである。図２に示す３つの動作状態（オペレーション、スタンバイ、パワーダウン）のいずれであるかは、２つのチップセレクト信号＃ＣＳ１，ＣＳ２の変化に応じて、随時判断される。図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ２０の変化の最短周期）は、このメモリチップ１００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３５】
図３の４番目のサイクルでは、第１のチップセレクト信号＃ＣＳ１がＨレベルに立ち上がっているので、メモリチップ１００はスタンバイ状態に設定される。５番目のサイクルでは、さらに、第２のチップセレクト信号ＣＳ２がＬレベルに下がっているので、メモリチップ１００はパワーダウン状態に設定される。なお、図３（ａ）に示すように、アドレスＡ０〜Ａ２０が変化しない場合には、ＡＴＤ信号は生成されない。
【００３６】
Ｂ．メモリチップ内部の全体構成：
図４は、メモリチップ１００内部の全体構成を示すブロック図である。メモリチップ１００は、メモリブロック２０と、アドレスバッファ３０と、データ入出力バッファ４０と、を備えている。
【００３７】
メモリブロック２０は、メモリセルアレイ２２と、行デコーダ２４と、列デコーダ２６と、ゲート２８と、を備えている。メモリセルアレイ２２の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ２２は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。行デコーダ２４は、行ドライバを含んでおり、供給される行アドレスに従ってメモリセルアレイ２２内の複数本のワード線のうちの１本を選択して活性化する。列デコーダ２６は、列ドライバを含んでおり、供給される列アドレスに従ってメモリセルアレイ２２の複数組のビット線対のうちの１ワード（１６ビット）分のビット線対を同時に選択する。また、ゲート２８は、読み出し回路や書き込み回路を含んでおり、データ入出力バッファ４０とメモリセルアレイ２２と間のデータのやり取りを可能とする。なお、メモリブロック２０内には、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００３８】
アドレスバッファ３０は、外部装置から与えられた２１ビットのアドレスＡ０〜Ａ２０を他の内部回路に供給する回路である。下位の９ビットのアドレスＡ０〜Ａ８は列アドレスとして用いられ、上位の１２ビットのアドレスＡ９〜Ａ２０は行アドレスとして用いられる。そして、列アドレスＡ０〜Ａ８と行アドレスＡ９〜Ａ２０とによって１ワード（１６ビット）分のメモリセルが選択される。選択されたメモリセルに対応する１ワード分のデータは、データ入出力バッファ４０を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、１つのアドレスＡ０〜Ａ２０を入力することにより、１ワード分のメモリセルに同時にアクセスすることが可能である。
【００３９】
メモリチップ１００は、さらに、ＡＴＤ（アドレス遷移検出）回路５０と、外部アクセスコントローラ６０と、リフレッシュコントローラ７０と、行プリデコーダ８０と、を備えている。
【００４０】
なお、メモリチップ１００は、図４に示す回路の他に、２つのチップセレクト信号＃ＣＳ１，ＣＳ２に従ってチップ内の回路の動作状態を制御するコントローラや、各種のイネーブル信号＃ＷＥ，＃ＯＥに応じて入出力状態を制御するコントローラなどを有しているが、図４では、図示の便宜上省略されている。
【００４１】
ＡＴＤ回路５０は、外部装置から供給された２１ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、図３（ａ）に示すようなパルス状のＡＴＤ信号を生成する。
【００４２】
外部アクセスコントローラ６０は、外部アクセス実施信号＃ＥＸを出力し、外部アクセスを制御する。リフレッシュコントローラ７０は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０とリフレッシュ実施信号＃ＲＦとを出力し、リフレッシュを制御する。オペレーションサイクルでは、２つのコントローラ６０，７０は、外部アクセスと内部リフレッシュとを調停する。この調停は、具体的には、外部アクセス実施信号＃ＥＸとリフレッシュ実施信号＃ＲＦとの信号レベルをそれぞれ設定することによって行われる。
【００４３】
外部アクセスコントローラ６０とリフレッシュコントローラ７０とには、第１のチップセレクト信号＃ＣＳ１とＡＴＤ信号とが供給されている。さらに、外部アクセスコントローラ６０には、リフレッシュコントローラ７０からリフレッシュ要求信号ＲＦＲＥＱが供給されている。また、リフレッシュコントローラ７０には、第２のチップセレクト信号ＣＳ２が供給されている。
【００４４】
外部アクセスコントローラ６０は、外部アクセスが要求されたときに、外部アクセス実施信号＃ＥＸを発生する。具体的には、外部アクセスコントローラ６０は、第１のチップセレクト信号＃ＣＳ１がアクティブである場合（オペレーションサイクル）には、外部アクセスが要求されていると判断する。そして、外部アクセスコントローラ６０は、ＡＴＤ信号の発生に応じて、外部アクセス実施信号＃ＥＸをアクティブに設定する。また、外部アクセスコントローラ６０は、ＡＴＤ信号が発生したときにリフレッシュが要求されている場合には、換言すれば、リフレッシュ要求信号ＲＦＲＥＱがアクティブである場合には、リフレッシュが完了した後に、外部アクセス実施信号＃ＥＸをアクティブに設定する。
【００４５】
リフレッシュコントローラ７０は、リフレッシュが要求されたときに、リフレッシュ実施信号＃ＲＦを発生する。図５は、リフレッシュコントローラ７０の内部構成を示すブロック図である。リフレッシュコントローラ７０は、リフレッシュタイマ１１０と、リフレッシュ要求信号発生回路１２０と、リフレッシュアドレス発生回路１３０と、原リフレッシュ実施信号発生回路１４０と、ヒューズ回路２１０と、判定回路２２０と、リフレッシュ実施信号出力回路として機能するＯＲゲート１５０と、を備えている。
【００４６】
リフレッシュタイマ１１０は、一定のリフレッシュ周期毎にリフレッシュタイミング信号ＲＦＴＭを発生する。なお、リフレッシュタイマ１１０は、例えば、リングオシレータによって構成される。リフレッシュ周期は、例えば約３２μｓに設定されている。
【００４７】
リフレッシュ要求信号発生回路１２０は、リフレッシュタイマ１１０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、リフレッシュ要求信号ＲＦＲＥＱを発生させる。リフレッシュ要求信号ＲＦＲＥＱは、リフレッシュ動作を開始すべきことを意味する。リフレッシュ要求信号発生回路１２０は、与えられる第１のチップセレクト信号＃ＣＳ１がアクティブである場合（オペレーションサイクル）には、リフレッシュタイミング信号ＲＦＴＭが発生した後に、与えられるＡＴＤ信号と同期して、リフレッシュ要求信号ＲＦＲＥＱをアクティブに設定する。また、リフレッシュ要求信号発生回路１２０は、第１のチップセレクト信号＃ＣＳ１が非アクティブである場合（スタンバイ状態およびパワーダウン状態）には、リフレッシュタイミング信号ＲＦＴＭが発生すると直ちにリフレッシュ要求信号ＲＦＲＥＱをアクティブに設定する。なお、リフレッシュ要求信号ＲＦＲＥＱは、リフレッシュアドレス発生回路１３０と、原リフレッシュ実施信号発生回路１４０と、に供給される。また、リフレッシュ要求信号ＲＦＲＥＱは、外部アクセスコントローラ６０にも供給される。
【００４８】
リフレッシュアドレス発生回路１３０は、リフレッシュが完了したときに、より具体的には、リフレッシュ要求信号ＲＦＲＥＱがアクティブから非アクティブに変化したときに、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値を１つインクリメントする。なお、リフレッシュアドレス発生回路１３０は、例えば、１２ビットのカウンタによって構成される。
【００４９】
原リフレッシュ実施信号発生回路１４０は、リフレッシュ要求信号ＲＦＲＥＱに応じて、原リフレッシュ実施信号＃ＲＦ０をアクティブに設定する。原リフレッシュ実施信号＃ＲＦ０は、所定期間経過後に、非アクティブに戻る。なお、原リフレッシュ実施信号＃ＲＦ０は、リフレッシュ要求信号発生回路１２０に供給されており、リフレッシュ要求信号発生回路１２０は、原リフレッシュ実施信号＃ＲＦ０が非アクティブに戻ると、リフレッシュ要求信号ＲＦＲＥＱを非アクティブに設定する。
【００５０】
ヒューズ回路２１０と判定回路２２０とは、パーシャルリフレッシュ、すなわち、メモリセルアレイ内の一部の対象メモリセル群に対してリフレッシュを実行するために設けられている。ヒューズ回路２１０は、パーシャルリフレッシュの対象メモリセル群を設定するための回路である。判定回路２２０は、リフレッシュアドレス発生回路１３０から順次出力されるリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が対象メモリセル群を指定しているか否かを判定するための回路である。
【００５１】
判定回路２２０には、第２のチップセレクト信号ＣＳ２と、リフレッシュアドレスを構成する上位３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０と、ヒューズ回路２１０からの３つのヒューズ信号ＦＳ１〜ＦＳ３と、が供給されており、リフレッシュイネーブル信号＃ＲＦＥを出力する。
【００５２】
第２のチップセレクト信号ＣＳ２がアクティブである場合（オペレーションサイクルおよびスタンバイ状態）には、判定回路２２０は、リフレッシュイネーブル信号＃ＲＦＥをアクティブ（Ｌレベル）に設定する。このとき、ＯＲゲート１５０は、原リフレッシュ実施信号発生回路１４０から供給された原リフレッシュ実施信号＃ＲＦ０をリフレッシュ実施信号＃ＲＦとしてそのまま出力する。
【００５３】
第２のチップセレクト信号ＣＳ２が非アクティブである場合（パワーダウン状態）には、判定回路２２０は、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０に応じてリフレッシュイネーブル信号＃ＲＦＥの信号レベルを設定する。具体的には、判定回路２２０は、順次生成されるリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が、ヒューズ信号ＦＳ１〜ＦＳ３によって特定される対象メモリセル群を指定しているか否かを、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０を用いて判定する。このように、一部のアドレスビットのみを用いれば、判定回路２２０は、比較的容易に判定を行うことができる。そして、判定回路２２０は、対象メモリセル群が指定されていると判定する場合には、リフレッシュイネーブル信号＃ＲＦＥをアクティブに設定し、対象メモリセル群が指定されていないと判定する場合には、リフレッシュイネーブル信号＃ＲＦＥを非アクティブに設定する。したがって、対象メモリセル群が指定されている場合には、ＯＲゲート１５０は、原リフレッシュ実施信号発生回路１４０から供給された原リフレッシュ実施信号＃ＲＦ０をリフレッシュ実施信号＃ＲＦとしてそのまま出力する。一方、対象メモリセル群が指定されていない場合には、ＯＲゲート１５０は、リフレッシュ実施信号＃ＲＦを非アクティブに設定する。
【００５４】
行プリデコーダ８０（図４）は、外部アクセス実施信号＃ＥＸとリフレッシュ実施信号＃ＲＦのレベルに応じて、行アドレスＡ９〜Ａ２０とリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０とのうちの一方を選択して、行デコーダ２４に供給する。具体的には、行プリデコーダ８０は、外部アクセス実施信号＃ＥＸがアクティブの場合には、外部装置から供給された行アドレスＡ９〜Ａ２０を行デコーダ２４に供給する。一方、行プリデコーダ８０は、リフレッシュ実施信号＃ＲＦがアクティブの場合には、リフレッシュアドレス発生回路から供給されたリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を行デコーダ２４に供給する。行デコーダ２４は、行プリデコーダ８０から行アドレスＡ９〜Ａ２０またはリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が供給されているときに、各アドレスＡ９〜Ａ２０またはＲＦＡ９〜ＲＦＡ２０に従って選択される１本のワード線を活性化状態とする。
【００５５】
Ｃ．各動作状態におけるリフレッシュ動作：
図６は、オペレーションサイクルにおけるリフレッシュ動作を示すタイミングチャートである。オペレーションサイクルでは、第１のチップセレクト信号＃ＣＳ１（図６（ａ））がＬレベルに設定され、かつ、第２のチップセレクト信号ＣＳ２（図６（ｂ））がＨレベルに設定される。
【００５６】
図示するように、時刻ｔ１〜ｔ５では、アドレスＡ０〜Ａ２０（図６（ｃ））の変化に応じて、ＡＴＤ信号（図６（ｄ））の立ち上がりエッジが形成されている。そして、ＡＴＤ信号の立ち上がりエッジに応じて、外部アクセス実施信号＃ＥＸ（図６（ｅ））がＬレベル（アクティブ）に設定される。このとき、アドレスＡ０〜Ａ２０で指定されるメモリセルに対し、外部アクセスが実行される。
【００５７】
時刻ｔ２から始まる第２のサイクルの途中において、リフレッシュタイミング信号ＲＦＴＭ（図６（ｆ））が立ち上がっている。リフレッシュタイミング信号ＲＦＴＭがＨレベルに設定された後の時刻ｔ３において、ＡＴＤ信号が立ち上がると、これに応じてリフレッシュ要求信号ＲＦＲＥＱ（図６（ｇ））が立ち上がる。そして、リフレッシュ要求信号ＲＦＲＥＱの立ち上がりエッジに応じて、原リフレッシュ実施信号＃ＲＦ０（図６（ｈ））がＬレベル（アクティブ）に設定される。前述のように、オペレーションサイクルでは、リフレッシュイネーブル信号＃ＲＦＥ（図６（ｉ））はＬレベル（アクティブ）に設定されているため、原リフレッシュ信号＃ＲＦ０がＬレベルになると、リフレッシュ実施信号＃ＲＦ（図６（ｊ））もＬレベル（アクティブ）に設定される。このとき、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０（図６（ｋ））で指定されるメモリセル（ここでは、ｎ行目のメモリセル）に対し、リフレッシュが実行される。原リフレッシュ実施信号＃ＲＦ０が所定期間経過後にＨレベル（非アクティブ）に戻ると、リフレッシュ要求信号ＲＦＲＥＱもＬレベル（非アクティブ）に戻る。そして、リフレッシュ要求信号ＲＦＲＥＱのＨレベルからＬレベルへの変化に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値が”ｎ＋１”にインクリメントされる。また、リフレッシュ要求信号ＲＦＲＥＱがＬレベル（非アクティブ）に戻ると、換言すれば、リフレッシュが完了すると、時刻ｔ３から始まる第３のサイクル内で外部アクセス実施信号＃ＥＸがＬレベルに設定され、アドレスＡ０〜Ａ２０で指定されるメモリセルに対し、外部アクセスが実行される。
【００５８】
図７は、スタンバイ状態におけるリフレッシュ動作を示すタイミングチャートである。図７（ａ）〜（ｋ）は、それぞれ図６（ａ）〜（ｋ）に対応する。スタンバイ状態では、第１のチップセレクト信号＃ＣＳ１がＨレベルに変更されている。
【００５９】
スタンバイ状態では、外部アクセスは実行されない。具体的には、アドレスＡ０〜Ａ２０の変化は発生せず、ＡＴＤ信号はＬレベルのまま維持される。そして、外部アクセス実施信号＃ＥＸはＨレベル（非アクティブ）のまま維持される。
【００６０】
時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭが立ち上がると、直ちにリフレッシュ要求信号ＲＦＲＥＱが立ち上がる。そして、リフレッシュ要求信号ＲＦＲＥＱの立ち上がりエッジに応じて、原リフレッシュ実施信号＃ＲＦ０がＬレベル（アクティブ）に設定される。前述のように、スタンバイ状態では、リフレッシュイネーブル信号＃ＲＦＥはＬレベル（アクティブ）に設定されているため、原リフレッシュ実施信号＃ＲＦ０がＬレベルになると、リフレッシュ実施信号＃ＲＦもＬレベル（アクティブ）に設定される。このとき、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０で指定されるメモリセル（ここでは、ｎ行目のメモリセル）に対し、リフレッシュが実行される。原リフレッシュ実施信号＃ＲＦ０が所定期間経過後にＨレベル（非アクティブ）に戻ると、リフレッシュ要求信号ＲＦＲＥＱもＬレベル（非アクティブ）に戻る。そして、リフレッシュ要求信号ＲＦＲＥＱのＨレベルからＬレベルへの変化に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値が”ｎ＋１”にインクリメントされる。
【００６１】
図８は、パワーダウン状態におけるリフレッシュ動作を示すタイミングチャートである。図８（ａ）〜（ｋ）は、それぞれ図７（ａ）〜（ｋ）に対応する。パワーダウン状態では、第２のチップセレクト信号ＣＳ２（図８（ｂ））がＬレベルに変更されている。
【００６２】
パワーダウン状態における動作は、図７に示すスタンバイ状態における動作とほぼ同じであるが、メモリセルアレイ内の一部の対象メモリセル群に対してのみ、リフレッシュが実行される。なお、図８では、ｎ行目のメモリセルは、対象メモリセル群を構成するが、（ｎ＋１）行目および（ｎ＋２）行目のメモリセルは、対象メモリセル群を構成しない場合を示している。
【００６３】
時刻ｔ３１においてリフレッシュタイミング信号ＲＦＴＭが立ち上がったときの動作は、図７の時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭが立ち上がったときの動作と同様である。ただし、リフレッシュ要求信号ＲＦＲＥＱのＨレベルからＬレベルへの変化に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値が”ｎ＋１”に変更されると、リフレッシュイネーブル信号＃ＲＦＥはＨレベル（非アクティブ）に変更される。これは、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値”ｎ”は対象メモリセル群を指定しているが、値”ｎ＋１”は対象メモリセル群を指定していないためである。
【００６４】
時刻ｔ３２においてリフレッシュタイミング信号ＲＦＴＭが立ち上がると、直ちにリフレッシュ要求信号ＲＦＲＥＱが立ち上がる。そして、リフレッシュ要求信号ＲＦＲＥＱの立ち上がりエッジに応じて、原リフレッシュ実施信号＃ＲＦ０がＬレベル（アクティブ）に設定される。しかしながら、リフレッシュイネーブル信号＃ＲＦＥはＨレベル（非アクティブ）に変更されているため、リフレッシュ実施信号＃ＲＦは、Ｌレベル（アクティブ）に設定されず、Ｈレベルに維持される。このため、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０で指定されるメモリセル（ここでは、（ｎ＋１）行目のメモリセル）に対して、リフレッシュは実行されない。原リフレッシュ実施信号＃ＲＦ０が所定期間経過後にＨレベル（非アクティブ）に戻ると、リフレッシュ要求信号ＲＦＲＥＱもＬレベル（非アクティブ）に戻る。そして、リフレッシュ要求信号ＲＦＲＥＱのＨレベルからＬレベルへの変化に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値が”ｎ＋２”にインクリメントされる。
【００６５】
図６〜図８に示すように、メモリチップの動作状態に関わらず、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０は、リフレッシュ要求信号ＲＦＲＥＱに応じて順次生成され、原リフレッシュ実施信号＃ＲＦ０は、リフレッシュ要求信号ＲＦＲＥＱがアクティブに設定される毎に、アクティブ（Ｌレベル）に設定される。そして、リフレッシュイネーブル信号＃ＲＦＥは、オペレーションサイクルおよびスタンバイ状態では、常にアクティブ（Ｌレベル）に設定されるが、パワーダウン状態では、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が対象メモリセル群を指定している場合にのみ、アクティブに設定される。この結果、リフレッシュコントローラ７０は、パワーダウン状態において、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が対象メモリセル群を指定している場合にのみ、リフレッシュ実施信号＃ＲＦをアクティブ（Ｌレベル）に設定し、対象メモリセル群に対してのみリフレッシュを実行させることができる。
【００６６】
Ｄ．パーシャルリフレッシュのための回路構成および動作：
図９は、図５のヒューズ回路２１０および判定回路２２０の内部構成を示すブロック図である。
【００６７】
前述のように、ヒューズ回路２１０では、パーシャルリフレッシュの対象メモリセル群が設定される。図１０は、対象メモリセル群の候補を示す説明図である。図示するように、本実施例では、パーシャルリフレッシュの対象メモリセル群として、６種類の候補のうちのいずれかを選択することができる。具体的には、（１）ボトム４Ｍビット，（２）ボトム８Ｍビット，（３）ボトム１６Ｍビット，（４）トップ１６Ｍビット，（５）トップ８Ｍビット，（６）トップ４Ｍビットのいずれかを対象メモリ群として選択可能である。ここで、ボトム４Ｍビットのメモリセル群は、リフレッシュアドレスを構成する上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がＬレベルに設定される場合に相当する。ボトム８Ｍビットのメモリセル群は、上位の２つのアドレスビットＲＦＡ１９〜ＲＦＡ２０がＬレベルに設定される場合に相当する。ボトム１６Ｍビットのメモリセル群は、最上位の１つのアドレスビットＲＦＡ２０がＬレベルに設定される場合に相当する。逆に、トップ４Ｍビットのメモリセル群は、リフレッシュアドレスを構成する上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がＨレベルに設定される場合に相当する。トップ８Ｍビットのメモリセル群は、上位の２つのアドレスビットＲＦＡ１９〜ＲＦＡ２０がＨレベルに設定される場合に相当する。トップ１６Ｍビットのメモリセル群は、最上位の１つのアドレスビットＲＦＡ２０がＨレベルに設定される場合に相当する。
【００６８】
ヒューズ回路２１０（図９）は、３つのヒューズＦＲ１〜ＦＲ３を含んでおり、各ヒューズが切断されているか否かを示す３つのヒューズ信号ＦＳ１〜ＦＳ３を出力する。ヒューズが切断されている場合には、ヒューズ信号はＨレベルに設定され、ヒューズが切断されていない場合には、ヒューズ信号はＬレベルに設定される。なお、初期設定では、３つのヒューズＦＲ１〜ＦＲ３は、いずれも切断されていない。ユーザは、３つのヒューズを選択的に切断することによって、上記の６種類の候補のうちのいずれかを対象メモリセル群として設定することができる。
【００６９】
図１１は、図１０に示す６種類の対象メモリセル群の候補に対応する３つのヒューズＦＲ１〜ＦＲ３の設定を示す説明図である。図示するように、第１および第２のヒューズＦＲ１，ＦＲ２は、対象メモリセル群の容量を設定するために使用される。具体的には、４Ｍビットに設定する場合には、第１のヒューズＦＲ１が切断され、第２のヒューズＦＲ２は切断されない。８Ｍビットに設定する場合には、第１のヒューズＦＲ１は切断されず、第２のヒューズＦＲ２が切断される。１６Ｍビットに設定する場合には、２つのヒューズＦＲ１，ＦＲ２の双方が切断される。第３のヒューズＦＲ３は、対象メモリセル群をトップ領域またはボトム領域に設定するために使用される。具体的には、トップ領域に設定する場合には、第３のヒューズＦＲ３は切断され、ボトム領域に設定する場合には、第３のヒューズＦＲ３は切断されない。
【００７０】
なお、第１および第２のヒューズＦＲ１，ＦＲ２の双方が切断されていない場合には、第３のヒューズＦＲ３が切断されているか否かに関わらず、パワーダウン状態において、メモリセルアレイ内のすべてのメモリセル（３２Ｍビット）をリフレッシュの対象とすることができる。
【００７１】
判定回路２２０（図９）は、ヒューズ回路２１０の設定内容をデコードするためのデコーダ２３０と、デコードされた情報に基づいてリフレッシュイネーブル信号＃ＲＦＥを出力するためのリフレッシュイネーブル信号発生回路２４０と、を備えている。
【００７２】
デコーダ２３０（図９）は、ＯＲゲート２３２と、インバータ２３３およびＡＮＤゲート２３４と、ＥｘＯＲゲート２３６と、を備えている。
【００７３】
ＯＲゲート２３２には、第１および第２のヒューズ信号ＦＳ１，ＦＳ２が供給されており、パーシャルイネーブル信号ＰＤＥを出力する。図１１に示すように、パーシャルイネーブル信号ＰＤＥは、２つのヒューズＦＲ１，ＦＲ２のうちのいずれかが切断されている場合、換言すれば、メモリセルアレイ内の一部のメモリセルが対象メモリセル群として設定された場合には、Ｈレベルに設定される。
【００７４】
ＡＮＤゲート２３４には、第１のヒューズ信号ＦＳ１と、インバータ２３３によって信号レベルが反転された第２のヒューズ信号ＦＳ２と、が供給されており、第１の制御信号ＣＮＴ１を出力する。ＥｘＯＲゲート２３６には、第１および第２のヒューズ信号ＦＳ１，ＦＳ２が供給されており、第２の制御信号ＣＮＴ２を出力する。図１１に示すように、第１の制御信号ＣＮＴ１は、対象メモリセル群の容量が４Ｍビットに設定された場合に、Ｈレベルに設定される。換言すれば、第１の制御信号ＣＮＴ１は、対象メモリセル群の容量が８Ｍビットまたは１６Ｍビットに設定された場合には、Ｌレベルに設定される。また、第２の制御信号ＣＮＴ２は、対象メモリセル群の容量が４Ｍビットまたは８Ｍビットに設定された場合に、Ｈレベルに設定される。換言すれば、第２の制御信号ＣＮＴ２は、対象メモリセル群の容量が１６Ｍビットに設定された場合には、Ｌレベルに設定される。
【００７５】
リフレッシュイネーブル信号発生回路２４０（図９）は、３つの選択反転回路２５１〜２５３と、２つのＮＡＮＤゲート２６１，２６２と、インバータ２６３と、４入力ＡＮＤゲート２７０と、ＮＯＲゲート２８０と、を備えている。
【００７６】
３つの選択反転回路２５１〜２５３には、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を構成する上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がそれぞれ供給されている。また、３つの選択反転回路２５１〜２５３には、第３のヒューズ信号ＦＳ３が共通に供給されている。第３のヒューズ信号ＦＳ３がＨレベルに設定された場合（すなわち対象メモリセル群がトップ領域に設定された場合）には、各選択反転回路２５１〜２５３は、各アドレスビットＲＦＡ１８〜ＲＦＡ２０の信号レベルを反転させて出力する。一方、第３のヒューズ信号ＦＳ３がＬレベルに設定された場合（すなわち対象メモリセル群がボトム領域に設定された場合）には、各選択反転回路２５１〜２５３は、各アドレスビットＲＦＡ１８〜ＲＦＡ２０をそのまま出力する。なお、この説明から分かるように、各選択反転回路２５１〜２５３は、例えば、ＥＸＯＲゲートで構成することができる。
【００７７】
第１のＮＡＮＤゲート２６１には、第１の制御信号ＣＮＴ１と第１の選択反転回路２５１からの出力信号Ｑ１とが供給されており、第１の対象選択信号ＴＳ１を出力する。第２のＮＡＮＤゲート２６２には、第２の制御信号ＣＮＴ２と第２の選択反転回路２５２からの出力信号Ｑ２とが供給されており、第２の対象選択信号ＴＳ２を出力する。インバータ２６３には、第３の選択反転回路２５３から出力信号Ｑ３が供給されており、第３の対象選択信号ＴＳ３を出力する。
【００７８】
４入力ＡＮＤゲート２７０には、パーシャルイネーブル信号ＰＤＥと３つの対象選択信号ＴＳ１〜ＴＳ３とが供給されており、４つの信号に応じて対象指定信号ＴＭを出力する。ＮＯＲゲート２８０には、第２のチップセレクト信号ＣＳ２と対象指定信号ＴＭとが供給されており、リフレッシュイネーブル信号＃ＲＦＥを出力する。
【００７９】
図１２〜図１７は、パワーダウン状態における対象メモリセル群に応じたリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。具体的には、図１２，図１３，図１４は、それぞれ、対象メモリセル群がボトム４Ｍビット，８Ｍビット，１６Ｍビットに設定されたときの動作を示す。図１５，図１６，図１７は、それぞれ、対象メモリセル群がトップ１６Ｍビット，８Ｍビット，４Ｍビットに設定されたときの動作を示す。
【００８０】
対象メモリセル群がボトム４Ｍビットに設定された場合（図１２）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＬレベルに設定されており、２つの制御信号ＣＮＴ１，ＣＮＴ２は共にＨレベルに設定されている。このため、３つの対象選択信号ＴＳ１〜ＴＳ３（図１２（ｄ）〜（ｆ））は、それぞれ、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０（図１２（ａ）〜（ｃ））を反転させた信号となる。また、この場合には、パーシャルイネーブル信号ＰＤＥはＨレベルに設定されており、第２のチップセレクト信号ＣＳ２はＬレベルに設定されている。このため、リフレッシュイネーブル信号＃ＲＦＥ（図１２（ｇ））は、３つの対象選択信号ＴＳ１〜ＴＳ３がＨレベルの場合にのみ、換言すれば、上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がすべてＬレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８１】
対象メモリセル群がボトム８Ｍビットに設定された場合（図１３）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＬレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２はそれぞれＬレベルとＨレベルとに設定される。このため、第１の対象選択信号ＴＳ１は、Ｈレベルに設定され、第２および第３の対象選択信号ＴＳ２，ＴＳ３は、それぞれ、２つのアドレスビットＲＦＡ１９，ＲＦＡ２０を反転させた信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、上位の２つのアドレスビットＲＦＡ１９，ＲＦＡ２０の双方がＬレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８２】
対象メモリセル群がボトム１６Ｍビットに設定される場合（図１４）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＬレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２は共にＬレベルに設定される。このため、第１および第２の対象選択信号ＴＳ１，ＴＳ２は、Ｈレベルに設定され、第３の対象選択信号ＴＳ３は、アドレスビットＲＦＡ２０を反転させた信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、最上位の１つのアドレスビットＲＦＡ２０がＬレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８３】
対象メモリセル群がトップ１６Ｍビットに設定される場合（図１５）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＨレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２は共にＬレベルに設定される。このため、第１および第２の対象選択信号ＴＳ１，ＴＳ２は、Ｈレベルに設定され、第３の対象選択信号ＴＳ３は、アドレスビットＲＦＡ２０と同じ信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、最上位の１つのアドレスビットＲＦＡ２０がＨレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８４】
対象メモリセル群がトップ８Ｍビットに設定される場合（図１６）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＨレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２はそれぞれＬレベルとＨレベルとに設定される。このため、第１の対象選択信号ＴＳ１は、Ｈレベルに設定され、第２および第３の対象選択信号ＴＳ２，ＴＳ３は、それぞれ、２つのアドレスビットＲＦＡ１９，ＲＦＡ２０と同じ信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、上位の２つのアドレスビットＲＦＡ１９，ＲＦＡ２０の双方がＨレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８５】
対象メモリセル群がトップ４Ｍビットに設定される場合（図１７）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＨレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２は共にＨレベルに設定される。このため、３つの対象選択信号ＴＳ１〜ＴＳ３は、それぞれ、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０と同じ信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がすべてＨレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８６】
図１２〜図１７から分かるように、第１の対象選択信号ＴＳ１は、対象メモリセル群を８Ｍビットまたは１６Ｍビットに設定するための信号である。第２の対象選択信号ＴＳ２は、対象メモリセル群を１６Ｍビットに設定するための信号である。また、第３の対象選択信号ＴＳ３は、対象メモリセル群をトップ領域またはボトム領域に設定するための信号である。
【００８７】
このようにして、リフレッシュイネーブル信号発生回路２４０は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が、対象メモリセル群を指定する場合にのみ、リフレッシュイネーブル信号＃ＲＦＥをアクティブ（Ｌレベル）に設定することができる。
【００８８】
以上説明したように、本実施例のメモリチップ１００では、リフレッシュコントローラ７０は、メモリセルアレイ内の一部の対象メモリセル群を設定するためのヒューズ回路２１０と、メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号ＲＦＴＭを発生させるリフレッシュタイマ１１０と、リフレッシュタイミング信号に応じて、メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を順次発生させるリフレッシュアドレス発生回路１３０と、リフレッシュアドレス発生回路から順次出力される注目リフレッシュアドレスが対象メモリセル群を指定しているか否かを判定するための判定回路２２０と、を備えている。そして、リフレッシュコントローラ７０は、パーシャルリフレッシュモードにおいて、注目リフレッシュアドレスが対象メモリセル群を指定していると判定された場合に、注目リフレッシュアドレスに基づいてリフレッシュ動作を実行する。この構成によって、リフレッシュコントローラ７０は、設定された一部の対象メモリセル群に対してのみリフレッシュ動作を実行することができる。このようにすれば、メモリセルアレイ内のすべてのメモリセルをリフレッシュの対象とする場合と比較して、リフレッシュ動作に起因する消費電力を低減することが可能となる。
【００８９】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００９０】
（１）上記実施例では、判定回路２２０は、デコーダ２３０を備えているが、デコーダは省略可能である。この場合には、各ヒューズは、リフレッシュアドレスを構成する各アドレスビットに対応付けられていればよい。このとき、ヒューズの数に応じて、対象メモリセル群の容量が特定され、各ヒューズの切断の有無に応じて、対象メモリセル群の領域が変更され得る。具体的には、３つのヒューズＦＲ１〜ＦＲ３は、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０にそれぞれ対応付けられる。このとき、対象メモリセル群の容量は、４Ｍビットに設定される。そして、３つのヒューズＦＲ１〜ＦＲ３がすべて切断されたときには、対象メモリセル群はトップ４Ｍビットに設定され、３つのヒューズＦＲ１〜ＦＲ３がすべて切断されていないときには、対象メモリセル群はボトム４Ｍビットに設定される。また、３つのヒューズＦＲ１〜ＦＲ３のうちのいずれか１つまたは２つが切断されたときには、対象メモリセル群は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の最大値または最小値に対応するメモリセルを含まない４Ｍビット領域に設定される。
【００９１】
一般には、リフレッシュアドレス判定部は、リフレッシュアドレス発生部から順次出力される注目リフレッシュアドレスが対象メモリセル群を指定しているか否かを判定すればよい。
【００９２】
（２）上記実施例では、ヒューズ回路２１０は、３つのヒューズＦＲ１〜ＦＲ３を備えているが、ヒューズ回路は、少なくとも１つのヒューズを備えていればよい。このように、ヒューズ回路を用いる場合には、ヒューズを切断するか否かによって、対象メモリセル群を比較的簡単に設定することができるという利点がある。
【００９３】
また、上記実施例では、ヒューズ回路２１０が用いられているが、これに代えて、外部装置（制御装置）から対象メモリセル群を設定するための設定信号（すなわちヒューズ信号ＦＳ１〜ＦＳ３に相当する）を受け取り、これを判定回路２２０に供給するためのバッファや記憶部などが用いられていてもよい。なお、この場合には、対象メモリセル群を容易に変更可能であるため、オペレーションサイクルにおいて、パーシャルリフレッシュモードに従ったリフレッシュを実行することができる。例えば、オペレーションサイクルにおいて、保持すべきデータ量が少ない場合には、メモリセルアレイ内の保持すべきデータが格納される一部のメモリセル群に対してのみ、リフレッシュ動作を実行すればよい。
【００９４】
一般には、リフレッシュ制御部は、メモリセルアレイ内の一部の対象メモリセル群を設定するための対象メモリセル群設定部を備えていればよい。
【００９５】
（３）上記実施例では、対象メモリセル群は、６種類の候補の中から選択されているが、少なくとも２種類以上の候補の中から選択されることが好ましい。
【００９６】
具体的には、対象メモリセル群は、同じ容量かつ異なる領域を有する２以上の候補の中から選択されていてもよい。例えば、ボトム１６Ｍビットとトップ１６Ｍビットとの２つの候補の中から、いずれかを選択するようにしてもよい。また、対象メモリセル群は、異なる容量かつ異なる領域を有する２以上の候補の中から選択されていてもよい。例えば、ボトム８Ｍビットとボトム１６Ｍビットとの２つの候補の中から、いずれかを選択するようにしてもよい。このようにすれば、用途に適した対象メモリセル群を設定することが可能となる。一般には、対象メモリセル群設定部は、複数の候補の中から対象メモリセル群を選択できることが好ましい。
【００９７】
ただし、対象メモリセル群は１種類（例えば、ボトム１６Ｍビット）だけに特定されていてもよい。
【図面の簡単な説明】
【図１】本発明の実施例としてのメモリチップ１００の端子の構成を示す説明図である。
【図２】２つのチップセレクト信号＃ＣＳ１，ＣＳ２の信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。
【図３】メモリチップ１００の動作の概要を示すタイミングチャートである。
【図４】メモリチップ１００内部の全体構成を示すブロック図である。
【図５】リフレッシュコントローラ７０の内部構成を示すブロック図である。
【図６】オペレーションサイクルにおけるリフレッシュ動作を示すタイミングチャートである。
【図７】スタンバイ状態におけるリフレッシュ動作を示すタイミングチャートである。
【図８】パワーダウン状態におけるリフレッシュ動作を示すタイミングチャートである。
【図９】図５のヒューズ回路２１０および判定回路２２０の内部構成を示すブロック図である。
【図１０】対象メモリセル群の候補を示す説明図である。
【図１１】図１０に示す６種類の対象メモリセル群の候補に対応する３つのヒューズＦＲ１〜ＦＲ３の設定を示す説明図である。
【図１２】対象メモリセル群がボトム４Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１３】対象メモリセル群がボトム８Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１４】対象メモリセル群がボトム１６Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１５】対象メモリセル群がトップ１６Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１６】対象メモリセル群がトップ８Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１７】対象メモリセル群がトップ４Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【符号の説明】
２０…メモリブロック
２２…メモリセルアレイ
２４…行デコーダ
２６…列デコーダ
２８…ゲート
３０…アドレスバッファ
４０…データ入出力バッファ
５０…アドレス遷移検出回路（ＡＴＤ回路）
６０…外部アクセスコントローラ
７０…リフレッシュコントローラ
８０…行プリデコーダ
１００…メモリチップ
１１０…リフレッシュタイマ
１２０…リフレッシュ要求信号発生回路
１３０…リフレッシュアドレス発生回路
１４０…原リフレッシュ実施信号発生回路
１５０…ＯＲゲート
２１０…ヒューズ回路
２２０…判定回路
２３０…デコーダ
２３２…ＯＲゲート
２３３…インバータ
２３４…ＡＮＤゲート
２３６…ＥｘＯＲゲート
２４０…リフレッシュイネーブル信号発生回路
２５１〜２５３…選択反転回路
２６１，２６２…ＮＡＮＤゲート
２６３…インバータ
２８０…ＮＯＲゲート
ＦＲ１〜ＦＲ３…ヒューズ
【発明の属する技術分野】
この発明は、半導体メモリ装置内のワード線の活性化制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含むメモリセルアレイを備えているとともに、リフレッシュ制御部を内蔵しており、リフレッシュ動作を内部で実行している。このため、擬似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに擬似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような擬似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
なお、疑似ＳＲＡＭについては、例えば、本願出願人によって開示された特許文献１に記載されている。
【特許文献１】
特開２００２−７４９４６号公報
【０００５】
【発明が解決しようとする課題】
ところで、擬似ＳＲＡＭは、通常動作状態や省電力状態などの複数の動作状態を採り得る。省電力状態では、外部装置からのアクセスは禁止され、内部でリフレッシュ動作が実行されるのみである。このため、省電力状態での消費電力は、比較的低い。
【０００６】
しかしながら、省電力状態におけるリフレッシュ動作に起因する消費電力をさらに低減したいという要望があった。
【０００７】
この発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置のリフレッシュ動作に起因する消費電力を低減することのできる技術を提供することを目的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明の装置は、半導体メモリ装置であって、
ダイナミック型のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイのリフレッシュ動作を実行するためのリフレッシュ制御部と、
を備え、
前記リフレッシュ制御部は、前記メモリセルアレイ内の一部の対象メモリセル群のリフレッシュ動作を実行するためのパーシャルリフレッシュモードを有し、
前記リフレッシュ制御部は、
前記対象メモリセル群を設定するための対象メモリセル群設定部と、
前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生させるリフレッシュタイミング信号発生部と、
前記リフレッシュタイミング信号に応じて、前記メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスを順次発生させるリフレッシュアドレス発生部と、
前記リフレッシュアドレス発生部から順次出力される注目リフレッシュアドレスが前記対象メモリセル群を指定しているか否かを判定するためのリフレッシュアドレス判定部と、
を備え、
前記リフレッシュ制御部は、前記パーシャルリフレッシュモードにおいて、前記注目リフレッシュアドレスが前記対象メモリセル群を指定していると判定された場合には、前記注目リフレッシュアドレスに基づいてリフレッシュ動作を実行することを特徴とする。
【０００９】
この装置では、順次発生する注目リフレッシュアドレスが対象メモリセル群を指定しているか否かが判定され、指定していると判定された場合にのみ、注目リフレッシュアドレスに基づいてリフレッシュ動作が実行される。したがって、対象メモリセル群に対してのみリフレッシュ動作を実行することができ、この結果、リフレッシュ動作に起因する消費電力を低減することが可能となる。
【００１０】
上記の装置において、
前記対象メモリセル群設定部は、少なくとも１つのヒューズを備えるようにしてもよい。
【００１１】
こうすれば、ヒューズを切断するか否かによって、対象メモリセル群を比較的簡単に設定することができる。
【００１２】
上記の装置において、
前記対象メモリセル群設定部は、複数の候補の中から前記対象メモリセル群を選択可能であることが好ましい。
【００１３】
上記の装置において、
前記複数の候補は、同じ容量かつ異なる領域を有する少なくとも２つのメモリセル群を含むようにしてもよい。
【００１４】
また、上記の装置において、
前記複数の候補は、異なる容量かつ異なる領域を有する少なくとも２つのメモリセル群を含むようにしてもよい。
【００１５】
こうすれば、用途に適した対象メモリセル群を設定することが可能となる。
【００１６】
上記の装置において、
前記リフレッシュアドレスは、複数ビットで構成されており、
前記リフレッシュアドレス判定部には、前記複数ビットのうちの一部のビットのみが供給されているようにしてもよい。
【００１７】
こうすれば、リフレッシュアドレス判定部は、一部のビットのみを用いて、容易に判定を行うことができる。
【００１８】
また、本発明の方法は、ダイナミック型のメモリセルを有するメモリセルアレイを備える半導体メモリ装置において、前記メモリセルアレイ内の一部の対象メモリセル群のリフレッシュ動作を実行するためのリフレッシュ制御方法であって、
（ａ）前記対象メモリセル群を設定する工程と、
（ｂ）メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生させる工程と、
（ｃ）前記リフレッシュタイミング信号に応じて、前記メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスを順次発生させる工程と、
（ｄ）前記工程（ｃ）において順次発生する注目リフレッシュアドレスが前記対象メモリセル群を指定しているか否かを判定する工程と、
（ｅ）前記工程（ｄ）において、前記注目リフレッシュアドレスが前記対象メモリセル群を指定していると判定された場合には、前記注目リフレッシュアドレスに基づいてリフレッシュ動作を実行する工程と、
を備えることを特徴とする。
【００１９】
この方法を用いる場合にも、本発明の装置を用いる場合と同様の作用・効果を奏し、リフレッシュ動作に起因する消費電流を低減することが可能となる。
【００２０】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置と制御装置とを備えた半導体メモリシステム、半導体メモリ装置のリフレッシュ制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．メモリチップの端子構成と動作状態の概要：
Ｂ．メモリチップ内部の全体構成：
Ｃ．各動作状態におけるリフレッシュ動作：
Ｄ．パーシャルリフレッシュのための回路構成および動作：
【００２２】
Ａ．メモリチップの端子構成と動作状態の概要：
図１は、本発明の実施例としてのメモリチップ１００の端子の構成を示す説明図である。メモリチップ１００は、以下のような端子を有している。
【００２３】
Ａ０〜Ａ２０：アドレス入力端子（２１本），
＃ＣＳ１：第１のチップセレクト入力端子，
ＣＳ２：第２のチップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２４】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ２０と入出力データ端子ＩＯ０〜ＩＯ１５とはそれぞれ複数本設けられているが、図１では簡略化して描かれている。
【００２５】
このメモリチップ１００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１００には、リフレッシュタイマ１１０を含むリフレッシュコントローラが内蔵されている。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２６】
メモリチップ１００の内部には、入力されたアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路５０が設けられている。そして、メモリチップ１００内の回路は、アドレス遷移検出回路５０から供給されるアドレス遷移信号に基づいて動作する。例えば、外部アクセスと内部リフレッシュとの調停は、アドレス遷移信号に基づいて行われる。なお、以下の説明では、アドレス遷移検出回路５０を「ＡＴＤ回路」と呼び、アドレス遷移信号を「ＡＴＤ信号」と呼ぶ。
【００２７】
図１に示す２つのチップセレクト信号＃ＣＳ１，ＣＳ２は、メモリチップ１００の動作状態を制御するための信号である。図２は、２つのチップセレクト信号＃ＣＳ１，ＣＳ２の信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２８】
第１のチップセレクト信号＃ＣＳ１がＬレベル（アクティブ）で第２のチップセレクト信号ＣＳ２がＨレベル（アクティブ）のときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」と呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２９】
第１のチップセレクト信号＃ＣＳ１がＨレベルで第２のチップセレクト信号ＣＳ２がＨレベルのときは、メモリチップ１００はスタンバイ状態に設定される。スタンバイ状態では、外部アクセスの実行が禁止されるため、すべてのワード線は非活性状態とされる。ただし、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００３０】
第１のチップセレクト信号＃ＣＳ１がＨレベルで第２のチップセレクト信号ＣＳ２がＬレベルのときは、メモリチップ１００はパワーダウン状態（「スヌーズ状態」とも呼ばれる）に設定される。パワーダウン状態では、リフレッシュ動作に必要な回路以外は停止している。パワーダウン状態での消費電力は極めて低いので、メモリ内のデータのバックアップに適している。
【００３１】
リフレッシュ動作は、オペレーションサイクルでは第１のリフレッシュモードに従って実行され、スタンバイ状態では第２のリフレッシュモードに従って実行され、パワーダウン状態では第３のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ１１０がリフレッシュタイミング信号を発生した後に、ＡＴＤ信号に同期してリフレッシュ動作が開始される。第２および第３のリフレッシュモードでは、リフレッシュタイマ１１０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。ただし、第２のリフレッシュモードは、すべてのメモリセルをリフレッシュ対象とするが、第３のリフレッシュモードは、一部のメモリセルのみをリフレッシュ対象とする。なお、第３のリフレッシュモードは、パーシャルリフレッシュモードとも呼ばれる。第２および第３のリフレッシュモードでのリフレッシュ動作はＡＴＤ信号と非同期に行われるので、アドレスＡ０〜Ａ２０の入力は不要である。このように、メモリチップ１００は、３つの動作状態のそれぞれに適したリフレッシュモードに従ってリフレッシュを実行する。これらの３つのリフレッシュモードに従ったリフレッシュ動作の詳細については後述する。
【００３２】
図１に示すアドレスＡ０〜Ａ２０は、２１ビットであり、２Ｍワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ２０の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。この説明からも分かるように、メモリチップ１００は、３２Ｍビットのメモリセルを有している。
【００３３】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００３４】
図３は、メモリチップ１００の動作の概要を示すタイミングチャートである。図２に示す３つの動作状態（オペレーション、スタンバイ、パワーダウン）のいずれであるかは、２つのチップセレクト信号＃ＣＳ１，ＣＳ２の変化に応じて、随時判断される。図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ２０の変化の最短周期）は、このメモリチップ１００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３５】
図３の４番目のサイクルでは、第１のチップセレクト信号＃ＣＳ１がＨレベルに立ち上がっているので、メモリチップ１００はスタンバイ状態に設定される。５番目のサイクルでは、さらに、第２のチップセレクト信号ＣＳ２がＬレベルに下がっているので、メモリチップ１００はパワーダウン状態に設定される。なお、図３（ａ）に示すように、アドレスＡ０〜Ａ２０が変化しない場合には、ＡＴＤ信号は生成されない。
【００３６】
Ｂ．メモリチップ内部の全体構成：
図４は、メモリチップ１００内部の全体構成を示すブロック図である。メモリチップ１００は、メモリブロック２０と、アドレスバッファ３０と、データ入出力バッファ４０と、を備えている。
【００３７】
メモリブロック２０は、メモリセルアレイ２２と、行デコーダ２４と、列デコーダ２６と、ゲート２８と、を備えている。メモリセルアレイ２２の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ２２は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。行デコーダ２４は、行ドライバを含んでおり、供給される行アドレスに従ってメモリセルアレイ２２内の複数本のワード線のうちの１本を選択して活性化する。列デコーダ２６は、列ドライバを含んでおり、供給される列アドレスに従ってメモリセルアレイ２２の複数組のビット線対のうちの１ワード（１６ビット）分のビット線対を同時に選択する。また、ゲート２８は、読み出し回路や書き込み回路を含んでおり、データ入出力バッファ４０とメモリセルアレイ２２と間のデータのやり取りを可能とする。なお、メモリブロック２０内には、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００３８】
アドレスバッファ３０は、外部装置から与えられた２１ビットのアドレスＡ０〜Ａ２０を他の内部回路に供給する回路である。下位の９ビットのアドレスＡ０〜Ａ８は列アドレスとして用いられ、上位の１２ビットのアドレスＡ９〜Ａ２０は行アドレスとして用いられる。そして、列アドレスＡ０〜Ａ８と行アドレスＡ９〜Ａ２０とによって１ワード（１６ビット）分のメモリセルが選択される。選択されたメモリセルに対応する１ワード分のデータは、データ入出力バッファ４０を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、１つのアドレスＡ０〜Ａ２０を入力することにより、１ワード分のメモリセルに同時にアクセスすることが可能である。
【００３９】
メモリチップ１００は、さらに、ＡＴＤ（アドレス遷移検出）回路５０と、外部アクセスコントローラ６０と、リフレッシュコントローラ７０と、行プリデコーダ８０と、を備えている。
【００４０】
なお、メモリチップ１００は、図４に示す回路の他に、２つのチップセレクト信号＃ＣＳ１，ＣＳ２に従ってチップ内の回路の動作状態を制御するコントローラや、各種のイネーブル信号＃ＷＥ，＃ＯＥに応じて入出力状態を制御するコントローラなどを有しているが、図４では、図示の便宜上省略されている。
【００４１】
ＡＴＤ回路５０は、外部装置から供給された２１ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、図３（ａ）に示すようなパルス状のＡＴＤ信号を生成する。
【００４２】
外部アクセスコントローラ６０は、外部アクセス実施信号＃ＥＸを出力し、外部アクセスを制御する。リフレッシュコントローラ７０は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０とリフレッシュ実施信号＃ＲＦとを出力し、リフレッシュを制御する。オペレーションサイクルでは、２つのコントローラ６０，７０は、外部アクセスと内部リフレッシュとを調停する。この調停は、具体的には、外部アクセス実施信号＃ＥＸとリフレッシュ実施信号＃ＲＦとの信号レベルをそれぞれ設定することによって行われる。
【００４３】
外部アクセスコントローラ６０とリフレッシュコントローラ７０とには、第１のチップセレクト信号＃ＣＳ１とＡＴＤ信号とが供給されている。さらに、外部アクセスコントローラ６０には、リフレッシュコントローラ７０からリフレッシュ要求信号ＲＦＲＥＱが供給されている。また、リフレッシュコントローラ７０には、第２のチップセレクト信号ＣＳ２が供給されている。
【００４４】
外部アクセスコントローラ６０は、外部アクセスが要求されたときに、外部アクセス実施信号＃ＥＸを発生する。具体的には、外部アクセスコントローラ６０は、第１のチップセレクト信号＃ＣＳ１がアクティブである場合（オペレーションサイクル）には、外部アクセスが要求されていると判断する。そして、外部アクセスコントローラ６０は、ＡＴＤ信号の発生に応じて、外部アクセス実施信号＃ＥＸをアクティブに設定する。また、外部アクセスコントローラ６０は、ＡＴＤ信号が発生したときにリフレッシュが要求されている場合には、換言すれば、リフレッシュ要求信号ＲＦＲＥＱがアクティブである場合には、リフレッシュが完了した後に、外部アクセス実施信号＃ＥＸをアクティブに設定する。
【００４５】
リフレッシュコントローラ７０は、リフレッシュが要求されたときに、リフレッシュ実施信号＃ＲＦを発生する。図５は、リフレッシュコントローラ７０の内部構成を示すブロック図である。リフレッシュコントローラ７０は、リフレッシュタイマ１１０と、リフレッシュ要求信号発生回路１２０と、リフレッシュアドレス発生回路１３０と、原リフレッシュ実施信号発生回路１４０と、ヒューズ回路２１０と、判定回路２２０と、リフレッシュ実施信号出力回路として機能するＯＲゲート１５０と、を備えている。
【００４６】
リフレッシュタイマ１１０は、一定のリフレッシュ周期毎にリフレッシュタイミング信号ＲＦＴＭを発生する。なお、リフレッシュタイマ１１０は、例えば、リングオシレータによって構成される。リフレッシュ周期は、例えば約３２μｓに設定されている。
【００４７】
リフレッシュ要求信号発生回路１２０は、リフレッシュタイマ１１０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、リフレッシュ要求信号ＲＦＲＥＱを発生させる。リフレッシュ要求信号ＲＦＲＥＱは、リフレッシュ動作を開始すべきことを意味する。リフレッシュ要求信号発生回路１２０は、与えられる第１のチップセレクト信号＃ＣＳ１がアクティブである場合（オペレーションサイクル）には、リフレッシュタイミング信号ＲＦＴＭが発生した後に、与えられるＡＴＤ信号と同期して、リフレッシュ要求信号ＲＦＲＥＱをアクティブに設定する。また、リフレッシュ要求信号発生回路１２０は、第１のチップセレクト信号＃ＣＳ１が非アクティブである場合（スタンバイ状態およびパワーダウン状態）には、リフレッシュタイミング信号ＲＦＴＭが発生すると直ちにリフレッシュ要求信号ＲＦＲＥＱをアクティブに設定する。なお、リフレッシュ要求信号ＲＦＲＥＱは、リフレッシュアドレス発生回路１３０と、原リフレッシュ実施信号発生回路１４０と、に供給される。また、リフレッシュ要求信号ＲＦＲＥＱは、外部アクセスコントローラ６０にも供給される。
【００４８】
リフレッシュアドレス発生回路１３０は、リフレッシュが完了したときに、より具体的には、リフレッシュ要求信号ＲＦＲＥＱがアクティブから非アクティブに変化したときに、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値を１つインクリメントする。なお、リフレッシュアドレス発生回路１３０は、例えば、１２ビットのカウンタによって構成される。
【００４９】
原リフレッシュ実施信号発生回路１４０は、リフレッシュ要求信号ＲＦＲＥＱに応じて、原リフレッシュ実施信号＃ＲＦ０をアクティブに設定する。原リフレッシュ実施信号＃ＲＦ０は、所定期間経過後に、非アクティブに戻る。なお、原リフレッシュ実施信号＃ＲＦ０は、リフレッシュ要求信号発生回路１２０に供給されており、リフレッシュ要求信号発生回路１２０は、原リフレッシュ実施信号＃ＲＦ０が非アクティブに戻ると、リフレッシュ要求信号ＲＦＲＥＱを非アクティブに設定する。
【００５０】
ヒューズ回路２１０と判定回路２２０とは、パーシャルリフレッシュ、すなわち、メモリセルアレイ内の一部の対象メモリセル群に対してリフレッシュを実行するために設けられている。ヒューズ回路２１０は、パーシャルリフレッシュの対象メモリセル群を設定するための回路である。判定回路２２０は、リフレッシュアドレス発生回路１３０から順次出力されるリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が対象メモリセル群を指定しているか否かを判定するための回路である。
【００５１】
判定回路２２０には、第２のチップセレクト信号ＣＳ２と、リフレッシュアドレスを構成する上位３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０と、ヒューズ回路２１０からの３つのヒューズ信号ＦＳ１〜ＦＳ３と、が供給されており、リフレッシュイネーブル信号＃ＲＦＥを出力する。
【００５２】
第２のチップセレクト信号ＣＳ２がアクティブである場合（オペレーションサイクルおよびスタンバイ状態）には、判定回路２２０は、リフレッシュイネーブル信号＃ＲＦＥをアクティブ（Ｌレベル）に設定する。このとき、ＯＲゲート１５０は、原リフレッシュ実施信号発生回路１４０から供給された原リフレッシュ実施信号＃ＲＦ０をリフレッシュ実施信号＃ＲＦとしてそのまま出力する。
【００５３】
第２のチップセレクト信号ＣＳ２が非アクティブである場合（パワーダウン状態）には、判定回路２２０は、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０に応じてリフレッシュイネーブル信号＃ＲＦＥの信号レベルを設定する。具体的には、判定回路２２０は、順次生成されるリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が、ヒューズ信号ＦＳ１〜ＦＳ３によって特定される対象メモリセル群を指定しているか否かを、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０を用いて判定する。このように、一部のアドレスビットのみを用いれば、判定回路２２０は、比較的容易に判定を行うことができる。そして、判定回路２２０は、対象メモリセル群が指定されていると判定する場合には、リフレッシュイネーブル信号＃ＲＦＥをアクティブに設定し、対象メモリセル群が指定されていないと判定する場合には、リフレッシュイネーブル信号＃ＲＦＥを非アクティブに設定する。したがって、対象メモリセル群が指定されている場合には、ＯＲゲート１５０は、原リフレッシュ実施信号発生回路１４０から供給された原リフレッシュ実施信号＃ＲＦ０をリフレッシュ実施信号＃ＲＦとしてそのまま出力する。一方、対象メモリセル群が指定されていない場合には、ＯＲゲート１５０は、リフレッシュ実施信号＃ＲＦを非アクティブに設定する。
【００５４】
行プリデコーダ８０（図４）は、外部アクセス実施信号＃ＥＸとリフレッシュ実施信号＃ＲＦのレベルに応じて、行アドレスＡ９〜Ａ２０とリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０とのうちの一方を選択して、行デコーダ２４に供給する。具体的には、行プリデコーダ８０は、外部アクセス実施信号＃ＥＸがアクティブの場合には、外部装置から供給された行アドレスＡ９〜Ａ２０を行デコーダ２４に供給する。一方、行プリデコーダ８０は、リフレッシュ実施信号＃ＲＦがアクティブの場合には、リフレッシュアドレス発生回路から供給されたリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を行デコーダ２４に供給する。行デコーダ２４は、行プリデコーダ８０から行アドレスＡ９〜Ａ２０またはリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が供給されているときに、各アドレスＡ９〜Ａ２０またはＲＦＡ９〜ＲＦＡ２０に従って選択される１本のワード線を活性化状態とする。
【００５５】
Ｃ．各動作状態におけるリフレッシュ動作：
図６は、オペレーションサイクルにおけるリフレッシュ動作を示すタイミングチャートである。オペレーションサイクルでは、第１のチップセレクト信号＃ＣＳ１（図６（ａ））がＬレベルに設定され、かつ、第２のチップセレクト信号ＣＳ２（図６（ｂ））がＨレベルに設定される。
【００５６】
図示するように、時刻ｔ１〜ｔ５では、アドレスＡ０〜Ａ２０（図６（ｃ））の変化に応じて、ＡＴＤ信号（図６（ｄ））の立ち上がりエッジが形成されている。そして、ＡＴＤ信号の立ち上がりエッジに応じて、外部アクセス実施信号＃ＥＸ（図６（ｅ））がＬレベル（アクティブ）に設定される。このとき、アドレスＡ０〜Ａ２０で指定されるメモリセルに対し、外部アクセスが実行される。
【００５７】
時刻ｔ２から始まる第２のサイクルの途中において、リフレッシュタイミング信号ＲＦＴＭ（図６（ｆ））が立ち上がっている。リフレッシュタイミング信号ＲＦＴＭがＨレベルに設定された後の時刻ｔ３において、ＡＴＤ信号が立ち上がると、これに応じてリフレッシュ要求信号ＲＦＲＥＱ（図６（ｇ））が立ち上がる。そして、リフレッシュ要求信号ＲＦＲＥＱの立ち上がりエッジに応じて、原リフレッシュ実施信号＃ＲＦ０（図６（ｈ））がＬレベル（アクティブ）に設定される。前述のように、オペレーションサイクルでは、リフレッシュイネーブル信号＃ＲＦＥ（図６（ｉ））はＬレベル（アクティブ）に設定されているため、原リフレッシュ信号＃ＲＦ０がＬレベルになると、リフレッシュ実施信号＃ＲＦ（図６（ｊ））もＬレベル（アクティブ）に設定される。このとき、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０（図６（ｋ））で指定されるメモリセル（ここでは、ｎ行目のメモリセル）に対し、リフレッシュが実行される。原リフレッシュ実施信号＃ＲＦ０が所定期間経過後にＨレベル（非アクティブ）に戻ると、リフレッシュ要求信号ＲＦＲＥＱもＬレベル（非アクティブ）に戻る。そして、リフレッシュ要求信号ＲＦＲＥＱのＨレベルからＬレベルへの変化に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値が”ｎ＋１”にインクリメントされる。また、リフレッシュ要求信号ＲＦＲＥＱがＬレベル（非アクティブ）に戻ると、換言すれば、リフレッシュが完了すると、時刻ｔ３から始まる第３のサイクル内で外部アクセス実施信号＃ＥＸがＬレベルに設定され、アドレスＡ０〜Ａ２０で指定されるメモリセルに対し、外部アクセスが実行される。
【００５８】
図７は、スタンバイ状態におけるリフレッシュ動作を示すタイミングチャートである。図７（ａ）〜（ｋ）は、それぞれ図６（ａ）〜（ｋ）に対応する。スタンバイ状態では、第１のチップセレクト信号＃ＣＳ１がＨレベルに変更されている。
【００５９】
スタンバイ状態では、外部アクセスは実行されない。具体的には、アドレスＡ０〜Ａ２０の変化は発生せず、ＡＴＤ信号はＬレベルのまま維持される。そして、外部アクセス実施信号＃ＥＸはＨレベル（非アクティブ）のまま維持される。
【００６０】
時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭが立ち上がると、直ちにリフレッシュ要求信号ＲＦＲＥＱが立ち上がる。そして、リフレッシュ要求信号ＲＦＲＥＱの立ち上がりエッジに応じて、原リフレッシュ実施信号＃ＲＦ０がＬレベル（アクティブ）に設定される。前述のように、スタンバイ状態では、リフレッシュイネーブル信号＃ＲＦＥはＬレベル（アクティブ）に設定されているため、原リフレッシュ実施信号＃ＲＦ０がＬレベルになると、リフレッシュ実施信号＃ＲＦもＬレベル（アクティブ）に設定される。このとき、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０で指定されるメモリセル（ここでは、ｎ行目のメモリセル）に対し、リフレッシュが実行される。原リフレッシュ実施信号＃ＲＦ０が所定期間経過後にＨレベル（非アクティブ）に戻ると、リフレッシュ要求信号ＲＦＲＥＱもＬレベル（非アクティブ）に戻る。そして、リフレッシュ要求信号ＲＦＲＥＱのＨレベルからＬレベルへの変化に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値が”ｎ＋１”にインクリメントされる。
【００６１】
図８は、パワーダウン状態におけるリフレッシュ動作を示すタイミングチャートである。図８（ａ）〜（ｋ）は、それぞれ図７（ａ）〜（ｋ）に対応する。パワーダウン状態では、第２のチップセレクト信号ＣＳ２（図８（ｂ））がＬレベルに変更されている。
【００６２】
パワーダウン状態における動作は、図７に示すスタンバイ状態における動作とほぼ同じであるが、メモリセルアレイ内の一部の対象メモリセル群に対してのみ、リフレッシュが実行される。なお、図８では、ｎ行目のメモリセルは、対象メモリセル群を構成するが、（ｎ＋１）行目および（ｎ＋２）行目のメモリセルは、対象メモリセル群を構成しない場合を示している。
【００６３】
時刻ｔ３１においてリフレッシュタイミング信号ＲＦＴＭが立ち上がったときの動作は、図７の時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭが立ち上がったときの動作と同様である。ただし、リフレッシュ要求信号ＲＦＲＥＱのＨレベルからＬレベルへの変化に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値が”ｎ＋１”に変更されると、リフレッシュイネーブル信号＃ＲＦＥはＨレベル（非アクティブ）に変更される。これは、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値”ｎ”は対象メモリセル群を指定しているが、値”ｎ＋１”は対象メモリセル群を指定していないためである。
【００６４】
時刻ｔ３２においてリフレッシュタイミング信号ＲＦＴＭが立ち上がると、直ちにリフレッシュ要求信号ＲＦＲＥＱが立ち上がる。そして、リフレッシュ要求信号ＲＦＲＥＱの立ち上がりエッジに応じて、原リフレッシュ実施信号＃ＲＦ０がＬレベル（アクティブ）に設定される。しかしながら、リフレッシュイネーブル信号＃ＲＦＥはＨレベル（非アクティブ）に変更されているため、リフレッシュ実施信号＃ＲＦは、Ｌレベル（アクティブ）に設定されず、Ｈレベルに維持される。このため、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０で指定されるメモリセル（ここでは、（ｎ＋１）行目のメモリセル）に対して、リフレッシュは実行されない。原リフレッシュ実施信号＃ＲＦ０が所定期間経過後にＨレベル（非アクティブ）に戻ると、リフレッシュ要求信号ＲＦＲＥＱもＬレベル（非アクティブ）に戻る。そして、リフレッシュ要求信号ＲＦＲＥＱのＨレベルからＬレベルへの変化に応じて、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の値が”ｎ＋２”にインクリメントされる。
【００６５】
図６〜図８に示すように、メモリチップの動作状態に関わらず、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０は、リフレッシュ要求信号ＲＦＲＥＱに応じて順次生成され、原リフレッシュ実施信号＃ＲＦ０は、リフレッシュ要求信号ＲＦＲＥＱがアクティブに設定される毎に、アクティブ（Ｌレベル）に設定される。そして、リフレッシュイネーブル信号＃ＲＦＥは、オペレーションサイクルおよびスタンバイ状態では、常にアクティブ（Ｌレベル）に設定されるが、パワーダウン状態では、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が対象メモリセル群を指定している場合にのみ、アクティブに設定される。この結果、リフレッシュコントローラ７０は、パワーダウン状態において、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が対象メモリセル群を指定している場合にのみ、リフレッシュ実施信号＃ＲＦをアクティブ（Ｌレベル）に設定し、対象メモリセル群に対してのみリフレッシュを実行させることができる。
【００６６】
Ｄ．パーシャルリフレッシュのための回路構成および動作：
図９は、図５のヒューズ回路２１０および判定回路２２０の内部構成を示すブロック図である。
【００６７】
前述のように、ヒューズ回路２１０では、パーシャルリフレッシュの対象メモリセル群が設定される。図１０は、対象メモリセル群の候補を示す説明図である。図示するように、本実施例では、パーシャルリフレッシュの対象メモリセル群として、６種類の候補のうちのいずれかを選択することができる。具体的には、（１）ボトム４Ｍビット，（２）ボトム８Ｍビット，（３）ボトム１６Ｍビット，（４）トップ１６Ｍビット，（５）トップ８Ｍビット，（６）トップ４Ｍビットのいずれかを対象メモリ群として選択可能である。ここで、ボトム４Ｍビットのメモリセル群は、リフレッシュアドレスを構成する上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がＬレベルに設定される場合に相当する。ボトム８Ｍビットのメモリセル群は、上位の２つのアドレスビットＲＦＡ１９〜ＲＦＡ２０がＬレベルに設定される場合に相当する。ボトム１６Ｍビットのメモリセル群は、最上位の１つのアドレスビットＲＦＡ２０がＬレベルに設定される場合に相当する。逆に、トップ４Ｍビットのメモリセル群は、リフレッシュアドレスを構成する上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がＨレベルに設定される場合に相当する。トップ８Ｍビットのメモリセル群は、上位の２つのアドレスビットＲＦＡ１９〜ＲＦＡ２０がＨレベルに設定される場合に相当する。トップ１６Ｍビットのメモリセル群は、最上位の１つのアドレスビットＲＦＡ２０がＨレベルに設定される場合に相当する。
【００６８】
ヒューズ回路２１０（図９）は、３つのヒューズＦＲ１〜ＦＲ３を含んでおり、各ヒューズが切断されているか否かを示す３つのヒューズ信号ＦＳ１〜ＦＳ３を出力する。ヒューズが切断されている場合には、ヒューズ信号はＨレベルに設定され、ヒューズが切断されていない場合には、ヒューズ信号はＬレベルに設定される。なお、初期設定では、３つのヒューズＦＲ１〜ＦＲ３は、いずれも切断されていない。ユーザは、３つのヒューズを選択的に切断することによって、上記の６種類の候補のうちのいずれかを対象メモリセル群として設定することができる。
【００６９】
図１１は、図１０に示す６種類の対象メモリセル群の候補に対応する３つのヒューズＦＲ１〜ＦＲ３の設定を示す説明図である。図示するように、第１および第２のヒューズＦＲ１，ＦＲ２は、対象メモリセル群の容量を設定するために使用される。具体的には、４Ｍビットに設定する場合には、第１のヒューズＦＲ１が切断され、第２のヒューズＦＲ２は切断されない。８Ｍビットに設定する場合には、第１のヒューズＦＲ１は切断されず、第２のヒューズＦＲ２が切断される。１６Ｍビットに設定する場合には、２つのヒューズＦＲ１，ＦＲ２の双方が切断される。第３のヒューズＦＲ３は、対象メモリセル群をトップ領域またはボトム領域に設定するために使用される。具体的には、トップ領域に設定する場合には、第３のヒューズＦＲ３は切断され、ボトム領域に設定する場合には、第３のヒューズＦＲ３は切断されない。
【００７０】
なお、第１および第２のヒューズＦＲ１，ＦＲ２の双方が切断されていない場合には、第３のヒューズＦＲ３が切断されているか否かに関わらず、パワーダウン状態において、メモリセルアレイ内のすべてのメモリセル（３２Ｍビット）をリフレッシュの対象とすることができる。
【００７１】
判定回路２２０（図９）は、ヒューズ回路２１０の設定内容をデコードするためのデコーダ２３０と、デコードされた情報に基づいてリフレッシュイネーブル信号＃ＲＦＥを出力するためのリフレッシュイネーブル信号発生回路２４０と、を備えている。
【００７２】
デコーダ２３０（図９）は、ＯＲゲート２３２と、インバータ２３３およびＡＮＤゲート２３４と、ＥｘＯＲゲート２３６と、を備えている。
【００７３】
ＯＲゲート２３２には、第１および第２のヒューズ信号ＦＳ１，ＦＳ２が供給されており、パーシャルイネーブル信号ＰＤＥを出力する。図１１に示すように、パーシャルイネーブル信号ＰＤＥは、２つのヒューズＦＲ１，ＦＲ２のうちのいずれかが切断されている場合、換言すれば、メモリセルアレイ内の一部のメモリセルが対象メモリセル群として設定された場合には、Ｈレベルに設定される。
【００７４】
ＡＮＤゲート２３４には、第１のヒューズ信号ＦＳ１と、インバータ２３３によって信号レベルが反転された第２のヒューズ信号ＦＳ２と、が供給されており、第１の制御信号ＣＮＴ１を出力する。ＥｘＯＲゲート２３６には、第１および第２のヒューズ信号ＦＳ１，ＦＳ２が供給されており、第２の制御信号ＣＮＴ２を出力する。図１１に示すように、第１の制御信号ＣＮＴ１は、対象メモリセル群の容量が４Ｍビットに設定された場合に、Ｈレベルに設定される。換言すれば、第１の制御信号ＣＮＴ１は、対象メモリセル群の容量が８Ｍビットまたは１６Ｍビットに設定された場合には、Ｌレベルに設定される。また、第２の制御信号ＣＮＴ２は、対象メモリセル群の容量が４Ｍビットまたは８Ｍビットに設定された場合に、Ｈレベルに設定される。換言すれば、第２の制御信号ＣＮＴ２は、対象メモリセル群の容量が１６Ｍビットに設定された場合には、Ｌレベルに設定される。
【００７５】
リフレッシュイネーブル信号発生回路２４０（図９）は、３つの選択反転回路２５１〜２５３と、２つのＮＡＮＤゲート２６１，２６２と、インバータ２６３と、４入力ＡＮＤゲート２７０と、ＮＯＲゲート２８０と、を備えている。
【００７６】
３つの選択反転回路２５１〜２５３には、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を構成する上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がそれぞれ供給されている。また、３つの選択反転回路２５１〜２５３には、第３のヒューズ信号ＦＳ３が共通に供給されている。第３のヒューズ信号ＦＳ３がＨレベルに設定された場合（すなわち対象メモリセル群がトップ領域に設定された場合）には、各選択反転回路２５１〜２５３は、各アドレスビットＲＦＡ１８〜ＲＦＡ２０の信号レベルを反転させて出力する。一方、第３のヒューズ信号ＦＳ３がＬレベルに設定された場合（すなわち対象メモリセル群がボトム領域に設定された場合）には、各選択反転回路２５１〜２５３は、各アドレスビットＲＦＡ１８〜ＲＦＡ２０をそのまま出力する。なお、この説明から分かるように、各選択反転回路２５１〜２５３は、例えば、ＥＸＯＲゲートで構成することができる。
【００７７】
第１のＮＡＮＤゲート２６１には、第１の制御信号ＣＮＴ１と第１の選択反転回路２５１からの出力信号Ｑ１とが供給されており、第１の対象選択信号ＴＳ１を出力する。第２のＮＡＮＤゲート２６２には、第２の制御信号ＣＮＴ２と第２の選択反転回路２５２からの出力信号Ｑ２とが供給されており、第２の対象選択信号ＴＳ２を出力する。インバータ２６３には、第３の選択反転回路２５３から出力信号Ｑ３が供給されており、第３の対象選択信号ＴＳ３を出力する。
【００７８】
４入力ＡＮＤゲート２７０には、パーシャルイネーブル信号ＰＤＥと３つの対象選択信号ＴＳ１〜ＴＳ３とが供給されており、４つの信号に応じて対象指定信号ＴＭを出力する。ＮＯＲゲート２８０には、第２のチップセレクト信号ＣＳ２と対象指定信号ＴＭとが供給されており、リフレッシュイネーブル信号＃ＲＦＥを出力する。
【００７９】
図１２〜図１７は、パワーダウン状態における対象メモリセル群に応じたリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。具体的には、図１２，図１３，図１４は、それぞれ、対象メモリセル群がボトム４Ｍビット，８Ｍビット，１６Ｍビットに設定されたときの動作を示す。図１５，図１６，図１７は、それぞれ、対象メモリセル群がトップ１６Ｍビット，８Ｍビット，４Ｍビットに設定されたときの動作を示す。
【００８０】
対象メモリセル群がボトム４Ｍビットに設定された場合（図１２）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＬレベルに設定されており、２つの制御信号ＣＮＴ１，ＣＮＴ２は共にＨレベルに設定されている。このため、３つの対象選択信号ＴＳ１〜ＴＳ３（図１２（ｄ）〜（ｆ））は、それぞれ、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０（図１２（ａ）〜（ｃ））を反転させた信号となる。また、この場合には、パーシャルイネーブル信号ＰＤＥはＨレベルに設定されており、第２のチップセレクト信号ＣＳ２はＬレベルに設定されている。このため、リフレッシュイネーブル信号＃ＲＦＥ（図１２（ｇ））は、３つの対象選択信号ＴＳ１〜ＴＳ３がＨレベルの場合にのみ、換言すれば、上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がすべてＬレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８１】
対象メモリセル群がボトム８Ｍビットに設定された場合（図１３）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＬレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２はそれぞれＬレベルとＨレベルとに設定される。このため、第１の対象選択信号ＴＳ１は、Ｈレベルに設定され、第２および第３の対象選択信号ＴＳ２，ＴＳ３は、それぞれ、２つのアドレスビットＲＦＡ１９，ＲＦＡ２０を反転させた信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、上位の２つのアドレスビットＲＦＡ１９，ＲＦＡ２０の双方がＬレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８２】
対象メモリセル群がボトム１６Ｍビットに設定される場合（図１４）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＬレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２は共にＬレベルに設定される。このため、第１および第２の対象選択信号ＴＳ１，ＴＳ２は、Ｈレベルに設定され、第３の対象選択信号ＴＳ３は、アドレスビットＲＦＡ２０を反転させた信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、最上位の１つのアドレスビットＲＦＡ２０がＬレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８３】
対象メモリセル群がトップ１６Ｍビットに設定される場合（図１５）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＨレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２は共にＬレベルに設定される。このため、第１および第２の対象選択信号ＴＳ１，ＴＳ２は、Ｈレベルに設定され、第３の対象選択信号ＴＳ３は、アドレスビットＲＦＡ２０と同じ信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、最上位の１つのアドレスビットＲＦＡ２０がＨレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８４】
対象メモリセル群がトップ８Ｍビットに設定される場合（図１６）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＨレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２はそれぞれＬレベルとＨレベルとに設定される。このため、第１の対象選択信号ＴＳ１は、Ｈレベルに設定され、第２および第３の対象選択信号ＴＳ２，ＴＳ３は、それぞれ、２つのアドレスビットＲＦＡ１９，ＲＦＡ２０と同じ信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、上位の２つのアドレスビットＲＦＡ１９，ＲＦＡ２０の双方がＨレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８５】
対象メモリセル群がトップ４Ｍビットに設定される場合（図１７）には、図１１に示すように、第３のヒューズ信号ＦＳ３はＨレベルに設定され、２つの制御信号ＣＮＴ１，ＣＮＴ２は共にＨレベルに設定される。このため、３つの対象選択信号ＴＳ１〜ＴＳ３は、それぞれ、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０と同じ信号となる。そして、リフレッシュイネーブル信号＃ＲＦＥは、上位の３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０がすべてＨレベルの場合にのみ、Ｌレベル（アクティブ）に設定される。
【００８６】
図１２〜図１７から分かるように、第１の対象選択信号ＴＳ１は、対象メモリセル群を８Ｍビットまたは１６Ｍビットに設定するための信号である。第２の対象選択信号ＴＳ２は、対象メモリセル群を１６Ｍビットに設定するための信号である。また、第３の対象選択信号ＴＳ３は、対象メモリセル群をトップ領域またはボトム領域に設定するための信号である。
【００８７】
このようにして、リフレッシュイネーブル信号発生回路２４０は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が、対象メモリセル群を指定する場合にのみ、リフレッシュイネーブル信号＃ＲＦＥをアクティブ（Ｌレベル）に設定することができる。
【００８８】
以上説明したように、本実施例のメモリチップ１００では、リフレッシュコントローラ７０は、メモリセルアレイ内の一部の対象メモリセル群を設定するためのヒューズ回路２１０と、メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号ＲＦＴＭを発生させるリフレッシュタイマ１１０と、リフレッシュタイミング信号に応じて、メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を順次発生させるリフレッシュアドレス発生回路１３０と、リフレッシュアドレス発生回路から順次出力される注目リフレッシュアドレスが対象メモリセル群を指定しているか否かを判定するための判定回路２２０と、を備えている。そして、リフレッシュコントローラ７０は、パーシャルリフレッシュモードにおいて、注目リフレッシュアドレスが対象メモリセル群を指定していると判定された場合に、注目リフレッシュアドレスに基づいてリフレッシュ動作を実行する。この構成によって、リフレッシュコントローラ７０は、設定された一部の対象メモリセル群に対してのみリフレッシュ動作を実行することができる。このようにすれば、メモリセルアレイ内のすべてのメモリセルをリフレッシュの対象とする場合と比較して、リフレッシュ動作に起因する消費電力を低減することが可能となる。
【００８９】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００９０】
（１）上記実施例では、判定回路２２０は、デコーダ２３０を備えているが、デコーダは省略可能である。この場合には、各ヒューズは、リフレッシュアドレスを構成する各アドレスビットに対応付けられていればよい。このとき、ヒューズの数に応じて、対象メモリセル群の容量が特定され、各ヒューズの切断の有無に応じて、対象メモリセル群の領域が変更され得る。具体的には、３つのヒューズＦＲ１〜ＦＲ３は、３つのアドレスビットＲＦＡ１８〜ＲＦＡ２０にそれぞれ対応付けられる。このとき、対象メモリセル群の容量は、４Ｍビットに設定される。そして、３つのヒューズＦＲ１〜ＦＲ３がすべて切断されたときには、対象メモリセル群はトップ４Ｍビットに設定され、３つのヒューズＦＲ１〜ＦＲ３がすべて切断されていないときには、対象メモリセル群はボトム４Ｍビットに設定される。また、３つのヒューズＦＲ１〜ＦＲ３のうちのいずれか１つまたは２つが切断されたときには、対象メモリセル群は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０の最大値または最小値に対応するメモリセルを含まない４Ｍビット領域に設定される。
【００９１】
一般には、リフレッシュアドレス判定部は、リフレッシュアドレス発生部から順次出力される注目リフレッシュアドレスが対象メモリセル群を指定しているか否かを判定すればよい。
【００９２】
（２）上記実施例では、ヒューズ回路２１０は、３つのヒューズＦＲ１〜ＦＲ３を備えているが、ヒューズ回路は、少なくとも１つのヒューズを備えていればよい。このように、ヒューズ回路を用いる場合には、ヒューズを切断するか否かによって、対象メモリセル群を比較的簡単に設定することができるという利点がある。
【００９３】
また、上記実施例では、ヒューズ回路２１０が用いられているが、これに代えて、外部装置（制御装置）から対象メモリセル群を設定するための設定信号（すなわちヒューズ信号ＦＳ１〜ＦＳ３に相当する）を受け取り、これを判定回路２２０に供給するためのバッファや記憶部などが用いられていてもよい。なお、この場合には、対象メモリセル群を容易に変更可能であるため、オペレーションサイクルにおいて、パーシャルリフレッシュモードに従ったリフレッシュを実行することができる。例えば、オペレーションサイクルにおいて、保持すべきデータ量が少ない場合には、メモリセルアレイ内の保持すべきデータが格納される一部のメモリセル群に対してのみ、リフレッシュ動作を実行すればよい。
【００９４】
一般には、リフレッシュ制御部は、メモリセルアレイ内の一部の対象メモリセル群を設定するための対象メモリセル群設定部を備えていればよい。
【００９５】
（３）上記実施例では、対象メモリセル群は、６種類の候補の中から選択されているが、少なくとも２種類以上の候補の中から選択されることが好ましい。
【００９６】
具体的には、対象メモリセル群は、同じ容量かつ異なる領域を有する２以上の候補の中から選択されていてもよい。例えば、ボトム１６Ｍビットとトップ１６Ｍビットとの２つの候補の中から、いずれかを選択するようにしてもよい。また、対象メモリセル群は、異なる容量かつ異なる領域を有する２以上の候補の中から選択されていてもよい。例えば、ボトム８Ｍビットとボトム１６Ｍビットとの２つの候補の中から、いずれかを選択するようにしてもよい。このようにすれば、用途に適した対象メモリセル群を設定することが可能となる。一般には、対象メモリセル群設定部は、複数の候補の中から対象メモリセル群を選択できることが好ましい。
【００９７】
ただし、対象メモリセル群は１種類（例えば、ボトム１６Ｍビット）だけに特定されていてもよい。
【図面の簡単な説明】
【図１】本発明の実施例としてのメモリチップ１００の端子の構成を示す説明図である。
【図２】２つのチップセレクト信号＃ＣＳ１，ＣＳ２の信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。
【図３】メモリチップ１００の動作の概要を示すタイミングチャートである。
【図４】メモリチップ１００内部の全体構成を示すブロック図である。
【図５】リフレッシュコントローラ７０の内部構成を示すブロック図である。
【図６】オペレーションサイクルにおけるリフレッシュ動作を示すタイミングチャートである。
【図７】スタンバイ状態におけるリフレッシュ動作を示すタイミングチャートである。
【図８】パワーダウン状態におけるリフレッシュ動作を示すタイミングチャートである。
【図９】図５のヒューズ回路２１０および判定回路２２０の内部構成を示すブロック図である。
【図１０】対象メモリセル群の候補を示す説明図である。
【図１１】図１０に示す６種類の対象メモリセル群の候補に対応する３つのヒューズＦＲ１〜ＦＲ３の設定を示す説明図である。
【図１２】対象メモリセル群がボトム４Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１３】対象メモリセル群がボトム８Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１４】対象メモリセル群がボトム１６Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１５】対象メモリセル群がトップ１６Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１６】対象メモリセル群がトップ８Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【図１７】対象メモリセル群がトップ４Ｍビットに設定されたときのリフレッシュイネーブル信号発生回路２４０の動作を示すタイミングチャートである。
【符号の説明】
２０…メモリブロック
２２…メモリセルアレイ
２４…行デコーダ
２６…列デコーダ
２８…ゲート
３０…アドレスバッファ
４０…データ入出力バッファ
５０…アドレス遷移検出回路（ＡＴＤ回路）
６０…外部アクセスコントローラ
７０…リフレッシュコントローラ
８０…行プリデコーダ
１００…メモリチップ
１１０…リフレッシュタイマ
１２０…リフレッシュ要求信号発生回路
１３０…リフレッシュアドレス発生回路
１４０…原リフレッシュ実施信号発生回路
１５０…ＯＲゲート
２１０…ヒューズ回路
２２０…判定回路
２３０…デコーダ
２３２…ＯＲゲート
２３３…インバータ
２３４…ＡＮＤゲート
２３６…ＥｘＯＲゲート
２４０…リフレッシュイネーブル信号発生回路
２５１〜２５３…選択反転回路
２６１，２６２…ＮＡＮＤゲート
２６３…インバータ
２８０…ＮＯＲゲート
ＦＲ１〜ＦＲ３…ヒューズ
Claims (7)
- 半導体メモリ装置であって、
ダイナミック型のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイのリフレッシュ動作を実行するためのリフレッシュ制御部と、
を備え、
前記リフレッシュ制御部は、前記メモリセルアレイ内の一部の対象メモリセル群のリフレッシュ動作を実行するためのパーシャルリフレッシュモードを有し、
前記リフレッシュ制御部は、
前記対象メモリセル群を設定するための対象メモリセル群設定部と、
前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生させるリフレッシュタイミング信号発生部と、
前記リフレッシュタイミング信号に応じて、前記メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスを順次発生させるリフレッシュアドレス発生部と、
前記リフレッシュアドレス発生部から順次出力される注目リフレッシュアドレスが前記対象メモリセル群を指定しているか否かを判定するためのリフレッシュアドレス判定部と、
を備え、
前記リフレッシュ制御部は、前記パーシャルリフレッシュモードにおいて、前記注目リフレッシュアドレスが前記対象メモリセル群を指定していると判定された場合には、前記注目リフレッシュアドレスに基づいてリフレッシュ動作を実行することを特徴とする半導体メモリ装置。 - 請求項１記載の半導体メモリ装置であって、
前記対象メモリセル群設定部は、少なくとも１つのヒューズを備える、半導体メモリ装置。 - 請求項１記載の半導体メモリ装置であって、
前記対象メモリセル群設定部は、複数の候補の中から前記対象メモリセル群を選択可能である、半導体メモリ装置。 - 請求項３記載の半導体メモリ装置であって、
前記複数の候補は、同じ容量かつ異なる領域を有する少なくとも２つのメモリセル群を含む、半導体メモリ装置。 - 請求項３記載の半導体メモリ装置であって、
前記複数の候補は、異なる容量かつ異なる領域を有する少なくとも２つのメモリセル群を含む、半導体メモリ装置。 - 請求項１記載の半導体メモリ装置であって、
前記リフレッシュアドレスは、複数ビットで構成されており、
前記リフレッシュアドレス判定部には、前記複数ビットのうちの一部のビットのみが供給されている、半導体メモリ装置。 - ダイナミック型のメモリセルを有するメモリセルアレイを備える半導体メモリ装置において、前記メモリセルアレイ内の一部の対象メモリセル群のリフレッシュ動作を実行するためのリフレッシュ制御方法であって、
（ａ）前記対象メモリセル群を設定する工程と、
（ｂ）メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生させる工程と、
（ｃ）前記リフレッシュタイミング信号に応じて、前記メモリセルアレイ内のすべてのメモリセルを指定可能な複数のリフレッシュアドレスを順次発生させる工程と、
（ｄ）前記工程（ｃ）において順次発生する注目リフレッシュアドレスが前記対象メモリセル群を指定しているか否かを判定する工程と、
（ｅ）前記工程（ｄ）において、前記注目リフレッシュアドレスが前記対象メモリセル群を指定していると判定された場合には、前記注目リフレッシュアドレスに基づいてリフレッシュ動作を実行する工程と、
を備えることを特徴とするリフレッシュ制御方法。
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| KR100885011B1 (ko) * | 2006-09-29 | 2009-02-20 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 기억 장치 및 메모리 시스템 |
| US8094512B2 (en) | 2009-01-20 | 2012-01-10 | Elpida Memory, Inc. | Semiconductor memory device with individual and selective refresh of data storage banks |
| JP2013171603A (ja) * | 2012-02-21 | 2013-09-02 | Fujitsu Semiconductor Ltd | アクティブ信号生成回路及び半導体記憶装置 |
-
2003
- 2003-01-20 JP JP2003011258A patent/JP2004227624A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005088642A1 (ja) * | 2004-03-11 | 2005-09-22 | Fujitsu Limited | 半導体メモリ |
| US7327627B2 (en) | 2004-03-11 | 2008-02-05 | Fujitsu Limited | Semiconductor memory |
| KR100885011B1 (ko) * | 2006-09-29 | 2009-02-20 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 기억 장치 및 메모리 시스템 |
| US7545699B2 (en) | 2006-09-29 | 2009-06-09 | Fujitsu Microelectronics Limited | Semiconductor memory device with partial refresh function |
| US8094512B2 (en) | 2009-01-20 | 2012-01-10 | Elpida Memory, Inc. | Semiconductor memory device with individual and selective refresh of data storage banks |
| JP2013171603A (ja) * | 2012-02-21 | 2013-09-02 | Fujitsu Semiconductor Ltd | アクティブ信号生成回路及び半導体記憶装置 |
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