JP2003100074A

JP2003100074A - 集積回路の温度変化に応じた動作制御

Info

Publication number: JP2003100074A
Application number: JP2001288317A
Authority: JP
Inventors: Koichi Mizugaki; 浩一水垣
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-09-21
Filing date: 2001-09-21
Publication date: 2003-04-04
Also published as: US20030058016A1; US6707745B2; CN1494156A

Abstract

(57)【要約】【課題】擬似ＳＲＡＭのような半導体メモリ装置にお
いて、ＳＲＡＭと同等の低消費電流を実現する。【解決手段】メモリセルアレイと同一の半導体基板上
に形成されたｐｎ接合領域のうち、遮断状態に設定され
た特定のｐｎ接合領域を含み、前記特定のｐｎ接合領域
を流れるリーク電流を出力する温度検出素子を有し、前
記温度検出素子から出力されるリーク電流に基づいて前
記半導体メモリ装置の温度変化を検出する温度検出部
と、前記温度検出部の検出結果に応じて、前記リフレッ
シュタイミング信号の発生周期を制御する温度特性制御
部と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、集積回路の温度
変化に応じた動作制御に関する。

【０００２】

【従来の技術】半導体メモリ装置としては、ＤＲＡＭや
ＳＲＡＭが用いられている。良く知られているように、
ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リ
フレッシュ動作が必要である。一方、ＳＲＡＭはリフレ
ッシュ動作が不要で使い易いが、ＤＲＡＭに比べて高価
であり、また容量が小さい。

【０００３】ＤＲＡＭとＳＲＡＭの利点を両方備えた半
導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭある
いはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲ
ＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含
むメモリセルアレイを備えているとともに、リフレッシ
ュ制御部を内蔵しており、リフレッシュ動作を内部で実
行している。このため、擬似ＳＲＡＭに接続される外部
装置（例えばＣＰＵ）は、リフレッシュ動作を意識せず
に擬似ＳＲＡＭにアクセス（データの読み出しや書き込
み）することが可能である。

【０００４】近年、携帯電話機の普及が進んでおり、携
帯電話機にも半導体メモリ装置が搭載されている。

【０００５】

【発明が解決しようとする課題】携帯電話機に搭載され
ている半導体メモリ装置としては、以下に示す問題のた
め、高価なＳＲＡＭが利用されている。すなわち、携帯
電話機に搭載される半導体メモリ装置としては、低消費
電力であることが好ましく、待機時の消費電流が小さい
ことが望まれている。しかし、ＤＲＡＭや擬似ＳＲＡＭ
の消費電流は、通常、リフレッシュのための動作電流に
より、ＳＲＡＭに比べて１０倍以上大きいため、ＤＲＡ
Ｍや擬似ＳＲＡＭを携帯電話に搭載することは望ましく
ない。このため、従来携帯電話機には高価なＳＲＡＭが
使われていた。一方、ＳＲＡＭは上述したように高価で
ある。従って、擬似ＳＲＡＭのＳＲＡＭと同等の低消費
電流で、安価な擬似ＳＲＡＭが望まれている。

【０００６】この発明は、上述した従来の課題を解決す
るためになされたものであり、擬似ＳＲＡＭのような半
導体メモリ装置において、ＳＲＡＭと同等の低消費電流
を実現する技術を提供することを目的とする。

【０００７】

【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するために、本発明の
半導体メモリ装置は、ダイナミック型メモリセルを有す
るメモリセルアレイと、前記メモリセルアレイのリフレ
ッシュ動作の実行タイミングの決定に使用されるリフレ
ッシュタイミング信号を発生するリフレッシュタイマを
有し、前記リフレッシュタイミング信号に少なくとも応
じて、前記メモリセルアレイにリフレッシュ動作を実行
させるリフレッシュ制御部と、前記メモリセルアレイと
同一の半導体基板上に形成されたｐｎ接合領域のうち、
遮断状態に設定された特定のｐｎ接合領域を含み、前記
特定のｐｎ接合領域を流れるリーク電流を出力する温度
検出素子を有し、前記温度検出素子から出力されるリー
ク電流に基づいて前記半導体メモリ装置の温度変化を検
出する温度検出部と、前記温度検出部の検出結果に応じ
て、前記リフレッシュタイミング信号の発生周期を制御
する温度特性制御部と、を備えることを特徴とする。

【０００８】メモリセルアレイのリフレッシュ周期は、
メモリセルのデータ保持時間に依存して決定される。こ
のデータ保持時間は、メモリセルの温度、厳密には、メ
モリセルに含まれるトランジスタのｐｎ接合領域（ｐｎ
接合部）におけるジャンクション温度に依存して変化
し、半導体メモリ装置の温度が高ければ短くなり、温度
が低ければ長くなる。

【０００９】上記構成の半導体メモリ装置においては、
温度検出素子から出力されるリーク電流が半導体メモリ
装置の温度に応じて変化するので、これに基づいて半導
体メモリのリフレッシュ周期の長さを調整することが可
能である。リフレッシュ周期が長くなればリフレッシュ
の回数が相対的に減少するので、リフレッシュにおける
消費電流も減少する。従って、半導体メモリ装置の温度
変化に応じて、リフレッシュ周期を制御することによ
り、リフレッシュにおける消費電流を抑制することが可
能である。この結果、ＳＲＡＭと同等の低消費電流を実
現することが可能である。なお、「半導体メモリ装置の
温度」とは、メモリセルアレイや温度検出素子のｐｎ接
合領域（ｐｎ接合部）におけるジャンクション温度、あ
るいは、半導体メモリ装置の環境温度を意味する。

【００１０】上記半導体メモリ装置において、前記温度
検出部は、前記リーク電流の異なった複数の温度検出素
子を有し、選択された一つの温度検出素子の出力に基づ
いて、前記半導体メモリ装置の温度変化を検出すること
が好ましい。

【００１１】上記構成にすれば、温度検出素子のばらつ
きを抑制することが可能である。

【００１２】ここで、前記特定のｐｎ接合領域として、
遮断状態に設定された能動素子を用いることが可能であ
る。

【００１３】例えば、前記能動素子として、トランジス
タまたはダイオードが用いられる。

【００１４】本発明の集積回路は、特定回路と、前記特
定回路と同一の半導体基板上に形成されたｐｎ接合領域
のうち、遮断状態に設定された特定のｐｎ接合領域を含
み、前記特定のｐｎ接合領域を流れるリーク電流を出力
する温度検出素子を有し、前記温度検出素子から出力さ
れるリーク電流に基づいて前記集積回路の温度変化を検
出する温度検出部と、前記温度検出部の検出結果に応じ
て、前記特定回路の特定の動作特性を制御する温度特性
制御部と、を備えることを特徴とする。

【００１５】本発明の集積回路においては、温度検出素
子から出力されるリーク電流が集積回路の温度に応じて
変化するので、これに基づいて特定回路の特定の動作特
性を制御することが可能である。なお、「集積回路の温
度」とは、特定回路や温度検出素子に含まれるｐｎ接合
領域におけるジャンクション温度、あるいは、集積回路
の環境温度を意味する。

【００１６】上記集積回路において、前記温度検出部
は、前記リーク電流の異なった複数の温度検出素子を有
し、選択された一つの温度検出素子の出力に基づいて、
前記集積回路の温度変化を検出することが好ましい。

【００１７】上記構成によれば、温度検出素子のばらつ
きを抑制することが可能である。

【００１８】ここで、前記特定のｐｎ接合領域として、
遮断状態に設定された能動素子を用いることが可能であ
る。

【００１９】例えば、前記能動素子として、トランジス
タまたはダイオードが用いられる。

【００２０】上記集積回路において、前記特定回路は、
発振回路であり、前記温度特性制御部は、前記温度検出
部の検出結果に応じて、前記発振回路の発振周期を制御
することが可能である。

【００２１】また、前記特定回路は、遅延回路であり、
前記温度特性制御部は、前記温度検出部の検出結果に応
じて、前記遅延回路の遅延量を制御することも可能であ
る。

【００２２】これらの構成によれば、集積回路の温度変
化に応じて、発振回路の発振周期や遅延回路の遅延量を
調整することが可能となる。

【００２３】また、本発明は、集積回路の温度変化を検
知する温度検出素子であって、前記集積回路が形成され
た半導体基板上のｐｎ接合領域のうち、遮断状態に設定
された特定のｐｎ接合領域を有し、前記集積回路内の温
度変化に応じて変化する前記特定のｐｎ接合領域を流れ
るリーク電流を出力することを特徴とする。

【００２４】この発明の温度検出素子によれば、集積回
路の温度変化を検出することができる。

【００２５】なお、本発明は、種々の形態で実現するこ
とが可能であり、例えば、半導体メモリ装置、半導体メ
モリ装置の制御方法、半導体メモリ装置を備えた電子機
器、集積回路、集積回路の制御方法、集積回路を備えた
電子機器等の種々の形態で実現することができる。

【００２６】上記各発明において、「半導体基板」に
は、シリコン（Ｓｉ）基板だけでなくＳＯＩ（silicon
on insulator）基板や、半導体領域が形成されたガラス
基板等の半導体領域が形成された絶縁基板も含まれる。

【００２７】

【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づいて以下の順序で説明する。Ａ．メモリチップの端子構成と動作状態の概要：Ｂ．メモリチップ内部の全体構成：Ｃ．リフレッシュタイマの内部構成：Ｃ１．可変周期発振部：Ｃ２．発振周期制御部：Ｃ３．リフレッシュ周期の制御：Ｄ．電子機器への適用例：Ｅ．その他

【００２８】Ａ．メモリチップの端子構成と動作状態の
概要：図１は、本発明の実施例としてのメモリチップ３
００の端子の構成を示す説明図である。メモリチップ３
００は、以下のような端子を有している。

【００２９】Ａ０〜Ａ１９：アドレス入力端子（２０
本），＃ＣＳ：チップセレクト入力端子，ＺＺ：スヌーズ入力端子，＃ＷＥ：ライトイネーブル入力端子，＃ＯＥ：アウトプットイネーブル入力端子，＃ＬＢ：下位バイトイネーブル入力端子，＃ＵＢ：上位バイトイネーブル入力端子，ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。

【００３０】なお、以下の説明では、端子名と信号名と
に同じ符号を用いている。端子名（信号名）の先頭に
「＃」が付されているものは、負論理であることを意味
している。アドレス入力端子Ａ０〜Ａ１９と入出力デー
タ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられてい
るが、図１では簡略化されて描かれている。

【００３１】このメモリチップ３００は、通常の非同期
型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似
ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただ
し、ＳＲＡＭと異なり、ダイナミック型のメモリセルが
用いられているので、所定期間内にリフレッシュが必要
となる。このため、メモリチップ３００には、リフレッ
シュタイマ７０を含むリフレッシュ制御部が内蔵されて
いる。本明細書では、外部装置（制御装置）からのデー
タの読み出しや書き込みの動作を「外部アクセス」と呼
び、内蔵されたリフレッシュ制御部によるリフレッシュ
動作を「内部リフレッシュ」または単に「リフレッシ
ュ」と呼ぶ。

【００３２】メモリチップ３００の内部には、入力され
たアドレスＡ０〜Ａ１９の中のいずれか１ビット以上が
変化したことを検出するためのアドレス遷移検出回路１
１０が設けられている。そして、メモリチップ３００内
の回路は、アドレス遷移検出回路１１０から供給される
アドレス遷移信号に基づいて動作する。例えば、外部ア
クセスと内部リフレッシュとの調停は、アドレス遷移信
号に基づいて行われる。なお、以下の説明では、アドレ
ス遷移検出回路１１０を「ＡＴＤ回路」と呼び、アドレ
ス遷移信号を「ＡＴＤ信号」と呼ぶ。

【００３３】図１に示すチップセレクト信号＃ＣＳとス
ヌーズ信号ＺＺは、メモリチップ３００の動作状態を制
御するための信号である。図２は、チップセレクト信号
＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリ
チップ３００の動作状態の区分を示す説明図である。な
お、本明細書において、「Ｈレベル」は２値信号の２つ
のレベルのうちの「１」レベルを意味し、「Ｌレベル」
は「０」レベルを意味している。

【００３４】チップセレクト信号＃ＣＳがＬレベル（ア
クティブ）でスヌーズ信号ＺＺがＨレベルのときは、リ
ード／ライト・オペレーションサイクル（以下、単に
「オペレーションサイクル」または「リード／ライトサ
イクル」と呼ぶ）が行われる。オペレーションサイクル
では、外部アクセスの実行が可能であり、適時、内部リ
フレッシュが実行される。

【００３５】チップセレクト信号＃ＣＳとスヌーズ信号
ＺＺが共にＨレベルのときには、スタンバイサイクルが
行われる。スタンバイサイクルでは、外部アクセスの実
行が禁止されるため、すべてのワード線が非活性状態と
される。但し、内部リフレッシュが行われるときには、
リフレッシュアドレスで指定されたワード線は活性化さ
れる。

【００３６】チップセレクト信号＃ＣＳがＨレベル（非
アクティブ）のときにスヌーズ信号ＺＺがＬレベルにな
ると、メモリチップ３００はスヌーズ状態（「パワーダ
ウン状態」とも呼ぶ）に移行する。スヌーズ状態では、
リフレッシュ動作に必要な回路以外は停止している。ス
ヌーズ状態での消費電力は極めて少ないので、メモリ内
のデータのバックアップに適している。

【００３７】なお、リフレッシュ動作は、オペレーショ
ンサイクルとスタンバイサイクルでは第１のリフレッシ
ュモードに従って実行され、スヌーズ状態では第２のリ
フレッシュモードに従って実行される。第１のリフレッ
シュモードでは、リフレッシュタイマ７０がリフレッシ
ュタイミング信号を発生した後に、ＡＴＤ信号に同期し
てリフレッシュ動作が開始される。一方、第２のリフレ
ッシュモードでは、リフレッシュタイマ７０がリフレッ
シュタイミング信号を発生すると直ちにリフレッシュ動
作が開始される。第２のリフレッシュモードでのリフレ
ッシュ動作はＡＴＤ信号と非同期に行われるので、アド
レスＡ０〜Ａ１９の入力は不要である。このように、こ
のメモリチップ３００は、３つの動作状態にそれぞれ適
したリフレッシュモードに従ってリフレッシュを実行す
る。これらの２つのモードにおけるリフレッシュ動作の
詳細については後述する。

【００３８】図１に示すアドレスＡ０〜Ａ１９は、２０
ビットであり、１メガワードのアドレスを指定する。ま
た、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１
６ビットのデータである。すなわち、アドレスＡ０〜Ａ
１９の１つの値は１６ビット（１ワード）に対応してお
り、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５
を入出力することができる。

【００３９】オペレーションサイクルにおいては、ライ
トイネーブル信号＃ＷＥがＬレベルになるとライトサイ
クルが実行され、Ｈレベルになるとリードサイクルが実
行される。また、アウトプットイネーブル信号＃ＯＥが
Ｌレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５
からの出力が可能になる。下位バイトイネーブル信号＃
ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワー
ド（１６ビット）の下位バイトと上位バイトとのうちの
いずれか１バイトのみに関して読み出しや書き込みを行
うための制御信号である。例えば、下位バイトイネーブ
ル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブ
ル信号＃ＵＢをＨレベルに設定すると、１ワードの下位
８ビットのみに関して読み出しや書き込みが行われる。
なお、図１では、電源端子は省略されている。

【００４０】図３は、メモリチップ３００の動作の概要
を示すタイミングチャートである。図２に示した３つの
動作状態（オペレーション、スタンバイ、スヌーズ）の
いずれであるかは、チップセレクト信号＃ＣＳとスヌー
ズ信号ＺＺの変化に応じて、随時判断される。図３の最
初の３つのサイクルは、オペレーションサイクルであ
る。オペレーションサイクルでは、ライトイネーブル信
号＃ＷＥのレベルに応じて読み出し（リードサイクル）
と書き込み（ライトサイクル）のいずれかが実行され
る。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アド
レスＡ０〜Ａ１９の変化の最短周期）は、このメモリチ
ップ３００のサイクルタイム（「サイクル周期」とも呼
ばれる）に相当する。サイクルタイムＴｃは、例えば約
５０ｎｓから約１００ｎｓの範囲の値に設定される。

【００４１】図３の４番目のサイクルでは、チップセレ
クト信号＃ＣＳがＨレベルに立ち上がっているので、ス
タンバイサイクルが開始される。５番目のサイクルで
は、さらに、スヌーズ信号ＺＺがＬレベルに下がってい
るので、メモリチップ３００はスヌーズ状態となる。な
お、図３（ａ）に示すように、アドレスＡ０〜Ａ１９が
変化しない場合には、ＡＴＤ信号は生成されない。

【００４２】Ｂ．メモリチップ内部の全体構成：図４
は、メモリチップ３００の内部構成を示すブロック図で
ある。このメモリチップ３００は、データ入出力バッフ
ァ１０と、メモリセルアレイ２０と、アドレスバッファ
６０とを備えている。

【００４３】メモリセルアレイ２０は、４つのブロック
２０Ａ〜２０Ｄに区分されている。第１のブロック２０
Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４
Ａと、列デコーダ２６Ａと、ゲート２８Ａとを備えてい
る。他のブロック２０Ｂ〜２０Ｄも同様である。各ブロ
ック２０Ａ〜２０Ｄの構成はほぼ同じなので、以下では
主に第１のブロック２０Ａと、これに関連する他の回路
について説明する。

【００４４】１つのブロック２０Ａの構成は、典型的な
ＤＲＡＭのメモリセルアレイと同じである。すなわち、
サブアレイ２２Ａは、１トランジスタ１キャパシタ型の
複数のメモリセルがマトリクス状に配列されたものであ
る。各メモリセルには、ワード線とビット線対（データ
線対とも呼ばれる）とが接続されている。行デコーダ２
４Ａは、行ドライバを含んでおり、供給される行アドレ
スに従ってサブアレイ２２Ａ内の複数本のワード線のう
ちの１本を選択して活性化する。列デコーダ２６Ａは、
列ドライバを含んでおり、供給される列アドレスに従っ
てサブアレイ２２Ａ内の複数組のビット線対の中の１ワ
ード（１６ビット）分のビット線対を同時に選択する。
また、ゲート２８Ａは、読み出し回路や書き込み回路を
含んでおり、データ入出力バッファ１０とサブアレイ２
２Ａと間のデータのやり取りを可能とする。なお、ブロ
ック２０Ａ内には、図示しないプリチャージ回路やセン
スアンプなども設けられている。

【００４５】アドレスバッファ６０は、外部装置から与
えられた２０ビットのアドレスＡ０〜Ａ１９を他の内部
回路に供給する回路である。最も下位の２ビットのアド
レスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのう
ちのいずれか１つを選択するためのブロックアドレスと
して用いられる。また、ブロックアドレスＡ０〜Ａ１よ
りも上位の６ビットのアドレスＡ２〜Ａ７は列アドレス
として用いられ、最も上位の１２ビットのアドレスＡ８
〜Ａ１９は行アドレスとして用いられる。従って、ブロ
ックアドレスＡ０〜Ａ１によって４つのブロック２０Ａ
〜２０Ｄのうちの１つが選択され、選択されたブロック
の中から、列アドレスＡ２〜Ａ７と行アドレスＡ８〜Ａ
１９とによって１ワード（１６ビット）分のメモリセル
が選択される。選択されたメモリセルに対応する１ワー
ド分のデータは、データ入出力バッファ１０を介して読
み出され、あるいは書き込まれる。すなわち、外部装置
は、１つのアドレスＡ０〜Ａ１９を入力することによ
り、１つのブロック内の１ワード分のメモリセルに同時
にアクセスすることが可能である。

【００４６】各ブロック２０Ａ〜２０Ｄには、それぞ
れ、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコント
ローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回
路５０Ａ〜５０Ｄとがこの順に接続されている。メモリ
チップ３００内には、さらに、リフレッシュタイマ７０
と、リフレッシュカウンタコントローラ９０と、リフレ
ッシュカウンタ１００と、ＡＴＤ（アドレス遷移検出）
回路１１０と、行アドレス遷移検出(ＲＡＴＤ)回路１３
０とが設けられている。

【００４７】ＡＴＤ回路１１０は、外部装置から供給さ
れた２０ビットのアドレスＡ０〜Ａ１９の中のいずれか
１ビット以上に変化があるか否か検出し、変化が検出さ
れたときには、図３（ａ）に示すようなＡＴＤ信号を生
成する。

【００４８】図４のリフレッシュタイマ７０は、後述す
るリフレッシュ周期毎にリフレッシュタイミング信号Ｒ
ＦＴＭを発生する回路である。このリフレッシュタイマ
７０についてはさらに後述する。

【００４９】リフレッシュ要求信号発生回路５０Ａ〜５
０Ｄは、リフレッシュタイマ７０から供給されるリフレ
ッシュタイミング信号ＲＦＴＭに応じて、各ブロック２
０Ａ〜２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ
０〜ＲＦＲＥＱ３を発生する。このリフレッシュ要求信
号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコ
ントローラ４０Ａ〜４０Ｄにそれぞれ供給される。

【００５０】ブロックコントローラ４０Ａ〜４０Ｄに
は、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３
とともに、外部装置から与えられたブロックアドレスＡ
０〜Ａ１が供給されている。リフレッシュ要求信号ＲＦ
ＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２
０Ｄにおいてリフレッシュ動作を開始すべきことを意味
している。また、オペレーションサイクルでは、ブロッ
クアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０
Ｄのいずれに外部アクセスが要求されているかを示して
いる。そこで、ブロックコントローラ４０Ａ〜４０Ｄ
は、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３，Ａ０〜
Ａ１に応じて、４つのブロックに対する外部アクセスと
内部リフレッシュとを調停する。この調停は、具体的に
は、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレ
ッシュ実施信号＃ＲＦ０〜＃ＲＦ３との出力レベルをそ
れぞれ設定することによって行われる。

【００５１】行プリデコーダ３０Ａ〜３０Ｄは、外部ア
クセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施
信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置か
ら与えられた行アドレスＡ８〜Ａ１９と、リフレッシュ
カウンタ１００から与えられたリフレッシュアドレスＲ
ＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、行デコ
ーダ２４Ａ〜２４Ｄに供給する。この２種類のアドレス
Ａ８〜Ａ１９，ＲＦＡ８〜ＲＦＡ１９の選択は、行プリ
デコーダ毎に独立に行われる。例えば、第１のブロック
２０Ａに対して外部アクセスの要求がある場合にリフレ
ッシュの要求があったときには、第１の行プリデコーダ
３０Ａは行アドレスＡ８〜Ａ１９を選択して第１のブロ
ック２０Ａに供給し、他の行プリデコーダ３０Ｂ〜３０
ＤはリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を選択
して対応するブロック２０Ｂ〜２０Ｄにそれぞれ供給す
る。なお、第１の行プリデコーダ３０Ａは、第１のブロ
ック２０Ａに対する外部アクセスの終了後に、リフレッ
シュアドレスＲＦＡ８〜ＲＦＡ１９を第１のブロック２
０Ａに供給する。

【００５２】リフレッシュカウンタコントローラ９０
は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、
同一のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に従
ってリフレッシュ動作が完了したか否かを検出する。こ
の検出は、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜
ＲＦＲＥＱ３のレベル変化を調べることによって行われ
る。４つのブロック２０Ａ〜２０Ｄにおけるリフレッシ
ュ動作が完了すると、リフレッシュカウンタコントロー
ラ９０は、リフレッシュカウンタ１００にカウントアッ
プ信号＃ＣＮＴＵＰを供給する。リフレッシュカウンタ
１００は、このカウントアップ信号＃ＣＮＴＵＰに応じ
てリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値を１
つカウントアップする。

【００５３】メモリチップ３００は、図４に示す回路の
他に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに
従ってチップ内の回路の動作状態を制御するコントロー
ラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，
＃ＵＢに応じて入出力状態を制御するコントローラなど
を有しているが、図４では、図示の便宜上省略されてい
る。

【００５４】なお、図４においてデータ入出力バッファ
１０とアドレスバッファ６０とメモリセルアレイ２０と
を除く回路部分（３０Ａ〜３０Ｄ，４０Ａ〜４０Ｄ，５
０Ａ〜５０Ｄ，７０，９０，１００，１１０，１３０）
は、本発明のリフレッシュ制御部の機能を有している。

【００５５】ところで、アドレスＡ０〜Ａ１９について
は、上記のように、行アドレスをＡ８〜Ａ１９、列アド
レスをＡ２〜Ａ７、ブロックアドレスをＡ０，Ａ１と限
定する必要はない。行アドレスと列アドレスとブロック
アドレスを任意の組合せとするようにしてもよい。

【００５６】Ｃ．リフレッシュタイマの内部構成：図５
は、図４のリフレッシュタイマ７０の一例を示すブロッ
ク図である。リフレッシュタイマ７０は、可変周期発振
部７２と、発振周期制御部７４とを備えている。

【００５７】可変周期発振部７２は、リフレッシュ周期
ｔｒｆを示すリフレッシュタイミング信号ＲＦＴＭを生
成する。リフレッシュ周期ｔｒｆは、後述するように、
発振周期制御部７４から供給される制御信号ＲＣＴＬに
よって設定される。

【００５８】以下では、可変周期発振部７２および発振
周期制御部７４についてそれぞれ説明する。

【００５９】Ｃ１．可変周期発振部：図６は、可変周期
発振部７２の内部構成の一例を示す概略回路図である。
この可変周期発振部７２は、５つのインバータ７１０Ａ
〜７１０Ｅによるリングオシレータ７１０によって構成
される。５つのインバータ７１０Ａ〜７１０Ｅは、同じ
回路構成を有しているので、以下では、第１のインバー
タ７１０Ａを中心に説明する。

【００６０】第１のインバータ７１０Ａは、１組のｐチ
ャネルＭＯＳトランジスタ（以下、「ｐＭＯＳ」と呼
ぶ）７１１と、ｎチャネルＭＯＳトランジスタ（以下、
「ｎＭＯＳ」と呼ぶ）７１２で構成されたＣＭＯＳイン
バータである。ただし、ｐＭＯＳ７１１のソース（Ｓ）
側には、ｐＭＯＳ７１１に駆動電流を供給する電流源と
してのｐＭＯＳ７１３（以下、「電流源７１３」と呼ぶ
こともある）が設けられている。また、ｎＭＯＳ７１２
のソース（Ｓ）側にも、ｎＭＯＳ７１２に駆動電流を供
給する電流源としてのｎＭＯＳ７１４（以下、「電流源
７１４」と呼ぶこともある）が設けられている。

【００６１】電流源としてのｐＭＯＳ７１３のゲート
（Ｇ）には、駆動電流を決定するためのバイアス電圧Ｖ
ｂｓ１がバイアス回路７２０から供給されている。同様
に、電流減としてのｎＭＯＳ７１４のゲート（Ｇ）に
は、バイアス電圧Ｖｂｓ２がバイアス回路７２０から供
給されている。

【００６２】バイアス回路７２０の定電流源７２１と、
これに接続されるｐＭＯＳ７２２と、第１のインバータ
７１０Ａの電流源としてのｐＭＯＳ７１３は、カレント
ミラー回路を構成している。このカレントミラー回路に
おいて、ｐＭＯＳ７１３から出力される駆動電流Ｉｐ
は、バイアス回路７２０のｐＭＯＳ７２２に流れる動作
電流Ｉｒにより、Ｉｐ≒Ｍ１・Ｉｒで表される。ここ
で、Ｍ１は、上記カレントミラー回路におけるミラー係
数であり、バイアス回路７２０のｐＭＯＳ７２２のゲー
ト寸法比（ゲート長に対するゲート幅の比）に対する電
流源としてのｐＭＯＳ７１３のゲート寸法比の比により
決定される。

【００６３】また、バイアス回路７２０の定電流源７２
１と、これに接続される２つのｐＭＯＳ７２２，７２３
と、ｐＭＯＳ７２３に接続されるｎＭＯＳ７２４と、第
１のインバータ７１０の電流源としてのｎＭＯＳ７１４
も、同様に、カレントミラー回路を構成している。この
カレントミラー回路において、ｎＭＯＳ７１４から出力
される駆動電流Ｉｎは、Ｉｎ≒Ｍ２・Ｉｒで表される。
ここで、Ｍ２は、上記カレントミラー回路におけるミラ
ー係数であり、バイアス回路７２０のｐＭＯＳ７２２の
ゲート寸法比に対するｐＭＯＳ７２３のゲート寸法比の
比と、バイアス回路７２０のｎＭＯＳ７２４のゲート寸
法比に対する電流源としてのｎＭＯＳ７１４のゲート寸
法比の比との乗算値により決定される。

【００６４】従って、第１のインバータ７１０Ａの駆動
電流ＩｐおよびＩｎは、バイアス回路７２０のｐＭＯＳ
７２２の動作電流Ｉｒに依存して変化し、動作電流Ｉｒ
が大きくなれば大きくなり、小さくなれば小さくなる。

【００６５】ここで、第１のインバータ７１０Ａの動作
速度、すなわち、遅延時間ｔｄは、駆動電流Ｉｐ，Ｉｎ
に依存して変化する。具体的には、駆動電流Ｉｐ，Ｉｎ
が大きくなれば遅延時間ｔｄは短くなり、駆動電流Ｉ
ｐ，Ｉｎが小さくなれば遅延時間ｔｄは長くなる。

【００６６】従って、第１のインバータ７１０Ａの遅延
時間ｔｄは、バイアス回路７２０のｐＭＯＳ７２２に流
れる動作電流Ｉｒに依存して変化することになる。な
お、第２〜第５のインバータ７１０Ｂ〜７１０Ｅも同様
である。

【００６７】ところで、リングオシレータ７１０の発振
周期ｔｏｓｃは、第１のインバータ７１０Ａ〜第５のイ
ンバータ７１０Ｅの各遅延時間をｔｄとすると、ｔｏｓ
ｃ≒２・（５・ｔｄ）で表される。上述したように、各
インバータ７１０Ａ〜７１０Ｅの遅延時間ｔｄは、バイ
アス回路７２０におけるｐＭＯＳ７２２の動作電流Ｉｒ
に依存するので、リングオシレータ７１０の発振周期ｔ
ｏｓｃも、ｐＭＯＳ７２２の動作電流Ｉｒに依存して変
化することになる。

【００６８】なお、ｐＭＯＳ７２２の動作電流Ｉｒは、
制御信号ＲＣＴＬとしての制御電流Ｉｔｃｌと、定電流
源７２１から出力される定電流Ｉｏとの和で表される。
このため、ｐＭＯＳ７２２の動作電流Ｉｒは、制御電流
Ｉｔｃｌが変化することにより変化する。従って、リン
グオシレータ７１０の発振周期ｔｏｓｃは、制御電流Ｉ
ｃｔｌによって設定される。

【００６９】リングオシレータ７１０で生成される発振
信号は、波形整形回路７３０及び出力インバータ７４０
を介してリフレッシュタイミング信号ＲＦＴＭとして出
力される。従って、リフレッシュ周期ｔｒｆは、リング
オシレータ７１０の発振周期ｔｏｓｃに相当する。

【００７０】なお、波形整形回路７３０は、リングオシ
レータ７１０で生成される発振信号の立ち上がり特性お
よび立ち下がり特性を改善する機能を有している。これ
により、出力インバータ７４０に流れる貫通電流が抑制
される。

【００７１】Ｃ２．発振周期制御部：図７は、発振周期
制御部７４の内部構成の一例を示す回路図である。この
発振周期制御部７４は、温度検出部７５０と、制御信号
出力部７６０とを備えている。

【００７２】温度検出部７５０は、５つの温度検出素子
ＴＤ０〜ＴＤ４と、各温度検出素子ＴＤ０〜ＴＤ４に対
応するスイッチ回路ＳＷ０〜ＳＷ４とで構成されてい
る。各温度検出素子ＴＤ０〜ＴＤ４は、それぞれゲート
長の設計寸法が異なったｐＭＯＳにより構成されてい
る。各温度検出素子ＴＤ０〜ＴＤ４を構成するｐＭＯＳ
は、ゲート（Ｇ）およびソース（Ｓ）が２つの電源Ｖｄ
ｄ，Ｖｓｓのうち、高電圧側の電源Ｖｄｄに接続されて
いる。これにより、各温度検出素子ＴＤ０〜ＴＤ４のｐ
ＭＯＳは、それぞれのソース（Ｓ）とゲート（Ｇ）との
間のｐｎ接合部に順方向の電圧が印加されず、遮断状態
に設定されている。なお、ゲート（Ｇ）にソース（Ｓ）
よりも高い電圧を印加し、すなわち、ソース（Ｓ）とゲ
ート（Ｇ）との間のｐｎ接合部に逆方向の電圧を印加し
ても、遮断状態とすることができる。それぞれのドレイ
ン（Ｄ）は、対応するスイッチ回路ＳＷ０〜ＳＷ４の入
力ＩＯ１に接続されている。そして、各スイッチ回路Ｓ
Ｗ０〜ＳＷ４の出力ＩＯ０は、互いに接続されるととも
に、制御信号出力部７６０に接続されている。

【００７３】第１のスイッチ回路ＳＷ０には、２種類の
スイッチ信号ＴＳＬＥＡＫ０，ＯＰＬＥＡＫ０が入力さ
れている。同様に、第２〜第５のスイッチ回路ＳＷ１〜
ＳＷ４には、それぞれ２種類のスイッチ信号ＴＳＬＥＡ
Ｋ１，ＯＰＬＥＡＫ１〜ＴＳＬＥＡＫ４，ＯＰＬＥＡＫ
４が入力されている。これらのスイッチ信号ＴＳＬＥＡ
Ｋ０〜ＴＳＬＥＡＫ４，ＯＰＬＥＡＫ０〜ＯＰＬＥＡＫ
４は、後述する動作モードに応じて、図示しないスイッ
チ信号発生部から出力される。

【００７４】図８は、第１のスイッチ回路ＳＷ０の一例
を示す説明図である。このスイッチ回路ＳＷ０は、図８
（Ａ）に示すように、スイッチ８１２と、スイッチ制御
部８１４とで構成されている。このスイッチ回路ＳＷ０
では、図８（Ｂ）に示すように、ＴＥＳＴ端子に入力さ
れる第1のテストモードスイッチ信号ＴＳＬＥＡＫ０
と、ＦＵＳＥ端子に入力される第1の動作モードスイッ
チ信号ＯＰＬＥＡＫ０の信号レベルに応じて、スイッチ
８１２の状態が制御される。すなわち、テストモードに
おいては、第１の動作モードスイッチ信号ＯＰＬＥＡＫ
０によりＦＵＳＥ端子をＬレベルとすることにより、第
１のテストモードスイッチ信号ＴＳＬＥＡＫ０によるＴ
ＥＳＴ端子のレベルに応じて、スイッチ８１２の状態が
制御可能である。具体的には、ＴＥＳＴ端子がＨレベル
ならばスイッチ８１２はオン状態に設定され、Ｌレベル
ならばオフ状態に設定される。また、動作モードにおい
ては、第１のテストモードスイッチ信号ＴＳＬＥＡＫ０
によりＴＥＳＴ端子をＬレベルとすることにより、第１
の動作モードスイッチ信号ＯＰＬＥＡＫ０によるＦＵＳ
Ｅ端子のレベルに応じて、スイッチ８１２の状態が制御
可能である。具体的には、ＦＵＳＥ端子がＨレベルなら
ばスイッチ８１２はオフ状態に設定され、Ｌレベルなら
ばオン状態に設定される。

【００７５】第２〜第５のスイッチ回路ＳＷ１〜ＳＷ４
も同様である。従って、テストモードにおいては、５つ
のスイッチ回路ＳＷ０〜ＳＷ４に入力される動作モード
スイッチ信号ＯＰＬＥＡＫ０〜ＰＬＥＡＫ４を全てＬレ
ベルとし、テストモードスイッチ信号ＴＳＬＥＡＫ０〜
ＴＳＬＥＡＫ４のいずれか一つをＨレベルとすることに
より、対応するスイッチ回路をオン状態とすることが可
能である。また、動作モードにおいては、５つのスイッ
チ回路ＳＷ０〜ＳＷ４に入力されるテストモードスイッ
チ信号ＴＳＬＥＡＫ０〜ＴＳＬＥＡＫ４を全てＬレベル
とし、動作モードスイッチ信号ＯＰＬＥＡＫ０〜ＯＰＬ
ＥＡＫ４のいずれか一つをＬレベルとすることにより、
対応するスイッチ回路をオン状態とすることが可能であ
る。

【００７６】図７の温度検出部７５０では、５つの温度
検出素子ＴＤ０〜ＴＤ４のうちいずれか一つの温度検出
素子が上述したように、対応するスイッチ回路ＳＷ０〜
ＳＷ４によって選択され、選択されているいずれか１つ
の温度検出素子から出力されるリーク電流Ｉｏｆｆ（Ｉ
ｏｆｆ０〜Ｉｏｆｆ４のいずれか）が出力される。

【００７７】このリーク電流Ｉｏｆｆは、メモリチップ
３００の環境温度Ｔａ（厳密には、温度検出素子の遮断
状態に設定されたｐｎ接合部（ｐｎ接合領域）のジャン
クション温度Ｔｊ）に依存し、環境温度Ｔａが高くなる
と大きくなり、低くなると小さくなる特性を有してお
り、温度検出信号に相当する温度検出電流Ｉｔｍｐとし
て温度検出部７５０から出力される。この温度検出信号
としての温度検出電流Ｉｔｍｐは、制御信号出力部７６
０に入力される。

【００７８】制御信号出力部７６０は、２つのｎＭＯＳ
７６２，７６４で構成されるカレントミラー回路であ
る。従って、制御信号出力部７６０から出力される制御
信号ＲＣＴＬとしての制御電流Ｉｃｔｌは、Ｉｃｔｌ≒
Ｍ３・Ｉｔｍｐで表される。ここで、Ｍ３は、このカレ
ントミラー回路におけるミラー係数であり、第１のｎＭ
ＯＳ７６２のゲート寸法比に対する第２のｎＭＯＳ７６
４のゲート寸法比の比で決定される。

【００７９】ここで、上述したように、制御電流Ｉｃｔ
ｌを決定する温度検出電流Ｉｔｍｐは、温度検出部７５
０において選択されている温度検出素子のリーク電流Ｉ
ｏｆｆに相当する。従って、温度検出電流Ｉｔｍｐで決
定される制御電流Ｉｃｔｌも環境温度Ｔａに依存して変
化し、環境温度Ｔａが高くなれば大きくなり、低くなれ
ば小さくなる。また、可変周期発振部７２の発振周期ｔ
ｏｓｃ、すなわち、リフレッシュ周期ｔｒｆは、制御電
流Ｉｃｔｌに応じて変化する。従って、リフレッシュ周
期ｔｒｆは、環境温度Ｔａに応じて変化し、環境温度Ｔ
ａが高くなれば短くなり、環境温度Ｔａが低くなれば長
くなる。なお、環境温度Ｔａとリフレッシュ周期ｔｒｆ
との関係については、さらに後述する。

【００８０】ところで、上述したように、制御電流Ｉｃ
ｔｌは、可変周期発振部７２の発振周期ｔｏｓｃ、すな
わち、リフレッシュ周期ｔｒｆを設定するパラメータで
ある。高精度な周期信号を得るためには、制御電流Ｉｃ
ｔｌも高精度であることが好ましい。

【００８１】しかしながら、制御電流Ｉｃｔｌを決定す
るパラメータである温度検出素子としてのｐＭＯＳのリ
ーク電流Ｉｏｆｆは、ｐＭＯＳのゲート長の製造ばらつ
きに依存して設計値に対して大きくばらつく可能性があ
る。このため、このリーク電流Ｉｏｆｆによって決定さ
れる制御電流Ｉｃｔｌの値も大きくばらつく可能性があ
り、リフレッシュ周期ｔｒｆも設計値に対して大きくば
らつくことになる。

【００８２】そこで、本実施例の温度検出部７５０は、
リフレッシュ周期ｔｒｆの精度を向上させるために、上
述したように、ゲート長の設計寸法が異なる５つの温度
検出素子ＴＤ０〜ＴＤ４を有し、最適な温度検出素子を
選択することが可能な構成としている。

【００８３】なお、最適な温度検出素子の選択は、例え
ば、以下のようにして行うことができる。

【００８４】まず、テストモードにおいて、動作モード
スイッチ信号ＯＰＬＥＡＫ０〜ＯＰＬＥＡＫ４をＬレベ
ルとし、テストモードスイッチ信号ＴＳＬＥＡＫ０〜Ｔ
ＳＬＥＡＫ４を順次Ｈレベルにして、５つの温度検出素
子ＴＤ０〜ＴＤ４を順次選択し、可変周期発振部７２の
発振周期ｔｏｓｃ、すなわち、リフレッシュ周期ｔｒｆ
を調べることにより、最適な温度検出素子を決定する。
そして、実際に使用する動作モードにおいては、テスト
モードスイッチ信号ＴＳＬＥＡＫ０〜ＴＳＬＥＡＫ４を
Ｌレベルとし、動作モードスイッチ信号ＯＰＬＥＡＫ０
〜ＯＰＬＥＡＫ４のうち、テストモードにおいて決定さ
れた最適な温度検出素子に対応する動作モードスイッチ
信号のみをＬレベル、他の動作モードスイッチ信号をＨ
レベルに固定することにより、リフレッシュ周期ｔｒｆ
のばらつきを抑制することができる。

【００８５】Ｃ３．リフレッシュ周期の制御：リフレッ
シュ動作は、各メモリセルに記憶されているデータを保
持するために行われる。従って、リフレッシュ周期ｔｒ
ｆは、各メモリセルに記憶されているデータを保持可能
な時間（データ保持時間）ｔｃｈ以下の間隔となるよう
に設定される。以下では、説明を容易にするために、原
則として、リフレッシュ周期ｔｒｆは、データ保持時間
ｔｃｈに等しい値に設定されていると仮定して説明す
る。

【００８６】図９は、使用環境温度Ｔａが−２０℃〜８
５℃の範囲におけるデータ保持時間ｔｃｈの一例を示す
説明図である。図９は、最高温の環境温度Ｔａ＝８５℃
におけるデータ保持時間ｔｃｈの値を１として示してい
る。図９に示すように、データ保持時間ｔｃｈは、Ｔａ
＝８５℃の場合に比べて、Ｔａ＝６５℃でほぼ１０倍、
Ｔａ＝２５℃でほぼ１００倍、Ｔａ＝−２０℃でほぼ１
０００倍長くなる。従って、リフレッシュ周期ｔｒｆ
は、環境温度Ｔａに応じて変化させてもよいことがわか
る。

【００８７】ここで、実際にメモリが使用される環境温
度Ｔａは、安定な動作を確保するために、使用可能な最
高温の環境温度Ｔａに比べて低く設定される場合が多
い。例えば、実際に使用される環境温度Ｔａは、Ｔａ≦
６５℃であるとする。この場合には、図９からわかるよ
うに、環境温度Ｔａ≦６５℃におけるデータ保持時間ｔ
ｃｈがＴａ＝８５℃の場合に比べて約１０倍以上長くな
る。従って、設定可能なリフレッシュ周期ｔｒｆは、環
境温度Ｔａ＝８５℃において設定されるリフレッシュ周
期ｔｒｆに比べて少なくとも約１０倍長く設定すること
が可能である。以下では、Ｔａ＝８５℃において設定さ
れるリフレッシュ周期ｔｒｆを「最小リフレッシュ周期
ｔｒｆ（ｍｉｎ）」と呼ぶ場合もある。

【００８８】しかしながら、従来のメモリチップにおけ
るリフレッシュ周期ｔｒｆは、使用が保証されている環
境温度Ｔａの範囲においてデータ保持が可能となるよう
に、最高温の環境温度Ｔａにおけるデータ保持時間ｔｃ
ｈ以下の長さの一定周期に設定されていた。

【００８９】一方、本実施例のリフレッシュタイマ７０
を構成する可変周期発振部７２（図６）から出力される
リフレッシュタイミング信号ＲＦＴＭによるリフレッシ
ュ周期ｔｒｆは、上述したように、環境温度Ｔａに応じ
て変化する。具体的には、環境温度Ｔａが高くなるとリ
フレッシュ周期ｔｒｆは短くなり、環境温度Ｔａが低く
なるとリフレッシュ周期ｔｒｆは長くなる。この変化
は、データ保持時間ｔｃｈと同様である。

【００９０】ここで、データ保持時間ｔｃｈは、メモセ
ルを構成するトランジスタの遮断状態におけるリーク電
流に依存する。そして、このトランジスタのリーク電流
は、環境温度Ｔａ、厳密には、トランジスタにおけるｐ
ｎ接合部のジャンクション温度Ｔｊに依存して変化す
る。一方、リフレッシュ周期ｔｒｆも、上述したよう
に、温度検出部７５０の温度検出素子から出力されるリ
ーク電流Ｉｏｆｆによって変化する。従って、本実施例
においては、図９に示すように、環境温度Ｔａに応じて
変化するデータ保持時間ｔｃｈに対応してリフレッシュ
周期ｔｒｆを変化させることができる。

【００９１】なお、本実施例のリフレッシュ周期ｔｒｆ
は、図９に示すように、実際の使用環境温度Ｔａの範囲
Ｔａ≦６５℃において、ほぼ一定の周期となるように制
御されている場合を示しているが、これに限定されるも
のではなく、環境温度Ｔａの変化に応じて、リフレッシ
ュ周期ｔｒｆが変化するように制御されていてもよい。
このようなリフレッシュ周期ｔｒｆの変化の特性は、可
変周期発振部７２（図６）のバイアス回路７２０におけ
るｐＭＯＳ７２２の動作電流Ｉｒに含まれる制御電流Ｉ
ｃｔｌと定電流Ｉｏの割合によって決定される。

【００９２】ところで、環境温度Ｔａが高くなるとリフ
レッシュ周期ｔｒｆは短くなり、環境温度Ｔａが低くな
るとリフレッシュ周期ｔｒｆは長くなるので、環境温度
Ｔａが低くなれば単位時間あたりのリフレッシュの回数
が減少するので、リフレッシュにおける消費電流Ｉｒｆ
は減少する。すなわち、リフレッシュにおける消費電流
Ｉｒｆは、リフレッシュ周期ｔｒｆにほぼ反比例する。
従って、環境温度Ｔａに対応するデータ保持時間ｔｃｈ
に応じて、上述したようにリフレッシュ周期ｔｒｆを変
化させれば、リフレッシュにおける消費電流Ｉｒｆを低
減することが可能となる。

【００９３】図１０は、図９に示す本実施例のリフレッ
シュ周期ｔｒｆにおける消費電流Ｉｒｆを示す説明図で
ある。図１０の消費電流Ｉｒｆは、最高温の環境温度Ｔ
ａ＝８５℃における値を１として示している。図１０に
示すように、Ｔａ＝８５℃の消費電流に対して、Ｔａ≦
６５℃ではほぼ１／１０に低減することが可能である。

【００９４】なお、本実施例におけるリフレッシュにお
ける消費電流Ｉｒｆは、リフレッシュ周期ｔｒｆが図９
に示すようにＴａ≦６５℃において一定となるように制
御されているため、Ｔａ≦６５℃以下でほぼ一定とな
る。リフレッシュ周期ｔｒｆが図９のデータ保持時間ｔ
ｃｈに応じて、Ｔａ＜６５℃においても変化するように
制御されている場合には、これに応じてリフレッシュの
消費電流Ｉｒｆも変化させることができる。ただし、本
実施例の場合においても従来の消費電流Ｉｒｆに比べて
約１／１０に削減できるので有効である。

【００９５】以上、説明したように、本実施例のメモリ
チップ３００においては、リフレッシュタイマ７０によ
って発生されるリフレッシュタイミング信号ＲＦＴＭに
よるリフレッシュ周期ｔｒｆを環境温度Ｔａに対応する
メモリセルのデータ保持時間ｔｃｈに応じて適切な長さ
に調整することができる。この結果、実際に使用する環
境温度Ｔａの範囲において、リフレッシュにおける消費
電流Ｉｒｆを、従来に比べて低減することが可能とな
る。

【００９６】なお、図９に示した本実施例におけるリフ
レッシュ周期ｔｒｆの特性および図１０に示したリフレ
ッシュにおける消費電流Ｉｒｆは、一例を示したもので
あり、半導体のデバイス特性や回路構成等に応じてそれ
ぞれ異なった特性となる。しかしながら、各場合におい
ても本実施例のように環境温度Ｔａに対応するデータ保
持時間ｔｃｈに応じてリフレッシュ周期ｔｒｆを調整す
るようにすることが可能である。

【００９７】Ｄ．電子機器への適用例：図１１は、本発
明による半導体メモリ装置を利用した電子機器の一実施
例としての携帯電話機の斜視図である。この携帯電話機
６００は、本体部６１０と、蓋部６２０とを備えてい
る。本体部６１０には、キーボード６１２と、液晶表示
部６１４と、受話部６１６と、本体アンテナ部６１８と
が設けられている。また、蓋部６２０には、送話部６２
２が設けられている。

【００９８】図１２は、図１１の携帯電話機６００の電
気的構成を示すブロック図である。ＣＰＵ６３０には、
バスラインを介して、キーボード６１２と、液晶表示部
６１４を駆動するためのＬＣＤドライバ６３２と、ＳＲ
ＡＭ６４０と、ＶＳＲＡＭ６４２と、ＥＥＰＲＯＭ６４
４とが接続されている。

【００９９】ＳＲＡＭ６４０は、例えば高速なキャッシ
ュメモリとして利用される。また、ＶＳＲＡＭ６４２
は、例えば画像処理用の作業メモリとして利用される。
このＶＳＲＡＭ６４２（擬似ＳＲＡＭあるいは仮想ＳＲ
ＡＭと呼ばれる）としては、上述したメモリチップ３０
０を採用することができる。ＥＥＰＲＯＭ６４４は、携
帯電話機６００の各種の設定値を格納するために利用さ
れる。

【０１００】携帯電話機６００の動作を一時的に停止さ
せるときには、ＶＳＲＡＭ６４２をスヌーズ状態に維持
しておくことができる。こうすれば、ＶＳＲＡＭ６４２
が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ６
４２内のデータを消失させずに保持しておくことが可能
である。特に、本実施例のメモリチップ３００は比較的
大容量なので、画像データなどの大量のデータを長時間
保持し続けることができるという利点がある。また、本
実施例のメモリチップ３００はリフレッシュにおける動
作電流を従来に比べて低減することができるので、携帯
電話機６００のようにバッテリによって駆動される種々
の電子機器において有利である。

【０１０１】Ｅ．その他：なお、この発明は上記の実施
例や実施形態に限られるものではなく、その要旨を逸脱
しない範囲において種々の態様において実施することが
可能であり、例えば次のような変形も可能である。

【０１０２】（１）上記実施例のメモリチップ３００の
内部構成は、一例であってこれに限定されるものではな
く、本発明は、リフレッシュ制御部を備える種々のメモ
リチップ（半導体メモリ装置）に適用可能である。

【０１０３】（２）上記実施例では、メモリチップ３０
０内にＡＴＤ回路（図４）が設けられており、ＡＴＤ信
号をクロック信号として用いている場合を示している
が、これに代えて、外部装置からクロック信号を供給す
るようにしてもよい。また、いずれか一方を選択可能と
するようにしてもよい。

【０１０４】（３）上記実施例においては、可変周期発
振部７２をリングオシレータにより構成する場合を例に
説明しているがこれに限定されるものではなく、種々の
周期が可変な発振手段を用いることが可能である。例え
ば、固定の周期で発振する発振器と、分周比が可変な分
周器とを備える構成とすることも可能である。この構成
の場合には、温度変化に応じて、要求される発振周期に
対応する分周比を設定するようにすればよい。

【０１０５】（４）上記実施例においては、メモリチッ
プ３００の温度変化を検出し、検出された温度変化に応
じてリフレッシュ周期を制御する場合を例に説明してい
るが、他の種々の集積回路の特定回路における動作特性
を制御する場合においても適用可能である。例えば、発
振回路を含む集積回路において、温度検出素子の出力
（リーク電流）に基づいて集積回路の温度変化を検出
し、その検出結果に応じて、発振回路の発振周期を制御
することも可能である。発振周期の制御としては、温度
変化に応じて発振周期を変化させる制御や、温度変化に
依存せずに発振周期を一定とする制御が考えられる。ま
た、遅延回路を含む集積回路において、温度検出素子の
出力に基づいて集積回路の温度変化を検出し、その検出
結果に応じて、遅延回路の遅延量を制御することも可能
である。遅延量の制御としては、温度変化に応じて遅延
量を変化させる制御や、温度変化に依存せずに遅延量を
一定とする制御も考えられる。なお、この発明において
「集積回路の温度」とは、集積回路のｐｎ接合部（ｐｎ
接合領域）におけるジャンクション温度Ｔｊや、集積回
路の環境温度Ｔａを意味する。

【０１０６】（５）上記実施例では、遮断状態に設定さ
れたｐチャネルＭＯＳトランジスタを温度検出素子とし
て利用し、遮断状態におけるｐｎ接合領域のリーク電流
を温度検出信号として利用する場合を例に説明している
が、これに限定されるものではない。例えば、ｎチャン
ネルＭＯＳトランジスタ、ＮＰＮトランジスタ、ＰＮＰ
トランジスタ等の種々のトランジスタを遮断状態に設定
して用いることができる。また、ダイオードを遮断状態
に設定して用いることも可能である。すなわち、遮断状
態に設定された種々のｐｎ接合部を温度検出素子として
利用可能である。

【図面の簡単な説明】

【図１】本発明の実施例としてのメモリチップ３００の
端子の構成を示す説明図である。

【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺ
の信号レベルに応じたメモリチップ３００の動作状態の
区分を示す説明図である。

【図３】メモリチップ３００の動作の概要を示すタイミ
ングチャートである。

【図４】メモリチップ３００の内部構成を示すブロック
図である。

【図５】図４のリフレッシュタイマ７０の一例を示すブ
ロック図である。

【図６】可変周期発振部７２の内部構成の一例を示す概
略回路図である。

【図７】発振周期制御部７４の内部構成の一例を示す回
路図である。

【図８】第１のスイッチ回路ＳＷ０の一例を示す説明図
である。

【図９】使用環境温度Ｔａが−２０℃〜８５℃の範囲に
おけるデータ保持時間ｔｃｈの一例を示す説明図であ
る。

【図１０】図９に示す本実施例のリフレッシュ周期ｔｒ
ｆにおける消費電流Ｉｒｆを示す説明図である。

【図１１】本発明による半導体メモリ装置を利用した電
子機器の一実施例としての携帯電話機の斜視図である。

【図１２】図１１の携帯電話機６００の電気的構成を示
すブロック図である。

【符号の説明】

３００…メモリチップ１０…データ入出力バッファ２０…メモリセルアレイ２０Ａ〜２０Ｄ…ブロック２２Ａ〜２２Ｄ…メモリセルサブアレイ２４Ａ〜２４Ｄ…行デコーダ２６Ａ〜２６Ｄ…列デコーダ２８Ａ〜２８Ｄ…ゲート３０Ａ〜３０Ｄ…行プリデコーダ４０Ａ…ブロックコントローラ５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路６０…アドレスバッファ７０…リフレッシュタイマ７２…可変周期発振部７１０…リングオシレータ７１０Ａ〜７１０Ｅ…インバータ７１１…ｐＭＯＳ７１２…ｎＭＯＳ７１３…ｐＭＯＳ７１４…ｎＭＯＳ７２０…バイアス回路７２１…定電流源７２２…ｐＭＯＳ７２３…ｐＭＯＳ７２４…ｎＭＯＳ７３０…波形整形回路７４０…出力インバータ７４…発振周期制御部７５０…温度検出部ＴＤ０〜ＴＤ４…温度検出素子ＳＷ０〜ＳＷ４…スイッチ回路８１２…スイッチ８１４…スイッチ制御部７６０…制御信号出力部７６２…ｎＭＯＳ７６４…ｎＭＯＳ９０…リフレッシュカウンタコントローラ１００…リフレッシュカウンタ１１０…アドレス遷移検出回路１３０…行アドレス遷移検出回路６００…携帯電話機６１０…本体部６２０…蓋部６１２…キーボード６１４…液晶表示部６１６…受話部６１８…本体アンテナ部６２２…送話部

Claims

【特許請求の範囲】

【請求項１】半導体メモリ装置であって、ダイナミック型メモリセルを有するメモリセルアレイ
と、前記メモリセルアレイのリフレッシュ動作の実行タイミ
ングの決定に使用されるリフレッシュタイミング信号を
発生するリフレッシュタイマを有し、前記リフレッシュ
タイミング信号に少なくとも応じて、前記メモリセルア
レイにリフレッシュ動作を実行させるリフレッシュ制御
部と、前記メモリセルアレイと同一の半導体基板上に形成され
たｐｎ接合領域のうち、遮断状態に設定された特定のｐ
ｎ接合領域を含み、前記特定のｐｎ接合領域を流れるリ
ーク電流を出力する温度検出素子を有し、前記温度検出
素子から出力されるリーク電流に基づいて前記半導体メ
モリ装置の温度変化を検出する温度検出部と、前記温度検出部の検出結果に応じて、前記リフレッシュ
タイミング信号の発生周期を制御する温度特性制御部
と、を備える、半導体メモリ装置。
【請求項２】請求項１記載の半導体メモリ装置であっ
て、前記温度検出部は、前記リーク電流の異なった複数の温
度検出素子を有し、選択された一つの温度検出素子の出
力に基づいて、前記半導体メモリ装置の温度変化を検出
する、半導体メモリ装置。
【請求項３】請求項１または請求項２記載の半導体メ
モリ装置であって、前記特定のｐｎ接合領域として、遮断状態に設定された
能動素子を用いる、半導体メモリ装置。
【請求項４】請求項３記載の半導体メモリ装置であっ
て、前記能動素子として、トランジスタまたはダイオードが
用いられる、半導体メモリ装置。
【請求項５】集積回路であって、特定回路と、前記特定回路と同一の半導体基板上に形成されるｐｎ接
合領域のうち、遮断状態に設定された特定のｐｎ接合領
域を含み、前記特定のｐｎ接合領域を流れるリーク電流
を出力する温度検出素子を有し、前記温度検出素子の出
力に基づいて前記集積回路の温度変化を検出する温度検
出部と、前記温度検出部の検出結果に応じて、前記特定回路の特
定の動作特性を制御する温度特性制御部と、を備える、集積回路
【請求項６】請求項５記載の集積回路であって、前記温度検出部は、前記リーク電流の異なった複数の温
度検出素子を有し、選択された一つの温度検出素子の出
力に基づいて、前記集積回路の温度変化を検出する、集積回路。
【請求項７】請求項５または請求項６記載の集積回路
であって、前記特定のｐｎ接合領域として、遮断状態に設定された
能動素子が用いられる、集積回路。
【請求項８】請求項７記載の集積回路であって、前記能動素子として、トランジスタまたはダイオードが
用いられる、集積回路。
【請求項９】請求項５ないし請求項８のいずれかに記
載の集積回路であって、前記特定回路は、発振回路であり、前記温度特性制御部は、前記温度検出部の検出結果に応
じて、前記発振回路の発振周期を制御する、集積回路。
【請求項１０】請求項５ないし請求項８のいずれかに
記載の集積回路であって、前記特定回路は、遅延回路であり、前記温度特性制御部は、前記温度検出部の検出結果に応
じて、前記遅延回路の遅延量を制御する、集積回路。
【請求項１１】集積回路の温度変化を検知する温度検
出素子であって、前記集積回路が形成された半導体基板上のｐｎ接合領域
のうち、遮断状態に設定された特定のｐｎ接合領域を有
し、前記集積回路内の温度変化に応じて変化する前記特
定のｐｎ接合領域を流れるリーク電流を出力する、温度検出素子。
【請求項１２】請求項１１記載の温度検出素子であっ
て、前記特定のｐｎ接合領域として、遮断状態に設定された
能動素子が用いられる、温度検出素子。
【請求項１３】請求項１２記載の温度検出素子であっ
て、前記能動素子として、トランジスタまたはダイオードが
用いられる、温度検出素子。