JP4237109B2 - 半導体記憶装置及びリフレッシュ周期制御方法 - Google Patents
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Description
(a)温度依存性をもったデバイスパラメータ、例えば、MOSトランジスタの電流などを何らかの手段で検知し、リフレッシュ周期に変換する手法。例えば温度をモニタし、リフレッシュ周期を制御する温度計方式、あるいは、セルのリーク特性をモニタしてリフレッシュ周期を制御する手法(本明細書では、「セルリークモニタ方式」という)など)。
(b)データ保持対象となる複数のメモリセルそのものを直接、読み・書きし、そのエラー発生状況から、リフレッシュ周期を決定する手法。
(A1)モニタセルに’1’を書き込み、
(A2)全てのセルをリフレッシュし、
(A3)リフレッシュ期間、ポーズし(内部電源回路の少なくとも1部をオフする)、
(A4)内部電源回路をオンさせ、前記モニタセルからデータを読み出して’1’と比較しエラーを測定し、
(A5)前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を伸ばし、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、
データ保持動作モードをエグジットするまでの間、(A1)乃至(A5)の動作を繰り返し、
データ保持動作モードをエグジットするとき、前記ECC符号化復号回路で、エラー訂正を行い、通常動作に移る構成としてもよい。
前記期待値データを書き込んだ前記複数個のメモリセルから、リフレッシュ周期又は前記リフレッシュ周期よりも短い周期でデータを読み出すステップと、
前記読み出しデータと前記期待値データを比較してエラーカウント又はエラー率を測定する制御を行うステップと、
前記エラーカウント又はエラー率の測定結果に基づき、リフレッシュ周期を延長するか、短縮するか、そのまま維持するかを制御するステップと、を含む。
(a)実メモリセルに対する読出し・書込み動作(AC電流)により、リフレッシュ周期を決定するため、基準電圧(Vref)発生回路、アンプ回路等(セルリークモニタ回路でリーク電流の判定に必要)が不要になる。
(b)本発明によれば、プロセス依存がなく、トリミング等の調整もほとんど必要としない。このため、容易に安定した温度補償が実現可能である。
(c)実メモリのデータを読み出し、そのエラー状況に応じてリフレッシュ周期が設定されるため、メモリ回路の保持データのエラーに依存して、リフレッシュ周期の延長(調整)、温度補償が実現できる。
(d)しかしながら、メモリアレイの全データを読み出してエラー状況を監視する構成は、現実には、温度補償技術として、採用できない。
(e)エラー率を監視するメモリ領域を絞れば、上記(d)の問題を回避できるが、エラー率は、その領域の保持データに依存する。このため、正しい値(エラー率)を得られず、でたらめなリフレッシュ周期設定に陥る場合もある。例えば保持データが0データなら、フェイルしない。
(1)全ビットを読出し、パリティビットを生成する(これは、上記特許文献2と同じ符号化動作である)。
(2)モニタビットに‘1’データを書き込み、全ビットに対しバーストリフレッシュを行う。
(3)設定されたポーズ時間後、モニタビットの‘1’データを読出し、エラー率をカウントする。なお、エラー率のカウントはエラーの発生数のカウントに対応する。
(4)エラー率が設定上限値e1より大きい場合は、リフレッシュ周期を、現在値よりも短くし、設定下限値e2よりも小さい場合にはリフレッシュ周期を、現在値よりも長くし、いずれでもない場合は、リフレッシュ周期を変更しない。
SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で、別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。したがって、例えば16ビットからなるデータ入出力端子DQ0−DQ15においてデータが衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
なお、図5に示す例では、バンク0〜3は、メモリアレイ(8Kロウ×8Kカラム)、モニタビット(Mロウ×8Kカラム)、パリティ(Pロウ×8Kカラム)を備えている。ロウデコーダ201は、ロウアドレスマルチプレクサ206からのロウアドレス13+1ビット(13ビットは8Kワード用、13+1ビットでモニタビット、パリティアクセス用)をデコードしてラッチし、ワードドライバ202から選択ワード線を駆動する。
tREF←tREF/k1
tREF←tREF×k2
tREF←tREF/k1
tREF←tREF×k2
当該リフレッシュ周期より、短い周期で、常にエラー率監視をする。当該リフレッシュ周期でのエラー率より、低いエラー率で周期制御判定を行う。通常動作から、スーパセルフリフレッシュモードにエントリする。
2 内部コマンド信号、READY信号
3 内部アドレス信号
4 動作モード信号(CODEC MODE)
5 エラー検出信号、エラー位置検出信号(ERROR−LOCATION DETECT)
6 ECCコントローラ
7 ECC符号化復号回路(ECC CODEC)
9 周期変更信号(UP/DOWN)
11 エラー率計数回路(ERATE MONITOR)
12 動作モード信号(MODE)
13 エラー率信号(FBIT)
14 メモリアレイ
15 モニタ領域
16 パリティ領域
100 メモリアレイ
101 情報ビット
102 検査ビット
103 モニタビット
104 Xデコーダ
105 エラー率計数回路
106 分周回路(タイマ制御回路)
107 リフレッシュアドレス発生回路
200 メモリアレイ
201 ロウデコーダ
202 ワードドライバ
203 センスアンプ
204 I/Oゲーティングライトドライバ
205 カラムデコーダ
206 ロウアドレスマルチプレクサ
207 カラムアドレスカウンタ&ラッチ
208 リフレッシュカウンタ
209 コントロールロジック
2091 コマンドデコーダ
2092 セルフリフレッシュコントロール
2093 モードレジスタ
210 データ入力レジスタ
211 データ出力レジスタ
212 バンクコントロール論理回路
213 アドレスレジスタ
214 モニタビットアドレス記憶ROM
1701 データスクランブル回路
1702 比較回路
1703 レジスタ回路
1704 カウンタ
1706 加算器
1804、1805 加算器
2001 EXOR回路
2002 AND回路
2401 8ビット加算器
2402 8ビットフリップフロップ
2403 16ビットFSR
2405 CMOSトランスファゲート
2503 計数比較器
2504 13ビット加算器
2505 トリガ生成器
2506 周期加算値計算回路
2507 周期減算値計算回路
2508 12ビットカウンタ
2509 ワンショットパルス生成器
2701、2702、2801 13ビット加算器
2802 12ビットフリップフロップ
3001 シフトレジスタ
3002 加算器
3501 発振器
3502 nビットカウンタ
4101 BISTブロック
4102 エラー率チェック回路
4103 コマンドジェネレータ
4104 アドレスジェネレータ
4105 ECCブロック
4201、4202 エラー設定値記憶回路
4203、4204 比較器
4205、4206、4207 レジスタ
4301 8ビットカウンタ
4302 8ビットヒューズROM
4303 データレジスタ
4304、4305 セレクタ回路
4401 NOR回路
4402、4403、4407、4408 インバータ
4404 pMOSFET
4405 nMOSFET
4406 ヒューズ
4601、4602、4602 pMOSFET
4604、4609 nMOSFET
4605〜4608 インバータ
5001 BISTブロック
5002 エラー率チェック回路
5003 コマンドジェネレータ
5004 アドレスジェネレータ
5005 ECCブロック
5006 モニタROM
Claims (32)
- データ保持のためにリフレッシュ動作を必要とする複数のメモリセルをアレイ状に含むメモリアレイと、
前記メモリアレイ内の予め定められた複数のメモリセル(「モニタセル」という)に対して、常に‘1’に固定されたデータを前記モニタセルの全ビットに所定のデータとしてそれぞれ書き込む制御を行う回路と、
前記所定のデータを書き込んだ前記複数のモニタセルから、リフレッシュ周期又は前記リフレッシュ周期よりも短い所定期間経過した時にデータを読み出す制御を行う回路と、
前記モニタセルからの読み出しデータを前記所定のデータと比較して前記所定のデータと一致しないビット数からエラーカウント又はエラー率を測定し、前記エラーカウン又はエラー率の測定結果に基づき、リフレッシュ周期を可変に制御する回路と、
を備えている、ことを特徴とする半導体記憶装置。 - 前記メモリアレイのリフレッシュの前又は後に、複数の前記モニタセルに常に‘1’に固定された前記所定のデータがそれぞれ書き込まれ、
リフレッシュ周期又は前記リフレッシュ周期よりも短い所定期間経過した時に、前記モニタセルからデータの読み出しが行われ、
前記読み出したデータと前記所定のデータとを比較しエラーの有無を判定する回路と、
前記エラーを計数するカウンタと、
前記カウンタの出力に基づき、前記リフレッシュ周期を延長するか、短縮するか、そのまま維持するかを決定する判定回路と、
を備えている、ことを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリセルは、ワード線が制御端子に接続されてオン・オフ制御され、ビット線に第1の信号端子が接続されたセルトランジスタと、前記セルトランジスタの第2の信号端子に一端が接続されデータを蓄積する容量を備え、
前記所定のデータが、選択されたメモリセル内の前記容量に電荷を蓄積する値とされる、ことを特徴とする請求項1記載の半導体記憶装置。 - 前記モニタセルに前記所定のデータを書き込んだ後、前記リフレッシュ周期又は前記リフレッシュ周期よりも短い期間、ポーズし、前記ポーズ期間の後に、前記モニタセルから読み出したデータを、前記所定のデータと比較してエラーカウント又はエラー率を測定する、ことを特徴とする請求項3記載の半導体記憶装置。
- 前記リフレッシュが、低消費電力のデータ保持動作モード(「スーパー・セルフリフレッシュ・モード」という)におけるセルフリフレッシュであり、前記セルフリフレッシュ中に測定された前記エラーカウント又はエラー率が、所望の設定範囲に収まるように、前記セルフリフレッシュ周期を制御する回路を備えている、ことを特徴とする請求項1記載の半導体記憶装置。
- 誤り訂正回路を備え、
前記リフレッシュが、低消費電力のデータ保持動作モード(「スーパー・セルフリフレッシュ・モード」という)におけるセルフリフレッシュであり、
前記セルフリフレッシュ中に測定されたエラーカウント又はエラー率が、前記誤り訂正回路により訂正可能な範囲に収まるように、前記セルフリフレッシュ周期を可変制御する回路を備えている、ことを特徴とする請求項1記載の半導体記憶装置。 - 前記モニタセルへの所定のデータの書き込み、及び、読み出しのための内部コマンド、内部アドレスを生成し、期待値データとの比較を制御するBIST(ビルトイン・セルフテスト)コントローラ回路を備えている、ことを特徴とする請求項1記載の半導体記憶装置。
- 前記複数のモニタセルは、前記メモリアレイ内において、通常メモリ領域とは別に設けられているモニタ領域に配置されている、ことを特徴とする請求項1記載の半導体記憶装置。
- 前記エラーカウント又はエラー率は、前記モニタ領域のモニタセルにフィジカル又はロジカル’1’に固定された前記所定のデータを書き込み、前記リフレッシュ周期又は前記リフレッシュ周期よりも短周期で前記モニタセルから前記’1’データの読み出しを行い、フェイルしたビット数をカウントして測定されたものである、ことを特徴とする請求項8記載の半導体記憶装置。
- 前記モニタ領域は、冗長救済メモリの未使用領域を含む、ことを特徴とする請求項8記載の半導体記憶装置。
- 前記モニタ領域は、前記メモリアレイ内において、通常メモリ領域のワード線とは別に設けられたワード線で選択される1又は複数ワード線に接続されるメモリセルを、前記モニタセルとして含む、ことを特徴とする請求項8記載の半導体記憶装置。
- 前記モニタセルは、前記メモリアレイ内の任意のアドレスのメモリセルが選択され、
前記モニタセルの内部アドレスを格納した記憶装置を備え、
前記モニタセルへのデータの書き込み、読み出し時には、前記記憶装置からの内部アドレスによる前記モニタセルのアクセスが行われる、ことを特徴とする請求項1記載の半導体記憶装置。 - 前記エラーカウント又はエラー率の測定の周期が、前記リフレッシュ周期よりも短く設定されており、
1つのリフレッシュ周期内に、複数回のエラーの測定が行われ、1つのリフレッシュ周期内において、エラーカウントの測定の都度、エラーカウントが前回の値に累算され、
前記判定回路は、前記累算値が、予め定められた所望の設定範囲であるか否かの判定が行われる、ことを特徴とする請求項2記載の半導体記憶装置。 - 前記判定回路が、エラーの上限値及び下限値をそれぞれ保持する設定値記憶回路と、
前記モニタセルに関する前記エラーカウントの累算結果が、前記上限値と前記下限値の間にある場合、リフレッシュ周期を維持するキープ信号を出力し、
前記エラーカウントの累算結果が、前記上限値を超えた場合、リフレッシュ周期を上げるアップ信号を出力し、
前記エラーカウント値の累算結果が、前記下限値以下の場合、リフレッシュ周期を低くするように制御するダウン信号を出力する比較回路を備えている、ことを特徴とする請求項2記載の半導体記憶装置。 - 前記設定値記憶回路が、上限値及び下限値をそれぞれ保持する不揮発性の記憶回路と、
入力されるテスト信号を計数するカウンタと、
前記記憶回路とカウンタの出力を選択するセレクタと、
を備え、前記セレクタは、リセット時には、前記記憶回路の値を出力する、ことを特徴とする請求項14記載の半導体記憶装置。 - リフレッシュ周期を可変に制御する回路が、タイマ回路を備え、
前記タイマ回路は、
基本周期を入力としてカウントするカウンタと、
リフレッシュ周期を短くさせる指示を受けると、現在の出力値に対して、所定量の値を差し引き、リフレッシュ周期を長くさせる指示を受けると、現在の出力値に対して所定量の値を加算する加算器と、
前記カウンタの出力を受け、前記加算器の出力値をリミット値として受ける比較器と、
を備え、前記比較器は、前記カウンタの出力が前記リミット値を超えた場合に、モニタ信号を活性状態として出力する、ことを特徴とする請求項1記載の半導体記憶装置。 - ECC(誤り検出訂正)符号化復号回路を備え、
データ保持動作モードへのエントリ時、前記メモリアレイのデータが読み出され、前記誤り検出訂正用符号化復号回路で誤り検出訂正用の検査ビットを生成して所定の検査領域に格納し、
リフレッシュ周期は、検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内で長く設定された周期で行われ、
データ保持動作モードのエグジットにあたり通常動作に復帰する前に、前記誤り検出訂正用符号化復号回路で、前記検査ビットを用いて、誤りビットの誤り訂正復号動作を行う、ことを特徴とする請求項1記載の半導体記憶装置。 - ECC(誤り検出訂正)符号化復号回路を備え、
データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記誤り検出訂正用符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、
(A1)前記モニタセルに期待値データ’1’を書き込み、
(A2)前記メモリアレイの全てのセルをリフレッシュし、
(A3)リフレッシュ期間、ポーズし、
(A4)前記モニタセルからデータを読み出して期待値データ’1’と比較しエラーを測定し、
(A5)前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を伸ばし、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、
データ保持動作モードをエグジットするまでの間、(A1)乃至(A5)の動作を繰り返し、
データ保持動作モードをエグジットするとき、前記誤り検出訂正用符号化復号回路で、エラー訂正を行い、通常動作に移る、ことを特徴とする請求項1記載の半導体記憶装置。 - ECC(誤り検出訂正)符号化復号回路を備え、
データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ECC符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、
(A1)前記モニタセルに期待値データ’1’を書き込み、
(A2)前記メモリアレイの全てのセルをリフレッシュし、
ポーズ期間をリフレッシュ周期よりも短くし、複数回(m回)、以下のエラーチェックを行うものとし、すなわち、
(A3)所定のポーズ期間、内部電源の少なくとも1部をオフしてポーズし、
(A4)前記モニタセルからデータを読み出して期待値データ’1’と比較しエラーを測定し、
(A5)前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、(A1)からの処理を開始し、
(A6)m回のエラーチェック終了後、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、
データ保持動作モードをエグジットするまでの間、前記(A1)乃至(A6)の動作を繰り返し、
データ保持動作モードをエグジットするとき、前記ECC符号化復号回路で、エラー訂正を行い、通常動作に移行する、ことを特徴とする請求項1記載の半導体記憶装置。 - ECC(誤り検出訂正)符号化復号回路を備え、
データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ECC符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、
(A1)前記メモリアレイの全てのセルをリフレッシュし、
ポーズ期間をリフレッシュ周期よりも短くし、
(A2)予め定められた所定回数(m回)、エラーチェックを行ったか否か判定し、m回未満の場合、
(A3)前記モニタセルに期待値データ’1’を書き込み、
(A4)所定のポーズ期間、ポーズし、
(A5)前記モニタセルからデータを読み出して期待値データ’1’と比較しエラーを測定し、
(A6)前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、(A2)からの処理を開始し、
m回のエラーチェック終了時、前記(A1)からの処理を行い、
データ保持動作モードをエグジットするまでの間、前記(A1)乃至(A6)の動作を繰り返し、
データ保持動作モードをエグジットするとき、前記ECC符号化復号回路で、エラー訂正を行い、通常動作に移行する、ことを特徴とする請求項1記載の半導体記憶装置。 - ECC(誤り検出訂正)符号化復号回路を備え、
データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ECC符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、
(A1)前記モニタセルに期待値データ’1’を書き込み、
(A2)前記メモリアレイの全てのセルをリフレッシュし、
ポーズ期間をリフレッシュ周期よりも短くし、
(A3)予め定められた所定回数(m回)、エラーチェックを行ったか否か判定し、m回未満の場合、
(A4)所定のポーズ期間、ポーズし、
(A5)前記モニタセルからデータを読み出して期待値データ’1’と比較しエラーを測定し、
(A6)前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、前記(A3)からの処理を開始し、
m回のエラーチェック終了時、前記(A1)からの処理を行い、
データ保持動作モードをエグジットするまでの間、前記(A1)乃至(A6)の動作を繰り返し、
データ保持動作モードをエグジットするとき、前記ECC符号化復号回路で、エラー訂正を行い、通常動作に移ることを特徴とする請求項1記載の半導体記憶装置。 - 通常メモリ領域よりもポーズリフレッシュの実力の劣る、複数のビットを前記モニタセルとしている、ことを特徴とする請求項1記載の半導体記憶装置。
- 通常メモリ領域よりポーズリフレッシュの実力の劣るビットは、ポーズリフレッシュによる救済を所定数ビット(Mビット)以上行い、そのうち、ワースト実力のMの10分の1程のビットを選択したものである、ことを特徴とする請求項22記載の半導体記憶装置。
- データの保持のためにリフレッシュ動作を必要とする複数のメモリセルを備えたメモリアレイ内にモニタセルを備え、
セルフリフレッシュ周期の制御を行う制御回路と、
ECC(誤り検出訂正)符号化復号回路と、
セルフリフレッシュ動作エントリ時、前記ECC符号化復号回路は、メモリアレイの検査ビットを生成してメモリアレイに書き込み、セルフリフレッシュ動作エグジット時、前記ECC符号化復号回路はメモリアレイの誤り検出及び訂正を行い、
前記モニタセルの全ビットに常に‘1’に固定されたデータを所定のデータとして書き込み、セルフリフレッシュ周期又はセルフリフレッシュ周期よりも短い期間で読み出されたモニタセルからのデータを前記固定された所定のデータと比較してエラー率を観測する回路と、
エラー率の観測結果に基づき、リフレッシュ周期を調整する回路と、
を備えている、ことを特徴とする半導体記憶装置。 - 前記ECC符号化復号回路を複数バンクに対して1つ備えている、ことを特徴とする請求項24記載の半導体記憶装置。
- 前記ECC符号化復号回路をバンク毎に備えている、ことを特徴とする請求項25記載の半導体記憶装置。
- データ保持のためにリフレッシュ動作を必要とするメモリセルを複数アレイ状に含むメモリアレイ内の予め定められた複数個のメモリセルに対して、常に‘1’に固定された期待値データを書き込むステップと、
前記期待値データを書き込んだ前記複数個のメモリセルから、リフレッシュ周期又は前記リフレッシュ周期よりも短い周期でデータを読み出すステップと、
前記読み出しデータと前記期待値データを比較してエラーカウント又はエラー率を測定する制御を行うステップと、
前記エラーカウント又はエラー率の測定結果に基づき、リフレッシュ周期を可変に制御するステップと、
を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。 - 前記メモリアレイのリフレッシュの前又は後に、複数の前記モニタセルに常に‘1’に固定された期待値データをそれぞれ書き込むステップと、
リフレッシュ周期又は前記リフレッシュ周期よりも短い所定期間経過した時に、前記モニタセルからデータの読み出しを行うステップと、
前記読み出したデータと前記期待値データとを比較しエラーの有無を判定するステップと、
前記エラーを計数するステップと、
前記エラー計数結果に基づき、前記リフレッシュ周期を延長するか、短縮するか、そのまま維持するかを決定するステップと、
を含む、ことを特徴とする請求項27記載の半導体記憶装置のリフレッシュ周期制御方法。 - データ保持のためにリフレッシュを必要とする複数のメモリセルを備えたメモリアレイ内の所定のメモリセルをモニタセルとし、ECC(誤り検出訂正)符号化復号回路を搭載した半導体記憶装置のリフレッシュ周期制御方法であって、
(A0)データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ECC符号化復号回路で誤り検出訂正用の検査ビットを生成して検査領域に格納するステップと、
(A1)モニタセルに’1’を書き込むステップと、
(A2)全てのセルをリフレッシュするステップと、
(A3)リフレッシュ期間、ポーズするステップと、
(A4)前記モニタセルからデータを読み出して’1’と比較しエラーを測定するステップと、
(A5)前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を伸ばし、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更しない制御を行うステップと、
データ保持動作モードをエグジットするまでの間、(A1)乃至(A5)の動作を繰り返し、
(A6)データ保持動作モードをエグジットするとき、前記ECC符号化復号回路で、エラー訂正を行い、通常動作に移るステップと、
を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。 - データ保持のためにリフレッシュを必要とする複数のメモリセルを備えたメモリアレイ内の所定のメモリセルをモニタセルとし、ECC(誤り検出訂正)符号化復号回路を搭載した半導体記憶装置のリフレッシュ周期制御方法であって、
(A0)データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ECC符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納するステップと、
(A1)モニタセルに’1’を書き込むステップと、
(A2)前記メモリアレイの全てのメモリセルをリフレッシュするステップと、
を有し、
ポーズ期間をリフレッシュ周期よりも短くし、予め定められた所定回数(m回)、以下のエラーチェックを行うものであり、
(A3)所定のポーズ期間、ポーズするステップと、
(A4)前記モニタセルからデータを読み出して’1’と比較しエラーを測定するステップと、
(A5)前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、(A1)からの処理を開始するステップと、
(A6)m回のエラーチェック終了後、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばすステップと、
データ保持動作モードをエグジットするまでの間、前記(A1)乃至前記(A6)の動作を繰り返し、
(A7)データ保持動作モードをエグジットするとき、前記ECC符号化復号回路で、エラー訂正を行い、通常動作に移行するステップと、
を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。 - データ保持のためにリフレッシュを必要とする複数のメモリセルを備えたメモリアレイ内の所定のメモリセルをモニタセルとし、ECC(誤り検出訂正)符号化復号回路を搭載した半導体記憶装置のリフレッシュ周期制御方法であって、
(A0)データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ECC符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納するステップと、
(A1)前記メモリアレイの全てのメモリセルをリフレッシュするステップと、
を有し、
ポーズ期間をリフレッシュ周期よりも短くし、
(A2)予め定められた回数(m回)、エラーチェックを行ったか否か判定し、m回未満の場合、
(A3)モニタセルに’1’を書き込むステップと、
(A4)所定のポーズ期間、ポーズするステップと、
(A5)前記モニタセルからデータを読み出して’1’と比較しエラーを測定するステップと、
(A6)前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、前記(A2)からの処理を開始するステップと、
(A7)m回のエラーチェック終了時、前記(A1)からの処理を行うステップと、
データ保持動作モードをエグジットするまでの間、前記(A1)乃至(A7)の動作を繰り返し、
(A8)データ保持動作モードをエグジットするとき、前記ECC符号化復号回路で、エラー訂正を行い、通常動作に移行するステップと、
を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。 - データ保持のためにリフレッシュを必要とする複数のメモリセルを備えたメモリアレイ内の所定のメモリセルをモニタセルとし、ECC符号化復号回路を搭載した半導体記憶装置のリフレッシュ周期制御方法であって、
(A0)データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ECC符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納するステップと、
(A1)モニタセルに’1’を書き込むステップと、
(A2)全てのセルをリフレッシュするステップと、
ポーズ期間をリフレッシュ周期よりも短くし、
(A3)m回エラーチェックを行ったか否か判定し、m回未満の場合、
(A4)ポーズ期間、ポーズするステップと、
(A5)前記モニタセルからデータを読み出して’1’と比較しエラーを測定するステップと、
(A6)前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、(A3)からの処理を開始するステップと、
(A7)m回のエラーチェック終了時、(A1)からの処理を行うステップと、
データ保持動作モードをエグジットするまでの間、(A1)乃至(A7)の動作を繰り返し、
(A8)データ保持動作モードをエグジットするとき、前記ECC符号化復号回路で、エラー訂正を行い、通常動作に移行するステップと、
を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。
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JP4477429B2 (ja) * | 2003-11-05 | 2010-06-09 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
JP4478974B2 (ja) * | 2004-01-30 | 2010-06-09 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのリフレッシュ制御方法 |
US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
WO2005124785A1 (ja) * | 2004-06-18 | 2005-12-29 | Fujitsu Limited | 半導体装置の温度検出器および半導体記憶装置 |
US7116602B2 (en) * | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
KR100630710B1 (ko) * | 2004-11-04 | 2006-10-02 | 삼성전자주식회사 | 다수개의 페일 비트를 검출할 수 있는 반도체 메모리의페일 비트 검출 장치 |
US7424663B2 (en) * | 2005-01-19 | 2008-09-09 | Intel Corporation | Lowering voltage for cache memory operation |
JP2006344345A (ja) * | 2005-05-12 | 2006-12-21 | Nec Electronics Corp | 揮発性半導体記憶装置 |
KR100725362B1 (ko) * | 2005-07-11 | 2007-06-07 | 삼성전자주식회사 | 동적 메모리 장치 및 이를 포함하는 통신 단말기 |
US7395466B2 (en) * | 2005-12-30 | 2008-07-01 | Intel Corporation | Method and apparatus to adjust voltage for storage location reliability |
US20070174641A1 (en) * | 2006-01-25 | 2007-07-26 | Cornwell Michael J | Adjusting power supplies for data storage devices |
US7702935B2 (en) * | 2006-01-25 | 2010-04-20 | Apple Inc. | Reporting flash memory operating voltages |
US7861122B2 (en) * | 2006-01-27 | 2010-12-28 | Apple Inc. | Monitoring health of non-volatile memory |
JP4936746B2 (ja) * | 2006-03-08 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7653778B2 (en) * | 2006-05-08 | 2010-01-26 | Siliconsystems, Inc. | Systems and methods for measuring the useful life of solid-state storage devices |
JP4939870B2 (ja) | 2006-08-16 | 2012-05-30 | 株式会社東芝 | 半導体記憶装置およびそのテスト方法 |
US7631228B2 (en) * | 2006-09-12 | 2009-12-08 | International Business Machines Corporation | Using bit errors from memory to alter memory command stream |
KR100905712B1 (ko) * | 2006-09-29 | 2009-07-01 | 삼성전자주식회사 | 에러 정정 코드를 이용한 병렬 비트 테스트 장치 |
US7894289B2 (en) * | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
US7900120B2 (en) * | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
CN101529396B (zh) * | 2006-10-20 | 2011-07-13 | 富士通株式会社 | 存储器设备以及更新调整方法 |
KR100827662B1 (ko) * | 2006-11-03 | 2008-05-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 오류 검출 및정정 방법 |
US7515494B2 (en) * | 2006-11-14 | 2009-04-07 | Promos Technologies Pte.Ltd | Refresh period adjustment technique for dynamic random access memories (DRAM) and integrated circuit devices incorporating embedded DRAM |
US8549236B2 (en) * | 2006-12-15 | 2013-10-01 | Siliconsystems, Inc. | Storage subsystem with multiple non-volatile memory arrays to protect against data losses |
US7659126B1 (en) * | 2007-01-22 | 2010-02-09 | Kla-Tencor Technologies Corporation | Electrical test method and apparatus |
US7596643B2 (en) * | 2007-02-07 | 2009-09-29 | Siliconsystems, Inc. | Storage subsystem with configurable buffer |
JP5661227B2 (ja) * | 2007-02-07 | 2015-01-28 | 株式会社メガチップス | メモリコントローラ |
US8042022B2 (en) * | 2007-03-08 | 2011-10-18 | Micron Technology, Inc. | Method, system, and apparatus for distributed decoding during prolonged refresh |
US20080288712A1 (en) | 2007-04-25 | 2008-11-20 | Cornwell Michael J | Accessing metadata with an external host |
US7913032B1 (en) | 2007-04-25 | 2011-03-22 | Apple Inc. | Initiating memory wear leveling |
US7975170B2 (en) * | 2007-06-15 | 2011-07-05 | Qimonda Ag | Memory refresh system and method |
JP5018292B2 (ja) | 2007-07-10 | 2012-09-05 | 富士通セミコンダクター株式会社 | メモリ装置 |
US8005995B2 (en) | 2007-08-16 | 2011-08-23 | Micron Technology, Inc. | Command interface systems and methods |
US7688656B2 (en) * | 2007-10-22 | 2010-03-30 | Freescale Semiconductor, Inc. | Integrated circuit memory having dynamically adjustable read margin and method therefor |
KR100892723B1 (ko) * | 2007-11-19 | 2009-04-10 | 주식회사 하이닉스반도체 | 반도체 집적회로의 디지털 온도 정보 생성 장치 |
JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Nand型フラッシュメモリおよびメモリシステム |
US8078918B2 (en) * | 2008-02-07 | 2011-12-13 | Siliconsystems, Inc. | Solid state storage subsystem that maintains and provides access to data reflective of a failure risk |
US7962792B2 (en) * | 2008-02-11 | 2011-06-14 | Siliconsystems, Inc. | Interface for enabling a host computer to retrieve device monitor data from a solid state storage subsystem |
JP5175925B2 (ja) | 2008-03-27 | 2013-04-03 | 株式会社アドバンテスト | 測定装置、試験装置、及び電子デバイス |
US8161356B2 (en) * | 2008-03-28 | 2012-04-17 | Intel Corporation | Systems, methods, and apparatuses to save memory self-refresh power |
US7675440B1 (en) | 2008-04-28 | 2010-03-09 | Altera Corporation | Thermometer-code-to-binary encoders |
US20110093763A1 (en) * | 2008-06-17 | 2011-04-21 | Nxp B.V. | Electrical circuit comprising a dynamic random access memory (dram) with concurrent refresh and read or write, and method to perform concurent |
US8082474B2 (en) * | 2008-07-01 | 2011-12-20 | International Business Machines Corporation | Bit shadowing in a memory system |
US8082475B2 (en) * | 2008-07-01 | 2011-12-20 | International Business Machines Corporation | Enhanced microprocessor interconnect with bit shadowing |
US8234540B2 (en) | 2008-07-01 | 2012-07-31 | International Business Machines Corporation | Error correcting code protected quasi-static bit communication on a high-speed bus |
US7990795B2 (en) * | 2009-02-19 | 2011-08-02 | Freescale Semiconductor, Inc. | Dynamic random access memory (DRAM) refresh |
KR101666590B1 (ko) * | 2009-02-23 | 2016-10-14 | 삼성전자 주식회사 | 글리치 프리 및 파워 세이빙 기능을 갖는 시프트 레지스터 회로 |
KR101653568B1 (ko) * | 2009-07-03 | 2016-09-02 | 삼성전자주식회사 | 부분 셀프 리플레시 모드에서 전류 소모를 줄일 수 있는 반도체 메모리 장치 |
KR20110053068A (ko) * | 2009-11-13 | 2011-05-19 | 삼성전자주식회사 | 복수의 리프레쉬 주기를 갖는 반도체 메모리 장치 및 이를 포함하는 시스템 장치 |
US8862973B2 (en) * | 2009-12-09 | 2014-10-14 | Intel Corporation | Method and system for error management in a memory device |
US9158616B2 (en) | 2009-12-09 | 2015-10-13 | Intel Corporation | Method and system for error management in a memory device |
US8327225B2 (en) | 2010-01-04 | 2012-12-04 | Micron Technology, Inc. | Error correction in a stacked memory |
KR20110100465A (ko) | 2010-03-04 | 2011-09-14 | 삼성전자주식회사 | 메모리 시스템 |
JP5421152B2 (ja) * | 2010-03-08 | 2014-02-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
CN102194513B (zh) * | 2010-03-11 | 2013-07-31 | 复旦大学 | 自动调整存储器刷新操作频率的电路、方法及其存储器 |
US8412882B2 (en) * | 2010-06-18 | 2013-04-02 | Microsoft Corporation | Leveraging chip variability |
US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
US9042930B1 (en) * | 2010-09-13 | 2015-05-26 | Sprint Spectrum L.P. | Method and system for reducing forward link transmission power |
US8255740B2 (en) | 2010-09-27 | 2012-08-28 | International Business Machines Corporation | Multi-level DIMM error reduction |
CN102446550B (zh) * | 2010-09-30 | 2014-08-13 | 北京兆易创新科技股份有限公司 | 一种异步存储器跟踪计时的方法和装置 |
KR101802448B1 (ko) | 2010-10-12 | 2017-11-28 | 삼성전자주식회사 | 상변화 메모리 장치 및 상변화 메모리 장치의 리라이트 동작 방법 |
JP2012103772A (ja) * | 2010-11-08 | 2012-05-31 | Renesas Electronics Corp | プロセッサおよびそれを用いた画像処理システム |
US8775725B2 (en) | 2010-12-06 | 2014-07-08 | Intel Corporation | Memory device refresh commands on the fly |
US8621324B2 (en) * | 2010-12-10 | 2013-12-31 | Qualcomm Incorporated | Embedded DRAM having low power self-correction capability |
US9036439B2 (en) | 2011-07-15 | 2015-05-19 | Samsung Electronics Co., Ltd. | Semiconductor memory device having improved refresh characteristics |
JP5236131B1 (ja) * | 2011-09-06 | 2013-07-17 | シャープ株式会社 | 表示装置およびその駆動方法 |
US8645770B2 (en) * | 2012-01-18 | 2014-02-04 | Apple Inc. | Systems and methods for proactively refreshing nonvolatile memory |
US9679664B2 (en) * | 2012-02-11 | 2017-06-13 | Samsung Electronics Co., Ltd. | Method and system for providing a smart memory architecture |
US8842480B2 (en) | 2012-08-08 | 2014-09-23 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Automated control of opening and closing of synchronous dynamic random access memory rows |
JP5978860B2 (ja) * | 2012-08-31 | 2016-08-24 | 富士通株式会社 | 情報処理装置、メモリ制御ユニット、メモリ制御方法および制御プログラム |
JP5975811B2 (ja) * | 2012-09-12 | 2016-08-23 | レノボ・エンタープライズ・ソリューションズ(シンガポール)プライベート・リミテッド | 計測した信号トレースデータのインテグリティ・チェック |
US9064603B1 (en) | 2012-11-28 | 2015-06-23 | Samsung Electronics Co., Ltd. | Semiconductor memory device and memory system including the same |
EP2951832A4 (en) * | 2013-01-31 | 2017-03-01 | Hewlett-Packard Enterprise Development LP | Ram refresh rate |
US9245604B2 (en) * | 2013-05-08 | 2016-01-26 | International Business Machines Corporation | Prioritizing refreshes in a memory device |
TWI497280B (zh) * | 2013-07-08 | 2015-08-21 | Phison Electronics Corp | 資料保護方法、記憶體儲存裝置與記憶體控制器 |
US9165668B1 (en) * | 2013-07-29 | 2015-10-20 | Western Digital Technologies, Inc. | Data retention monitoring using temperature history in solid state drives |
US9263136B1 (en) * | 2013-09-04 | 2016-02-16 | Western Digital Technologies, Inc. | Data retention flags in solid-state drives |
US10096353B2 (en) | 2013-11-07 | 2018-10-09 | International Business Machines Corporation | System and memory controller for interruptible memory refresh |
US9972376B2 (en) | 2013-11-07 | 2018-05-15 | International Business Machines Corporation | Memory device for interruptible memory refresh |
US9442801B2 (en) | 2014-09-26 | 2016-09-13 | Hewlett Packard Enterprise Development Lp | Platform error correction |
US9583219B2 (en) * | 2014-09-27 | 2017-02-28 | Qualcomm Incorporated | Method and apparatus for in-system repair of memory in burst refresh |
US9558064B2 (en) | 2015-01-28 | 2017-01-31 | Micron Technology, Inc. | Estimating an error rate associated with memory |
KR20160093430A (ko) * | 2015-01-29 | 2016-08-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 데이터 입출력 방법 |
US9940457B2 (en) * | 2015-02-13 | 2018-04-10 | International Business Machines Corporation | Detecting a cryogenic attack on a memory device with embedded error correction |
US9606851B2 (en) | 2015-02-02 | 2017-03-28 | International Business Machines Corporation | Error monitoring of a memory device containing embedded error correction |
US9583216B2 (en) * | 2015-03-13 | 2017-02-28 | Analog Devices, Inc. | MBIST device for use with ECC-protected memories |
KR20160146332A (ko) * | 2015-06-12 | 2016-12-21 | 에스케이하이닉스 주식회사 | 복수의 저장 영역들을 포함하는 메모리 시스템 및 그것의 동작 방법 |
US10437666B2 (en) * | 2015-08-06 | 2019-10-08 | Nxp B.V. | Integrated circuit device and method for reading data from an SRAM memory |
US10223197B2 (en) | 2015-08-06 | 2019-03-05 | Nxp B.V. | Integrated circuit device and method for applying error correction to SRAM memory |
US9778983B2 (en) | 2015-08-06 | 2017-10-03 | Nxp B.V. | Integrated circuit device and method for reducing SRAM leakage |
US10191666B1 (en) * | 2015-08-25 | 2019-01-29 | Adesto Technologies Corporation | Write parameter switching in a memory device |
US9668337B2 (en) * | 2015-09-08 | 2017-05-30 | Western Digital Technologies, Inc. | Temperature management in data storage devices |
EP3271821B1 (en) | 2015-09-17 | 2021-07-28 | Hewlett Packard Enterprise Development LP | Memory store error check |
US9720033B2 (en) * | 2015-09-29 | 2017-08-01 | Apple Inc. | On-chip parameter measurement |
CN106952662B (zh) * | 2016-01-07 | 2019-10-01 | 华邦电子股份有限公司 | 存储器装置刷新方法及可调整刷新操作频率的存储器装置 |
US10223198B2 (en) * | 2016-02-18 | 2019-03-05 | Micron Technology, Inc. | Error rate reduction |
EP3404661B1 (en) | 2016-03-09 | 2023-12-27 | Huawei Technologies Co., Ltd. | Flash memory device refreshing method and apparatus |
US9514800B1 (en) * | 2016-03-26 | 2016-12-06 | Bo Liu | DRAM and self-refresh method |
CN107516539A (zh) * | 2016-06-15 | 2017-12-26 | 上海磁宇信息科技有限公司 | 一种mram芯片及其自刷新方法 |
TWI582580B (zh) * | 2016-08-30 | 2017-05-11 | 華邦電子股份有限公司 | 記憶體儲存裝置及其操作方法 |
CN107844439B (zh) * | 2016-09-20 | 2020-09-08 | 三星电子株式会社 | 支持命令总线训练的存储设备和系统及其操作方法 |
US10283212B2 (en) | 2016-11-29 | 2019-05-07 | International Business Machines Corporation | Built-in self-test for embedded spin-transfer torque magnetic random access memory |
KR20180069177A (ko) * | 2016-12-14 | 2018-06-25 | 에스케이하이닉스 주식회사 | 메모리 장치 및 메모리 장치의 동작 방법 |
US9940232B1 (en) | 2017-02-08 | 2018-04-10 | Seagate Technology Llc | Post-program conditioning of stacked memory cells prior to an initial read operation |
US10095568B2 (en) * | 2017-02-08 | 2018-10-09 | Seagate Technology Llc | Background reads to condition programmed semiconductor memory cells |
JP6841698B2 (ja) * | 2017-03-21 | 2021-03-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10289486B2 (en) * | 2017-07-13 | 2019-05-14 | Omnivision Technologies, Inc. | Memory with pattern oriented error correction code |
CN107742526A (zh) * | 2017-09-13 | 2018-02-27 | 上海华为技术有限公司 | 一种刷新周期的调整方法、ddr控制器及ddr系统 |
KR102350957B1 (ko) * | 2017-10-26 | 2022-01-14 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 리프레시 제어 방법 |
KR102401882B1 (ko) | 2017-12-04 | 2022-05-26 | 에스케이하이닉스 주식회사 | 메모리의 신뢰성을 향상시킬 수 있는 메모리 시스템 및 그 메모리 관리 방법 |
KR102385569B1 (ko) | 2018-01-03 | 2022-04-12 | 삼성전자주식회사 | 메모리 장치 |
US10747611B2 (en) * | 2018-01-15 | 2020-08-18 | Microchip Technology Incorporated | Safety enhancement for memory controllers |
KR102507302B1 (ko) | 2018-01-22 | 2023-03-07 | 삼성전자주식회사 | 스토리지 장치 및 상기 스토리지 장치의 동작 방법 |
US10403378B1 (en) * | 2018-02-09 | 2019-09-03 | Micron Technology, Inc. | Performing an operation on a memory cell of a memory system at a frequency based on temperature |
JP2019164095A (ja) * | 2018-03-20 | 2019-09-26 | 株式会社東芝 | 半導体集積回路 |
CN109656746A (zh) * | 2018-11-29 | 2019-04-19 | 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室)) | 用于确定ecc存储器的刷新频率的方法和装置 |
JP6796681B2 (ja) * | 2019-05-13 | 2020-12-09 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
US11152054B2 (en) * | 2019-08-28 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for performing background operations in memory using sensing circuitry |
WO2021049033A1 (ja) * | 2019-09-13 | 2021-03-18 | キオクシア株式会社 | メモリシステム |
US11450399B2 (en) | 2020-05-28 | 2022-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory array test method and system |
DE102021103853A1 (de) | 2020-05-28 | 2021-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Speicherarray-testverfahren und -system |
CN111638994B (zh) * | 2020-06-01 | 2021-05-04 | 长江存储科技有限责任公司 | 一种闪存存储器及其错误比特计数检测方法和系统 |
US20220051744A1 (en) * | 2020-08-17 | 2022-02-17 | Mediatek Inc. | Memory controller with adaptive refresh rate controlled by error bit information |
KR20220070997A (ko) | 2020-11-23 | 2022-05-31 | 에스케이하이닉스 주식회사 | 컨트롤러 및 이를 포함하는 메모리 시스템 |
CN112420119B (zh) * | 2020-12-11 | 2023-05-30 | 西安紫光国芯半导体有限公司 | 包含转换模块的存储器以及阵列单元模块 |
CN112397133B (zh) * | 2020-12-11 | 2023-05-30 | 西安紫光国芯半导体有限公司 | 存储器、阵列单元模块及其存储方法、构建方法 |
CN112652341B (zh) * | 2020-12-22 | 2023-12-29 | 深圳市国微电子有限公司 | 基于错误率的动态存储器刷新控制方法及装置 |
TWI773106B (zh) * | 2021-01-28 | 2022-08-01 | 華邦電子股份有限公司 | 具有運算功能的記憶體裝置及其操作方法 |
TWI755291B (zh) * | 2021-02-26 | 2022-02-11 | 華邦電子股份有限公司 | 半導體記憶裝置 |
KR20220144129A (ko) * | 2021-04-19 | 2022-10-26 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그것을 포함하는 반도체 시스템 |
CN113223603B (zh) * | 2021-05-31 | 2022-12-06 | 西安紫光国芯半导体有限公司 | 存储器刷新控制方法、装置、控制电路及存储器件 |
CN113257331B (zh) * | 2021-05-31 | 2023-09-19 | 西安紫光国芯半导体有限公司 | 存储器刷新调节方法、装置、调节电路及存储器件 |
US11513880B1 (en) | 2021-08-26 | 2022-11-29 | Powerchip Semiconductor Manufacturing Corporation | Failure bit count circuit for memory and method thereof |
KR20230095437A (ko) * | 2021-12-22 | 2023-06-29 | 삼성전자주식회사 | 메모리 시스템 및 이의 동작 방법 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4077034A (en) * | 1974-11-04 | 1978-02-28 | Dell Harold R | Data compression |
US4672583A (en) * | 1983-06-15 | 1987-06-09 | Nec Corporation | Dynamic random access memory device provided with test circuit for internal refresh circuit |
US4648073A (en) * | 1984-12-31 | 1987-03-03 | International Business Machines Corporation | Sequential shared access lines memory cells |
JPS6432489A (en) | 1987-07-27 | 1989-02-02 | Matsushita Electronics Corp | Memory device |
US5265102A (en) * | 1989-06-16 | 1993-11-23 | Advantest Corporation | Test pattern generator |
GB2239539B (en) * | 1989-11-18 | 1994-05-18 | Active Book Co Ltd | Method of refreshing memory devices |
JP3177207B2 (ja) * | 1998-01-27 | 2001-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | リフレッシュ間隔制御装置及び方法、並びにコンピュータ |
KR100363103B1 (ko) | 1998-10-20 | 2003-02-19 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 발진기 |
JP4587500B2 (ja) * | 1998-11-11 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 |
US6560725B1 (en) * | 1999-06-18 | 2003-05-06 | Madrone Solutions, Inc. | Method for apparatus for tracking errors in a memory system |
US6384448B1 (en) | 2000-02-28 | 2002-05-07 | Micron Technology, Inc. | P-channel dynamic flash memory cells with ultrathin tunnel oxides |
JP4707803B2 (ja) | 2000-07-10 | 2011-06-22 | エルピーダメモリ株式会社 | エラーレート判定方法と半導体集積回路装置 |
US6883011B2 (en) * | 2000-08-04 | 2005-04-19 | Arithmatica Limited | Parallel counter and a multiplication logic circuit |
GB2365636B (en) * | 2000-08-04 | 2005-01-05 | Automatic Parallel Designs Ltd | A parallel counter and a multiplication logic circuit |
US7136888B2 (en) * | 2000-08-04 | 2006-11-14 | Arithmatica Limited | Parallel counter and a logic circuit for performing multiplication |
JP2002056671A (ja) * | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ramのデータ保持方法と半導体集積回路装置 |
KR100413761B1 (ko) * | 2001-05-31 | 2003-12-31 | 삼성전자주식회사 | 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법 |
JP2003100074A (ja) | 2001-09-21 | 2003-04-04 | Seiko Epson Corp | 集積回路の温度変化に応じた動作制御 |
JP4021643B2 (ja) | 2001-10-29 | 2007-12-12 | 富士通株式会社 | 温度検出機能を備えた半導体装置 |
US7171605B2 (en) * | 2002-02-01 | 2007-01-30 | International Business Machines Corporation | Check bit free error correction for sleep mode data retention |
JP4205396B2 (ja) | 2002-10-30 | 2009-01-07 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
JP3726966B2 (ja) * | 2003-01-23 | 2005-12-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 乗算器及び暗号回路 |
DE602004018646D1 (de) * | 2003-01-29 | 2009-02-05 | St Microelectronics Sa | Verfahren zum Auffrischen eines DRAM und dazugehörige DRAM-Vorrichtung, insbesondere in ein zellulares Mobiltelefon eingebaut |
KR100474551B1 (ko) * | 2003-02-10 | 2005-03-10 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 장치 및 방법 |
JP2004364248A (ja) * | 2003-05-09 | 2004-12-24 | Murata Mfg Co Ltd | 誘電体フィルタ、誘電体デュプレクサおよび通信装置 |
-
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