JP4237109B2 - 半導体記憶装置及びリフレッシュ周期制御方法 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、データ保持のためのリフレッシュを必要とする半導体記憶装置及びリフレッシュ周期制御方法に関する。

セルフリフレッシュ周期の温度補償は、周囲温度によりデバイスのポーズリフレッシュの実力が桁で変化することに応じて、リフレッシュ周期を制御する技術である。このセルフリフレッシュ周期の温度補償技術が完成した暁には、高温（温度保証上限）に比べ、室温では、１桁のデータ保持電流の低減が実現できることになる。しかしながら、デバイスに適合した大きな温度依存性をもった回路を設計することは、技術的に難しく、未だ有効な技術がないというのが現状である。

従来より提案されている温度補償技術は、大別して、次の２つに分類できる。
（ａ）温度依存性をもったデバイスパラメータ、例えば、ＭＯＳトランジスタの電流などを何らかの手段で検知し、リフレッシュ周期に変換する手法。例えば温度をモニタし、リフレッシュ周期を制御する温度計方式、あるいは、セルのリーク特性をモニタしてリフレッシュ周期を制御する手法（本明細書では、「セルリークモニタ方式」という）など）。
（ｂ）データ保持対象となる複数のメモリセルそのものを直接、読み・書きし、そのエラー発生状況から、リフレッシュ周期を決定する手法。

近時、低データ保持電流を特徴とするモバイルＳＤＲＡＭ（Synchronous DRAM）が市場にみられるようになったが、全ての製品は、基本的に、上記（ａ）の手法を採用している。

上記（ａ）手法の代表的な回路に、温度計（温度センサ）回路がある。温度計回路を用いたリフレッシュ周期制御方法（温度計方式）は、例えば、温度検知デバイス（温度センサ）における基準電圧（Ｖｒｅｆ）発生レベルの微小な温度変化を検知し、そのときの温度情報から、リフレッシュ周期を、基本周期の２倍、４倍、…といった具合に、カウンタ倍周（分周）する方法である。

しかしながら、本質的に、温度計における基準電圧（Ｖｒｅｆ）発生レベルのばらつきと、ＤＲＡＭデバイスのリフレッシュ実力のばらつきは、独立であるため、温度計方式においては、その合わせこみ（トリミング）が、複数の温度ポイントで必須とされており、ウェハテスト工程（ウェハチップのパッド上にプローブ針をあたてダイの電気的試験を行う工程）における大きな課題となっている。

現実のＤＲＡＭデバイスの製造工程では、テストコストの観点から、ウェハテスト時には、２点（高温、低温）程度の温度トリミングしかできない。このため、中温域での不良発生が多く、ばらつきを見込み大きな動作マージンを確保しなければならず、大きな温度依存性が得られない、というのが現状である。

一方、上記（ｂ）に関する技術としては、例えば、後記特許文献１、特許文献２、非特許文献１等が提案されている。

特許文献１には、ＤＲＡＭを用いたメモリシステムにおけるスタンバイ電流低減（データ保持電流低減）方法が開示されており、図１に示すように、コンピュータは、ＤＲＡＭに加え、エラー訂正符号化回路とエラー訂正復号回路（エラー訂正回路）、リフレッシュ間隔制御回路、Ｔｉｍｅｒ２、温度センサ、リフレッシュ実行回路、Ｔｉｍｅｒ１を備えている。

ＥＣＣ符号化回路と復号回路、リフレッシュ周期制御回路を、ＤＲＡＭ装置に備えた構成として、例えば後記特許文献２、４の記載が参照される。

図１に示したシステムの動作を説明する。まず、通常の書き込み（ＷＲＩＴＥ）動作の際、常に、符号化動作を行い、ＤＲＡＭ内にあらかじめ確保されたパリティ領域にパリティデータを書き込むようにする。あるいは、データ保持動作モード（セルフリフレッシュモード）にエントリーした際に、全ビットのデータをＥＣＣ符号化回路へ読み出し、全データのパリティデータを生成、書き込むようにする。次に、図２に示すアルゴリズムに従いリフレッシュ周期制御を行う。

データ保持動作中は、全ビット・リフレッシュ→ポーズ（例えばリフレッシュ間隔）を繰り返すが、全ビットリフレッシュのたびに全データを、エラー訂正復号回路（エラー訂正回路）へ読み出し、エラー検出訂正を行う。エラーが無ければ、リフレッシュ周期をある倍率ｋ_１で延長し、エラーがあれば、誤り行をコピーする。あるいは、そのエラー数に応じてリフレッシュ周期を短縮する。上記ステップを繰り返すことにより、リフレッシュ周期は最適値に収束するというものである。

また、検知されるエラー数（エラー率）は、エラー訂正復号回路（エラー訂正回路）の訂正能力の範囲内になるように制御される。

なお、非特許文献１では、この技術を実機評価により実証した。そして、この技術は、特許文献２、４のように、ＤＲＡＭ搭載技術と捉えれば、次のような表現になる。

オン・チップＥＣＣ（エラー訂正符号）搭載のデータ保持動作モード（電力制御による低消費電力化を実現）において、リフレッシュ動作とともに、全データをＥＣＣ復号回路へ読み出し、エラー率を監視する。

測定されたエラー率が、予め設定された値よりも高い場合には、リフレッシュ周期を短くし、低い場合には、リフレッシュ周期を長くすることで、エラー率を訂正能力以下に保ちながら、リフレッシュ周期の温度補償を可能とする。

なお、メモリセルのエラー率に基づきリフレッシュ周期を可変制御する構成として、例えば特許文献４には、データ保持動作モードのときに起動されてダイナミック型メモリ回路に保持された複数のデータを読み出して誤り検出訂正用の検査ビットを生成して追加メモリ回路に記憶させ、ＥＣＣ回路により、一定のリフレッシュ周期で、複数のデータとそれに対応した検査ビットを読み出して誤り検出と訂正を行い、誤りのないことの第１の検出信号を積算し、誤りのあることの第２の検出信号を、上記第１の検出信号よりも大きな重みをもって積算し、第１積算を減ずるように積算し、積算量が一定の量を超えたとき、リフレッシュ周期を所定の時間だけ長くし、積算量が一定量より少なくなったときにリフレッシュ周期を所定の時間だけ短くするエラーレート選定回路を備えた半導体集積回路装置が開示されている。

また、データ保持動作モードのとき、ポーズリフレッシュの実力の劣る落ちこぼれビット（ｔａｉｌ−ｂｉｔ）をＥＣＣ回路で誤り訂正してマスクし、リフレッシュ周期を１秒まで延長し、低消費電力化を実現する構成も知られている（特許文献２）。ポーズリフレッシュ特性の温度依存性（落ちこぼれビットとノーマルビットの温度依存性）については上記特許文献２（第１０、１１図等）が参照される。なお、後述されるＥＣＣ回路（ＥＣＣ ＣＯＤＥＣ）の詳細については、例えば特許文献３の記載が参照される。

特開平１１−２１３６５９号公報 特開２００２−０５６６７１号公報 特開２００４−１５２３７８号公報 特開２００２−０２５２９９号公報 DFT'99 （1999 IEEE International Symposium on Defect and Fault Tolerance in VLSI systems）、 第311-318頁

オン・チップＥＣＣ回路を備え、電力制御を行うことで低消費電力のデータ保持動作モードを実現し、長周期リフレッシュ、データ保持電流の低減を実現し、低温領域においてさらなる低消費電流化をねらった温度補償技術として、温度計回路、セルリークモニタ回路の搭載が考えられる。オン・チップＥＣＣ回路を備え、スタイバイ時において、ＥＣＣ回路でメモリセルのパリティ情報を生成し、電力制御を行い、リフレッシュ不良のセルをＥＣＣ回路による誤り訂正で救済することで、長周期リフレッシュ、低消費電流を実現するデータ保持動作モードを、本明細書では、「Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｍｏｄｅ」（以下では、「ＳＳＲモード」と略記される）という。オン・チップＥＣＣ回路を備え、電力制御を行うことで低消費電力のデータ保持動作モードを実現し、長周期リフレッシュを実現する半導体記憶装置については、上記特許文献２の記載が参照される。

上記した手法のいずれにも一長一短があり、例えば１０μＡ（室温）程度のデータ保持電流を実現するには、新たな温度補償技術を、原理原則から見直す必要がある。

したがって、本発明の目的は、データ保持電流の特段の低減を実現可能とする温度補償技術を具備した半導体記憶装置及びリフレッシュ周期制御方法を提供することにある。

本願で開示される発明は、上記目的を達成するため、概略以下の通りとされる。

本発明の一つのアスペクト（側面）に係る半導体記憶装置は、データ保持のためにリフレッシュ動作を必要とする複数のメモリセルをアレイ状に含むメモリアレイと、前記メモリアレイ内の予め定められた複数のメモリセル（「モニタセル」という）に対して、所定のデータをそれぞれ書き込む制御を行う回路と、前記所定のデータを書き込んだ前記複数のモニタセルから、リフレッシュ周期又は前記リフレッシュ周期よりも短い所定期間経過した時にデータを読み出す制御を行う回路と、前記モニタセルからの読み出しデータと前記所定のデータとを比較してエラーカウント又はエラー率を測定し、前記エラーカウント又はエラー率の測定結果に基づき、リフレッシュ周期を可変に制御する回路と、を備えている。

本発明に係る半導体記憶装置においては、前記リフレッシュがセルフリフレッシュであり、前記セルフリフレッシュ中に観測したエラーカウント又はエラー率が、所望の設定範囲におさまるように、前記セルフリフレッシュ周期が制御される。

本発明に係る半導体記憶装置においては、誤り訂正回路を備え、前記リフレッシュがセルフリフレッシュであり、前記セルフリフレッシュ中に観測したエラーカウント又はエラー率が、前記誤り訂正回路の訂正能力の範囲におさまるように、前記セルフリフレッシュ周期が制御される構成としてもよい。

本発明に係る半導体記憶装置においては、前記モニタセルへのデータの書き込み、読み出しのための内部コマンド、内部アドレスを生成し、期待値データとの比較を制御するＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路を備えた構成としてもよい。

本発明に係る半導体記憶装置においては、前記モニタセルは、通常メモリ領域とは独立に設けられた領域であるモニタ領域に配置され、前記エラーカウント又はエラー率は、前記モニタ領域にフィジカル’１’データを書き込み、前記リフレッシュ周期又はより短周期で読み出され、観測されたものである。

本発明に係る半導体記憶装置においては、前記モニタ領域は、冗長救済メモリの未使用領域を含む構成としてもよい。

本発明に係る半導体記憶装置において前記モニタセルは、通常メモリ領域のワード線とは異なるワード線で選択される１又は複数ワード分のメモリセルよりなる構成としてもよい。

本発明の他のアスペクトに係る半導体記憶装置は、前記モニタセルのアドレスを格納した記憶装置を備え、前記モニタセルへのデータの書き込み、読み出し時には、前記記憶装置からの内部アドレスによるモニタセルのアクセスが行われる。本発明に係る半導体記憶装置においては、エラー率の監視の周期は、前記リフレッシュ周期より短く設定し、温度追従性を向上させている。

本発明に係る半導体記憶装置においては、測定されたエラーカウント又はエラー率が、所望の設定値を超えた場合、メモリ領域に対し、誤り訂正復号動作を行い、エラー率を所望の設定値に低下させる構成としてもよい。データ保持動作モードからエグジットする際の復号動作で、最終的に全てのエラー訂正を可能とする制御を行う。

本発明に係る半導体記憶装置においては、ＥＣＣ符号化復号回路を備え、データ保持動作のみを行うモードにエントリ時、メモリアレイのデータを読み出し、前記ＥＣＣ符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、セルフリフレッシュ周期は、検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内で長く設定された周期で行われ、データ保持動作モードエグジット時、通常動作に復帰する前に、前記ＥＣＣ符号化復号回路で、前記検査ビットを用いて、誤りビットの誤り訂正復号動作を行う構成としてもよい。

本発明に係る半導体記憶装置においては、ＥＣＣ符号化復号回路を備え、データ保持動作モードにエントリ時、メモリアレイのデータを読み出し、前記ＥＣＣ符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、
（Ａ１）モニタセルに’１’を書き込み、
（Ａ２）全てのセルをリフレッシュし、
（Ａ３）リフレッシュ期間、ポーズし（内部電源回路の少なくとも１部をオフする）、
（Ａ４）内部電源回路をオンさせ、前記モニタセルからデータを読み出して’１’と比較しエラーを測定し、
（Ａ５）前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を伸ばし、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、
データ保持動作モードをエグジットするまでの間、（Ａ１）乃至（Ａ５）の動作を繰り返し、
データ保持動作モードをエグジットするとき、前記ＥＣＣ符号化復号回路で、エラー訂正を行い、通常動作に移る構成としてもよい。

本発明に係る半導体記憶装置において、前記セルフリフレッシュ周期制御は、通常メモリ領域よりポーズリフレッシュの実力の劣る数ビット以上をモニタセルとする構成としてもよい。前記通常メモリ領域よりポーズリフレッシュの実力の劣る数ビットは、ポーズリフレッシュによる救済をＭビット以上実施し、そのうちワースト実力のＭ／１０ビット程度を選択されたものである。モニタビットは多いほど、エラー率判定精度がよく、現実には、Ｍは概略５０ビット以上とされる。

本発明の他のアスペクトに係る方法は、データ保持のためにリフレッシュ動作を必要とするメモリセルを複数アレイ状に含むメモリアレイ内の予め定められた複数個のメモリセルに対して、期待値データを書き込むステップと、
前記期待値データを書き込んだ前記複数個のメモリセルから、リフレッシュ周期又は前記リフレッシュ周期よりも短い周期でデータを読み出すステップと、
前記読み出しデータと前記期待値データを比較してエラーカウント又はエラー率を測定する制御を行うステップと、
前記エラーカウント又はエラー率の測定結果に基づき、リフレッシュ周期を延長するか、短縮するか、そのまま維持するかを制御するステップと、を含む。

本発明によれば、期待値データを書き込んだメモリセルを、リフレッシュ周期またはそれよりも短い期間で読み出して期待値データと比較してエラーカウント又はエラー率を測定し、測定結果に基づきリフレッシュ周期を可変制御する構成としたことにより、温度補償特性を特段に向上している。

また、本発明によれば、製造工程におけるトリミング調整を不要としており、コストの低減を図り、容易に安定した温度補償を実現することができる。

上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明によれば、リフレッシュ周期の温度制御は、図４（Ａ）に示すようなものとなる。本発明に係る半導体記憶装置は、その概略構成を述べれば、メモリアレイ内に、複数のモニタセルを有するモニタビット領域１０３を備え、リフレッシュ動作時、モニタビット領域１０３に、期待値データ（例えばＰｈｙｓｉｃａｌ’１’）を書き込み、リフレッシュ期間又はリフレッシュ期間よりも短期間、ポーズし、その後、モニタセルからデータを読み出し、エラー率計数回路１０５で、読み出しデータが期待値と一致するか否かで比較判定（パス／フェイル判定）し、エラー信号をカウントし、測定されたエラーカウント（エラー率）にしたがって、分周回路１０６を制御し、リフレッシュタイマの周期を可変に制御するものである。

リフレッシュアドレス発生回路１０７は、分周回路１０６の出力（リフレッシュトリガ信号）を受けて、リフレッシュアドレスを生成出力し、リフレッシュアドレスで選択されるメモリセルのリフレッシュを行う（すなわち、センスアンプにてビット線に出力されたメモリセルのデータを増幅し、該データをビット線からメモリセルにリストアする）。

かかる構成の本発明によれば、上記特許文献２のように、エラーレート測定のために、ＥＣＣ復号回路で検査ビットを読み出して誤り検出を行う必要はない。

エラー率計数回路１０５でリフレッシュ周期をアップ／ダウン制御する構成とした本発明のリフレッシュ周期と温度Ｔａ［℃］の関係は、図４（Ｂ）に示すようなものとなる。温度検査方式のように、周期を合わせこむことは、不要であり、基準電圧（Ｖｒｅｆ）も不要である。そして、本発明によれば、データ保持電流（データ保持動作モード時の電源電流）を例えば１０μＡ以下とすることが可能である。

なお、ＥＣＣ符号化復号回路により、符号化、復号を行わない通常のセルフリフレッシュにも適用可能である。この場合、リフレッシュ救済ビット約１０ビット程度をモニタとする。

以下、本発明の比較例として、セルリークモニタ回路を用いてリフレッシュ周期を制御する構成（以下、「セルリークモニタ方式」という）と、温度を検知してリフレッシュ周期を制御する構成（「温度計方式」という）について説明しておく。図３（Ａ）は、アナログ制御のセルリークモニタ方式を説明するための図である。図３（Ａ）において、横軸は、温度、縦軸は周期（時間）である。セルリークモニタ方式においては、ＰＮ接合逆バイアスリーク等を利用した擬似メモリセルを設けておき、そのセルリーク特性から、温度依存をもったリフレッシュ周期（長周期）を直接発生するものである。

原理的には、温度に依存して、連続的（アナログ的）に、リフレッシュ周期の調整を行うことができる。また、リフレッシュ動作期間外では、セルリークモニタ回路のみ動作させておけばよいため、データ保持電流１０μＡ以下が実現可能である。このように、セルリークモニタ方式は、理想的な方式といえるが、プロセス依存が大きく、周期（絶対値）の合わせ込みが、問題となる。

また、図３（Ｂ）は、温度計方式を説明するための図である。温度計方式では、ＰＮ接合順バイアスリーク電流を電圧変換し、その電位から温度を検知する等の原理にしたがう温度計回路が設けられている。検知する温度は、数ポイントとし、検知した温度範囲に応じて、リフレッシュ周期を、通常セルフリフレッシュ周期の２倍、４倍等と、デジタル的に制御する。

このため、周期の大外れは少ないが、検知する温度ポイントには、サンプル依存があり、トリミングが必要である。そのため、リフレッシュ周期マージンを大きくとらざえるをえなくなり、高温ワースト条件では、温度依存性をもたない従来製品より、リフレッシュ周期が短くなる傾向にある。また、基準電圧（Ｖｒｅｆ）発生回路、及び、アンプ回路等が、常時必要とされるため、データ保持電流２０μＡ以下の実現は、困難である。

これに対して、図４を参照して説明した本発明によれば、セルリークモニタ回路、温度計回路と比較して、次のような利点を有する。
（ａ）実メモリセルに対する読出し・書込み動作（ＡＣ電流）により、リフレッシュ周期を決定するため、基準電圧（Ｖｒｅｆ）発生回路、アンプ回路等（セルリークモニタ回路でリーク電流の判定に必要）が不要になる。

リフレッシュ周期の延長とともに、データ保持電流は低減でき、１０μＡ以下が実現可能である。すなわち、リフレッシュ電流のＤＣ成分は、１０μＡ以下にできる。

逆に、温度計回路を実現するには、温度依存性を持たせた基準電圧（Ｖｒｅｆ）発生回路、温度依存を持たない基準電圧（Ｖｒｅｆ）発生回路、及び、基準電圧（Ｖｒｅｆ）の比較結果を増幅する差動アンプ回路等が必要になるため、常時、ＤＣ電流を流すことになる。そして、基準電圧（Ｖｒｅｆ）の発生のため、データ保持電流は２０μＡ以上を要する。
（ｂ）本発明によれば、プロセス依存がなく、トリミング等の調整もほとんど必要としない。このため、容易に安定した温度補償が実現可能である。

逆に、温度計回路を実現するには、検知温度のばらつきを吸収するトリミングが必要である。現実に、３０℃程度の検知温度ばらつきがあり、トリミング後も、そのばらつきは、例えば１０℃程度残る。

デバイスのリフレッシュ実力は、温度依存性が大きく、１０℃の差で２倍近くも変化するため、リフレッシュ周期を短かめ（マージン拡大方向へ）に設定せざるをえなくなり、逆に、温度補償することで、データ保持電流そのものが大きくなってしまう場合もある。
（ｃ）実メモリのデータを読み出し、そのエラー状況に応じてリフレッシュ周期が設定されるため、メモリ回路の保持データのエラーに依存して、リフレッシュ周期の延長（調整）、温度補償が実現できる。
（ｄ）しかしながら、メモリアレイの全データを読み出してエラー状況を監視する構成は、現実には、温度補償技術として、採用できない。

すなわち、全データのエラー率を監視する必要があるため、リフレッシュ毎に、全ビットＲＥＡＤをしなければならず、データ保持電流のベース（ＡＣ成分）が、２倍以上に増加し、結果的に、高温領域では、低消費電流化にならない。
（ｅ）エラー率を監視するメモリ領域を絞れば、上記（ｄ）の問題を回避できるが、エラー率は、その領域の保持データに依存する。このため、正しい値（エラー率）を得られず、でたらめなリフレッシュ周期設定に陥る場合もある。例えば保持データが０データなら、フェイルしない。

本発明は、上記した従来のセルリークモニタ方式、温度計方式の長所を生かしながら、短所を改善し、低電力化を図る温度補償方式を実現したものであり、従来技術の基本動作は生かし、短所を無くすため、以下の３つの要件を追加し、エラー率の監視対象を、新たに設けたモニタビット領域に限定している。

図４（Ａ）に示すように、メモリアレイ１００は、２５６Ｍビットの情報ビット１０１、８Ｍビットの検査ビット１０２、３２Ｋビットのモニタビット１０３（モニタセル領域）を有する。本発明によれば、モニタビットを含めて全セルのリフレッシュを行い、リフレッシュ毎に、モニタビット１０３にＰｈｙｓｉｃａｌ‘１’を書き込み、リフレッシュ周期又はそれよりも短い期間で、モニタビットのＰｈｙｓｉｃａｌ‘１’を読み出して、期待値データと一致するか判定することで、エラー率（エラーカウント）を判定し、エラー率に基づき、リフレッシュ周期を可変制御する。なお、エラーはフェイルに対応し、エラー率は、エラーカウントの数を全体の数で除算したものである（フェイル数／（パス＋フェイル数））。

次に、本発明におけるエラー率監視用のモニタセルについて説明する。

本発明においては、低消費電力のデータ保持動作モード（ＳＳＲモード）において、リフレッシュ動作時、モニタビット１０３に‘１’データを書込み、ポーズリフレッシュ毎（ポーズ期間中、パワーオフ）に、データを読み出し、エラー率を監視する。モニタビット１０３は、検査ビット（パリティビット）１０２と同様、冗長救済することができ（ウェハテスト時に不良セルを冗長セルで置きえる）、ある特定のアドレスを割り当てる構成とする。モニタビット１０３は、Ｘデコーダ１０４で選択されるワード線（情報ビット、検査ビット用のワード線とは別に用意されたワード線）に接続されるメモリセルの個数分設けられる。なお、モニタビット１０３は、図示されないＢＩＳＴ回路で生成された内部アドレス（ＸアドレスとＹアドレス）で選択される。

あるいは、冗長救済メモリの未使用領域（かつ、ウエハテスト等でパスした領域）をモニタビットとして割り当るようにしてよい。

エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）１０５は、例えば、図５に示すように、ＥＣＣ符号化復号回路（ＥＣＣ ＣＯＤＥＣ）に並列して設け、モニタビットへの書込みデータ生成、読出しデータのエラー率（フェイルビット数）の計測を行う。

本発明によれば、モニタセルからの読み出しデータと比較される期待値が、既知であるため、エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）１０５は、例えば図１７に示すように、カウンタ回路（ＣＯＵＮＴＥＲ）と加算回路（ＡＤＤＥＲ）による、簡易な構成で実現することができる。

本発明を、低消費電力のデータ保持動作モード（ＳＳＲモード）搭載の（ＥＣＣ−ＣＯＤＥＣが１セット／４バンク）のＤＲＡＭに適用した場合において、エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）１０５を備え、エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ；「エラー監視回路」ともいう）１０５は、内部Ｉ／Ｏバスに、ＥＣＣ符号化復号回路（ＥＣＣ ＣＯＤＥＣ）と、同様、ぶらさがる構成とされる。内部Ｉ／Ｏバスに接続されるエラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）１０５は、通常動作と同様の読み出し（ＲＥＡＤ）、書き込み（ＷＲＩＴＥ動作）とともに、エラー率のカウント、書込み動作を行う。

本発明は、セルフリフレッシュ動作中のエラー率の監視動作のため、ＳＤＲＡＭインターフェイス回路（例えば図５のコントロール回路２０９）に対し、内部コマンド、内部アドレスを生成、出力するとともに、エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）１０５の動作を制御するＥＣＣコントローラ（図５のＣＯＮＴＲＯＬＬＥＲ６参照）を備えている。このＥＣＣコントローラ（図５の６）は、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）を制御するＢＩＳＴブロックと、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）ブロックとを含み、ＥＣＣブロックは、ＳＳＲモードにおけるパリティビットの生成、書込み、エラー検出及び訂正書込み動作のための内部コマンド、内部アドレスをＳＤＲＡＭのインターフェイス回路（例えば図５のコントロール回路２０９）に対して出力し、ＥＣＣ−ＣＯＤＥＣに制御信号（ＩＮＩＴ、ＰＡＲＩＴＹ、ＳＹＮＤＲＯＭＥ、ＣＯＲＲＥＣＴ）等を出力する。

ＢＩＳＴ回路は、内部コマンド（ＡＣＴ、ＲＥＡＤ、ＷＲＩＴＥ、ＰＲＥ等）を生成し、モニタビットの内部アドレスを生成してＳＤＲＡＭのインターフェイス回路に対して出力し、エラー率計数回路（ＥＲＴＡＥ ＭＯＮＩＴＯＲ）に、Ｉ／Ｏバスへの期待値データの出力、Ｉ／Ｏバスからの読み出しデータの取り込みを制御し、さらに期待値データを作成するためのアドレス信号を生成し、エラー率計数回路（ＥＲＴＡＥＭＯＮＩＴＯＲ）からのエラー率を取得し、セルフリフレッシュ制御回路にリフレッシュ周期制御信号（ＵＰ、ＤＯＷＮ、ＫＥＥＰ）を出力する（図４１参照）。

本発明によれば、エラーカウント又はエラー率の測定を、小容量メモリであるモニタビット領域のポーズリフレッシュ不良（‘１’フェイル）に限定したことで、エラー率監視に要する消費電流は、小容量メモリ（モニタセル）への書き込み・読み出し電流に低減される。そして、モニタセルへの書き込み・読み出し電流は、リフレッシュ電流に対して無視できるほど小さくなる。

図４（Ａ）のモニタビット領域１０３は、独立に設けられた小メモリ領域、あるいは、任意に選択されたメモリ領域（例えば、冗長救済メモリで余った領域など）に限定したメモリ領域とされるが、次の理由で、リフレッシュ周期制御に用いることができる。

ポーズリフレッシュ不良（‘１’フェイル）の落ちこぼれビットの出現確率は、従来製品、他社製品を通じて、さほど差はなく、低い場合でも、０．００１％程度である。このため、メモリ容量が約２５６ｋビット以上の場合、小メモリ領域（例えば３２Ｋビット）で、必要なエラー率の監視を行うことができる。そして、近年の２５６ＭビットＤＲＡＭのような大容量メモリであれば、無視できる面積増加になる。３２Ｋビットのモニタビットの追加は、２５６Ｍセルアレイに対して、１／（２５６×３２）＝０．１２％の増加をもたらすだけである。

本発明によれば、メモリセルに書き込んだデータのエラー率を直接監視しているため、上記特許文献１（本願添付図面の図１及び図２参照）と同様の理想的な温度補償を実現することができ、トリミング等の周期のあわせ込みも不要である。

前述したように、本発明によれば、エラー率計数回路１０５のエラー率に基づきリフレッシュ周期を制御しており、基準電圧（Ｖｒｅｆ）も不要である。このため、データ保持電流を、１０ｕＡ以下に設定可能である。

通常のセルフリフレッシュにも適用可能である。リフレッシュ救済ビット約１０ビットをモニタする。

本発明に係る半導体記憶装置においては、コマンド投入によりセルフリフレッシュ（Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）、ＳＳＲモードにエントリした後、以下の動作が行われる。
（１）全ビットを読出し、パリティビットを生成する（これは、上記特許文献２と同じ符号化動作である）。
（２）モニタビットに‘１’データを書き込み、全ビットに対しバーストリフレッシュを行う。
（３）設定されたポーズ時間後、モニタビットの‘１’データを読出し、エラー率をカウントする。なお、エラー率のカウントはエラーの発生数のカウントに対応する。
（４）エラー率が設定上限値ｅ１より大きい場合は、リフレッシュ周期を、現在値よりも短くし、設定下限値ｅ２よりも小さい場合にはリフレッシュ周期を、現在値よりも長くし、いずれでもない場合は、リフレッシュ周期を変更しない。

以降、上記（２）へ戻り、リフレッシュとエラー率監視を繰り返す。この制御アルゴリズムにより、オン・チップＥＣＣの訂正能力の範囲で、エラー率を抑えながら、リフレッシュ周期を可変に制御することができる。

（５）エグジットコマンドが投入された場合、パリティビットを含む全ビットを読出し、エラービットを訂正処理した後、ノーマルモードへ復帰する（上記特許文献２と同じ復号動作）。以下、実施例に即して詳細に説明する。

図５は、本発明の一実施例の半導体記憶装置の構成を示す図である。図５には、この発明に係るダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）の一実施例の全体ブロック図が示されている。この実施例のＤＲＡＭはＳＤＲＡＭ(Synchronous Dynamic Random Access Memory ；「ＳＤＲＡＭ」という）に向けられている。この実施例のＳＤＲＡＭは、特に制限されないが、４つのメモリバンク（ＢＡＮＫ０〜３）に対応して４つのメモリアレイ（ＭＥＭＯＲＹ ＡＲＲＡＹ）２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３（ＢＡＮＫ０〜３）にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、それぞれがマトリクス配置されたダイナミック型メモリセルを備え、図５のメモリアレイにおいて、不図示のメモリセルトランジスタのゲート端子はワード線（不図示）に接続され、メモリセルトランジスタのドレインとソースの一方は、行毎に、相補のビット線（図示せず）にされ、ドレインとソースの他方は、データ蓄積用の容量素子の一端に接続されている。ロウデコーダ（ＲＯＷ ＤＥＣＯＤＥＲ ＆ＬＡＴＣＨ）２０１によるロウアドレス信号をデコード結果に従い、ワードドライバ（ＷＯＲＤ ＤＲＩＶＥＲ）２０２は、メモリアレイ２００の選択されたワード線（不図示）を高電位に駆動する。メモリアレイ２００の相補ビット線（不図示）はセンスアンプ（ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲＳ）２０３及びカラム選択回路としてのＩ／Ｏゲーティングライトドライバ（Ｉ／Ｏ ＧＡＴＩＮＧ ＷＲＩＴＥ ＤＲＩＶＥＲ）２０４と列（カラム）デコーダ（ＣＯＬＵＭＮ ＤＥＣＯＲＤＥＲ）２０５によってＩＯ線に接続される。Ｉ／Ｏゲーティングライトドライバ２０４には、メインアンプ及びライトアンプが含まれる。

センスアンプ２０３は、メモリセルからのデータ読出しによってそれぞれの相補ビット線に現れる微小電位差を検出して増幅する。Ｉ／Ｏゲーティングライトドライバ２０４は、上記相補ビット線を選択して相補型のＩ／Ｏ線に導通させるためのカラムスイッチＭＯＳトランジスタを含む。カラムスイッチＭＯＳトランジスタは、カラムデコーダ２０５によるカラムアドレス信号のデコード結果に従って選択動作される。バンク０乃至バンク３の各メモリアレイ２００も同様に、ロウデコーダ（ＲＯＷ ＤＥＣＯＤＥＲ ＆ＬＡＴＣＨ）、センスアンプ（ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲＳ）、及び、ＩＯゲーティングライトドライバ（Ｉ／Ｏ ＧＡＴＩＮＧ ＷＲＩＴＥ ＤＲＩＶＥＲ）と、カラムデコーダ（ＣＯＬＵＭＮ ＤＥＣＯＲＤＥＲ）が設けられる。

Ｉ／Ｏ線は各メモリバンクに対して共通化されて、データ入力レジスタ（ＤＡＴＡ ＩＮＰＵＴ ＲＥＧＩＳＴＥＲ）２１０の出力端子及びデータ出力レジスタ（ＤＡＴＡ ＯＵＴ ＲＥＧＩＳＴＥＲ）２１１の入力端子に接続される。端子ＤＱ０〜ＤＱ１５（１６ビット）は、データ入出力端子であり、８ビットからなるデータＤ０−Ｄ１５（下位バイトＤ０−Ｄ７、上位バイトＤ８−Ｄ１５）を入力又は出力するデータ入出力端子とされる。ＤＱＭＬ、ＤＱＭＵは、入出力バッファを制御するバイトコントロール用の制御信号であり、ＤＱＭＬは下位バイト、ＤＱＭＵは上位バイトの入力バッファを制御する。

アドレス入力端子から供給される１５ビットのアドレス信号Ａ０〜Ａ１４は、アドレスレジスタ（ＡＤＤ ＲＥＧ）２１３で一旦保持され、時系列的に入力される上記アドレス信号のうち、メモリセルを選択するロウ系アドレス信号はロウアドレスマルチプレクサ（ＲＯＷ ＡＤＤ ＭＵＸ）２０６を介して、各メモリバンクのロウデコーダ２０１に供給される。上記メモリバンクを選択するアドレス信号ＢＡ０、ＢＡ１は、Ａ１３とＡ１４が割り当てられており、バンクコントロール論理（ＢＡＮＫ ＣＯＮＴＲＯＬ ＬＯＧＩＣ）回路２１２に供給され、ここで上記４つのメモリバンクの選択信号が形成され、ロウデコーダ２０１に供給される。カラム系アドレス信号は、カラムアドレスカウンタ／ラッチ（ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＣＯＮＴＲＯＬ／ＬＡＴＣＨ）２０７に保持される。

リフレッシュカウンタ（ＲＥＦＲＥＳＨ ＣＯＵＮＴＥＲ）２０８は、セルフリフレッシュ（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）の行アドレスを発生する。例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、×８ビット構成では、アドレス信号９ビットが有効とされる。上記カラムアドレスカウンタ２０７には、時系列に入力されるカラムアドレス信号がプリセットデータとして供給され、後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を、順次インクリメントした値を、各メモリバンクのカラムデコーダ２０５に向けて出力する。

コントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９は、ＳＤＲＡＭインタフェース回路をなし、コマンドデコーダ（ＣＯＭＭＡＮＤＤＥＣ）２０９１、セルフリフレッシュコントロール（ＲＥＦ ＣＯＮＴＲＯＬ）２０９２及びモードレジスタ（ＭＯＤＥ ＲＥＧＩＳＴＥＲ）２０９３を有する。モードレジスタ２０９３は、各種動作モード情報を保持する。

コマンドデコーダ２０９１は、動作モードに応じて、外部コマンド、内部コマンドを受信、解読する。

セルフリフレッシュ制御回路２０９２は、セルフリフレッシュ制御ブロックであり、リフレッシュ動作、及びその周期制御を行う。

ロウデコーダ２０１は、バンクコントロール回路（ＢＡＮＫ ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。

図５に示す例では、コントロール回路２０９は、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳ、カラムアドレスストローブ信号ＣＡＳ、ロウアドレスストローブ信号ＲＡＳ、及びライトイネーブル信号ＷＥなどの外部制御信号と、ＤＱＭとモードレジスタ２０９３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファ（不図示）を備える。他の外部入力信号は、当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作は、チップ非選択状態への変化によって影響されない。ＲＡＳ、ＣＡＳ、ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、コマンドサイクルを定義するときに有意の信号とされる。

クロックイネーブル信号ＣＫＥは、次のクロック信号の有効性を指示する信号であり、クロックイネーブル信号ＣＫＥがハイレベルであれば、次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには、無効とされる。

なお、リードモードにおいて、データ出力レジスタ（ＤＡＴＡ ＯＵＴＰＵＴ ＲＥＧＩＳＴＥＲ）２１１に対するアウトプットイネーブルの制御を行うアウトプットイネーブル信号ＯＥを設けた場合には、信号ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力レジスタ２１１の出力は、高出力インピーダンス状態にされる。

ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期するロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１２のレベルによって定義される。

アドレス信号Ａ１３とＡ１４（図５のＢＡ０、ＢＡ１）は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、ＢＡ０、ＢＡ１の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路２１１への接続などの処理によって行うことができる。
ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で、別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。したがって、例えば１６ビットからなるデータ入出力端子ＤＱ０−ＤＱ１５においてデータが衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。

さらに、図５において、参照番号１は、ＳＤＲＡＭインターフェイスからＥＣＣコントローラ６への起動、停止信号である。

参照番号２は、ＥＣＣコントローラ６からＳＤＲＡＭインターフェイスへの内部コマンド信号、あるいはＪＯＢ終了信号である。例えば、符号化動作、復号動作が終了すると、ＲＥＡＤＹ信号を出力する。

参照番号３は、ＥＣＣコントローラ６からアドレスレジスタ２１３へ供給される内部アドレス信号である。

参照番号４は、ＥＣＣ符号化復号回路（ＥＣＣ ＣＯＤＥＣ）７の動作モード信号（ＣＯＤＥＣ ＭＯＤＥ）である。ＥＣＣコントローラ６から動作に応じて制御される。例えば、初期化（ＩＮＩＴ）、シンドローム演算（ＳＹＮＤＲＯＭＥ）、パリティビット出力（ＰＡＲＩＴＹ）、エラー位置検出の４モードがある。

参照番号５は、ＥＣＣ符号化復号回路（ＥＣＣ ＣＯＤＥＣ）７からＥＣＣコントローラ６へのエラー検出信号、エラー位置検出信号（ＥＲＲＯＲ−ＬＯＣＡＴＩＯＮ ＤＥＴＥＣＴ）である。

参照番号６は、ＥＣＣコントローラ（１セット／４バンク）であり、ＥＣＣコントローラ６から、内部コマンド、内部アドレスが出力され、ＳＤＲＡＭの内部動作を制御するとともに、ＥＣＣコーデック７を動作に応じて制御する。ここでは、さらに、エラー監視動作では、エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）１１も動作に応じて制御する。

参照番号７は、ＥＣＣ符号化復号回路（ＥＣＣ ＣＯＤＥＣ）であり、符号化回路と、復号回路を含み、シンドローム演算、パリティビット演算、エラー検出・訂正を行う。

参照番号９は、ＥＣＣコントローラ６からセルフリフレッシュ制御回路２０９２への周期変更信号（ＵＰ／ＤＯＷＮ信号など）である。

参照番号１１は、エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）であり、モニタセルからの読み出し（ＲＥＡＤ）データを期待値と比較し、エラーをカウントする。また、期待値を、書き込み（ＷＲＩＴＥ）データとして、メモリアレイに出力する。

参照番号１２は、エラー率計数回路１１への動作モード信号（ＭＯＤＥ）である。ＥＣＣコントローラ６から制御され、例えば、期待値ＲＥＡＤモード、期待値ＷＲＩＴＥモードがある。期待値をアドレスに応じて発生するため、エラー率計数回路１１は、データスクランブルも搭載する（図１７参照）。

参照番号１３は、エラー率計数回路１１からのエラーレート（ＦＢＩＴ）であり、例えば、数ビットの２進数よりなり、エラー率計数回路１１から、ＥＣＣコントローラ６へ出力される。

参照番号１４は、バンクメモリのメモリアレイ、参照番号１５、１６は、モニタ領域、パリティ領域である。

本実施例では、ＤＲＡＭにオンチップで搭載されるＥＣＣ（誤り検出訂正）として、巡回符号（Cyclic Code)を適用し、セルフリフレッシュ時、リフレッシュ不良の訂正（マスク）によるスタンバイ電流の低減を実現するものである。すなわち、各メモリバンク０〜３の各々に対応して、ＥＣＣコーデック（符号化復号回路）７が設けられる。ＥＣＣコーデック７は、ＥＣＣコントローラ６からモード（ＣＯＤＥＣ ＭＯＤＥ）信号を受け、読み出したデータのエラー訂正を行い、エラー検出情報（ＥＲＲＯＲ ＬＯＣＡＴＩＯＮ ＤＥＴＥＣＴ）をＥＣＣコントローラ６に通知する。ＥＣＣコントローラ６は、エラー率に基づき、セルフリフレッシュコントロール回路２０９３におけるリフレッシュ周期を可変させる制御を行う。

エラー率計数回路１１は、ＥＣＣコントローラ６からモード（ＭＯＤＥ）信号を受け、エラーモニタモード時、Ｉ／Ｏゲーティングライトドライバ２０４から読み出されたモニタビットのエラー（Ｆａｉｌ Ｂｉｔ）を測定し、ＥＣＣコントローラ６に通知する。

ＥＣＣ回路として、巡回符号を適用した場合、ＥＣＣを構成するコーダ／デコーダ（ＣＯＤＥＣ）の回路規模も小さくなるため、符号長が長くとれ、パリティビットを少なくでき、ＤＲＡＭオンチップＥＣＣによるチップ面積の増大を最小限に抑えられる。

なお、パリティビットの生成や、誤りビットの訂正動作には、複数サイクルを必要とすることから、本実施例においては、ＥＣＣコーデックによるＥＣＣ動作（パリティビットの生成、誤り検出訂正動作）は、後述するように、データ保持動作モードのための、セルフリフレッシュ時に入るときと、セルフリフレッシュモードから、通常モードに復帰する際のように、アクセススピードを気にしなくて済む場合等に適用される。

そして、本実施例においては、ＥＣＣの限定的な動作制限によって、低消費電力化を図ることができる。ＥＣＣコーデック７により、ポーズリフレッシュ不良ビットが訂正可能であり、データ保持動作モードでのセルフリフレッシュにおいては、ＥＣＣ回路は動作しない。したがって、エラービットが発生しても、データ保持動作モードでのセルフリフレッシュの期間では、それを訂正することなく放置される。データ保持動作モードから通常モードへのエグジット時に、メモリアレイのＥＣＣ復号回路によるエラー検出と訂正が行われる。

図５に示す構成においては、ＥＣＣコーデック７は、１セット／４バンクとされる。エラー率計数回路１１は、Ｉ／Ｏバスに対し、ＥＣＣコーデック７と同様に接続される。通常動作同様の読み出し（ＲＥＡＤ）、書き込み（ＷＲＩＴＥ）動作とともに、エラー率のカウント、エラー率の書込み動作が行われる。

なお、図５では、図示されないが、内部電源発生回路が設けられ、電源端子から供給されたＶＣＣとＶＳＳのような動作電圧を受けてワード線の選択レベルに対応した内部昇圧電圧ＶＰＰ、センスアンプの動作電圧に対応した内部降圧電圧ＶＤＬ、周辺回路の動作電圧に対応した内部降圧電圧ＶＰＥＲＩの他、不図示のメモリセルのプレート電圧、ＶＤＬ／２のようなプリチャージ電圧、基板バックバイアス電圧ＶＢＢのような各種内部電圧を発生させる。
なお、図５に示す例では、バンク０〜３は、メモリアレイ（８Ｋロウ×８Ｋカラム）、モニタビット（Ｍロウ×８Ｋカラム）、パリティ（Ｐロウ×８Ｋカラム）を備えている。ロウデコーダ２０１は、ロウアドレスマルチプレクサ２０６からのロウアドレス１３＋１ビット（１３ビットは８Ｋワード用、１３＋１ビットでモニタビット、パリティアクセス用）をデコードしてラッチし、ワードドライバ２０２から選択ワード線を駆動する。

図６は、本発明の別の実施例のメモリ装置の構成を示す図である。図６を参照すると、ＥＣＣ符号化復号回路７（１セット／１バンク）のＤＲＡＭにエラー率計数回路１１が搭載されている。エラー率計数回路１１は、図５と同じだが、図６のＥＣＣ符号化復号回路７のように、各バンクに搭載してもよい。その場合、４バンク同時のＲＥＡＤ、ＷＲＩＴＥ動作を行い、動作時間短縮を図ることができる。

モニタビットは、パリティービットのように、別メモリを用意する必要がある。

冗長救済メモリの未使用領域をモニタビットに利用する場合、モニタビット領域として確保できる領域は、チップ個々により異なるため、図６のように、内部Ｉ／Ｏバスに１セット搭載し、通常動作同様のＲＥＡＤ、ＷＲＩＴＥ動作により、エラー監視を行う。

図７は、本実施例のリフレッシュ周期制御アルゴリズムを説明するフローチャートである。図７に示す手順は、リフレッシュ周期でエラー率を監視する単純な処理形態とされている。本実施例では、ＥＣＣコーデック（図５の７）のパリティビットの生成や、誤りビットの訂正動作は、スーパセルフリフレッシュモードにエントリ時と、スーパセルフリフレッシュモードにエグジット時に行なわれる。

通常動作から、コマンドを受けてスーパセルフリフレッシュモードにエントリする。

誤り検出訂正用のパリティ（検査ビット）を生成する（ステップＳ１０１）。

メモリアレイのモニタセル（モニタビット領域）に’１’を書き込む（ステップＳ１０２）。

メモリアレイの全てのセルをリフレッシュする（ステップＳ１０３）。

例えば１秒間ポーズ（パワーオフ）する（ステップＳ１０４）。パワーオフ状態では内部電源回路が部分的にオフされる。

モニタセルから’１’を読み出す（ステップＳ１０５）。

エラー率が上限値ｅ１より大の場合、リフレッシュ周期ｔＲＥＦを短縮する（ステップＳ１０７）。
ｔＲＥＦ←ｔＲＥＦ／ｋ１

エラー率が設定下限値ｅ２以下の場合、リフレッシュ周期ｔＲＥＦを伸ばす（ステップＳ１０８）。
ｔＲＥＦ←ｔＲＥＦ×ｋ２

エラー率がｅ１以下でｅ２より大の場合、リフレッシュ周期は変更しない。

ＳＳＲモードからエグジットするとき、ＥＣＣコーデックは、メモリアレイの検査ビットを用いて、誤り検出を行い、メモリセルのエラー訂正を行い、通常動作に移る。

本実施例では、リフレッシュ周期毎に、エラー測定を行っている。ポーズ期間中の急激な温度変化に対応するため、エラー率（カウント数）が、設定値（ｅ１）より大きい場合、リフレッシュ周期を１／ｋ_１に短くするが、１／２、１／４など、急速な周期制御を行なう。

一方、エラー率（カウント数）が、設定値（ｅ２）より小さい場合、リフレッシュ周期をｋ_２倍に長くするが、ｋ_２は１．１倍、１．２倍など、低速な周期制御を実施する。

分周カウンタにより、周期を２倍、４倍するような単純な制御の場合、ポーズ期間中は、何も検知しないため、温度上昇に転じた場合に、周期が長くなりすぎる可能性がある。そこで、ｋ_２は１．１倍、１．２倍等に設定している。

リフレッシュ周期を決定するタイマ回路には、このような周期制御機能が必要になる。なお、タイマ回路については、後述する（図２５参照）。

図８は、本発明の別の実施例のリフレッシュ周期制御方法を説明する流れ図である。

リフレッシュ周期より、短い周期でエラー監視する実施例の動作を示す流れ図である。ポーズ時間を逐次長くしていき、エラー率を監視する。ただし、エラー監視ポイント毎での周期変更はない。周期変更は、全ビットリフレッシュサイクル毎に行われる。

モニタビットのエラー率の監視の周期は、リフレッシュ周期の１／ｎに設ける。図８を参照すると、通常動作から、スーパセルフリフレッシュモードにエントリする。

ＥＣＣコーデック７の符号化回路がメモリアレイのメモリセルのパリティを生成する（ステップＳ２０１）。

モニタセルに’１’を書き込む（ステップＳ２０２）。

メモリアレイの全てのセルをリフレッシュする（ステップＳ２０３）。

リフレッシュ周期の１／ｎポーズ（パワーオフ）する（ステップＳ２０４）。

モニタセルから’１’を読み出す（ステップＳ２０５）。

エラー率が設定値ｅ１より大の場合、リフレッシュ周期ｔＲＥＦを短縮する（ステップＳ２０７）。
ｔＲＥＦ←ｔＲＥＦ／ｋ１

エラー率がｅ２以下の場合、エラー監視がｎ回未満（まだエラーチェックを行なう）場合、ステップＳ２０４のポーズ処理を行う。エラー率がｅ２以下の状態でｎ回のエラー監視が終了した場合、リフレッシュ周期ｔＲＥＦを伸ばす（ステップＳ２０９）。
ｔＲＥＦ←ｔＲＥＦ×ｋ２

エラー率がｅ１以下でｅ２より大の場合、リフレッシュ周期は変更しない。

スーパセルフリフレッシュモードからエグジットするとき、エラー訂正を行い、通常動作に移る。

温度変化に対する追従性を上げたい場合には、リフレッシュ周期よりも短い周期でエラー率の監視を行なう。例えば、全ビットリフレッシュ動作は、エラー率監視の２回後に行なう。ｎ＝２とし、リフレッシュ周期を１ｓｅｃとすると、ポーズ期間は５００ｍｓｅｃとなる。

ポーズ時間後、モニタビットに対するエラー監視（モニタ領域のＲＥＡＤ動作を行い、エラー率判定）を行うが、ここで、設定値ｅ１よりエラー率が大きければ、１回目、２回目に関係なく、周期短縮及び全ビットリフレッシュへ移行し、ポーズ回数もリセットする。

設定値ｅ２よりエラー率が小さい場合、１回目のエラー監視であれば、何もせず、そのまま、ポーズ期間へ戻る。そのポーズ後、再び、２回目のエラー監視動作を行う。このとき、２倍長いポーズ時間に対するエラー監視を行うことになり、エラー率に従った周期変更、及び全ビットリフレッシュ動作へ移行する。これにより、リフレッシュ周期の１／２周期（ｎ＝２の場合）で、エラー率を監視することができる。ただし、これを有効なものにするには、モニタビット領域が２倍必要になる。

つまり、２回目に行うエラー監視メモリ領域は、１回目と別のモニタビットでなければ意味がない。何故なら、エラー監視（モニタ領域のＲＥＡＤ動作）を行なうことで、当該メモリセルに対して、リフレッシュ（再書込み）動作が行われてしまうためである。同一メモリセルに対して、２回目のエラー監視を行なっても、当該メモリセルに対するポーズ時間は、１回目とほとんど変化しないためである。

モニタビットに書込むデータは、‘１’データであり、ポーズリフレッシュ不良の検出が主目的であるが、Ｐｈｙｓｉｃａｌ‘１’データである必要はない。

例えばデータスクランブル（図１７参照）が複雑で、実現困難な場合には、Ｌｏｇｉｃａｌ‘１’データとしてもよい。Ｌｏｇｉｃａｌ‘１’データであっても、多くの場合、５０％は、Ｐｈｙｓｉｃａｌ‘１’データであるため、問題なくエラー率監視ができる。これは、チップ個々のメモリマップ構成に依存する。この場合、データスクランブルが不要となるばかりでなく、プレートリーク不良等の原因により、Ｐｈｙｓｉｃａｌ‘０’データが顕在化しても、エラー率の監視ができるメリットがある。

図９は、本発明の別の実施例のリフレッシュ周期制御方法を説明する流れ図である。リフレッシュ周期より、短い周期でエラー監視する実施例の動作を説明する流れ図である。
当該リフレッシュ周期より、短い周期で、常にエラー率監視をする。当該リフレッシュ周期でのエラー率より、低いエラー率で周期制御判定を行う。通常動作から、スーパセルフリフレッシュモードにエントリする。

ＥＣＣコーデックの符号化回路でパリティを生成する（ステップ３０１）。

メモリアレイの全てのセルをリフレッシュする（ステップＳ３０２）。

そして、エラーチェックモードである場合（ステップＳ３０３のＹｅｓ）、モニタセルに’１’を書き込む（ステップＳ３０４）。ｎ回エラー判定を行なった場合（ステップＳ３０３のＮｏ）、ステップＳ３０２に移行する。

リフレッシュ周期の１／ｎポーズ（パワーオフ）する（ステップＳ３０５）。

モニタセルから’１’を読み出す（ステップＳ３０６）。

エラー率を判定し（ステップＳ３０７）、エラー率が設定値ｅ１より大の場合、リフレッシュ周期ｔＲＥＦ←ｔＲＥＦ／ｋ１とし（ステップＳ３０８）、ステップＳ３０３に移行する。

エラー率がｅ２以下の場合、ｔＲＥＦ←ｔＲＥＦ×ｋ２とし（ステップＳ３０９）、ステップＳ３０３に移行する。

エラー率がｅ１以下でｅ２より大の場合、リフレッシュ周期は変更せず、ステップＳ３０３に移行する。

スーパセルフリフレッシュモードからエグジットするとき、ＥＣＣコーデックの復号回路でエラー訂正を行い、通常動作に移る（ステップＳ３１０）。

図１０は、本発明の別の実施例のリフレッシュ周期制御方法を説明する流れ図である。リフレッシュ周期より、短い周期でエラー監視する実施例の動作を示す流れ図である。ポーズ時間を逐次長くしていき、エラー率を監視する。ただし、エラー監視ポイント毎で周期変更を行う。通常動作から、スーパセルフリフレッシュモードにエントリする。

ＥＣＣコーデックの符号化回路でパリティを生成する（ステップ４０１）。

モニタセルに’１’を書き込む（ステップＳ４０２）。

メモリアレイの全てのセルをリフレッシュする（ステップＳ４０３）。

そして、エラーチェックモードである場合（ステップＳ４０４のＹｅｓ）、リフレッシュ周期の１／ｎポーズ（パワーオフ）する（ステップＳ４０５）。ｎ回エラーを判定行なった場合（ステップＳ４０４のＮｏ）、ステップＳ４０２に移行する。

モニタセルから’１’を読み出す（ステップＳ４０６）。

エラー率を判定し（ステップＳ４０７）、エラー率が設定値ｅ１より大の場合、リフレッシュ周期ｔＲＥＦ←ｔＲＥＦ／ｋ１とし（ステップＳ４０８）、ステップＳ４０４に移行する。

エラー率がｅ２以下の場合、ｔＲＥＦ←ｔＲＥＦ×ｋ２とし（ステップＳ４０９）、ステップＳ４０４に移行する。

エラー率がｅ１以下でｅ２より大の場合、リフレッシュ周期は変更せず、ステップＳ４０４に移行する。

スーパセルフリフレッシュモードからエグジットするとき、ＥＣＣコーデックの復号回路でエラー訂正を行い、通常動作に移る（ステップＳ４１０）。

図１１は、本発明が適用される、ＳＳＲモードを具備したＤＲＡＭの状態遷移の一例を示す図である。ＳＳＲモードへは通常ＳＲ（セルフリフレッシュ）と同様、コマンドデコーダへのＳＳＲエントリーコマンドでエントリーし、ＳＳＲ状態に移行する。例えばクロック信号ＣＬＫの立ち上がりに同期してクロックイネーブル信号ＣＫＥがロウレベルに変化し、ＳＳＲモードエントリのコマンド（ＳＰＣ）が入力される。ＳＳＲモードエントリのコマンド（ＳＰＣ）は、例えばクロック信号ＣＬＫに同期して所定レベルのチップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥがコマンドデコーダ２０９１に供給されてデコードされる。また、ＳＳＲエグジットコマンド（指示）により（例えばクロックイネーブル信号ＣＬＥがロウレベルからハイレベルとされ、エグジットコマンドがコマンドデコーダに取り込まれる）、復号状態（エラー訂正動作）へ移行し、復号が終了すると、Ｉｄｌｅ（通常状態）へ自動的に復帰する（動作タイミング波形については、図５６、図５７参照）。

アイドル状態から、アクティブコマンド入力で、アクティブ状態に移行する。

アイドル状態から、コマンド入力で、ＭＲＳ（モードレジスタセット）でモードレジスタ設定に遷移し、モードレジスタ設定後、アイドル状態に戻る。

アイドル状態から、ＳＳＲエントリのコマンド入力で、パリティ付加後、ＳＳＲに遷移し、ＳＳＲエグジットのコマンド入力で、エラー訂正を行い、アイドル状態に戻る。

アイドル状態から、ＳＲ（Ｓｅｌｆ Ｒｅｆｒｅｓｓｈ）エントリのコマンド入力で、ＳＲに遷移し、ＳＲエグジットのコマンド入力で、アイドル状態に戻る。

アイドル状態から、ＤＰＤ（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ）エントリのコマンド入力でＤＰＤに遷移し、ＤＰＤエグジットのコマンド入力で、アイドル状態に戻る。

図１２は、リフレッシュ周期のエラー率モニタ制御機能搭載時のＳＳＲモード状態遷移を示す図である。ＳＳＲ状態に入ると、符号化状態（パリティビット生成）に移行する。パリティビット生成が終了すると、モニタビットへの１ＷＲＩＴＥ→ポーズ（内部電源回路の少なくとも一部を停止、パワーオフ状態）→モニタビットの１ＲＥＡＤ→エラー率判定→全ビットリフレッシュ→モニタビットへの１ＷＲＩＴＥを繰り返す。すなわち、ＳＳＲにエントリすると、パリティ情報を生成し、モニタビットに１を書き込み、全てのセルをバーストリフレッシュしてから、ポーズし、モニタビットの１を読み出し、Ｎ回ポーズした場合、あるいは、エラー率ｅｒｒがｅ２以上の場合、モニタビットに１を書き込む。ポーズ回数がＮ未満であり、エラー率がｅ２未満の場合、ポーズする。

図１３は、リフレッシュ周期のエラー率モニタ制御機能なしのＳＳＲモード状態遷移を示す図である。ＳＳＲ状態に入ると、符号化状態（パリティビット生成）に移行する。終了すると、ポーズ（内部電源停止、パワーオフ状態）→全ビットリフレッシュを繰り返す。ＳＳＲモードにエントリすると、パリティを生成し、全てのセルをバーストリフレッシュし、ポーズする。ポーズとバーストリフレッシュ間を推移し、ＳＳＲエグジットで通常モードに移行する。

図１４は、リフレッシュ周期のエラー率モニタ制御搭載時のＳＳＲモード状態遷移図である。ＳＳＲモードに入ると、パリティ生成が行われ、バーストリフレッシュを行い、複数回エラー監視を行う（モニタビットへの１の書き込み、ポーズ、モニタビットからの１の読み出しをＮ回行う）。

図１５は、リフレッシュ周期のエラー率モニタ制御搭載時のＳＲ（セルフリフレッシュ）モード状態遷移図である（図９に対応）。リフレッシュ動作にモニタビット（約１０ビット）へのＲＥＡＤ・ＷＲＩＴＥが割り込む。

図１６は、本発明の第３の実施例の構成を示す図であり、ＥＣＣコーデックは、１セット／４バンクとされ、図５と相違して、通常セルフリフレッシュ対応モニタビットアドレスＲＯＭ２１４を備えている。

ＥＣＣコントローラ６は、通常セルフリフレッシュ対応モニタビットアドレスを記憶したＲＯＭ２１４へアクセスし、当該アドレスから内部アドレスを出力し、ＲＥＡＤ・ＷＲＩＴＥ動作を行なう。

図１７は、図５に示したエラー率計数回路１１の構成の一例を示す図である。図１７を参照すると、比較回路１７０２は、ＲＥＡＤデータＤＯＵＴ（ｉ）を、期待値（Ｅｘｐｅｃｔａｔｉｏｎ Ｄａｔａ）と比較し、フェイルのときＥＲＲＯＲをハイレベルとして出力し、ＥＣＬＫがハイレベルのとき、エラーをカウンタ１７０４でカウントアップする。

そして、フェイルビットカウント（Ｆａｉｌ Ｂｉｔ Ｃｏｕｎｔ：４ビット）を、１６本のＩ／Ｏ線に対応して入力する加算器（ＡＤＤＥＲ）１７０６で、フェイルビットカウントを、クロックＡＣＬＫ毎に、加算し、１６本のＩ／Ｏ線に対応する加算結果（総和）を出力する。

なお、データスクランブル回路１７０１は、不図示のＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）コントローラ（図４１参照）から供給される、ＴＰＨ、内部アドレスＩＹＡ（ｉ）、ＩＸＡ（ｊ）を入力し、期待値データ（Ｐｈｙｓｉｃａｌ’１’の期待値）を出力する。共通のワード線に接続され、相補のビット線対に接続されるメモリセルでは、Ｐｈｙｓｉｃａｌ１書き込み時の期待値が異なるため、ＢＩＳＴコントローラ（例えば図４１参照）からの制御信号ＴＰＨと内部アドレスＩＸＡ、ＩＹＡに基づき、データスクランブル回路１７０１で、期待値を作成し、クロック信号ＤＣＬＫでレジスタ回路１７０３、１７０４を転送させ、比較回路１７０２に供給している。

ＢＩＳＴＲ（ＢＩＳＴリード）、ＢＩＳＴＷ（ＢＩＳＴライト）、ＤＣＬＫ（クロック）、ＥＩＮＴ（初期化）、ＥＣＬＫ（クロック）、ＡＣＬＫ（加算器のクロック）は、ＤＲＡＭ内蔵のＢＩＳＴコントローラから供給される。ＴＭ７９は、図５のコントロールロジック２０９から供給される制御信号である。

図１８は、図５に示したエラー率計数回路１１の構成の別の例を示す図である。この回路構成では、１６Ｉ／Ｏチャネルのエラーを加算器（非同期加算器）１８０４で加算し、加算器１８０４の加算であるフェイルビットカウント（Ｆａｉｌ−Ｂｉｔｓ Ｃｏｕｔ）をＡＣＬＫで加算する加算器１８０５を備えている。

図１９は、図１８の加算器１８０５のｎビット加算回路の構成を示す図である。最下位ビットＩＮＡ（０）とＩＮＢ（０）を加算する半加算器と、上位ビットを一つ下位のビットの加算結果のキャリと加算する全加算器から構成される。

図２０は、図１９の半加算器の構成を示す図である。信号Ａ、Ｂを入力とするＥＸＯＲ回路２００１と、キャリＣ生成用のＡＮＤ回路２００２を備えている。

図２１は、図１９の全加算器の構成を示す図である。図２１において、Ｃｉは、一つ下位のビットの加算結果のキャリである。

図２２は、図１８の１６入力１ビット加算器１８０４の構成を示す図である。８個の半加算器、４つの２ビット加算器、２つの２ビット加算器、１つの４ビット加算器の階層構成とされる。

図２３は、図１７の加算器１７０６の構成を示す図である。８ビット加算器（８ｂｉｔ Ａｄｄｅｒ）を、クリア端子を備えた８Ｂｉｓフリップフロップ（８ｂｉｔ ＦＦ）を備えている。

図２４は、図２３の８ビット加算器、図１７の加算回路（ＡＤＤＥＲ）１７０６の構成を示す図である。１６ビットＦＳＲ（Ｆｅｅｄ Ｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）２４０３の出力でオン・オフが制御されるＣＭＯＳトランスファゲート２４０５を介して、４ビットのＩＮ０〜ＩＮ１５が選択され、８ビット加算器（８ｂｉｔ Ａｄｄｅｒ）２４０１の４ビット入力ＩＮＢ（０−３）に入力され、ＩＮＢ（４−７）は０とされ、８ビットフリップフロップ２４０２の出力が８ビット加算器（８ｂｉｔ Ａｄｄｅｒ）２４０１の入力端子ＩＮＡに帰還入力され累積加算されていく。フリップフロップ（８ｂｉｔ ＦＦ）はクリア端子のクリア信号でリセットされる。

図２５は、図５、図６のセルフリフレッシュコントロール回路２０９２内部のタイマ回路の構成の一例を示す図である。ＥＣＣコントローラ６からの周期ＵＰ／ＤＯＷＮ信号を受け、周期を演算・設定する。なお、ＥＣＣコントローラ６は、エラー率が下限設定値ｅ２以下のときＤＯＷＮ信号、上限設定値ｅ１以上のときＵＰ信号を出力する。

図２５において、１３ビット加算器（１３ｂｉｔｓ Ａｄｄｅｒ）２５０４の出力は、計数比較器２５０３の基準値（ＬＩＭＩＴ）として入力され、基準周期（ＢＡＳＩＳ ＰＥＲＩＯＤ）をクロック信号として入力する１２ビットカウンタ（１２ｂｉｔｓ Ｃｏｕｎｔｅｒ）２５０８に入力される。１２ビットカウンタ２５０８の出力が、閾値を超えた場合、計数比較器２５０３は、ＭＯＮＩＴＯＲ ＰＥＲＩＯＤ信号をハイレベルとして出力し、ワンショット生成器（Ｏｎｅ Ｓｈｏｔ）２５０９は、ＭＯＮＩＴＯＲ ＰＥＲＩＯＤ信号がハイレベルとなるとワンショットパルスを生成し、１２ビットカウンタ２５０８をリセットする。１３ビット加算器（１３ｂｉｔｓ Ａｄｄｅｒ）２５０４の出力（１２ビット）は、周期加算値計算回路（ＵＰ＿ＶＡＬ）２５０６、周期減算値計算回路（ＤＯＷＮ＿ＶＡＬ）２５０７に入力され、クロックＣＬＫ１、ＣＬＫ２をシフトクロックとしてシフトする。ＵＰ信号がハイレベルのときは、周期加算値計算回路（ＵＰ＿ＶＡＬ）２５０６の出力がＣＭＯＳトランスファゲートを介して１３ビット加算器（１３ｂｉｔｓ Ａｄｄｅｒ）２５０４の入力端子ＩＮ１に入力され、ＤＯＷＮ信号がハイレベルのときは、周期減算値計算回路（ＤＯＷＮ＿ＶＡＬ）２５０７の出力がＣＭＯＳトランスファゲートを介して１３ビット加算器（１３ｂｉｔｓ Ａｄｄｅｒ）２５０４の入力端子ＩＮ１に入力される。１３ビット加算器（１３ｂｉｔｓ Ａｄｄｅｒ）２５０４は、トリガ生成器２５０５からのトリガーをクロック信号ＣＬＫとして、入力端子ＩＮ０に入力される現在の値と入力端子ＩＮ１の値を加算して出力する。信号ＫＥＥＰがハイレベルのとき、入力端子ＩＮ１には、”０”が入力され、１３ビット加算器（１３ｂｉｔｓ Ａｄｄｅｒ）２５０４の出力は一定値を保つ。

図２６は、図２５のトリガー回路の構成を示す図である。信号ＲＥＡＤＹとＦＩＮＡＬがともにハイレベルのとき、又はＲＥＡＤＹがハイレベルでＵＰがロウレベルのとき、ＴＲＩＧはハイレベルとなる。

図２７は、図２５のタイマの計数比較器２５０３の構成を示す図である。図２７を参照すると、１３ビット加算器２７０１で、入力ＩＮ１（１２ビット）の２の補数を計算し、１３ビット加算器２７０２でＩＮ０＋（１２ビット）とＩＮ１−の２の補数を加算し、ＯＵＴ（１２）を反転信号を出力する。

図２８は、図２５のタイマ内の１３ビット加算器２５０４の構成を示す図である。１３ビット加算器２５０４は、ＩＮ０（１２ビット）とＩＮ１（１３ビット）を加算する加算器（１３ｂｉｔｓ Ａｄｄｅｒ）２８０１と、クロック信号ＣＬＫで加算器１３ｂｉｔｓ Ａｄｄｅｒの出力をサンプルする１２Ｂｉｔｓフリップフロップ２８０２を備えている。加算器２８０１の第１３ビットＯＵＴ（１２）の出力がハイレベルのとき、ＣＬＫはマスクされる。

図２９は、図２５の周期加算値計算回路（ＵＰ＿ＶＡＬ）２５０６の構成を示す図である。周期加算値計算回路（ＵＰ＿ＶＡＬ）は、１３段のデータレジスタ＃０〜＃１２を備えたシフトレジスタよりなり、ＩＮ（０）と、シフト信号ＳＨＩＦＴの反転とのＮＡＮＤ出力と、前段のデータレジスタ＃１の出力とシフト信号ＳＨＩＦＴの反転とのＮＡＮＤ出力と、のＮＡＮＤ演算結果を入力ＩＮに入力とするデータレジスタ＃０が、クロック信号ＣＬＫで、入力をサンプリングしてＯＵＴ（０）として出力する。ＩＮ（１０）とシフト信号ＳＨＩＦＴの反転とのＮＡＮＤ出力と、前段のデータレジスタ＃１１の出力とシフト信号ＳＨＩＦＴの反転とのＮＡＮＤ出力とのＮＡＮＤ演算結果を入力ＩＮに入力するデータレジスタ＃１０が、クロック信号ＣＬＫで、入力をサンプリングしてＯＵＴ（１０）として出力する。ＩＮ（１１）とシフト信号ＳＨＩＦＴの反転とのＮＡＮＤ出力と、前段のフリップフロップ＃１２（出力は”０”）の出力とシフト信号ＳＨＩＦＴの反転とのＮＡＮＤ出力とのＮＡＮＤ演算結果を入力ＩＮに入力するデータレジスタ＃１１が、クロック信号ＣＬＫで入力をサンプリングしてＯＵＴ（１２）として出力する。

図３０は、図２５のタイマ内の周期減算値計算回路（ＤＯＷＮ＿ＶＡＬ）２５０７の構成を示す図である。周期減算値計算回路（ＤＯＷＮ＿ＶＡＬ）２５０７は、入力ＩＮを入力しシフト信号ＳＨＩＦＴに応じて、シフトクロックＣＬＫに基づきシフトするシフトレジスタ３００１と、シフトレジスタの出力の２の補数を出力する加算器（１３ｂｉｔｓ Ａｄｄｅｒ）３００２を備えている。

図３１は、図２９のデータレジスタの構成の一例を示す図である。入力ＩＮと出力ＯＵＴの間に、トランスファゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４が接続され、ＴＧ１、ＴＧ４はクロック信号ＣＬＫがハイレベルでオンし、ＴＧ２、ＴＧ３は、クロック信号ＣＬＫがロウレベルでオンし、ＴＧ１の出力ＮＡＮＤ１、ＩＮＶ２を介して、ＴＧ２に接続され、ＴＧ３の出力はの出力ＮＡＮＤ２、ＩＮＶ３を介して、出力ＯＵＴに接続される。ロウアクティブ信号ＣＬＲＢがロウレベルのとき、出力ＯＵＴはロウレベル、ＯＵＴＢはハイレベルとされる。ＣＬＲＢがハイレベルで、ＣＬＫのロウからハイレベルへ遷移すると、ＩＮの入力信号は、オン状態のＴＧ１を伝達し、オフ状態のＴＧ２の出力にＮＡＮＤ１、ＩＮＶ２を介して伝達され、オン状態のＴＧ３を伝達し、ＴＧ４はオフとされ、ＮＡＮＤ２、ＩＮＶ３を介して、出力ＯＵＴに出力される。ＣＬＫはロウレベルとなると、ＴＧ１はオフ状態とされ、出力ＯＵＴはＣＬＫがハイレベル時の値を保持出力する。

図３２は、図２９のデータレジスタの構成の別の構成を示す図である。このデータレジスタは、クロック信号が差動モードで入力し、ＣＬＫと相補のＣＬＫＢを入力している。図３１のインバータＩＮＶ１が不要とされる。他の構成は、図３１と同様とされる。

図３３は、図３１、図３２のデータレジスタの動作波形を示す図である。ＣＬＲＢがロウレベルで出力ＯＵＴはリセットされ、ＣＬＫの立ち上がりで入力ＩＮをサンプル出力する。

図３４は、図２８の１３ビット加算器内の１２ビットＦＦの構成を示す図である。図３１のデータレジスタをｎ個パラレルに備えて構成される。

図３５は、リフレッシュ基本周期発生回路の構成を示す図である。発振回路３５０１と、ｎ-ビットカウンタ３５０２を備えている。発振回路３５０１は、ＡＣＴ信号が活性状態の時に、発振し、バイアス電圧ＶＰ、ＶＮの設定により発振周波数が可変制御されるリングオシレータにより構成される。ｎ-ビットカウンタ３５０２は、発振回路３５０１の発振クロック出力を入力してカウントし、カウント出力Ｏｕｔ（ｎ−１）を基本周期信号（ＢＡＳＩＳ ＰＥＲＩＯＤ）として出力する。ＲＳＴ信号はハイレベルのとき、ＣＬＲＢ端子がロウレベルとされ、ｎ-ビットカウンタ３５０２はリセットされる。

図３６は、発振回路３５０１の構成の一例を示す図である。発振回路（「ＲＣ遅延発振回路」ともいう）は、信号ＡＣＴがロウレベルのときに発振が停止され、信号ＡＣＴがハイレベルのとき、活性されるリングオシレータとして構成され、付加されるＭＯＳキャパシタの容量値、バイアス電圧ＶＰとＶＮの電圧値に応じて、発振周波数が規定され、信号ＡＣＴがハイレベルのとき、実質的にインバータ５段構成のリングオシレータが発振動作し、信号ＡＣＴがロウレベルのとき発振は停止する。

図３６を参照すると、ＣＭＯＳインバータ（Ｐ１１、Ｎ１１）と電源ＶＣＣ及びグランド間に、バイアス電圧ＶＰ、ＶＮをそれぞれゲートに入力する電流源トランジスタ（Ｐ１２、Ｎ１２）を備え、インバータの出力ノードにＭＯＳキャパシタ（Ｐ１３、Ｎ１３）を備えた構成が、１段目から３段目のインバータのそれぞれを構成している。４段目のインバータ（Ｐ４１、Ｎ４１）と電源ＶＣＣ間には、バイアス電圧ＶＰをゲートに入力する電流源トランジスタ（Ｐ４２）を備え、４段目のインバータ（Ｐ５１、Ｎ５１）とグランド（ＶＳＳ）間には、バイアス電圧ＶＮをゲートに入力する電流源トランジスタ（Ｎ５２）を備えている。そして３段目のインバータ（Ｐ３１、Ｎ３１）の出力端は、４段目のインバータ（Ｐ４１、Ｎ４１）の入力端と、４段目のインバータ（Ｐ５１、Ｎ５１）の入力端に共通に接続され、４段目のインバータの２つの出力端は、５段目のＣＭＯＳインバータ（ドライバ回路）（Ｐ８１、Ｎ８１）の入力端に接続され、５段目のＣＭＯＳインバータ（Ｐ８１、Ｎ８１）の出力端は、１段目のインバータ（Ｐ１１、Ｎ１１）の入力端に接続されている。３段目のインバータ（Ｐ３１、Ｎ３１）の出力端と電源ＶＣＣ間には、信号ＡＣＴをゲートに入力するｐＭＯＳＦＥＴ９１が挿入され、５段目のインバータ（Ｐ８１、Ｎ８１）の出力端と電源ＶＣＣ間には、信号ＡＣＴをゲートに入力するｐＭＯＳＦＥＴ９２が挿入されている。信号ＡＣＴがロウレベルのときに、ｐＭＯＳＦＥＴ９１、９２がオンし、４段目のインバータ（Ｐ４１とＮ４１、Ｐ５１とＮ５１）の入力をハイレベルとし、出力ＯＳＣ２をハイレベル固定とし、発振が停止される。このリング型のオシレータにおいて、バイアス電圧ＶＰとＶＮの値を可変させることで、出力信号ＯＳＣ２の発振周期が可変に設定される。なお、発振停止時、出力信号ＯＳＣ２をロウレベルとしてもよいことは勿論である。

図３７は、図３６のバイアス電圧ＶＰ、ＶＮを発生させるバイアス電圧発生回路の構成を示す図である。図３７に示すように、直列抵抗回路の各抵抗を短絡させるスイッチＱ１０〜Ｑ１７、Ｑ２０〜Ｑ２７を設け、トリミング信号ＴＲＩＭ１（０〜７）、ＴＲＩＭ２（０〜７）により、スイッチのオン・オフ制御が行われる。トリミング信号ＴＲＩＭ１（０〜７）、ＴＲＩＭ２（０〜７）は、特に制限されないが、ヒューズの切断により形成される。

図３８は、図３５のｎ−ビットカウンタ３５０２（ｎ進カウンタ）の構成を示す図である。図３２のデータレジスタをｎ段備えている。図３９は、図３８のカウンタの動作の一部を示すタイミング図である。クロック信号ＣＬＫの１発目の入力で、ＯＵＴ（０）が１となり、ＣＬＫ２発目で、ＯＵＴ（１）が１となり、３発目で、ＯＵＴ（０）、ＯＵＴ（１）が１となり、４発目でＯＵＴ（２）が１、５発目でＯＵＴ（２）、ＯＵＴ（０）が１となり、ｎ進カウンタとして動作する。

図４０は、図２５のタイマ回路の動作を示すタイミング図である。基準周期（ＢＡＳＩＳ ＰＥＲＩＯＤ）は、３２ｍｓとする。カウンタ（図２５の２５０８）が逐次インクリメントされ、ＬＩＭＩＴの値と一致すると、信号（ＭＯＮＩＴＯＲ−ＰＥＲＩＯＤ）がパルス出力される。これを受け、ＥＣＣコントローラ６（図５参照）に対し、モニタ領域のＲＥＡＤ命令（ＭＯＮＩＴＯＲ ＲＥＡＤ）が発行され（ＭＲＥＡＤがハイレベルとなる）、モニタビットのＲＥＡＤ動作、エラー率カウントが行われる。その結果、この例では、周期制御信号が、ＫＥＥＰからＵＰへ変化している。

この周期ＵＰ信号を受け、ＬＩＭＩＴ値はＵＰ値（＋３）が加算され、２２（１６進数）に増加する。続いて、次サイクルのＵＰ値、ＤＯＷＮ値を演算するため、ＣＬＫ１、ＣＬＫ２がクロッキングされる。ＵＰ値として、ＬＩＭＩＴ値の１／８（１／２が３回）が演算され、ＤＯＷＮ値として１／２が演算されている。

すなわち、ＬＩＭＩＴが１ｆ（ヘキサデシマル）のとき、１２ビットカウンタ（図２５の２５０８）が、「ＢＡＳＩＳ ＰＥＲＩＯＤ」をカウントし、１２ビットカウンタ（図２５の２５０８）のカウント値が２０（ヘキサデシマル）のとき、比較器（図２５の２５０３）は、信号（ＭＯＮＩＴＯＲ ＰＥＲＩＯＤ）をハイレベルとし、ワンショットパルス生成器（図２５の２５０９）がワンショットパルスを生成し、１２ビットカウンタ（図２５の２５０８）のカウント値は０にリセットされる。

また信号（ＭＯＮＩＴＯＲ ＰＥＲＩＯＤ）のハイレベルを受けて、信号ＭＲＥＡＤ（モニターリード）が活性化される。ＵＰ＿ＶＡＬは、０３、ＤＯＷＮ＿ＶＡＬは、−０ｆとされ、周期制御信号のＵＰのハイレベルを受けて、ＵＰ＿ＶＡＬが１３ビット加算器（図２５の２５０４）に入力され、ＴＲＩＧ信号のハイレベルからロウレベルへの遷移を受けて、ＬＩＭＩＴは、それまでの１ｆ（１３ビット加算器２５０４の出力）に０３を加算した２２（ヘキサデシマル）に設定される。

また、ＵＰ＿ＶＡＬには、クロック信号ＣＬＫ１の立ち上がりで、１３ビット加算器（図２５の２５０４）の出力値２２が設定される。ＵＰ＿ＶＡＬは、クロック信号ＣＬＫ１ごとに右シフトされ、１／２される。またＤＯＷＮ＿ＶＡＬにも、１３ビット加算器（図２５の２５０４）の出力値−２２が設定され、クロック信号ＣＬＫ２毎に、１／２される。

図４１は、図５、図６のＥＣＣコントローラ６の構成の一例を示す図である。ＥＣＣコントローラは、ＢＩＳＴ（Ｂｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）ブロック４１０１とＥＣＣブロック４１０５を備えている。ＢＩＳＴブロック４１０１は、エラー率チェック回路（ＥＲＡＴＥ ＣＨＥＣＫＥＲ）４１０２、コマンドジェネレータ４１０３、アドレスジェネレータ４１０４を備えている。

ＥＣＣブロック４１０５は、内部クロックＩＣＬＫ、符号化制御信号ＥＮＣＯＤＥ、復号制御信号ＤＥＣＯＤＥを受け、内部アドレス、内部コマンド、レディＲＥＡＤＹ信号を出力し、また、ＥＣＣコーデックから、ＥＲＲＯＲ、ＬＯＣＡＴＩＯＮを入力し、ＥＣＣコーデックに、初期化を指示する信号ＩＮＩＴ、パリティ生成を指示する信号ＰＡＲＩＴＹ、シンドローム計算を指示する信号ＳＹＮＤＲＯＭＥ、エラー訂正を指示する信号ＣＯＲＲＥＣＴ、コーデックイネーブル信号ＣＯＤＥＣＥを出力する。

ＢＩＳＴブロック４１０１のアドレスジェネレータ４１０４は、アドレス信号ＩＸＡを出力する。コマンドジェネレータ４１０３は、読み出し信号ＢＩＴＳＲ、書き込み信号ＢＩＳＴＷ、ＥＩＮＴ、クロック信号ＡＣＬＫ、ＤＣＬＫ、ＥＣＬＫを、エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）に出力する。

エラー率チェック回路（ＥＲＡＴＥ ＣＨＥＣＫＥＲ）４１０２は、エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）から、ＦＢＩＴとＯＶＥＲを受け、セルフリフレッシュ制御回路（ＳＥＬＦ ＲＥＦＥＲＳＨ ＣＯＮＴＲＯＬ）に、ＵＰ、ＤＯＷＮ、ＫＥＥＰを出力する。

図４２は、図４１のエラー率チェック回路（ＥＲＡＴＥ ＣＨＥＣＫＥＲ）４１０２の構成の一例を示す図である。この回路を実現する回路は、図４３乃至図４８に示す。上限設定値ｅ１、下限設定値ｅ２を入力とする比較器４２０３、４２０４は、ウインドウコンパレータを構成しており、ＦＢＩＴの値が、ｅ１とｅ２の間の値の場合、比較器４２０３、４２０４の出力はともにロウレベルとされ、データレジスタ４２０６にハイレベルが供給され、ＯＶＥＲ（図１８の加算器の出力）がロウレベルのとき（オーバフローしていないとき）、ＫＥＥＰをハイレベルとされる。

ＦＢＩＴがｅ２以下のとき、比較器４２０４の出力がハイレベルとされ、レジスタ４２０７にサンプルされ、ＯＶＥＲがロウレベルのとき、ＵＰはハイレベルとされる。

ＦＢＩＴがｅ１以上のとき、比較器４２０３の出力がハイレベルとされ、レジスタ４２０５にサンプルされ、ＤＯＷＮはハイレベルとされる。オーバフロー信号ＯＶＥＲがハイレベルのとき、ＤＯＷＮ信号がハイレベルとされ、リフレッシュ周期は短縮される。

図４３は、エラー設定値記憶回路４２０１、４２０２の構成を示す図である。８ビットヒューズＲＯＭ４３０２と、８ビットカウンタ４３０１と、８ビットヒューズＲＯＭ４３０２と８ビットカウン４３０１の出力ＯＵＴの一方を選択するセレクタ回路４３０４、４３０５を備えている。セレクタは、テストモード信号ＴＭ９１をクロック信号として入力し、入力端子に電源電圧ＶＣＣが入力されるデータレジスタ４３０３の出力によって選択される。８ビットヒューズＲＯＭのＰＵＰＢはパワーアップ時に、電源電圧が所定電圧を越えたとき、ハイレベルとされる信号である。パワーアップ時、及びリセット時、８ビットヒューズＲＯＭの出力がｅ１、e２として用いられる。カウンタ４３０１は、テストモード時に、ＴＭ９１により所望のカウント値に設定される。

図４４、図４５は、ヒューズＲＯＭの切断前と切断後の状態を示す信号である。図４４に示すように、リセット信号ＲＳＴとパワーアップ信号ＰＵＰＢとを入力とするＮＯＲ回路４４０１と、インバータ４４０２、４４０３と、インバータ４４０２の出力をゲートに受け、ソースが接地され、ドレインがヒューズ４４０６の一端に接続されたｎＭＯＳＦＥＴ４４０５と、インバータ４４０３の出力をゲートに受け、ソースが電源に接続され、ドレインがヒューズ４４０６の他端に接続されたｐＭＯＳＦＥＴ４４０４と、ｐＭＯＳＦＥＴ４４０４のドレイン電圧を入力し、出力信号ＡＦＵＳＥを出力するフリップフロップ（互いの入力と出力同士が接続されたインバータ４４０７とインバータ４４０８）とを備えている。図４４において、リセット信号ＲＳＴとパワーアップ信号ＰＵＰＢがともにロウレベルのとき、ＮＯＲ回路４４０１の出力はハイレベル、インバータ４４０２、４４０３の出力はロウレベル、ハイレベルとなり、ｐＭＯＳＦＥＴ４４０４、ｎＭＯＳＦＥＴ４４０５はオフする。パワーアップ信号ＰＵＰＢ又はリセット信号ＲＳＴがハイレベルのとき、ＮＯＲ４４０１の出力はロウレベル、インバータ４４０２、４４０３の出力はハイレベル、ロウレベルとなり、ｐＭＯＳＦＥＴ４４０４とｎＭＯＳＦＥＴ４４０５はともにオンし（ｐＭＯＳＦＥＴ４４０４のドレイン電圧は、例えば、電源電圧ＶＣＣを、ｐＭＯＳＦＥＴ４４０４のオン抵抗と、ヒューズ４４０６の抵抗及びｎＭＯＳＦＥＴ４４０５のオン抵抗の和で分圧した電圧とされる）、この例では、フリップフロップの出力ＡＦＵＳＥはハイレベルとされる。

図４５は、ヒューズＲＯＭの切断後の構成を示す図である。図４５において、リセット信号ＲＳＴとパワーアップ信号ＰＵＰＢがともにロウレベルのとき、ＮＯＲ４４０１の出力はハイレベル、インバータ４４０２の出力はハイレベルとなり、ｐＭＯＳＦＥＴ４４０４はオフする。パワーアップ信号ＰＵＰＢ信号又はＲＳＴがハイレベルのとき、ＮＯＲ４４０１の出力はロウレベル、インバータ４４０３の出力はロウレベルとなり、ｐＭＯＳＦＥＴ４４０４はオンし、ｐＭＯＳＦＥＴ４４０４のドレインノードは電源電圧となり、フリップフロップの出力ＡＦＵＳＥはロウレベルとされる。信号ＲＳＴがハイレベルのとき、ＮＯＲ回路４４０１の出力はロウレベル、インバータ４４０３の出力はロウレベルであり、ｐＭＯＳＦＥＴ４４０４はオンし、フリップフロップは信号ＡＦＵＳＥとしてロウレベルを出力する。

図４６は、図４３のパワーアップ信号ＰＵＰＢとＰＵＰを出力するパワーアップ検出回路の構成の一例を示す図である。図４６に示すパワーアップ検出回路は、電源オン時、電源電圧ＶＣＣが、所定電圧に上昇したとき、ＰＵＰＢとして、図４７に示すような信号波形（ＰＵＰＢ）を出力する。図４７は、電源（ＶＣＣ）投入時、内部リセット（ＲＳＴ）により状態確定する場合における、ＰＵＰＢとＡＦＵＳＥの信号波形を示す図である。図４７において、図４４の回路から出力される信号ＡＦＵＳＥは実線（ＡＦＵＳＥ（ａ））で、図４５の回路から出力される信号ＡＦＵＳＥは破線（ＡＦＵＳＥ（ｂ））で示されている。図４６において、電源端子ＶＣＣとメモリアレイ基板電圧ＶＢＢ間には、２段縦積みとされ、ゲートとドレインが接続された（ダイオード接続された）ｐＭＯＳＦＥＴ４６０１、４６０２と、ゲートに低位側の電源電圧（グランド電位）ＶＳＳが共通に印加されているｐＭＯＳＦＥＴ４６０３及びｎＭＯＳＦＥＴ４６０４とが、直列形態に接続されている。ｐＭＯＳＦＥＴ４６０３及びｎＭＯＳＦＥＴ４６０４のドレインは共通接続されて、インバータ列４６０５〜４６０８のバッファ列に入力され、インバータ４６０８の出力から信号ＰＵＰが出力され、インバータ４６０７の出力から反転信号ＰＵＰＢが出力される。さらに、インバータ４６０５の出力とＶＳＳ間に接続されたｎＭＯＳＦＥＴ４６０９が設けられており、インバータ４６０６の出力は、ｎＭＯＳＦＥＴ４６０９のゲートに入力されている。

図４６及び図４７を参照すると、電源投入時、電源電圧ＶＣＣの０Ｖが上昇を開始した時点では、ｐＭＯＳＦＥＴ４６０１、４６０２はオフとされる。メモリアレイ基板電圧ＶＢＢは０から負電圧に下降し、ｎＭＯＳＦＥＴ４６０４のゲート・ソース間電圧が閾値電圧以上となると、ｎＭＯＳＦＥＴ４６０４がオンとなり、インバータ４６０５の入力電圧はロウレベルとされ、インバータ４６０５の出力がわずかに立ち上がり、信号ＰＵＰは一旦立ち上がりを開始する。電源電圧ＶＣＣがさらに上昇すると、ｐＭＯＳＦＥＴ４６０１、４６０２、４６０３がオンし、インバータ４６０５の入力電圧は、例えば電源電圧ＶＣＣを、ｐＭＯＳＦＥＴ４６０１、４６０２、４６０３のオン抵抗と、ｎＭＯＳＦＥＴ４６０４のオン抵抗で分圧した電圧とされ、例えば、インバータ４６０５の出力は立ち下がり、信号ＰＵＰＢも立ち下がる。

また図４４のヒューズＲＯＭにおいて、パワーアップ時の電源電圧ＶＣＣの上昇時にともない、信号ＡＦＵＳＥは、図４７の実線のような波形となる。信号ＲＳＴがロウレベルで、信号ＰＵＰＢの立ち上がり変化でＮＯＲ４４０１の出力はロウレベルとなり、インバータ４４０２の出力はハイレベル、インバータ４４０３の出力はロウレベルとなり、インバータ４４０７の入力電圧は、電源電圧ＶＣＣを、例えばｐＭＯＳＦＥＴ４４０４、ヒューズ４４０６の抵抗及びｎＭＯＳＦＥＴ４４０５のオン抵抗の和とで分圧した値とされ、パワーアップ信号ＰＵＰＢの立ち下がり変化で、ＮＯＲ４４０１の出力はハイレベルとなり、インバータ４４０２の出力はロウレベル、インバータ４４０３の出力はハイレベルとなり、ｐＭＯＳＦＥＴ４４０４、ｎＭＯＳＦＥＴ４４０５はともにオフとされ、出力信号ＡＦＵＳＥは、インバータ４４０７の電源電圧ＶＣＣの上昇に追従して上昇する。その後、電源オフの後（ＶＣＣ＝０Ｖ）、電源がオンとされた場合、インバータ４４０７の出力信号ＡＦＵＳＥはロウレベルのままとされ、メモリ（ＳＤＲＡＭ）に入力されるモードレジスタ設定コマンド（ＭＲＳ）によってリセットパルス信号ＲＳＴが出力され、信号ＡＦＵＳＥはハイレベルに設定される（図４７の実線（ａ）参照）。

一方、図４５のヒューズＲＯＭにおいて、パワーアップ時の電源電圧ＶＣＣの上昇時にともない、信号ＡＦＵＳＥは、図４７の破線のような波形となる。信号ＲＳＴがロウレベルで、信号ＰＵＰＢの立ち上がり変化でＮＯＲ４４０１（図４５参照）の出力はロウレベルとなり、インバータ４４０２の出力はハイレベル、インバータ４４０３の出力はロウレベルとなり、ｐＭＯＳＦＥＴ４４０４はオンし、インバータ４４０７の出力信号ＡＦＵＳＥは、ロウレベルを出力する。信号ＰＵＰＢの立ち下がり変化で、ＮＯＲ４４０１の出力はハイレベルとなり、インバータ４４０２の出力はロウレベル、インバータ４４０３の出力はハイレベルとなり、ｐＭＯＳＦＥＴ４４０４はオフとされ、信号ＡＦＵＳＥはロウレベルとされる。電源オフ（瞬停）後に電源がオンとされた場合、インバータ４４０７の出力信号ＡＦＵＳＥはハイレベルとなる。本実施例のメモリを構成するＳＤＲＡＭ（synchronous ＤＲＡＭ）へのモードレジスタ設定コマンド（ＭＲＳ）の入力によって、リセットパルス信号ＲＳＴが出力され、信号ＡＦＵＳＥはロウレベルに設定される（図４７の破線（ｂ）参照）。

図４８は、図４３の８ビットヒューズＲＯＭの構成例を示す図である。図４４、図４５を参照して説明した１ビットのヒューズＲＯＭを８個並列に備え、出力ＯＵＴ（０）〜ＯＵＴ（７）としている。

図４９は、図４３のエラー設定値記憶回路のテストモード時の動作波形を示す図である。Ａ７＝ハイレベルでのＭＲＳコマンドはテストモードコマンドとし、動作させている。テストモードコマンドが入ると、エラー設定値記憶回路の出力は、フューズＲＯＭの出力信号からカウンタの出力へ切り替わる。すなわち、最初、Ａ７＝ロウレベルでＭＲＳコマンドが投入され、リセット信号ＲＳＴのワンショットパルスが出力され、カウンタ４３０１の値は０にリセットされる。ｅ１／ｅ２はフューズＲＯＭ４３０２の出力とされ、この場合、１ｆとされる。つづいて、Ａ７がハイレベルに設定され、ＭＲＳコマンドが入力される度に、ＴＭ９１信号（ワンショットパルス）が出力され、カウンタ４３０１は、カウント値を１つずつインクリメントする。連続して、テストモードコマンド（Ａ７＝ハイレベルでのＭＲＳコマンド）が入ることで、カウンタ４３０１の値はカウントアップされ、テストしたい所望の値に設定することができる。

図５０は、セルフリフレッシュ周期のエラー率モニタ制御機能を搭載したＥＣＣコントローラ（図１６の６）の構成を示す図である。図５０に示す回路は、図４１に示した回路構成に、モニタビットの内部アドレスを生成するモニタＲＯＭ５００６を備えた構成とされる。アドレスジェネレータ５００４からのＸ／Ｙ情報、４ビット出力は、モニタＲＯＭ５００６に供給される。モニタＲＯＭ５００６から出力される内部アドレスはアドレスレジスタ２１３（図１６）に入力される。

図５１は、エラー率モニタ制御機能を搭載したＥＣＣコントローラの動作波形の一例を示す図である。モニタメモリからのＲＥＡＤオペレーション及びエラーカウント動作が示されている。エラー率計数回路１１として、図１８の構成が用いられ、ＲＥＡＤオペレーションに、バーストＲＥＡＤが用いられる。

ＭＲＥＡＤ（ＭＯＮＩＴＯＲ ＲＥＡＤ）により、初期化信号ＥＩＮＩＴがハイレベルとされ、エラー計数がクリアされ、図５１に示すように、ＦＢＩＴは０にクリアされる。

ＡＣＴＶコマンドと内部アドレスＸＡ（０）が与えられ、ＲＥＡＤコマンドとＹＡ（０）でモニタセルが読み出され（ＣＡＳレイテンシＣＬ＝２）、信号ＢＩＳＴＲがハイレベルとされ、ＭＡ（ＯＵＴＰＵＴ ＲＥＧＩＳＴＥＲ）の出力１が比較回路（図１８の１８０２）に伝播され、ＴＰＨ＝ハイレベルでの期待値１と比較され、ＥＲＲＯＲがロウレベル（パス）とされる。

内部アドレスＹＡ（１）の読み出しデータは１とされ、期待値１と異なるためＥＲＯＲＲがハイレベルとされ、１６Ｉ／ＯでのＦＢＩＴが２（加算器１８０４の出力）となり、ＦＢＩＴがＢＩＳＴコントローラに出力される。ＹＡ（５１１）のアドレスのデータの読み出しが終わると、プリチャージコマンドが入力される。クロックＪＣＬＫでＦＢＩＴの１９８とｅ１、ｅ２の比較が行われ、ＦＢＩＴがｅ２より小であるため、ＵＰ信号が出力され、タイマの周期を延ばす制御が行われる。モニタビットからの読み出し処理が終了すると、ＲＥＡＤＹ（ワンショット）が出力され、ＭＲＥＡＤがロウレベルとされる。

図５２は、エラー率モニタ制御機能を搭載したＥＣＣコントローラ６の動作波形の一例を示す図であり、モニタセルへのＷＲＩＴＥオペレーションを示す図である。ＡＣＴＶコマンドでロウアドレスＸＡ（０）が入力され、ＷＲＩＴコマンドでＹアドレスが供給され、信号ＢＩＳＴＷのハイレベルにより、期待値データがＷＢ（インプットレジスタ）に供給され、モニタビットに書き込まれる。

図５３は、エラー率モニタ制御機能を搭載したＥＣＣコントローラ６の動作波形の別の例を示す図である。エラー率計数回路に、図１７を用い、ＲＥＡＤオペレーションにバーストＲＥＡＤを用いた動作が示されている。モニタビットのリードが終わってから、各Ｉ／Ｏ（＃０〜＃１５の計１６Ｉ／Ｏ）の加算器のエラーカウントをＡＣＬＫ毎に、加算している。初期化信号ＥＩＮＩＴでＦＢＩＴがクリアされ、ＡＣＴＶコマンドでＸＡ（０）が入力され、ＲＥＡＤコマンドとＹアドレスＹＡ（０）が入力され、ＣＡＳレイテンシＣＬ２でＹＡ（０）のモニタビットの読み出しデータが比較回路に供給され（ＢＩＳＴＲがハイレベル）、期待値と比較され、ＹＡ（１）〜ＹＡ（５１１）まで順次読み出される。そして、Ｉ／Ｏ毎に、ＥＲＲＯＲ信号をカウンタで加算していく。ＸＡ（０）、ＹＡ（５１１）のＲＥＡＤ処理終了後、プリチャージコマンドが入力され、ＢＩＳＴＲがロウレベルとされ、ＡＣＬＫが１６発供給され、ＦＢＩＴとして＃０〜＃１５のＩ／Ｏ分のエラーカウント値が加算されていく。この例の場合、ＦＢＩＴが１８１となり、ｅ１＝８０、ｅ２＝４０に対して、ｅ１より大であるため、ＤＯＷＮ信号が活性化され、リフレッシュタイマの周期は短縮される。

図５４は、セルフリフレッシュ周期のエラー率モニタ制御機能を搭載したＥＣＣコントローラ６の動作波形の例を示す図である。エラー率計数回路を、図１８に示した構成とし、モニタビットアドレス記憶ＲＯＭ（図１６の２１４、図５０の５００６）にアクセスしながら、１ビットＲＥＡＤの内部コマンドを繰り返し、エラーカウントしている。初期化信号ＥＩＮＩＴでＦＢＩＴが０にクリアされる。モニタポインタは、モニタビットアドレス記憶ＲＯＭのアドレスポインタである。Ｘ／Ｙは内部アドレスがＸアドレス、Ｙアドレスであるかを示す信号である。コマンドＡＣＴＶでモニタビットアドレス記憶ＲＯＭのモニタポインタが示すＸＡ（０）が入力され、コマンドＲＥＡＤでモニタビットアドレス記憶ＲＯＭのＹＡ（０）が与えられ、レイテンシＣＬ１で読み出されたモニタビットのデータ（ＭＡ）と期待値とが比較される（この場合ＥＲＲＯＲ＝０）。つづいてコマンドＰＲＥが入力され、ビット線プリチャージが行われる。

次に、ＡＣＴＶコマンドでモニタポインタ１に対応するＸアドレスＸＡ（１）が入力され、ＲＥＡＤコマンドでＹアドレスＹＡ（１）が入力され、レイテンシＣＬ１で読み出されたモニタビットのデータ（ＭＡ）と期待値とが比較される（この場合ＥＲＲＯＲ＝０）。このように、モニタビットアドレス記憶ＲＯＭ（図１６の１４、図５０の５００６）に記憶されたアドレス（ランダム）のモニタビットを、ＡＣＴＶ、ＲＥＡＤ、ＰＲＥの一連のシーケンスを繰り返すことでモニタポインタ０〜１０まで順に読み出し、１１個のモニタポインタの読み出し終了後のＦＢＩＴをｅ１、ｅ２と比較する。この場合、ＦＢＩＴが３でｅ１以上であるためＤＯＷＮ信号が活性化され、リフレッシュタイマの周期は短縮される。

図５５は、セルフリフレッシュ周期のエラー率モニタ制御機能を搭載したＥＣＣコントローラ６の動作波形例を示す図であり、モニタビットへのＷＲＩＴＥオペレーションを示す図である。モニタビットアドレス記憶ＲＯＭにアクセスしながら、１ビットＷＲＩＴＥの内部コマンドを繰り返し動作している。エラー率計数回路は、図１８に示す構成とされる。モニタビットアドレス記憶ＲＯＭ２１４に記憶されるアドレスに対して、ＡＣＴＶ、ＷＲＩＴ、ＰＲＥによるサイクルを繰り返し、モニタビットに期待値を書き込む。

図５６は、エラー率モニタ制御の動作波形の一例を示す図であり、エントリーからＳＳＲモードを示している。ＳＳＲエントリーコマンドが入ると、ＥＣＣコントローラに対して、ＥＮＣＯＤＥ信号がハイレベルになり、ＥＣＣの符号化動作がはじまる。ＥＣＣコントローラは符号化動作が終わると、ＪＯＢ終了信号（ＲＥＡＤＹ信号）をパルス出力する。

続いて、ＭＷＲＩＴ信号がハイレベルになり、モニタビット領域（例えば３２ＫＢｉｔｓ）への’１’ＷＲＩＴＥ動作がはじまる。

１１ＷＲＩＴＥ動作終了すると、符号化動作同様、終了信号（ＲＥＡＤＹ信号）を出力し、ＥＣＣコントローラは停止する。

チップは連続して、全ビットリフレッシュ→ポーズ期間（内部電源停止、パワーオフ期間）へ移行する。

ポーズ時間が終了すると、ＥＣＣコントローラに対し、ＭＲＥＡＤ信号がハイレベルになり、モニタビット領域に対する１ＲＥＡＤオペレーション、及び、エラーカウント動作を行う。

この例は、エラー監視周期が、リフレッシュ周期の１／２とした例であるため、エラーカウントが、全ビットリフレッシュ間に２回入っている。

エラーカウント動作が終了すると、先ほど同様、終了信号（ＲＥＡＤＹ信号）をパルス出力し、動作を停止する。

エラー率カウントの結果に応じて、周期制御信号がＵＰ／ＤＯＷＮ／ＫＥＥＰに変化する。

この例では、たまたま、ＵＰと判定されている。

つづいて、再び、モニタビット領域に対する１ＷＲＩＴＥオペレーション→全ビットリフレッシュ→ポーズ期間へ移行し、エラー監視動作を繰り返す。

図５７は、エラー率モニタ制御の動作波形例を示す図であり、ＳＳＲモードからエグジット時の動作を示す図である（図５６の続きに対応する）。

ＳＳＲエグジットコマンドが入ると、動作を中断し、復号動作（エラー訂正動作）へ移行する。ＥＣＣコントローラに対し、ＤＥＣＯＤＥ信号がハイレベルになり、内部コマンド、内部アドレスを制御しながらエラー訂正を行う。

エラー訂正が終了すると、終了信号（ＲＥＡＤＹ信号）をパルス出力し、Ｉｄｌｅ状態（ノーマル状態）、外部コマンド受付状態に復帰する。

本発明は、前記したＳＳＲモードへのエントリ時、ＥＣＣによるパリティ生成と格納、リフレッシュ、ポーズ、パワーオン、エグジット時、エラー訂正）に限定される技術ではなく、ＥＣＣ回路によりパリティ生成、エラー訂正を行わない通常のセルフリフレッシュ（Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）にも適用できることは勿論である。

ポーズリフレッシュ救済ビットとして、１００ビット程度実施した後、救済されたビットのうち、実力ワーストの１０ビット程度をモニタビットとして、そのアドレスをROM回路（レーザーフューズ回路など）に記録する。セルフリフレッシュサイクル中は、このモニタビット１０ビットに対して、本発明の実施例の制御アルゴリズム（図７乃至図１０参照）を実行すればよい。その際、通常セルフリフレッシュであるため、符号化、復号の過程は行われない。また、この場合、チップ自身のポーズ実力と、モニタビットの実力に差はさほどなく、通常ビットはエラーできないので、エラー率判定の設定は、ｅ２＝ｅ１＝１ビットフェイルとなる（図５３参照）。すなわち、例えばＦＢＩＴが１以上の場合、リフレッシュ周期を短縮する。ただし、このようなワーストビットの実力を監視する場合、低温領域になると、‘０’フェイルがワーストビットになるチップが無視できない確率で出現するため、単純にリフレッシュ周期の延長を行うことは得策ではない。

また、通常セルフリフレッシュの場合には、内部電源の停止によるＤＣ成分の低減が実施できないため、低消費電力化に対する効果は、１秒以上で飽和傾向を示すようになる。このため、例えば、周期が２秒に到達したら、それ以上の周期延長は行わず、固定する。

上記したように、本実施例によれば、リフレッシュ周期の理想的な温度補償により、ＳＳＲモードのデータ保持電流は、従来の高温領域での実力を維持したまま、周囲温度に依存したデータ保持電流を実現し、室温では例えば１０μＡ以下にまで低減可能とされる。以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

従来技術（特開平１１−２１３６５９号公報）の全体ブロック図である。 従来技術（特開平１１−２１３６５９号公報）におけるリフレッシュ周期制御アルゴリズムを示す図である。 （Ａ）はセルリークモニタを用いたリフレッシュ温度補償方式、（Ｂ）は温度計を用いたリフレッシュ温度補償方式を説明するための図である。 本発明のリフレッシュ温度補償方式の概念を説明するための図である。 本発明の一実施例の全体の構成を示す図である。 本発明の他の実施例の全体の構成を示す図である。 本発明の一実施例のリフレッシュ周期制御アルゴリズムを示すフローチャートである。 本発明の他の実施例のリフレッシュ周期制御アルゴリズムを示すフローチャートである。 本発明の他の実施例のリフレッシュ周期制御アルゴリズムを示すフローチャートである。 本発明の他の実施例のリフレッシュ周期制御アルゴリズムを示すフローチャートである。 本発明の一実施例のＳＳＲ搭載ＤＲＡＭの状態遷移図である。 本発明の他の実施例のリフレッシュ周期のエラー率モニタ制御搭載のＳＳＲモード状態遷移を示す図である。 本発明の他の実施例のリフレッシュ周期のエラー率モニタ制御なしのＳＳＲモード状態遷移図である。 本発明の他の実施例のリフレッシュ周期のエラー率モニタ制御搭載のＳＳＲモード状態遷移図である。 本発明の他の実施例のリフレッシュ周期のエラー率モニタ制御搭載時（本発明）の通常ＳＲモード状態遷移図である。 本発明のさらに他の実施例の全体構成を示す図である。 本発明の一実施例におけるエラー率計数回路の構成の一例を示す図である。 本発明の一実施例におけるエラー率計数回路の他の例を示す図である。 ｎビット加算回路の実施例（図１８の１８０５）を示す図である。 半加算回路の実施例を示す図である。 全加算回路の実施例を示す図である。 １６入力１ビット加算回路の実施例（図１８の１８０４）を示す図である。 加算回路の実施例（図１７の１７０６）を示す図である。 加算回路の実施例（図１７の１７０６）を示す図である。 タイマ回路の実施例（図５、図６、図１６）を示す図である。 図２５のタイマ回路のＴＲＩＧ発生回路の実施例（図２５の２５０５）を示す図である。 図２５のタイマ回路の計数比較回路の実施例（図２５の２５０３）を示す図である。 図２５のタイマ回路の１３ビット加算回路（図２５の２５０４）を示す図である。 図２５のタイマ回路の周期加算値計算回路（図２５の２５０６）を示す図である。 図２５のタイマ回路の周期減算値計算回路（図２５の２５０７）を示す図である。 データレジスタの実施例を示す図である。 データレジスタの他の実施例を示す図である。 データレジスタの動作波形例（図３２）を示す図である。 ｎビットデータレジスタ（ＦＦ）を示す図である。 リフレッシュ基本周期発生回路を示す図である。 基本オシレータ回路（図３５のオシレータ）を示す図である。 バイアス回路の構成を示す図である。 カウンタ回路の実施例（図３５参照）を示す図である。 カウンタ回路の動作波形例（図３８参照）を示す図である。 タイマ回路（図２５）の動作波形例を示す図である。 モニタビットアクセス制御機能を搭載したＥＣＣコントローラの実施例（図５、図６−６）を示す図である。 エラー率チェック回路（図４１参照）を示す図である。 エラー設定値記憶回路（図４２の４１０１又は４１０２）を示す図である。 フューズＲＯＭ回路の実施例（切断前）の構成を示す図である。 フューズＲＯＭ回路の実施例（切断後）の構成を示す図である。 パワーアップ回路の実施例（図４４、図４５へＰＵＰＢ供給）を示す図である。 フューズ回路の動作波形例を示す図である。 図４３の８ビットフューズＲＯＭ回路の構成を示す図である。 図４３のエラー設定値・記憶回路のテストモード動作波形例を示す図である。 セルフリフレッシュ周期のエラー率モニタ制御機能を搭載したＥＣＣコントローラ（図１６の６）の構成を示す図である。 エラー率モニタ制御機能を搭載したＥＣＣコントローラの動作波形の一例（モニタメモリーからのＲＥＡＤオペレーション及びエラーカウント）例を示す図である。 エラー率モニタ制御機能を搭載したＥＣＣコントローラの動作波形例（モニタメモリへのＷＲＩＴＥオペレーション）を示す図である。 エラー率モニタ制御機能を搭載したＥＣＣコントローラの動作波形例（モニタメモリーからのＲＥＡＤオペレーション及びエラーカウントその２）を示す図である セルフリフレッシュ周期のエラー率モニタ制御機能を搭載したＥＣＣコントローラの動作波形例を示す図である。 セルフリフレッシュ周期のエラー率モニタ制御機能を搭載したＥＣＣコントローラの動作波形例を示す図である。 エラー率モニタ制御の動作波形例（エントリーからＳＳＲモード）を示す図である。 エラー率モニタ制御の動作波形例（図５６の続き、ＳＳＲモードからエグジット）を示す図である。

符号の説明

１ 起動停止信号
２ 内部コマンド信号、ＲＥＡＤＹ信号
３ 内部アドレス信号
４ 動作モード信号（ＣＯＤＥＣ ＭＯＤＥ）
５ エラー検出信号、エラー位置検出信号（ＥＲＲＯＲ−ＬＯＣＡＴＩＯＮ ＤＥＴＥＣＴ）
６ ＥＣＣコントローラ
７ ＥＣＣ符号化復号回路（ＥＣＣ ＣＯＤＥＣ）
９ 周期変更信号（ＵＰ／ＤＯＷＮ）
１１ エラー率計数回路（ＥＲＡＴＥ ＭＯＮＩＴＯＲ）
１２ 動作モード信号（ＭＯＤＥ）
１３ エラー率信号（ＦＢＩＴ）
１４ メモリアレイ
１５ モニタ領域
１６ パリティ領域
１００ メモリアレイ
１０１ 情報ビット
１０２ 検査ビット
１０３ モニタビット
１０４ Ｘデコーダ
１０５ エラー率計数回路
１０６ 分周回路（タイマ制御回路）
１０７ リフレッシュアドレス発生回路
２００ メモリアレイ
２０１ ロウデコーダ
２０２ ワードドライバ
２０３ センスアンプ
２０４ Ｉ／Ｏゲーティングライトドライバ
２０５ カラムデコーダ
２０６ ロウアドレスマルチプレクサ
２０７ カラムアドレスカウンタ＆ラッチ
２０８ リフレッシュカウンタ
２０９ コントロールロジック
２０９１ コマンドデコーダ
２０９２ セルフリフレッシュコントロール
２０９３ モードレジスタ
２１０ データ入力レジスタ
２１１ データ出力レジスタ
２１２ バンクコントロール論理回路
２１３ アドレスレジスタ
２１４ モニタビットアドレス記憶ＲＯＭ
１７０１ データスクランブル回路
１７０２ 比較回路
１７０３ レジスタ回路
１７０４ カウンタ
１７０６ 加算器
１８０４、１８０５ 加算器
２００１ ＥＸＯＲ回路
２００２ ＡＮＤ回路
２４０１ ８ビット加算器
２４０２ ８ビットフリップフロップ
２４０３ １６ビットＦＳＲ
２４０５ ＣＭＯＳトランスファゲート
２５０３ 計数比較器
２５０４ １３ビット加算器
２５０５ トリガ生成器
２５０６ 周期加算値計算回路
２５０７ 周期減算値計算回路
２５０８ １２ビットカウンタ
２５０９ ワンショットパルス生成器
２７０１、２７０２、２８０１ １３ビット加算器
２８０２ １２ビットフリップフロップ
３００１ シフトレジスタ
３００２ 加算器
３５０１ 発振器
３５０２ ｎビットカウンタ
４１０１ ＢＩＳＴブロック
４１０２ エラー率チェック回路
４１０３ コマンドジェネレータ
４１０４ アドレスジェネレータ
４１０５ ＥＣＣブロック
４２０１、４２０２ エラー設定値記憶回路
４２０３、４２０４ 比較器
４２０５、４２０６、４２０７ レジスタ
４３０１ ８ビットカウンタ
４３０２ ８ビットヒューズＲＯＭ
４３０３ データレジスタ
４３０４、４３０５ セレクタ回路
４４０１ ＮＯＲ回路
４４０２、４４０３、４４０７、４４０８ インバータ
４４０４ ｐＭＯＳＦＥＴ
４４０５ ｎＭＯＳＦＥＴ
４４０６ ヒューズ
４６０１、４６０２、４６０２ ｐＭＯＳＦＥＴ
４６０４、４６０９ ｎＭＯＳＦＥＴ
４６０５〜４６０８ インバータ
５００１ ＢＩＳＴブロック
５００２ エラー率チェック回路
５００３ コマンドジェネレータ
５００４ アドレスジェネレータ
５００５ ＥＣＣブロック
５００６ モニタＲＯＭ

Claims (32)

1. データ保持のためにリフレッシュ動作を必要とする複数のメモリセルをアレイ状に含むメモリアレイと、
   前記メモリアレイ内の予め定められた複数のメモリセル（「モニタセル」という）に対して、常に‘１’に固定されたデータを前記モニタセルの全ビットに所定のデータとしてそれぞれ書き込む制御を行う回路と、
   前記所定のデータを書き込んだ前記複数のモニタセルから、リフレッシュ周期又は前記リフレッシュ周期よりも短い所定期間経過した時にデータを読み出す制御を行う回路と、
   前記モニタセルからの読み出しデータを前記所定のデータと比較して前記所定のデータと一致しないビット数からエラーカウント又はエラー率を測定し、前記エラーカウン又はエラー率の測定結果に基づき、リフレッシュ周期を可変に制御する回路と、
   を備えている、ことを特徴とする半導体記憶装置。
2. 前記メモリアレイのリフレッシュの前又は後に、複数の前記モニタセルに常に‘１’に固定された前記所定のデータがそれぞれ書き込まれ、
   リフレッシュ周期又は前記リフレッシュ周期よりも短い所定期間経過した時に、前記モニタセルからデータの読み出しが行われ、
   前記読み出したデータと前記所定のデータとを比較しエラーの有無を判定する回路と、
   前記エラーを計数するカウンタと、
   前記カウンタの出力に基づき、前記リフレッシュ周期を延長するか、短縮するか、そのまま維持するかを決定する判定回路と、
   を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリセルは、ワード線が制御端子に接続されてオン・オフ制御され、ビット線に第１の信号端子が接続されたセルトランジスタと、前記セルトランジスタの第２の信号端子に一端が接続されデータを蓄積する容量を備え、
   前記所定のデータが、選択されたメモリセル内の前記容量に電荷を蓄積する値とされる、ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記モニタセルに前記所定のデータを書き込んだ後、前記リフレッシュ周期又は前記リフレッシュ周期よりも短い期間、ポーズし、前記ポーズ期間の後に、前記モニタセルから読み出したデータを、前記所定のデータと比較してエラーカウント又はエラー率を測定する、ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記リフレッシュが、低消費電力のデータ保持動作モード（「スーパー・セルフリフレッシュ・モード」という）におけるセルフリフレッシュであり、前記セルフリフレッシュ中に測定された前記エラーカウント又はエラー率が、所望の設定範囲に収まるように、前記セルフリフレッシュ周期を制御する回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
6. 誤り訂正回路を備え、
   前記リフレッシュが、低消費電力のデータ保持動作モード（「スーパー・セルフリフレッシュ・モード」という）におけるセルフリフレッシュであり、
   前記セルフリフレッシュ中に測定されたエラーカウント又はエラー率が、前記誤り訂正回路により訂正可能な範囲に収まるように、前記セルフリフレッシュ周期を可変制御する回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
7. 前記モニタセルへの所定のデータの書き込み、及び、読み出しのための内部コマンド、内部アドレスを生成し、期待値データとの比較を制御するＢＩＳＴ（ビルトイン・セルフテスト）コントローラ回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
8. 前記複数のモニタセルは、前記メモリアレイ内において、通常メモリ領域とは別に設けられているモニタ領域に配置されている、ことを特徴とする請求項１記載の半導体記憶装置。
9. 前記エラーカウント又はエラー率は、前記モニタ領域のモニタセルにフィジカル又はロジカル’１’に固定された前記所定のデータを書き込み、前記リフレッシュ周期又は前記リフレッシュ周期よりも短周期で前記モニタセルから前記’１’データの読み出しを行い、フェイルしたビット数をカウントして測定されたものである、ことを特徴とする請求項８記載の半導体記憶装置。
10. 前記モニタ領域は、冗長救済メモリの未使用領域を含む、ことを特徴とする請求項８記載の半導体記憶装置。
11. 前記モニタ領域は、前記メモリアレイ内において、通常メモリ領域のワード線とは別に設けられたワード線で選択される１又は複数ワード線に接続されるメモリセルを、前記モニタセルとして含む、ことを特徴とする請求項８記載の半導体記憶装置。
12. 前記モニタセルは、前記メモリアレイ内の任意のアドレスのメモリセルが選択され、
    前記モニタセルの内部アドレスを格納した記憶装置を備え、
    前記モニタセルへのデータの書き込み、読み出し時には、前記記憶装置からの内部アドレスによる前記モニタセルのアクセスが行われる、ことを特徴とする請求項１記載の半導体記憶装置。
13. 前記エラーカウント又はエラー率の測定の周期が、前記リフレッシュ周期よりも短く設定されており、
    １つのリフレッシュ周期内に、複数回のエラーの測定が行われ、１つのリフレッシュ周期内において、エラーカウントの測定の都度、エラーカウントが前回の値に累算され、
    前記判定回路は、前記累算値が、予め定められた所望の設定範囲であるか否かの判定が行われる、ことを特徴とする請求項２記載の半導体記憶装置。
14. 前記判定回路が、エラーの上限値及び下限値をそれぞれ保持する設定値記憶回路と、
    前記モニタセルに関する前記エラーカウントの累算結果が、前記上限値と前記下限値の間にある場合、リフレッシュ周期を維持するキープ信号を出力し、
    前記エラーカウントの累算結果が、前記上限値を超えた場合、リフレッシュ周期を上げるアップ信号を出力し、
    前記エラーカウント値の累算結果が、前記下限値以下の場合、リフレッシュ周期を低くするように制御するダウン信号を出力する比較回路を備えている、ことを特徴とする請求項２記載の半導体記憶装置。
15. 前記設定値記憶回路が、上限値及び下限値をそれぞれ保持する不揮発性の記憶回路と、
    入力されるテスト信号を計数するカウンタと、
    前記記憶回路とカウンタの出力を選択するセレクタと、
    を備え、前記セレクタは、リセット時には、前記記憶回路の値を出力する、ことを特徴とする請求項１４記載の半導体記憶装置。
16. リフレッシュ周期を可変に制御する回路が、タイマ回路を備え、
    前記タイマ回路は、
    基本周期を入力としてカウントするカウンタと、
    リフレッシュ周期を短くさせる指示を受けると、現在の出力値に対して、所定量の値を差し引き、リフレッシュ周期を長くさせる指示を受けると、現在の出力値に対して所定量の値を加算する加算器と、
    前記カウンタの出力を受け、前記加算器の出力値をリミット値として受ける比較器と、
    を備え、前記比較器は、前記カウンタの出力が前記リミット値を超えた場合に、モニタ信号を活性状態として出力する、ことを特徴とする請求項１記載の半導体記憶装置。
17. ＥＣＣ（誤り検出訂正）符号化復号回路を備え、
    データ保持動作モードへのエントリ時、前記メモリアレイのデータが読み出され、前記誤り検出訂正用符号化復号回路で誤り検出訂正用の検査ビットを生成して所定の検査領域に格納し、
    リフレッシュ周期は、検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内で長く設定された周期で行われ、
    データ保持動作モードのエグジットにあたり通常動作に復帰する前に、前記誤り検出訂正用符号化復号回路で、前記検査ビットを用いて、誤りビットの誤り訂正復号動作を行う、ことを特徴とする請求項１記載の半導体記憶装置。
18. ＥＣＣ（誤り検出訂正）符号化復号回路を備え、
    データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記誤り検出訂正用符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、
    （Ａ１）前記モニタセルに期待値データ’１’を書き込み、
    （Ａ２）前記メモリアレイの全てのセルをリフレッシュし、
    （Ａ３）リフレッシュ期間、ポーズし、
    （Ａ４）前記モニタセルからデータを読み出して期待値データ’１’と比較しエラーを測定し、
    （Ａ５）前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を伸ばし、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、
    データ保持動作モードをエグジットするまでの間、（Ａ１）乃至（Ａ５）の動作を繰り返し、
    データ保持動作モードをエグジットするとき、前記誤り検出訂正用符号化復号回路で、エラー訂正を行い、通常動作に移る、ことを特徴とする請求項１記載の半導体記憶装置。
19. ＥＣＣ（誤り検出訂正）符号化復号回路を備え、
    データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ＥＣＣ符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、
    （Ａ１）前記モニタセルに期待値データ’１’を書き込み、
    （Ａ２）前記メモリアレイの全てのセルをリフレッシュし、
    ポーズ期間をリフレッシュ周期よりも短くし、複数回（ｍ回）、以下のエラーチェックを行うものとし、すなわち、
    （Ａ３）所定のポーズ期間、内部電源の少なくとも１部をオフしてポーズし、
    （Ａ４）前記モニタセルからデータを読み出して期待値データ’１’と比較しエラーを測定し、
    （Ａ５）前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、（Ａ１）からの処理を開始し、
    （Ａ６）ｍ回のエラーチェック終了後、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、
    データ保持動作モードをエグジットするまでの間、前記（Ａ１）乃至（Ａ６）の動作を繰り返し、
    データ保持動作モードをエグジットするとき、前記ＥＣＣ符号化復号回路で、エラー訂正を行い、通常動作に移行する、ことを特徴とする請求項１記載の半導体記憶装置。
20. ＥＣＣ（誤り検出訂正）符号化復号回路を備え、
    データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ＥＣＣ符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、
    （Ａ１）前記メモリアレイの全てのセルをリフレッシュし、
    ポーズ期間をリフレッシュ周期よりも短くし、
    （Ａ２）予め定められた所定回数（ｍ回）、エラーチェックを行ったか否か判定し、ｍ回未満の場合、
    （Ａ３）前記モニタセルに期待値データ’１’を書き込み、
    （Ａ４）所定のポーズ期間、ポーズし、
    （Ａ５）前記モニタセルからデータを読み出して期待値データ’１’と比較しエラーを測定し、
    （Ａ６）前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、（Ａ２）からの処理を開始し、
    ｍ回のエラーチェック終了時、前記（Ａ１）からの処理を行い、
    データ保持動作モードをエグジットするまでの間、前記（Ａ１）乃至（Ａ６）の動作を繰り返し、
    データ保持動作モードをエグジットするとき、前記ＥＣＣ符号化復号回路で、エラー訂正を行い、通常動作に移行する、ことを特徴とする請求項１記載の半導体記憶装置。
21. ＥＣＣ（誤り検出訂正）符号化復号回路を備え、
    データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ＥＣＣ符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納し、
    （Ａ１）前記モニタセルに期待値データ’１’を書き込み、
    （Ａ２）前記メモリアレイの全てのセルをリフレッシュし、
    ポーズ期間をリフレッシュ周期よりも短くし、
    （Ａ３）予め定められた所定回数（ｍ回）、エラーチェックを行ったか否か判定し、ｍ回未満の場合、
    （Ａ４）所定のポーズ期間、ポーズし、
    （Ａ５）前記モニタセルからデータを読み出して期待値データ’１’と比較しエラーを測定し、
    （Ａ６）前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、前記（Ａ３）からの処理を開始し、
    ｍ回のエラーチェック終了時、前記（Ａ１）からの処理を行い、
    データ保持動作モードをエグジットするまでの間、前記（Ａ１）乃至（Ａ６）の動作を繰り返し、
    データ保持動作モードをエグジットするとき、前記ＥＣＣ符号化復号回路で、エラー訂正を行い、通常動作に移ることを特徴とする請求項１記載の半導体記憶装置。
22. 通常メモリ領域よりもポーズリフレッシュの実力の劣る、複数のビットを前記モニタセルとしている、ことを特徴とする請求項１記載の半導体記憶装置。
23. 通常メモリ領域よりポーズリフレッシュの実力の劣るビットは、ポーズリフレッシュによる救済を所定数ビット（Ｍビット）以上行い、そのうち、ワースト実力のＭの１０分の１程のビットを選択したものである、ことを特徴とする請求項２２記載の半導体記憶装置。
24. データの保持のためにリフレッシュ動作を必要とする複数のメモリセルを備えたメモリアレイ内にモニタセルを備え、
    セルフリフレッシュ周期の制御を行う制御回路と、
    ＥＣＣ（誤り検出訂正）符号化復号回路と、
    セルフリフレッシュ動作エントリ時、前記ＥＣＣ符号化復号回路は、メモリアレイの検査ビットを生成してメモリアレイに書き込み、セルフリフレッシュ動作エグジット時、前記ＥＣＣ符号化復号回路はメモリアレイの誤り検出及び訂正を行い、
    前記モニタセルの全ビットに常に‘１’に固定されたデータを所定のデータとして書き込み、セルフリフレッシュ周期又はセルフリフレッシュ周期よりも短い期間で読み出されたモニタセルからのデータを前記固定された所定のデータと比較してエラー率を観測する回路と、
    エラー率の観測結果に基づき、リフレッシュ周期を調整する回路と、
    を備えている、ことを特徴とする半導体記憶装置。
25. 前記ＥＣＣ符号化復号回路を複数バンクに対して１つ備えている、ことを特徴とする請求項２４記載の半導体記憶装置。
26. 前記ＥＣＣ符号化復号回路をバンク毎に備えている、ことを特徴とする請求項２５記載の半導体記憶装置。
27. データ保持のためにリフレッシュ動作を必要とするメモリセルを複数アレイ状に含むメモリアレイ内の予め定められた複数個のメモリセルに対して、常に‘１’に固定された期待値データを書き込むステップと、
    前記期待値データを書き込んだ前記複数個のメモリセルから、リフレッシュ周期又は前記リフレッシュ周期よりも短い周期でデータを読み出すステップと、
    前記読み出しデータと前記期待値データを比較してエラーカウント又はエラー率を測定する制御を行うステップと、
    前記エラーカウント又はエラー率の測定結果に基づき、リフレッシュ周期を可変に制御するステップと、
    を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。
28. 前記メモリアレイのリフレッシュの前又は後に、複数の前記モニタセルに常に‘１’に固定された期待値データをそれぞれ書き込むステップと、
    リフレッシュ周期又は前記リフレッシュ周期よりも短い所定期間経過した時に、前記モニタセルからデータの読み出しを行うステップと、
    前記読み出したデータと前記期待値データとを比較しエラーの有無を判定するステップと、
    前記エラーを計数するステップと、
    前記エラー計数結果に基づき、前記リフレッシュ周期を延長するか、短縮するか、そのまま維持するかを決定するステップと、
    を含む、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ周期制御方法。
29. データ保持のためにリフレッシュを必要とする複数のメモリセルを備えたメモリアレイ内の所定のメモリセルをモニタセルとし、ＥＣＣ（誤り検出訂正）符号化復号回路を搭載した半導体記憶装置のリフレッシュ周期制御方法であって、
    （Ａ０）データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ＥＣＣ符号化復号回路で誤り検出訂正用の検査ビットを生成して検査領域に格納するステップと、
    （Ａ１）モニタセルに’１’を書き込むステップと、
    （Ａ２）全てのセルをリフレッシュするステップと、
    （Ａ３）リフレッシュ期間、ポーズするステップと、
    （Ａ４）前記モニタセルからデータを読み出して’１’と比較しエラーを測定するステップと、
    （Ａ５）前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を伸ばし、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更しない制御を行うステップと、
    データ保持動作モードをエグジットするまでの間、（Ａ１）乃至（Ａ５）の動作を繰り返し、
    （Ａ６）データ保持動作モードをエグジットするとき、前記ＥＣＣ符号化復号回路で、エラー訂正を行い、通常動作に移るステップと、
    を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。
30. データ保持のためにリフレッシュを必要とする複数のメモリセルを備えたメモリアレイ内の所定のメモリセルをモニタセルとし、ＥＣＣ（誤り検出訂正）符号化復号回路を搭載した半導体記憶装置のリフレッシュ周期制御方法であって、
    （Ａ０）データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ＥＣＣ符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納するステップと、
    （Ａ１）モニタセルに’１’を書き込むステップと、
    （Ａ２）前記メモリアレイの全てのメモリセルをリフレッシュするステップと、
    を有し、
    ポーズ期間をリフレッシュ周期よりも短くし、予め定められた所定回数（ｍ回）、以下のエラーチェックを行うものであり、
    （Ａ３）所定のポーズ期間、ポーズするステップと、
    （Ａ４）前記モニタセルからデータを読み出して’１’と比較しエラーを測定するステップと、
    （Ａ５）前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、（Ａ１）からの処理を開始するステップと、
    （Ａ６）ｍ回のエラーチェック終了後、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばすステップと、
    データ保持動作モードをエグジットするまでの間、前記（Ａ１）乃至前記（Ａ６）の動作を繰り返し、
    （Ａ７）データ保持動作モードをエグジットするとき、前記ＥＣＣ符号化復号回路で、エラー訂正を行い、通常動作に移行するステップと、
    を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。
31. データ保持のためにリフレッシュを必要とする複数のメモリセルを備えたメモリアレイ内の所定のメモリセルをモニタセルとし、ＥＣＣ（誤り検出訂正）符号化復号回路を搭載した半導体記憶装置のリフレッシュ周期制御方法であって、
    （Ａ０）データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ＥＣＣ符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納するステップと、
    （Ａ１）前記メモリアレイの全てのメモリセルをリフレッシュするステップと、
    を有し、
    ポーズ期間をリフレッシュ周期よりも短くし、
    （Ａ２）予め定められた回数（ｍ回）、エラーチェックを行ったか否か判定し、ｍ回未満の場合、
    （Ａ３）モニタセルに’１’を書き込むステップと、
    （Ａ４）所定のポーズ期間、ポーズするステップと、
    （Ａ５）前記モニタセルからデータを読み出して’１’と比較しエラーを測定するステップと、
    （Ａ６）前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、前記（Ａ２）からの処理を開始するステップと、
    （Ａ７）ｍ回のエラーチェック終了時、前記（Ａ１）からの処理を行うステップと、
    データ保持動作モードをエグジットするまでの間、前記（Ａ１）乃至（Ａ７）の動作を繰り返し、
    （Ａ８）データ保持動作モードをエグジットするとき、前記ＥＣＣ符号化復号回路で、エラー訂正を行い、通常動作に移行するステップと、
    を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。
32. データ保持のためにリフレッシュを必要とする複数のメモリセルを備えたメモリアレイ内の所定のメモリセルをモニタセルとし、ＥＣＣ符号化復号回路を搭載した半導体記憶装置のリフレッシュ周期制御方法であって、
    （Ａ０）データ保持動作モードへのエントリ時、前記メモリアレイのデータを読み出し、前記ＥＣＣ符号化復号回路で、誤り検出訂正用の検査ビットを生成して検査領域に格納するステップと、
    （Ａ１）モニタセルに’１’を書き込むステップと、
    （Ａ２）全てのセルをリフレッシュするステップと、
    ポーズ期間をリフレッシュ周期よりも短くし、
    （Ａ３）ｍ回エラーチェックを行ったか否か判定し、ｍ回未満の場合、
    （Ａ４）ポーズ期間、ポーズするステップと、
    （Ａ５）前記モニタセルからデータを読み出して’１’と比較しエラーを測定するステップと、
    （Ａ６）前記エラー率が所定の上限値より大の場合、リフレッシュ周期を短縮し、前記エラー率が所定の上限値と下限値の範囲内の場合、リフレッシュ周期は変更せず、前記エラー率が所定の下限値以下の場合、リフレッシュ周期を延ばし、（Ａ３）からの処理を開始するステップと、
    （Ａ７）ｍ回のエラーチェック終了時、（Ａ１）からの処理を行うステップと、
    データ保持動作モードをエグジットするまでの間、（Ａ１）乃至（Ａ７）の動作を繰り返し、
    （Ａ８）データ保持動作モードをエグジットするとき、前記ＥＣＣ符号化復号回路で、エラー訂正を行い、通常動作に移行するステップと、
    を含む、ことを特徴とする半導体記憶装置のリフレッシュ周期制御方法。

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