JP2016004594A - 半導体装置 - Google Patents

Abstract

【課題】不良メモリセルのアドレスの救済を確実に行う。【解決手段】各々が不揮発的にデータを記憶することができる複数のヒューズセット２５と、入力されたデータと、複数のヒューズセット２５から読みだされた複数のデータの各々と、を比較し、出力信号Ｈｉｔを出力する比較回路と、出力信号Ｈｉｔが、入力されたデータと複数のヒューズセット２５から読みだされた複数のデータの一つとが一致したことを示した時、パルス信号ＣＫ（０）、ＣＫ（１）を出力する制御回路（第二パルス生成回路）２１４、２１５と、出力信号Ｈｉｔを、パルス信号ＣＫ（０）、ＣＫ（１）に基づく信号でラッチするラッチ回路２１８，２２１と、を備える。【選択図】図３

Description

本発明は、半導体装置に関し、特に、不良メモリセルへのアクセスを冗長メモリセルへのアクセスに置換する機能等に適用して好適な半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置において、記憶容量の増加に伴い、良好に動作しない不良メモリセルの数が増加している。そこで、半導体記憶装置に冗長メモリセルが用意され、不良メモリセルへのアクセスが冗長メモリセルへのアクセスに置換されることにより、不良メモリセルのアドレスが救済される（例えば特許文献１参照）。ここで、製造時のウェハ状態の半導体記憶装置に対し、動作テストが実施され、不良メモリセルが検出され、該不良メモリセルのアドレスがヒューズ記憶領域のいずれかのヒューズセットに記憶される。

通常動作時において、不良メモリセルがアクセスされる場合、比較回路において、入力されたアドレス信号と、複数のヒューズセットから読み出された複数の信号との比較結果の少なくとも一つが一致したことを示すときに、出力信号が活性し、当該不良メモリセルに対応付けられた冗長メモリセルが実際にアクセスされる。つまり、不良メモリセルへアクセスするアドレスが、冗長メモリセルへのアドレスに置換される。

特開２０１１−２４９４９３号公報

ここで、ラッチ回路が、前述の比較回路からの出力信号（不良メモリセルのアドレスのいずれかと一致したことを示す出力信号）をラッチすることが、仕様によって要求されることがある。しかし、複数のヒューズセットのうち、どこのヒューズセットに対応した出力信号が活性するかは不明である。また、多くの不良メモリセルの救済のためにヒューズ記憶領域が大きくなっていることから、入力されたアドレスが複数のヒューズセットに記憶されている不良メモリセルのアドレスのいずれかと一致したことを示す出力信号のラッチのタイミングの制御は困難である。

よって、ラッチ回路では、入力されたアドレスが複数のヒューズセットに記憶されている不良メモリセルのアドレスのいずれかと一致したことを示す出力信号を、正常にラッチすることができず、アクセス先のアドレスの置換が失敗し、不良メモリセルのアドレスが救済されないという事態が発生する可能性が存在する。

本発明の１つの側面によれば、各々が不揮発的にデータを記憶することができる複数のヒューズセットと、入力された信号と、前記複数のヒューズセットから読みだされた複数の信号の各々と、を比較し、出力信号を出力する比較回路と、
前記出力信号が、前記入力された信号と前記複数のヒューズセットから読みだされた複数の信号の一つとが一致したことを示した時、パルス信号を出力する制御回路と、
前記出力信号を、前記パルス信号に基づく信号でラッチするラッチ回路と、を備えた半導体装置が提供される。

本発明によれば、不良メモリセルのアドレスの救済を確実に行うことができる。

本発明の一実施形態の装置構成を例示する図である。 本発明の一実施形態におけるメモリセルアレイの２つのバンクを例示する図である。 本発明の一実施形態におけるロウ制御回路の構成を例示する図である。 本発明の一実施形態における比較回路の構成を例示する図である。 （Ａ）は本発明の一実施形態におけるバンク選択回路の構成を例示する図である。（Ｂ）は該バンク選択回路の動作波形を例示する図である。 （Ａ）は本発明の一実施形態における第二パルス生成回路の構成を例示する図である。（Ｂ）は該第二パルス生成回路の動作波形を例示する図である。 本発明の一実施形態におけるロウ制御回路のレイアウトを例示する図である。 本発明の一実施形態の動作例１の信号波形を例示する図である。 本発明の一実施形態の動作例２の信号波形を例示する図である。 本発明の一実施形態の動作例３の信号波形を例示する図である。 本発明の一実施形態の動作例４の信号波形を例示する図である。

はじめに本発明の概要を説明し、つづいて実施形態について説明する。

本発明によれば、不良メモリセルへのアクセスを冗長メモリセルへのアクセスに置換する機能を具備した半導体装置において、ロウアドレスがロウ制御回路に供給されると、該ロウアドレスは、ロウ制御回路内の比較回路に供給され、ロウヒューズ回路（ヒューズ記憶領域）の各ヒューズセットが記憶する不良ロウアドレスと比較される。ロウヒューズ回路は、複数のヒューズセットを有し、各ヒューズセットは不良ロウアドレスを記憶している。ここで、あるヒューズセットに記憶されている不良ロウアドレスと入力されたロウアドレスとが一致すると、比較回路において、当該ヒューズセットに対応する出力信号が活性する。比較回路における、入力されたロウアドレスと前記複数のヒューズセットの不良ロウアドレスとの比較結果である複数の出力信号は、ＯＲ（論理和ゲートによるＯＲ演算、あるいはワイヤードＯＲ）されて、入力されたロウアドレスが複数のヒューズセットに記憶されている不良メモリセルのアドレスのいずれかと一致したことを示す信号（ヒット信号）に合成される。このため、比較回路において、あるヒューズセットに対応する出力信号が活性すると、ヒット信号（例えば図３のＨｉｔ）も活性する。そして、ヒット信号（Ｈｉｔ）の活性化に応答してワンパルス（例えば図３のＣＫ（０））が生成され、ヒット信号（Ｈｉｔ）は、該ワンパルスを用いてラッチ回路（例えば図３の２１８）にラッチされる。この結果、ヒット信号（Ｈｉｔ）は、確実に、ラッチされる。

ここで、ヒット信号（Ｈｉｔ）をラッチするラッチ回路が必要になる理由として、本願では、２つのバンク（０）とバンク（１）が１つのロウ制御回路を使用している。ロウアドレスが供給され、且つ、バンク（０）を活性化（アクティベート）するアクティブコマンドＡＣＴ（０）が活性化すると、当該ロウアドレスは、バンク（０）に供給される。ここで、当該ロウアドレスが不良ロウアドレスである場合、上記したように、ヒット信号（Ｈｉｔ）が活性する。すると、バンク（０）のロウデコーダ（０）に接続されるアドレス選択回路（０）は、当該ロウアドレスの代わりに、不良ロウアドレスの置換先のロウアドレスを選択して出力する。そして、ヒット信号（Ｈｉｔ）を、前記ワンパルス（例えば図３のＣＫ（０））を用いてラッチ回路でラッチされた信号が、アドレス選択回路（０）（例えば図３の２２２）に入力される選択信号（例えば図３のＲｅｄＨｉｔ（０））として用いられる。

このように、２つのバンクにそれぞれ対応する２つのラッチ回路が用意されることにより、バンク（０）のロウデコーダ（０）に接続されるアドレス選択回路（０）のためのヒット信号であるか、バンク（１）のロウデコーダ（１）に接続されるアドレス選択回路（１）のためのヒット信号であるかが区別される。

＜実施形態＞
以下、各実施形態について図面を参照して詳細に説明する。

＜半導体装置の全体の構成＞
図１は、実施形態の半導体装置（ＤＲＡＭ）の構成を例示する図である。図１を参照すると、半導体装置（ＤＲＡＭ）１０は、クロックジェネレータ１０１、コマンドデコーダ１０２、モードレジスタ１０３、コントローラ１０４、ロウアドレスバッファ１０５、カラムアドレスバッファ１０７、メモリセルアレイ１００、データコントローラ１０８、データラッチ１１０、及び、入出力バッファ１１１を備えている。ロウアドレスバッファ１０５はリフレッシュカウンタ１０６を備えている。データコントローラ１０８はリードライトアンプ部１０９を備えている。なお、アドレス信号Ａ０〜Ａ１６、データ入出力端子ＤＱのビット数は、図１に示した例に制限されるものでないことは勿論である。以下、各部の概略を説明する。

クロックジェネレータ１０１は、半導体記憶装置の外部から、クロック信号ＣＫ、反転クロック信号／ＣＫ、及び、クロック信号ＣＫ及び反転クロック信号／ＣＫがそれぞれ有効であるか否かを示すクロックイネーブル信号ＣＫＥを入力する。クロックジェネレータ１０１は、これらの信号に基づき、クロック信号ＣＫ及び反転クロック信号／ＣＫに同期する内部クロック信号ＣＬＫを生成し、該内部クロック信号ＣＬＫを、コマンドデコーダ１０２、コントローラ１０４、データラッチ１１０、入出力バッファ１１１等に供給する。

コマンドデコーダ１０２には、半導体記憶装置の外部から、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及び、ライトイネーブル信号／ＷＥが入力される。これらの信号の組み合わせは、外部コマンド（アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、テストコマンドなど）を構成している。コマンドデコーダ１０２には、半導体記憶装置の外部から、アドレス信号Ａ０〜Ａ１６が入力する。アドレス信号Ａ０〜Ａ１６の組み合わせは、半導体記憶装置１０が内部コマンドを実行するためのコマンド情報を構成している。コマンドデコーダ１０２は、外部コマンド及びコマンド情報の保持、デコード、カウントなどを実行することにより、内部コマンドを生成し、生成した内部コマンドを、コントローラ１０４に供給する。

モードレジスタ１０３は、半導体記憶装置の外部から、アドレス信号Ａ０〜Ａ１６を入力する。アドレス信号Ａ０〜Ａ１６の組み合わせは、内部コマンドのモードを示すコマンドモード情報（バースト長、ラップタイムなど）を構成している。モードレジスタ１０３は、コマンドモード情報を保持し、保持されるコマンドモード情報をコントローラ１０４に供給する。

コントローラ１０４は、コマンドデコーダ１０２から供給される内部コマンド、及び、モードレジスタ１０３から供給されるコマンドモード情報に基づき、内部コマンドを実行するための制御信号ＲＣＮＴ、Ｖｃ、ＣＤＬＭＩＯ、ＣＷＡＥを生成し、制御信号ＲＣＮＴをメモリセルアレイ１００に供給し、制御信号Ｖｃをロウアドレスバッファ１０５及びカラムアドレスバッファ１０７に供給し、制御信号ＣＤＬＭＩＯ、ＣＷＡＥをデータコントローラ１０８に供給する。具体的には、コントローラ１０４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドに基づき、ロウアドレスバッファ１０５を介し、メモリセルアレイ１００のビット線ＢＬとメモリセルＭＣとの電気的接続を制御するサブワード線ＳＷＬ（選択スイッチの制御線）の活性及び非活性を制御する。ここで、コントローラ１０４は、アクティブコマンドに対応して所定のサブワード線ＳＷＬを活性に制御し、リードコマンドまたはライトコマンドに対応して、当該所定のサブワード線ＳＷＬを活性に維持し、プリチャージコマンドに対応して、当該サブワード線ＳＷＬを非活性に制御することにより、リードデータまたはライトデータが供給される期間において、当該サブワード線ＳＷＬの活性を維持する。

また、コントローラ１０４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドに基づき、ロウアドレスバッファ１０５を介し、ビット線ＢＬのプリチャージを制御する制御線ＢＬＥＱ（不図示のプリチャージスイッチの制御線）の活性及び非活性を制御する。

また、コントローラ１０４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドに基づき、ロウアドレスバッファ１０５を介し、センスアンプＳＡの活性及び非活性を制御する。

また、コントローラ１０４は、アクティブコマンド、リードコマンド、ライトコマンド、及び、プリチャージコマンドに基づき、不図示のメイン入出力線ＭＩＯとリードライトアンプ部１０９との電気的接続を制御する制御線ＣＤＬＭＩＯの活性及び非活性を制御する。

また、コントローラ１０４は、リードコマンド及びライトコマンドに基づき、カラムアドレスバッファ１０７を介し、ローカルデータ線ＬＩＯとビット線ＢＬとの電気的接続を制御する不図示の制御線ＹＳ（カラムスイッチの制御線）の活性及び非活性を制御する。つまり、コントローラ１０４は、センスアンプＳＡの選択及び非選択を制御する。

また、コントローラ１０４は、リードコマンド及びライトコマンドに基づき、リードライトアンプ部１０９の活性及び非活性を制御する。

ロウアドレスバッファ１０５は、コントローラ１０４から供給される制御信号Ｖｃに基づき、アドレス信号Ａ０〜Ａ１６のうちのロウアドレス信号を保持し、保持するロウアドレス信号を、メモリセルアレイ１００に供給する。

ロウアドレスバッファ１０５のリフレッシュカウンタ１０６は、リフレッシュ動作時のリフレッシュアドレス（ロウアドレス）を出力する。

カラムアドレスバッファ１０７は、コントローラ１０４から供給される制御信号Ｖｃに基づき、アドレス信号Ａ０〜Ａ１６のうちカラムアドレス信号を保持し、保持するカラムアドレス信号をメモリセルアレイ１００に供給する。

メモリセルアレイ１００は、複数のセンスアンプＳＡ、複数のサブワード線ＳＷＬ、複数のビット線ＢＬ、複数のビット線ＢＬにそれぞれ相補的である複数のビット線／ＢＬ、及び、複数のサブワード線ＳＷＬと複数のビット線ＢＬ、／ＢＬとの複数の交点にそれぞれ設けられる複数のメモリセルＭＣを備える。メモリセルＭＣは、いずれも不図示の選択トランジスタ及び容量を備える。一対のビット線対ＢＬ、／ＢＬは、１つのセンスアンプＳＡに接続される。センスアンプＳＡは、読み出し動作において、メモリセルＭＣからビット線ＢＬに供給されるリードデータを増幅する。また、センスアンプＳＡは、書き込み動作において、データコントローラ１０８からビット線ＢＬに供給されるライトデータを増幅し、ライトデータをメモリセルＭＣに書き込む。なお、メモリセルアレイ１００は、冗長メモリセル領域（不図示）を備えている。

データコントローラ１０８のリードライトアンプ部１０９は、読み出し動作において、メモリセルアレイ１００のセルアンプＳＡから、不図示のローカル入出力線とメイン入出力線を介して供給されるリードデータを増幅し、リードデータをデータラッチ１１０に供給する。また、リードライトアンプ部１０９は、書き込み動作において、データラッチ１１０から供給されるライトデータを増幅し、増幅したライトデータをメモリセルアレイ１００に供給する。

データラッチ１１０は、読み出し動作において、データコントローラ１０８からパラレルデータとして供給される複数のリードデータをシリアルデータに変換し、且つ、リードデータを、データストローブ信号ＤＱＳと同期させてラッチし、リードデータを入出力バッファ１１１に供給する。

また、データラッチ１１０は、書き込み動作において、入出力バッファ１１１からシリアルデータとして供給される複数のライトデータをパラレルデータに変換し、且つ、ライトデータをデータストローブ信号ＤＱＳと同期させてラッチし、該ライトデータをデータコントローラ１０８に供給する。

入出力バッファ１１１は、半導体記憶装置の内部信号と外部信号とを相互に変換するインターフェイスとして機能する。

＜メモリセルアレイの２つのバンク＞
図２は、メモリセルアレイの２つのバンクを説明する図である。ここでは、バンク（０）とバンク（１）について説明する。図２に示すように、２つのバンク（０）とバンク（１）は、ロウヒューズ回路を共有している。ロウヒューズ回路は、不良メモリセルのロウアドレスを記憶する複数のヒューズセット（不図示）を有する。なお、２つのバンク（０）とバンク（１）はそれぞれ冗長メモリセル領域（不図示）を備えている。

図２に示す例では、バンク（０）（Ｌ）２１_１とバンク（０）（Ｕ）２１_２は、ロウデコーダ（０）２３_１を共有しており、カラムデコーダ（０）（Ｌ）２６_１とカラムデコーダ（０）（Ｕ）２６_２によって、それぞれ、複数のカラム（センスアンプ）の一つが選択される。なお、カラムデコーダ（０）（Ｌ）２６_１とカラムデコーダ（０）（Ｕ）２６_２は、それぞれ、カラムアドレスをそれぞれ入力してデコードする。

バンク（１）（Ｌ）２２_１とバンク（１）（Ｕ）２２_２は、ロウデコーダ（１）２３_２を共有しており、カラムデコーダ（１）（Ｌ）２６_３とカラムデコーダ（１）（Ｕ）２６_４によって、それぞれ、複数のカラム（センスアンプ）の一つが選択される。カラムデコーダ（１）（Ｌ）２６_３とカラムデコーダ（１）（Ｕ）２６_４は、カラムアドレスをそれぞれ入力してデコードする。

ロウ制御回路（０−１）２４は、図１のロウアドレスバッファ１０５から供給されるロウアドレスに基づき、該ロウアドレスが、ロウヒューズ回路（０−１）（Ｌ）２５_１、ロウヒューズ回路（０−１）（Ｕ）２５_２に記憶されている不良ロウアドレスと一致する場合には、置換先のロウアドレスに置き換え、置換先ロウアドレスを、バンク（０）のロウデコーダ（０）２３_１とバンク（１）のロウデコーダ（１）２３_２のうち、活性化されたバンクのロウデコーダに供給し、該ロウアドレスが、ロウヒューズ回路（０−１）（Ｌ）２５_１、ロウヒューズ回路（０−１）（Ｕ）２５_２に記憶されている不良ロウアドレスと一致しない場合には、該ロウアドレスを、活性化されたバンクのロウデコーダに供給する。

活性化されたバンクに対応するロウデコーダ（ロウデコーダ（０）２３_１又はロウデコーダ（１）２３_２）は、ロウ制御回路（０−１）２４から供給されたロウアドレスをデコードし、複数のワード線ＳＷＬの内のいずれかを活性に制御する。

カラム制御回路（０−１）（Ｌ）２７_１とカラム制御回路（０−１）（Ｕ）２７_２は、レイアウト上２つに分割されているが、１つの回路である。カラム制御回路（０−１）（Ｌ）２７_１とカラム制御回路（０−１）（Ｕ）２７_２は、カラムアドレスバッファ（図１の１０７）から供給されるカラムアドレスに基づき、該カラムアドレスが、カラムヒューズ回路（０−１）（Ｌ）２８_１、カラムヒューズ回路（０−１）（Ｕ）２８_２に記憶されている不良カラムアドレスと一致する場合、置換先のカラムアドレスに置き換え、活性化されたバンクの対応するカラムデコーダに供給し、該カラムアドレスがカラムヒューズ回路（０−１）（Ｌ）２８_１、カラムヒューズ回路（０−１）（Ｕ）２８_２に記憶されている不良カラムアドレスに一致しない場合には、該カラムアドレスを、活性化されたバンクの対応するカラムデコーダに供給する。

カラム制御回路（０−１）（Ｌ）２７_１からのカラムアドレスは、バンク（０）のカラムデコーダ（０）（Ｌ）２６_１とバンク（１）のカラムデコーダ（１）（Ｌ）２６_３のうち、活性化されたバンクのカラムデコーダによってデコードされる。カラム制御回路（０−１）（Ｕ）２７₂からのカラムアドレスは、バンク（０）のカラムデコーダ（０）（Ｕ）２６_２とバンク（１）のカラムデコーダ（１）（Ｕ）２６_４のうち、活性化されたバンクのカラムデコーダによってデコードされる。なお、カラム制御回路（０−１）（Ｌ）２７_１からのカラムアドレスは、例えば、図示されない下位カラムアドレスストローブ信号（ＬＣＡＳ：Lower Column Address Strobe）（図１のコントローラ１０４から供給される）によって制御され、カラム制御回路（０−１）（Ｕ）２７_２からのカラムアドレスは、例えば図示されない上位カラムアドレスストローブ信号（ＵＣＡＳ：Upper Column Address Strobe）（図１のコントローラ１０４から供給される）によって制御される。

ロウヒューズ回路（０−１）（Ｌ）２５_１とロウヒューズ回路（０−１）（Ｕ）２５_２は、レイアウト上２つに分割されているが、１つの回路である。ロウヒューズ回路（０−１）（Ｌ）２５_１とロウヒューズ回路（０−１）（Ｕ）２５_２は、それぞれ複数のヒューズセットを有する。各１つのヒューズセットは、１つの不良ロウアドレスを記憶することができる。

カラムヒューズ回路（０−１）（Ｌ）２８_１とカラムヒューズ回路（０−１）（Ｕ）２８_２は、レイアウト上２つに分割されているが、１つの回路である。カラムヒューズ回路（０−１）（Ｌ）２８_１とカラムヒューズ回路（０−１）（Ｕ）２８_２は、複数のヒューズセットを有する。１つのヒューズセットは、１つの不良カラムアドレスを記憶することができる。

＜ロウ制御回路＞
図３は、図２のロウ制御回路（０−１）２４の構成を例示する図である。ロウ制御回路２４は、入力されたロウアドレスＸＡＤＤ＜０：１６＞を不良メモリセルのロウアドレスと比較し、一致する場合に、救済セルに対応する置換先ロウアドレスを、バンク（０）のロウデコーダ（０）とバンク（１）のロウデコーダ（１）のいずれかに出力する。

図３において、ロウヒューズ回路（０−１）（Ｌ）２５_１とロウヒューズ回路（０−１）（Ｕ）２５_２は、それぞれ図２のロウヒューズ回路（０−１）（Ｌ）２５_１とロウヒューズ回路（０−１）（Ｕ）２５_２に対応している。ロウヒューズ回路（０−１）（Ｌ）２５_１とロウヒューズ回路（０−１）（Ｕ）２５_２は、ヒューズセット（０）２０１〜ヒューズセット（ｎ−ｍ−１）２０２と、ヒューズセット（ｎ−ｍ）２０３〜ヒューズセット（ｎ）２０４からなる合計ｎ個のヒューズセットを備えている。なお、図３では、図２に対応させてロウヒューズ回路（０−１）（Ｌ）２５_１とロウヒューズ回路（０−１）（Ｕ）２５_２が図示されているが、これらは１つの回路である。

図３に示すように、ロウ制御回路（０−１）２４は、ラッチ回路２１１と、比較回路（０）２０７〜比較回路（ｎ）２１０と、置換先アドレス生成回路２１２と、ＯＲ回路２１３を備え、さらに、バンク（０）に対応して、ラッチ回路２１６〜２１８、第二パルス生成回路（０）２１４、及び、アドレス選択回路（０）２２２を備え、バンク（１）に対応して、ラッチ回路２１９〜２２１、第二パルス生成回路（１）２１５、及び、アドレス選択回路（１）２２３を備えている。

さらに、ロウ制御回路（０−１）２４は、各制御信号を生成する回路として、バンク（０）とバンク（１）をそれぞれ活性化するアクティブ信号ＡＣＴ（０）とＡＣＴ（１）から、信号Ｅｎ、信号Ｅｎ’、ＲＳＴ（０）、ＲＳＴ（１）、ＡＣＴ（０）’、ＡＣＴ（１）’を生成する回路として、ＯＲ回路２３１、第一パルス生成回路（１）２３３、遅延回路２３４、インバータ２３２、２３６、バンク選択回路２３５を備えている。

アクティブ信号ＡＣＴ（０）とＡＣＴ（１）は、図１の半導体装置（ＤＲＡＭ）１０のコマンドデコーダ１０２に、アクティブコマンドとともに入力されるバンクアドレス（アドレス信号の所定のビットフィールド）のデコードの結果、生成され、コントローラ１０４から、ロウ制御回路２４に入力される。

信号（イネーブル信号）Ｅｎは、アクティブ信号ＡＣＴ（０）とＡＣＴ（１）の一方が活性状態のとき、第一パルス生成回路（１）２３３から生成されるワンショットパルスである。信号Ｅｎ’は、信号Ｅｎを、遅延回路２３４で遅延させた信号である。

信号ＲＳＴ（０）とＲＳＴ（１）は、それぞれ、アクティブ信号ＡＣＴ（０）とＡＣＴ（１）を、インバータ２３２、２３６で反転したリセット信号であり、対応するアクティブ信号が非活性状態のとき活性となり、後述されるように、バンク（０）に対応した、ラッチ回路（リセット端子付きラッチ回路）２１６〜２１８、又は、バンク（１）に対応したラッチ回路（リセット端子付きラッチ回路）２１９〜２２１をリセットする。リセット信号ＲＳＴ（０）又はＲＳＴ（１）によってリセットされたラッチ回路はその出力をローレベルとする。

信号ＡＣＴ（０）’及びＡＣＴ（１）’は、バンク選択回路２３５によって、アクティブ信号ＡＣＴ（０）とＡＣＴ（１）から生成され、後述されるように、第二パルス生成回路（０）２１４、及び、第二パルス生成回路（１）２１５における、パルス生成を制御する。

以下、図３の各部について説明する。

ラッチ回路２１１は、データ入力端子にパラレルに入力する１７ビットのロウアドレスＸＡＤＤ＜０：１６＞を、信号Ｅｎの活性化（ハイレベル）への遷移エッジでラッチし、ラッチした信号（ロウアドレス）Ｐ＿ＸＡＤＤ＜０：１６＞を出力する。ラッチ回路２１１の出力Ｐ＿ＸＡＤＤ＜０：１６＞は、比較回路（０）２０７〜比較回路（ｎ）２１０に供給され、さらに、ラッチ回路２１６とラッチ回路２１９のデータ入力端子に供給される。

比較回路（０）２０７〜比較回路（ｎ）２１０は、それぞれ、対応する（ｎ＋１）セットのヒューズセット（０）２０１〜ヒューズセット（ｎ）２０４の各出力（パラレル１７ビット）と、ラッチ回路２１１の出力Ｐ＿ＸＡＤＤＲ＜０：１６＞（パラレル１７ビット）とをそれぞれ入力し、信号Ｅｎが活性状態（ハイレベル）の時に、２つの入力信号（各パラレル１７ビット）を比較し、比較結果の出力信号Ｏｕｔ（０）〜Ｏｕｔ（ｎ）をそれぞれ出力する。比較回路（０）２０７〜比較回路（ｎ）２１０での各１ビットの出力信号Ｏｕｔ（０）〜Ｏｕｔ（ｎ）（パラレル（ｎ＋１）ビット）は、置換先アドレス生成回路２１２とＯＲ回路２１３に接続される。

ＯＲ回路２１３は、比較回路（０）２０７〜比較回路（ｎ）２１０からの出力信号Ｏｕｔ（０）〜Ｏｕｔ（ｎ）を入力し、いずれか１つが活性状態（ハイレベル）のとき、出力信号を活性状態（ハイレベル）とする。ＯＲ回路２１３は（ｎ＋１）入力の論理ゲートで構成してもよい。あるいは、ＯＲ回路２１３は（ｎ＋１）入力のワイヤードＯＲ（ｗｉｒｅｄ ＯＲ）構成としてもよい（例えば、ソースが接地電位ＶＳＳに接続されゲートがそれぞれ出力信号Ｏｕｔ（０）〜Ｏｕｔ（ｎ）に接続された（ｎ＋１）個のＮＭＯＳトランジスタのドレインを共通接続し、抵抗素子を介して電源ＶＤＤに接続し、該ドレインの共通接続点の信号電位をインバータで反転した信号をＨｉｔとして出力する）。

ＯＲ回路２１３の出力Ｈｉｔは、ラッチ回路２１８及び第二パルス生成回路（０）２１４、ラッチ回路２２１及び第二パルス生成回路（１）２１５の各入力端子に接続される。

置換先アドレス生成回路２１２は、比較回路（０）〜比較回路（ｎ）から出力されるＯｕｔ（０）〜Ｏｕｔ（ｎ）をパラレルに入力してデコードし、置換先の冗長ロウに対応する置換先ロウアドレスＲ＿ＸＡＤＤ＜０：１６＞を出力する。置換先アドレス生成回路２１２のデコーダ（不図示）は、特に制限されないが、例えば活性状態（ハイレベル）の信号がＯｕｔ（０）のときは、複数の冗長ロウのうち第１の冗長ロウに対応する置換先ロウアドレスを出力し、活性状態（ハイレベル）の信号がＯｕｔ（ｎ）のときは、第ｎ＋１の冗長ロウに対応する置換先ロウアドレスを出力する構成としてもよい。

置換先アドレス生成回路２１２の出力Ｒ＿ＸＡＤＤ＜０：１６＞は、ラッチ回路２１７とラッチ回路２２０のデータ入力端子に接続される。

ラッチ回路２１６とラッチ回路２１９は、ラッチ回路２１１の出力Ｐ＿ＸＡＤＤ＜０：１６＞を信号Ｅｎ’の活性化（ハイレベル）への遷移エッジでラッチ出力する。

ラッチ回路２１７とラッチ回路２２０は、置換先アドレス生成回路２１２から出力された置換先ロウアドレスＲ＿ＸＡＤＤ＜０：１６＞を、それぞれ、第二パルス生成回路（０）２１４と第二パルス生成回路（１）２１５から出力されるパルス信号ＣＫ（０）、ＣＫ（１）の立ち上がりエッジに応答してラッチ出力する。

ラッチ回路２１８とラッチ回路２２１は、ＯＲ回路２１３から出力される信号（Ｈｉｔ）が活性化された場合、信号（Ｈｉｔ）を、それぞれ、第二パルス生成回路（０）２１４と第二パルス生成回路（１）２１５から出力されるパルス信号ＣＫ（０）、ＣＫ（１）の立ち上がりエッジに応答してラッチ出力する。ラッチ回路２１８の出力（ＲｅｄＨｉｔ（０））は、アドレス選択回路（０）２２２に、選択制御信号として、供給される。ラッチ回路２２１の出力（ＲｅｄＨｉｔ（１））は、アドレス選択回路（１）２２３に、選択制御信号として、供給される。

ラッチ回路２１６の出力とラッチ回路２１７の出力は、アドレス選択回路（０）２２２の第１、第２の入力にそれぞれ接続される。

アドレス選択回路（０）２２２は、ラッチ回路２１６の出力とラッチ回路２１７の出力の一方を、ラッチ回路２１８の出力ＲｅｄＨｉｔ（０）の値に基づき選択し、選択した信号Ｉ＿ＸＡＤＤ（０）＜０：１６＞を、ロウデコーダ（０）２３_１へ供給する。アドレス選択回路（０）２２２は、例えば、信号ＲｅｄＨｉｔ（０）がハイレベルのとき、ラッチ回路２１７の出力を選択し、信号ＲｅｄＨｉｔ（０）がローレベルのとき、ラッチ回路２１６の出力を選択する。

ラッチ回路２１９の出力とラッチ回路２２０の出力は、アドレス選択回路（１）２２３の第１、第２の入力にそれぞれ接続される。アドレス選択回路（１）２２３は、ラッチ回路２１９の出力と、ラッチ回路２２０の出力の一方を、ラッチ回路２２１の出力ＲｅｄＨｉｔ（１）に基づき選択し、選択した信号Ｉ＿ＸＡＤＤ（１）＜０：１６＞をロウデコーダ（１）２３_２へ供給する。アドレス選択回路（１）２２３は、例えば信号ＲｅｄＨｉｔ（１）がハイレベルのとき、ラッチ回路２２０の出力を選択し、信号ＲｅｄＨｉｔ（１）がローレベルのとき、ラッチ回路２１９の出力を選択する。

第二パルス生成回路（０）２１４は、バンク選択回路２３５から供給される信号ＡＣＴ（０）’が活性状態（ハイレベル）にあるとき、ＯＲ回路２１３の出力信号Ｈｉｔの活性状態（ハイレベル）への遷移に応答して、所定パルス幅のクロックパルスＣＫ（０）を生成する。同様に、第二パルス生成回路（１）２１５は、バンク選択回路２３５から供給される信号ＡＣＴ（１）’が活性状態（ハイレベル）にあるとき、ＯＲ回路２１３の出力信号Ｈｉｔの活性状態（ハイレベル）への遷移に応答して、所定パルス幅のクロックパルスＣＫ（１）をそれぞれ生成する。

第一パルス生成回路（１）２３３は、ＡＣＴ（０）とＡＣＴ（１）を入力するＯＲ回路２３１の出力を受け、いずれかの活性化に応答して、予め定められた所定パルス幅のワンショットパルスの信号Ｅｎを出力する。遅延回路２３４は、第一パルス生成回路（１）２３３の出力信号Ｅｎを遅延させた信号をＥｎ’として出力する。インバータ２３２、２３６は、それぞれ、ＡＣＴ（０）、ＡＣＴ（１）を反転しＲＳＴ（０）、ＲＳＴ（１）を出力する。バンク選択回路２３５は、アクティブ信号ＡＣＴ（０）、ＡＣＴ（１）を入力し、ＡＣＴ（０）’、ＡＣＴ（１）’を出力する。

＜比較回路とヒューズセットの構成例＞
図４は、図３の比較回路（０）２０７、ヒューズセット（０）２０１の構成を説明する図である。ここで、Ｐ＿ＸＡＤＤ＜０：１６＞は１７ビットであるので、ヒューズセット（０）２０１には、１７個のヒューズＨ１〜Ｈ１７が用意されている。製造時のウェハ状態の半導体記憶装置に対し、動作テストが実施され、不良メモリセルが検出され、その不良メモリセルのロウアドレスがヒューズセット（０）２０１に記憶されている。

信号Ｅｎがハイレベルになると、比較回路（０）２０７の内部の論理回路が動作を開始する。各ヒューズＨ１〜Ｈ１７に対応するラッチ２０７１〜２０７４は、ヒューズが切断されている場合、ハイレベルのＦ＿ＸＡＤＤ＿０を出力し、ヒューズが切断されていない場合、ローレベルのＦ＿ＸＡＤＤ＿０を出力する。なお、各ラッチ２０７１〜２０７４は、例えば半導体装置の電源投入時に、対応するヒューズの切断の有無を判定して保持する構成としてもよい。

排他的論理和回路（ＥＸ−ＯＲ: Exclusive-OR）２０７５〜２０７８の各々において、対応するＰ＿ＸＡＤＤの該当ビット（Ｐ＿ＸＡＤＤ＜ｉ＞：ｉ＝０〜１６）を第一入力端子に入力し、Ｆ＿ＸＡＤＤ＿０の該当ビット（Ｆ＿ＸＡＤＤ＿０＜ｉ＞：ｉ＝０〜１６）を第二入力端子に入力し、これらの２つの入力信号が一致する場合、ハイレベルの出力信号を出力し、不一致の場合、ローレベルの出力信号を出力する。

ここで、１７個のＥＸ−ＯＲ２０７５〜２０７８の出力信号はＡＮＤ回路２０７９に供給される。１７個のＥＸ−ＯＲ２０７５〜２０７８の出力信号が全てハイレベルであると、ＡＮＤ回路２０７９はハイレベルの出力信号Ｏｕｔ（０）を出力し、ロウアドレスＰ＿ＸＡＤＤ＜０：１６＞は、不良メモリセルのロウアドレスであることが検出される。

＜バンク選択回路＞
図５（Ａ）は、図３のバンク選択回路２３５の構成の一例を示す図である。図５（Ａ）を参照すると、バンク選択回路２３５は、バンク（０）の活性化を制御するアクティブ信号ＡＣＴ（０）を入力し、アクティブ信号ＡＣＴ（０）のローレベルからハイレベルへの遷移に応答してワンショットパルスを生成するパルス生成回路２４１と、入力と出力を襷掛け接続（交差接続）した論理回路（ＮＡＮＤ回路）２４４、２４５からなるセット・リセット型のフリップフロップと、論理回路（ＮＡＮＤ回路）２４４の出力を反転した信号ＡＣＴ（０）’を出力するインバータ２４６と、を備えている。

さらに、バンク選択回路２３５は、バンク（１）の活性化を制御するアクティブ信号ＡＣＴ（１）を入力し、アクティブ信号ＡＣＴ（１）のローレベルからハイレベルへの遷移に応答してワンショットパルスを生成するパルス生成回路２５１と、入力と出力を襷掛け接続（交差接続）した論理回路（ＮＡＮＤ回路）２５４、２５５からなるセット・リセット型のフリップフロップと、論理回路（ＮＡＮＤ回路）２５４の出力を反転した信号ＡＣＴ（１）’を出力するインバータ２５６と、を備えている。

パルス生成回路２４１は、アクティブ信号ＡＣＴ（０）を入力して遅延させる遅延回路２４２と、アクティブ信号ＡＣＴ（０）を正論理、遅延回路２４２の出力を負論理で入力し、２つの入力のＡＮＤ演算を行う論理回路（ＡＮＤ回路）２４３を備えている。すなわち、ＡＮＤ回路２４３は、アクティブ信号ＡＣＴ（０）がハイレベルであり、且つ、遅延回路２４２の出力がローレベルのとき、ハイレベルの信号を出力する。したがって、パルス生成回路２４１は、アクティブ信号ＡＣＴ（０）のローレベルからハイレベルの立ち上がり遷移に応答してハイレベルとなるワンショットパルス（パルス幅＝遅延回路２４２の遅延時間）を出力する。

パルス生成回路２５１は、アクティブ信号ＡＣＴ（１）を入力して遅延させる遅延回路２５２と、アクティブ信号ＡＣＴ（１）を正論理、遅延回路２５２の出力を負論理で入力し、２つの入力のＡＮＤ演算を行う論理回路（ＡＮＤ回路）２５３を備えている。すなわち、ＡＮＤ回路２５３は、アクティブ信号ＡＣＴ（１）がハイレベルであり、且つ、遅延回路２５２の出力がローレベルのとき、ハイレベルの信号を出力する。したがって、パルス生成回路２５１は、アクティブ信号ＡＣＴ（０）のローレベルからハイレベルの立ち上がり遷移に応答してハイレベルとなるワンショットパルス（パルス幅＝遅延回路２５２の遅延時間）を出力する。

３入力の論理回路（ＮＡＮＤ回路）２４４は、アクティブ信号ＡＣＴ（０）と、パルス生成回路２５１の出力と、ＮＡＮＤ回路２４５の出力を、それぞれ正論理、負論理、正論理で入力し、３つの入力のＮＡＮＤ演算結果を出力する。以下では、論理回路（ＮＡＮＤ回路）２４４をＮＡＮＤ回路２４４という。

２入力の論理回路（ＮＡＮＤ回路）２４５は、ＮＡＮＤ回路２４４の出力と、パルス生成回路２４１の出力を、それぞれ正論理、負論理で入力し、２つの入力のＮＡＮＤ演算結果を出力する。以下では、論理回路（ＮＡＮＤ回路）２４５をＮＡＮＤ回路２４５という。

アクティブ信号ＡＣＴ（０）と、パルス生成回路２５１の出力と、ＮＡＮＤ回路２４５の出力が、それぞれ、ハイレベル、ローレベル、ハイレベルのときにのみ、ＮＡＮＤ回路２４４は、ローレベルを出力し、ＮＡＮＤ回路２４４の出力をインバータ２４６で反転したＡＣＴ（０）’はハイレベルとなる。これ以外の３入力の組み合わせに対して、ＮＡＮＤ回路２４４はハイレベルを出力する。すなわち、アクティブ信号ＡＣＴ（０）がローレベルであるか、パルス生成回路２５１の出力がハイレベルであるか、ＮＡＮＤ回路２４５の出力がローレベルのとき、ＮＡＮＤ回路２４４はハイレベルを出力し、ＡＣＴ（０）’はローレベルとなる。

ＮＡＮＤ回路２４５は、ＮＡＮＤ回路２４４の出力がハイレベルであり、且つ、パルス生成回路２４１の出力がローレベルのときにのみ、ローレベルを出力し、これ以外の２入力の組み合わせに対して、ＮＡＮＤ回路２４５はハイレベルを出力する。すなわち、ＮＡＮＤ回路２４４の出力がローレベルであるか、パルス生成回路２４１の出力がハイレベルのとき、ＮＡＮＤ回路２４５はハイレベルを出力する。

３入力の論理回路（ＮＡＮＤ回路）２５４は、アクティブ信号ＡＣＴ（１）と、パルス生成回路２４１の出力と、ＮＡＮＤ回路２５５の出力を、それぞれ正論理、負論理、正論理で入力し、３つの入力のＮＡＮＤ演算結果を出力する。以下では、論理回路（ＮＡＮＤ回路）２５４をＮＡＮＤ回路２５４という。

２入力の論理回路（ＮＡＮＤ回路）２５５は、ＮＡＮＤ回路２５４の出力と、パルス生成回路２５１の出力を、それぞれ正論理、負論理で入力し、２つの入力のＮＡＮＤ演算結果を出力する。以下では、論理回路（ＮＡＮＤ回路）２５５をＮＡＮＤ回路２５５という。

アクティブ信号ＡＣＴ（１）と、パルス生成回路２５１の出力と、ＮＡＮＤ回路２５５の出力が、それぞれ、ハイレベル、ローレベル、ハイレベルのときにのみ、ＮＡＮＤ回路２５４はローレベルを出力し、ＮＡＮＤ回路２５４の出力をインバータ２５６で反転したＡＣＴ（１）’はハイレベルとなる。それ以外の３入力の組み合わせに対して、ＮＡＮＤ回路２５４はハイレベルを出力する。すなわち、アクティブ信号ＡＣＴ（１）がローレベルであるか、パルス生成回路２４１の出力がハイレベルであるか、ＮＡＮＤ回路２５５の出力がローレベルのとき、ＮＡＮＤ回路２５４はハイレベルを出力し、ＡＣＴ（１）’はローレベルとなる。

ＮＡＮＤ回路２５５は、ＮＡＮＤ回路２５４の出力がハイレベル、パルス生成回路２５１の出力がローレベルのときにのみ、ローレベルを出力し、それ以外の２入力の組み合わせに対して、ＮＡＮＤ回路２５５はハイレベルを出力する。すなわち、ＮＡＮＤ回路２５４の出力がローレベルであるか、パルス生成回路２５１の出力がハイレベルのとき、ＮＡＮＤ回路２５５はハイレベルを出力する。

＜バンク選択回路の動作＞
図５（Ｂ）は、図５（Ａ）のバンク選択回路２３５の動作を説明するタイミング図である。図６（Ｂ）には、図５（Ａ）におけるＡＣＴ（０）、ＡＣＴ（１）、ＡＣＴ（０）’、ＡＣＴ（１）’の電圧波形が模式的に示されている。

アクティブ信号ＡＣＴ（１）がローレベル、且つ、アクティブ信号ＡＣＴ（０）がローレベルのときは、ＮＡＮＤ回路２４４、２５４の出力は、いずれも、ハイレベルとなり、ＡＣＴ（０）’、ＡＣＴ（１）’はともにローレベルである。なお、このとき、ＮＡＮＤ回路２４５、２５５の出力はローレベルである。この状態で、ＡＣＴ（０）がハイレベルとなると、ＮＡＮＤ回路２４４の出力がローレベルとなり、ＡＣＴ（０）’がハイレベルとなる（図５（Ｂ）の矢線ａ参照）。またＡＣＴ（０）のハイレベルへの遷移に応答してパルス生成回路２４１から遅延回路２４２の遅延時間のパルス幅のハイパルスが出力されるが、ＮＡＮＤ回路２４５の出力は、パルス生成回路２４１からのハイパルスの出力中、及びハイパルス出力後のローレベル出力時も、ハイレベルのままであり、ＮＡＮＤ回路２４４の出力はローレベルにラッチされ、ＡＣＴ（０）’はハイレベルとされる。

この状態で、バンク（１）を活性化させるアクティブ信号ＡＣＴ（１）がハイレベルとなると、ＮＡＮＤ回路２５４の出力は、ローレベルとなり、インバータ２５６で反転され、ＡＣＴ（１）’はハイレベルとなる（図５（Ｂ）のｂ参照）。ＡＣＴ（１）のハイレベルへの遷移に応答して、パルス生成回路２５１から遅延回路２５２のパルス幅のハイパルスが出力され、このハイパルスに応答して、ＮＡＮＤ回路２４４の出力はハイレベルとなり、インバータ２４６の出力ＡＣＴ（０）’はローレベルとなる（図５（Ｂ）のｃ参照）。ＮＡＮＤ回路２４４の出力がハイレベルとなると、ＮＡＮＤ回路２４５の出力はローレベルとなり、ＮＡＮＤ回路２４４の出力はハイレベル状態を保持し、ＡＣＴ（０）’はローレベルとされる。

ＡＣＴ（１）がローレベルとなると、ＮＡＮＤ回路２５４の出力がハイレベルとなり、インバータ２５６の出力ＡＣＴ（１）’はローレベルとなる（図５（Ｂ）のｄ参照）。パルス生成回路２４１、２５１の出力はともにローレベルである。このとき、ＡＣＴ（０）がハイレベルであるが、ＮＡＮＤ回路２４５の出力はローベルであるため、ＮＡＮＤ回路２４４の出力はハイレベルであり、したがってＡＣＴ（０）’はローレベルを保つ。

一方、ＮＡＮＤ回路２５４において、ＡＣＴ（１）はローレベル、パルス生成回路２４１の出力がローレベル、ＮＡＮＤ回路２５５の出力はハイレベルである。したがって、この状態で、ＡＣＴ（１）がハイレベルとなると、ＮＡＮＤ回路２５４の出力はローレベルとなり、インバータ２５６で反転され、ＡＣＴ（１）’はハイレベルとなる。このように、ＡＣＴ（１）の立ち上がり、立ち下がりに応答して、ＡＣＴ（１）’がハイレベル、ローレベルとなる（図５（Ｂ）のｅ、ｆ参照）。一方、ＡＣＴ（０）’はローレベルのままである。

この状態で、ＡＣＴ（０）がハイレベルからローレベルとなると、ＮＡＮＤ回路２４４の出力はハイレベルとなり、ＡＣＴ（０）’はローレベルを保つ。つづいて、ＡＣＴ（１）がローレベルからハイレベルとなると、ＮＡＮＤ回路２５４の出力はローレベルとなり、インバータ２５６で反転され、ＡＣＴ（１）’はハイレベルとなる（図５（Ｂ）のｇ参照）。ＡＣＴ（１）がローレベルとなると、ＮＡＮＤ回路２５４の出力はハイレベルとなり、インバータ２５６で反転され、ＡＣＴ（１）’はローレベルとなる（図５（Ｂ）のｈ参照）。

このように、ＡＣＴ（０）が立ち上がると、パルス生成回路２４１からワンショットパルスが出力され、ＡＣＴ（０）’のみがハイレベルに立ち上がる。また、バンク（１）に対するＡＣＴ（１）がハイレベルに立ち上がると、パルス生成回路２５１からワンショットパルスが出力され、ＡＣＴ（１）’のみが立ち上がる。図５（Ｂ）のＡＣＴ（０）とＡＣＴ（１）を入れ替えた場合にも、同様に、動作し、ＡＣＴ（０）’とＡＣＴ（１）’を入れ替えればよい。

＜第二パルス生成回路＞
図６（Ａ）は、図３の第二パルス生成回路（０）２１４の構成を例示する図である。図６（Ａ）を参照すると、第二パルス生成回路（０）２１４は、Ｈｉｔを遅延させる遅延回路２１４１と、ＡＣＴ（０）’を正論理、遅延回路２１４１の出力を負論理で入力し、２つの入力のＡＮＤをとる論理回路（ＡＮＤ回路）２１４２と、ＡＣＴ（０）’とＡＮＤ回路２１４２のＡＮＤをとるＡＮＤ回路２１４３と、を備え、ＡＮＤ回路２１４３の出力が信号ＣＫ（０）として、信号Ｈｉｔをデータ入力端子に入力するラッチ回路２１８に、ラッチタイミング信号として供給される。

ＡＣＴ（０）’がハイレベルのときに、Ｈｉｔがローレベルからハイレベルに立ち上がると、第二パルス生成回路（０）２１４は、Ｈｉｔの立ち上がりエッジから、遅延回路２１４１の遅延時間分のパルス幅のハイパルス（ワンショットパルス）をＣＫ（０）として出力する。ラッチ回路２１８は、ＣＫ（０）の立ち上がりエッジに応答してＨｉｔをラッチしＲｅｄＨｉｔ（０）として出力する。なお、図３の第二パルス生成回路（１）２１５も、図６（Ａ）と同一の構成とされる。すなわち、図６（Ａ）において、ＡＣＴ（０）’をＡＣＴ（１）’、ＣＫ（０）をＣＫ（１）、ラッチ回路２１８をラッチ回路２２１に置き換えればよい。

＜第二パルス生成回路の動作＞
図６（Ｂ）は、図６（Ａ）の信号ＡＣＴ（０）’、Ｈｉｔ、ＣＫ（０）、ＲｅｄＨｉｔ（０）の電圧波形を模式的に示す図である。ＡＣＴ（０）’がハイレベルである時に、Ｈｉｔがハイレベルになると、第二パルス生成回路２１４がワンショットパルスを出力し、ＣＫ（０）が一定期間（遅延回路２１４１の遅延時間）ハイレベルになる。ラッチ回路２１８は、信号Ｈｉｔの値を、ＣＫ（０）の立ち上がりエッジに応答して確実にラッチできる。ＲｅｄＨｉｔ（０）がハイレベルになる。この時、第二パルス生成回路２１４は、単純な回路構成となっていることから、第二パルス生成回路への製造ばらつきの影響が少なく、また、ホールドマージンの確保が容易である。すなわちラッチ回路２１８でＨｉｔを確実にラッチするために、ＣＫ（０）のローレベルからハイレベルへの遷移のタイミングからＨｉｔを一定値に保つ必要がある時間（ホールドタイム）に関する、時間的なマージン（余裕）の確保が、タイミング設計上、容易となる。なお、ラッチ回路２１８は、例えばＣＫ（０）の立ち上がりエッジで、データ入力端子のレベルをキャプチャするエッジトリガー型のＤフリップフロップ（edge triggered d flip-flop）で構成してもよい。

＜ロウ制御回路の概略レイアウト＞
図７は、図３等を参照して説明したロウ制御回路（０−１）の概略レイアウトを例示する図である。図３において、ｎ＋１個の比較回路（０）〜比較回路（ｎ）のうちどこの比較回路の出力信号Ｏｕｔがハイレベルとなるかは、ロウアドレスＸＡＤＤ＜０：１６＞が供給されるまで不明である。よって、比較回路の出力信号ＯｕｔのハイレベルがいつＯＲ回路２１３に到達するかも、不明である。よって、ＯＲ回路２１３の出力Ｈｉｔがいつハイレベルになるかも、不明である。

そこで、ハイレベルの到達時間の観点から、２つの巨大なロウヒューズ回路２５_１、２５_２の中間地点に、ＯＲ回路２１３やラッチ回路２１８や第二パルス生成回路２１４等の論理回路を配置する。

また、第二パルス生成回路２１４、２１５がヒット信号ＨｉｔからパルスＣＫ（０）、ＣＫ（１）を生成し、そのパルスでラッチ回路２１８、２２１が信号Ｈｉｔをラッチするので、どこの比較回路の出力信号Ｏｕｔがハイレベルになっても、ラッチ回路２１８、２２１では、確実に、Ｈｉｔをラッチすることができる。

＜動作例１＞
図８は、実施形態の動作波形の一例を例示する図（ＲｅｄＨｉｔ（０）＝１、ＲｅｄＨｉｔ（１）＝１）である。

図８には、図３のＡＣＴ（０）、ＲＳＴ（０）、ＡＣＴ（１）、ＲＳＴ（１）、信号Ｅｎ、Ｈｉｔ，ＡＣＴ（０）’、ＡＣＴ（１）’，ＣＫ（０），ＲｅｄＨｉｔ（０），ＣＫ（１），ＲｅｄＨｉｔ（１）の電圧波形が模式的に示されている。なお、図９乃至図１１についても同様な信号の電圧波形が模式的に示されている。

以下では、アクティブ信号ＡＣＴ（０）がローレベルからハイレベルとなり、ヒット信号Ｈｉｔが活性し、その後、アクティブ信号ＡＣＴ（０）がハイレベルの状態でアクティブ信号ＡＣＴ（１）がローレベルからハイレベルとなり、ヒット信号Ｈｉｔが活性した場合について、図８、図３を参照して説明する。

ＡＣＴ（０）、ＡＣＴ（１）がともにローレベルの状態から、ＡＣＴ（０）がハイレベルになると、インバータ２３２によって反転され、ＲＳＴ（０）はローレベルとなる。また、ＡＣＴ（０）がハイレベルになると、バンク選択回路２３５から出力されるＡＣＴ（０）’がハイレベルになる。一方、ＡＣＴ（１）’はローレベルに保持される。また、ＡＣＴ（０）がハイレベルへの遷移に応答して、第一パルス生成回路（１）２３３から、予め定められたパルス幅（Ｗｉｄｔｈ）のハイパルスの信号Ｅｎが出力される。

ＡＣＴ（０）がハイレベルになるのと同時に、ロウアドレスＸＡＤＤ＜０：１６＞が供給される。ロウアドレスＸＡＤＤ＜０：１６＞は、信号Ｅｎのハイレベルへの立ち上がりエッジでラッチ回路２１１にラッチされる。

ラッチ回路２１１でラッチ出力されたＰ＿ＸＡＤＤ＜０：１６＞は、信号Ｅｎ’（信号Ｅｎを遅延回路２３４で遅延させた信号）の立ち上がりエッジで、再び、ラッチ回路２１６、２１９によってラッチされる。

また、ラッチ回路２１１でラッチされたＰ＿ＸＡＤＤ＜０：１６＞は、各比較回路２０７〜２１０に供給される。信号Ｅｎがハイレベルのとき、各比較回路２０７〜２１０は活性化され（比較動作可能）、ヒューズセット（０）２０１〜ヒューズセット（ｎ）２０４の各々が記憶している不良ロウアドレスと比較される。

ここで、比較回路（０）２０７において、例えばＰ＿ＸＡＤＤ＜０：１６＞とヒューズセット（０）２０１が記憶している不良ロウアドレスとが一致したとする。すると、Ｏｕｔ（０）がハイレベルになり、ＯＲ回路２１３（ワイヤードＯＲまたは論理回路のＯＲ回路）を介して、信号Ｈｉｔもハイレベルになる。なお、信号Ｈｉｔの前回の立ち上がりと今回の立ち上がりの時間差は、tRRD（row activate to row activate delay）に対応する。

置換先アドレス生成回路２１２は、比較回路（０）２０７〜比較回路（ｎ）２１０からの（ｎ＋１）本の出力信号Ｏｕｔ（０）〜Ｏｕｔ（ｎ）のうちＯｕｔ（０）のみがハイレベルであることをデコードし、冗長ロウに対応する置換先ロウアドレスＲ＿ＸＡＤＤ＜０：１６＞を出力する。

また、ＡＣＴ（０）’がハイレベルのとき、信号Ｈｉｔの立ち上がりに応答して、第二パルス生成回路（０）２１４により、ＣＫ（０）に所定のパルス幅（図６（Ａ）の遅延回路２１４１の遅延時間）のハイパルスが出力される。なお、図８に示すように、パルスＣＫ（０）の立ち下がりから信号Ｈｉｔの立ち下がりは、ホールドマージンに対応する。

ＣＫ（０）の立ち上がりエッジに応答して、置換先アドレス生成回路２１２から出力されるＲ＿ＸＡＤＤ＜０：１６＞と、ハイレベルのＨｉｔとが、ラッチ回路２１７とラッチ回路２１８に、それぞれラッチされる。

その結果、ラッチ回路２１８の出力信号ＲｅｄＨｉｔ（０）はハイレベルになる。これにより、アドレス選択回路２２２は、ラッチ回路２１７の出力（Ｒ＿ＸＡＤＤ＜０：１６＞をラッチした信号）を選択し、Ｉ＿ＸＡＤＤ（０）＜０：１６＞として、ロウデコーダ（０）２３_１に出力する。

その後、ＡＣＴ（１）がハイレベルになると、インバータ２３６により、ＲＳＴ（１）がローレベルになる。また、バンク選択回路２３５は、ＡＣＴ（１）’をハイレベルとし、ＡＣＴ（０）’をローレベルとする。また、第一パルス生成回路（１）２３３から出力される信号Ｅｎは一定期間ハイレベルになる。

ＡＣＴ（１）がハイレベルになるのと同時に、ロウアドレスＸＡＤＤ＜０：１６＞が供給されて、信号Ｅｎの立ち上がりのタイミングでラッチ回路２１１にラッチされる。ラッチ回路２１１でラッチされたＰ＿ＸＡＤＤ＜０：１６＞は、信号Ｅｎ’（信号Ｅｎを遅延回路２３４で遅延させた信号）の立ち上がりエッジでラッチ回路２１６、２２０にそれぞれラッチされる。

また、ラッチ回路２１１でラッチされたＰ＿ＸＡＤＤ＜０：１６＞は、比較回路（０）２０７〜比較回路（ｎ）２１０に供給される。信号Ｅｎがハイレベルのとき、各比較回路２０７〜２１０は活性化され（比較動作可能）、各ヒューズセット（０）２０１〜ヒューズセット（ｎ）２０４が記憶している不良ロウアドレスと比較される。

ここで、比較回路（ｎ）２１０において、Ｐ＿ＸＡＤＤ＜０：１６＞とヒューズセット（ｎ）２０４が記憶している不良ロウアドレスとが一致したとする。すると、Ｏｕｔ（ｎ）がハイレベルになり、ＯＲ回路２１３（またはワイヤードオア）を介して信号Ｈｉｔがハイレベルになる。ここで、置換先アドレス生成回路２１２は、Ｏｕｔ（ｎ）のみがハイレベルになることをデコードし、冗長ロウに対応する置換先アドレスＲ＿ＸＡＤＤ＜０：１６＞を出力する。また、第二パルス生成回路（１）２１５からの出力ＣＫ（１）はハイレベルとなる。ＣＫ（１）のハイレベルの期間（パルス幅）は、遅延回路２１４１の遅延時間に相当する。

ＣＫ（１）の立ち上がりエッジのタイミングで置換アドレスＲ＿ＸＡＤＤ＜０：１６＞と、ハイレベルのＨｉｔとが、ラッチ回路２２０とラッチ回路２２１に、それぞれラッチされる。すると、ラッチ回路２２１の出力ＲｅｄＨｉｔ（１）がハイレベルになる。これにより、アドレス選択回路（１）２２３は、ラッチ回路２２０の出力（Ｒ＿ＸＡＤＤ＜０：１６＞をラッチした信号）を選択し、Ｉ＿ＸＡＤＤ（１）＜０：１６＞としてロウデコーダ（１）２３_２に出力する。

次に、ＡＣＴ（０）がローレベルになると、インバータ２３２により、ＲＳＴ（０）がハイレベルになり、アドレス選択回路（０）２２２の入力に出力が接続されたラッチ回路２１６、２１７、２１８はリセットされる。

なお、図８には示されていないが、ＡＣＴ（１）がローレベルになると、インバータ２３６により、ＲＳＴ（１）がハイレベルになり、アドレス選択回路（１）２２３の入力に出力が接続されたラッチ回路２１９、２２０、２２１はリセットされる。また、第一パルス生成回路（１）２３３からの信号Ｅｎが、一定期間のハイレベルが終了してローレベルとなると、比較回路（０）２０７〜比較回路（ｎ）２１０の出力Ｏｕｔ（０）〜Ｏｕｔ（ｎ）はローレベルになる。

＜動作例２＞
図９は、実施形態の動作波形の一例を例示する図（ＲｅｄＨｉｔ（０）＝０、ＲｅｄＨｉｔ（１）＝１）である。以下では、バンク０のアクティブコマンドＡＣＴ（０）の活性化でＨｉｔが活性化せず、その後、バンク１のアクティブコマンドＡＣＴ（１）が立ち上がり、Ｈｉｔが活性した場合について、図９、図３を参照して説明する。

ＡＣＴ（０）、ＡＣＴ（１）がともにローレベルの状態から、ＡＣＴ（０）がハイレベルになると、インバータ２３２により、ＲＳＴ（０）がローレベルになる。また、バンク選択回路２３５により、ＡＣＴ（０）’はハイレベルになる。一方、ＡＣＴ（１）’はローレベルのままである。また、第一パルス生成回路（１）２３３から、信号Ｅｎとして、一定期間（Ｗｉｄｔｈ）のパルス幅のハイパルスが出力される。

ＡＣＴ（０）がハイレベルになるのと同時に、ロウアドレスＸＡＤＤ＜０：１６＞が供給され、信号Ｅｎの立ち上がりエッジでラッチ回路２１１にラッチされる。

ラッチ回路２１１でラッチされたＰ＿ＸＡＤＤ＜０：１６＞は、信号Ｅｎ’の立ち上がりエッジで、ラッチ回路２１６とラッチ回路２１９にそれぞれラッチされる。

また、ラッチ回路２１１でラッチされたＰ＿ＸＡＤＤ＜０：１６＞は、比較回路（０）２０７〜比較回路（ｎ）２１０に供給される。信号Ｅｎがハイレベルのとき、各比較回路２０７〜２１０は活性化され（比較動作可能）、各ヒューズセット（０）２０１〜ヒューズセット（ｎ）２０４が記憶している、不良ロウアドレスと比較される。

ここで、各比較回路において、Ｐ＿ＸＡＤＤ＜０：１６＞とヒューズセットが記憶している不良ロウアドレスとが一致しなかったとする。すると、比較回路（０）２０７〜比較回路（ｎ）２１０から出力されるＯｕｔ（０）〜Ｏｕｔ（ｎ）がそれぞれローレベルのままであり、ＯＲ回路２１３を介し、信号Ｈｉｔもローレベルのままである。また、第二パルス生成回路（０）２１４の出力ＣＫ（０）はローレベルのままである。よって、Ｒ＿ＸＡＤＤ＜０：１６＞と、Ｈｉｔとは、それぞれ、ラッチ回路２１７とラッチ回路２１８にラッチされない。したがって、ラッチ回路２１８の出力ＲｅｄＨｉｔ（０）は、以前のレベルを保持し、ここでは、ローレベルを保持する。これにより、アドレス選択回路２２２は、ラッチ回路２１６の出力（Ｐ＿ＸＡＤＤ＜０：１６＞をラッチした信号）を選択し、Ｉ＿ＸＡＤＤ（０）＜０：１６＞としてロウデコーダ（０）２３_１に出力する。

その後、ＡＣＴ（１）がハイレベルになると、インバータ２３６により、ＲＳＴ（１）がローレベルになる。また、バンク選択回路２３５により、ＡＣＴ（１）’がハイレベルになり、ＡＣＴ（０）’がローレベルになる。また、第一パルス生成回路（１）２３３により、信号Ｅｎが一定期間ハイレベルになる。

ＡＣＴ（１）がハイレベルになるのと同時に、ロウアドレスＸＡＤＤ＜０：１６＞が供給され、信号Ｅｎの立ち上がりエッジでラッチ回路２１１にラッチされる。ラッチされたＰ＿ＸＡＤＤ＜０：１６＞は、信号Ｅｎ’の立ち上がりエッジでラッチ回路２１６、２１９にラッチされる。また、ラッチ回路２１１でラッチされたＰ＿ＸＡＤＤ＜０：１６＞は比較回路（０）２０７〜比較回路（ｎ）２１０に供給される。信号Ｅｎがハイレベルのとき、各比較回路２０７〜２１０は活性化され（比較動作可能）、各ヒューズセット（０）２０１〜ヒューズセット（ｎ）２０４が記憶している不良ロウアドレスと比較される。

ここで、比較回路（ｎ）２１０において、Ｐ＿ＸＡＤＤ＜０：１６＞とヒューズセット（ｎ）２０４が記憶している不良ロウアドレスとが一致したとする。すると、比較回路（ｎ）２１０の出力信号Ｏｕｔ（ｎ）がハイレベルになり、ＯＲ回路２１３を介し、Ｈｉｔがハイレベルになる。ここで、置換先アドレス生成回路２１２が、Ｏｕｔ（ｎ）のみがハイレベルになることをデコードし、デコード結果として置換先ロウアドレスＲ＿ＸＡＤＤ＜０：１６＞を出力する。

また、ハイレベルのＡＣＴ（１）’を受ける第二パルス生成回路（１）２１５は、Ｈｉｔの立ち上がりに応答して、ハイパルスＣＫ（１）を出力する。ＣＫ（１）の立ち上がりエッジで、Ｒ＿ＸＡＤＤ＜０：１６＞と、ハイレベルのＨｉｔとが、ラッチ回路２２０とラッチ回路２２１にそれぞれラッチされる。すると、ラッチ回路２１１の出力ＲｅｄＨｉｔ（１）がハイレベルになる。これにより、アドレス選択回路２２３は、ラッチ回路２２０の出力（Ｒ＿ＸＡＤＤ＜０：１６＞をラッチした信号）を選択し、Ｉ＿ＸＡＤＤ（１）＜０：１６＞としてロウデコーダ（１）２３_２に出力する。

次に、ＡＣＴ（０）がローレベルになると、インバータ２３２により、ＲＳＴ（０）がハイレベルになり、アドレス選択回路（０）２２２の入力に出力が接続されたラッチ回路２１６、２１７、２１８はリセットされる。

なお、図９には示されていないが、ＡＣＴ（１）がローレベルになると、インバータ２３６により、ＲＳＴ（１）がハイレベルになり、アドレス選択回路（１）２２３の入力に出力が接続されたラッチ回路２１９、２２０、２２１はリセットされる。また、第一パルス生成回路（１）２３３からの信号Ｅｎが、一定期間のハイレベルが終了してローレベルとなると、比較回路（０）２０７〜比較回路（ｎ）２１０の出力Ｏｕｔ（０）〜Ｏｕｔ（ｎ）はローレベルになる。

＜動作例３＞
図１０は、実施形態の動作波形の一例を例示する図（ＲｅｄＨｉｔ（０）＝１、ＲｅｄＨｉｔ（１）＝０）である。以下では、ＡＣＴ（０）が立ち上がり、Ｈｉｔが活性し、その後、ＡＣＴ（１）が立ち上がり、Ｈｉｔが非活性の場合について、図１０、図３を参照して説明する。

ＡＣＴ（０）、ＡＣＴ（１）がともにローレベルの状態から、ＡＣＴ（０）がハイレベルになると、インバータ２３２によって、ＲＳＴ（０）がローレベルになる。また、ＡＣＴ（０）がハイレベルになると、バンク選択回路２３５により、ＡＣＴ（０）’がハイレベルになる。一方、ＡＣＴ（１）’はローレベルのままである。また、第一パルス生成回路（１）から、一定期間のパルス幅（Ｗｉｄｔｈ）のハイパルスの信号Ｅｎが出力される。

ＡＣＴ（０）がハイレベルになるのと同時に、ロウアドレスＸＡＤＤ＜０：１６＞が供給され、信号Ｅｎの立ち上がりエッジでラッチ回路２１１（図３参照）にラッチされる。

ラッチ回路２１１にラッチされたＰ＿ＸＡＤＤ＜０：１６＞は、信号Ｅｎ’（信号Ｅｎを遅延回路２３４で遅延させた信号）で、再び、ラッチ回路２１６とラッチ回路２１９でラッチされる。

また、ラッチ回路２１１にラッチされたＰ＿ＸＡＤＤ＜０：１６＞は、各比較回路２０７〜２１０に供給される。信号Ｅｎがハイレベルのとき、各比較回路２０７〜２１０は活性化され（比較動作可能）、ヒューズセット（０）２０１〜ヒューズセット（ｎ）２０４の各々が記憶している不良ロウアドレスと比較される。

ここで、比較回路（０）２０７において、Ｐ＿ＸＡＤＤ＜０：１６＞とヒューズセット（０）２０１が記憶している不良ロウアドレスとが一致したとする。すると、Ｏｕｔ（０）がハイレベルになり、ＯＲ回路２１３を介して信号Ｈｉｔもハイレベルになる。置換先アドレス生成回路２１２は比較回路（０）２０７〜比較回路（ｎ）２１０の出力Ｏｕｔ（０）〜Ｏｕｔ（ｎ）の内Ｏｕｔ（０）のみがハイレベルであることをデコードし、冗長ロウに対応する置換先ロウアドレスＲ＿ＸＡＤＤ＜０：１６＞を出力する。

また、ＡＣＴ（０）’がハイレベルのときＨｉｔの立ち上がりに応答し、第二パルス生成回路（０）２１４により、ＣＫ（０）にハイパルスが出力される。ＣＫ（０）の立ち上がりエッジのタイミングで、Ｒ＿ＸＡＤＤ＜０：１６＞と、ハイレベルのＨｉｔがラッチ回路２１７、２１８にそれぞれラッチされる。この場合、ＲｅｄＨｉｔ（０）がハイレベルになる。これにより、アドレス選択回路２２２は、ラッチ回路２１７の出力（Ｒ＿ＸＡＤＤ＜０：１６＞をラッチした信号）を選択し、Ｉ＿ＸＡＤＤ（０）＜０：１６＞として、ロウデコーダ（０）２３_１に出力する。

その後、ＡＣＴ（１）がハイレベルになると、インバータ２３６により、ＲＳＴ（１）がローレベルになる。また、バンク選択回路２３５はＡＣＴ（１）’をハイレベルとし、ＡＣＴ（０）’をローレベルとする。また、第一パルス生成回路（１）２３３から、一定期間のパルス幅（Ｗｉｄｔｈ）のハイパルスの信号Ｅｎが出力される。

ＡＣＴ（１）がハイレベルになるのと同時に、ロウアドレスＸＡＤＤ＜０：１６＞が供給されて、信号Ｅｎの立ち上がりのタイミングでラッチ回路２１１にラッチされる。ラッチ回路２１１の出力信号Ｐ＿ＸＡＤＤ＜０：１６＞は、信号Ｅｎ’（信号Ｅｎを遅延回路２３４で遅延させた信号）で、再び、ラッチ回路２１６、２２０にラッチされる。

ラッチ回路２１１の出力信号Ｐ＿ＸＡＤＤ＜０：１６＞は、比較回路（０）２０７〜比較回路（ｎ）２１０に供給される。信号Ｅｎがハイレベルのとき、各比較回路２０７〜２１０は活性化され（比較動作可能）、各ヒューズセット（０）２０１〜ヒューズセット（ｎ）２０４が記憶している不良ロウアドレスと比較される。

ここで、各比較回路において、Ｐ＿ＸＡＤＤ＜０：１６＞とヒューズセットが記憶している不良ロウアドレスとが一致しなかったとする。すると、比較回路（０）２０７〜比較回路（ｎ）２１０から出力されるＯｕｔ（０）〜Ｏｕｔ（ｎ）がそれぞれローレベルのままであり、ＯＲ回路２１３を介し、Ｈｉｔもローレベルのままである。第二パルス生成回路（１）２１５の出力ＣＫ（１）はローレベルのままである。よって、Ｒ＿ＸＡＤＤ＜０：１６＞と、ローレベルのＨｉｔは、ラッチ回路２２０とラッチ回路２２１にそれぞれラッチされない。したがって、ラッチ回路２２１の出力ＲｅｄＨｉｔ（１）は以前のレベルを保持し、ここではローレベルを保持する。これにより、アドレス選択回路２２３は、ラッチ回路２１９の出力（Ｐ＿ＸＡＤＤ＜０：１６＞をラッチした信号）を選択し、Ｉ＿ＸＡＤＤ（１）＜０：１６＞としてロウデコーダ（１）２３_２に出力する。

次に、ＡＣＴ（０）がローレベルになると、インバータ２３２により、ＲＳＴ（０）がハイレベルになり、アドレス選択回路（０）２２２の入力に出力が接続されたラッチ回路２１６、２１７、２１８はリセットされる。

なお、図９には示されていないが、ＡＣＴ（１）がローレベルになると、インバータ２３６により、ＲＳＴ（１）がハイレベルになり、アドレス選択回路（１）２２３の入力に出力が接続されたラッチ回路２１９、２２０、２２１はリセットされる。また、第一パルス生成回路（１）２３３からの信号Ｅｎが、一定期間のハイレベルが終了してローレベルとなると、比較回路（０）２０７〜比較回路（ｎ）２１０の出力Ｏｕｔ（０）〜Ｏｕｔ（ｎ）はローレベルになる。

＜動作例４＞
図１１は、実施形態の動作波形の一例を例示する図（ＲｅｄＨｉｔ（０）＝０、ＲｅｄＨｉｔ（１）＝０）である。以下では、バンク０のアクティブコマンドＡＣＴ（０）の活性化でＨｉｔが活性化せず、その後、バンク１のアクティブコマンドＡＣＴ（１）が立ち上がり、Ｈｉｔが活性しない場合について図１１、図３を参照して説明する。

ＡＣＴ（０）、ＡＣＴ（１）がともにローレベルの状態から、ＡＣＴ（０）がハイレベルになると、インバータ２３２（図３）により、ＲＳＴ（０）がローレベルになる。また、バンク選択回路２３５により、ＡＣＴ（０）’がハイレベルになる。一方、ＡＣＴ（１）’はローレベルのままである。また、第一パルス生成回路（１）から、一定期間のパルス幅（Ｗｉｄｔｈ）のハイパルスの信号Ｅｎが出力される。

ＡＣＴ（０）がハイレベルになるのと同時に、ロウアドレスＸＡＤＤ＜０：１６＞が供給され、信号Ｅｎの立ち上がりエッジでラッチ回路２１１にラッチされる。ラッチ回路２１１でラッチされたＰ＿ＸＡＤＤ＜０：１６＞は、信号Ｅｎ’（信号Ｅｎを遅延回路２３４で遅延させた信号）の立ち上がりエッジでラッチ回路２１６、２１９にラッチされる。また、ラッチ回路２１１でラッチされたＰ＿ＸＡＤＤ＜０：１６＞は比較回路（０）２０７〜比較回路（ｎ）２１０に供給される。信号Ｅｎがハイレベルのとき、各比較回路２０７〜２１０は活性化され（比較動作可能）、各ヒューズセット（０）２０１〜ヒューズセット（ｎ）２０４が記憶している、不良ロウアドレスと比較される。

ここで、各比較回路において、Ｐ＿ＸＡＤＤ＜０：１６＞と、ヒューズセットが記憶している不良ロウアドレスとが一致しなかったとする。すると、比較回路（０）２０７〜比較回路（ｎ）２１０から出力されるＯｕｔ（０）〜Ｏｕｔ（ｎ）はいずれもそれぞれローレベルのままであり、ＯＲ回路２１３の出力Ｈｉｔもローレベルのままである。また第二パルス生成回路（０）２１４の出力ＣＫ（０）はローレベルのままである。

よって、Ｒ＿ＸＡＤＤ＜０：１６＞と、ローレベルのＨｉｔはラッチ回路２１７、２１８によってそれぞれラッチされることはない。ラッチ回路２１８の出力ＲｅｄＨｉｔ（０）は以前のレベルを保持し、ここではローレベルを保持する。これにより、アドレス選択回路２２２は、ラッチ回路２１６の出力（Ｐ＿ＸＡＤＤ＜０：１６＞をラッチした信号）を選択し、Ｉ＿ＸＡＤＤ（０）＜０：１６＞としてロウデコーダ（０）２３_１に出力する。

その後、ＡＣＴ（１）がハイレベルになると、インバータ２３６により、ＲＳＴ（１）がローレベルになる。また、バンク選択回路２３５はＡＣＴ（１）’をハイレベルとし、ＡＣＴ（０）’をローレベルとする。また、第一パルス生成回路（１）から、一定期間のパルス幅（Ｗｉｄｔｈ）のハイパルスの信号Ｅｎが出力される。

ＡＣＴ（１）がハイレベルになるのと同時に、ロウアドレスＸＡＤＤ＜０：１６＞が供給されて、信号Ｅｎの立ち上がりのタイミングでラッチ回路２１１にラッチされる。ラッチ回路２１１の出力信号Ｐ＿ＸＡＤＤ＜０：１６＞は、信号Ｅｎ’でラッチ回路２１６、２２０にラッチされる。ラッチ回路２１１の出力信号Ｐ＿ＸＡＤＤ＜０：１６＞は、比較回路（０）２０７〜比較回路（ｎ）２１０に供給される。信号Ｅｎがハイレベルのとき、各比較回路２０７〜２１０は活性化され（比較動作可能）、各ヒューズセット（０）２０１〜ヒューズセット（ｎ）２０４が記憶している不良ロウアドレスと比較される。

ここで、各比較回路において、Ｐ＿ＸＡＤＤ＜０：１６＞とヒューズセットが記憶している不良ロウアドレスとが一致しなかったとする。すると、比較回路（０）２０７〜比較回路（ｎ）２１０から出力されるＯｕｔ（０）〜Ｏｕｔ（ｎ）がそれぞれローレベルのままであり、ＯＲ回路２１３を介し、Ｈｉｔもローレベルのままである。第二パルス生成回路（１）２１５の出力ＣＫ（１）はローレベルのままである。

よって、Ｒ＿ＸＡＤＤ＜０：１６＞、ローレベルのＨｉｔはラッチ回路２２０、２２１にそれぞれラッチされない。すると、ラッチ回路２２１の出力ＲｅｄＨｉｔ（１）は以前のレベルを保持し、ここではローレベルを保持する。これにより、アドレス選択回路２２２は、ラッチ回路２１９の出力（Ｐ＿ＸＡＤＤ＜０：１６＞をラッチした信号）を選択し、Ｉ＿ＸＡＤＤ（１）＜０：１６＞としてロウデコーダ（１）２３_２に出力する。

次に、ＡＣＴ（０）がローレベルになると、インバータ２３２により、ＲＳＴ（０）がハイレベルになり、アドレス選択回路（０）２２２の入力に出力が接続されたラッチ回路２１６、２１７、２１８はリセットされる。

なお、図９には示されていないが、ＡＣＴ（１）がローレベルになると、インバータ２３６により、ＲＳＴ（１）がハイレベルになり、アドレス選択回路（１）２２３の入力に出力が接続されたラッチ回路２１９、２２０、２２１はリセットされる。また、第一パルス生成回路（１）２３３からの信号Ｅｎが、一定期間のハイレベルが終了してローレベルとなると、比較回路（０）２０７〜比較回路（ｎ）２１０の出力Ｏｕｔ（０）〜Ｏｕｔ（ｎ）はローレベルになる。

上記実施形態によれば、比較回路の比較結果から生成されるヒット信号を適正にラッチすることを可能とし、不良メモリセルのアドレスが確実に救済することができる。

なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ 半導体装置（ＤＲＡＭ）
２１_１ バンク（０）（Ｌ）
２１_２ バンク（０）（Ｕ）
２２_１ バンク（１）（Ｌ）
２２_２ バンク（１）（Ｕ）
２３_１ ロウデコーダ（０）
２３_２ ロウデコーダ（１）
２４ ロウ制御回路（０−１）
２５_１ ロウヒューズ回路（０−１）（Ｌ）
２５_２ ロウヒューズ回路（０−１）（Ｕ）
２６_１ カラムデコーダ（０）（Ｌ）
２６_２ カラムデコーダ（０）（Ｕ）
２６_３ カラムデコーダ（１）（Ｌ）
２６_４ カラムデコーダ（１）（Ｕ）
２７_１ カラム制御回路（０−１）（Ｌ）
２７_２ カラム制御回路（０−１）（Ｕ）
２８_１ カラムヒューズ回路（０−１）（Ｌ）
２８_２ カラムヒューズ回路（０−１）（Ｕ）
１００ メモリセルアレイ
１０１ クロックジェネレータ
１０２ コマンドデコーダ
１０３ モードレジスタ
１０４ コントローラ
１０５ ロウアドレスバッファ
１０６ リフレッシュカウンタ
１０７ カラムアドレスバッファ
１０８ データコントローラ
１０９ リードライトアンプ部
１１０ データラッチ
１１１ 入出力バッファ
２０１〜２０４ ヒューズセット
２０７〜２１０ 比較回路
２１１、２１６〜２２１ ラッチ回路
２１２ 置換先アドレス生成回路
２１３ ＯＲ回路
２１４ 第二パルス生成回路（０）
２１５ 第二パルス生成回路（１）
２２２ アドレス選択回路（０）
２２３ アドレス選択回路（１）
２３１ ＯＲ回路
２３３ 第一パルス生成回路（１）
２３４ 遅延回路
２３２、２３６ インバータ
２３５ バンク選択回路
２４１、２５１ パルス生成回路
２４２、２５２ 遅延回路
２４３、２５３ ＡＮＤ回路
２４４、２４５、２５４、２５５ 論理回路（ＮＡＮＤ回路）
２４６、２５６ インバータ
２０７１〜２０７４ ラッチ回路
２０７５〜２０７８ ＥＸＯＲ回路
２０７９ ＡＮＤ回路
２１４１ 遅延回路
２１４２ ＡＮＤ回路
２１４３ ＡＮＤ回路

Claims (15)

1. 各々が不揮発的に信号を記憶することができる複数のヒューズセットと、
   入力された信号と、前記複数のヒューズセットから読み出された複数の信号の各々とを比較し、出力信号を出力する比較回路と、
   前記比較回路の前記出力信号が、前記入力された信号と前記複数のヒューズセットから読み出された複数の信号の一つとが一致したことを示したとき、パルス信号を出力する制御回路と、
   前記出力信号を前記パルス信号に基づく信号でラッチするラッチ回路と、を備えることを特徴とする半導体装置。
2. 前記制御回路が、前記比較回路における前記入力された信号と、前記複数のヒューズセットから読み出された複数の信号との比較結果を入力し、複数の前記比較結果の少なくとも一つが一致したことを示すときに、前記出力信号を活性化させる論理和回路と、
   前記出力信号の活性化に応答して、前記パルス信号を生成するパルス生成回路と、
   を備えた、ことを特徴とする請求項１記載の半導体装置。
3. 前記制御回路が、前記比較回路における前記入力された信号と前記複数のヒューズセットから読み出された複数の信号との比較結果を入力し、複数の前記比較結果の少なくとも一つが一致したことを示すときに、前記出力信号を活性化させる論理和回路と、
   前記出力信号の活性化に応答して前記パルス信号を生成する第１のパルス生成回路と、
   前記出力信号の活性化に応答して第２のパルス信号を生成する第２のパルス生成回路と、
   前記出力信号を、前記第２のパルス信号に基づく信号でラッチする第２のラッチ回路と、
   前記第１のパルス生成回路及び前記第２のパルス生成回路のいずれかを活性させる選択回路と、
   をさらに備えた、ことを特徴とする請求項１記載の半導体装置。
4. 前記論理和回路は、前記比較回路における複数の前記比較結果をワイヤードＯＲ接続して構成される、ことを特徴とする請求項２又は３記載の半導体装置。
5. 前記論理和回路は、論理ゲート回路である、ことを特徴とする請求項２又は３記載の半導体装置。
6. 前記入力された信号がアドレス信号であり、
   前記比較回路での複数の前記比較結果を受け、置換先のアドレス信号を出力する置換先アドレス生成回路と、
   前記置換先アドレス生成回路の出力を、前記パルス信号でラッチする第３のラッチ回路と、
   をさらに備えた、ことを特徴とする請求項１又は２記載の半導体装置。
7. 前記入力信号がロウアドレス信号であり、
   前記比較回路での複数の前記比較結果を受け、置換先のロウアドレス信号を出力する置換先アドレス生成回路と、
   前記置換先アドレス生成回路の出力を、前記パルス信号でラッチする第３のラッチ回路と、
   をさらに備えた、ことを特徴とする請求項１又は２記載の半導体装置。
8. 前記選択回路は、第１、第２のバンクをそれぞれ活性化する第１、第２のアクティブ信号を受け、第１、第２の制御信号をそれぞれ生成し、
   前記第１、第２のパルス生成回路は、それぞれ、前記第１、第２の制御信号を受け、前記第１、第２の制御信号がそれぞれ活性状態のとき、前記出力信号の非活性から活性状態への遷移に応答して、所定パルス幅のパルス信号を生成する、ことを特徴とする請求項３記載の半導体装置。
9. 前記複数のヒューズセットは、第１の場所と第２の場所の間に順番に配置され、
   前記複数の比較回路は、前記第１の場所と第２の場所の間に順番に配置され、前記複数のヒューズセットにそれぞれ接続され、
   前記制御回路は、前記第１の場所と第２の場所の中間に配置され、
   前記ラッチ回路は、前記第１の場所と前記第２の場所の中間の場所に配置される、ことを特徴とする請求項１記載の半導体装置。
10. 前記制御回路が、前記比較回路における前記入力されたアドレス信号と、前記複数のヒューズセットから読み出された複数の信号との比較結果を入力し、前記比較回路の少なくとも一つが一致したことを示すとき、前記出力信号を活性化させる論理和回路と、
    前記論理和回路の出力信号の活性化に応答して前記パルス信号を生成する第１のパルス生成回路と、
    前記論理和回路の前記出力信号の活性化に応答して第２のパルス信号を生成する第２のパルス生成回路と、
    前記出力信号を、前記第２のパルス信号に基づく信号でラッチする第２のラッチ回路と、
    前記第１、第２のバンクの活性化をそれぞれ制御する第１、第２のアクティブ信号を受け、第１、第２の制御信号をそれぞれ生成するバンク選択回路と、
    を備え、
    前記第１、第２のパルス生成回路は、それぞれ、前記第１、第２の制御信号を受け、前記第１、第２の制御信号がそれぞれ活性状態のとき、前記出力信号の非活性から活性状態への遷移に応答して、所定パルス幅のパルス信号を生成し、
    さらに、
    前記比較回路での複数の比較結果を受け、置換先のアドレス信号を出力する置換先アドレス生成回路と、
    前記置換先アドレス生成回路から出力される置換先のアドレス信号を、前記第１のパルス生成回路からの前記パルス信号でラッチする第３のラッチ回路と、
    前記置換先アドレス生成回路から出力される置換先のアドレス信号を、前記第２のパルス生成回路からの前記第２のパルス信号でラッチする第４のラッチ回路と、
    前記入力されたアドレス信号と、前記第３のラッチ回路でラッチされた前記置換先のアドレス信号とを入力し、該２つのアドレス信号の一方を、前記ラッチ回路の出力に基づき選択して出力する第１のアドレス選択回路と、
    前記入力されたアドレス信号と、前記第４のラッチ回路でラッチされた前記置換先のアドレス信号とを入力し、該２つのアドレス信号の一方を、前記第２ラッチ回路の出力に基づき選択して出力する第２のアドレス選択回路と、
    を備え、
    前記第１、第２のアドレス選択回路の出力をそれぞれ受ける第１、第２のバンクのロウデコーダをさらに備えた、ことを特徴とする請求項１記載の半導体装置。
11. 前記第１、第２のバンクをそれぞれ活性化する第１、第２のアクティブ信号のうちの少なくとも一方が活性化したときに第３のパルス信号を生成する第３のパルス生成回路を備え、
    前記入力されたアドレス信号を、前記第３のパルス信号でラッチする第５のラッチ回路と、
    前記第５のラッチ回路の出力を、前記第３のパルス信号を予め定められた所定時間遅延させた信号でラッチする第６、第７のラッチ回路と、
    を備え、
    前記第６、第７のラッチ回路の出力が、それぞれ、前記第１、第２のアドレス選択回路に、前記入力されたアドレス信号として、入力される、ことを特徴とする請求項１０記載の半導体装置。
12. 前記第１、第２のアクティブ信号が非活性のとき、それぞれ活性となる第１、第２のリセット信号を生成する回路を備え、
    前記ラッチ回路、前記第３のラッチ回路、及び、前記第６のラッチ回路は、前記第１のリセット信号が活性状態のときに、共通にリセットされ、
    前記第２のラッチ回路、前記第４のラッチ回路、及び、前記第７のラッチ回路は、前記第２のリセット信号が活性状態のときに、共通にリセットされる、ことを特徴とする請求項１１記載の半導体装置。
13. 前記第３のパルス生成回路から出力される前記第３のパルス信号が非活性のとき、前記比較回路の出力は非活性に設定される、ことを特徴とする請求項１１記載の半導体装置。
14. 前記バンク選択回路が、
    前記第２のアクティブ信号が非活性化のときに、前記第１のアクティブ信号が活性化すると、前記第１の制御信号を活性化させ、
    前記第１のアクティブ信号が活性状態にあるときに前記第２のアクティブ信号が活性化されるか、又は、前記第１のアクティブ信号が非活性となると、前記第１の制御信号を非活性とし、
    前記第１のアクティブ信号が非活性化のときに、前記第２のアクティブ信号が活性化すると前記第２の制御信号を活性化させ、
    前記第２のアクティブ信号が活性状態にあるときに前記第１のアクティブ信号が活性化されるか、又は、前記第２のアクティブ信号が非活性となると、前記第２の制御信号を非活性とする回路を備えた、ことを特徴とする請求項１０記載の半導体装置。
15. 前記バンク選択回路が、
    前記第１のアクティブ信号の活性化に応答して所定期間活性化した信号を生成する第１の回路と、
    第２のアクティブ信号の活性化に応答して所定期間活性化した信号を生成する第２の回路と、
    第１、第２の論理ゲートの各一方の出力を各他方の入力の一つに襷掛け接続してなる第１のフリップフロップと、
    第３、第４の論理ゲートの各一方の出力を各他方の入力の一つに襷掛け接続してなる第２のフリップフロップと、
    前記第１の論理ゲートの出力を反転する第１のインバータと、
    前記第１の論理ゲートの出力を反転する第２のインバータと、
    を備え、
    前記第１の論理ゲートは、３入力とされ、襷掛け接続で入力される前記第２の論理ゲートの出力のほか、前記第１のアクティブ信号と前記第２の回路の出力を入力とし、
    前記第２の論理ゲートは、２入力とされ、襷掛け接続で入力される前記第１の論理ゲートの出力と、前記第１の回路の出力を入力とし、
    前記第３の論理ゲートは、３入力とされ、襷掛け接続で入力される前記第４の論理ゲートの出力のほか、前記第２のアクティブ信号と、前記第１の回路の出力を入力とし、
    前記第４の論理ゲートは、２入力とされ、襷掛け接続で入力される前記第３の論理ゲートの出力のほか、前記第２の回路の出力を入力とし、
    前記第１、第２のインバータの出力信号を、それぞれ、前記第１、第２の制御信号として出力する、ことを特徴とする請求項１０記載の半導体装置。

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