JP2002313080A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002313080A
JP2002313080A JP2001115457A JP2001115457A JP2002313080A JP 2002313080 A JP2002313080 A JP 2002313080A JP 2001115457 A JP2001115457 A JP 2001115457A JP 2001115457 A JP2001115457 A JP 2001115457A JP 2002313080 A JP2002313080 A JP 2002313080A
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JP
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circuit
signal
refresh
selection
semiconductor memory
Prior art date
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Withdrawn
Application number
JP2001115457A
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Yoshiyuki Shimizu
禎之 清水
Masaki Tsukide
正樹 築出
Minoru Senda
稔 千田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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Abstract

(57)【要約】 【課題】 本発明の半導体記憶装置は、電源投入時のリ
フレッシュクロックの不安定な期間において、かかる期
間リフレッシュ実行回路の誤動作を防止すべくリフレッ
シュクロックを停止することを目的としている。 【解決手段】 本発明の半導体記憶装置は、リフレッシ
ュクロックを生成するためのリフレッシュタイマ回路
と、リフレッシュクロックが有する周期に基いて複数の
メモリセルの一部ずつを対象に順次リフレッシュ動作を
実行するためのリフレッシュ実行回路と、リフレッシュ
タイマ回路とリフレッシュ実行回路との間にリフレッシ
ュクロックの周期が不安定となり易い所定期間におい
て、リフレッシュタイマ回路からリフレッシュ実行回路
に対するリフレッシュクロックの伝達を停止するための
リフレッシュ制御回路とを備えることにより、リフレッ
シュ実行回路の誤動作を防止することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には完全ヒドゥンリフレッシュ機能
付きＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）のリフレッシュ制御回路の回路
構成に関する。
【０００２】
【従来の技術】完全ヒドゥンリフレッシュ機能付きＤＲ
ＡＭにおける記憶情報の保持は、メモリセル内に設けら
れたキャパシタに電荷を蓄積することによって行なわれ
る。
【０００３】したがって、リーク電流によって記憶情報
が破壊されないためには、定期的にいわゆるリフレッシ
ュ動作を行なう必要がある。リフレッシュ動作は、メモ
リセルの行ごとに設けられたワード線を順次選択し、選
択されたワード線上の全メモリセルについて、蓄積され
た微小信号を読み出して、増幅後に再書き込みを実行す
ることによって行なわれる。これにより、メモリセル内
の記憶ノードの電圧は、リーク電流などで低下していて
も初期の値に再生されることとなる。
【０００４】全てのワード線を順次選択し続けることに
よって、全メモリセルにおける記憶情報は再生され、チ
ップ全体として記憶情報が保持される。
【０００５】ここで、全てのメモリセルに対してデータ
が破壊されないことを保証できるリフレッシュ間隔の最
大値をｔｒｅｆｍｘとし、ｎをワード線の数とすると、
リーク電流などで記憶情報が破壊されないように各ワー
ド線間を等間隔なリフレッシュサイクルｔｃｒｆでリフ
レッシュ動作を行なうためには、ｔｃｒｆ≦ｔｒｅｆｍ
ｘ／ｎに設定することが必要である。
【０００６】図２１は、行デコーダに含まれる従来の内
部リフレッシュ制御を行なう行選択制御回路２０００の
ブロック構成を示す図である。
【０００７】行選択制御回路２０００は、リフレッシュ
タイマ回路１００と、リフレッシュアドレス生成回路２
００と、内部アドレス生成回路３００とを備える。
【０００８】リフレッシュタイマ回路１００は、リフレ
ッシュ動作の実行周期ｔｃｒｆを規定するためのリフレ
ッシュクロック信号ＲＣＬＫを生成する回路である。
【０００９】リフレッシュアドレス生成回路２００は、
リフレッシュクロック信号ＲＣＬＫを受けてリフレッシ
ュ動作時におけるリフレッシュアドレスを生成し、内部
アドレス生成回路３００に出力する回路である。リフレ
ッシュ動作時においては、リフレッシュクロック信号Ｒ
ＣＬＫに同期して、リフレッシュ用行アドレスのカウン
トアップ等を行なう。
【００１０】内部アドレス生成回路３００は、入力信号
である外部アドレスまたはリフレッシュアドレスのどち
らかを選択して内部アドレスを生成してメモリセルアレ
イの行アドレスを指定する。
【００１１】したがって、リフレッシュ動作を正常に実
行するためには、リフレッシュタイマ回路１００は、上
記リフレッシュサイクルに応じて定められる正確な周期
で、順次リフレッシュの対象となるワード線を指定する
ように、リフレッシュクロック信号ＲＣＬＫを所定の周
波数（周期）で発振しなければならない。
【００１２】
【発明が解決しようとする課題】しかしながら、通常リ
ングオシレータなどが使用されるリフレッシュタイマ回
路では、たとえば電源投入時には、電源が安定するまで
一定の時間がかかるため発振周期が不安定な状態となっ
ている。
【００１３】したがって、従来の内部リフレッシュ制御
の回路構成では、リフレッシュアドレス生成回路に、不
安定なリフレッシュクロック信号ＲＣＬＫが入力される
ことにより、リフレッシュアドレスが正しく生成されな
い等の誤動作を引き起こすおそれがあった。
【００１４】本発明は、電源投入時に代表される、リフ
レッシュクロックの状態が不安定である期間において、
内部リフレッシュ制御の誤動作を防ぐことを目的として
いる。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、行列状に配置される複数のメモリセルを有する、メ
モリセルアレイと、所定のリフレッシュ周期を有するリ
フレッシュクロックを生成するためのリフレッシュタイ
マ回路と、リフレッシュクロックが有する周期に基い
て、複数のメモリセルの一部ずつを対象に順次リフレッ
シュ動作を実行するためのリフレッシュ実行回路と、リ
フレッシュタイマ回路とリフレッシュ実行回路との間に
配置され、リフレッシュクロックの周期が不安定となり
易い所定期間において、リフレッシュタイマ回路からリ
フレッシュ実行回路に対するリフレッシュクロックの伝
達を停止するためのリフレッシュ制御回路とを備える。
【００１６】好ましくは、リフレッシュ実行回路は、リ
フレッシュクロックが有する周期に基いて、リフレッシ
ュ動作の対象を示すリフレッシュアドレスを更新するリ
フレッシュアドレス生成回路を含む。
【００１７】好ましくは、リフレッシュ制御回路は、リ
フレッシュタイマ回路の動作電源電圧が起動されてから
所定時間が経過するまでの期間を所定期間に設定する。
【００１８】特に、リフレッシュ制御回路は、起動時に
おいて、動作電源電圧が第１の閾値電圧を越えた場合に
活性化される第１の初期化制御信号を生成するための第
１のパワーオンリセット回路と、パワーオンリセット回
路からの第１の初期化制御信号を遅延するための遅延回
路と、遅延回路によって、遅延された第１の初期化制御
信号が活性化されるまでの間、前期リフレッシュクロッ
クの信号レベルを強制的に固定するための論理回路とを
含む。
【００１９】特に、半導体記憶装置は、起動時におい
て、回路状態が初期化される内部回路をさらに備え、内
部回路における回路状態の初期化は、第１のパワーオン
リセット回路からの第１の初期化制御信号に基いて実行
される。
【００２０】特に、半導体記憶装置は、起動時におい
て、動作電源電圧が、第２の閾値電圧を超えた場合に活
性化される第２の初期化制御信号を生成するための第２
のパワーオンリセット回路と、第２の初期化制御信号に
応答して、回路状態が初期化される内部回路とをさらに
備える。
【００２１】特に、第１および第２の閾値電圧はそれぞ
れ異なる。特に、遅延回路は、並列に配置された信号伝
播時間がそれぞれ異なる複数の信号経路と、第１の初期
化制御信号を複数の信号経路のうちの１つに伝達するた
めの選択回路とを有する。
【００２２】特に、選択回路は、第１の初期化制御信号
が伝達されるノードおよび複数の信号経路の間におい
て、選択的に形成される配線スイッチを有する。
【００２３】特に、選択回路は、外部から不揮発的に切
断可能なヒューズ素子を有し、選択回路は、ヒューズ素
子が切断されているかどうかに応じた信号レベルを有す
る選択信号を生成し、選択回路は、選択信号に応じて、
第１の初期化制御信号を複数の信号経路のうちの１つに
伝達するための信号伝達ゲートをさらに有する。
【００２４】特に、選択回路は、ヒューズ素子が切断さ
れているかどうかにかかわらず、テスト状態において、
外部から入力されるテスト信号に応じて、選択信号を生
成するテスト回路をさらに備える。
【００２５】特に、選択回路は、複数の電圧のうちの１
つと電気的に結合されるパッドを有し、選択回路は、パ
ッドと結合されている複数の電圧の１つに応じた信号レ
ベルを有する選択信号を生成し、選択回路は、選択信号
に応じて、第１の初期化制御信号を複数の信号経路のう
ちの１つに伝達するための信号伝達ゲートをさらに有す
る。
【００２６】特に、複数の電圧のうちの１つとパッドと
は、ワイヤボンディングによって結合される。
【００２７】特に、選択回路は、パッドが複数の電圧の
うちの１つと電気的に結合されているかどうかにかかわ
らず、テスト状態において、外部から入力されるテスト
信号に応じて、選択信号を生成するテスト回路をさらに
備える。
【００２８】特に、選択回路は、データを保持する書き
換え可能なメモリ回路を有し、選択回路は、メモリ回路
の保持されているデータを読み出すことにより、データ
に応じた信号レベルを有する選択信号を生成し、選択回
路は、選択信号に応じて、第１の初期化制御信号を複数
の信号経路のうちの１つに伝達するための信号伝達ゲー
トをさらに有する。
【００２９】特に、半導体記憶装置は、同一パッケージ
内に封入された複数のチップうちの１つのチップに搭載
され、選択回路は、複数のチップのうちの他の１つに形
成されるデータの書き換えが可能なメモリ回路が保持し
ているデータの入力により、データに応じた信号レベル
を有する選択信号を生成し、選択回路は、選択信号に応
じて、第１の初期化制御信号を複数の信号経路のうちの
１つに伝達するための信号伝達ゲートをさらに有する。
【００３０】好ましくは、リフレッシュ制御回路は、外
部から入力される所定の制御信号が所定の状態に設定さ
れたタイミングから所定時間が経過するまでの期間を所
定期間に設定する。
【００３１】特に、リフレッシュ制御回路は、所定の制
御信号が所定の状態になった場合に活性化されるタイミ
ング信号を生成するためのタイミング制御回路と、タイ
ミング制御回路からのタイミング信号を遅延するための
遅延回路と、遅延回路によって、遅延されたタイミング
信号が活性化されるまでの間、前期リフレッシュクロッ
クの信号レベルを強制的に固定するための論理回路とを
含む。
【００３２】特に、遅延回路は、並列に配置された信号
伝播時間がそれぞれ異なる複数の信号経路と、タイミン
グ信号を複数の信号経路のうちの１つに伝達するための
選択回路とを有する。
【００３３】特に、選択回路は、タイミング信号が伝達
されるノードおよび複数の信号経路の間において、選択
的に形成される配線スイッチを有する。
【００３４】特に、選択回路は、外部から不揮発的に切
断可能なヒューズ素子を有し、選択回路は、ヒューズ素
子が切断されているかどうかに応じた信号レベルを有す
る選択信号を生成し、選択回路は、選択信号に応じて、
タイミング信号を複数の信号経路のうちの１つに伝達す
るための信号伝達ゲートをさらに有する。
【００３５】特に、選択回路は、ヒューズ素子が切断さ
れているかどうかにかかわらず、テスト状態において、
外部から入力されるテスト信号に応じて、選択信号を生
成するテスト回路をさらに備える。
【００３６】特に、選択回路は、複数の電圧のうちの１
つと電気的に結合されるパッドを有し、選択回路は、パ
ッドと結合されている複数の電圧の１つに応じた信号レ
ベルを有する選択信号を生成し、選択回路は、選択信号
に応じて、タイミング信号を複数の信号経路のうちの１
つに伝達するための信号伝達ゲートをさらに有する。
【００３７】特に、複数の電圧のうちの１つとパッドと
は、ワイヤボンディングによって結合される。
【００３８】特に、選択回路は、パッドが複数の電圧の
うちの１つと電気的に結合されているかどうかにかかわ
らず、テスト状態において、外部から入力されるテスト
信号に応じて、選択信号を生成するテスト回路をさらに
備える。
【００３９】特に、選択回路は、データを保持する書き
換え可能なメモリ回路を有し、選択回路は、メモリ回路
の保持されているデータを読み出すことにより、データ
に応じた信号レベルを有する選択信号を生成し、選択回
路は、選択信号に応じて、タイミング信号を複数の信号
経路のうちの１つに伝達するための信号伝達ゲートをさ
らに有する。
【００４０】特に、半導体記憶装置は、同一パッケージ
内に封入された複数のチップうちの１つのチップに搭載
され、選択回路は、複数のチップのうちの他の１つに形
成されるデータの書き換えが可能なメモリ回路が保持し
ているデータの入力により、データに応じた信号レベル
を有する選択信号を生成し、選択回路は、選択信号に応
じて、タイミング信号を複数の信号経路のうちの１つに
伝達するための信号伝達ゲートをさらに有する。
【００４１】特に、所定の制御信号は、単一の信号であ
り、所定の制御信号は、半導体記憶装置の通常動作には
不使用である。
【００４２】特に、所定の制御信号半導体記憶装置の通
常動作に使用される複数の信号を含み、所定の状態は、
複数の信号のそれぞれの信号レベルの所定の組み合わせ
に相当する。
【００４３】特に、リフレッシュ制御回路は、所定の制
御信号が所定の状態を一定時間維持した場合に、所定期
間を開始する。
【００４４】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
【００４５】（実施の形態１）図１は、完全ヒドゥンリ
フレッシュ機能付きＤＲＡＭの全体構成１００００を示
す概略ブロック図である。
【００４６】図１を参照して、この完全ヒドゥンリフレ
ッシュ機能付きＤＲＡＭ１００００は、内部電源電位発
生回路１、コントロール回路２、行および列アドレスバ
ッファ３、行デコーダ４、列デコーダ５、メモリマット
６、行選択制御回路１０００、入力バッファ９および出
力バッファ１０を備え、メモリマット６はメモリセルア
レイ７およびセンスアンプ＋入出力制御回路８を含む。
【００４７】内部電源電位発生回路１は、外部電源電圧
ｅｘｔ．ＶＣＣおよびグラウンド電圧ＧＮＤを受け、内
部電源電位ＶＣＣＳおよびＶＢＬを生成する。
【００４８】コントロール回路２は、外部から与えられ
る信号／ＣＥ（チップイネーブル），／ＯＥ（アウトプ
ットイネーブル），／ＷＥ（ライトイネーブル），／Ｌ
Ｂ（ローアービットイネーブル），／ＵＢ（アッパーバ
イトイネーブル）に基づいて所定の動作モードを選択
し、内部状態検出回路１４を含む各回路に制御信号を出
力する。
【００４９】内部状態検出回路１４は、コントロール回
路２からの信号によりＤＲＡＭ全体が動作状態になった
ことたとえば初期化状態を検出して、リフレッシュ実行
可能信号ＲＥＦＡＣＴを含む制御信号を発生する回路で
ある。
【００５０】行および列アドレスバッファ３は、外部か
ら与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０
以上の整数である）に基づいて行アドレス信号ＲＡ０〜
ＲＡｉ（以下、外部アドレス信号と称する。）および列
アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号Ｒ
Ａ０〜ＲＡｉおよびＣＡ０〜ＣＡｉを行デコーダ４およ
び列デコーダ５に与える。
【００５１】メモリセルアレイ７は、行列状に配列さ
れ、それぞれが１ビットのデータを記憶する複数のメモ
リセルを含む。各メモリセルは行アドレスおよび列アド
レスによって決定される所定のアドレスに配置される。
【００５２】行デコーダ４は、行選択制御回路１０００
を含み行および列アドレスバッファ３から与えられる外
部アドレス信号ＲＡ０〜ＲＡｉおよびリフレッシュアド
レス信号に応答して、内部アドレスを生成し、メモリセ
ルアレイ７の行アドレスを指定する。列デコーダ５は、
行および列アドレスバッファ３から与えられた列アドレ
ス信号ＣＡ０〜ＣＡｉに応答して、メモリセルアレイ７
の列アドレスを指定する。センスアンプ＋入出力制御回
路８は、行デコーダ４および列デコーダ５によって指定
されたアドレスのメモリセルをデータ入出力線対ＩＯＰ
の一方端に接続する。データ入出力線対ＩＯＰの他方端
は、入力バッファ９および出力バッファ１０に接続され
る。
【００５３】入力バッファ９は、書込モード時に、コン
トロール回路２から与えられる制御信号に応答して、外
部から入力されたデータＤｊ（ただし、ｊは自然数であ
る）をデータ入出力線対ＩＯＰを介して選択されたメモ
リセルに与える。出力バッファ１０は、読出ノード時
に、コントロール回路２から与えられる制御信号に応答
して、選択されたメモリセルからの読出データＱｊを外
部に出力する。
【００５４】図２は、図１に示した完全ヒドゥンリフレ
ッシュ機能付きＤＲＡＭのメモリマット６の構成を示す
回路ブロック図である。
【００５５】図２を参照して、メモリセルアレイ７は、
行列状に配列された複数のメモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応して設け
られたビット線対ＢＬ，／ＢＬとを含む。各メモリセル
ＭＣは、アクセス用のＮチャネルＭＯＳトランジスタと
情報記憶用のキャパシタとを含む周知のものである。ワ
ード線ＷＬは、行デコーダ４の出力を伝達し、選択され
た行のメモリセルＭＣを活性化させる。ビット線対Ｂ
Ｌ，／ＢＬは、選択されたメモリセルＭＣとデータ信号
の入出力を行なう。
【００５６】センスアンプ＋入出力制御回路８は、デー
タ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）と、各列に対応し
て設けられた列選択ゲート１１、センスアンプ１２およ
びイコライザ１３とを含む。列選択ゲート１１は、ビッ
ト線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯと
の間に接続された１対のＮチャネルＭＯＳトランジスタ
を含む。各列選択ゲート１１の１対のＮチャネルＭＯＳ
トランジスタのゲートは、列選択線ＣＳＬを介して列デ
コーダ５に接続される。列デコーダ５において列選択線
ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると１
対のＮチャネルＭＯＳトランジスタが導通し、ビット線
対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結
合される。
【００５７】センスアンプ１２は、センスアンプ活性化
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微少電位差を内部電源電圧ＶＣＣＳ（＜ｅｘｔ．Ｖ
ＣＣ）に増幅する。イコライザ１３は、ビット線イコラ
イズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになっ
たことに応じて、ビット線対ＢＬ，／ＢＬの電位をビッ
ト線電位ＶＢＬ（＝ＶＣＣＳ／２）にイコライズする。
【００５８】図３は、本発明の実施の形態１のリフレッ
シュ制御回路４００を含む、行選択制御回路１０００の
一例を示す図である。
【００５９】行選択制御回路１０００は、完全ヒドゥン
リフレッシュ機能付きＤＲＡＭのリフレッシュが必要に
なった場合、リフレッシュアドレス信号を生成する。ま
た、外部アドレス信号ＲＡ０〜ＲＡｉまたはリフレッシ
ュアドレス信号のいずれかを選択して行アドレスを指定
する。
【００６０】行選択制御回路１０００は、リフレッシュ
タイマ回路１００と、リフレッシュアドレス生成回路２
００と、内部アドレス生成回路３００と、リフレッシュ
制御回路４００とを備える。
【００６１】図４は、リフレッシュタイマ回路１００を
示す図である。リフレッシュタイマ回路１００は、発振
回路であるリングオシレータ回路１１０を含む。
【００６２】リングオシレータ回路１１０は、環状に接
続されたインバータ１１１〜１１７から構成されてい
る。
【００６３】リフレッシュタイマ回路１００の出力信号
であるリフレッシュクロック信号ＲＣＬＫは、リングオ
シレータ回路１１０のインバータ１１３の出力ノードか
らインバータ１１８および１１９を介して出力される。
【００６４】再び図３を参照して、リフレッシュアドレ
ス生成回路２００は、リフレッシュクロック信号ＲＣＬ
Ｋを受けてリフレッシュ動作時におけるリフレッシュア
ドレスを生成し、内部アドレス生成回路３００に出力す
る。
【００６５】内部アドレス生成回路３００は、行および
列アドレスバッファ３およびリフレッシュアドレス生成
回路２００がそれぞれ生成する行アドレスを受けて、い
ずれか一方を選択して、内部アドレスを生成する。
【００６６】図３に示すように、内部アドレス生成回路
３００は、ラッチ回路３１０と、ＮＡＮＤ回路３２０
と、インバータ３２１と、セレクタ回路３３０とを備え
る。
【００６７】図５は、ラッチ回路３１０の回路構成を示
す図である。ラッチ回路３１０は、インバータ３１１〜
３１４と、ＮＡＮＤ回路３１５と、トランスミッション
ゲート３１６とを備える。
【００６８】トランスミッションゲート３１６は、ノー
ドＡ２とＡ４との間に接続される。トランスミッション
ゲート３１６は、ノードＡ１の信号レベルに応じて動作
する。
【００６９】ＮＡＮＤ回路３１５は、ノードＡ４に伝送
された信号とインバータ３１２によって出力されるノー
ドＡ３の反転信号とのＮＡＮＤ論理演算結果をノードＡ
５に出力する。
【００７０】インバータ３１１は、ノードＡ３に伝送さ
れた信号を反転してトランスミッションゲート３１６に
出力する。
【００７１】インバータ３１４は、ノードＡ５に伝送さ
れた信号を反転して出力ノードＡ６に出力する。
【００７２】インバータ３１３は、ノードＡ３に伝送さ
れた信号を反転してノードＡ３に出力する。
【００７３】ラッチ回路３１０の動作について説明す
る。再び図３を参照して、ラッチ回路３１０は、ノード
Ａ１に活性化信号であるリフレッシュクロック信号ＲＣ
ＬＫ、ノードＡ２に外部電源電圧ｅｘｔ．ＶＣＣ、ノー
ドＡ３にリセット信号ＲＳＴが入力される。
【００７４】活性化信号であるリフレッシュクロック信
号ＲＣＬＫが「Ｈ」レベルの場合、トランスミッション
ゲート３１６がオンとなる。これに応じて、外部電源電
圧ｅｘｔ．ＶＣＣ（「Ｈ」レベル）がノードＡ４に供給
されるためノードＡ４は、「Ｈ」レベルとなる。
【００７５】リセット信号ＲＳＴは、初期状態の時
「Ｌ」レベルとすると、インバータ３１２により信号が
反転し、ＮＡＮＤ回路３１５には、「Ｈ」レベルが入力
される。これに応じて、ＮＡＮＤ回路３１５の出力ノー
ドＡ５は「Ｌ」レベルとなり、出力ノードＡ６は、イン
バータ３１４を介して「Ｈ」レベルとなる。
【００７６】ＮＡＮＤ回路３１５の出力は、インバータ
３１３によりノードＡ４が「Ｈ」レベルにラッチされる
ためリセット信号ＲＳＴ（「Ｈ」レベル）が入力される
まで、「Ｌ」レベルが出力される。
【００７７】一方、活性化信号であるリフレッシュクロ
ック信号ＲＣＬＫが「Ｌ」レベルの場合、トランスミッ
ションゲート３１６がオフとなる。これに応じて、ＮＡ
ＮＤ回路３１５の入力ノードＡ４は、「Ｌ」レベルであ
り、ＮＡＮＤ回路３１５の出力ノードＡ５は、「Ｈ」レ
ベルとなる。これに応じて、出力ノードＡ６は、インバ
ータ３１４を介して「Ｌ」レベルに設定される。
【００７８】ＮＡＮＤ回路３２０は、ラッチ回路３１０
の出力信号ＲＣＬＫ＃とリフレッシュ可能信号ＲＥＦＡ
ＣＴとのＮＡＮＤ論理演算結果をインバータ３２１を介
してセレクタ回路３３０に信号ＲＣＬＫ＃２として出力
する。
【００７９】セレクタ回路３３０は、信号ＲＣＬＫ＃２
により活性化されて、行および列アドレスバッファ３が
生成する外部アドレス信号およびリフレッシュアドレス
生成回路２００が生成するリフレッシュアドレスを受け
ていずれか一方を内部アドレスとして選択する。
【００８０】図６は、セレクタ回路３３０の回路構成を
示す図である。セレクタ回路３３０は、インバータ３３
１および３３２と、トランスミッションゲート３３３お
よび３３４とを備える。
【００８１】トランスミッションゲート３３３は、ノー
ドＢ２とノードＢ６との間に接続される。トランスミッ
ションゲート３３３は、ノードＢ５の信号レベルに応じ
て、動作する。
【００８２】トランスミッションゲート３３４は、ノー
ドＢ３とノードＢ６との間に接続される。トランスミッ
ションゲート３３４は、ノードＢの信号レベルに応じて
動作する。
【００８３】インバータ３３１は、ノードＢ１に伝送さ
れた信号を反転してノードＢ５に出力する。
【００８４】インバータ３３２は、ノードＢ５に伝送さ
れた信号を反転してノードＢ４に出力する。
【００８５】セレクタ回路３３０の動作について説明す
る。再び図３を参照して、セレクタ回路３３０は、ノー
ドＢ１に活性化信号であるＲＣＬＫ＃２、ノードＢ２に
外部アドレス、ノードＢ３にリフレッシュアドレスが入
力される。
【００８６】ノードＢ１に入力される活性化信号ＲＣＬ
Ｋ＃２が「Ｈ」レベルの場合、インバータ３３１および
３３２により、トランスミッションゲート３３３は、オ
フとなり、トランスミッションゲート３３４は、オンと
なる。
【００８７】したがって、セレクタ回路３３０の出力ノ
ードＢ６には、ノードＢ３のリフレッシュアドレスが供
給される。
【００８８】一方、ノードＢ１に入力される活性化信号
が「Ｌ」レベルの場合、インバータ３３１および３３２
により、トランスミッションゲート３３３は、オンとな
り、トランスミッションゲート３３４は、オフとなる。
【００８９】したがって、セレクタ回路３３０の出力ノ
ードＢ６には、ノードＢ２の外部アドレス信号が供給さ
れる。
【００９０】図３に示すように、リフレッシュ制御回路
４００は、リフレッシュタイマ制御回路５００と、ＮＡ
ＮＤ回路３０と、インバータ３１とを備える。
【００９１】リフレッシュ制御回路４００は、ＮＡＮＤ
回路３０に入力されるリフレッシュタイマ回路１００の
出力信号であるリフレッシュクロック信号ＲＣＬＫとリ
フレッシュタイマ制御回路５００の出力信号リフレッシ
ュタイマ制御信号ＥＲＣＬＫとのＮＡＮＤ論理演算結果
をインバータ３１を介して、リフレッシュアドレス生成
回路２００および内部アドレス生成回路３００に出力す
る。
【００９２】図７は、リフレッシュタイマ制御回路５０
０の回路構成を示す図である。リフレッシュタイマ制御
回路５００は、リフレッシュクロックの周期が不安定と
なり易い所定期間において、リフレッシュタイマ回路１
００からリフレッシュアドレス生成回路２００に対する
リフレッシュクロック信号ＲＣＬＫの伝達を停止するた
めの回路である。
【００９３】リフレッシュタイマ制御回路５００は、パ
ワーオンリセット回路（以下、ＰＯＲ回路と称す。）６
００と、遅延回路７００とを備える。
【００９４】ＰＯＲ回路６００は、外部電源電圧ｅｘ
ｔ．ＶＣＣの投入時に内部回路をリセットするための回
路であり、ＰＯＲ回路の出力信号ＰＯＲ＃は、外部電源
電圧ｅｘｔ．ＶＣＣが０Ｖから所定の電圧Ｖｒｅｓにな
るまでは、「Ｌ」レベルであり、外部電源電圧ｅｘｔ．
ＶＣＣが所定の電圧Ｖｒｅｓを越えると、「Ｈ」レベル
となる。
【００９５】ＰＯＲ回路６００は、Ｐチャネル型ＭＯＳ
トランジスタ６２および６７と、Ｎチャネル型ＭＯＳト
ランジスタ６３および６４と、ＣＭＯＳインバータ６８
および６９と、高抵抗の抵抗素子６１とを備える。
【００９６】Ｐチャネル型ＭＯＳトランジスタ６２は、
外部電源電圧ｅｘｔ．ＶＣＣのラインとノードＮ６１と
の間に接続され、そのゲート電極はグラウンド電圧ＧＮ
Ｄと接続されている。ＰチャネルＭＯＳ型トランジスタ
６２は、ダイオード素子を構成する。
【００９７】高抵抗の抵抗素子６１は、ノードＮ６１と
グラウンド電圧ＧＮＤのラインとの間に接続される。
【００９８】ＮチャンネルＭＯＳトランジスタ６３のゲ
ート電極は、ノードＮ６１と接続され、ソースおよびド
レイン電極は、グラウンド電圧ＧＮＤのラインと接続さ
れる。
【００９９】ＮチャンネルＭＯＳトランジスタ６４は、
ノードＮ６１とグラウンド電圧ＧＮＤのラインとの間に
接続され、そのゲート電極は、ノードＮ６２と接続され
る。
【０１００】インバータ６８は、Ｐチャネル型ＭＯＳト
ランジスタ６５と、ＮチャネルＭＯＳトランジスタ６６
とを含む。Ｐチャネル型ＭＯＳトランジスタ６５は、外
部電源電圧ｅｘｔ．ＶＣＣのラインとノードＮ６２との
間に接続され、そのゲート電極はノードＮ６１に接続さ
れる。ＮチャネルＭＯＳトランジスタ６６は、ノードＮ
６２とグラウンド電圧ＧＮＤのラインとの間に接続さ
れ、そのゲートはノードＮ６１に接続される。
【０１０１】ＰチャンネルＭＯＳトランジスタ６７のゲ
ート電極は、ノードＮ６２と接続され、そのソースおよ
びドレイン電極は、外部電源電圧ｅｘｔ．ＶＣＣのライ
ンと接続される。
【０１０２】ノードＮ６２は、インバータ６９の入力ノ
ードに接続される。インバータ６９の出力信号が信号Ｐ
ＯＲ♯となる。
【０１０３】ここで、ＰＯＲ回路６００の閾値電圧Ｖｒ
ｅｓについて説明する。ノードＮ６１の電圧Ｖ１は、外
部電源電圧ｅｘｔ．ＶＣＣをＰチャンネルＭＯＳトラン
ジスタ６２のオン抵抗とＮチャンネルＭＯＳトランジス
タ６４のオン抵抗で分圧した値となっている。
【０１０４】したがって、ＰチャンネルＭＯＳトランジ
スタ６２のオン抵抗をＲ６１と、ＮチャンネルＭＯＳト
ランジスタ６４のオン抵抗をＲ６２とすると、Ｖ１＝ｅ
ｘｔ．ＶＣＣ×Ｒ６２／（Ｒ６１＋Ｒ６２）となる。
【０１０５】このＶ１の値が、インバータ６８の閾値電
圧（すなわち、ＮチャンネルＭＯＳトランジスタ６６の
閾値電圧ＶＴＮ）になるまで、「Ｌ」レベルであり、こ
の値を越えれば「Ｈ」レベルとなる。
【０１０６】したがって、ノードＮ６１の電圧Ｖ１が、
「Ｌ」レベルから「Ｈ」レベルに反転するときの閾値電
圧Ｖｒｅｓは、Ｖｒｅｓ＝ＶＴＮ（Ｒ６１＋Ｒ６２）／
Ｒ６２となる。
【０１０７】すなわち、ＰＯＲ回路６００は、外部電源
電圧ｅｘｔ．ＶＣＣが閾値電圧Ｖｒｅｓを越えることに
より遅延回路７００に信号を出力する。
【０１０８】遅延回路７００は、入力された信号を一定
時間遅延させることを目的としている。
【０１０９】遅延回路７００は、インバータ７１〜７４
を備えている。図８は、外部電源電圧ｅｘｔ．ＶＣＣの
立ち上がりと遅延回路７００から出力されるリフレッシ
ュタイマ制御回路５００の出力信号リフレッシュタイマ
制御信号ＥＲＣＬＫの立ち上がりとの比較を示す図であ
る。
【０１１０】図９は、本発明の実施の形態１の行選択制
御回路１０００のタイムチャートを示す図である。
【０１１１】図９を参照して本発明の実施の形態１の行
選択制御回路１０００の動作を説明する。
【０１１２】「従来の技術」の項で述べたように、電源
投入時には、リフレッシュタイマ回路１００のリングオ
シレータ周期が不安定のため、リフレッシュクロック信
号ＲＣＬＫは、不定となっている。
【０１１３】また、リフレッシュタイマ制御回路５００
は、ＰＯＲ回路６００と、遅延回路７００とを備えてい
るため、出力信号リフレッシュタイマ制御信号ＥＲＣＬ
Ｋは電源投入時において、「Ｌ」レベルである。
【０１１４】リフレッシュタイマ制御信号ＥＲＣＬＫ
は、外部電源電圧ｅｘｔ．ＶＣＣがＰＯＲ回路６００の
閾値電圧Ｖｒｅｓを越え、遅延回路７００による所定の
遅延時間経過後、「Ｈ」レベルとなる。
【０１１５】これにより、リフレッシュアドレス生成回
路２００には、リフレッシュクロック信号ＲＣＬＫの信
号が伝達され、リフレッシュアドレスの生成が開始され
る（Ｓ１３）。
【０１１６】したがって、リフレッシュクロック信号Ｒ
ＣＬＫが不定の間には、リフレシュアドレス生成回路２
００には、リフレッシュクロック信号ＲＣＬＫは伝達さ
れない。
【０１１７】また、ラッチ回路３１０の出力信号ＲＣＬ
Ｋ＃は、電源投入時において、「Ｌ」レベルとなってい
る。そして、電源が安定して時間Ｔ後、リフレッシュタ
イマ制御信号ＥＲＣＬＫが「Ｈ」レベルとなるためラッ
チ回路３１０に入力されるリフレッシュクロック信号Ｒ
ＣＬＫは、「Ｈ」レベルとなる。これに応じて、ラッチ
回路３１０の出力信号ＲＣＬＫ＃は、「Ｈ」にラッチさ
れる。
【０１１８】また、リフレッシュ実行可能信号ＲＥＦＡ
ＣＴが「Ｈ」レベルとなった時に、セレクタ回路３３０
を活性化する信号ＲＣＬＫ＃２が「Ｈ」レベルとなる。
これに応じて、セレクタ回路３３０を活性化する信号Ｒ
ＣＬＫ＃２が「Ｈ」レベルなった時、セレクタ回路３３
０が活性化され、内部アドレスが外部アドレスからリフ
レッシュアドレスに切り替わる。
【０１１９】本発明の実施の形態１は、行選択制御回路
１０００にリフレッシュ制御回路４００をさらに備える
ことにより、電源の立ち上がり時におけるリフレッシュ
タイマ回路１００の出力信号リフレッシュクロック信号
ＲＣＬＫの不安定な発振信号をリフレッシュアドレス生
成回路２００に供給しないように遮断することができ
る。これにより、電源投入後の回路の誤動作を防止する
ことができる。
【０１２０】ここで、本発明の実施の形態１において
は、リフレッシュタイマ制御回路５００内のＰＯＲ回路
６００は、他の内部回路のリセット回路として併用して
使用する構成を示したが、独立のＰＯＲ回路６１０（Ｐ
ＯＲ回路６００と同様の構成）をたとえば図１の内部電
源電位発生回路１内に設けることもできる。
【０１２１】これにより、他の内部回路をＰＯＲ回路６
１０の出力信号に基いて初期化しても良い。
【０１２２】その際に、ＰＯＲ回路６００とＰＯＲ回路
６１０の閾値電圧は独立であり、ＰＯＲ回路６１０に基
いて他の内部回路が初期化されるため、ＰＯＲ回路６０
０は、リフレッシュ制御専用の回路として用いることも
可能である。
【０１２３】（実施の形態２）図１０は、本発明の実施
の形態２の遅延回路７１０を示す図である。
【０１２４】遅延回路７１０は、本発明の実施の形態１
の遅延回路７００と置換可能な回路であり、マスクの切
り替えにより遅延段を通過する信号経路の切り替えがで
きる回路である。
【０１２５】遅延回路７１０は、遅延ユニット７１１〜
７１３と、ノードＮ７１〜Ｎ７３をそれぞれ含むアルミ
ニウム切り替えスイッチ７２０〜７２２とを備える。
【０１２６】アルミニウム切り替えスイッチ７２０は、
ノードＮ７４と遅延ユニット７１１との間に接続され、
ノードＮ７１を、ノードＮ７４またはグラウンド電圧Ｇ
ＮＤのいづれか１つと接続する。
【０１２７】アルミニウム切り替えスイッチ７２１は、
遅延ユニット７１１と遅延ユニット７１２との間に接続
され、ノードＮ７２を、ノードＮ７４または遅延ユニッ
ト７１１の出力側のいづれか１つと接続する。
【０１２８】アルミニウム切り替えスイッチ７２２は、
遅延ユニット７１２と遅延ユニット７１３との間に接続
され、ノードＮ７３を、ノードＮ７４または遅延ユニッ
ト７１２の出力側のいづれか１つと接続する。
【０１２９】たとえば、マスク処理により、ノードＮ７
１をノードＮ７４と、ノードＮ７２を遅延ユニット７１
１の出力側と、ノードＮ７３を遅延ユニット７１２の出
力側と接続することにより、信号経路は、３段の遅延ユ
ニット７１１〜７１３を通過することになる。
【０１３０】図１１は、本発明の実施の形態２の他の構
成例である遅延回路８００を示す図である。
【０１３１】遅延回路８００は、本発明の実施の形態１
の遅延回路７００と置換可能な回路であり、セレクタ回
路９００の出力信号により遅延段を通過する信号経路の
切り替えを行なう回路である。
【０１３２】遅延回路８００は，セレクタ回路９００
と、トランスミッションゲート８０１〜８０５と、イン
バータ８２０〜８２３と、遅延ユニット８３０とを備え
る。
【０１３３】セレクタ回路９００の出力信号は、インバ
ータ８２０により反転してノードＣ３に伝送される。
【０１３４】インバータ８２１は、ノードＣ３に伝送さ
れる信号を反転してノードＣ２に出力する。
【０１３５】インバータ８２３は、ノードＣ３に伝送さ
れる信号を反転してノードＣ５に出力する。
【０１３６】トランスミッションゲート８０１および８
０４は、入力ノードＣ１と出力ノードＣ６との間に直列
に接続され、ノードＣ３の信号レベルに応じて動作す
る。
【０１３７】トランスミッションゲート８０２は、入力
ノードＣ１とノードＣ４との間に接続される。
【０１３８】遅延ユニット８３０およびトランスミッシ
ョンゲート８０５は、ノードＣ４と出力ノードＣ６との
間に直列に接続される。
【０１３９】トランスミッションゲート８０１および８
０２は、ノードＣ３の信号レベルの応じて動作する。
【０１４０】トランスミッションゲート８０３は、グラ
ウンド電圧ＧＮＤとノードＣ４との間に接続される。
【０１４１】トランスミッションゲート８０３は、ノー
ドＣ３の信号レベルの応じて動作する。
【０１４２】インバータ８２２は、ノードＣ３に伝送さ
れた信号を反転してトランスミッションゲート８０３に
出力する。
【０１４３】遅延回路８００の動作について説明する。
遅延回路８００は、セレクタ回路９００の出力信号ＳＥ
Ｌにより活性化する。
【０１４４】セレクタ回路９００の出力信号ＳＥＬが、
「Ｌ」レベルのときインバータ８２０によりノードＣ３
のレベルは、「Ｈ」レベルとなる。
【０１４５】したがって、トランスミッションゲート８
０１および８０４がオンし、入力ノードＣ１の信号がそ
のまま出力ノードＣ６に伝達される。
【０１４６】一方、セレクタ回路９００の出力信号ＳＥ
Ｌが、「Ｈ」レベルのときインバータ８２０によりノー
ドＣ３のレベルは、「Ｌ」レベルとなる。
【０１４７】したがって、トランスミッションゲート８
０２および８０５がオンし、入力ノードＣ１の信号は、
遅延ユニット８３０を通過する信号経路（ルートＲ６）
により出力ノードＣ６に伝達される。
【０１４８】図１２は、遅延回路８００と同じ構成の遅
延回路を３段直列に接続した遅延回路８５０を示す図で
ある。
【０１４９】遅延回路８５０は、セレクタ回路９００ａ
〜９００ｃと遅延ユニット８３０ａ〜８３０ｃとを含
む、直列に接続された遅延回路８００ａ〜８００ｃとを
備える。
【０１５０】たとえば、遅延回路８５０は、セレクタ回
路９００ａの出力信号ＳＥＬが「Ｈ」レベル、セレクタ
回路９００ｂの出力信号ＳＥＬが「Ｌ」レベル、セレク
タ回路９００ｃの出力信号ＳＥＬが「Ｌ」レベルとすれ
ば、図１２に示すように遅延ユニット８３０ａのみを通
過するルートＲ７の信号経路となる。
【０１５１】本発明の実施の形態２の発明により、セレ
クタ回路の出力信号に応じて遅延段を通過する信号経路
をトランスミッションゲートを用いて切り替えることに
より、実施の形態１のリフレッシュタイマ制御回路の遅
延時間を可変とすることができる。より精度の高いリフ
レッシュクロック信号ＲＣＬＫを他の回路に伝播するこ
とができる。
【０１５２】（実施の形態３）図１３は、本発明の実施
の形態３のセレクタ回路９１０を示す図である。
【０１５３】セレクタ回路９１０は、本発明の実施の形
態２のセレクタ回路９００の一実施例であり、ヒューズ
をブローすることにより出力信号ＳＥＬのレベルを変化
させることにより、遅延段を通過する信号経路の切り替
えを行なう回路である。
【０１５４】セレクタ回路９１０は、ＰチャンネルＭＯ
Ｓトランジスタ９１１と、ヒューズ９１２と、Ｎチャン
ネルＭＯＳトランジスタ９１３および９１４と、インバ
ータ９１５および９１６とを備える。
【０１５５】ＰチャンネルＭＯＳトランジスタ９１１お
よびヒューズ９１２は、外部電源電圧ｅｘｔ．ＶＣＣと
ノードＤ１との間に直列に接続される。ＰチャンネルＭ
ＯＳトランジスタのゲート電極は、グラウンド電圧ＧＮ
Ｄと接続される。
【０１５６】ＮチャンネルＭＯＳトランジスタ９１３
は、グラウンド電圧ＧＮＤとノードＤ１との間に接続さ
れる。ゲート電極は、外部電源電圧ｅｘｔ．ＶＣＣと接
続される。
【０１５７】ＮチャンネルＭＯＳトランジスタ９１４
は、グラウンド電圧ＧＮＤとノードＤ１との間に接続さ
れる。ゲート電極は、ノードＤ２と接続される。
【０１５８】インバータ９１５は、ノードＤ１に伝送さ
れる信号を反転してノードＤ２に出力する。
【０１５９】インバータ９１６は、ノードＤ２に伝送さ
れる信号を反転してノードＤ３に出力する。
【０１６０】セレクタ回路９１０の動作について説明す
る。ＰチャンネルＭＯＳトランジスタ９１１の駆動力
は、ＮチャンネルＭＯＳトランジスタ９１３の駆動力よ
りも強いものとする。
【０１６１】したがって、ヒューズ９１２を切断しない
場合は、ノードＤ１は、「Ｈ」レベルである。
【０１６２】したがって、セレクタ回路９１０の出力信
号ＳＥＬ１は、インバータ９１５および９１６を介して
「Ｈ」レベルとなる。
【０１６３】一方、ヒューズ９１２をブローした場合、
ノードＤ１は、ＮチャンネルＭＯＳトランジスタ９１３
がオンとなっているため、「Ｌ」レベルである。
【０１６４】次に、インバータ９１５により、ノードＤ
２は、「Ｈ」レベルとなる。したがって、Ｎチャンネル
ＭＯＳトランジスタ９１４がオンとなるため、ノードＤ
２は、「Ｈ」レベルにラッチされ、セレクタ回路９１０
の出力信号ＳＥＬ１は、インバータ９１６を介して
「Ｌ」レベルとなる。
【０１６５】本発明の実施の形態３のセレクタ回路９１
０を用いることにより、実施の形態２の遅延回路７１０
では、ウェハ製造工程で遅延段を通過する信号経路を設
計しなければならないが、ウェハ製造後に遅延段を変更
することが可能となる。
【０１６６】図１４は、セレクタ回路９１０の別の構成
例であるセレクタ回路９２０を示す図である。
【０１６７】セレクタ回路９２０は、ヒューズをブロー
することにより遅延段を通過する信号経路の切り替えを
行なう前に、テストモードによって、テスト信号の切り
替えを行なうことにより同様の動作を確認することがで
きる。
【０１６８】セレクタ回路９２０は、セレクタ回路９１
０にさらに、テスト回路５０を備えたものであり、ノー
ドＤ２とインバータ９１６との間に接続される。
【０１６９】テスト回路５０は、トランスミッションゲ
ート５１および５２と、インバータ５３および５４とを
備える。
【０１７０】トランスミッションゲート５１は、ノード
Ｄ２とノードＥ４との間に接続される。
【０１７１】トランスミッションゲート５１および５２
は、ノードＥ２の信号レベルに応じて動作する。
【０１７２】インバータ５４は、ノードＥ２に入力され
る信号を反転してノードＥ３に出力する。
【０１７３】ノードＥ４は、インバータ９１６の入力ノ
ードに信号を供給する。インバータ５３およびトランス
ミッションゲート５２は、ノードＥ１とノードＥ４の間
に直列に接続される。
【０１７４】図１５は、セレクタ回路９２０の動作波形
を示す図である。Ｔ１０ＡからＴ１０Ｂの期間は、テス
トモード時の動作を示しており、Ｔ１０ＢからＴ１０Ｃ
は、通常モード時の動作を示している。
【０１７５】テストモードの場合、ノードＥ２に入力さ
れるモードセレクタ信号ＭＳは、「Ｈ」レベルとする。
そうすると、トランスミッションゲート５１は、オフと
なるため、ノードＤ３の入力信号（Ｎ９１）は、インバ
ータ９１６の入力側には伝達されない。
【０１７６】しかし、トランスミッションゲート５２は
オンとなるため、ノードＥ１からのテストデータ信号Ｔ
Ｄをインバータ９１６の入力側に伝達することができ
る。
【０１７７】たとえば、テストデータ信号ＴＤを「Ｈ」
レベルにすれば、セレクタ回路９２０の出力ノードは、
インバータ５３および９１６を介して、「Ｈ」レベルと
なる。テストデータ信号ＴＤを「Ｌ」レベルにすれば、
セレクタ回路９２０の出力ノードは、「Ｌ」レベルとな
る。
【０１７８】一方、通常モードの場合、ノードＥ２に入
力されるモードセレクタ信号ＭＳは、「Ｌ」レベルにす
る。そうすると、トランスミッションゲート５１は、オ
ンとなり、トランスミッションゲート５２は、オフとな
るためノードＤ３からの入力信号（Ｎ９１）がそのまま
インバータ９１６入力側に伝達される。
【０１７９】したがって、セレクタ回路９２０は、セレ
クタ回路９１０と異なり、テスト回路５０を用いて遅延
段を切り替えるテストをまず行なうことができ、実際に
テストした後にヒューズを切断するかしないかを決定す
ることができる。
【０１８０】したがって、セレクタ回路９１０を用いる
よりもさらに精度の高い遅延経路を設計することができ
る。
【０１８１】図１６は、セレクタ回路９００の他の構成
例であるセレクタ回路９３０を示す図である。
【０１８２】セレクタ回路９３０は、外部パッドからの
入力によりセレクタ信号ＳＥＬ３を発生させることがで
きる。
【０１８３】セレクタ回路９３０は、外部パッド９３１
と、インバータ９３２および９３３とを備える。
【０１８４】外部パッド９３１に、外部電源電圧ｅｘ
ｔ．ＶＣＣ（「Ｈ」レベル）またはグラウンド電圧ＧＮ
Ｄ（「Ｌ」レベル）をワイヤボンディングを行なうこと
により、セレクタ回路９３０の出力ＳＥＬ３を切り替え
ることができる。
【０１８５】図１７は、セレクタ回路９３０の別の構成
例であるセレクタ回路９４０を示す図である。
【０１８６】外部パッド９３１にワイヤボンディングを
行なう前にテストモードによって、テスト信号の切り替
えを行なうことにより同様の動作を確認することができ
るためセレクタ回路９４０の出力信号ＳＥＬ４を選択す
ることができる。
【０１８７】セレクタ回路９４０は、テスト回路５０を
インバータ９３２と９３３との間に接続する。
【０１８８】セレクタ回路９４０の接続関係および動作
については、前述したのと同様であるのでその詳細な説
明は繰り返さない。
【０１８９】図１８は、セレクタ回路９３０の変形例で
あるセレクタ回路９５０を示す図である。
【０１９０】セレクタ回路９５０は、書き換え可能なメ
モリＭＣ１にデータを書きこむまたは消去することによ
りセレクタ出力ＳＥＬ５を切り替えることができる。
【０１９１】セレクタ回路９５０は、セレクタ回路９３
０の外部パッド９３１をメモリＭＣ１に置換したもので
ある。
【０１９２】メモリＭＣ１にデータが書き込まれれば、
セレクタ出力ＳＥＬ５は、「Ｈ」レベルとなり、メモリ
ＭＣ１のデータが消去されれば、セレクタ出力ＳＥＬ５
は、「Ｌ」レベルとなる。
【０１９３】したがって、メモリＭＣ１を利用すること
により容易にセレクタ出力の切り替えができる。
【０１９４】ここで、メモリＭＣ１は、本発明の半導体
記憶装置内のメモリを使用することを想定しているが、
これに限らず、別のチップに構成されているメモリを使
用することも可能である。
【０１９５】（実施の形態４）図１９は、本発明の実施
の形態１のリフレッシュタイマ制御回路５００と置換可
能なリフレッシュタイマ制御回路５１０の構成を示す図
である。
【０１９６】リフレッシュタイマ制御回路５１０は、外
部入力信号の組み合わせによりリフレッシュタイマ制御
信号ＥＲＣＬＫを生成し、リフレッシュタイマ回路１０
０の出力信号リフレッシュクロック信号ＲＣＬＫを制御
するものである。
【０１９７】リフレッシュタイマ制御回路５１０は、タ
イミング制御回路５２０と、遅延回路７００とを備え
る。
【０１９８】タイミング制御回路５２０は、直列に接続
されたレジスタ回路５５０〜５５２および５５５と、Ｎ
ＡＮＤ回路５５３と、インバータ５５４とを備える。
【０１９９】レジスタ回路５５０〜５５２は、一般的な
Ｄフリップフロップであり、それぞれの出力信号を受け
る内部ノードＦ４〜Ｆ６を有し、ＮＡＮＤ回路５５３の
入力側とそれぞれ接続されている。また、入力ノードＦ
１は，レジスタ回路５５０〜５５２のそれぞれの活性化
信号入力側と接続され、入力ノードＦ２は、レジスタ回
路５５０の入力側と接続され、入力ノードＦ３は、レジ
スタ回路５５０〜５５２のそれぞれのリセット信号の入
力側と接続されている。
【０２００】レジスタ回路５５５は、Ｄフリップフロッ
プであり、インバータ５５４の出力信号により活性化さ
れて、入力信号である、外部電源電圧ｅｘｔ．ＶＣＣの
電圧レベルをタイミング制御回路５２０の出力信号とし
て出力する。
【０２０１】遅延回路７００については、上述したのと
同様であるのでその詳細な説明は繰り返さない。
【０２０２】図２０は、リフレッシュタイマ制御回路５
１０のタイムチャートを示す図である。
【０２０３】本実施例では、レジスタ回路５５０〜５５
２の出力がすべて「Ｈ」レベルとなる時に、リフレッシ
ュタイマ回路の出力を他の回路に伝播させる例を示す。
【０２０４】入力ノードＦ１からパルス信号を印加し、
入力ノードＦ２から「Ｈ」レベルを入力するとレジスタ
回路５５０〜５５２は、順に「Ｈ」レベルとなり、それ
ぞれの出力Ｓ１５１、Ｓ１５２およびＳ１５３は、
「Ｈ」レベルとなる。そして、それぞれの出力Ｓ１５
１、Ｓ１５２およびＳ１５３が全て「Ｈ」レベルになる
と、Ｓ１５４が「Ｈ」レベルとなる。
【０２０５】Ｓ１５４が「Ｈ」レベルになると、レジス
タ回路５５５が活性化され、Ｓ１５５は「Ｈ」レベルと
なり、遅延回路７００により所定の時間遅延後、リフレ
ッシュタイマ制御信号ＥＲＣＬＫが出力される。
【０２０６】したがって、本発明の実施の形態４のリフ
レッシュタイマ制御回路５１０により、内部ノードの組
み合わせが所定の組み合わせになった場合、たとえば全
ての内部ノードが「Ｈ」レベルになったときにリフレッ
シュタイマ制御信号ＥＲＣＬＫが出力される。これに応
じて、リフレッシュタイマ回路１００の出力信号リフレ
ッシュクロック信号ＲＣＬＫがリフレッシュアドレス生
成回路２００に伝達される。
【０２０７】本発明の実施の形態４のリフレッシュタイ
マ制御回路５１０のように、複数の信号入力による内部
ノードの複数の組み合わせに応じてリフレッシュタイマ
制御信号ＥＲＣＬＫが生成される構成とすることにより
誤動作の発生を防止することができ、またノイズに強い
リフレッシュタイマ制御回路を設計することができる。
【０２０８】また、通常動作には使用しない１つの外部
入力信号の専用ピンを設けて、かかる外部入力信号に応
じてリフレッシュタイマ制御信号ＥＲＣＬＫを生成する
ことにより回路構成を単純にして適用することも可能で
ある。
【０２０９】また、通常動作に使用される複数の信号を
用いて、かかる複数の入力信号に応じてリフレッシュタ
イマ制御信号ＥＲＣＬＫを生成する構成にすることによ
り誤動作の発生を防止することが可能である。
【０２１０】また、内部ノードの組み合わせを１つにす
ることによりフリップフロップ等の論理回路を少なくす
ることができ回路の部品点数を削減することができる。
【０２１１】なお、本発明の実施の形態４のリフレッシ
ュタイマ制御回路５１０内の遅延回路７００は、実施の
形態２および３で説明した遅延回路およびセレクタ回路
を適用することも可能である。
【０２１２】なお、本発明は、完全ヒドゥンリフレッシ
ュ機能付きＤＲＡＭについて説明したが、一般的なＤＲ
ＡＭについても適用可能である。
【０２１３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【０２１４】
【発明の効果】本発明の半導体記憶装置は、リフレッシ
ュタイマ回路と、リフレッシュ実行回路との間にリフレ
ッシュ制御回路を備えることにより、リフレッシュクロ
ックの周期が不安定となり易い所定期間リフレッシュク
ロックのリフレッシュ実行回路への伝達を停止すること
ができ、回路の誤動作を防止することができる。
【０２１５】また好ましくは、リフレッシュ実行回路に
含まれる、リフレッシュ生成回路に不安定なリフレッシ
ュクロックの伝達を停止することができる。
【０２１６】また好ましくは、リフレッシュタイマ回路
の動作電源電圧が起動されてから所定時間不安定なリフ
レッシュクロックの伝達を停止することができる。
【０２１７】特に、リフレッシュ制御回路は、動作電源
電圧を受けて初期化制御信号を出力するパワーオンリセ
ット回路と、初期化制御信号を遅延する遅延回路と、遅
延回路によって遅延された初期化制御信号が活性化され
るまで強制的にリフレッシュクロックの信号レベルを固
定する論理回路とを含むことにより、遅延回路によって
遅延された初期化制御信号が活性化されるまでリフレッ
シュクロックを停止することができる。
【０２１８】特に、パワーオンリセット回路は、リフレ
ッシュ制御回路専用として用いることも、また他の内部
回路とも併用して用いることができる。
【０２１９】特に、他の内部回路に用いるパワーオンリ
セット回路とリフレッシュ制御回路に用いるパワーオン
リセット回路とを別々に備えることにより、それぞれの
初期化制御信号の立ち上がりを独立して設計することが
できる。
【０２２０】特に、遅延回路は、信号伝播時間の異なる
複数の信号経路と、かかる信号経路のいづれか一つに伝
達する選択回路とを有することにより、遅延時間を可変
とすることができる。
【０２２１】特に、選択回路は、信号伝播時間の異なる
複数の信号経路の間に選択的に形成される配線スイッチ
を有することにより、マスク処理を用いてウェハの製造
工程において信号経路の選択ができる。
【０２２２】特に、選択回路は、外部から不揮発的に切
断可能なヒューズ素子を有し、かかるヒューズ素子が切
断されているかに応じた選択信号を発生し、選択信号に
応じて信号伝播時間の異なる複数の信号経路の一つに伝
達するための伝達ゲートをさらに有することにより、ウ
ェハ製造工程後においても信号経路の選択ができる。
【０２２３】特に、選択回路は、外部から不揮発的に切
断可能なヒューズ素子を有し、かかるヒューズ素子が切
断されているかに応じた選択信号を発生し、選択信号に
応じて信号伝播時間の異なる複数の信号経路の一つに伝
達するための伝達ゲートを有し、ヒューズの状態にかか
わらず選択信号を発生するテスト回路をさらに有するこ
とにより、擬似的にヒューズの切断をすることが可能と
なり、より精度の高い信号経路の選択ができる。
【０２２４】特に、選択回路は、複数の電圧のうちの１
つと電気的に結合されるパッドを有し、パッドと結合さ
れている複数の電圧の１つに応じた信号レベルを有する
選択信号を生成し、選択信号に応じて信号伝播時間の異
なる複数の信号経路の一つに伝達するための伝達ゲート
をさらに有することにより、外部パッドからの信号によ
り信号経路の選択ができる。
【０２２５】特に、選択回路は、複数の電圧のうちの１
つと電気的に結合されるパッドを有し、パッドと結合さ
れている複数の電圧の１つに応じた信号レベルを有する
選択信号を生成し、選択信号に応じて信号伝播時間の異
なる複数の信号経路の一つに伝達するための伝達ゲート
を有し、パッドと結合されているか否かにかかわらず選
択信号を発生するテスト回路をさらに有することによ
り、擬似的にパッドを結合することが可能となり、より
精度の高い信号経路の選択ができる。
【０２２６】特に、選択回路は、データを保持する書き
換え可能なメモリ回路を有し、メモリ回路の保持されて
いるデータを読み出すことにより、データに応じた信号
レベルを有する選択信号を生成し、選択信号に応じて、
信号伝播時間の異なる複数の信号経路の１つに伝達する
ための伝達ゲートをさらに有することによりメモリの書
き換えにより信号経路の選択ができる。
【０２２７】特に、本発明の半導体記憶装置は、同一パ
ッケージ内に封入された複数のチップうちの１つのチッ
プに搭載され、選択回路は、複数のチップのうちの他の
１つに形成されるデータの読み出しが可能なメモリ回路
が保持しているデータの入力により、データに応じた信
号レベルを有する選択信号を生成し、選択信号に応じ
て、信号伝播時間の異なる複数の信号経路のうちの１つ
に伝達するための伝達ゲートをさらに有することによ
り、データの読み出しにより信号経路の選択ができる。
【０２２８】また好ましくは、リフレッシュ制御回路
は、外部から入力される所定の制御信号が所定の状態に
設定されたタイミングから所定時間が経過するまでの期
間不安定なリフレッシュクロックの伝達を停止すること
ができる。
【０２２９】特に、所定の制御信号が所定の状態になっ
た場合に活性化されるタイミング信号を生成するための
タイミング制御回路と、タイミング制御回路からのタイ
ミング信号を遅延するための遅延回路と、遅延回路によ
って、遅延されたタイミング信号が活性化されるまでの
間、前期リフレッシュクロックの信号レベルを強制的に
固定するための論理回路とを含むことにより、不安定な
リフレッシュクロックの伝達を停止することができる。
【０２３０】特に、所定の制御信号を半導体記憶装置の
通常動作には不使用な単一の信号にすることによりリフ
レッシュ制御回路の構成が簡単なものとなる。
【０２３１】特に、所定の制御信号が通常動作に使用さ
れる複数の信号を含み、所定の状態が複数の信号レベル
の所定の組み合わせに相当するものとすることにより、
誤動作を防止し、かつノイズに強いリフレッシュ制御回
路を設計することができる。
【０２３２】特に、リフレッシュ制御回路は、所定の制
御信号が所定の状態を一定期間維持することにより、不
安定なリフレッシュクロックの伝達を停止することがで
きる。
【図面の簡単な説明】
【図１】 図１は、完全ヒドゥンリフレッシュ機能付き
ＤＲＡＭの全体構成１００００を示す概略ブロック図で
ある。
【図２】 図２は、図１に示した完全ヒドゥンリフレッ
シュ機能付きＤＲＡＭのメモリマット６の構成を示す回
路ブロック図である。
【図３】 図３は、本発明の実施の形態１のリフレッシ
ュ制御回路４００を含む、行選択制御回路１０００の一
例を示す図である。
【図４】 図４は、リフレッシュタイマ回路１００を示
す図である。
【図５】 図５は、ラッチ回路３１０の回路構成を示す
図である。
【図６】 図６は、セレクタ回路３３０の回路構成を示
す図である。
【図７】 図７は、リフレッシュタイマ制御回路５００
の回路構成を示す図である。
【図８】 図８は、外部電源電圧ｅｘｔ．ＶＣＣの立ち
上がりとリフレッシュタイマ制御信号ＥＲＣＬＫの立ち
上がりとの比較を示す図である。
【図９】 図９は、本発明の実施の形態１の行選択制御
回路１０００のタイムチャートを示す図である。
【図１０】 図１０は、本発明の実施の形態２の遅延回
路７１０を示す図である。
【図１１】 図１１は、本発明の実施の形態２の他の構
成例である遅延回路８００を示す図である。
【図１２】 図１２は、遅延回路８００を３段直列に接
続した遅延回路８５０を示す図である。
【図１３】 図１３は、本発明の実施の形態３のセレク
タ回路９１０を示す図である。
【図１４】 図１４は、セレクタ回路９１０の別の構成
例であるセレクタ回路９２０を示す図である。
【図１５】 図１５は、セレクタ回路９２０の動作波形
を示す図である。
【図１６】 図１６は、セレクタ回路９００の一実施例
であるセレクタ回路９３０を示す図である。
【図１７】 図１７は、セレクタ回路９３０の別の構成
例であるセレクタ回路９４０を示す図である。
【図１８】 図１８は、セレクタ回路９３０の変形例で
あるセレクタ回路９５０を示す図である。
【図１９】 図１９は、本発明の実施の形態１のリフレ
ッシュタイマ制御回路５００と置換可能なリフレッシュ
タイマ制御回路５１０の構成を示す図である。
【図２０】 図２０は、リフレッシュタイマ制御回路５
１０のタイムチャートを示す図である。
【図２１】 図２１は、行デコーダに含まれる従来の内
部リフレッシュ制御を行なう行選択制御回路２０００の
ブロック構成を示す図である。
【符号の説明】
１００ リフレッシュタイマ回路、１１０ リングオシ
レータ回路、２００リフレシュアドレス生成回路、３０
０ 内部アドレス生成回路、４００ リフレッシュ制御
回路、５００，５１０ リフレッシュタイマ制御回路、
５２０ タイミング制御回路、１０００，２０００ 行
選択制御回路、１００００ 完全ヒドゥンリフレッシュ
機能付きＤＲＡＭ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｖ (72)発明者 千田 稔 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA08 AK07 AK21 4M106 AA02 AA08 AB07 AC08 AC09 5M024 AA40 BB22 BB32 BB39 DD90 DD92 EE05 EE12 EE22 EE30 GG02 GG05 GG12 GG15 HH01 HH10 LL19 MM04 MM06 MM07 MM10 PP01 PP02 PP03 PP07

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置される複数のメモリセルを
    有する、メモリセルアレイと、 所定のリフレッシュ周期を有するリフレッシュクロック
    を生成するためのリフレッシュタイマ回路と、 前記リフレッシュクロックが有する周期に基いて、前記
    複数のメモリセルの一部ずつを対象に順次リフレッシュ
    動作を実行するためのリフレッシュ実行回路と、 前記リフレッシュタイマ回路と前記リフレッシュ実行回
    路との間に配置され、前記リフレッシュクロックの周期
    が不安定となり易い所定期間において、前記リフレッシ
    ュタイマ回路から前記リフレッシュ実行回路に対する前
    記リフレッシュクロックの伝達を停止するためのリフレ
    ッシュ制御回路とを備える、半導体記憶装置。
  2. 【請求項２】 前記リフレッシュ実行回路は、 前記リフレッシュクロックが有する周期に基いて、前記
    リフレッシュ動作の対象を示すリフレッシュアドレスを
    更新するリフレッシュアドレス生成回路を含む、請求項
    １記載の半導体記憶装置。
  3. 【請求項３】 前記リフレッシュ制御回路は、 前記リフレッシュタイマ回路の動作電源電圧が起動され
    てから所定時間が経過するまでの期間を前記所定期間に
    設定する、請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記リフレッシュ制御回路は、 前記起動時において、前記動作電源電圧が第１の閾値電
    圧を越えた場合に活性化される第１の初期化制御信号を
    生成するための第１のパワーオンリセット回路と、 前記パワーオンリセット回路からの前記第１の初期化制
    御信号を遅延するための遅延回路と、 前記遅延回路によって、遅延された前記第１の初期化制
    御信号が活性化されるまでの間、前期リフレッシュクロ
    ックの信号レベルを強制的に固定するための論理回路と
    を含む、請求項３記載の半導体記憶装置。
  5. 【請求項５】 前記半導体記憶装置は、 前記起動時において、回路状態が初期化される内部回路
    をさらに備え、 前記内部回路における前記回路状態の初期化は、前記第
    １のパワーオンリセット回路からの前記第１の初期化制
    御信号に基いて実行される，請求項４記載の半導体記憶
    装置。
  6. 【請求項６】 前記半導体記憶装置は、 前記起動時において、前記動作電源電圧が、第２の閾値
    電圧を超えた場合に活性化される第２の初期化制御信号
    を生成するための第２のパワーオンリセット回路と、 前記第２の初期化制御信号に応答して、回路状態が初期
    化される内部回路とをさらに備える、請求項４記載の半
    導体記憶装置。
  7. 【請求項７】 前記第１および第２の閾値電圧はそれぞ
    れ異なる、請求項６記載の半導体記憶装置。
  8. 【請求項８】 前記遅延回路は、 並列に配置された信号伝播時間がそれぞれ異なる複数の
    信号経路と、 前記第１の初期化制御信号を前記複数の信号経路のうち
    の１つに伝達するための選択回路とを有する、請求項４
    記載の半導体記憶装置。
  9. 【請求項９】 前記選択回路は、 前記第１の初期化制御信号が伝達されるノードおよび前
    記複数の信号経路の間において、選択的に形成される配
    線スイッチを有する、請求項８記載の半導体記憶装置。
  10. 【請求項１０】 前記選択回路は、 外部から不揮発的に切断可能なヒューズ素子を有し、 前記選択回路は、前記ヒューズ素子が切断されているか
    どうかに応じた信号レベルを有する選択信号を生成し、 前記選択回路は、前記選択信号に応じて、前記第１の初
    期化制御信号を前記複数の信号経路のうちの１つに伝達
    するための信号伝達ゲートをさらに有する、請求項８記
    載の半導体記憶装置。
  11. 【請求項１１】 前記選択回路は、 前記ヒューズ素子が切断されているかどうかにかかわら
    ず、テスト状態において、外部から入力されるテスト信
    号に応じて、前記選択信号を生成するテスト回路をさら
    に備える、請求項１０記載の半導体記憶装置。
  12. 【請求項１２】 前記選択回路は、 複数の電圧のうちの１つと電気的に結合されるパッドを
    有し、 前記選択回路は、前記パッドと結合されている前記複数
    の電圧の１つに応じた信号レベルを有する選択信号を生
    成し、 前記選択回路は、前記選択信号に応じて、前記第１の初
    期化制御信号を前記複数の信号経路のうちの１つに伝達
    するための信号伝達ゲートをさらに有する、請求項８記
    載の半導体記憶装置。
  13. 【請求項１３】 前記複数の電圧のうちの１つと前記パ
    ッドとは、ワイヤボンディングによって結合される、請
    求項１２記載の半導体記憶装置。
  14. 【請求項１４】 前記選択回路は、 前記パッドが前記複数の電圧のうちの１つと電気的に結
    合されているかどうかにかかわらず、テスト状態におい
    て、外部から入力されるテスト信号に応じて、前記選択
    信号を生成するテスト回路をさらに備える、請求項１２
    記載の半導体記憶装置。
  15. 【請求項１５】 前記選択回路は、 データを保持する書き換え可能なメモリ回路を有し、 前記選択回路は、前記メモリ回路の保持されている前記
    データを読み出すことにより、前記データに応じた信号
    レベルを有する選択信号を生成し、 前記選択回路は、前記選択信号に応じて、前記第１の初
    期化制御信号を前記複数の信号経路のうちの１つに伝達
    するための信号伝達ゲートをさらに有する、請求項８記
    載の半導体記憶装置。
  16. 【請求項１６】 前記半導体記憶装置は、同一パッケー
    ジ内に封入された複数のチップうちの１つのチップに搭
    載され、 前記選択回路は、 前記複数のチップのうちの他の１つに形成されるデータ
    の書き換えが可能なメモリ回路が保持している前記デー
    タの入力により、前記データに応じた信号レベルを有す
    る選択信号を生成し、 前記選択回路は、前記選択信号に応じて、前記第１の初
    期化制御信号を前記複数の信号経路のうちの１つに伝達
    するための信号伝達ゲートをさらに有する、請求項８記
    載の半導体記憶装置。
  17. 【請求項１７】 前記リフレッシュ制御回路は、 外部から入力される所定の制御信号が所定の状態に設定
    されたタイミングから所定時間が経過するまでの期間を
    前記所定期間に設定する、請求項１記載の半導体記憶装
    置。
  18. 【請求項１８】 前記リフレッシュ制御回路は、 前記所定の制御信号が前記所定の状態になった場合に活
    性化されるタイミング信号を生成するためのタイミング
    制御回路と、 前記タイミング制御回路からの前記タイミング信号を遅
    延するための遅延回路と、 前記遅延回路によって、遅延されたタイミング信号が活
    性化されるまでの間、前期リフレッシュクロックの信号
    レベルを強制的に固定するための論理回路とを含む、請
    求項１７記載の半導体記憶装置。
  19. 【請求項１９】 前記遅延回路は、 並列に配置された信号伝播時間がそれぞれ異なる複数の
    信号経路と、 前記タイミング信号を前記複数の信号経路のうちの１つ
    に伝達するための選択回路とを有する、請求項１８記載
    の半導体記憶装置。
  20. 【請求項２０】 前記選択回路は、 前記タイミング信号が伝達されるノードおよび前記複数
    の信号経路の間において、選択的に形成される配線スイ
    ッチを有する、請求項１９記載の半導体記憶装置。
  21. 【請求項２１】 前記選択回路は、 外部から不揮発的に切断可能なヒューズ素子を有し、 前記選択回路は、前記ヒューズ素子が切断されているか
    どうかに応じた信号レベルを有する選択信号を生成し、 前記選択回路は、前記選択信号に応じて、前記タイミン
    グ信号を前記複数の信号経路のうちの１つに伝達するた
    めの信号伝達ゲートをさらに有する、請求項１９記載の
    半導体記憶装置。
  22. 【請求項２２】 前記選択回路は、 前記ヒューズ素子が切断されているかどうかにかかわら
    ず、テスト状態において、外部から入力されるテスト信
    号に応じて、前記選択信号を生成するテスト回路をさら
    に備える、請求項２１記載の半導体記憶装置。
  23. 【請求項２３】 前記選択回路は、 複数の電圧のうちの１つと電気的に結合されるパッドを
    有し、 前記選択回路は、前記パッドと結合されている前記複数
    の電圧の１つに応じた信号レベルを有する選択信号を生
    成し、 前記選択回路は、前記選択信号に応じて、前記タイミン
    グ信号を前記複数の信号経路のうちの１つに伝達するた
    めの信号伝達ゲートをさらに有する、請求項１９記載の
    半導体記憶装置。
  24. 【請求項２４】 前記複数の電圧のうちの１つと前記パ
    ッドとは、ワイヤボンディングによって結合される、請
    求項２３記載の半導体記憶装置。
  25. 【請求項２５】 前記選択回路は、 前記パッドが前記複数の電圧のうちの１つと電気的に結
    合されているかどうかにかかわらず、テスト状態におい
    て、外部から入力されるテスト信号に応じて、前記選択
    信号を生成するテスト回路をさらに備える、請求項２３
    記載の半導体記憶装置。
  26. 【請求項２６】 前記選択回路は、 データを保持する書き換え可能なメモリ回路を有し、 前記選択回路は、前記メモリ回路の保持されている前記
    データを読み出すことにより、前記データに応じた信号
    レベルを有する選択信号を生成し、 前記選択回路は、前記選択信号に応じて、前記タイミン
    グ信号を前記複数の信号経路のうちの１つに伝達するた
    めの信号伝達ゲートをさらに有する、請求項１９記載の
    半導体記憶装置。
  27. 【請求項２７】 前記半導体記憶装置は、同一パッケー
    ジ内に封入された複数のチップうちの１つのチップに搭
    載され、 前記選択回路は、 前記複数のチップのうちの他の１つに形成されるデータ
    の書き換えが可能なメモリ回路が保持している前記デー
    タの入力により、前記データに応じた信号レベルを有す
    る選択信号を生成し、 前記選択回路は、前記選択信号に応じて、前記タイミン
    グ信号を前記複数の信号経路のうちの１つに伝達するた
    めの信号伝達ゲートをさらに有する、請求項１９記載の
    半導体記憶装置。
  28. 【請求項２８】 前記所定の制御信号は、単一の信号で
    あり、 前記所定の制御信号は、前記半導体記憶装置の通常動作
    には不使用である、請求項１７記載の半導体記憶装置。
  29. 【請求項２９】 前記所定の制御信号は、前記半導体記
    憶装置の通常動作に使用される複数の信号を含み、 前記所定の状態は、前記複数の信号のそれぞれの信号レ
    ベルの所定の組み合わせに相当する、請求項１７記載の
    半導体記憶装置。
  30. 【請求項３０】 前記リフレッシュ制御回路は、 前記所定の制御信号が前記所定の状態を一定時間維持し
    た場合に、前記所定期間を開始する、請求項２８または
    ２９記載の半導体記憶装置。
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