JP2015046205A - 半導体装置 - Google Patents

Abstract

【課題】短時間でロールコール動作を完了する。
【解決手段】互いに異なるアドレスが割り当てられた複数のメモリセルＭＣと、複数のメモリセルＭＣに含まれる不良メモリセルを置換するための冗長メモリセルＲＭＣと、不良メモリセルのアドレスを記憶するヒューズ回路１００と、ヒューズ回路１００に記憶された不良メモリセルのアドレスが入力されたことに応答して、冗長メモリセルＲＭＣにアクセスするロウデコーダ１２と、不良メモリセルのアドレスをシリアルに外部に出力するロールコール回路２００とを備える。本発明によれば、ヒューズ回路１００に記憶された不良メモリセルのアドレスをそのまま外部に出力可能であることから、ロールコール動作を短時間で完了することができる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、ロールコール回路を備えた半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、不良メモリセルを置換するための冗長メモリセルが設けられていることがある。不良メモリセルのアドレスはヒューズ回路に記憶されており、該アドレスが入力されるとヒューズ回路はヒット信号を活性化させる。ヒット信号が活性化した場合、不良メモリセルの代わりに冗長メモリセルに対してアクセスが実行され、これにより該アドレスが救済される。

ヒューズ回路へのアドレスのプログラミングは、製造段階で行われる。このため、出荷時においては不良メモリセルが全て冗長メモリセルに置換されており、全てのアドレスが有効なメモリセルに割り当てられた状態とされている。したがって、ユーザはどのアドレスが不良メモリセルに対応するアドレスであるのか、関知する必要はない。

但し、半導体装置の評価時又は設計時においては、どのアドレスが不良メモリセルに対応するアドレスであるのか、換言すれば、どの不良メモリセルが冗長メモリセルに置換されているのか、外部から確認する必要が生じることがある。このような要請から、ＤＲＡＭなどの半導体装置には、ヒューズ回路にプログラミングされたアドレスを外部から確認するためのロールコール回路が設けられることがある（特許文献１〜３参照）。

特開平５−４７１９６号公報 特開２００６−１０７６６４号公報 特開２０１３−８９２６１号公報

しかしながら、特許文献１，２に記載されたロールコール回路は、上述したヒット信号を外部に出力する構成であることから、ヒューズ回路にどのアドレスがプログラミングされているかを知るためには、半導体装置に全アドレスを入力する必要があった。このため、ロールコール回路を用いた評価作業に時間がかかるという問題があった。これに対し、特許文献３に記載されたロールコール回路は、特許文献１，２の問題点が解消されており、半導体装置に全アドレスを入力することなくロールコール動作が可能である。しかしながら、特許文献３に記載された半導体装置においても、ロールコール動作において半導体装置にアドレスを複数回入力する必要があり、ロールコール動作に要する時間のさらなる短縮が望まれている。

本発明による半導体装置は、互いに異なるアドレスが割り当てられた複数のメモリセルと、前記複数のメモリセルに含まれる不良メモリセルを置換するための冗長メモリセルと、前記不良メモリセルのアドレスを記憶するヒューズ回路と、前記ヒューズ回路に記憶された前記不良メモリセルのアドレスが入力されたことに応答して、前記冗長メモリセルにアクセスするアクセス制御回路と、前記不良メモリセルのアドレスをシリアルに外部に出力するロールコール回路と、を備えることを特徴とする。

本発明によれば、ヒューズ回路に記憶された不良メモリセルのアドレスをそのまま外部に出力可能であることから、ロールコール回路を用いた評価作業にかかる時間を大幅短縮することが可能となる。しかも、不良メモリセルのアドレスをシリアルに出力していることから、使用する外部端子の数も最小限で足りる。

本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 ヒューズ回路１００の主要部を示す回路図である。 選択信号ＳＥＬ０及びラッチ信号ＬＳの変化を示すタイミング図である。 ロールコール回路２００の回路図である。 半導体装置１０のロールコール動作を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、互いに異なるアドレスが割り当てられた複数のワード線ＷＬと互いに異なるアドレスが割り当てられた複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。また、メモリセルアレイ１１には冗長ワード線ＲＷＬも含まれており、冗長ワード線ＲＷＬとビット線ＢＬとの交点には冗長メモリセルＲＭＣが配置されている。冗長ワード線ＲＷＬは、それ自体に不良のあるワード線ＷＬ、または、不良のあるメモリセルＭＣに接続されたワード線ＷＬを置換するためのスペアである。図１には１本の冗長ワード線ＲＷＬのみを示しているが、本実施形態においてはメモリセルアレイ１１に少なくとも１７８本の冗長ワード線（ＲＷＬ０〜ＲＷＬ１７７）が含まれている。

図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４、データストローブ端子２５及び電源端子２６が設けられている。

アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。また、アドレス信号ＡＤＤは、後述するヒューズ回路１００にも供給される。

コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコーダ３４に供給される。コマンドデコーダ３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳなどがある。

アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。

カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。

したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、入出力回路１５を介し、データストローブ端子２５から出力されるデータストローブ信号ＤＱＳに同期してデータ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データストローブ信号ＤＱＳに同期してデータ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。

モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットエントリコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットエントリコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。モードレジスタ１４にテストモードが設定されると、モードレジスタ１４からはテストモード信号ＴＥＳＴが出力される。テストモード信号ＴＥＳＴは、後述するテスト制御回路３６に供給される。

クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、半導体装置１０の内部における基本クロック信号であり、アドレスラッチ回路３２やコマンドデコーダ３４などの動作タイミングを規定するタイミング信号として用いられる。

電源端子２６は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２６に供給される電源電位ＶＤＤ，ＶＳＳは内部電圧発生回路３７に供給される。内部電圧発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＡＲＹはメモリセルアレイ１１において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。

図１に示すように、本実施形態による半導体装置１０は、ヒューズ回路１００及びロールコール回路２００をさらに備えている。

ヒューズ回路１００は、複数のワード線ＷＬのうち不良のあるワード線ＷＬのアドレスを記憶する回路である。ここで、不良のあるワード線ＷＬとは、それ自体に不良のあるワード線ＷＬだけでなく、不良のあるメモリセルＭＣに接続されたワード線ＷＬも含まれる。ヒューズ回路１００にはロウアクセス時のアドレス信号ＡＤＤ（ロウアドレス）が入力され、入力されたロウアドレスがヒューズ回路１００に記憶されたアドレスと一致した場合、ヒット信号ＨＩＴを活性化させる。ヒット信号ＨＩＴは、アクセス制御回路であるロウデコーダ１２に供給される。ロウデコーダ１２は、ヒット信号ＨＩＴが活性化していない場合には、アドレスラッチ回路３２を介して供給されるロウアドレスに基づいて所定のワード線ＷＬを選択し、ヒット信号ＨＩＴが活性化している場合には、ロウアドレスに関わらず、ヒット信号ＨＩＴに基づいて所定の冗長ワード線ＲＷＬを選択する。かかる動作により、不良のあるワード線ＷＬに対してアクセスが要求された場合、不良のあるワード線ＷＬの代わりに冗長ワード線ＲＷＬに対して代替アクセスが実行される。

図２は、ヒューズ回路１００の主要部を示す回路図である。

図２に示すように、ヒューズ回路１００には第１の記憶回路１１０と第２の記憶回路１２０が含まれている。これら記憶回路１１０，１２０はいずれも不良のあるワード線ＷＬのアドレスを記憶する回路であり、特に限定されるものではないが、いずれも複数のアンチヒューズ素子を含む。アンチヒューズ素子とは、プログラミングされていない初期状態においては絶縁状態、プログラミングされた場合には導通状態となる不揮発性記憶素子であり、これによってアドレスを構成する各ビットの論理レベルを記憶することができる。

ここで、第１の記憶回路１１０はウェハ状態で発見された不良ワード線ＷＬのアドレスを記憶し、第２の記憶回路１２０はパッケージング後に発見された不良ワード線ＷＬのアドレスを記憶する。特に限定されるものではないが、本実施形態においては第１の記憶回路１１０に１７６セットのアンチヒューズセットＡＦＳ０〜ＡＦＳ１７５が割り当てられ、第２の記憶回路１２０には２セットのアンチヒューズセットＡＦＳ１７６，ＡＦＳ１７７が割り当てられている。アンチヒューズセットとは、ひとつのアドレスを記憶可能な単位である。したがって、第１の記憶回路１１０を用いて最大で１７６本の不良ワード線ＷＬをそれぞれ冗長ワード線ＲＷＬ（ＲＷＬ０〜ＲＷＬ１７５）に置換可能であり、第２の記憶回路１２０を用いて最大で２本の不良ワード線ＷＬをそれぞれ冗長ワード線ＲＷＬ（ＲＷＬ１７６，ＲＷＬ１７７）に置換可能である。不良ワード線ＷＬの大部分はウェハ状態で発見されるため、第１の記憶回路１１０には多くのアンチヒューズセットが割り当てられている。

ウェハ上におけるほとんどの半導体装置１０は、第１の記憶回路１１０を用いたワード線の置換によって全てのアドレスが救済されている。但し、不良ワード線ＷＬの本数が第１の記憶回路１１０に含まれるアンチヒューズセットの数を超えている場合には救済不可能であるため、不良品として廃棄される。

第１の記憶回路１１０によって全てのアドレスが救済された半導体装置１０は、一旦良品として取り扱われるが、その後の工程（いわゆる後工程）において新たに不良が発生することがある。原因は様々であるが、主な原因としては、パッケージング工程における熱の影響であると考えられている。後工程において不良ワード線ＷＬが新たに発生した場合には、第２の記憶回路１２０を用いた２次救済が行われる。但し、後工程で新たに発生する不良ワード線ＷＬの数は非常に少ないため、本実施形態においては、２つのアンチヒューズセットＡＦＳ１７６，ＡＦＳ１７７を用いて不良ワード線ＷＬを２本だけ置換できる構成としている。尚、メモリセルアレイ１１が複数のバンクに分割されている場合には、一方のアンチヒューズセットＡＦＳ１７６についてはあるバンク（例えばバンク０〜バンク３）に割り当て、他方のアンチヒューズセットＡＦＳ１７７については残りのバンク（例えばバンク４〜バンク７）に割り当てることができる。

図２に示すように、第１の記憶回路１１０を構成するアンチヒューズセットＡＦＳ０〜ＡＦＳ１７５からは、それぞれ不良ワード線ＷＬのアドレスＲＡＤＤ０〜ＲＡＤＤ１７５が出力される。本実施形態においては各アドレスＲＡＤＤ０〜ＲＡＤＤ１７５が１２ビット構成であり、１ビットのイネーブルビットを加えると１３ビット構成となる。

同様に、第２の記憶回路１２０を構成するアンチヒューズセットＡＦＳ１７６，ＡＦＳ１７７からは、それぞれ不良ワード線ＷＬのアドレスＲＡＤＤ１７６，ＲＡＤＤ１７７が出力される。各アドレスＲＡＤＤ１７６，ＲＡＤＤ１７７についても１２ビット構成であり、１ビットのイネーブルビットを加えると１３ビット構成となる。

これらのアドレスＲＡＤＤ０〜ＲＡＤＤ１７７は、図２に示す比較回路１３０に供給される。比較回路１３０は、外部から入力されたアドレス信号ＡＤＤを不良ワード線ＷＬのアドレスＲＡＤＤ０〜ＲＡＤＤ１７７と比較し、アドレス信号ＡＤＤがアドレスＲＡＤＤ０〜ＲＡＤＤ１７７のいずれかと一致した場合には、対応するヒット信号ＨＩＴ０〜ＨＩＴ１７７を活性化させる。ここで、ヒット信号ＨＩＴ０〜ＨＩＴ１７７は、図１に示したヒット信号ＨＩＴに相当する。ヒット信号ＨＩＴ０〜ＨＩＴ１７７のいずれかが活性化すると、ロウデコーダ１２は外部から入力されたアドレス信号ＡＤＤに対応するワード線ＷＬの代わりに、活性化したヒット信号ＨＩＴ０〜ＨＩＴ１７７に対応する冗長ワード線（ＲＷＬ０〜ＲＷＬ１７７のいずれか）を選択する。これにより、不良ワード線ＷＬが冗長ワード線ＲＷＬに正しく置換され、当該アドレスが救済される。

ここで、第２の記憶回路１２０についてより詳細に説明する。

上述の通り、第２の記憶回路１２０には２つのアンチヒューズセットＡＦＳ１７６，ＡＦＳ１７７が含まれている。図２に示すように、アンチヒューズセットＡＦＳ１７６，ＡＦＳ１７７は、ロウアドレスの各ビットにそれぞれ対応するアンチヒューズ素子ＡＦ０ａ〜ＡＦ１１ａ及びＡＦ０ｂ〜ＡＦ１１ｂと、イネーブルビットに対応する２個のアンチヒューズ素子ＡＦＥＮａ，ＡＦＥＮｂを含んでいる。

アンチヒューズセットＡＦＳ１７６に含まれるアンチヒューズ素子ＡＦ０ａ〜ＡＦ１１ａ，ＡＦＥＮａは、スイッチ回路ＳＷａを介してそれぞれ対応するラッチ回路ＬＡ０〜ＬＡ１１，ＬＡＥＮに接続され、アンチヒューズセットＡＦＳ１７６に含まれるアンチヒューズ素子ＡＦ０ｂ〜ＡＦ１１ｂ，ＡＦＥＮｂは、スイッチ回路ＳＷｂを介してそれぞれ対応するラッチ回路ＬＡ０〜ＬＡ１１，ＬＡＥＮに接続されている。同様に、アンチヒューズセットＡＦＳ１７７に含まれるアンチヒューズ素子ＡＦ０ａ〜ＡＦ１１ａ，ＡＦＥＮａは、スイッチ回路ＳＷａを介してそれぞれ対応するラッチ回路ＬＢ０〜ＬＢ１１，ＬＢＥＮに接続され、アンチヒューズセットＡＦＳ１７７に含まれるアンチヒューズ素子ＡＦ０ｂ〜ＡＦ１１ｂ，ＡＦＥＮｂは、スイッチ回路ＳＷｂを介してそれぞれ対応するラッチ回路ＬＢ０〜ＬＢ１１，ＬＢＥＮに接続されている。

スイッチ回路ＳＷａ，ＳＷｂの出力ノードはワイヤードオア接続されており、したがって、２つのアンチヒューズ素子の少なくとも一方がプログラミング状態であれば、対応するラッチ回路には一方の論理レベル（例えばハイレベル）がラッチされ、２つのアンチヒューズ素子の両方が非プログラミング状態であれば、対応するラッチ回路には他方の論理レベル（例えばローレベル）がラッチされる。

ロウアドレスの各ビット及びイネーブルビットにそれぞれ２個のアンチヒューズ素子を割り当てているのは、一方のアンチヒューズ素子に対するプログラミングが不成功に終わった場合であっても、他方のアンチヒューズ素子に対するプログラミングが成功すれば、正しい論理レベルを保持することができるからである。ここで、プログラミングの不成功とは、当該アンチヒューズ素子が絶縁状態から導通状態に遷移しなかった場合のみならず、絶縁状態から導通状態に遷移したものの、その抵抗値が比較的高いために絶縁状態と判定される可能性がある場合を含む。本発明において各ビットに２個のアンチヒューズ素子を割り当てることは必須でないが、このような冗長性を持たせることにより、プログラミングの成功率が十分でない場合であっても、正しい論理レベルを記憶させることが可能となる。したがって、プログラミングの成功率が十分に高い場合には、各ビットにアンチヒューズ素子を１個だけ割り当てても構わないし、プログラミングの成功率がより低い場合には、各ビットに３個以上のアンチヒューズ素子を割り当てても構わない。

アンチヒューズセットＡＦＳ１７６に含まれるラッチ回路ＬＡ０〜ＬＡ１１，ＬＡＥＮからは、それぞれビット信号Ａ０〜Ａ１１，ＡＥＮが出力され、それぞれ対応する複合論理ゲート回路ＣＧ０〜ＣＧ１１，ＣＧＥＮに入力される。同様に、アンチヒューズセットＡＦＳ１７７に含まれるラッチ回路ＬＢ０〜ＬＢ１１，ＬＢＥＮからは、それぞれビット信号Ｂ０〜Ｂ１１，ＢＥＮが出力され、それぞれ対応する複合論理ゲート回路ＣＧ０〜ＣＧ１１，ＣＧＥＮに入力される。複合論理ゲート回路ＣＧ０〜ＣＧ１１，ＣＧＥＮには選択信号ＳＥＬ０が共通に入力されており、選択信号ＳＥＬ０が一方の論理レベル（ローレベル）であればアンチヒューズセットＡＦＳ１７６からの出力信号が選択され、選択信号ＳＥＬ０が他方の論理レベル（ハイレベル）であればアンチヒューズセットＡＦＳ１７７からの出力信号が選択される。選択信号ＳＥＬ０は、図１に示す選択信号ＳＥＬの一部を構成する。但し、選択信号ＳＥＬを構成する選択信号ＳＥＬ０〜ＳＥＬ２の一部又は全部をモードレジスタ１４から出力する構成としても構わない。

複合論理ゲート回路ＣＧ０〜ＣＧ１１，ＣＧＥＮから出力されるビット信号Ｃ０〜Ｃ１１，ＣＥＮは、そのままアドレスＲＡＤＤ１７６として用いられる他、ラッチ回路ＬＣ０〜ＬＣ１１，ＬＣＥＮを介してアドレスＲＡＤＤ１７７として用いられる。上述の通り、アドレスＲＡＤＤ１７６，ＲＡＤＤ１７７は比較回路１３０に入力され、それぞれヒット信号ＨＩＴ１７６，ＨＩＴ１７７の生成に用いられる。

ラッチ回路ＬＣ０〜ＬＣ１１，ＬＣＥＮは、ラッチ信号ＬＳに応答してラッチ動作を行うスルーラッチ型の回路である。つまり、ラッチ信号ＬＳがハイレベルである期間においては入力信号をそのまま出力し、ラッチ信号ＬＳがローレベルである期間においては出力信号の論理レベルを固定する。ラッチ信号ＬＳは、モードレジスタ１４から出力される。

図３は、選択信号ＳＥＬ０及びラッチ信号ＬＳの変化を示すタイミング図である。図３において、「Ａ」と表記されたデータはアンチヒューズセットＡＦＳ１７６からの出力信号を示し、「Ｂ」と表記されたデータはアンチヒューズセットＡＦＳ１７７からの出力信号を示している。

図３に示す例では、時刻ｔ１〜ｔ３の期間にラッチ信号ＬＳがハイレベルとなり、時刻ｔ２〜ｔ４の期間に選択信号ＳＥＬ０がハイレベルとなっている。選択信号ＳＥＬ０がローレベルである期間はアドレスＲＡＤＤ１７６の値が「Ａ」となり、選択信号ＳＥＬ０がハイレベルである期間はアドレスＲＡＤＤ１７６の値が「Ｂ」となる。

まず、時刻ｔ１においてラッチ信号ＬＳがハイレベルに変化すると、ラッチ回路ＬＣ０〜ＬＣ１１，ＬＣＥＮは、入力信号をそのまま出力する状態（スルー状態）となる。このため、時刻ｔ１〜ｔ２の期間においてはアドレスＲＡＤＤ１７７の値が「Ａ」となり、時刻ｔ２〜ｔ３の期間においてはアドレスＲＡＤＤ１７７の値が「Ｂ」となる。

そして、時刻ｔ３にてラッチ信号ＬＳがローレベルに変化すると、ラッチ回路ＬＣ０〜ＬＣ１１，ＬＣＥＮの出力は、その時点の値である「Ｂ」に固定される。これにより、アドレスＲＡＤＤ１７７の値は「Ｂ」となる。そして、時刻ｔ４において選択信号ＳＥＬがローレベルに変化すると、アドレスＲＡＤＤ１７６の値は「Ａ」に戻る。これによって、アドレスＲＡＤＤ１７６，ＲＡＤＤ１７７の値はそれぞれ「Ａ」，「Ｂ」となる。

図４は、ロールコール回路２００の回路図である。

図４に示すように、ロールコール回路２００は、一方の入力ノードにそれぞれビット信号Ｃ０〜Ｃ１１，ＣＥＮが入力され、他方の入力ノードにそれぞれ選択信号Ｓ０〜Ｓ１１，ＳＥＮが入力される複数のＮＡＮＤゲート回路Ｇ０〜Ｇ１１，ＧＥＮと、ＮＡＮＤゲート回路Ｇ０〜Ｇ１１，ＧＥＮの出力信号を受けるＮＡＮＤゲート回路ＧＯＵＴを備えている。選択信号Ｓ０〜Ｓ１１，ＳＥＮは、いずれか一つのみが排他的に活性化される信号であり、選択回路２１０によって生成される。選択回路２１０は、テスト制御回路３６から出力されるテストクロック信号ＴＣＬＫに同期したトグル動作を行い、これによって選択信号Ｓ０〜Ｓ１１，ＳＥＮを順次活性化させる。

ＮＡＮＤゲート回路ＧＯＵＴから出力される信号ＯＵＴは、図１に示した入出力回路１５に供給され、データストローブ端子２５を介して外部に出力される。したがって、データストローブ端子２５からは、テストクロック信号ＴＣＬＫに同期してビット信号Ｃ０〜Ｃ１１，ＣＥＮの値がシリアルに出力されることになる。

図５は、本実施形態による半導体装置１０のロールコール動作を説明するためのタイミング図である。

図５に示す例では、モードレジスタセットエントリコマンド（MRS ENTRY）とモードレジスタセットイグジットコマンド（MRS EXIT）を交互に発行することによって、ロールコール回路２００に含まれる選択回路２１０をトグル動作させている。具体的には、コマンド端子２２を介してモードレジスタセットエントリコマンド（MRS ENTRY）を入力するとともに、アドレス端子２１を介して所定のモード信号を入力すれば、テストモード信号ＴＥＳＴが活性化し、これに応答してテスト制御回路３６はテストクロック信号ＴＣＬＫをハイレベルに変化させる。次に、コマンド端子２２を介してモードレジスタセットイグジットコマンド（MRS EXIT）を入力すれば、テストモード信号ＴＥＳＴが非活性化し、これに応答してテスト制御回路３６はテストクロック信号ＴＣＬＫをローレベルに変化させる。

このような動作を繰り返し行えば、図５に示すように、テストクロック信号ＴＣＬＫの論理レベルは交互に変化する。本実施形態においては、テストクロック信号ＴＣＬＫがハイレベルからローレベルに変化するごとに選択回路２１０がトグル動作を行い、活性化状態（ハイレベル）となる選択信号Ｓ０〜Ｓ１１，ＳＥＮが切り替わる。選択信号Ｓ０〜Ｓ１１，ＳＥＮのいずれかがハイレベルに活性化すると、これに対応するビット信号Ｃ０〜Ｃ１１，ＣＥＮの論理レベルが信号ＯＵＴの論理レベルに反映される。つまり、対応するビット信号Ｃ０〜Ｃ１１，ＣＥＮの論理レベルがそのまま読み出されることになる。

図５に示す例では、ビット信号Ｃ０，Ｃ２がハイレベル（プログラミング状態）であり、ビット信号Ｃ１，Ｃ３がローレベル（非プログラミング状態）である場合を示している。他のビット信号Ｃ４〜Ｃ１１及びイネーブルビットＣＥＮについては図示を省略している。

そして、時刻ｔ１０〜ｔ１１の期間においては、選択信号Ｓ０がハイレベルに活性化しており、これによりビット信号Ｃ０の値が信号ＯＵＴとして出力される。同様にして、時刻ｔ１１〜ｔ１２の期間、時刻ｔ１２〜ｔ１３の期間、時刻ｔ１３以降の期間においては、それぞれ選択信号Ｓ１，Ｓ２，Ｓ３がハイレベルに活性化し、これによりビット信号Ｃ１，Ｃ２，Ｃ３の値が信号ＯＵＴとして順次出力される。

したがって、選択回路２１０がトグル動作を行うことにより、ビット信号Ｃ０〜Ｃ１１，ＣＥＮがシリアルに読み出され、図１に示した入出力回路１５に供給されることになる。入出力回路１５は、データストローブ端子２５を介してこれらを外部に出力する。これにより、外部のテスタはビット信号Ｃ０〜Ｃ１１，ＣＥＮの値をそのまま取得することが可能となる。

上述の通り、ビット信号Ｃ０〜Ｃ１１，ＣＥＮは、選択信号ＳＥＬ０に基づいて選択された値「Ａ」，「Ｂ」のいずれか、つまり、アンチヒューズセットＡＦＳ１７６又はＡＦＳ１７７にプログラミングされた値である。したがって、選択信号ＳＥＬを切り替えて上記のトグル動作を繰り返せば、アンチヒューズセットＡＦＳ１７６，ＡＦＳ１７７にそれぞれプログラミングされた値を外部に出力することが可能となる。

また、本実施形態においてはスイッチ回路ＳＷａ，ＳＷｂを制御することによって個々のアンチヒューズ素子がプログラミング状態であるか非プログラミング状態であるかを知ることもできる。つまり、アンチヒューズセットＡＦＳ１７６，ＡＦＳ１７７は、２つのアンチヒューズ素子を用いて１ビットを記憶する構成を有しており、これら２つのアンチヒューズ素子にはそれぞれスイッチ回路ＳＷａ，ＳＷｂが割り当てられている。図２に示すように、スイッチ回路ＳＷａ，ＳＷｂにはそれぞれ選択信号ＳＥＬ１，ＳＥＬ２が供給されており、それぞれ選択信号ＳＥＬ１，ＳＥＬ２によって個別に導通状態又は非導通状態とすることができる。選択信号ＳＥＬ１，ＳＥＬ２はテスト制御回路３６から出力される信号であり、通常動作時においてはいずれも活性状態である。

そして、ロールコール動作時において、選択信号ＳＥＬ１，ＳＥＬ２の一方のみを活性化させれば、１ビットを記憶する２個のアンチヒューズ素子のプログラミング状態を個別に検知することが可能となる。もちろん、選択信号ＳＥＬ１，ＳＥＬ２の両方を活性化させれば、１ビットを記憶する２個のアンチヒューズ素子をワイヤードオア接続した状態、つまり、通常使用するビット信号Ａ０〜Ａ１１，ＡＥＮ又はＢ０〜Ｂ１１，ＢＥＮを検知することができる。

個々のアンチヒューズ素子のプログラミング状態を知ることは、プログラミングの成功率を知る上で必要であり、設計時において重要なデータとなる。このように、本実施形態による半導体装置１０によれば、アンチヒューズセットＡＦＳ１７６又はＡＦＳ１７７にプログラミングされた値のみならず、個々のアンチヒューズ素子のプログラミング状態を知ることも可能となる。しかも、本実施形態においては、プログラミングされた値を直接読み出していることから、従来の半導体装置のようにアドレスを入力する必要がなく、非常に短時間でロールコール動作を完了することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がＤＲＡＭに限定されるものではなく、ロールコール回路を備えた全ての半導体装置に対して適用が可能である。

また、上記実施形態においては、パッケージング後に発生した不良アドレスを記憶するアンチヒューズセットに対してロールコール動作を行っているが、ロールコール動作の対象となるアンチヒューズセットがこれに限定されるものではない。

さらに、上記実施形態においては、不良のあるワード線ＷＬのアドレスをアンチヒューズ素子によって記憶しているが、本発明がこれに限定されるものではなく、レーザ照射によってプログラミングされるレーザヒューズを用いても構わない。

さらに、上記実施形態においては、ロウアドレスを記憶するヒューズ回路を対象に説明したが、カラムアドレスを記憶するヒューズ回路に対しても、同様のロールコール動作を行うことが可能である。また、ワード線単位ではなく、メモリセル単位で置換を行う場合であっても、本発明の適用が可能である。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ 入出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５ データストローブ端子
２６ 電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコーダ
３５ クロック入力回路
３６ テスト制御回路
３７ 内部電圧発生回路
１００ ヒューズ回路
１１０ 第１の記憶回路
１２０ 第２の記憶回路
１３０ 比較回路
２００ ロールコール回路
２１０ 選択回路
ＡＦ０ａ〜ＡＦ１１ａ，ＡＦＥＮａ，ＡＦ０ｂ〜ＡＦ１１ｂ，ＡＦＥＮｂ アンチヒューズ素子
ＡＦＳ０〜ＡＦＳ１７７ アンチヒューズセット
ＢＬ ビット線
ＣＧ０〜ＣＧ１１，ＣＧＥＮ 複合論理ゲート回路
Ｇ０〜Ｇ１１，ＧＥＮ，ＧＯＵＴ ＮＡＮＤゲート回路
ＬＡ０〜ＬＡ１１，ＬＡＥＮ，ＬＢ０〜ＬＢ１１，ＬＢＥＮ，ＬＣ０〜ＬＣ１１，ＬＣＥＮ ラッチ回路
ＭＣ メモリセル
ＲＭＣ 冗長メモリセル
ＲＷＬ 冗長ワード線
ＳＷａ，ＳＷｂ スイッチ回路
ＷＬ ワード線

Claims (12)

1. 互いに異なるアドレスが割り当てられた複数のメモリセルと、
   前記複数のメモリセルに含まれる不良メモリセルを置換するための冗長メモリセルと、
   前記不良メモリセルのアドレスを記憶するヒューズ回路と、
   前記ヒューズ回路に記憶された前記不良メモリセルのアドレスが入力されたことに応答して、前記冗長メモリセルにアクセスするアクセス制御回路と、
   前記不良メモリセルのアドレスをシリアルに外部に出力するロールコール回路と、を備えることを特徴とする半導体装置。
2. 前記ロールコール回路は、前記不良メモリセルのアドレスを構成する複数のビットを順次選択する選択回路を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記選択回路は、前記複数のビットにそれぞれ対応する複数の選択信号を排他的に活性化させることにより、複数のビットを順次選択することを特徴とする請求項２に記載の半導体装置。
4. 前記ロールコール回路は、前記複数のビットのいずれかと前記複数の選択信号のいずれかをそれぞれ受ける複数の第１の論理ゲート回路と、前記第１の複数の論理ゲート回路の出力信号を論理合成する第２の論理ゲート回路とをさらに含むことを特徴とする請求項３に記載の半導体装置。
5. 前記選択回路は、テストクロック信号に応答して前記複数の選択信号を順次活性化させることを特徴とする請求項３又は４に記載の半導体装置。
6. 前記ヒューズ回路は、プログラミングされていない場合には絶縁状態であり、プログラミングされている場合には導通状態となるアンチヒューズ素子を複数有することを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
7. 前記複数のアンチヒューズ素子は、それぞれ対応する不良メモリセルのアドレスを記憶する複数のアンチヒューズセットを構成し、
   前記複数のアンチヒューズセットは、第１の選択信号に基づいて選択的に前記ロールコール回路に接続されることを特徴とする請求項６に記載の半導体装置。
8. 前記複数のアンチヒューズセットは、前記複数のビットごとにそれぞれ２個以上割り当てられた複数のアンチヒューズ素子を含むことを特徴とする請求項７に記載の半導体装置。
9. 前記２個以上のアンチヒューズ素子が全て絶縁状態である場合には対応するビットが第１の論理レベルであることを示し、前記２個以上のアンチヒューズ素子の少なくとも一つが導通状態である場合には対応するビットが第２の論理レベルであることを示すことを特徴とする請求項８に記載の半導体装置。
10. 前記２個以上のアンチヒューズ素子は、第２の選択信号に基づいて選択的に前記ロールコール回路に接続されることを特徴とする請求項９に記載の半導体装置。
11. 前記ヒューズ回路は、ウェハ状態で発見された前記不良メモリセルのアドレスを記憶する第１の記憶回路と、パッケージング後に発見された前記不良メモリセルのアドレスを記憶する第２の記憶回路とを含み、
    前記ロールコール回路は、前記第２の記憶回路に記憶された前記不良メモリセルのアドレスをシリアルに外部に出力することを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記複数のメモリセルは、それぞれ複数のワード線と複数のビット線の交点に配置されており、
    前記ロールコール回路に含まれる前記第２の記憶回路は、前記複数のワード線のうち前記不良メモリセルに接続されたワード線のアドレスを記憶することを特徴とする請求項１１に記載の半導体装置。

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