KR102593957B1 - 오티피 메모리 회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 기술은 복수의 단위 메모리 블록들을 포함하고, 상기 복수의 단위 메모리 블록들에는 래치 어레이가 포함되는 메모리 셀 어레이; 및 복수의 퓨즈 셋을 포함하고, 하드-포스트 패키지 리페어(Hard-Post Package Repair) 동작 시에는 외부에서 입력된 결함 어드레스를 상기 복수의 퓨즈 셋에 프로그램하고, 소프트-포스트 패키지 리페어(Soft-Post Package Repair) 동작 시에는 상기 결함 어드레스가 상기 복수의 퓨즈 셋에 이미 프로그램되었는지 여부를 판단한 결과에 따라 상기 결함 어드레스 또는 초기 값을 상기 래치 어레이에 전송하도록 구성된 오티피 메모리 회로를 포함할 수 있다.

Description

오티피 메모리 회로 및 이를 포함하는 반도체 장치{ONE-TIME PROGRAMMABLE MEMORY CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 오티피 메모리 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 디램(DRAM)과 같은 휘발성 메모리 또는/및 낸드 플래시(NAND FLASH)와 같은 비휘발성 메모리를 포함할 수 있다.
반도체 장치는 결함이 발생한 메모리 셀(이하, 결함 셀)을 테스트를 통해 검출할 수 있다.
반도체 회로는 외부에서 제공된 어드레스가 결함 셀을 억세스(access) 하기 위한 어드레스(이하, 결함 어드레스)인지 판단하고, 결함 어드레스일 경우, 결함 셀 대신에 리던던트(Redundant) 메모리 셀(이하, 리던던트 셀)을 억세스하게 되며, 이를 리페어 동작이라 칭할 수 있다.
결함 어드레스는 오티피(OTP: One-time Programmable) 메모리 회로에 기록될 수 있다.
최근에는 반도체 장치의 패키징 전은 물론이고, 패키징 후에도 리페어 동작이 가능하도록 전자 퓨즈(e-fuse)를 이용한 오티피 메모리 회로가 사용되고 있다.
종래에는 결함 어드레스가 검출되면, 오티피 메모리 회로의 전 영역을 스캔하여 사용 가능한 즉, 프로그램 되지 않은 퓨즈(이하, 가용 퓨즈)를 검색하고, 검색된 가용 퓨즈에 결함 어드레스를 프로그램할 수 있다.
따라서 가용 퓨즈 검색 시간이 증가하고 결국, 반도체 장치의 테스트 시간을 증가시키는 문제를 유발하게 된다.
본 발명의 실시예는 테스트 시간을 줄일 수 있는 반도체 장치를 제공한다.
본 발명의 실시예는 복수의 퓨즈 셋 중에서 퓨즈 어드레스에 해당하는 퓨즈 셋의 퓨즈 데이터를 출력하도록 구성된 퓨즈 어레이; 및 상기 퓨즈 어레이의 전 영역 중에서 결함 어드레스에 해당하는 특정 영역 내에서 가용 퓨즈 셋을 검색하기 위한 상기 퓨즈 어드레스를 생성하도록 구성된 퓨즈 어드레스 발생회로를 포함할 수 있다.
본 발명의 실시예는 복수의 퓨즈 셋 중에서 퓨즈 어드레스에 해당하는 퓨즈 셋의 퓨즈 데이터를 출력하도록 구성된 퓨즈 어레이; 상기 퓨즈 어레이의 전 영역 중에서 결함 어드레스에 해당하는 특정 영역 내에서 가용 퓨즈를 검색하기 위한 상기 퓨즈 어드레스를 생성하도록 구성된 퓨즈 어드레스 발생회로; 및 상기 퓨즈 데이터와 상기 결함 어드레스를 비교한 결과에 따라 상기 퓨즈 데이터의 초기 값을 보정된 퓨즈 데이터로서 출력하도록 구성된 데이터 제어회로를 포함할 수 있다.
본 발명의 실시예는 복수의 단위 메모리 블록들을 포함하고, 상기 복수의 단위 메모리 블록들에는 래치 어레이가 포함되는 메모리 셀 어레이; 및 복수의 퓨즈 셋을 포함하고, 하드-포스트 패키지 리페어(Hard-Post Package Repair) 동작 시에는 외부에서 입력된 결함 어드레스를 상기 복수의 퓨즈 셋에 프로그램하고, 소프트-포스트 패키지 리페어(Soft-Post Package Repair) 동작 시에는 상기 결함 어드레스가 상기 복수의 퓨즈 셋에 이미 프로그램되었는지 여부를 판단한 결과에 따라 상기 결함 어드레스 또는 초기 값을 상기 래치 어레이에 전송하도록 구성된 오티피 메모리 회로를 포함할 수 있다.
본 기술은 가용 퓨즈 검색 시간을 감소시킴으로써 테스트 시간을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 오티피 메모리 회로의 구성을 나타낸 도면,
도 3은 도 2의 퓨즈 어드레스 발생회로의 구성을 나타낸 도면,
도 4는 도 3의 구간신호 생성회로의 구성을 나타낸 도면,
도 5는 도 3의 어드레스 제어회로의 구성을 나타낸 도면,
도 6은 본 발명의 실시예에 따른 반도체 장치의 오티피 메모리 회로의 동작을 나타낸 타이밍도,
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 구성을 나타낸 도면,
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 오티피 메모리 회로의 구성을 나타낸 도면,
도 9는 도 8의 데이터 제어회로의 구성을 나타낸 도면이고,
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 오티피 메모리 회로의 동작을 나타낸 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면이다.
본 발명의 실시예에 따른 반도체 장치는 패키징 전은 물론이고, 패키징 이후에도 리페어 동작이 가능하다.
패키징 전의 리페어 동작을 노멀 리페어라 칭하기로 하고, 패키징 이후의 리페어 동작을 포스트 패키지 리페어(PPR: Post Package Repair)라 칭할 수 있다.
PPR은 하드-포스트 패키지 리페어(Hard-PPR: HPPR)와 소프트-포스트 패키지 리페어(Soft-PPR: SPPR)로 분류할 수 있다.
HPPR은 반도체 장치에 전원이 공급되지 않더라도 해당 결함 어드레스에 따른 리페어 동작이 이루어질 수 있는 리페어를 의미하고, SPPR은 결함 어드레스를 레지스터 또는 래치에 저장함으로써 반도체 장치에 전원이 공급되지 않으면 해당 결함 어드레스에 따른 리페어 동작이 불가능한 일시적인 리페어를 의미한다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(10)는 메모리 코어(20), 오티피(OTP: One-time Programmable) 메모리 회로(30) 및 SPPR 제어회로(40)를 포함할 수 있다.
오티피 메모리 회로(30)는 복수의 전자 퓨즈들을 포함할 수 있다.
오티피 메모리 회로(30)는 명령(CMD)에 따라 리페어 관련 정보 즉, 노멀 리페어 및 하드-포스트 패키지 리페어(HPPR) 동작과 관련된 어드레스(ADD) 또는/및 테스트 모드 정보를 복수의 전자 퓨즈들에 프로그램 즉, 저장할 수 있다.
오티피 메모리 회로(30)는 복수의 전자 퓨즈들에 저장된 리페어 관련 정보를 명령(CMD)에 따라 오티피 메모리 회로(30) 외부로 출력할 수 있다.
오티피 메모리 회로(30)에서 출력된 리페어 관련 정보는 메모리 코어(20) 또는/및 반도체 장치(10) 외부에 제공될 수 있다.
오티피 메모리 회로(30)는 HPPR 모드에서 결함 어드레스를 선택적인 퓨즈 럽쳐(Rupture) 동작을 통해 복수의 전자 퓨즈들에 프로그램하기 위한 럽쳐 회로를 포함할 수 있다.
퓨즈 럽쳐 동작은 전자 퓨즈에 고전압을 인가하여 전자 퓨즈를 구성하는 트랜지스터의 게이트 절연막을 파괴하는 동작으로서, 복수의 전자 퓨즈에 대해 결함 어드레스의 값에 맞도록 선택적인 럽쳐 동작을 수행함으로써 결함 어드레스 프로그램이 가능하다.
메모리 코어(20)는 메모리 셀 어레이, 또는/및 메모리 셀 어레이에 데이터를 기록하거나 메모리 셀 어레이에 기록된 데이터를 읽어내기 위한 회로 구성들을 포함할 수 있다.
메모리 셀 어레이로서, DRAM과 같은 휘발성 메모리 또는/및 FLASH ROM 등의 비 휘발성 메모리가 사용될 수 있다.
메모리 셀 어레이는 복수의 단위 메모리 블록들 예를 들어, 복수의 메모리 뱅크(BK)들로 구분될 수 있다.
각 메모리 뱅크(BK)에는 반도체 장치의 붓업(Boot-up) 동작 시 오티피 메모리 회로(30)에서 제공되는 리페어 관련 정보를 저장하기 위한 래치 어레이(FL)를 더 포함할 수 있다.
SPPR 제어회로(40)는 복수의 래치를 포함하며, 소프트-포스트 패키지 리페어(SPPR) 동작과 관련된 어드레스(ADD)를 복수의 래치에 저장하고, 저장된 정보를 메모리 코어(20)에 제공할 수 있다.
이때 SPPR 모드에서 결함 어드레스는 오티피 메모리 회로(30)의 복수의 전자 퓨즈들에 프로그램되는 것이 아니라 SPPR 제어회로(40)의 래치에 일시적으로 저장된다. 따라서 HPPR 모드에서 결함 어드레스가 오티피 메모리 회로(30)에 중복 저장될 수 있으므로 SPPR 제어회로(40)는 결함 어드레스의 중복 여부를 판단하여 오티피 메모리 회로(30)를 제어하도록 구성될 수 있다.
어드레스(ADD)는 반도체 장치(10)의 노멀 동작 시 외부에서 입력되는 어드레스, 그리고 테스트를 통해 검출된 결함 어드레스를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 오티피 메모리 회로의 구성을 나타낸 도면이다.
본 발명의 실시예에 따른 반도체 장치의 오티피 메모리 회로(100)는 단위 메모리 셀로서 전자 퓨즈(electrical fuse)를 사용한 예를 든 것이다
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 오티피 메모리 회로(100)는 퓨즈 어레이(200) 및 퓨즈 어드레스 발생회로(300)를 포함할 수 있다.
퓨즈 어레이(200)는 복수의 전자 퓨즈들을 포함할 수 있다.
퓨즈 어레이(200)의 전체 영역은 사용 목적 별로 구분될 수 있다.
퓨즈 어레이(200)의 전체 영역은 테스트 모드 데이터를 위해 할당된 제 1 영역, 로우 리페어를 위해 할당된 제 2 영역 및 컬럼 리페어를 위해 할당된 제 3 영역을 포함할 수 있다.
제 1 영역의 퓨즈들은 테스트 모드 데이터를 프로그램하기 위해 사용될 수 있고, 제 2 영역의 퓨즈들은 결함이 발생된 로우 어드레스를 프로그램하기 위해 사용될 수 있으며, 제 3 영역의 퓨즈들은 결함이 발생된 컬럼 어드레스를 프로그램하기 위해 사용될 수 있다.
퓨즈 어레이(200)는 퓨즈 어드레스(FADD<0:a>)에 해당하는 퓨즈들에 프로그램 되어있는 퓨즈 데이터(FDATA<0:b>)를 출력할 수 있다.
퓨즈 어레이(200)는 복수의 구간신호들(TMEN, XEN, YEN)의 활성화 구간 동안 퓨즈 어드레스(FADD<0:a>)에 따라 퓨즈 데이터(FDATA<0:b>)를 출력할 수 있다.
퓨즈 어드레스 발생회로(300)는 퓨즈 어드레스(FADD<0:a>)를 생성할 수 있으며, 퓨즈 어드레스(FADD<0:a>)가 퓨즈 어레이(200)의 전 영역 중에서 결함 어드레스(ADD_C<0:c>)를 위해 할당된 영역 만을 선택하는 값을 가지도록 할 수 있다.
퓨즈 어드레스 발생회로(300)는 퓨즈 어드레스(FADD<0:a>)가 퓨즈 어레이(200)의 전 영역에 포함된 퓨즈 들 중에서 결함 어드레스(ADD_C<0:c>)를 위해 할당된 영역 내의 퓨즈 들만을 선택하도록 퓨즈 어드레스(FADD<0:a>)의 값을 가변시킬 수 있다.
퓨즈 어드레스 발생회로(300)는 인에이블 신호(EN), 클럭 신호(FCLK), 테스트 모드 신호들(TM<0:2>) 및 결함 어드레스(ADD_C<0:c>)에 따라 퓨즈 어드레스(FADD<0:a>)와 구간신호들(TMEN, XEN, YEN)을 생성할 수 있다.
인에이블 신호(EN)는 반도체 장치의 테스트 구간 내에서 정해진 시간 예를 들어, 가용 퓨즈 검색 시간 동안 활성화될 수 있으며, 인에이블 신호(EN)의 활성화 시간은 외부 제어 또는 내부 설정에 의해 가변될 수 있다.
테스트 모드 신호들(TM<0:2>)은 반도체 장치의 테스트 구간을 정의하기 위한 신호로서, TM<0>는 테스트 모드 데이터 출력을 위한 테스트 모드를 활성화시키는 신호로 사용될 수 있고, TM<1>은 로우 리페어 동작을 위한 테스트 모드를 활성화시키는 신호로 사용될 수 있으며, TM<2>는 컬럼 리페어 동작을 위한 테스트 모드를 활성화시키는 신호로 사용될 수 있다.
도 3은 도 2의 퓨즈 어드레스 발생회로의 구성을 나타낸 도면이다.
도 3을 참조하면, 퓨즈 어드레스 발생회로(300)는 카운터(400), 구간신호 생성회로(500) 및 어드레스 제어회로(600)를 포함할 수 있다.
카운터(400)는 인에이블 신호(EN) 및 클럭 신호(FCLK)에 따라 카운트 신호(CNT<0:d>)를 생성할 수 있다.
카운트 신호(CNT<0:d>)는 퓨즈 어레이(200)의 전체 영역을 선택할 수 있는 어드레스에 대응되는 값을 가질 수 있다.
구간신호 생성회로(500)는 인에이블 신호(EN), 카운트 신호(CNT<0:d>) 중에서 일부 비트들(CNT<a, b, c, b', c'>) 및 테스트 모드 신호들(TM<0:2>)에 따라 구간신호들(TMEN, XEN, YEN)을 생성할 수 있다.
구간신호들(TMEN, XEN, YEN) 중에서 제 1 구간 신호(TMEN)는 테스트 모드 데이터 출력 구간을 지정할 수 있고, 제 2 구간 신호(XEN)는 로우 리페어 관련 가용 퓨즈 검색 구간을 지정할 수 있으며, 제 3 구간 신호(YEN)는 컬럼 리페어 관련 가용 퓨즈 검색 구간을 지정할 수 있다.
어드레스 제어회로(600)는 테스트 모드 신호들(TM<0:2>) 중에서 어느 하나 예를 들어, TM<1>, 결함 어드레스(ADD_C<0:c>)와 카운트 신호(CNT<0:d>) 중에서 일부 CNT<0:c>에 따라 퓨즈 어드레스(FADD<0:a>)를 생성할 수 있다.
도 4는 도 3의 구간신호 생성회로의 구성을 나타낸 도면이다.
도 4를 참조하면, 구간신호 생성회로(500)는 예비 구간신호 생성회로(501) 및 신호 조합 회로(502)를 포함할 수 있다.
예비 구간신호 생성회로(501)는 인에이블 신호(EN), 카운트 신호(CNT<0:d>) 중에서 일부 비트들(CNT<a, b, c, b', c'>) 및 테스트 모드 신호들(TM<1:2>)에 따라 제 1 내지 제 3 예비 구간신호들(TMEN_PRE, XEN_PRE, YEN_PRE)을 생성할 수 있다.
예비 구간신호 생성회로(501)는 제 1 내지 제 3 래치(510 ~ 530)와 제 1 다중화기(540) 및 제 2 다중화기(550)를 포함할 수 있다.
제 1 래치(510)는 제 1 예비 구간 신호(TMEN_PRE)를 인에이블 신호(EN)에 따라 하이 레벨로 천이시키고, 카운트 신호(CNT<0:d>) 중에서 제 1 비트(CNT<a>)에 따라 로우 레벨로 천이시킬 수 있다.
제 2 래치(520)는 제 2 예비 구간 신호(XEN_PRE)를 제 1 예비 구간 신호(TMEN_PRE)에 따라 하이 레벨로 천이시키고, 제 1 보정 신호(CNT_C<b>)에 따라 로우 레벨로 천이시킬 수 있다.
제 3 래치(530)는 제 3 예비 구간 신호(YEN_PRE)를 제 2 예비 구간 신호(XEN_PRE)에 따라 하이 레벨로 천이시키고, 제 2 보정 신호(CNT_C<c>)에 따라 로우 레벨로 천이시킬 수 있다.
제 1 다중화기(540)는 테스트 모드 신호(TM<1>)에 따라 카운트 신호(CNT<0:d>) 중에서 제 2 비트(CNT<b>) 또는 제 3 비트(CNT<b'>)를 제 1 보정 신호(CNT_C<b>)로서 출력할 수 있다.
제 2 다중화기(550)는 테스트 모드 신호(TM<2>)에 따라 카운트 신호(CNT<0:d>) 중에서 제 4 비트(CNT<c>) 또는 제 5 비트(CNT<c'>)를 제 2 보정 신호(CNT_C<c>)로서 출력할 수 있다.
이때 카운트 신호(CNT<0:d>) 중에서 일부 비트들(CNT<a, b, c, b', c'>) 즉, 제 1 비트(CNT<a>), 제 2 비트(CNT<b>), 제 3 비트(CNT<b'>), 제 4 비트(CNT<c>) 및 제 5 비트(CNT<c'>)를 설정하는 방식을 설명하기로 한다.
퓨즈 어레이(200)의 모든 퓨즈 들 중에서 일부의 퓨즈 들(X)이 테스트 모드 데이터를 위해 할당되고, 다른 일부의 퓨즈 들(Y)이 로우 리페어를 위해 할당되며, 또 다른 일부의 퓨즈 들(Z)이 컬럼 리페어를 위해 할당될 수 있다.
퓨즈 들(X, Y 및 Z) 각각의 수는 반도체 장치의 집적도 및 회로 설계 방식 등에 따라 독립적으로 정해질 수 있다.
로우 리페어를 위해 할당된 퓨즈 들(Y)은 메모리 뱅크들(BK, 도 2 참조)에 대해 분할 할당될 수 있다. 예를 들어, 메모리 장치가 'n'개의 메모리 뱅크들(BK1 ~ BKn)을 포함하는 것으로 가정하면, 퓨즈 들(Y)의 영역을 'm'개의 내부 영역들(Y1 ~ Ym)로 구분하여 'n'개의 메모리 뱅크들(BK1 ~ BKn)에 할당할 수 있다.
컬럼 리페어를 위해 할당된 퓨즈 들(Z) 또한 퓨즈 들(Y)과 동일한 방식으로 메모리 뱅크들(BK, 도 2 참조)에 분할 할당될 수 있다.
카운트 신호(CNT<0:d>)가 클럭 신호(FCLK)에 따라 순차적으로 증가하고 퓨즈 들(X, Y, Z) 각 영역에 대한 카운팅이 완료되는 시점에서 카운트 신호(CNT<0:d>)의 특정 비트들(CNT<a, b, c>)이 각각 천이하게 된다.
또한 퓨즈 들(Y)의 내부 영역과 퓨즈 들(Z)의 내부 영역 각각에 대한 카운팅이 완료되는 시점에서 카운트 신호(CNT<0:d>)의 특정 비트들(CNT<b', c'>)이 각각 천이하게 된다.
따라서 본 발명의 실시예는 제 1 비트(CNT<a>)를 테스트 모드 데이터를 위해 할당된 퓨즈 들(X)을 카운트하는 기준으로 사용할 수 있고, 제 2 비트(CNT<b>)를 로우 리페어를 위해 할당된 퓨즈 들(Y)을 카운트하는 기준으로 사용할 수 있으며, 제 3 비트(CNT<b'>)를 퓨즈 들(Y)의 내부 영역에 해당하는 퓨즈들을 카운트하는 기준으로 사용할 수 있고, 제 4 비트(CNT<c>)를 컬럼 리페어를 위해 할당된 퓨즈 들(Z)을 카운트하는 기준으로 사용할 수 있으며, 제 5 비트(CNT<c'>)를 퓨즈 들(Z)의 내부 영역에 해당하는 퓨즈들을 카운트하는 기준으로 사용할 수 있다.
신호 조합 회로(502)는 인에이블 신호(EN), 테스트 모드 신호들(TM<0:2>) 및 제 1 내지 제 3 예비 구간신호(TMEN_PRE, XEN_PRE, YEN_PRE)에 따라 제 1 내지 제 3 구간신호(TMEN, XEN, YEN)를 생성할 수 있다.
신호 조합 회로(502)는 제 1 내지 제 3 조합 로직(560 ~ 580)을 포함할 수 있다.
제 1 조합 로직(560)은 인에이블 신호(EN), 테스트 모드 신호(TM<0>) 및 제 1 예비 구간신호(TMEN_PRE)를 조합하여 제 1 구간신호(TMEN)를 생성할 수 있다.
제 1 조합 로직(560)은 제 1 내지 제 4 로직 게이트(561 ~ 564)를 포함할 수 있다.
제 1 로직 게이트(561)는 인에이블 신호(EN)와 테스트 모드 신호(TM<0>)를 부정 논리곱하여 출력할 수 있다.
제 2 로직 게이트(562)는 제 1 로직 게이트(561)의 출력 신호를 반전시켜 출력할 수 있다.
제 3 로직 게이트(563)는 제 1 예비 구간신호(TMEN_PRE)와 제 2 로직 게이트(562)의 출력 신호를 부정 논리합하여 출력할 수 있다.
제 4 로직 게이트(564)는 제 3 로직 게이트(563)의 출력 신호를 반전시켜 제 1 구간신호(TMEN)로서 출력할 수 있다.
제 2 조합 로직(570)은 인에이블 신호(EN), 테스트 모드 신호(TM<1>) 및 제 2 예비 구간신호(XEN_PRE)를 조합하여 제 2 구간신호(XEN)를 생성할 수 있다.
제 2 조합 로직(570)은 제 1 내지 제 4 로직 게이트(571 ~ 574)를 포함할 수 있다.
제 1 로직 게이트(571)는 인에이블 신호(EN)와 테스트 모드 신호(TM<1>)를 부정 논리곱하여 출력할 수 있다.
제 2 로직 게이트(572)는 제 1 로직 게이트(571)의 출력 신호를 반전시켜 출력할 수 있다.
제 3 로직 게이트(573)는 제 2 예비 구간신호(XEN_PRE)와 제 2 로직 게이트(572)의 출력 신호를 부정 논리합하여 출력할 수 있다.
제 4 로직 게이트(574)는 제 3 로직 게이트(573)의 출력 신호를 반전시켜 제 2 구간신호(XEN)로서 출력할 수 있다.
제 3 조합 로직(580)은 인에이블 신호(EN), 테스트 모드 신호(TM<2>) 및 제 3 예비 구간신호(YEN_PRE)를 조합하여 제 3 구간신호(YEN)를 생성할 수 있다.
제 3 조합 로직(580)은 제 1 내지 제 4 로직 게이트(581 ~ 584)를 포함할 수 있다.
제 1 로직 게이트(581)는 인에이블 신호(EN)와 테스트 모드 신호(TM<2>)를 부정 논리곱하여 출력할 수 있다.
제 2 로직 게이트(582)는 제 1 로직 게이트(581)의 출력 신호를 반전시켜 출력할 수 있다.
제 3 로직 게이트(583)는 제 3 예비 구간신호(YEN_PRE)와 제 2 로직 게이트(582)의 출력 신호를 부정 논리합하여 출력할 수 있다.
제 4 로직 게이트(584)는 제 3 로직 게이트(583)의 출력 신호를 반전시켜 제 3 구간신호(YEN)로서 출력할 수 있다.
도 5는 도 3의 어드레스 제어회로의 구성을 나타낸 도면이다.
도 5를 참조하면, 어드레스 제어회로(600)는 버퍼 어레이(610) 및 복수의 다중화기들(620)을 포함할 수 있다.
버퍼 어레이(610)는 복수의 버퍼들(620)을 포함할 수 있다.
복수의 버퍼들(620)은 카운트 신호(CNT<0:d>) 중에서 일부 비트들 CNT<0:c0>을 버퍼링하여 퓨즈 어드레스(FADD<0:a>) 중에서 일부 비트들 FADD<0:a0>로서 출력할 수 있다.
복수의 다중화기들(620)은 테스트 모드 신호(TM<1>)에 따라 카운트 신호(CNT<0:d>) 중에서 일부 비트들 CNT<c0+1:c> 또는 결함 어드레스(ADD_C<0:c>) 중에서 일부 비트들 ADD_C<c0+1:c>을 선택하여 퓨즈 어드레스(FADD<0:a>) 중에서 나머지 비트들 FADD<a0+1:a>로서 출력할 수 있다.
복수의 다중화기들(620)은 테스트 모드 신호(TM<1>)가 활성화되면 결함 어드레스(ADD_C<0:c>) 중에서 일부 비트들 ADD_C<c0+1:c>을 선택하여 퓨즈 어드레스(FADD<0:a>) 중에서 나머지 비트들 FADD<a0+1:a>로서 출력할 수 있다.
복수의 다중화기들(620)은 테스트 모드 신호(TM<1>)가 비 활성화되면, 카운트 신호(CNT<0:d>) 중에서 일부 비트들 CNT<c0+1:c>을 선택하여 퓨즈 어드레스(FADD<0:a>) 중에서 나머지 비트들 FADD<a0+1:a>로서 출력할 수 있다.
테스트 모드 신호(TM<1>)가 활성화되면 로우 리페어를 위한 가용 퓨즈 검색 동작이 수행됨을 의미한다.
따라서 퓨즈 어드레스(FADD<0:a>) 중에서 일부 하위 비트들 FADD<0:a0>은 카운트 신호(CNT<0:d>) 중에서 일부 비트들 CNT<0:c0>을 사용하여 그 값이 가변되도록 하고, 퓨즈 어드레스(FADD<0:a>)의 나머지 비트들 FADD<a0+1:a>은 결함 어드레스(ADD_C<0:c>) 중에서 일부 비트들 ADD_C<c0+1:c>을 사용하여 그 값이 고정되도록 한다.
상술한 테스트 모드 신호(TM<1>)가 활성화된 경우의 어드레스 제어회로(600)의 동작에 의해 퓨즈 어레이(200)의 전체 영역 중에서 테스트 모드 데이터를 위한 영역과 컬럼 리페어를 위한 영역을 제외하고 로우 리페어를 위한 영역에 대해서만 가용 퓨즈 검색이 이루어질 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치의 오티피 메모리 회로의 동작을 나타낸 타이밍도이다.
먼저, 반도체 장치의 테스트를 통해 검출된 결함 어드레스(ADD_C<0:c>)에 따라 로우 리페어가 이루어지는 것으로 가정한다.
테스트 모드 신호들(TM<0:2>) 중에서 로우 리페어와 관련된 TM<1>이 활성화될 수 있다.
인에이블 신호(EN)가 활성화되면, 결함 어드레스(ADD_C<0:c>)가 퓨즈 어드레스 발생회로(300)에 입력될 수 있다.
테스트 모드 신호(TM<1>)가 활성화됨에 따라 제 1 내지 제 3 구간신호(TMEN, XEN, YEN) 중에서 제 2 구간신호(XEN)가 활성화될 수 있다.
인에이블 신호(EN)의 활성화 구간내에서 발생되는 클럭 신호(FCLK)에 따라 카운트 신호(CNT<0:d>)의 값이 변하게 된다.
도 5를 참조하여 설명한 바와 같이, 카운트 신호(CNT<0:d>) 중에서 일부 비트들 CNT<0:c0>이 퓨즈 어드레스(FADD<0:a>) 중에서 일부 비트들 FADD<0:a0>로서 출력될 수 있다.
한편, 테스트 모드 신호(TM<1>)가 활성화된 상태이므로 결함 어드레스(ADD_C<0:c>) 중에서 일부 비트들 ADD_C<c0+1:c>이 퓨즈 어드레스(FADD<0:a>) 중에서 나머지 비트들 FADD<a0+1:a>로서 출력될 수 있다.
따라서 인에이블 신호(EN)의 활성화 구간내에서 발생되는 클럭 신호(FCLK)에 따라 퓨즈 어드레스(FADD<0:a>) 중에서 일부 비트들 FADD<0:a0>의 값이 변하는 반면, 퓨즈 어드레스(FADD<0:a>) 중에서 나머지 비트들 FADD<a0+1:a>은 그 값이 변하지 않고 유지될 수 있다.
퓨즈 어레이(200)의 영역 들 중에서 로우 리페어에 관련된 제 2 영역이 퓨즈 어드레스(FADD<0:a>)의 상위 비트들 FADD<a0+1:a>에 의해 선택될 수 있다.
그리고 제 2 영역내의 퓨즈들이 일부 비트들 FADD<0:a0>의 값 변동에 따라 순차적으로 선택되어 해당 퓨즈 데이터(FDATA<0:b>)가 순차적으로 출력될 수 있다.
퓨즈 데이터(FDATA<0:b>)의 값에 따라 해당 퓨즈 들이 가용 퓨즈인지 여부를 판단할 수 있다.
상술한 바와 같이, 본 발명의 실시예는 퓨즈 어레이(200)의 전 영역 즉, 테스트 모드 등과 관련된 영역, 로우 리페어를 위해 할당된 영역과 컬럼 리페어에 관련된 영역 모두를 스캔하지 않고, 결함 어드레스(ADD_C<0:c>)를 해당하는 특정 영역을 지정하여 빠르고 정확하게 가용 퓨즈를 검색할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(11)는 메모리 코어(20) 및 오티피 메모리 회로(31)를 포함할 수 있다.
메모리 코어(20)는 도 1과 동일하게 구성될 수 있다.
오티피 메모리 회로(31)는 복수의 전자 퓨즈들을 포함할 수 있다.
오티피 메모리 회로(31)는 명령(CMD)에 따라 리페어 관련 정보 즉, 노멀 리페어 및 하드-포스트 패키지 리페어(HPPR) 동작과 관련된 어드레스(ADD) 또는/및 테스트 모드 정보를 복수의 전자 퓨즈들에 저장할 수 있다.
오티피 메모리 회로(31)는 HPPR 모드 동작 시 외부에서 입력된 어드레스(ADD)를 복수의 전자 퓨즈들에 저장할 수 있다.
오티피 메모리 회로(31)는 SPPR 모드 동작 시 외부에서 입력된 어드레스(ADD)가 이미 복수의 전자 퓨즈들에 저장된 어드레스인지 판단하고, 그 판단 결과에 따라 어드레스(ADD) 또는 초기 값을 메모리 코어(20)의 래치 어레이(FL)에 저장할 수 있다.
오티피 메모리 회로(31)는 복수의 전자 퓨즈들에 저장된 리페어 관련 정보를 명령(CMD)에 따라 오티피 메모리 회로(31) 외부로 출력할 수 있다.
오티피 메모리 회로(31)에서 출력된 정보는 메모리 코어(20) 또는/및 반도체 장치(11) 외부에 제공될 수 있다.
이미 설명한 바와 같이, 도 1의 반도체 장치(10)에 포함된 SPPR 제어회로(40)는 SPPR 모드에 따른 어드레스 저장 동작 및 결함 어드레스의 중복 여부를 판단하여 오티피 메모리 회로(30)를 제어하는 동작을 위해 구성되었다.
그러나 본 발명의 다른 실시예에 따른 반도체 장치(11)는 상술한 바와 같이 오티피 메모리 회로(31)가 HPPR 모드에 따른 어드레스 저장 동작 및 SPPR 모드에 따른 어드레스 저장 동작은 물론이고, 중복 리페어 여부를 판단하여 리페어 관련 정보 출력을 제어하는 동작을 수행할 수 있다.
따라서 본 발명의 다른 실시예에 따른 반도체 장치(11)는 도 1과 같은 SPPR 제어회로(40)를 구성할 필요가 없다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 오티피 메모리 회로의 구성을 나타낸 도면이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 오티피 메모리 회로(101)는 퓨즈 어레이(201), 퓨즈 어드레스 발생회로(301), 데이터 제어회로(700) 및 퓨즈 어레이 파워 제어회로(800)를 포함할 수 있다.
퓨즈 어레이(201) 및 퓨즈 어드레스 발생회로(301)는 도 2 내지 도 5를 참조하여 설명한 퓨즈 어레이(200) 및 퓨즈 어드레스 발생회로(300)와 동일하게 구성할 수 있다.
데이터 제어회로(700)는 퓨즈 데이터(FDATA<0:b>)와 결함 어드레스(ADD_C<0:c>)를 비교한 결과에 따라 보정된 퓨즈 데이터(FDATA_C<0:b>)를 생성할 수 있다.
데이터 제어회로(700)는 퓨즈 데이터(FDATA<0:b>)와 결함 어드레스(ADD_C<0:c>)를 비교한 결과에 따라, 퓨즈 데이터(FDATA<0:b>) 또는 결함 어드레스(ADD_C<0:c>)를 보정된 퓨즈 데이터(FDATA_C<0:b>)로서 출력하거나, 퓨즈 데이터(FDATA<0:b>)의 초기 값을 보정된 퓨즈 데이터(FDATA_C<0:b>)로서 출력할 수 있다.
퓨즈 데이터(FDATA<0:b>)의 초기 값은 프로그램 전의 퓨즈 데이터(FDATA<0:b>)의 값 예를 들어, 모든 비트가 로직 로우일 수 있다.
퓨즈 어레이 파워 제어회로(800)는 파워 인에이블 신호(PWR_EN) 및 모드 레지스터 신호(MRS)에 따라 퓨즈 어레이 파워 제어신호(ARE_PWR_ON)를 생성할 수 있다.
오티피 메모리 회로(101)는 반도체 장치 테스트에 따라 검출된 결함 어드레스를 프로그램하는 동작 또는/및 반도체 장치의 붓업(Boot-up) 과정에서 퓨즈 데이터들을 별도의 래치들에 미리 읽어들이는 동작 등과 같이 특정 동작 모드에서 동작하므로 별도의 전원을 사용할 수 있다.
퓨즈 어레이 파워 제어신호(ARE_PWR_ON)가 활성화되면 상술한 별도의 전원이 오티피 메모리 회로(101)에 제공될 수 있다.
모드 레지스터 셋의 설정을 변경하여 생성된 모드 레지스터 신호(MRS)에 따라 퓨즈 어레이 파워 제어신호(ARE_PWR_ON)의 활성화 타이밍을 조정할 수 있다.
도 9는 도 8의 데이터 제어회로의 구성을 나타낸 도면이다.
도 9를 참조하면, 데이터 제어회로(700)는 가용 퓨즈 선택기(710), 비교기(720), 제 1 다중화기(730) 및 제 2 다중화기(750)를 포함할 수 있다.
가용 퓨즈 선택기(710)는 퓨즈 데이터(FDATA<0:b>) 중에서 적어도 하나의 비트에 따라, 가용 퓨즈 셋 여부를 나타낼 수 있는 검출 신호(FDET)를 생성할 수 있다.
퓨즈 셋의 퓨즈 들 중에서 하나(이하, 인에이블 퓨즈)는 해당 퓨즈 셋이 이미 사용되었는지 여부를 나타내기 위해 할당되고, 다른 하나(이하, 디스에이블 퓨즈)는 해당 퓨즈 셋의 불량 여부를 나타내기 위해 할당되어 있다. 따라서 퓨즈 데이터(FDATA<0:b>) 중에서 인에이블 퓨즈와 디스에이블 퓨즈에 해당하는 특정 비트에서 읽어낸 로직 레벨에 따라 가용 퓨즈 셋 여부를 검출할 수 있다.
가용 퓨즈 선택기(710)는 퓨즈 데이터(FDATA<0:b>) 중에서 인에이블 비트와 디스에이블 비트가 모두 비 활성화 레벨인 경우 검출 신호(FDET)를 활성화시킬 수 있다.
예를 들어, 인에이블 비트 및 디스에이블 비트의 비 활성화 레벨이 로우 레벨이며, 검출 신호(FDET)의 활성화 레벨이 하이 레벨인 것으로 가정하면, 가용 퓨즈 선택기(710)는 인에이블 비트와 디스에이블 비트를 입력받는 반전 논리합한 결과를 검출 신호(FDET)로서 출력하는 노아 게이트 로직을 포함할 수 있다.
비교기(720)는 퓨즈 데이터(FDATA<0:b>)와 결함 어드레스(ADD_C<0:c>)를 비교하여 퓨즈 리셋 신호(FRST)를 생성할 수 있다.
비교기(720)는 퓨즈 데이터(FDATA<0:b>)와 결함 어드레스(ADD_C<0:c>) 중에서 퓨즈 데이터(FDATA<0:b>)에 대응되는 비트들이 서로 동일한 로직 레벨을 가지면 퓨즈 리셋 신호(FRST)를 하이 레벨로 활성화시킬 수 있다.
제 1 다중화기(730)는 검출 신호(FDET)에 따라 퓨즈 데이터(FDATA<0:b>)와 결함 어드레스(ADD_C<0:c>) 중에서 하나를 예비 보정된 퓨즈 데이터(FDATA_B<0:b>)로서 출력할 수 있다.
제 1 다중화기(730)는 검출 신호(FDET)가 로우 레벨이면 퓨즈 데이터(FDATA<0:b>)를 예비 보정된 퓨즈 데이터(FDATA_B<0:b>)로서 출력할 수 있다.
제 1 다중화기(730)는 검출 신호(FDET)가 하이 레벨이면 결함 어드레스(ADD_C<0:c>)를 예비 보정된 퓨즈 데이터(FDATA_B<0:b>)로서 출력할 수 있다.
검출 신호(FDET)가 하이 레벨이면 현재 검색된 퓨즈 셋이 가용 퓨즈 셋인 것을 의미한다. 따라서 제 1 다중화기(730)가 초기 값을 갖는 퓨즈 데이터(FDATA<0:b>) 대신 프로그램 되어야 할 결함 어드레스(ADD_C<0:c>)를 선택하도록 한 것이다.
제 2 다중화기(750)는 퓨즈 리셋 신호(FRST)에 따라 예비 보정된 퓨즈 데이터(FDATA_B<0:b>)와 접지 전압(VSS) 레벨 중에서 하나를 보정된 퓨즈 데이터(FDATA_C<0:b>)로서 출력할 수 있다.
제 2 다중화기(750)는 퓨즈 리셋 신호(FRST)가 로우 레벨이면 예비 보정된 퓨즈 데이터(FDATA_B<0:b>)를 보정된 퓨즈 데이터(FDATA_C<0:b>)로서 출력할 수 있다.
제 2 다중화기(750)는 퓨즈 리셋 신호(FRST)가 하이 레벨이면 예비 보정된 퓨즈 데이터(FDATA_B<0:b>) 대신 접지 전압(VSS) 레벨을 선택함으로써 보정된 퓨즈 데이터(FDATA_C<0:b>)를 초기 값으로 리셋시킬 수 있다.
퓨즈 리셋 신호(FRST)가 하이 레벨이면 퓨즈 데이터(FDATA<0:b>)와 결함 어드레스(ADD_C<0:c>)가 일치하는 것을 의미하므로 동일 어드레스에 대한 중복 리페어를 방지하기 위해 메모리 회로(101)에서 최종적으로 출력되는 퓨즈 데이터 즉, 보정된 퓨즈 데이터(FDATA_C<0:b>)를 초기 값으로 리셋시켜야 한다.
이때 중복 리페어는 HPPR에 의해 리페어된 결함 어드레스가 SPPR에 의해 다시 리페어되는 것을 의미할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 오티피 메모리 회로의 동작을 나타낸 타이밍도이다.
먼저, 반도체 장치의 테스트를 통해 검출된 결함 어드레스(ADD_C<0:c>)에 따라 SPPR 모드에서 로우 리페어가 이루어지는 것으로 가정한다.
테스트 모드 신호들(TM<0:2>) 중에서 로우 리페어와 관련된 TM<1>이 활성화될 수 있다.
인에이블 신호(EN)가 활성화되면, 결함 어드레스(ADD_C<0:c>)가 퓨즈 어드레스 발생회로(301)에 입력될 수 있다.
테스트 모드 신호(TM<1>)가 활성화됨에 따라 제 1 내지 제 3 구간신호(TMEN, XEN, YEN) 중에서 제 2 구간신호(XEN)가 활성화될 수 있다.
인에이블 신호(EN)의 활성화 구간내에서 발생되는 클럭 신호(FCLK)에 따라 카운트 신호(CNT<0:d>)의 값이 변하게 된다.
도 5를 참조하여 설명한 바와 같이, 카운트 신호(CNT<0:d>) 중에서 일부 비트들 CNT<0:c0>이 퓨즈 어드레스(FADD<0:a>) 중에서 일부 비트들 FADD<0:a0>로서 출력될 수 있다.
한편, 테스트 모드 신호(TM<1>)가 활성화된 상태이므로 결함 어드레스(ADD_C<0:c>) 중에서 일부 비트들 FADD<c0+1:c>이 퓨즈 어드레스(FADD<0:a>) 중에서 나머지 비트들 FADD<a0+1:a>로서 출력될 수 있다.
따라서 인에이블 신호(EN)의 활성화 구간내에서 발생되는 클럭 신호(FCLK)에 따라 퓨즈 어드레스(FADD<0:a>) 중에서 일부 비트들 FADD<0:a0>의 값이 변하는 반면, 퓨즈 어드레스(FADD<0:a>) 중에서 나머지 비트들 FADD<a0+1:a>은 그 값이 변하지 않고 유지될 수 있다.
퓨즈 어레이(201)의 영역 들 중에서 로우 리페어에 관련된 제 2 영역이 퓨즈 어드레스(FADD<0:a>)의 상위 비트들 FADD<a0+1:a>에 의해 지정될 수 있다.
그리고 제 2 영역내의 퓨즈 셋들이 퓨즈 어드레스(FADD<0:a>)의 일부 비트들 FADD<0:a0>의 값 변동에 따라 순차적으로 선택되어 해당 퓨즈 데이터(FDATA<0:b>)가 순차적으로 출력될 수 있다.
퓨즈 데이터(FDATA<0:b>)의 값에 따라 해당 퓨즈 셋이 가용 퓨즈 셋인지 여부를 판단할 수 있다.
이때, 퓨즈 어드레스(FADD<0:a>)의 일부 비트들 FADD<0:a0>의 값 변동에 따라 선택된 두 번째 퓨즈 셋에서 출력되는 퓨즈 데이터(FDATA<0:b>)가 결함 어드레스(ADD_C<0:c>)와 동일한 값을 가지고, 세 번째 퓨즈 셋이 가용 퓨즈 셋인 것으로 가정한다.
첫 번째 퓨즈 셋에서 출력되는 퓨즈 데이터(FDATA<0:b>)는 결함 어드레스(ADD_C<0:c>)와 다른 값을 가지며 첫 번째 퓨즈 셋이 가용 퓨즈 셋이 아니므로, 퓨즈 리셋 신호(FRST) 및 검출 신호(FDET)가 모두 로우 레벨로 출력될 수 있다.
도 9를 참조하면, 퓨즈 리셋 신호(FRST) 및 검출 신호(FDET)가 모두 로우 레벨이므로 퓨즈 데이터(FDATA<0:b>)가 보정된 퓨즈 데이터(FDATA_C<0:b>)로서 출력될 수 있다.
SPPR 모드이므로 보정된 퓨즈 데이터(FDATA_C<0:b>)는 퓨즈 어레이(201)에 프로그램되지 않고 메모리 코어(20)의 래치 어레이(FL) 중에서 첫 번째 퓨즈 셋에 대응되는 순번의 래치 셋에 저장될 수 있다.
두 번째 퓨즈 셋에서 출력되는 퓨즈 데이터(FDATA<0:b>)가 결함 어드레스(ADD_C<0:c>)와 동일한 값을 가지므로 퓨즈 리셋 신호(FRST)가 하이 레벨로 출력될 수 있다.
제 2 다중화기(750)는 퓨즈 리셋 신호(FRST)가 하이 레벨이므로 접지 전압(VSS) 레벨을 보정된 퓨즈 데이터(FDATA_C<0:b>)로서 출력할 수 있다. 즉, 보정된 퓨즈 데이터(FDATA_C<0:b>) 값을 초기화시킬 수 있다.
SPPR 모드이므로 보정된 퓨즈 데이터(FDATA_C<0:b>)는, 퓨즈 어레이(201)에 프로그램되지 않고, 메모리 코어(20)의 래치 어레이(FL) 중에서 두 번째 퓨즈 셋에 대응되는 순번의 래치 셋에 저장될 수 있다.
이때 보정된 퓨즈 데이터(FDATA_C<0:b>)가 접지 전압(VSS) 레벨이므로 래치 어레이(FL) 중에서 두 번째 퓨즈 셋에 대응되는 순번의 래치 셋에는 어떠한 정보도 저장되지 않도록 함으로써 동일 어드레스에 대한 중복 리페어를 방지할 수 있다.
세 번째 퓨즈 셋이 가용 퓨즈 셋이므로 검출 신호(FDET)가 하이 레벨로 출력될 수 있다.
제 1 다중화기(730)는 검출 신호(FDET)가 하이 레벨이므로 결함 어드레스(ADD_C<0:c>)를 예비 보정된 퓨즈 데이터(FDATA_B<0:b>)로서 출력할 수 있다.
제 2 다중화기(750)는 퓨즈 리셋 신호(FRST)가 로우 레벨이므로 예비 보정된 퓨즈 데이터(FDATA_B<0:b>)를 보정된 퓨즈 데이터(FDATA_C<0:b>)로서 출력할 수 있다.
SPPR 모드이므로 보정된 퓨즈 데이터(FDATA_C<0:b>)는, 퓨즈 어레이(201)에 프로그램되지 않고, 메모리 코어(20)의 래치 어레이(FL) 중에서 세 번째 퓨즈 셋에 대응되는 순번의 래치 셋에 저장될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예는 퓨즈 어레이(201)의 전 영역 즉, 테스트 모드와 관련된 영역, 로우 리페어를 위해 할당된 영역 및 컬럼 리페어에 관련된 영역 모두를 스캔하지 않고, 결함 어드레스(ADD_C<0:c>)에 해당하는 특정 영역을 지정하여 빠르고 정확하게 가용 퓨즈를 검색할 수 있다. 또한 SPPR 동작 시 HPPR 동작에 의해 이미 리페어된 어드레스에 대한 중복 리페어를 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (7)

  1. 복수의 단위 메모리 블록들을 포함하고, 상기 복수의 단위 메모리 블록들에는 래치 어레이가 포함되는 메모리 셀 어레이; 및
    복수의 퓨즈 셋을 포함하고, 하드-포스트 패키지 리페어(Hard-Post Package Repair) 동작 시에는 외부에서 입력된 결함 어드레스를 상기 복수의 퓨즈 셋에 프로그램하고, 소프트-포스트 패키지 리페어(Soft-Post Package Repair) 동작 시에는 상기 결함 어드레스가 상기 복수의 퓨즈 셋에 이미 프로그램되었는지 여부를 판단한 결과에 따라 상기 결함 어드레스 또는 초기 값을 상기 래치 어레이에 전송하도록 구성된 오티피 메모리 회로를 포함하며,
    상기 오티피 메모리 회로는
    상기 복수의 퓨즈 셋 중에서 퓨즈 어드레스에 해당하는 퓨즈 셋의 퓨즈 데이터를 출력하도록 구성된 퓨즈 어레이,
    상기 퓨즈 어레이의 전 영역 중에서 상기 결함 어드레스에 해당하는 특정 영역 내에서 가용 퓨즈 셋을 검색하기 위한 상기 퓨즈 어드레스를 생성하도록 구성된 퓨즈 어드레스 발생회로, 및
    상기 퓨즈 데이터와 상기 결함 어드레스를 비교한 결과에 따라 상기 퓨즈 데이터의 초기 값을 보정된 퓨즈 데이터로서 출력하도록 구성된 데이터 제어회로를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 래치 어레이는 반도체 장치의 붓업(Boot-up) 동작 시 상기 결함 어드레스를 포함하는 리페어 관련 정보의 저장이 이루어지도록 구성되는 반도체 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 하드-포스트 패키지 리페어 모드에서 상기 결함 어드레스를 상기 가용 퓨즈 셋에 프로그램하기 위한 럽쳐 회로를 더 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 퓨즈 어레이는
    복수의 구간신호들의 활성화 구간 동안 상기 퓨즈 어드레스에 따라 상기 퓨즈 데이터를 출력하도록 구성된 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 퓨즈 어드레스 발생회로는
    인에이블 신호, 클럭 신호, 테스트 모드 신호들 및 상기 결함 어드레스에 따라 상기 퓨즈 어드레스를 생성하도록 구성된 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 제어회로는
    상기 퓨즈 데이터 중에서 적어도 하나의 비트에 따라 상기 가용 퓨즈 셋 여부를 나타낼 수 있는 검출 신호를 생성하도록 구성된 가용 퓨즈 선택기,
    상기 퓨즈 데이터와 상기 결함 어드레스를 비교하여 퓨즈 리셋 신호를 생성하도록 구성된 비교기,
    상기 검출 신호에 따라 상기 퓨즈 데이터와 상기 결함 어드레스 중에서 하나를 예비 보정된 퓨즈 데이터로서 출력하도록 구성된 제 1 다중화기, 및
    상기 퓨즈 리셋 신호에 따라 상기 예비 보정된 퓨즈 데이터와 접지 전압 레벨 중에서 하나를 상기 보정된 퓨즈 데이터로서 출력하도록 구성된 제 2 다중화기를 포함하는 반도체 장치.
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