CN111833950A - 一次性可编程存储电路以及包括其的半导体装置 - Google Patents

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Abstract

在本公开的一个实施例中，一种OTP存储电路可以包括：熔丝阵列，被配置为输出多个熔丝组中的与熔丝地址相对应的熔丝组的熔丝数据；以及熔丝地址生成电路，被配置为生成熔丝地址用以在熔丝阵列的多个区域之中的与缺陷地址相对应的特定区域之内搜索可用熔丝组。

Description

一次性可编程存储电路以及包括其的半导体装置
相关申请的交叉引用
本申请要求2019年4月15日向韩国知识产权局提交的编号为10-2019-0043910的韩国申请的优先权，通过引用其全面阐述了的整体来合并于此。
技术领域
本公开的各种示例性实施例涉及一种半导体电路，更具体地，涉及一种一次性可编程(OTP)存储电路以及包括该一次性可编程存储电路的半导体装置。
背景技术
半导体装置可以包括诸如动态随机存取存储器(DRAM)的易失性存储器和/或诸如NAND闪存的非易失性存储器。
半导体装置可以通过测试来检测在其中出现缺陷的存储单元(以下称为缺陷单元)。
半导体电路可以确定外部提供的地址是否是用于访问缺陷单元的地址(以下称为缺陷地址)。当外部提供的地址是缺陷地址时，半导体电路可以访问冗余存储单元(以下称为冗余单元)而不是缺陷单元。该操作称为修复操作。
缺陷地址可以记录在一次性可编程(OTP)存储电路中。
使用电熔丝(e-熔丝)的OTP存储电路被使用使得在半导体装置的封装之后以及在半导体装置的封装之前执行修复操作变为可能。
基于现有技术，当检测到缺陷地址时，通过对OTP存储电路的所有区域的扫描来检测可用的(即，未编程的)熔丝(以下称为可用熔丝)。缺陷地址被编程到检测到的可用熔丝中。
因此，扫描可用熔丝所需的时间增加，以及半导体装置的测试时间增加，这是有问题的。
发明内容
在本公开的一个实施例中，一种OTP存储电路可以包括：熔丝阵列，被配置为输出多个熔丝组中的与熔丝地址相对应的熔丝组的熔丝数据；以及熔丝地址生成电路，被配置为生成熔丝地址用以在熔丝阵列的多个区域之中的与缺陷地址相对应的特定区域之内搜索可用熔丝组。
在本公开的一个实施例中，一种OTP存储电路可以包括：熔丝阵列，被配置为输出多个熔丝组中的与熔丝地址相对应的熔丝组的熔丝数据；熔丝地址生成电路，被配置为生成熔丝地址用以在熔丝阵列的多个区域之中的与缺陷地址相对应的特定区域之内搜索可用熔丝组；数据控制电路，被配置为基于所述熔丝数据与所述缺陷地址比较的结果来将被校正的熔丝数据输出为熔丝数据的初始值。
在本公开的一个实施例中，一种半导体装置可以包括：存储单元阵列，包括多个单元存储块，其中，锁存器阵列被包括在多个单元存储块中；以及具有多个熔丝组的一次性可编程(OTP)存储器电路，其中，OTP存储器电路被配置为在硬封装后修复(HPPR)操作下将外部输入的缺陷地址编程到多个熔丝组中；以及被配置为：在软封装后修复(SPPR)操作下，基于缺陷地址是否已经编程到多个熔丝组中的判断结果，将缺陷地址或初始值输出给锁存器阵列。
在本公开的一个实施例中，熔丝地址生成电路可以包括：计数器，被配置为基于时钟信号来生成计数信号；区间信号生成电路，被配置为基于计数信号和测试模式信号来生成区间信号；地址控制电路，被配置为基于测试模式信号、缺陷地址和计数信号之中的一种来生成熔丝地址，其中，熔丝地址与多个外部区域之中的被进行搜索以找到可用熔丝组的外部区域相对应。
附图说明
结合附图描述特征、方面和实施例，在附图中:
图1是示出根据本公开的实施例的半导体装置的配置的示例表示的图；
图2是示出根据本公开的实施例的半导体装置的OTP存储电路的配置的示例表示的图；
图3是示出图2所示的熔丝地址生成电路的配置的示例表示的图；
图4是示出图3所示的区间信号生成电路的配置的示例表示的图；
图5是示出图3所示的地址控制电路的配置的示例表示的图；
图6是示出根据本公开的实施例的半导体装置的OTP存储电路的操作的示例表示的时序图；
图7是示出根据本公开的实施例的半导体装置的配置的示例表示的图；
图8是示出根据本公开的实施例的半导体装置的OTP存储电路的配置的示例表示的图；
图9是示出图8所示的数据控制电路的配置的示例表示的图；以及
图10是示出根据本公开的实施例的半导体装置的OTP存储电路的示例表示的时序图。
具体实施方式
在本说明书或申请中公开的基于概念的实施例的具体结构或功能描述被图示仅用于描述基于本公开的概念的实施例。基于本公开的概念的实施例可以以各种形式来实施，并且该描述不限于在本说明书或申请中描述的实施例。
由于可以将各种修改和改变应用于基于本公开的概念的实施例，以及基于本公开的概念的实施例可以具有各种形式，因此特定的实施例将在附图中示出以及在本说明书或申请中描述。然而，应当理解，基于本公开的概念的实施例不被解释为限于特定的公开形式，并且包括不脱离本公开的精神和技术范围的所有改变、等同或替代。
尽管可以使用诸如“第一”和/或“第二”等术语来描述各种组件，但是这样的组件不应受限于上述术语。上述术语可以仅用于区分一个组件与另一组件。例如，第一组件可以被称为第二组件，并且类似地，第二组件可以被称为第一组件，而不脱离基于本公开的概念的范围。
将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
本申请中使用的术语仅用于描述特定实施例，并且无意于限制本公开。除非上下文另外明确指出，否则本公开中的单数形式也意于包括复数形式。还将理解的是，诸如“包括”或“具有”等术语意在指示说明书中公开的特征、数字、操作、动作、组件、部件或其组合的存在，而不意在排除存在或可以添加一个或多个其他特征、数字、操作、动作、组件、部件或其组合的可能性。
在下文中，以下将通过示例性实施例参见附图来描述基于本公开的半导体装置。
本公开的各种实施例提供了一种能够减少半导体装置的测试时间的OTP存储电路。
图1是示出根据本公开的实施例的半导体装置的配置的示例表示的图。
根据本公开的实施例，半导体装置可以在封装工艺之前和封装工艺之后执行修复操作。
在封装工艺之前的修复操作被称为正常修复操作，以及在封装工艺之后的修复操作被称为封装后修复(PPR)。
PPR分为硬封装后修复(硬PPR:HPPR)和软封装后修复(软PPR:SPPR)。
HPPR可以是尽管由于半导体装置的电源丢失而引起中断但仍然基于相对应的缺陷地址来执行的修复操作。SPPR是一种瞬时修复操作，该修复操作将相对应的缺陷地址储存在寄存器或锁存器中，并且只要半导体装置的电源中断就不能基于相对应的缺陷地址来执行。
参见图1，根据本公开的实施例，半导体装置10可以包括存储核20、一次性可编程(OTP)存储电路30和SPPR控制电路40。
OTP存储电路30可以包括多个电熔丝。
基于命令CMD，OTP存储电路30可以将修复相关信息(即，与正常修复和硬封装后修复HPPR的操作有关的地址ADD和/或测试模式信息)编程(即储存)到多个电熔丝中。
基于命令CMD，OTP存储电路30可以将储存的修复相关信息输出给OTP存储电路30外部的组件。
从OTP存储电路30输出的修复相关信息可以被提供给存储核20和/或半导体装置10外部的外部组件。
OTP存储电路30可以包括断裂电路，该断裂电路被配置为在HPPR模式下通过选择性熔丝断裂操作将缺陷地址编程到多个电熔丝中。
熔丝断裂操作是通过向电熔丝施加高电压来破坏晶体管的栅极绝缘层的操作。缺陷地址可以通过适合于缺陷地址的值的选择性断裂操作来编程到多个电熔丝上。
存储核20可以包括存储单元阵列和/或电路元件，该存储单元阵列和/或电路元件被配置为将数据储存到存储单元阵列中，和/或被配置为读取储存在存储单元阵列中的数据。
在实施例中，诸如DRAM的易失性存储器和/或诸如闪存只读存储器(ROM)的非易失性存储器可以配置存储器单元阵列。
存储单元阵列可以被划分为多个单位存储块，例如，多个存储体BK。
多个存储体BK中的每一个可以包括锁存器阵列FL，锁存器阵列FL被配置为在半导体装置10的启动(boot-up)操作中储存从OTP存储电路30提供的修复相关信息。
SPPR控制电路40可以包括多个锁存器，可以将与软封装后修复(SPPR)操作有关的地址ADD储存到多个锁存器中，以及可以向存储器核20提供储存在多个锁存器中的数据。
在SPPR模式下，缺陷地址可以不被编程到OTP存储电路30的多个电熔丝中。相反，缺陷地址可以被临时储存在SPPR控制电路40的多个锁存器中。因此，在HPPR模式下，缺陷地址可以被冗余地储存在OTP存储电路30中。因此，SPPR控制电路40可以被配置为确定缺陷地址的冗余来控制OTP存储电路30。
地址ADD可以包括在半导体装置10的正常操作中从外部组件提供的地址以及通过测试而检测到的缺陷地址。
图2是示出根据本公开的实施例的半导体装置的OTP存储电路的配置的示例表示的图。
根据本公开的实施例，半导体装置的OTP存储电路100可以是使用电熔丝作为单位存储单元的示例。
参见图2，根据本公开的实施例，半导体装置的OTP存储电路100可以包括熔丝阵列200和熔丝地址生成电路300。
熔丝阵列200可以包括多个电熔丝。
熔丝阵列200的所有区域可以通过使用目的来划分。
熔丝阵列200的所有区域可以包括分配用于测试模式数据的第一区域、分配用于行修复的第二区域和分配用于列修复的第三区域。
第一区域的电熔丝可用于测试模式数据的编程。第二区域的电熔丝可用于缺陷行地址的编程。第三区域的电熔丝可用于缺陷列地址的编程。
熔丝阵列200可以输出被编程在与熔丝地址FADD<0:a>相对应的电熔丝中的熔丝数据FDATA<0:b>。
在多个区间信号(section signal)TMEN、XEN和YEN的激活区间期间，熔丝阵列200可以基于熔丝地址FADD<0:a>来输出熔丝数据FDATA<0:b>。
熔丝地址生成电路300可以生成熔丝地址FADD<0:a>，以及可以允许熔丝地址FADD<0:a>具有用于在熔丝阵列200的所有区域之内选择分配用于缺陷地址ADD_C<0:c>的区域的值。
熔丝地址生成电路300可以改变熔丝地址FADD<0:a>的值，使得熔丝地址FADD<0:a>从电熔丝之中选择在熔丝阵列200的所有区域中包括的分配用于缺陷地址ADD_C<0:c>的区域之内的电熔丝。
熔丝地址生成电路300可以基于使能信号EN、时钟信号FCLK、测试模式信号TM<0:2>和缺陷地址ADD_C<0:c>来生成熔丝地址FADD<0:a>以及多个区间信号TMEN、XEN和YEN。
使能信号EN可以在半导体装置的测试区间之内的预定时间(例如，可用熔丝搜索时间)期间被使能。使能信号EN的使能时间是可以基于外部组件的控制或内部设置而可变的。
本文中针对诸如预定时间的参数所使用的词“预定”是指在过程或算法中使用该参数之前该参数的值是确定的。对于一些实施例，在过程或算法开始之前参数的值是确定的。在其他实施例中，参数的值是在过程或算法期间但在过程或算法中使用参数之前确定的。
测试模式信号TM<0:2>可以定义半导体装置的测试区间。测试模式信号TM<0>可以用于激活用于测试模式数据输出的测试模式，测试模式信号TM<1>可以用于激活用于行修复操作的测试模式，以及测试模式信号TM<2>可用于激活用于列修复操作的测试模式。
图3是示出图2中示出的熔丝地址生成电路的配置的示例表示的图。
参见图3，熔丝地址生成电路300可以包括计数器400、区间信号生成电路500和地址控制电路600。
计数器400可基于使能信号EN和时钟信号FCLK生成计数信号CNT<0:d>。
计数信号CNT<0:d>可以具有与用于选择熔丝阵列200的所有区域的地址相对应的值。
区间信号生成电路500可以基于使能信号EN、测试模式信号TM<0:2>和计数信号CNT<0:d>的部分比特位CNT<a,b,c,b',c'>来生成多个区间信号TMEN、XEN和YEN。
在多个区间信号TMEN、XEN和YEN中，第一区间信号TMEN可以指示测试模式数据的输出区间，第二区间信号XEN可以指示与行修复有关的可用熔丝的搜索区间，以及第三区间信号YEN可以指示与列修复有关的可用熔丝的搜索区间。
地址控制电路600可以基于缺陷地址ADD_C<0:c>、测试模式信号TM<0:2>中的一个(例如，测试模式信号TM<1>)和计数信号CNT<0:d>的一部分(例如CNT<0:c>)来生成熔丝地址FADD<0:a>。
图4是示出图3所示的区间信号生成电路的配置的示例表示的图。
参见图4，区间信号生成电路500可以包括初步区间信号生成电路501和信号组合电路502。
初步区间信号生成电路501可基于使能信号EN、测试模式信号TM<1:2>和计数信号CNT<0:d>的部分比特位CNT<a,b,c,b',c'>来生成第一初步区间信号至第三初步区间信号TMEN_PRE、XEN_PRE和YEN_PRE。
初步区间信号生成电路501可以包括第一锁存器510至第三锁存器530、第一多路复用器540和第二多路复用器550。
第一锁存器510可以基于使能信号EN将第一初步区间信号TMEN_PRE的电平改变为高电平，以及可以基于第一比特位CNT<a>将该电平改变为低电平。
第二锁存器520可以基于第一初步区间信号TMEN_PRE将第二初步区间信号XEN_PRE的电平改变为高电平，以及可以基于第一校正信号CNT_C<b>将该电平改变为低电平。
第三锁存器530可以基于第二初步区间信号XEN_PRE将第三初步区间信号YEN_PRE的电平改变为高电平，以及可以基于第二校正信号CNT_C<c>将该电平改变为低电平。
第一多路复用器540可以接收第二比特位CNT<b>和第三比特位CNT<b'>，以及第一多路复用器540可以基于测试模式信号TM<1>来输出这些信号中的一个作为第一校正信号CNT_C<b>。
第二多路复用器550可以接收第四比特位CNT<c>和第五比特位CNT<c'>，以及第二多路复用器550可以基于测试模式信号TM<2>来输出这些信号中的一个作为第二校正信号CNT_C<c>。
以下段落将描述如何设置部分比特位CNT<a,b,c,b',c'>，即计数信号CNT<0:d>的第一比特位CNT<a>、第二比特位CNT<b>、第三比特位CNT<b'>、第四比特位CNT<c>和第五比特位CNT<c'>。
在熔丝阵列200的所有电熔丝中，熔丝X的一部分可以被指定用于测试模式数据，熔丝Y的另一部分可以被指定用于行修复，以及熔丝Z的又一部分可以被指定用于列修复。
可以基于半导体装置的完整性和电路设计方案等来独立地确定熔丝X、Y和Z的数量。
指定用于行修复的电熔丝Y可以被划分并分配用于存储体BK(参见图2)。例如，当假定存储器件包括“n”个存储体BK1至BKn时，电熔丝Y的指定用于行修复的区域可以被划分为“m”个内部区域Y1至Ym，以及可以分配用于“n”个存储体BK1至BKn。
指定用于列修复的电熔丝Z也可以与指定用于行修复的电熔丝Y以相同的方式被划分和分配用于存储体BK(参见图2)。
在计数信号CNT<0:d>基于时钟信号FCLK而顺序地增大以及对电熔丝X、Y和Z的每个区域的计数完成时的时间点处，特定比特位CNT<a,b,c>中的每一个可以在计数信号CNT<0:d>之内转变。
此外，在对电熔丝Y的内部区域和电熔丝Z的内部区域的每个计数完成时的时间点处，特定比特位CNT<b'，c'>中的每一个可以在计数信号CNT<0:d>之内转变。
因此，根据本发明的实施例，第一比特位CNT<a>可用作对指定用于测试模式数据的电熔丝X计数的参考，第二比特位CNT<b>可用作对指定用于行修复的电熔丝Y计数的参考，第三比特位CNT<b'>可用作对与电熔丝Y的内部区域相对应的电熔丝计数的参考，第四比特位CNT<c>可用作对指定用于列修复的电熔丝Z计数的参考，第五比特位CNT<c'>可用作对与电熔丝Z的内部区域相对应的电熔丝计数的参考。
信号组合电路502可以基于使能信号EN、测试模式信号TM<0:2>和第一初步区间信号至第三初步区间信号TMEN_PRE、XEN_PRE和YEN_PRE来生成第一区间信号至第三区间信号TMEN、XEN和YEN。
信号组合电路502可以包括第一组合逻辑560至第三组合逻辑580。
第一组合逻辑560可以通过组合使能信号EN、测试模式信号TM<0>和第一初步区间信号TMEN_PRE来生成第一区间信号TMEN。
第一组合逻辑560可以包括第一逻辑门561至第四逻辑门564。
第一逻辑门561可以对使能信号EN和测试模式信号TM<0>执行与非(NAND)操作。
第二逻辑门562可以对第一逻辑门561的输出信号执行反相操作。
第三逻辑门563可以对第一初步区间信号TMEN_PRE和第二逻辑门562的输出信号执行或非(NOR)操作。
第四逻辑门564可以对第三逻辑门563的输出信号进行反相操作以及输出反相的信号作为第一区间信号TMEN。
第二组合逻辑570可以通过组合使能信号EN、测试模式信号TM<1>和第二初步区间信号XEN_PRE来生成第二区间信号XEN。
第二组合逻辑570可以包括第一逻辑门571至第四逻辑门574。
第一逻辑门571可以对使能信号EN和测试模式信号TM<1>执行与非操作。
第二逻辑门572可以对第一逻辑门571的输出信号执行反相操作。
第三逻辑门573可以对第二初步区间信号XEN_PRE和第二逻辑门572的输出信号执行或非操作。
第四逻辑门574可以对第三逻辑门573的输出信号执行反相操作以及输出反相的信号作为第二区间信号XEN。
第三组合逻辑580可以通过组合使能信号EN、测试模式信号TM<2>和第三初步区间信号YEN_PRE来生成第三区间信号YEN。
第三组合逻辑580可以包括第一逻辑门581至第四逻辑门584。
第一逻辑门581可以对使能信号EN和测试模式信号TM<2>执行与非操作。
第二逻辑门582可以对第一逻辑门581的输出信号执行反相操作。
第三逻辑门583可以对第三初步区间信号YEN_PRE和第二逻辑门582的输出信号执行或非操作。
第四逻辑门584可以对第三逻辑门583的输出信号执行反相操作以及输出反相的信号作为第三区间信号YEN。
图5是示出图3所示的地址控制电路的配置的示例表示的图。
参见图5，地址控制电路600可以包括缓冲器阵列610和多个多路复用器620。
缓冲器阵列610可以包括多个缓冲器620。
多个缓冲器620可以缓冲计数信号CNT<0:d>的部分比特位CNT<0:c0>，以及可以输出熔丝地址FADD<0:a>的部分比特位FADD<0:a0>。
多个多路复用器620可以接收计数信号CNT<0:d>的部分比特位CNT<c0+1:c>与缺陷地址ADD_C<0:c>的部分比特位ADD_C<c0+1:c>，以及多个多路复用器可以基于测试模式信号TM<1>，输出部分比特位中的一种作为熔丝地址FADD<0:a>的剩余比特位FADD<a0+1:a>。
当测试模式信号TM<1>被使能时，多个多路复用器620可以选择缺陷地址ADD_C<0:c>的部分比特位ADD_C<c0+1:c>，以及可以输出所选择的比特位作为熔丝地址FADD<0:a>的剩余比特位FADD<a0+1:a>。
当测试模式信号TM<1>被禁用时，多个多路复用器620可以选择计数信号CNT<0:d>的部分比特位CNT<c0+1:c>，以及可以输出所选择的比特位作为熔丝地址FADD<0:a>的剩余比特位FADD<a0+1:a>。
当测试模式信号TM<1>被使能时，执行搜索用于行修复的可用熔丝的操作。
因此，熔丝地址FADD<0:a>的部分比特位FADD<0:a0>的值可以通过利用计数信号CNT<0:d>的部分比特位CNT<0:c0>来改变，以及熔丝地址FADD<0:a>的剩余比特位FADD<a0+1:a>的值可以通过利用缺陷地址ADD_C<0:c>的部分比特位ADD_C<c0+1:c>来固定。
如上所述，通过地址控制电路600在测试模式信号TM<1>被使能时的操作，在熔丝阵列200的所有区域之内非用于测试模式数据的区域和用于列修复的区域的用于行修复的区域中搜索可用熔丝的操作可以被执行。
图6是示出了根据本公开的实施例的半导体装置的OTP存储电路的操作的示例表示的时序图。
假定行修复基于通过半导体装置的测试而检测到的缺陷地址ADD_C<0:c>来执行。
测试模式信号TM<0:2>中的与行修复有关的测试模式信号TM<1>可以被使能。
当使能信号EN被使能时，缺陷地址ADD_C<0:c>可以输入给熔丝地址生成电路300。
当测试模式信号TM<1>被使能时，第一区间信号至第三区间信号TMEN、XEN和YEN中的第二区间信号XEN可以被使能。
计数信号CNT<0:d>的值可以基于在使能信号EN被使能时出现的时钟信号FCLK来改变。
如参见图5所描述的，可以输出计数信号CNT<0:d>的部分比特位CNT<0:c0>作为熔丝地址FADD<0:a>的部分比特位FADD<0:a0>。
由于测试模式信号TM<1>被使能，因此可以输出缺陷地址ADD_C<0:c>的部分比特位ADD_C<c0+1:c>作为熔丝地址FADD<0:a>的部分比特位FADD<a0+1:a>。
因此，熔丝地址FADD<0:a>的部分比特位FADD<0:a0>的值可以基于在使能信号EN被使能时出现的时钟信号FCLK来改变。然而，熔丝地址FADD<0:a>的剩余比特位FADD<a0+1:a>的值可以保持而不变。
在熔丝阵列200内的区域中，与行修复有关的第二区域可以通过熔丝地址FADD<0:a>的高比特位FADD<a0+1:a>来选择。
基于熔丝地址FADD<0:a>的部分比特位FADD<0:a0>的值的改变，可以顺序地选择第二区域内的电熔丝，以及可以顺序地输出相对应的熔丝数据FDATA<0:b>。
基于熔丝数据FDATA<0:b>的值，可以确定相对应的熔丝是否是可用熔丝。
如上所述，根据本公开的实施例，可以通过选择与缺陷地址ADD_C<0:c>相对应的特定区域来迅速而精确地执行对可用熔丝的搜索，而无需搜索熔丝阵列200的所有区域。换句话说，搜索并非涉及以下所有区域：与测试模式有关的区域、分配用于行修复的区域和分配用于列修复的区域。
图7是示出根据本公开的实施例的半导体装置的配置的示例表示的图。
参见图7，根据本公开的实施例，半导体装置11可以包括存储核20和一次性可编程(OTP)存储电路31。
存储核20可以与图1所示的存储核20以相同的方式配置。
OTP存储电路31可以包括多个电熔丝。
基于命令CMD，OTP存储电路31可以将修复相关的信息(即，与正常修复和硬封装后修复HPPR的操作相关的地址ADD和/或测试模式信息)储存到多个电熔丝中。
OTP存储电路31可以将地址ADD储存到多个电熔丝中，地址ADD在HPPR模式下外部地提供。
OTP存储电路31可以判断在SPPR模式下外部地提供的地址ADD是否已经储存到多个电熔丝中。基于判断的结果，OTP存储电路31可以将地址ADD或初始值储存到存储核20的锁存器阵列FL中。
OTP存储电路31可以基于命令CMD将修复相关信息输出给OTP存储电路31的外部。
从OTP存储电路31输出的修复相关信息可以被提供给存储核20和/或半导体装置11外部的外部组件。
如上所述，包括在图1所示的半导体装置10中的SPPR控制电路40可以被配置为在SPPR模式下储存地址，以及可以被配置为通过对缺陷地址的冗余性的确定来控制OTP存储电路30。
然而，根据本公开的实施例，半导体装置11的OTP存储电路31可以执行通过确定冗余修复来控制修复相关信息的输出的操作、在HPPR模式下储存地址的操作以及在如上所述的SPPR模式下储存地址的操作。
因此，根据本公开的实施例，半导体装置11可以不需要包括图1所示的SPPR控制电路40。
图8是示出根据本公开的实施例的半导体装置的OTP存储电路的配置的示例表示的图。
参见图8，根据本公开的实施例，半导体装置的OTP存储电路101可以包括熔丝阵列201、熔丝地址生成电路301、数据控制电路700和熔丝阵列电源控制电路800。
熔丝阵列201和熔丝地址生成电路301可以与参见图2至图5描述的熔丝阵列200和熔丝地址生成电路300以相同的方式配置。
数据控制电路700可以基于熔丝数据FDATA<0:b>与缺陷地址ADD_C<0:c>比较的结果来生成被校正的熔丝数据FDATA_C<0:b>。
数据控制电路700可以基于熔丝数据FDATA<0:b>与缺陷地址ADD_C<0:c>比较的结果来将熔丝数据FDATA<0:b>、缺陷地址ADD_C<0:c>和熔丝数据FDATA<0:b>的初始值之中的一种输出作为被校正的熔丝数据FDATA_C<0:b>。
熔丝数据FDATA<0:b>的初始值可以是编程之前的熔丝数据FDATA<0:b>的值，以及熔丝数据FDATA<0:b>的所有比特位的初始值可以是逻辑低。
熔丝阵列电源控制电路800可以基于电源使能信号PWR_EN和模式寄存器信号MRS来生成熔丝阵列电源控制信号ARE_PWR_ON。
由于OTP存储器电路101以特定的操作模式进行操作(诸如对通过半导体装置的测试而检测到的缺陷地址进行编程的操作、在半导体装置启动期间将熔丝数据预先读取到单独的锁存器中的操作等等)，因此OTP存储器电路101可以使用单独的电源。
当熔丝阵列电源控制信号ARE_PWR_ON被使能时，可以提供单独的电源给OTP存储电路101。
熔丝阵列电源控制信号ARE_PWR_ON何时被使能的时序可以基于通过改变模式寄存器组的设置而生成的模式寄存器信号MRS来调节。
图9是示出图8所示的数据控制电路的配置的示例表示的图。
参见图9，数据控制电路700可以包括可用熔丝选择器710、比较器720、第一多路复用器730和第二多路复用器750。
可用熔丝选择器710可以基于熔丝数据FDATA<0:b>的至少一比特位来生成指示可用熔丝组的检测信号FDET。
在熔丝组内的电熔丝中，使能熔丝可以被指定来指示熔丝组是否已经在使用，以及禁用熔丝可以被指定来指示熔丝组是否有缺陷。因此，可以基于熔丝数据FDATA<0:b>之内的与使能熔丝和禁用熔丝相对应的特定比特位的逻辑电平来检测可用熔丝组。
当熔丝数据FDATA<0:b>之内的使能比特位和禁用比特位具有禁用电平时，可用熔丝选择器710可以使能检测信号FDET。
例如，当假定使能比特位和禁用比特位的禁用电平为低电平以及检测信号FDET的使能电平为高电平时，可用熔丝选择器710可以包括被配置为接收使能比特位的电平和禁用比特位的电平的或非(NOR)门逻辑，以及输出对使能比特位的电平和禁用比特位的电平的或非操作的结果作为检测信号FDET。
比较器720可以通过将熔丝数据FDATA<0:b>与缺陷地址ADD_C<0:c>进行比较来生成熔丝复位信号FRST。
当熔丝数据FDATA<0:b>和缺陷地址ADD_C<0:c>的与熔丝数据FDATA<0:b>相对应的比特位具有相同的逻辑电平时，比较器720可以将熔丝复位信号FRST使能为高电平。
第一多路复用器730可以基于检测信号FDET来将熔丝数据FDATA<0:b>和缺陷地址ADD_C<0:c>中的一种输出作为初步被校正的熔丝数据FDATA_B<0:b>。
当检测信号FDET具有低电平时，第一多路复用器730可以输出熔丝数据FDATA<0:b>作为初步被校正的熔丝数据FDATA_B<0:b>。
当检测信号FDET具有高电平时，第一多路复用器730可以输出缺陷地址ADD_C<0:c>作为初步被校正的熔丝数据FDATA_B<0:b>。
检测信号FDET的高电平可以表示当前搜索到的熔丝组是可用熔丝组。因此，第一多路复用器730可以选择应当被编程的缺陷地址ADD_C<0:c>、而不是具有初始值的熔丝数据FDATA<0:b>。
第二多路复用器750可以基于熔丝复位信号FRST来将初步被校正的熔丝数据FDATA_B<0:b>和地电压VSS的电平中的一种输出作为被校正的熔丝数据FDATA_C<0:b>。
当熔丝复位信号FRST具有低电平时，第二多路复用器750可以输出初步被校正的熔丝数据FDATA_B<0:b>作为被校正的熔丝数据FDATA_C<0:b>。
当熔丝复位信号FRST具有高电平时，第二多路复用器750可以通过选择地电压VSS的电平而不是初步被校正的熔丝数据FDATA_B<0:b>来将被校正的熔丝数据FDATA_C<0:b>复位为具有初始值。
熔丝复位信号FRST的高电平可以表示熔丝数据FDATA<0:b>与缺陷地址ADD_C<0:c>相同。因此，为了防止对同一地址的冗余修复，最终从OTP存储电路101输出的熔丝数据(即，熔丝数据FDATA<0:b>)应当被复位为具有初始值。
冗余修复可以是通过SPPR而对缺陷地址的额外修复，该缺陷地址已经通过HPPR被修复。
图10是示出根据本公开的实施例的半导体装置的OTP存储电路的操作的示例表示的时序图。
假定行修复基于通过半导体装置的测试而检测到的缺陷地址ADD_C<0:c>来在SPPR模式下执行。
与行修复有关的测试模式信号TM<1>可以被使能。
当使能信号EN被使能时，缺陷地址ADD_C<0:c>可以输入给熔丝地址生成电路301。
当测试模式信号TM<1>被使能时，第一区间信号至第三区间信号TMEN、XEN和YEN中的第二区间信号XEN可以被使能。
计数信号CNT<0:d>的值可以基于在使能信号EN被使能时出现的时钟信号FCLK而改变。
如参见图5所描述的，可以输出计数信号CNT<0:d>的部分比特位CNT<0:c0>作为熔丝地址FADD<0:a>的部分比特位FADD<0:a0>。
由于测试模式信号TM<1>在使能中，因此可以输出缺陷地址ADD_C<0:c>的部分比特位ADD_C<c0+1:c>作为熔丝地址FADD<0:a>的部分比特位FADD<a0+1:a>。
因此，熔丝地址FADD<0:a>的部分比特位FADD<0:a0>的值可以基于使能信号EN被使能时出现的时钟信号FCLK而改变；但是熔丝地址FADD<0:a>的剩余比特位FADD<a0+1:a>的值可以保持而不变。
在熔丝阵列200之内的区域中，与行修复有关的第二区域可以通过熔丝地址FADD<0:a>的高比特位FADD<a0+1:a>来选择。
基于熔丝地址FADD<0:a>的部分比特位FADD<0:a0>的值的改变，可以顺序地选择第二区域内的电熔丝，以及可以顺序地输出相对应的熔丝数据FDATA<0:b>。
基于熔丝数据FDATA<0:b>的值，可以确定相对应的熔丝是否是可用熔丝。
这里，假定从基于熔丝地址FADD<0:a>的部分比特位FADD<0:a0>的值改变而选择的第二熔丝组输出的熔丝数据FDATA<0:b>与缺陷地址ADD_C<0:c>具有相同的值，以及第三熔丝组是可用熔丝组。
由于从第一熔丝组输出的熔丝数据FDATA<0:b>具有与缺陷地址ADD_C<0:c>不同的值，以及第一熔丝组不是可用熔丝组，因此熔丝复位信号FRST和检测信号FDET二者都可以具有低电平。
参见图9，因为熔丝复位信号FRST和检测信号FDET都具有低电平，所以可以输出熔丝数据FDATA<0:b>作为被校正的熔丝数据FDATA_C<0:b>。
由于是SPPR模式，因此被校正的熔丝数据FDATA_C<0:b>可以不被编程到熔丝阵列201中，而可以储存在与存储核20的锁存器阵列FL内的第一熔丝组相对应的次序(turn)的锁存器组内。
由于从第二熔丝组输出的熔丝数据FDATA<0:b>具有与缺陷地址ADD_C<0:c>相同的值，因此熔丝复位信号FRST可以具有高电平。
基于熔丝复位信号FRST的高电平，第二多路复用器750可以输出地电压VSS的电平作为被校正的熔丝数据FDATA_C<0:b>。即，被校正的熔丝数据FDATA_C<0:b>的值可以被初始化。
由于是SPPR模式，因此被校正的熔丝数据FDATA_C<0:b>可以不被编程到熔丝阵列201中，而可以储存在与存储核20的锁存器阵列FL内的第二熔丝组相对应的次序的锁存器组内。
在此，由于被校正的熔丝数据FDATA_C<0:b>具有地电压VSS的电平，因此与存储核20的锁存器阵列FL内的第二熔丝组相对应的次序的锁存器组可以不储存任何信息，以及因此可以防止在同一地址上进行冗余修复。
由于第三熔丝组是可用熔丝组，因此检测信号FDET可以具有高电平。
基于检测信号FDET的高电平，第一多路复用器730可以输出缺陷地址ADD_C<0:c>作为初步被校正的熔丝数据FDATA_B<0:b>。
基于熔丝复位信号FRST的低电平，第二多路复用器750可以输出初步被校正的熔丝数据FDATA_B<0:b>作为被校正的熔丝数据FDATA_C<0:b>。
由于是SPPR模式，因此被校正的熔丝数据FDATA_C<0:b>可以不被编程到熔丝阵列201中，而可以储存在与存储核20的锁存器阵列FL内的第三熔丝组相对应的次序的锁存器组内。
如上所述，根据本公开的实施例，可以通过选择与缺陷地址ADD_C<0:c>相对应的特定区域来迅速而精确地执行对可用熔丝的搜索，而无需搜索熔丝阵列201的所有区域。换句话说，搜索并非涉及以下所有区域：与测试模式有关的区域、分配用于行修复的区域和分配用于列修复的区域。此外，可以防止对已经通过HPPR操作而被修复的地址在SPPR操作下的冗余修复。
尽管上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制一次性可编程存储电路以及包括该一次性可编程存储电路的半导体装置。而是，本文所述的一次性可编程存储电路以及包括该一次性可编程存储电路的半导体装置仅基于所附权利要求书结合以上描述和附图来进行限制。

Claims (24)

1.一种一次性可编程OTP存储电路，包括：
熔丝阵列，被配置为：输出多个熔丝组中的与熔丝地址相对应的熔丝组的熔丝数据；以及
熔丝地址生成电路，被配置为：生成所述熔丝地址用以在所述熔丝阵列的多个区域之中的与缺陷地址相对应的特定区域之内搜索可用熔丝组。
2.根据权利要求1所述的OTP存储电路，其中，所述熔丝地址生成电路包括：
计数器，被配置为：基于时钟信号来生成计数信号；
区间信号生成电路，被配置为：基于所述计数信号和测试模式信号来生成多个区间信号；以及
地址控制电路，被配置为：基于所述测试模式信号、所述缺陷地址和所述计数信号之中的一种来生成所述熔丝地址。
3.根据权利要求2所述的OTP存储电路，其中，所述熔丝阵列被配置为在所述多个区间信号的使能区间期间基于所述熔丝地址来输出所述熔丝数据。
4.根据权利要求1所述的OTP存储电路，其中，所述熔丝地址生成电路被配置为基于使能信号、时钟信号、测试模式信号和所述缺陷地址来生成所述熔丝地址。
5.根据权利要求2所述的OTP存储电路，其中，所述计数信号具有与用于选择所述熔丝阵列的所有区域的地址相对应的值。
6.根据权利要求2所述的OTP存储电路，
其中，所述区间信号包括第一区间信号至第三区间信号，以及
其中，所述第一区间信号被配置为指示包括测试模式数据的搜索区间，所述第二区间信号被配置为指示包括与行修复有关的可用熔丝的搜索区间，所述第三区间信号被配置为指示包括与列修复有关的可用熔丝的搜索区间。
7.根据权利要求1所述的OTP存储电路，还包括：断裂电路，被配置为在封装后修复模式下将所述缺陷地址编程到所述可用熔丝组中。
8.一种一次性可编程OTP存储电路，包括：
熔丝阵列，被配置为：输出多个熔丝组中的与熔丝地址相对应的熔丝组的熔丝数据；
熔丝地址生成电路，被配置为：生成所述熔丝地址用以在所述熔丝阵列的多个区域之中的与缺陷地址相对应的特定区域之内搜索可用熔丝组；以及
数据控制电路，被配置为：基于所述熔丝数据与所述缺陷地址比较的结果来将被校正的熔丝数据输出为所述熔丝数据的初始值。
9.根据权利要求8所述的OTP存储电路，还包括：断裂电路，所述断裂电路被配置为在硬封装后修复模式HPPR下将所述缺陷地址编程到所述可用熔丝组中。
10.根据权利要求9所述的OTP存储电路，其中，所述数据控制电路被配置为在软封装后修复模式SPPR下操作。
11.根据权利要求8所述的OTP存储电路，其中，所述熔丝地址生成电路包括：
计数器，被配置为：基于时钟信号来生成计数信号；
区间信号生成电路，被配置为：基于所述计数信号和测试模式信号来生成多个区间信号；以及
地址控制电路，被配置为：基于所述测试模式信号、所述缺陷地址和所述计数信号之中的一种来生成所述熔丝地址。
12.根据权利要求11所述的OTP存储电路，其中，所述熔丝阵列被配置为在所述多个区间信号的使能区间期间基于所述熔丝地址来输出所述熔丝数据。
13.根据权利要求8所述的OTP存储电路，其中，所述熔丝地址生成电路被配置为基于使能信号、时钟信号、测试模式信号和所述缺陷地址来生成所述熔丝地址。
14.根据权利要求11所述的OTP存储电路，其中，所述计数信号具有与用于选择所述熔丝阵列的所有区域的地址相对应的值。
15.根据权利要求11所述的OTP存储电路，
其中，所述区间信号包括第一区间信号至第三区间信号，以及
其中，所述第一区间信号被配置为指示包括测试模式数据的搜索区间，所述第二区间信号被配置为指示包括与行修复有关的可用熔丝的搜索区间，以及所述第三区间信号被配置为指示与列修复有关的可用熔丝的搜索区间。
16.根据权利要求8所述的OTP存储电路，其中，所述数据控制电路被配置为基于所述熔丝数据与所述缺陷地址比较的结果来输出所述熔丝数据或所述缺陷地址或所述熔丝数据的初始值作为所述被校正的熔丝地址。
17.根据权利要求8所述的OTP存储电路，其中，所述数据控制电路包括：
可用熔丝选择器，被配置为：基于所述熔丝数据之内的至少一比特位来生成指示可用熔丝组的检测信号；
比较器，被配置为：通过比较所述熔丝数据与所述缺陷地址来生成熔丝复位信号；
第一多路复用器，被配置为：基于所述检测信号来输出所述熔丝数据和所述缺陷地址之中的一种作为初步被校正的熔丝数据；以及
第二多路复用器，被配置为：基于所述熔丝复位信号来输出所述初步被校正的熔丝数据和地电压的电平之中的一种作为所述被校正的熔丝数据。
18.一种半导体装置，包括：
存储单元阵列，包括多个单位存储块，其中，锁存器阵列被包括在所述多个单位存储块中；以及
具有多个熔丝组的一次性可编程OTP存储电路，
其中，所述OTP存储电路被配置为在硬封装后修复HPPR操作下将外部输入的缺陷地址编程到所述多个熔丝组中，以及被配置为在软封装后修复SPPR操作下基于所述缺陷地址是否已经编程到所述多个熔丝组中的判断结果来将所述缺陷地址或初始值输出给所述锁存器阵列。
19.根据权利要求18所述的半导体装置，其中，所述锁存器阵列被配置为在所述半导体装置的启动操作中储存修复相关信息，所述修复相关信息包括所述缺陷地址。
20.根据权利要求18所述的半导体装置，其中，所述OTP存储电路包括：
熔丝阵列，被配置为：输出所述多个熔丝组中的与熔丝地址相对应的熔丝组的熔丝数据；
熔丝地址生成电路，被配置为：生成所述熔丝地址用以在所述熔丝阵列的多个区域之中的与所述缺陷地址相对应的特定区域之内搜索可用熔丝组；以及
数据控制电路，被配置为：基于所述熔丝数据与所述缺陷地址比较的结果来将被校正的熔丝数据输出为所述熔丝数据的初始值。
21.根据权利要求20所述的OTP存储电路，还包括：断裂电路，所述断裂电路被配置为在所述HPPR模式下将所述缺陷地址编程到所述可用熔丝组中。
22.根据权利要求20所述的半导体装置，其中，所述熔丝阵列被配置为在多个区间信号的使能区间期间基于所述熔丝地址来输出所述熔丝数据。
23.根据权利要求20所述的半导体装置，其中，所述熔丝地址生成电路被配置为基于使能信号、时钟信号、测试模式信号和所述缺陷地址来生成所述熔丝地址。
24.根据权利要求20所述的半导体装置，其中，所述数据控制电路包括：
可用熔丝选择器，被配置为：基于所述熔丝数据之内的至少一比特位来生成指示所述可用熔丝组的检测信号；
比较器，被配置为：通过比较所述熔丝数据与所述缺陷地址来生成熔丝复位信号；
第一多路复用器，被配置为：基于所述检测信号而输出所述熔丝数据和所述缺陷地址之中的一种作为初步被校正的熔丝数据；以及
第二多路复用器，被配置为：基于所述熔丝复位信号而输出所述初步被校正的熔丝数据和地电压的电平之中的一种作为所述被校正的熔丝数据。
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