JPH11353894A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH11353894A
JPH11353894A JP15920298A JP15920298A JPH11353894A JP H11353894 A JPH11353894 A JP H11353894A JP 15920298 A JP15920298 A JP 15920298A JP 15920298 A JP15920298 A JP 15920298A JP H11353894 A JPH11353894 A JP H11353894A
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Abstract

(57)【要約】 【課題】冗長置き換えをヒューズデータの代りに外部ア
ドレス入力を用いて行なう冗長テストモードを有し、不
良ブロックを冗長メモリに簡単に置き換えたり、真性不
良がないサンプルを簡単に実現して評価し得る半導体メ
モリを提供する。 【解決手段】メモリにアクセスするために必要な内部ア
ドレス信号を生成する回路２と、本体メモリブロックの
不良アドレスデータを記憶しておく回路５と、内部アド
レス信号と不良アドレスとを比較する第１の比較回路６
と、外部から入力する冗長テスト用アドレスをラッチす
るためのラッチ回路１０と、ラッチした冗長テスト用ア
ドレスと内部アドレスとを比較する第２の比較回路１１
と、第１の比較回路の出力と第２の比較回路の出力とを
切り替え選択し、選択出力によって本体メモリの一部を
冗長メモリブロックに置き換え制御する切り替え回路１
２を具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に半導体記憶装置（半導体メモリ）の冗長制御
回路に関するもので、例えばＥＥＰＲＯＭなどに使用さ
れるものである。
【０００２】
【従来の技術】図７は、従来の半導体メモリにおける冗
長制御回路を含むアドレス制御回路の構成例を示すブロ
ック図である。図７に示すアドレス制御回路において、
１は外部から入力されるアドレスデータを取り込む入力
バッファ、２は前記入力バッファ１の出力信号を受けて
内部アドレス信号７を生成するアドレス信号生成回路で
あり、アドレスカウンタにアクセス開始アドレスをセッ
トする機能およびマルチプレクサの機能を持っている。
【０００３】３は本体メモリ（図示せず）にアクセスす
るための本体メモリ用アドレスデコーダ、４は冗長メモ
リ（図示せず）にアクセスするための冗長メモリ用アド
レスデコーダ、５は冗長部に置き換えすべき本体メモリ
の不良アドレスをヒューズ素子群に記憶する不良アドレ
ス記憶回路、６は上記不良アドレス記憶回路５に記憶さ
れた不良アドレスデータ（ヒューズデータ）と前記内部
アドレス信号７のアドレスデータとを比較し、比較結果
に応じて前記本体メモリ用アドレスデコーダ３および冗
長メモリ用アドレスデコーダ４を制御するアドレス比較
回路である。
【０００４】上記構成のアドレス制御回路において、通
常、メモリにアクセスする場合には、外部からアクセス
開始アドレスを入力し、このアクセス開始アドレスを入
力バッファ１を介してアドレス信号生成回路２のアドレ
スカウンタにセットする。
【０００５】上記アドレスカウンタは、外部から入力す
る読み出し・書き込みパルスに同期してアドレスがカウ
ントアップされ、アドレス空間に応じたビット数の内部
アドレス信号（アドレス値に応じてエンコードされた信
号）７を生成する。
【０００６】本体メモリ用アドレスデコーダ３は、その
ローデコーダやカラムデコーダにより前記内部アドレス
信号７をデコードし、アドレスに対応したワード線、ビ
ット線を選択する。
【０００７】アドレス比較回路６は、前記不良アドレス
記憶回路５に記憶されたヒューズデータと前記内部アド
レス信号７のアドレスとを比較し、双方が一致した時に
前記本体メモリを非選択状態にするために本体メモリ用
アドレスデコーダ３のロー・カラムデコーダに選択禁止
信号８を出力するとともに、冗長メモリを選択状態にす
るために冗長メモリ用アドレスデコーダ４に選択信号９
を出力する。これにより、本体メモリの不良ブロック
（不良ローあるいは不良カラム）の冗長メモリへの置き
換えを実現している。
【０００８】図８は、図７中のアドレス比較回路６の従
来例を示す。図に示すアドレス比較回路は、前記冗長メ
モリ用アドレスデコーダ４が複数存在する場合に対応し
て複数の冗長アドレスとの比較を行うために複数の比較
回路６２〜６４と、上記各比較回路６２〜６４の出力信
号ＳＲＤ１〜ＳＲＤ３の論理和をとる論理和回路６５が
設けられている。
【０００９】上記論理和回路６５は、上記複数の比較回
路６２〜６４の各出力ＳＲＤ１〜ＳＲＤ３を前記複数の
冗長メモリ用アドレスデコーダ４にイネーブル信号とし
て供給するとともに、上記各出力ＳＲＤ１〜ＳＲＤ３が
少なくとも１つでも活性化した場合をナンドゲート６６
で検出して前記本体メモリ用アドレスデコーダ３にディ
セーブル信号（非選択信号）として供給するものであ
る。
【００１０】前記各比較回路６２〜６４において、（A
1、／A1）、（A2、／A2）、（A3、／A3）は内部アドレ
ス信号７の各ビットの相補的な信号であり、それぞれ対
応して１個のＮチャネルＭＯＳトランジスタＱのゲート
に供給されている。
【００１１】上記複数のトランジスタＱにそれぞれ対応
して１個のヒューズＦが直列に接続されてなる複数の放
電パスがノードＮと接地電位Ｖssとの間に並列に接続さ
れている。上記ノードＮと電源電位Ｖccとの間には、プ
リチャージ信号ＰＲＥがゲートに供給されるＰチャネル
ＭＯＳトランジスタＰからなる充電パスが接続されてい
る。
【００１２】この場合、個々の放電パスは、ノードＮに
対する充電パスの電流ｉ1 よりも大きな電流ｉ2 を流し
得るように設定されている。また、複数のヒューズＦ
は、記憶されたヒューズデータの各ビットの内容に対応
して切断／非切断状態になっている。なお、前記ノード
Ｎの電位はインバータ回路ＩＶにより反転されて前記出
力信号ＳＲＤｉ（ｉ＝１、２、３）になる。
【００１３】いま、複数のヒューズＦが１つも切断され
ていない場合は、少なくとも１つの放電パスが形成され
るので、ノードＮは接地電位Ｖss（“Ｌ”レベル）にな
っている。
【００１４】また、ヒューズＦが切断されている場合で
も、例えば図９に示すように、複数のヒューズＦのヒュ
ーズデータの各ビットの内容と内部アドレス信号７の各
ビット信号A1、／A1、A2、／A2、A3、／A3の内容とが１
つでも異なると、少なくとも１つの放電パスが形成され
るので、ノードＮは“Ｌ”レベルになっている。
【００１５】これに対して、例えば図１０に示すよう
に、ヒューズデータの各ビットの内容と各ビット信号A
1、／A1、A2、／A2、A3、／A3の内容とが全て一致した
場合には、放電パスが１つも形成されなくなるので、ノ
ードＮはＶcc（“Ｈ”レベル）になっている。
【００１６】従って、ノードＮが“Ｈ”レベルになった
場合に、本体メモリ用アドレスデコーダ３がディセーブ
ル状態になり、冗長メモリ用アドレスデコーダ４がイネ
ーブル状態になり、本体メモリの不良ブロックが冗長メ
モリに置き換えられる。
【００１７】上記したような冗長制御回路を有する半導
体メモリによれば、メモリの製造段階でのテストに際し
て本体メモリの不良ブロックが検出された場合には、ヒ
ューズＦ（例えばポリシリコンヒューズ）を切断するこ
とにより、本体メモリの真性不良（消去、書き込み、読
み出しなどの基本動作ができない不良）を取り除いた良
品とすることができる。
【００１８】しかし、メモリの開発段階あるいは製造段
階でデバイス（チップ領域あるいはチップ）の些細な評
価を実行するために不良ブロックを冗長メモリに置き換
えたい場合、前述したようにヒューズＦを切断するため
には、ヒューズブロー専用機あるいはレーザービームを
用いて溶断するしかなく、評価に際して時間と手間がか
かる。
【００１９】また、不良ブロックを冗長メモリに置き換
えることによってデバイスを完全な良品にできれば良い
が、素性が悪いデバイスの場合には不良ブロックが多い
ため、冗長メモリに書き換えされずに若干の真性不良が
残ってしまう。
【００２０】この場合には、デバイスに真性不良がない
状態で評価することが望ましい信頼性試験において、試
験結果のデータに真性不良のデータが取り込まれてしま
うので、煩わしい結果となる。しかし、特に量産前の開
発段階においては、完全な良品チップが得られる割合
（歩留り）が加工ばらつきによって少なくなることもあ
り、簡単に真性不良がないサンプルを得て評価できるこ
とが望まれる。
【００２１】また、ヒューズＦを一度切断してしまう
と、メモリ内部で不良ブロックを冗長メモリに置き換え
るためにアドレスの切り替えを自動的に行なってしまう
ので、置き換え前の不良セルがどのような不良であった
か知ることはできない。
【００２２】例えば置き換え前の不良セルをアクセスし
てしまうようなメモリの動作モード（例えばＥＥＰＲＯ
Ｍにおけるチップ全消去や全書き込み）で動作した場合
には、置き換え前の不良セルによって書き込み・消去電
圧が低下しても、その不良セルの原因によるものかどう
かを検証することができない。
【００２３】また、ヒューズＦを一度切断して置き換え
を行うように設定してしまうと、仮に冗長回路に起因す
る不良があったとしても、置き換え前のデータを再現す
ることができないので、メモリの不良解析が困難になる
かあるいは遅くなってしまう。
【００２４】
【発明が解決しようとする課題】上記したように従来の
半導体メモリは、メモリの開発段階あるいは製造段階で
デバイスの些細な評価を実行するために不良ブロックを
冗長メモリに置き換えたい場合にヒューズブロー専用機
あるいはレーザービームを用いてヒューズを切断する必
要があり、評価に際して時間と手間がかかるという問題
があった。
【００２５】また、不良ブロックを冗長メモリに置き換
えた場合でも、デバイスによっては若干の真性不良が残
ってしまうので、デバイスに真性不良がない状態で評価
することが望ましい信頼性試験において試験結果のデー
タに真性不良のデータが取り込まれてしまうという問題
があった。
【００２６】また、置き換え前の不良セルがどのような
不良であったか知ることはできないという問題があっ
た。本発明は上記の問題点を解決すべくなされたもの
で、不良アドレス記憶用のヒューズ素子または不揮発性
記憶素子に関係なく、冗長置き換えを外部アドレス入力
を用いて行なう冗長テストモードを有し、不良ブロック
を冗長メモリに簡単に置き換えたり、真性不良がないサ
ンプルを簡単に実現して評価し得る半導体記憶装置を提
供することを目的とする。
【００２７】
【課題を解決するための手段】第１の半導体記憶装置
は、本体メモリと、前記本体メモリの一部を置き換える
ための冗長メモリと、外部から入力するアドレスデータ
を受けて前記本体メモリにアクセスするために必要な内
部アドレス信号を生成する内部アドレス信号生成回路
と、前記本体メモリの一部を置き換えるための不良アド
レスデータを記憶する不良アドレス記憶回路と、前記内
部アドレス信号によるアドレスデータと前記不良アドレ
ス記憶回路に記憶された不良アドレスデータとを比較す
る第１のアドレス比較回路と、外部から入力する所定の
アドレスデータを受けてラッチする外部入力アドレスラ
ッチ回路と、前記外部入力アドレスラッチ回路によりラ
ッチしたアドレスデータと前記内部アドレス信号生成回
路から出力するアドレスデータとを比較する第２のアド
レス比較回路と、前記第１のアドレス比較回路の出力お
よび前記第２のアドレス比較回路の出力を選択制御し、
前記第１のアドレス比較回路または第２のアドレス比較
回路による比較結果が一致した場合の出力により、比較
の対象となったアドレスに対応する前記本体メモリの一
部を非選択状態にするように制御する切り替え回路とを
具備することを特徴とする。
【００２８】第２の半導体記憶装置は、本体メモリと、
外部から入力するアドレスデータを受けて前記本体メモ
リにアクセスするために必要な内部アドレス信号を生成
する内部アドレス信号生成回路と、外部から入力する第
１のプロテクト用アドレスデータをラッチする第１の外
部入力アドレスラッチ回路と、外部から入力する第２の
プロテクト用アドレスデータをラッチする第２の外部入
力アドレスラッチ回路と、前記第１の外部入力アドレス
ラッチ回路によりラッチした第１のプロテクト用アドレ
スデータと前記内部アドレス信号生成回路から出力する
内部アドレスデータとを比較し、比較結果が一致した場
合の出力により、比較の対象となったアドレスに対応す
る前記本体メモリの一部を非選択状態に制御するアドレ
ス比較回路とを具備し、さらに、前記第２の外部入力ア
ドレスラッチ回路によりラッチした第２のプロテクト用
アドレスデータによって、前記アドレス比較回路におけ
る第１のプロテクト用アドレスデータと内部アドレスデ
ータとの比較動作の可否を制御することを特徴とする。
【００２９】第３の半導体記憶装置は、本体メモリと、
前記本体メモリの一部を置き換えるための冗長メモリ
と、外部から入力するアドレスデータを受けて前記本体
メモリにアクセスするために必要な内部アドレス信号を
生成する内部アドレス信号生成回路と、前記本体メモリ
の一部を置き換えるための不良アドレスデータを記憶す
る不良アドレス記憶回路と、前記内部アドレス信号によ
るアドレスデータと前記不良アドレス記憶回路に記憶さ
れた不良アドレスデータとを比較する第１のアドレス比
較回路と、冗長テストモード時に外部から入力するテス
ト用アドレスデータをラッチする第１の外部入力アドレ
スラッチ回路と、前記第１の外部入力アドレスラッチ回
路によりラッチしたテスト用アドレスデータと前記内部
アドレス信号生成回路から出力する内部アドレスデータ
とを比較する第２のアドレス比較回路と、前記第１のア
ドレス比較回路の出力および前記第２のアドレス比較回
路の出力を選択制御し、選択出力に応じて前記本体メモ
リおよび前記冗長メモリのアクセスを制御する切り替え
回路と、外部から入力する第１のプロテクト用アドレス
データをラッチする第２の外部入力アドレスラッチ回路
と、外部から入力する第２のプロテクト用アドレスデー
タをラッチする第３の外部入力アドレスラッチ回路と、
前記第２の外部入力アドレスラッチ回路によりラッチし
た第１のプロテクト用アドレスデータと前記内部アドレ
ス信号生成回路から出力する内部アドレスデータとを比
較するとともに、前記第３の外部入力アドレスラッチ回
路によりラッチした第２のプロテクト用アドレスデータ
の指定によって一部のビットに対応する比較出力が禁止
制御され、前記第１のプロテクト用アドレスデータと内
部アドレスデータとの比較結果が一致した場合に、前記
第２のプロテクト用アドレスデータによって指定された
ビットを含むアドレスに対応する前記本体メモリの一部
を非選択状態に制御する第３のアドレス比較回路を具備
することを特徴とする。
【００３０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜実施例１＞図１は、本発明の第１実施例に係る半導体
メモリの一部（冗長制御回路を含むアドレス制御回路）
を示している。
【００３１】図１に示す半導体メモリは、図７を参照し
て前述した従来例の半導体メモリと比べて、第１の切り
替え回路９ａ、外部入力アドレスラッチ回路１０、第２
のアドレス比較回路１１および第２の切り替え回路１２
が冗長テスト用回路ＴＥＳＴとして付加されている点が
異なり、その他は同じである。
【００３２】上記第１の切り替え回路９ａは、入力バッ
ファ１の出力信号の供給先を冗長テストモード用アドレ
スラッチ信号Tlatchに基づいてアドレス信号生成回路２
または外部入力アドレスラッチ回路１０に切り替えるた
めのものである。
【００３３】前記外部入力アドレスラッチ回路１０は、
冗長テストモードにおいて外部から入力するテスト用ア
ドレスデータをラッチするためのものである。前記第２
のアドレス比較回路１１は、前記外部入力アドレスラッ
チ回路１０によりラッチしたテスト用アドレスデータと
アドレス信号生成回路２から出力するアドレスデータと
を比較するためのものである。
【００３４】前記第２の切り替え回路１２は、前記比較
回路６（第１のアドレス比較回路）の出力および第２の
アドレス比較回路１１の出力を冗長テストモード信号Ta
ccess に基づいて切り替え選択し、前記第１のアドレス
比較回路６または第２のアドレス比較回路１１による比
較結果が一致した場合には、比較の対象となったアドレ
スに対応する前記本体メモリを非選択状態にするために
本体メモリ用アドレスデコーダ３のロー・カラムデコー
ダに選択禁止信号８を供給するとともに、冗長メモリを
選択状態にするために冗長メモリ用アドレスデコーダ４
に選択信号９を供給するためのものである。
【００３５】即ち、図１において、１は外部からＩ／Ｏ
ピン（図示せず）を介して入力されるアドレスデータを
取り込む入力バッファ、２は前記第１の切り替え回路９
ａの出力信号を受けて内部アドレス信号７を生成するア
ドレス信号生成回路であり、アドレスカウンタにアクセ
ス開始アドレスをセットする機能およびマルチプレクサ
の機能を持っている。
【００３６】３は本体メモリ（図示せず）にアクセスす
るための本体メモリ用アドレスデコーダ、４は冗長メモ
リ（図示せず）にアクセスするための冗長メモリ用アド
レスデコーダ、５は冗長部に置き換えすべき本体メモリ
の不良アドレスを例えばヒューズ素子群に記憶する不良
アドレス記憶回路（または、不良アドレスを不揮発性記
憶素子に記憶する不良アドレス記憶回路でもよい）であ
る。
【００３７】６は上記不良アドレス記憶回路５に記憶さ
れた不良アドレスデータ（ヒューズデータ）と前記内部
アドレス信号７のアドレスデータとを比較する第１のア
ドレス比較回路であり、例えば図８を参照して前述した
ように構成されている。
【００３８】図２は、図１中の外部入力アドレスラッチ
回路１０、第２のアドレス比較回路１１、第２の切り替
え回路１２の一例を示す。図２に示す回路には、冗長メ
モリブロックおよび冗長メモリ用アドレスデコーダ４が
複数存在する場合に対応して複数の冗長アドレス（不良
アドレス）との比較を行うために複数のアドレス制御ブ
ロック２２〜２４と、上記各ブロックの出力信号ＲＤ１
〜ＲＤ３の論理和をとる論理和回路２５が設けられてい
る。
【００３９】上記論理和回路２５は、複数のアドレス制
御ブロック２２〜２４の各出力信号／ＲＤ１、／ＲＤ
２、／ＲＤ３を対応する複数の冗長メモリ用アドレスデ
コーダにディセーブル／イネーブル制御信号として供給
するとともに、各出力信号／ＲＤ１、／ＲＤ２、／ＲＤ
３のうちの少なくとも１つが活性化した場合をナンドゲ
ート２６で検出して本体メモリ用アドレスデコーダ３に
選択禁止信号（非選択信号）８として供給するものであ
る。
【００４０】前記各アドレス制御ブロック２２、２３、
２４において、例えば８ビットのアドレス空間を想定し
て内部アドレス信号７の各ビット信号をA1、A2、A3、外
部入力アドレス信号の各ビット信号をEXT-A1、EXT-A2、
EXT-A3、アドレス制御ブロック選択信号をＲＤ1_selec
t、ＲＤ2_select、ＲＤ3_selectで表わしている。
【００４１】上記アドレス制御ブロック選択信号ＲＤ1_
select、ＲＤ2_select、ＲＤ3_selectは、外部からアド
レス信号が入力する時に同時に入力するものであり、そ
れぞれ対応してアドレス制御ブロック２２、２３、２４
を活性状態に制御する場合に“Ｈ”レベルになるもので
あり、対応するブロックのインバータ回路ＩＶ１により
反転された後、ラッチ回路２０によりラッチされる。
【００４２】前記外部入力アドレス信号の各ビット信号
EXT-A1、EXT-A2、EXT-A3は、それぞれ対応してＣＭＯＳ
トランスファゲートＴＧの各一端に供給されており、上
記複数のＣＭＯＳトランスファゲートＴＧの各他端はそ
れぞれ対応してインバータ回路ＩＶ２を介して前記外部
入力アドレスラッチ回路１０内のアドレスビットラッチ
回路１３、１５、１７の各入力端に接続されている。
【００４３】上記複数のアドレスビットラッチ回路１
３、１５、１７の各出力信号および前記内部アドレス信
号７の各ビットA1、A2、A3は、前記第２のアドレス比較
回路１１内の排他的オアゲート（ＥＸＯＲ）からなる比
較回路１４、１６、１８にそれぞれ対応して入力する。
この比較回路１４、１６、１８は、それぞれ比較結果が
一致していれば“Ｌ”レベル、一致していなければ
“Ｈ”レベルを出力する。
【００４４】さらに、前記第２のアドレス比較回路１１
内では、上記各比較回路１４、１６、１８の出力信号が
ノアゲート（“Ｌ”論理のナンドゲート）からなる一致
検出回路１９に入力し、ここで３入力の一致状態が検出
されれば“Ｈ”レベル、検出されなければ“Ｌ”レベル
のアドレス比較結果が出力する。
【００４５】前記インバータ回路ＩＶ１の出力信号（選
択信号ＲＤ1_select、ＲＤ2_select、ＲＤ3_selectの反
転信号）は、前記各ＣＭＯＳトランスファゲートＴＧの
ＰＭＯＳトランジスタＴＰのゲートに供給され、前記ラ
ッチ回路２０の出力信号は前記各ＣＭＯＳトランスファ
ゲートＴＧのＮＭＯＳトランジスタＴＮのゲートに供給
される。
【００４６】これにより、活性状態に制御されるブロッ
クにおいては、インバータ回路ＩＶ１の出力信号“Ｌ”
レベルおよびラッチ回路２０の出力信号“Ｈ”レベルに
より各ＣＭＯＳトランスファゲートＴＧがオン状態に制
御され、外部入力アドレス信号の各ビット信号EXT-A1、
EXT-A2、EXT-A3がインバータ回路ＩＶ２を介してアドレ
スビットラッチ回路１３、１５、１７に取り込まれるよ
うになる。
【００４７】また、前記一致検出回路１９の出力信号お
よび前記ラッチ回路２０の出力信号は、二入力のナンド
ゲート２１に入力する。これにより、活性状態に制御さ
れるブロック（ラッチ回路２０の出力信号が“Ｈ”レベ
ル）においては、一致検出回路１９の出力信号（アドレ
ス比較結果）に応じてナンドゲート２１の出力レベルが
変化する（ナンドゲート２１がアドレス比較結果を通過
させる）。
【００４８】これに対して、活性状態に制御されないブ
ロック（ラッチ回路２０の出力信号が“Ｌ”レベル）に
おいては、ナンドゲート２１の出力レベルが“Ｈ”レベ
ルに固定される（ナンドゲート２１がアドレス比較結果
の通過を禁止する）。
【００４９】上記ナンドゲート２１の出力信号は、前記
冗長テストモード信号Taccess により切り替え制御され
る二入力の切り替え回路１２の一方の入力端に入力し、
この二入力の切り替え回路１２の他方の入力端には、図
８を参照して前述した第１のアドレス比較回路６におけ
る個々のブロックの比較出力信号ＳＲＤｉ（ｉ＝１、
２、３）が入力する。
【００５０】この二入力の切り替え回路１２は、前記冗
長テストモード信号Taccess の“Ｈ”／“Ｌ”レベルに
応じてヒューズデータとの比較結果（第１のアドレス比
較回路６の個々のブロックの比較出力信号ＳＲＤｉ）ま
たは前記外部入力アドレスラッチデータとの比較結果
（ナンドゲート２１の出力信号）を切り替え選択し、対
応するブロックの冗長アドレス選択信号／ＲＤ１、／Ｒ
Ｄ２、／ＲＤ３として出力し、前記論理和回路２５に供
給する。
【００５１】これにより、論理和回路２５は、複数のア
ドレス制御ブロック２２、２３、２４の各出力信号／Ｒ
Ｄ１、／ＲＤ２、／ＲＤ３のうちの少なくとも１つが活
性化した場合に、本体メモリ用アドレスデコーダ３にデ
ィセーブル信号（非選択信号）として供給するととも
に、活性化した信号に対応する冗長メモリ用アドレスデ
コーダ４にイネーブル制御信号（選択信号）として供給
し、冗長置き換えを実現する。
【００５２】次に、図１および図２の回路の動作を説明
する。 （１）通常モードでの動作時にメモリにアクセスする際
は、冗長テストモード用アドレスラッチ信号Tlatchは
“Ｌ”レベルになっており、Ｉ／Ｏピンからの入力アド
レスは入力バッファ１および第１の切り替え回路９ａを
介してアドレス信号生成回路２に入力し、従来通り、入
力アドレスに基づいて内部アドレス信号７が生成され、
内部アドレス信号７のアドレスデータとヒューズデータ
との比較結果が一致した場合には第１のアドレス比較回
路６から本体メモリ選択禁止信号８と冗長メモリ選択信
号９が出力される。
【００５３】即ち、外部からアクセス開始アドレスを入
力し、このアクセス開始アドレスを入力バッファ１およ
び第１の切り替え回路９ａを介してアドレス信号生成回
路２のアドレスカウンタにセットする。
【００５４】上記アドレスカウンタは、外部から入力す
る読み出し・書き込みパルスに同期してアドレスがカウ
ントアップされ、アドレス空間に応じたビット数の内部
アドレス信号（アドレス値に応じてエンコードされた信
号）７を生成する。
【００５５】本体メモリ用アドレスデコーダ３は、その
ローデコーダやカラムデコーダにより前記内部アドレス
信号７をデコードし、アドレスに対応したワード線、ビ
ット線を選択する。
【００５６】このような動作の間に、第１のアドレス比
較回路６は、前記不良アドレス記憶回路５に記憶された
ヒューズデータと前記内部アドレス信号７のアドレスと
を比較し、双方が一致した時には、比較の対象となった
アドレスに対応する本体メモリを非選択状態にするため
に本体メモリ用アドレスデコーダ３のロー・カラムデコ
ーダに選択禁止信号８および冗長メモリを選択状態にす
るために冗長メモリ用アドレスデコーダ４に選択信号９
を第２の切り替え回路１２に出力する。
【００５７】この信号８および信号９を第２の切り替え
回路１２が選択することにより、本体メモリの不良ブロ
ック（不良ローあるいは不良カラム）を冗長メモリに置
き換える。
【００５８】（２）冗長テストモードでの動作時にメモ
リにアクセスする際は、冗長テストモード用アドレスラ
ッチ信号Tlatchは“Ｈ”レベルになっており、Ｉ／Ｏピ
ンからの入力アドレスは入力バッファ１および第１の切
り替え回路９ａを介して外部入力アドレスラッチ回路１
０に入力し、ラッチされる。
【００５９】即ち、外部からテスト用アドレスデータを
入力し、このテスト用アドレスデータを入力バッファ１
および第１の切り替え回路９ａを介して外部入力アドレ
スラッチ回路１０に入力してラッチしておく。
【００６０】この後、外部からアクセス開始アドレスを
入力し、このアクセス開始アドレスを入力バッファ１お
よび第１の切り替え回路９ａを介してアドレス信号生成
回路２のアドレスカウンタにセットする。
【００６１】上記アドレスカウンタは、外部から入力す
る読み出し・書き込みパルスに同期してアドレスがカウ
ントアップされ、アドレス空間に応じたビット数の内部
アドレス信号（アドレス値に応じてエンコードされた信
号）７を生成する。
【００６２】本体メモリ用アドレスデコーダ３は、その
ローデコーダやカラムデコーダにより前記内部アドレス
信号７をデコードし、アドレスに対応したワード線、ビ
ット線を選択する。
【００６３】このような動作の間に、前記第２のアドレ
ス比較回路１１は、前記外部入力アドレスラッチ回路１
０によりラッチしたテスト用アドレスデータとアドレス
信号生成回路２から出力するアドレスデータとを比較
し、双方が一致した時には、比較の対象となったアドレ
スに対応する前記本体メモリを非選択状態にするために
本体メモリ用アドレスデコーダ３のロー・カラムデコー
ダに選択禁止信号８および冗長メモリを選択状態にする
ために冗長メモリ用アドレスデコーダ４に選択信号９を
第２の切り替え回路１２に出力する。
【００６４】この信号８および信号９を第２の切り替え
回路１２が冗長テストモード信号Taccess に基づいて選
択することにより、本体メモリの不良ブロック（不良ロ
ーあるいは不良カラム）を冗長メモリに置き換える。
【００６５】上記冗長テストモードでの動作に際して、
所望のテスト用アドレスデータを入力して外部入力アド
レスラッチ回路１０にラッチさせておくことができるの
で、テスト用アドレスの設定を自在に行うことが可能で
ある。
【００６６】即ち、上記第１実施例の半導体メモリによ
れば、冗長制御回路における不良アドレス記憶用のヒュ
ーズ素子または不揮発性記憶素子に関係なく、アドレス
情報を外部から入力できるようにした冗長テストモー
ド、つまり、冗長メモリへの置き換えを行うためのアド
レスデータとしてヒューズデータの代りに外部アドレス
入力を用いる（回路的に冗長置き換えを行う）冗長テス
トモードを有する。
【００６７】従って、上記したような冗長テストモード
に入ることにより簡単に冗長メモリへの置き換えがで
き、真性不良を取り除いたサンプルを簡単に実現して評
価することが可能になり、デバイスの信頼性試験を行い
たい場合に極めて有効である。
【００６８】また、冗長テストモードにおいてアドレス
入力を変更すれば、冗長メモリへの置き換えを何度でも
やり直すことが可能になり、不良アドレス記憶回路５の
ヒューズの少なくとも一部を切断した後であっても、第
２の切り替え回路１２により第１のアドレス比較回路６
の出力信号を選択しなければ、ヒューズデータを無視し
することができるので、ヒューズ切断前の状態での本体
メモリの測定が可能となる。
【００６９】従って、置き換えたはずの不良セルをアク
セスしてしまうような動作モード（例えばＥＥＰＲＯＭ
におけるチップ全消去や全書き込み）における置き換え
前の不良セルに起因する現象（例えばＥＥＰＲＯＭにお
ける書き込み・消去電圧の低下）の原因が不良セルにあ
ることを簡単に検証することができる。
【００７０】なお、前記冗長テストモードでの動作時に
は、外部アドレス入力による置き換えアドレスの設定が
終了するとともに冗長テストモード用アドレスラッチ信
号Tlatchを“Ｌ”レベル（通常動作モード、第１の切り
替え回路９ａがアドレス信号生成回路２側を選択するモ
ード）にして、冗長テストモード信号Taccess を“Ｈ”
レベル（冗長テストモード、第２の切り替え回路１２が
第２のアドレス比較回路１１の出力信号を選択するモー
ド）に制御すれば、その後は、他の機能（例えばＥＥＰ
ＲＯＭの場合には消去、書き込み、読み出しなど）が始
まると、冗長置き換えアドレスは第２のアドレス比較回
路１１の比較結果で決まるようになるので、予め外部入
力したアドレスで冗長置き換えを行うことができる。
【００７１】なお、前記各ブロック２２、２３、２４に
おいて、ブロック選択信号の反転信号をラッチするため
のラッチ回路２０を、外部からのリセット信号に応じて
リセットし得るようなリセット手段を付加することによ
り、必要に応じて（例えばアドレス入力前にリセット信
号を入力することによって）ブロックの選択を解除する
ことが可能になる。
【００７２】上記リセット手段の一例としては、例えば
図３（ａ）に示すラッチ回路２０ａのように、二入力の
ノアゲート３１にブロック選択信号の反転信号およびリ
セット信号Ｒesetを入力し、このノアゲート３１の出力
ノードと入力ノードとの間にインバータ３２を接続すれ
ばよい。
【００７３】また、図３（ｂ）に示すラッチ回路２０ｂ
のように、交差接続された二入力ナンドゲート３３、３
４およぴインバータ３５を設け、ナンドゲート３３にブ
ロック選択信号の反転信号を、ナンドゲート３４にリセ
ット信号の反転信号／Ｒesetを入力し、ナンドゲート３
４の出力をインバータ３５で反転するような回路構成で
もよい。
【００７４】さらに、前記第１実施例において、外部ア
ドレス入力をラッチする回路を２つ余分に備えることに
より、本体メモリの特定アドレス領域に記憶されている
データだけを選択禁止状態にする特定アドレスプロテク
トモードを実現することができる。このことを応用する
と、本体メモリの特定のアドレス領域に対する読み出し
禁止処理（プロテクト）を、上記特定のアドレス領域に
対応する外部アドレスを入力することによって実現する
ことが可能になる。
【００７５】以下、上記したような特定アドレスプロテ
クトモードを実現した第２実施例について説明する。 ＜実施例２＞図４は、本発明の第２実施例に係る半導体
メモリの一部（冗長制御回路を含むアドレス制御回路）
を示している。
【００７６】図４に示す半導体メモリは、図１を参照し
て前述した第１実施例の半導体メモリと比べて、前記外
部入力アドレスラッチ回路１０（第１の外部入力アドレ
スラッチ回路）とは別に、（１）本体メモリのうちの読
み出しを禁止制御（プロテクト）する特定のアドレス領
域を指定する外部入力アドレスデータをラッチする第２
の外部入力アドレスラッチ回路２６、（２）第２の外部
入力アドレスラッチ回路２６のラッチデータのうちの一
部のデータの比較を禁止制御するためのデータを格納す
る第３の外部入力アドレスラッチ回路２７、（３）内部
アドレス信号のアドレスデータと第２の外部入力アドレ
スラッチ回路２６のラッチデータとを比較する第３のア
ドレス比較回路２８が付加されている点が異なり、その
他は同じである。
【００７７】上記第２の外部入力アドレスラッチ回路２
６および第３の外部入力アドレスラッチ回路２７は、プ
ロテクトモードにおいて外部から入力するアドレスデー
タをラッチするためのものである。
【００７８】前記第３のアドレス比較回路２８は、基本
的には、前記第２の外部入力アドレスラッチ回路２６に
よりラッチしたアドレスデータと前記アドレス信号生成
回路２から出力するアドレスデータとを比較し、比較結
果が一致した場合には、比較の対象となったアドレスに
対応する前記本体メモリの特定アドレス領域を非選択状
態にするために本体メモリ用アドレスデコーダ３に選択
禁止信号２９を供給する（冗長メモリ用アドレスデコー
ダ４には選択信号を供給しない）ように構成されてい
る。
【００７９】この場合、さらに、前記第３の外部入力ア
ドレスラッチ回路２７によりラッチしたデータにより比
較が制御されることによって、上記ラッチデータに対応
する前記本体メモリの特定アドレス領域を非選択状態に
するように前記選択禁止信号２９を供給するように構成
されている。
【００８０】図５は、図４中の第２の外部入力アドレス
ラッチ回路２６、第３の外部入力アドレスラッチ回路２
７および第３のアドレス比較回路２８の一例を示す。図
５に示す回路は、冗長メモリブロックおよび冗長メモリ
用アドレスデコーダ４が複数存在する場合に対応して複
数のアドレスとの比較を行うために設けられた複数のア
ドレス制御ブロックのうちの１個を代表的に取り出して
その一部（第２の外部入力アドレスラッチ回路２６、第
３の外部入力アドレスラッチ回路２７および第３のアド
レス比較回路２８）を示している。
【００８１】図５に示す回路においては、８ビットのア
ドレス空間を想定して内部アドレス信号７の各ビット信
号をA1、A2、A3で表わし、外部入力アドレス信号の各ビ
ット信号をEXT-A1、EXT-A2、EXT-A3で表わし、各アドレ
ス制御ブロックの第２の外部入力アドレスラッチ回路２
６に入力するプロテクト制御信号をＲＤi_select、各ア
ドレス制御ブロックの第３の外部入力アドレスラッチ回
路２７に入力するプロテクト制御信号をＲＤＰ_select
で表わしている。
【００８２】上記プロテクト制御信号ＲＤi_selectは、
外部からアドレス信号が入力する時に同時に入力するも
のであり、それぞれ対応するアドレス制御ブロックの第
２の外部入力アドレスラッチ回路２６における特定アド
レスのプロテクト動作を活性状態に制御する場合に
“Ｈ”レベルになるものであり、対応するブロックの第
２の外部入力アドレスラッチ回路２６のインバータ回路
ＩＶ３により反転された後、ＲＤi_selectラッチ回路３
６によりラッチされる。
【００８３】また、前記プロテクト制御信号ＲＤＰ_sel
ect は、外部からアドレス信号が入力する時に同時に選
択的に入力するものであり、それぞれ対応するアドレス
制御ブロックの第３の外部入力アドレスラッチ回路２７
における特定アドレスのプロテクト動作を活性状態に制
御する場合に“Ｈ”レベルになるものであり、対応する
ブロックの第３の外部入力アドレスラッチ回路２７のイ
ンバータ回路ＩＶ４により反転された後、ＲＤＰ_selec
t ラッチ回路３７によりラッチされる。
【００８４】前記外部入力アドレス信号の各ビット信号
EXT-A1、EXT-A2、EXT-A3は、それぞれ対応して第２の外
部入力アドレスラッチ回路２６のＣＭＯＳトランスファ
ゲートＴＧの各一端に供給されており、上記複数のＣＭ
ＯＳトランスファゲートＴＧの各他端はそれぞれ対応し
てインバータ回路ＩＶ５を介して第２の外部入力アドレ
スラッチ回路２６のアドレスビットラッチ回路４３、４
５、４７の各入力端に接続されている。
【００８５】また、前記外部入力アドレス信号の各ビッ
ト信号EXT-A1、EXT-A2、EXT-A3は、それぞれ対応して第
３の外部入力アドレスラッチ回路２７のＣＭＯＳトラン
スファゲートＴＧの各一端に供給されており、上記複数
のＣＭＯＳトランスファゲートＴＧの各他端はそれぞれ
対応してアドレスビットラッチ回路５２、５３、５４の
各入力端に接続されている。
【００８６】前記第２の外部入力アドレスラッチ回路２
６の複数のアドレスビットラッチ回路４３、４５、４７
の各出力信号および前記内部アドレス信号７の各ビット
A1、A2、A3は、第３のアドレス比較回路２８内の排他的
オアゲート（ＥＸＯＲ）からなる比較回路４４、４６、
４８にそれぞれ対応して入力する。この比較回路４４、
４６、４８は、それぞれ比較結果が一致していれば
“Ｌ”レベル、一致していなければ“Ｈ”レベルを出力
する。
【００８７】さらに、上記第３のアドレス比較回路２８
内において、各比較回路４４、４６、４８の出力信号
は、二入力のナンドゲート４９、５０、５１の各一方の
入力となり、このナンドゲート４９、５０、５１の各他
方の入力として前記第３の外部入力アドレスラッチ回路
２７のアドレスビットラッチ回路５２、５３、５４の出
力信号が入力する。
【００８８】さらに、上記各ナンドゲート４９、５０、
５１の出力信号は、それぞれ対応してインバータ回路Ｉ
Ｖ６により反転された後、三入力のノアゲート（“Ｌ”
論理のナンドゲート）からなる一致検出回路５５に入力
し、ここで三入力の一致状態が検出されれば“Ｈ”レベ
ル、検出されなければ“Ｌ”レベルのアドレス比較結果
が出力する。
【００８９】前記第２の外部入力アドレスラッチ回路２
６において、インバータ回路ＩＶ３の出力信号は、前記
各ＣＭＯＳトランスファゲートＴＧのＰＭＯＳトランジ
スタＴＰのゲートに供給され、前記ＲＤi_selectラッチ
回路３６の出力信号は前記各ＣＭＯＳトランスファゲー
トＴＧのＮＭＯＳトランジスタＴＮのゲートに供給され
る。
【００９０】また、前記第３の外部入力アドレスラッチ
回路２７において、インバータ回路ＩＶ４の出力信号
は、前記各ＣＭＯＳトランスファゲートＴＧのＰＭＯＳ
トランジスタＴＰのゲートに供給され、前記ＲＤＰ_sel
ect ラッチ回路３７の出力信号は前記各ＣＭＯＳトラン
スファゲートＴＧのＮＭＯＳトランジスタＴＮのゲート
に供給される。
【００９１】従って、特定アドレスプロテクト動作が活
性状態に制御されるブロックの第２の外部入力アドレス
ラッチ回路２６においては、インバータ回路ＩＶ３の出
力信号“Ｌ”レベルおよびＲＤi_selectラッチ回路３６
の出力信号“Ｈ”レベルによりＣＭＯＳトランスファゲ
ートＴＧがオン状態に制御され、前記外部入力アドレス
信号の各ビット信号EXT-A1、EXT-A2、EXT-A3がインバー
タ回路ＩＶ５を介してアドレスビットラッチ回路４３、
４５、４７に取り込まれるようになる。
【００９２】同様に、特定アドレスビットプロテクト動
作が活性状態に制御されるブロックの第３の外部入力ア
ドレスラッチ回路２７においては、インバータ回路ＩＶ
４の出力信号“Ｌ”レベルおよびＲＤＰ_select ラッチ
回路３７の出力信号“Ｈ”レベルによりＣＭＯＳトラン
スファゲートＴＧがオン状態に制御され、前記外部入力
アドレス信号の各ビット信号EXT-A1、EXT-A2、EXT-A3が
アドレスビットラッチ回路５２、５３、５４に取り込ま
れるようになる。
【００９３】また、特定アドレスプロテクト動作が活性
状態に制御されるブロックの第２の外部入力アドレスラ
ッチ回路２６においては、前記一致検出回路５５の出力
信号および前記ＲＤi_selectラッチ回路３６の出力信号
は、二入力のナンドゲート５６に入力する。
【００９４】従って、特定アドレスプロテクト動作が活
性状態に制御される場合（ＲＤi_selectラッチ回路３６
の出力信号が“Ｈ”レベル）においては、一致検出回路
５５の出力信号（アドレス比較結果）に応じてナンドゲ
ート５６の出力レベルが変化する（ナンドゲート５６が
アドレス比較結果を通過させる）。
【００９５】これに対して、活性状態に制御されない場
合（ＲＤi_selectラッチ回路３６の出力信号が“Ｌ”レ
ベル）においては、ナンドゲート５６の出力レベルが
“Ｈ”レベルに固定される（ナンドゲート５６がアドレ
ス比較結果の通過を禁止する）。
【００９６】各アドレス制御ブロック毎に得られる信号
／ＲＤ１、／ＲＤ２、／ＲＤ３は図５に示すようにナン
ドゲート２９によって論理が取られた後、本体メモリ用
アドレスデコーダ３による特定アドレス領域の読み出し
を禁止する（つまり、本体メモリの特定アドレス領域の
データをプロテクトする）ための選択禁止信号として供
給される。
【００９７】次に、図４および図５の回路の動作を説明
する。 （１）通常モードでの動作時にメモリにアクセスする際
の動作は、図１および図２の回路を参照して前述した動
作と同様であるので、説明を省略する。
【００９８】（２）冗長テストモードでの動作時にメモ
リにアクセスする際の動作も、図１および図２の回路を
参照して前述した動作と同様であるので、説明を省略す
る。 （３）特定アドレスプロテクトモードおよび特定アドレ
スビットプロテクトモードでの動作時にメモリにアクセ
スする際は、アドレスラッチ信号Tlatchは“Ｈ”レベル
になっており、Ｉ／Ｏピンからの入力アドレスは入力バ
ッファ１および第１の切り替え回路９ａを介して第２の
外部入力アドレスラッチ回路２６および第３の外部入力
アドレスラッチ回路２７に入力し、それぞれラッチされ
る。
【００９９】即ち、外部から特定アドレスプロテクト用
としてアドレスデータを入力し、このアドレスデータを
入力バッファ１および第１の切り替え回路９ｂを介して
第２の外部入力アドレスラッチ回路２６に入力してラッ
チしておく。
【０１００】同様に、外部から特定ビットプロテクト用
としてアドレスデータを入力し、このアドレスデータを
入力バッファ１および第１の切り替え回路９ｂを介して
第３の外部入力アドレスラッチ回路２７に入力してラッ
チしておく。
【０１０１】この後、外部からアクセス開始アドレスを
入力し、このアクセス開始アドレスを入力バッファ１お
よび第１の切り替え回路９ｂを介して内部アドレス信号
生成回路２のアドレスカウンタにセットする。
【０１０２】上記アドレスカウンタは、外部から入力す
る読み出し・書き込みパルスに同期してアドレスがカウ
ントアップされ、アドレス空間に応じたビット数の内部
アドレス信号（アドレス値に応じてエンコードされた信
号）７を生成する。
【０１０３】本体メモリ用アドレスデコーダ３は、その
ローデコーダやカラムデコーダにより前記内部アドレス
信号７をデコードし、アドレスに対応したワード線、ビ
ット線を選択する。
【０１０４】このような動作の間に、第３のアドレス比
較回路２８は、第２の外部入力アドレスラッチ回路２６
によりラッチしたアドレスデータと内部アドレス信号生
成回路２から出力する内部アドレスデータとを比較し、
双方が一致した時には、比較の対象となったアドレスに
対応する本体メモリのデータを非選択状態にするための
信号２９を本体メモリ用アドレスデコーダ３に出力す
る。これにより、特定アドレスに対応する本体メモリの
特定アドレス領域のデータに対するアクセスが禁止され
る。
【０１０５】また、第３のアドレス比較回路２８での一
致時に、第３の外部入力アドレスラッチ回路２７により
ラッチしたビットデータが存在する場合には、第３のア
ドレス比較回路２８での一致時に比較の対象となったア
ドレスに対応する本体メモリのデータのうちで第３の外
部入力アドレスラッチ回路２７によりラッチしたビット
データにより指定される特定アドレスを非選択状態にす
るための信号２９を本体メモリ用アドレスデコーダ３に
出力する。これにより、特定アドレスビットに対応する
本体メモリの特定アドレス領域に対するアクセスが禁止
される。
【０１０６】上記したような特定アドレスプロテクトモ
ードでの動作に際して、所望のアドレスデータを入力し
て第２の外部入力アドレスラッチ回路２６および第３の
外部入力アドレスラッチ回路２７にラッチさせておくこ
とができるので、プロテクトすべき特定のアドレス領域
の設定を自在に行うことが可能である。
【０１０７】上記動作の具体例として、外部入力アドレ
ス信号のビット信号EXT_A1、EXT_A2として“Ｈ”レベル
を入力し、ビット信号EXT_A3として“Ｌ”レベルを入力
した場合を考える。
【０１０８】この時、第３の外部入力アドレスラッチ回
路２７におけるビット信号EXT_A3に対応するアドレスビ
ットラッチ回路５４の出力信号は“Ｈ”レベルになるの
で、ビット信号EXT_A3と内部アドレスビットA3が一致し
た場合に比較回路４８の出力信号が“Ｌ”レベルになる
と、ナンドゲート５１の出力は“Ｈ”レベル、その出力
側のインバータ回路ＩＶ６の出力信号は“Ｌ”レベルに
なる。
【０１０９】しかし、第３の外部入力アドレスラッチ回
路２７におけるビット信号EXT_A1、EXT_A2に対応するア
ドレスビットラッチ回路５２、５３の出力信号はそれぞ
れ“Ｌ”レベルになり、ナンドゲート４９、５０の出力
信号はそれぞれ“Ｈ”レベルになり、それぞれの出力側
のインバータ回路ＩＶ６の出力信号はそれぞれ“Ｌ”レ
ベルになる。この状態は、内部アドレスビットA1、A2の
“Ｈ”／“Ｌ”レベルに関係なく定まる。
【０１１０】従って、三入力のノアゲート５５の出力信
号は“Ｈ”レベルになる。この時、ＲＤi_selectラッチ
回路３６の出力信号が“Ｈ”レベルの場合にはナンドゲ
ート５７の出力信号ＲＤi は“Ｌ”レベルになるので、
内部アドレスビットA1、A2がどうであろうとも本体メモ
リへのアクセスは禁止状態となり、結果として、内部ア
ドレスビットA3が一致した全アドレスは非選択状態とな
る。
【０１１１】このようなプロテクトモードを指定して、
外部入力アドレス信号の全てのビット信号EXT_A1、EXT_
A2、EXT_A3を“Ｈ”レベルに設定すると、三入力のノア
ゲート５５は、三入力とも“Ｌ”レベルになり、その出
力信号は“Ｈ”レベルになる。この時、ＲＤi_selectラ
ッチ回路３６の出力信号が“Ｈ”レベルの場合には二入
力のナンドゲート５６の出力信号ＲＤi は“Ｌ”レベル
になるので、内部アドレスビットA1、A2、A3がどうであ
ろうとも本体メモリの全てのアドレス領域が非選択状態
になるので、ソフトウエア的な取り扱いにより本体メモ
リのデータにプロテクトをかけることができる。
【０１１２】また、上記第２実施例の変形例として、第
１の外部入力アドレスラッチ回路１０と第２の外部入力
アドレスラッチ回路２６とを１個の外部入力アドレスラ
ッチ回路で兼用し、その出力を冗長テストモード、プロ
テクトモードに応じて第２のアドレス比較回路１１と第
３のアドレス比較回路２８に切り替え供給するための切
り替えを付加するようにしてもよい。
【０１１３】図６に第２実施例の変形例を示す。この回
路は図２と図５の両方の特徴を兼ね備えたものであり、
モード信号Tprotectによって第１実施例の外部入力アド
レスの冗長部置き換え機能と、第２実施例のプロテクト
機能とを実現する回路構成となっている。アドレスラッ
チ回路２６、２７および比較回路２８は、図５の回路と
全く同じであるが、プロテクトモード切換えのための切
換回路３０が追加されている点と第２の切り替え回路１
２および論理和回路２５の内部構成が変更されている。
【０１１４】切換回路３０は、第３の外部入力アドレス
ラッチ回路２７のアドレスビットラッチ回路５２、５
３、５４それぞれの出力を反転するインバータ回路ＩＶ
７と、これら各インバータ回路ＩＶ７の出力信号とモー
ド信号Tprotectとが供給されるナンドゲート７１、７
２、７３とから構成されている。そして、これらナンド
ゲート７１、７２、７３の出力が前記ナンドゲート４
９、５０、５１に供給される。
【０１１５】第２の切り替え回路１２は、モード信号Tp
rotectと冗長テストモード信号Taccess が供給されるノ
アゲート７４と、このノアゲート７４の出力を反転する
インバータ回路７５と、このインバータ回路７５の出力
をさらに反転するインバータ回路７６と、Ｐチャネルお
よびＮチャネルＭＯＳトランジスタからなりＰチャネル
ＭＯＳトランジスタのゲートに上記インバータ回路７６
の出力が、ＮチャネルＭＯＳトランジスタのゲートに上
記インバータ回路７５の出力がそれぞれ供給され、前記
ナンドゲート５６の出力が入力されるＣＭＯＳトランス
ファゲート７７と、ＰチャネルおよびＮチャネルＭＯＳ
トランジスタからなりＰチャネルＭＯＳトランジスタの
ゲートに上記インバータ回路７５の出力が、Ｎチャネル
ＭＯＳトランジスタのゲートに上記インバータ回路７６
の出力がそれぞれ供給され、比較出力信号ＳＲＤ１がイ
ンバータ回路を介して入力されるＣＭＯＳトランスファ
ゲート７８とから構成されている。そして、上記両ＣＭ
ＯＳトランスファゲート７７、７８の出力端子が共通に
接続され、この共通出力端子から信号／ＲＤｉが出力さ
れる。
【０１１６】論理和回路２５は、信号／ＲＤ１〜／ＲＤ
ｉが入力されるナンドゲート８１と、信号／ＲＤｉとが
入力されるモード信号Tprotectとが供給されるノアゲー
ト８２と、このノアゲート８２の出力を反転するインバ
ータ回路８３とから構成されている。
【０１１７】この図６の変形例回路において、切換回路
３０は、プロテクトモード信号Tprotectにより、第３の
外部入力アドレスラッチ回路２７のアドレスデータ制御
の可否を決定し、第２の切り替え回路１２は、プロテク
トモード時にもアドレス比較結果を出力するように切り
換える。また、論理和回路２５は、プロテクトモード信
号Tprotectにより信号／ＲＤｉを非活性化し、どの冗長
ブロックも選択されない状態に制御する。すなわち、本
体メモリおよび冗長メモリによりプロテクトをかけた状
態とすることができ、第２実施例と同様な動作となる。
【０１１８】なお、上記第２実施例では、冗長テストモ
ード用の構成に加えてプロテクトモード用の構成を付加
したが、プロテクトモードのみを実現するためには冗長
テストモード用の構成の一部を省略することが可能であ
る。
【０１１９】
【発明の効果】上述したように本発明によれば、不良ア
ドレス記憶用のヒューズ素子または不揮発性記憶素子に
関係なく、冗長置き換えを外部アドレス入力を用いて行
なう冗長テストモードを有し、不良ブロックを冗長メモ
リに簡単に置き換えたり、真性不良がないサンプルを簡
単に実現して評価し得る半導体記憶装置を提供すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体メモリの一部
（冗長制御回路を含むアドレス制御回路）を示すブロッ
ク図。
【図２】図１中の外部入力アドレスラッチ回路、第２の
アドレス比較回路、第２の切り替え回路の一例を示す回
路図。
【図３】図２中のブロック選択信号の反転信号をラッチ
するラッチ回路にリセット機能を持たせた一例を示す回
路図。
【図４】本発明の第２実施例に係る半導体メモリの一部
（冗長制御回路を含むアドレス制御回路）を示すブロッ
ク図。
【図５】図４中の第２の外部入力アドレスラッチ回路、
第３の外部入力アドレスラッチ回路および第３のアドレ
ス比較回路の一例を示す回路図。
【図６】本発明の第２実施例の変形例による第２の外部
入力アドレスラッチ回路、第３の外部入力アドレスラッ
チ回路および第３のアドレス比較回路の他の例を示す回
路図。
【図７】従来の半導体メモリにおける冗長制御回路を含
むアドレス制御回路の構成例を示すブロック図。
【図８】図７中のアドレス比較回路の従来例を示す回路
図。
【図９】図８中のアドレス比較回路におけるアドレス不
一致状態の一例を示す回路図。
【図１０】図８中のアドレス比較回路におけるアドレス
一致状態の一例を示す回路図。
【符号の説明】
１…入力バッファ、 ２…内部アドレス信号生成回路、 ３…本体メモリ用アドレスデコーダ、 ４…冗長メモリ用アドレスデコーダ、 ５…不良アドレス記憶回路、 ６…第１のアドレス比較回路、 ９ａ…第１の切り替え回路、 １０…外部入力アドレスラッチ回路、 １１…第２のアドレス比較回路、 １２…第２の切り替え回路。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 本体メモリと、 前記本体メモリの一部を置き換えるための冗長メモリ
    と、 外部から入力するアドレスデータを受けて前記本体メモ
    リにアクセスするために必要な内部アドレス信号を生成
    する内部アドレス信号生成回路と、 前記本体メモリの一部を置き換えるための不良アドレス
    データを記憶する不良アドレス記憶回路と、 前記内部アドレス信号によるアドレスデータと前記不良
    アドレス記憶回路に記憶された不良アドレスデータとを
    比較する第１のアドレス比較回路と、 外部から入力する所定のアドレスデータを受けてラッチ
    する外部入力アドレスラッチ回路と、 前記外部入力アドレスラッチ回路によりラッチしたアド
    レスデータと前記内部アドレス信号生成回路から出力す
    るアドレスデータとを比較する第２のアドレス比較回路
    と、 前記第１のアドレス比較回路の出力および前記第２のア
    ドレス比較回路の出力を選択制御し、前記第１のアドレ
    ス比較回路または第２のアドレス比較回路による比較結
    果が一致した場合の出力により、比較の対象となったア
    ドレスに対応する前記本体メモリの一部を非選択状態に
    するように制御する切り替え回路とを具備することを特
    徴とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、 前記冗長メモリは、前記本体メモリの複数の不良セルブ
    ロックの置き換えを可能とする複数の冗長メモリブロッ
    クを有し、 前記第１のアドレス比較回路、外部入力アドレスラッチ
    回路、第２のアドレス比較回路および切り替え回路は、
    前記複数の冗長メモリブロックに対応して複数存在し、 さらに、前記複数の冗長メモリブロックの各切り替え回
    路の出力信号の論理和をとって前記本体メモリおよび前
    記冗長メモリを制御する制御回路を具備することを特徴
    とする半導体記憶装置。
  3. 【請求項３】 請求項１または２記載の半導体記憶装置
    において、 前記本体メモリへのアクセス時にアドレスデータを前記
    内部アドレス信号生成回路に供給する一方、前記所定の
    アドレスデータを前記外部入力アドレスラッチ回路に入
    力させる切り替え回路をさらに具備することを特徴とす
    る半導体記憶装置。
  4. 【請求項４】 本体メモリと、 外部から入力するアドレスデータを受けて前記本体メモ
    リにアクセスするために必要な内部アドレス信号を生成
    する内部アドレス信号生成回路と、 外部から入力する第１のプロテクト用アドレスデータを
    ラッチする第１の外部入力アドレスラッチ回路と、 外部から入力する第２のプロテクト用アドレスデータを
    ラッチする第２の外部入力アドレスラッチ回路と、 前記第１の外部入力アドレスラッチ回路によりラッチし
    た第１のプロテクト用アドレスデータと前記内部アドレ
    ス信号生成回路から出力する内部アドレスデータとを比
    較し、比較結果が一致した場合の出力により、比較の対
    象となったアドレスに対応する前記本体メモリの一部を
    非選択状態に制御するアドレス比較回路とを具備し、 さらに、前記第２の外部入力アドレスラッチ回路により
    ラッチした第２のプロテクト用アドレスデータによっ
    て、前記アドレス比較回路における第１のプロテクト用
    アドレスデータと内部アドレスデータとの比較動作の可
    否を制御することを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項４記載の半導体記憶装置におい
    て、 前記外部から入力するアドレスデータと第１のプロテク
    ト用アドレスデータと第２のプロテクト用アドレスデー
    タを同じ入力系から入力し、モード制御信号によって、
    前記第１のプロテクト用アドレスデータを前記第１の外
    部入力アドレスラッチ回路に入力させ、前記第２のプロ
    テクト用アドレスデータを前記第２の外部入力アドレス
    ラッチ回路に入力させる切り替え回路をさらに具備する
    ことを特徴とする半導体記憶装置。
  6. 【請求項６】 本体メモリと、 前記本体メモリの一部を置き換えるための冗長メモリ
    と、 外部から入力するアドレスデータを受けて前記本体メモ
    リにアクセスするために必要な内部アドレス信号を生成
    する内部アドレス信号生成回路と、 前記本体メモリの一部を置き換えるための不良アドレス
    データを記憶する不良アドレス記憶回路と、 前記内部アドレス信号によるアドレスデータと前記不良
    アドレス記憶回路に記憶された不良アドレスデータとを
    比較する第１のアドレス比較回路と、 冗長テストモード時に外部から入力するテスト用アドレ
    スデータをラッチする第１の外部入力アドレスラッチ回
    路と、 前記第１の外部入力アドレスラッチ回路によりラッチし
    たテスト用アドレスデータと前記内部アドレス信号生成
    回路から出力する内部アドレスデータとを比較する第２
    のアドレス比較回路と、 前記第１のアドレス比較回路の出力および前記第２のア
    ドレス比較回路の出力を選択制御し、選択出力に応じて
    前記本体メモリおよび前記冗長メモリのアクセスを制御
    する切り替え回路と、 外部から入力する第１のプロテクト用アドレスデータを
    ラッチする第２の外部入力アドレスラッチ回路と、 外部から入力する第２のプロテクト用アドレスデータを
    ラッチする第３の外部入力アドレスラッチ回路と、 前記第２の外部入力アドレスラッチ回路によりラッチし
    た第１のプロテクト用アドレスデータと前記内部アドレ
    ス信号生成回路から出力する内部アドレスデータとを比
    較するとともに、前記第３の外部入力アドレスラッチ回
    路によりラッチした第２のプロテクト用アドレスデータ
    の指定によって一部のビットに対応する比較出力が禁止
    制御され、前記第１のプロテクト用アドレスデータと内
    部アドレスデータとの比較結果が一致した場合に、前記
    第２のプロテクト用アドレスデータによって指定された
    ビットを含むアドレスに対応する前記本体メモリの一部
    を非選択状態に制御する第３のアドレス比較回路を具備
    することを特徴とする半導体記憶装置。
  7. 【請求項７】 請求項６記載の半導体記憶装置におい
    て、 前記冗長メモリは、前記本体メモリの複数の不良セルブ
    ロックの置き換えを可能とする複数の冗長メモリブロッ
    クを有し、 前記第１のアドレス比較回路、外部入力アドレスラッチ
    回路、第２のアドレス比較回路および切り替え回路は、
    前記複数の冗長メモリブロックに対応して複数存在し、 さらに、前記複数の冗長メモリブロックの各切り替え回
    路の出力信号の論理和をとって前記本体メモリおよび前
    記冗長メモリを制御する制御回路を具備することを特徴
    とする半導体記憶装置。
  8. 【請求項８】 請求項６または７記載の半導体記憶装置
    において、 前記外部から入力するアドレスデータとテスト用アドレ
    スデータと第１のプロテクト用アドレスデータと第２の
    プロテクト用アドレスデータを同じ入力系から入力し、
    モード制御信号によって前記テスト用アドレスデータを
    前記第１の外部入力アドレスラッチ回路に入力させ、前
    記第１のプロテクト用アドレスデータを前記第２の外部
    入力アドレスラッチ回路に入力させ、前記第２のプロテ
    クト用アドレスデータを前記第３の外部入力アドレスラ
    ッチ回路に入力させる切り替え回路をさらに具備するこ
    とを特徴とする半導体記憶装置。
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