CN110867205B - 存储器装置以及存储器周边电路 - Google Patents

Abstract

本发明提供一种存储器装置以及存储器周边电路。存储器周边电路包括冗余行数据电路以及行选择控制电路。冗余行数据电路被配置为提供冗余测试数据信号以及行地址信号。行地址信号包括冗余行地址信号。行选择控制电路包括行解码器以及冗余行解码器。行解码器依据冗余测试数据信号以及冗余行地址信号禁能主存储器区块的不良行地址。冗余行解码器用以锁存冗余行地址信号，并且比较行地址信号与被锁存的冗余行地址信号以取得比较结果，并依据比较结果启用冗余存储器区块的冗余行地址。

Description

存储器装置以及存储器周边电路

技术领域

本发明涉及一种存储器装置以及存储器周边电路，尤其涉及一种将不良行地址替换为冗余行地址的存储器装置以及存储器周边电路。

背景技术

在一般的存储器装置的冗余行操作中，每个行解码器中可配置金属熔丝，并通过导通或烧断金属熔丝以禁用不良行地址。然而，一旦金属熔丝被烧断或导通，即无法回到冗余行操作之前的状态。此外，金属熔丝需要较大的配置空间，从而难以应用于微型化的存储器装置中。

发明内容

本发明提供一种存储器装置以及存储器周边电路，存储器装置的存储器周边电路被配置为禁用存储器装置的不良行地址，藉以取代现有的金属熔丝。

本发明的存储器周边电路耦接于存储器阵列。存储器周边电路包括冗余行数据电路以及行选择控制电路。冗余行数据电路存储冗余行信息，并依据冗余行信息提供冗余测试数据信号以及行地址信号。行地址信号包括冗余行地址信号。行选择控制电路耦接于冗余行数据电路与存储器阵列之间。行选择控制电路接收冗余测试数据信号以及行地址信号，行选择控制电路包括行解码器以及冗余行解码器。行解码器耦接于存储器阵列的主存储器区块与冗余行数据电路之间。行解码器依据冗余测试数据信号以及冗余行地址信号禁能主存储器区块的不良行地址。冗余行解码器耦接于存储器阵列的冗余存储器区块与冗余行数据电路之间。冗余行解码器依据冗余测试数据信号锁存冗余行地址信号，并比较行地址信号与被锁存的冗余行地址信号以取得比较结果，且依据比较结果启用冗余存储器区块的冗余行地址。

在本发明的存储器装置包括存储器阵列以及上述的存储器周边电路。存储器阵列包括主存储器区块以及冗余存储器区块。

基于上述，本发明的存储器装置的存储器周边电路依据冗余测试数据信号以及行地址信号禁能主存储器区块的不良行地址，并且启用冗余存储器区块的冗余行地址。如此一来，存储器周边电路可取代解码器以及金属熔丝，藉以缩小周边电路的布局空间并且可恢复冗余行操作之前的状态。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明一实施例的存储器装置的示意图。

图2是图1的实施例的存储器周边电路的示意图。

图3是本发明一实施例的库地址信号缓冲器的示意图。

图4是本发明一实施例的库地址信号选择器的示意图。

图5是本发明一实施例的区地址信号缓冲器与选择器的示意图。

图6是本发明一实施例的行地址信号产生电路的示意图。

图7是本发明一实施例的前置行解码器的示意图。

图8是本发明一实施例的行解码器的示意图。

图9是本发明一实施例的冗余行选择信号产生器的示意图。

图10是本发明一实施例的冗余行解码器的示意图。

图11是本发明一实施例的判断电路的示意图。

图12是本发明一实施例的后冗余行解码器的示意图。

图13是本发明一实施例的冗余行操作时序图。

附图标记说明：

10：存储器装置； 100：存储器周边电路；

110：冗余行数据电路； 112：冗余时脉产生电路；

114：冗余行数据与时序产生电路； 116：库地址信号产生电路；

1162：库地址信号缓冲器； 1164：库地址信号选择器；

1166：区地址信号缓冲与选择器； 1166_1：区地址信号缓冲器；

1166_2：区地址信号选择器； 118：行地址信号产生电路；

1181：行地址信号缓冲器； 1182：行选择驱动信号产生器；

120：行选择控制电路； 122：前置行解码器；

124：行解码器；

126、126_1、126_2：冗余行解码器；

1262：冗余行选择信号产生器； 128：后冗余行解码器；

200：存储器阵列； 210：主存储器区块；

220：冗余存储器区块；

A01～A14、B01tB11、C01～C10、D01～D17、E01～E12、F01、G01～G12、H01～H05、K01：非门；

ADBC：地址缓冲控制信号；

BAm、BNKA0～BNKA2：库地址信号；

BNAND1～BNAND8、DNAND1、ENAND1～ENAND9、FNAND1、FNAND2、HNAND1～HNAND3、GNAND1～GNAND8：与非门；

BNKSk：库选择信号； CRD：冗余行信息；

CSLD：行选择驱动信号； CXA13：区地址信号；

CYAj：读/写行地址信号； CSLrk：行地址；

DL1、DL2：延迟器；

FADL1、FADL7：冗余行地址信号锁存电路；

FF1、FF2、HL1：触发器电路；

FL1、FL2：冗余测试数据信号锁存电路；

FLC：行解码逻辑电路；

FNOR1、FNOR2、NOR1：或非门；

HD1～HD6：判断电路； HLC：冗余行解码逻辑电路；

JLC1：判断逻辑电路； KB：缓冲器；

L01～L09：锁存电路； M1、M2：晶体管；

RBAm：冗余库地址信号； RCSW：冗余切换信号；

RCCMD：冗余模式命令； RCYAj：冗余行地址信号；

RESETB：全域重置信号； RESETBD：局部重置信号；

RWCMD：读/写命令； RXA13冗余区地址信号；

RYPDnk：经解码的冗余行地址信号；

RCSLnk：冗余行地址 SELC：选择器；

T01～T11、FT1、FT2、FADLT1、HT1、HT2：传输门；

TRDS0k～TRDS7k、TRDSmk：冗余行选择信号；

TRICLK：冗余测试时脉；

TRDB1、TRDB2：冗余测试数据信号；

TRSEL1、TRSEL2：冗余行选择信号； VDD：系统电压；

VSS：参考电压；

XAD13Nk、XAD13Tk、XA13k：区选择信号；

XNOR1：同或门；

YAj、YA3～YA8、YPD3N4T5Tk、YPD6N7T8Tk：行地址信号；

YDB：行解码缓冲器。

具体实施方式

请参考图1，存储器装置10包括存储器周边电路100以及存储器阵列200。存储器周边电路100包括冗余行数据电路110以及行选择控制电路120。存储器阵列200包括主存储器区块210以及冗余存储器区块220。冗余行数据电路110用以存储冗余行信息CRD。冗余行信息CRD记录了主存储器区块210在测试阶段时所检测出的不良行地址。冗余行数据电路110依据冗余行信息CRD提供冗余测试数据信号TRDB1、TRDB2以及行地址信号YA至行选择控制电路120。行地址信号YA包括冗余行地址信号，其为对应于冗余测试数据信号TRDB1、TRDB2的行地址信号YA。行选择控制电路120耦接于冗余行数据电路110与存储器阵列200之间。行选择控制电路120依据冗余测试数据信号TRDB1、TRDB2以及行地址信号YA的冗余行地址信号禁能主存储器区块210的不良行地址，并启用冗余存储器区块220的冗余行地址。

请参考图2，冗余行数据电路110包括冗余时脉产生电路112、冗余行数据与时序产生电路114、库地址信号产生电路116以及行地址信号产生电路118。行选择控制电路120包括前置行解码器122、行解码器124、冗余行解码器126以及后冗余行解码器128。前置行解码器122耦接于冗余行数据电路110与行解码器124之间。冗余时脉产生电路112用以接收全域重置信号RESETB以提供冗余测试时脉TRICLK到冗余行数据与时序产生电路114。冗余时脉产生电路112还用以提供局部重置信号RESETBD到行选择控制电路120。行选择控制电路120用以依据局部重置信号RESETBD的第一逻辑电平重置行解码器124以及冗余行解码器126。藉以使行解码器124以及冗余行解码器126恢复到冗余行操作之前的状态。行选择控制电路120还用以依据局部重置信号RESETBD的转态点初始化行解码器124以及冗余行解码器126，藉以使行解码器124以及冗余行解码器126开始进行冗余行操作。

冗余行数据与时序产生电路114耦接至冗余时脉产生电路112、库地址产生电路116、行地址产生电路118以及行选择控制电路120。冗余行数据与时序产生电路114用以存储冗余行信息，并且依据冗余测试时脉TRICLK提供对应于冗余行信息的冗余区地址信号RXA13、冗余库地址信号RBAm、冗余切换信号RCSW以及冗余模式命令RCCMD到库地址信号产生电路116。冗余行数据与时序产生电路114依据冗余测试时脉TRICLK提供冗余行地址信号RCYAj、冗余切换信号RCSW以及冗余模式命令RCCMD到行地址信号产生电路118。

库地址信号产生电路116接收冗余区地址信号RXA13、冗余库地址信号RBAm、冗余切换信号RCSW以及冗余模式命令RCCMD，并且依据库地址信号BAm、区地址信号CXA13、读/写命令RWCMD以及地址缓冲控制信号ADBC提供库选择信号BNKSk以及区选择信号XAD13Nk、XAD13Tk。

行地址信号产生电路118接收读/写行地址信号CYAj、冗余行地址信号RCYAj、冗余切换信号RCSW、读/写命令RWCMD以及冗余模式命令RCCMD，并藉以产生行地址信号YAj以及行选择驱动信号CSLD。

在图2的实施例中，前置行解码器122用以对行地址信号YAj进行解码。行解码器124耦接于冗余行数据电路110与主存储器区块210之间。行解码器124可依据行地址信号YAj选择主存储器区块中的行地址CSLrk。行解码器124还依据冗余测试数据信号TRDB1、TRDB2以及行地址信号YAj中的冗余行地址信号RCYAj禁能主存储器区块210的不良行地址。冗余行解码器126耦接于冗余行数据电路110与后冗余行解码器128之间。冗余行解码器126用以依据冗余测试数据信号TRDB1、TRDB2锁存冗余行地址信号RCYAj，并且比较行地址信号YAj与被锁存的冗余行地址信号RCYAj以取得比较结果，并依据比较结果启用冗余存储器区块220的冗余行地址RCSLnk。后冗余行解码器128用以依据冗余行解码器126所提供的冗余行地址信号RCYAj选择对应于冗余行地址信号RCYAj的冗余行地址RCSLnk。于本实施例中，中m等于0～2，k等于A～H，j等于3～8，r等于0～36，n等于0～3，但不为此限。

进一步地，库地址信号产生电路116还包括库地址信号缓冲器1162、库地址信号选择器1164以及区地址信号缓冲与选择器1166。请参考图3，库地址信号缓冲器1162包括非门A01tA10、传输门T01tT04以及锁存电路L01、L02。非门A01的输入端用以接收库地址信号BAm。非门A01的输出端耦接至传输门T01的输入端。非门A02的输入端用以接收读/写命令RWCMD。非门A02的输出端耦接至传输门T01的P通道栅极以及非门A03的输入端。非门A03的输出端耦接至传输门T01的N通道栅极。传输门T01的输出端耦接至锁存电路L01的输入端。非门A04的输入端用以接收冗余库地址信号RBAm。非门A04的输出端耦接至传输门T02的输入端。非门A05的输入端用以接收冗余模式命令RCCMD。非门A05的输出端耦接至传输门T02的P通道栅极以及非门A06的输入端。非门A06的输出端耦接至传输门T02的N通道栅极。传输门T02的输出端耦接至锁存电路L02的输入端。非门A07的输入端用以接收冗余切换信号RCSW。非门A07的输出端耦接至传输门T03的N通道栅极、非门A08的输入端以及传输门T04的P通道栅极。非门A08的输出端耦接至传输门T03的P通道栅极以及传输门T04的N通道栅极。锁存电路L01的输出端耦接至传输门T03的输入端。锁存电路L02的输出端耦接至传输门T04的输入端。锁存电路L01包括非门A11、A12。非门A11的输入端耦接至非门A12的输出端以及传输门T01输出端。非门A11的输出端耦接至非门A12的输入端以及传输门T03的输入端。锁存电路L02包括非门A13、A14。非门A13的输入端耦接至非门A14的输出端以及传输门T02输出端。非门A13的输出端耦接至非门A14的输入端以及传输门T04的输入端。传输门T03、T04的输出端用以经由非门A09、A10输出选中库地址信号BNKAm。于本实施例中，m等于0～2。

在图3的实施例中，传输门T01受控于读/写命令RWCMD，而传输门T02受控于冗余模式命令RCCMD。当库地址信号缓冲器1162接收到高逻辑电平的读/写命令RWCMD，库地址信号缓冲器1162可将对应于读/写命令RWCMD的库地址信号BAm锁存在锁存电路L01。当库地址信号缓冲器1162接收到高逻辑电平的冗余模式命令RCCMD，库地址信号缓冲器1162可将对应于冗余模式命令RCCMD的冗余库地址信号RBAm锁存在锁存电路L02。传输门T03、T04受控于冗余切换信号RCSW。当库地址信号缓冲器1162接收到低逻辑电平的冗余切换信号RCSW，则将锁存在锁存电路L01的库地址信号BAm作为选中库地址信号BNKAm，并且经由传输门T03以及非门A09、A10的路径输出选中库地址信号BNKAm。相反地，当库地址信号缓冲器1162接收到高逻辑电平的冗余切换信号RCSW，则将锁存在锁存电路L02的冗余库地址信号RBAm作为选中库地址信号BNKAm，并且经由传输门T04以及非门A09、A10的路径输出选中库地址信号BNKAm。

请参考图4，库地址信号选择器1164用以接收选中库地址信号BNKA0～BNKA2，并且依据选中库地址信号BNKA0～BNKA2产生库选择信号BNKSk。在本实施例中，库地址信号选择器1164可以是由解多工器(demultiplexer)来实现。库地址信号选择器1164包括非门B01～B11以及与非门BNAND1～BNAND8。

与非门BNAND1的多个输入端分别接收选中库地址BNKA0～BNKA2。与非门BNAND1的输出端耦接至非门B04的输入端。非门B04的输出端用以输出库选择信号BNKSH。与非门BNAND2接收选中库地址信号BNKA1～BNKA2、并耦接非门B01的输出端以接收反相的库地址信号BNKA0。与非门BNAND2的输出端耦接至非门B05的输入端。非门B05的输出端用以输出库选择信号BNKSG，依此类推。

请参考图5，区地址信号缓冲与选择器1166包括区地址信号缓冲器1166_1以及区地址信号选择器1166_2。区地址信号缓冲器1166_1用以接收并依据库地址信号BAm、区地址信号CXA13以及地址缓冲控制信号ADBC，产生对应于库地址信号BAm的区选择信号XA13k。

区地址信号选择器1166_2包括非门C01～C08、传输门T05～T07以及锁存电路L03。非门C01的输入端用以接收冗余区地址信号RXA13。非门C01的输出端耦接至传输门T05的输入端。非门C02的输入端用以接收冗余模式命令RCCMD。非门C02的输出端耦接至传输门T05的P通道栅极以及非门C03的输入端。非门C03的输出端耦接至传输门T05的N通道栅极。传输门T05的输出端耦接至锁存电路L03的输入端。非门C04的输入端用以接收冗余切换信号RCSW。非门C04的输出端耦接至传输门T06的N通道栅极、非门C05的输入端以及传输门T07的P通道栅极。非门C05的输出端耦接至传输门T06的P通道栅极以及传输门T07的N通道栅极。传输门T06的输入端用以接收区地址信号缓冲器1166_1所提供的区选择信号XA13k。传输门T07的输入端耦接至锁存电路L03的输出端。传输门T06、T07的输出端耦接非门C06、C07，其中经由非门C06输出区选择信号XAD13Nk，且经由非门C07、C08输出区选择信号XAD13Tk。区选择信号XAD13Nk、XAD13Tk的逻辑电平彼此相反。锁存电路L03包括非门C09、C10。非门C09的输入端耦接至非门C10的输出端以及传输门T05输出端。非门C09的输出端耦接至非门C10的输入端以及传输门T07的输入端。

在图5的实施例中，传输门T05受控于冗余模式命令RCCMD。当区地址信号选择器1166_2接收到高逻辑电平的冗余模式命令RCCMD，区地址信号选择器1166_2可将对应于冗余模式命令RCCMD的冗余区地址信号RXA13锁存在锁存电路L03。传输门T06、T07受控于冗余切换信号RCSW。当区地址信号选择器1166_2接收到低逻辑电平的冗余切换信号RCSW，将区地址信号缓冲器1166_1所提供的区选择信号XA13k作为区选择信号XAD13Nk、XAD13Tk，并且经由传输门T06的路径输出区选择信号XAD13Nk、XAD13Tk。相反地，当区地址信号选择器1166_2接收到高逻辑电平的冗余切换信号RCSW，则将锁存在锁存电路L03的冗余区地址信号RXA13作为区选择信号XAD13Nk、XAD13Tk，并且经由传输门T07的路径输出区选择信号XAD13Nk、XAD13Tk。

请参考图6，行地址信号产生电路118包括行地址信号缓冲器1181以及行选择驱动信号产生器1182。行地址信号缓冲器1181包括非门D01～D10、传输门T08～T11以及锁存电路L04、L05。非门D01的输入端用以接收读/写行地址信号CYAj。非门D01的输出端耦接至传输门T08的输入端。非门D02的输入端用以接收读/写命令RWCMD。非门D02的输出端耦接至传输门T08的P通道栅极以及非门D03的输入端。非门D03的输出端耦接至传输门T08的N通道栅极。传输门T08的输出端耦接至锁存电路L04的输入端。非门D04的输入端用以接收冗余行地址信号RCYAj。非门D04的输出端耦接至传输门T09的输入端。非门D05的输入端用以接收冗余模式命令RCCMD。非门D05的输出端耦接至传输门T09的P通道栅极以及非门D06的输入端。非门D06的输出端耦接至传输门T09的N通道栅极。传输门T09的输出端耦接至锁存电路L05的输入端。非门D07的输入端用以接收冗余切换信号RCSW。非门D07的输出端耦接至传输门T10的N通道栅极、非门D08的输入端以及传输门T11的P通道栅极。非门D08的输出端耦接至传输门T010的P通道栅极以及传输门T11的N通道栅极。锁存电路L04的输出端耦接至传输门T10的输入端。锁存电路L05的输出端耦接至传输门T11的输入端。锁存电路L04包括非门D11、D12。非门D11的输入端耦接至非门D12的输出端以及传输门T08输出端。非门D11的输出端耦接至非门D12的输入端以及传输门T10的输入端。锁存电路L05包括非门D13、D14。非门D13的输入端耦接至非门D14的输出端以及传输门T09输出端。非门D13的输出端耦接至非门D14的输入端以及传输门T11的输入端。传输门T10、T11的输出端用以经由非门D09、D10输出行地址信号YAj。于本实施例中，j等于3～8。

在图6的实施例中，传输门T08受控于读/写命令RWCMD，而传输门T09受控于冗余模式命令RCCMD。当行地址信号缓冲器1181接收到高逻辑电平的读/写命令RWCMD，行地址信号缓冲器1181可将对应于读/写命令RWCMD的读/写行地址信号CYAj锁存在锁存电路L04。当行地址信号缓冲器1181接收到高逻辑电平的冗余模式命令RCCMD，行地址信号缓冲器1181可将对应于冗余模式命令RCCMD的冗余行地址信号RCYAj锁存在锁存电路L05。传输门T10、T11受控于冗余切换信号RCSW。当行地址信号缓冲器1181接收到低逻辑电平的冗余切换信号RCSW，则将锁存在锁存电路L04的读/写行地址信号CYAj作为行地址信号YAj，并且经由传输门T10以及非门D09、D10的路径输出行地址信号YAj。相反地，当行地址信号缓冲器1181接收到高逻辑电平的冗余切换信号RCSW，则将锁存在锁存电路L05的冗余行地址信号RCYAj作为作为行地址信号YAj，并且经由传输门T11以及非门D09、D10的路径输出行地址信号YAj。

行选择驱动信号产生器1182用以接收读/写命令RWCMD以及冗余模式命令RCCMD，且据以产生行选择驱动信号CSLD。行选择驱动信号CSLD是用以致能行选择控制电路120。在本实施例中，行选择驱动信号产生器1182包括非门D15～D17、与非门DNAND1、延迟器DL1、DL2以及或非门NOR1。非门D15的输入端用以接收读/写命令RWCMD。非门D16的输入端用以接收冗余模式命令RCCMD。非门D15、D16的输出端分别耦接至与非门DNAND1的第一输入端及第二输入端。与非门DNAND1的输出端耦接至或非门NOR1的第一输入端以及延迟器DL1的输入端。延迟器DL1的输出端耦接至或非门NOR1的第二输入端。或非门NOR1的输出端经由延迟器DL2耦接至非门D17的输入端。非门D17的输出端用以输出行选择驱动信号CSLD。

当读/写命令RWCMD以及冗余模式命令RCCMD的至少一者是高逻辑电平时，行选择驱动信号产生器1182可产生高逻辑电平的行选择驱动信号CSLD。其中，通过延迟器DL1、DL2、或非门DNOR1以及非门D17，可延长行选择驱动信号CSLD在高逻辑电平的时间，以确保行选择控制电路120有足够的致能时间。

请参考图7，前置行解码器122可以由至少一个解多工器来实现。前置行解码器122包括与非门ENAND1～ENAND9以及非门E01～E12。与非门ENAND1接收行选择驱动信号CSLD与库选择信号BNKSk。与非门ENAND1的输出端耦接至非门E01的输入端。非门E01的输出端耦接至与非门ENAND6～ENAND9的其中一输入端，藉以依据行选择驱动信号CSLD以及库选择信号BNKSk致能或禁能前置行解码器122。与非门ENAND6～ENAND9的其他输入端接收行地址信号YAj。各与非门ENAND2～5的输入端分别接收行地址信号YAj，例如是行地址信号YA3～YA5，其中与非门ENAND3通过非门E02接收行地址信号YA3，与非门ENAND4通过非门E03接收行地址信号YA4，与非门ENAND5通过非门E02、E03接收行地址信号YA3、YA4。与非门ENAND2～9的输出端分别耦接至非门E05～E12的输入端。非门E05～E12的输出端分别输出经前置解码的行地址信号YPD3T4T5Tk～YPD3N4N5Nk。行地址信号YA6～YA8所对应的经前置解码的行地址信号也可被依此类推出。在本实施例中，经前置解码的行地址信号YPD3N4T5Tk是对应于库选择信号BNKSk的行地址信号。

请参考图8，在冗余切换信号RCSW是高逻辑电平的情况下，行解码器124所接收到的行地址信号YAj是冗余行地址信号。行解码器124包括行解码逻辑电路FLC、行解码缓冲器YDB以及冗余测试数据信号锁存电路FL1、FL2。本实施例的行解码逻辑电路FLC可包括与非门FNAND1。行解码逻辑电路FLC用以接收冗余行地址信号(或者是经前置解码的行地址信号，如YPD3N4T5Tk、YPD6N7T8Tk)以及锁存于冗余测试数据信号锁存电路FL1/FL2的冗余测试数据信号TRDB1/TRDB2，并据以进行逻辑运算。行解码缓冲器YDB耦接于行解码逻辑电路FLC的输出端，并依据行解码逻辑电路FLC的逻辑运算结果禁能主存储器区块210的不良行地址。

冗余测试数据信号锁存电路FL1接收冗余测试数据信号TRDB1、局部重置信号RESETBD以及区选择信号XAD13Nk、XAD13Tk，并且也接收行解码逻辑电路FLC所提供的逻辑运算结果。冗余测试数据信号锁存电路FL1依据局部重置信号RESETBD以及逻辑运算结果锁存冗余测试数据信号TRDB1，并且依据区选择信号XAD13Nk、XAD13Tk输出被锁存的冗余测试数据信号TRDB1到行解码逻辑电路FLC。冗余测试数据信号锁存电路FL2接收冗余测试数据信号TRDB2、局部重置信号RESETBD以及区选择信号XAD13Nk、XAD13Tk，并且也接收行解码逻辑电路FLC所提供的逻辑运算结果。冗余测试数据信号锁存电路FL2依据局部重置信号RESETBD以及逻辑运算结果锁存冗余测试数据信号TRDB2，并且依据区选择信号XAD13Nk、XAD13Tk输出被锁存的冗余测试数据信号TRDB2到行解码逻辑电路FLC。本发明的冗余测试数据信号锁存电路的数量取决于主存储器区块中的每一库所被划分的区数，本发明的冗余测试数据信号锁存电路的数量可以依据区数进行调整，并不以此实施例为限。

以冗余测试数据信号锁存电路FL1为例，冗余测试数据信号锁存电路FL1包括触发器电路FF1、或非门FNOR1、晶体管M1以及传输门FT1。触发器电路FF1接收并依据局部重置信号RESETBD初始化触发器电路FF1。或非门FNOR1的第一输入端耦接于行解码逻辑电路FLC的输出端。或非门FNOR1的第二输入端接收冗余测试数据信号TRDB1。于本实施例中，触发器电路FF1包括与非门FNAND2以及非门F01。与非门FNAND2的第一输入端接收局部重置信号RESETBD，与非门FNAND2的输出端耦接于传输门FT1的输入端以及晶体管M1的第一端。非门F01的输入端耦接于与非门FNAND2的输出端，非门F01的输出端耦接于与非门FNAND2的第二输入端。晶体管M1的控制端耦接于或非门FNOR1的输出端，晶体管M1的第一端耦接于触发器电路FF1的输出端，晶体管M1的第二端耦接于参考电压VSS。

传输门FT1受控于区选择信号XAD13Nk、XAD13Tk，传输门FT1的输入端耦接于触发器电路FF1的输出端，传输门FT1的输出端耦接于行解码逻辑电路FLC的输入端，依据区选择信号XAD13Nk、XAD13Tk输出被锁存的冗余测试数据信号TRDB1到行解码逻辑电路FLC。在本实施例中，传输门FT1的P通道栅极用以接收区选择信号XAD13Tk，传输门FT1的N通道栅极用以接收区选择信号XAD13Nk。因此，传输门FT1的N通道栅极接收到高逻辑电平的区选择信号XAD13Nk时，传输门FT1的P通道栅极会接收到低逻辑电平的区选择信号XAD13Tk，并输出被锁存的冗余测试数据信号TRDB1到行解码逻辑电路FLC。相反地，传输门FT1的N通道栅极接收到低逻辑电平的区选择信号XAD13Nk时，传输门FT1则不会输出被锁存的冗余测试数据信号TRDB1。

详细而言，当局部重置信号RESETBD为低逻辑电平时，触发器电路FF1的输出端维持于高逻辑电平，被视为是冗余行操作之前的状态。当局部重置信号RESETBD转态时，也就是从低逻辑电平转变为高逻辑电平时，触发器电路FF1可依据冗余测试数据信号TRDB1的逻辑电平以及接收到的行地址信号YAj决定是否锁存冗余测试数据信号TRDB1。当冗余测试数据信号TRDB1为低逻辑电平时，表示对应于冗余测试数据信号TRDB1的行地址信号YAj在测试过程中被判断为不良行地址信号。或非门FNOR1会因为接收到低逻辑电平的冗余测试数据信号TRDB1以及不良行地址而输出高逻辑电平的结果，藉以导通晶体管M1，使触发器电路FF1的输出端的电压被下拉到参考电压VSS。解码缓冲器YDB对解码逻辑电路FLC的逻辑运算结果进行反相运算，藉以提供具有低逻辑电平的信号。如此一来，行解码器124不会通过行解码缓冲器YDB以及行解码逻辑电路FLC输出不良行地址信号，藉以禁能主存储器区块210的不良行地址，也就是行解码器124不会提供主存储器区块210的不良行地址来作为数据存取的行地址。相反地，当冗余测试数据信号TRDB1为高逻辑电平的状况下，晶体管M1会被断开。此时触发器电路FF1的输出端的电压不会被下拉到参考电压VSS，进而提供对应的行地址CSLrk。另一方面，将局部重置信号RESETBD的高逻辑电平再下拉到低逻辑电平时，冗余测试数据信号锁存电路FL1的输出端的逻辑电平会被重置以回到高逻辑电平。

在此值得一提的是，由于冗余测试数据信号锁存电路FL1的布局面积可以小于金属熔丝。因此通过冗余测试数据信号锁存电路FL1来取代金属熔丝，可有效减少存储器周边电路的布局面积。并且，通过将局部重置信号RESETBD的高逻辑电平下拉到低逻辑电平，可使冗余测试数据信号锁存电路FL1被重置以恢复到禁用不良行地址之前的状态。

请参考图2与图9，冗余行解码器126还包括冗余行选择信号产生器1262。其中，冗余行选择信号产生器1262可以是由解多工器来实现。冗余行选择信号产生器1262包括非门G01tG12以及与非门GNAND1～GNAND8。非门G01接收冗余行选择信号TRSEL1并输出至与非门GNAND2、GNAND4、GNAND6、GNAND8。非门G02接收冗余行选择信号TRSEL2并输出至与非门GNAND3～GNAND5、GNAND7、GNAND8。非门G03接收冗余测试数据信号TRDB1并输出至与非门GNAND1～GNAND4。非门G04接收冗余测试数据信号TRDB2并输出至与非门GNAND5～GNAND8。与非门GNAND1～GNAND8直接或间接地(经由非门G01、G02)接收冗余行选择信号TRSEL1、TRSEL2。与非门GNAND1～GNAND8还接收库选择信号BNKSk。与非门GNAND1～GNAND8的输出端分别耦接至非门G05～G12的输入端。非门G05～G12的输出端分别输出冗余行选择信号TRDS0k～TRDS7k。也即，在本实施例中，冗余行选择信号产生器1262可依据冗余行选择信号TRSEL1、TRSEL2、库选择信号BNKSk以及冗余测试数据信号TRDB1来提供冗余行选择信号TRDS0k～TRDS3k。相同地，冗余行选择信号产生器1262也依据冗余行选择信号TRSEL1、TRSEL2、库选择信号BNKSk以及冗余测试数据信号TRDB2来提供冗余行选择信号TRDS4k～TRDS7k。

请参考图10，基于主存储器区块210以及冗余存储器区块220中的每一库被划分为两个区，而配置两个冗余行解码器126_1、126_2。以冗余行解码器126_1为例，冗余行解码器126_1包括判断电路HDI～HD6以及冗余行解码逻辑电路HLC。各判断电路HDI～HD6用以接收冗余行选择信号TRDSmk、局部重置信号RESETBD以及行地址信号YA3～YA8。以判断电路HD1为例，判断电路HD1可依据冗余行选择信号TRDSmk将所对应的行地址信号YA3作为冗余行地址信号并锁存冗余行地址信号，并且用以提供行地址信号YA3以及冗余行地址信号的比较结果至冗余行解码逻辑电路HLC。冗余行解码逻辑电路HLC依据判断电路HD1～HD6所提供的比较结果，启用对应于冗余行地址信号的冗余存储器区块220的冗余行地址RCSLnk。

进一步说明判断电路HD1～HD6的电路架构。请参考图11，以判断电路HD1为例，判断电路HD1包括冗余行地址信号锁存电路FADL1以及判断逻辑电路JLC1。冗余行地址信号锁存电路FADL1用以依据冗余行选择信号TRDSmk将所对应的行地址信号YA3作为冗余行地址信号，并且锁存冗余行地址信号。判断逻辑电路JLC1的第一输入端用以接收行地址信号YA3，判断逻辑电路JLC1的第二输入端耦接于冗余行地址信号锁存电路FADL1，判断逻辑电路JLC1的输出端耦接于冗余行解码逻辑电路HLC的其中一输入端。当判断逻辑电路JLC1接收到行地址信号YA3时，判断逻辑电路JLC1可判断行地址信号YA3是否等于锁存于冗余行地址信号锁存电路FADL1的冗余行地址信号，并提供相应的判断结果。举例来说，判断逻辑电路JLC1可以是同或门XNOR1。当判断逻辑电路JLC1判断出行地址信号YA3相同于冗余行地址信号，则提供的判断结果是高逻辑电平的信号。相反地，当判断逻辑电路JLC1判断出行地址信号YA3不同于冗余行地址信号，则提供的判断结果是低逻辑电平的信号。

冗余行地址信号锁存电路FADL1包括非门H01、H02传输门FADLT1以及触发器电路HL1。非门H01的输入端用以接收行地址信号YA3。传输门FADLT1的输入端耦接于非门H01的输出端，藉以通过非门H01接收行地址信号YA3。传输门FADLT1的P通道栅极用以经由非门H03接收冗余行选择信号TRDSmk，并且传输门FADLT1的N通道栅极用以接收冗余行选择信号TRDSmk。触发器电路HL1耦接于传输门FADLT1与判断逻辑电路JLC1之间。传输门FADLT1依据低逻辑电平的冗余行选择信号TRDSmk停止传输行地址信号YA3至触发器电路HL1。也或是，传输门FADLT1依据高逻辑电平的冗余行选择信号TRDSmk传输对应于冗余行选择信号TRDSmk的行地址信号YA3(此时行地址信号YA3即是冗余行地址信号)至触发器电路HL1，藉以使触发器电路HL1锁存冗余行地址信号。触发器电路HL1还用以接收局部重置信号RESETBD，并且依据局部重置信号RESETBD重置或初始化触发器电路HL1。

其他判断电路(如HD2～HD6)的电路架构可相似于判断电路HD1。而与判断电路HD1不同的是，判断电路HD2是用以接收行地址信号YA4，判断电路HD3是用以接收行地址信号YA5，依此类推。

请再参考图10，冗余行解码器126_1还可进一步包括致能信号产生电路。于本实施例中，致能信号产生电路可以是由与非门HNAND3以及非门H04来实现。与非门HNAND3用以接收行选择驱动信号CSLD、库选择信号BNKSk以及区选择信号XAD13Nk。致能信号产生电路可依据行选择驱动信号CSLD、库选择信号BNKSk以及区选择信号XAD13Nk提供致能信号到冗余行解码逻辑电路HLC。致能信号产生电路也可以进一步地加入冗余行地址信号锁存电路FADL7。与冗余行地址信号锁存电路FADL1不同的是，冗余行地址信号锁存电路FADL7不会接收行地址信号YAj，而是接收系统电压VDD。致能信号产生电路可依据冗余行选择信号TRDSmk提供另一致能信号到冗余行解码逻辑电路HLC。

冗余行解码器126_2的设计与冗余行解码器126_1相似，冗余行解码器126_2与冗余行解码器126_1的不同在于，冗余行解码器126_2的致能信号产生电路是依据行选择驱动信号CSLD、库选择信号BNKSk以及区选择信号XAD13Tk提供致能信号到冗余行解码逻辑电路HLC。

冗余行解码器126_1、126_2将比较结果提供到选择器SELC。本实施例的选择器SELC包括传输门HT1、HT2以及非门H05。传输门HT1耦接于冗余行解码器126_1与非门H05之间。传输门HT2耦接于冗余行解码器126_2与非门H05之间。传输门HT1可接收高逻辑电平的区选择信号XAD13Nk以及低逻辑电平的区选择信号XAD13Tk，藉以传输来自于冗余行解码器126_1所提供的比较结果。传输门HT2可接收低逻辑电平的区选择信号XAD13Nk以及高逻辑电平的区选择信号XAD13Tk，藉以传输来自于冗余行解码器126_2所提供的比较结果。非门H05用以输出冗余行解码器126_1/126_2所提供的比较结果。也就是说，选择器SELC依据区选择信号XAD13Nk、XAD13Tk来选择冗余行解码器126_1/126_2所提供比较结果。在本实施例中比较结果即是经解码的冗余行地址信号RYPDnk。

请参考图12，后冗余行解码器128包括非门K01以及缓冲器KB。后冗余行解码器128用以依据经解码的冗余行地址信号RYPDnk选择对应于经解码的冗余行地址信号RYPDnk的冗余行地址RCSLnk。

请同时参考图2、图13，在本实施例中，当全域重置信号RESETB由低逻辑电平转态为高逻辑电平时，冗余测试时脉TRICLK、冗余切换信号RCSW以及冗余模式命令RCCMD也开始被产生。在冗余切换信号RCSW以及冗余模式命令RCCMD是高逻辑电平时，行选择控制电路120所接收到的行地址信号是冗余行地址信号，且行选择驱动信号CSLD被抬升到高逻辑电平。当行选择驱动信号CSLD被抬升到高逻辑电平时并且当冗余测试数据信号TRDB1、TRDB2的其中一者是低逻辑电平时，行解码器124会依据冗余行地址信号RCYAj以及冗余测试数据信号TRDB1、TRDB2禁能主存储器区块210中的不良行地址，其中j等于0～7。此外，冗余行解码器126也依据冗余测试数据信号TRDB1/TRDB2以及冗余行选择信号TRSEL1、TRSEL2提供冗余行选择信号TRDSmk。并通过冗余行选择信号TRDSmk锁存冗余行地址信号RCYAj。冗余行解码器126比较行地址信号YAj与被锁存的冗余行地址信号RCYAj以取得比较结果，并依据比较结果启用冗余存储器区块220的冗余行地址RCSLnk。

综上所述，本发明的存储器周边电路依据冗余测试数据信号以及行地址信号禁能主存储器区块的不良行地址，并且启用冗余存储器区块的冗余行地址。由本发明的存储器周边电路来取代解码器以及金属熔丝，藉以缩小周边电路的布局空间以及可快速地恢复到冗余行操作之前的状态。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附权利要求所界定者为准。

Claims (10)

1.一种存储器周边电路，耦接于存储器阵列，所述存储器周边电路包括：

冗余行数据电路，被配置为存储冗余行信息，并依据所述冗余行信息提供冗余测试数据信号以及行地址信号，所述行地址信号包括冗余行地址信号；以及

行选择控制电路，耦接于所述冗余行数据电路与所述存储器阵列之间，且被配置为接收所述冗余测试数据信号以及所述行地址信号，所述行选择控制电路包括：

行解码器，耦接于所述存储器阵列的主存储器区块与所述冗余行数据电路之间，且被配置为依据所述冗余测试数据信号以及所述冗余行地址信号禁能所述主存储器区块的不良行地址，其中，所述行解码器包括被配置为锁存所述冗余测试数据信号的冗余测试数据信号锁存电路；以及

冗余行解码器，耦接于所述存储器阵列的冗余存储器区块与所述冗余行数据电路之间，且被配置为依据所述冗余测试数据信号锁存所述冗余行地址信号，并且比较所述行地址信号与被锁存的所述冗余行地址信号以取得比较结果，并依据所述比较结果启用所述冗余存储器区块的冗余行地址；

其中，所述冗余行数据电路更被配置为提供局部重置信号，其中所述冗余行数据电路依据所述局部重置信号的第一逻辑电平重置所述冗余测试数据信号锁存电路。

2.根据权利要求1所述的存储器周边电路，其中：

所述冗余行数据电路依据所述局部重置信号的第一逻辑电平重置所述行解码器以及所述冗余行解码器，并且依据所述局部重置信号的转态点初始化所述行解码器以及所述冗余行解码器。

3.根据权利要求2所述的存储器周边电路，其中所述行解码器更包括：

行解码逻辑电路，被配置为接收所述冗余行地址信号以及经锁存的所述冗余测试数据信号，并依据所述冗余行地址信号以及经锁存的所述冗余测试数据信号取得逻辑运算结果；以及

行解码缓冲器，耦接于所述行解码逻辑电路的输出端，且被配置为依据所述逻辑运算结果禁能所述主存储器区块的所述不良行地址；

其中所述冗余测试数据信号锁存电路，被配置为接收所述逻辑运算结果、所述冗余测试数据信号、所述局部重置信号以及区选择信号，依据所述局部重置信号以及所述逻辑运算结果锁存所述冗余测试数据信号，并且依据所述区选择信号输出经锁存的所述冗余测试数据信号到所述行解码逻辑电路。

4.根据权利要求3所述的存储器周边电路，其中所述冗余测试数据信号锁存电路包括：

触发器电路，被配置为锁存所述冗余测试数据信号，并且接收所述局部重置信号，且依据所述局部重置信号而被重置或初始化；

或非门，所述或非门的第一输入端耦接于所述行解码逻辑电路的输出端，所述或非门的第二输入端接收所述冗余测试数据信号；

晶体管，所述晶体管的控制端耦接于所述或非门的输出端，所述晶体管的第一端耦接于所述触发器电路的输出端，所述晶体管的第二端耦接于参考电压；以及

传输门，所述传输门的输入端耦接于所述触发器电路的输出端，受控于所述区选择信号，所述传输门的输出端耦接于所述行解码逻辑电路的输入端，依据所述区选择信号传输经锁存的所述冗余测试数据信号。

5.根据权利要求4所述的存储器周边电路，其中所述触发器电路包括：

与非门，所述与非门的第一输入端接收所述局部重置信号，所述与非门的输出端耦接于所述传输门的输入端以及所述晶体管的第一端；以及

非门，所述非门的输入端耦接于所述与非门的输出端，所述非门的输出端耦接于所述与非门的第二输入端。

6.根据权利要求2所述的存储器周边电路，其中：

所述冗余行数据电路还被配置为提供第一冗余行选择信号，

所述冗余行解码器还包括：

冗余行选择信号产生器，耦接于所述冗余行数据电路以及所述冗余行解码器之间，且被配置为依据所述冗余测试数据信号、所述第一冗余行选择信号提供第二冗余行选择信号至所述冗余行解码器。

7.根据权利要求6所述的存储器周边电路，其中所述冗余行解码器包括：

至少一判断电路，所述至少一判断电路被配置为接收所述第二冗余行选择信号、所述局部重置信号以及所述冗余行地址信号，依据所述第二冗余行选择信号将所对应的所述行地址信号作为所述冗余行地址信号并锁存所述冗余行地址信号，并且比较所述行地址信号以及所述冗余行地址信号以提供所述比较结果；以及

冗余行解码逻辑电路，被配置为接收所述至少一判断电路所提供的所述比较结果，并依据所述比较结果启用对应于所述冗余行地址信号的所述冗余存储器区块的冗余行地址。

8.根据权利要求7所述的存储器周边电路，其中所述至少一判断电路各包括：

冗余行地址信号锁存电路，被配置为依据所述第二冗余行选择信号将所对应的所述行地址信号作为所述冗余行地址信号，并且锁存所述冗余行地址信号；以及

判断逻辑电路，所述判断逻辑电路的第一输入端用以接收所述行地址信号，所述判断逻辑电路的第二输入端耦接于所述冗余行地址信号锁存电路，所述判断逻辑电路的输出端耦接于所述冗余行解码逻辑电路的输入端。

9.根据权利要求8所述的存储器周边电路，其中所述冗余行地址信号锁存电路包括：

非门，所述非门的输入端接收所述行地址信号；

传输门，所述传输门的输入端耦接于所述非门的输出端，且被配置为受控于第二冗余行选择信号，并依据所述第二冗余行选择信号传输对应于所述第二冗余行选择信号的所述冗余行地址信号；以及

触发器电路，耦接于所述传输门与所述判断逻辑电路之间，且被配置为锁存所述冗余行地址信号，并接收所述局部重置信号，且依据所述局部重置信号而被重置或初始化。

10.一种存储器装置，包括：

存储器阵列，所述存储器阵列包括主存储器区块以及冗余存储器区块；以及

如权利要求1至9中的任一项的存储器周边电路。

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