JPH07111100A - テスト回路 - Google Patents
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- JPH07111100A JPH07111100A JP5275940A JP27594093A JPH07111100A JP H07111100 A JPH07111100 A JP H07111100A JP 5275940 A JP5275940 A JP 5275940A JP 27594093 A JP27594093 A JP 27594093A JP H07111100 A JPH07111100 A JP H07111100A
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- output
- signal
- cell group
- sense amplifier
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Abstract
(57)【要約】
【目的】冗長切換情報を検出するための回路素子数を縮
減するとともにセンスアンプ以降の寄生容量を低減して
読み出しスピードを向上させた、冗長メモリセルアレイ
を有する半導体記憶装置の提供。 【構成】テストモード状態にするためのテスト信号を発
生するテスト信号発生手段と、通常モード状態の時には
記憶セル中及び冗長セル中に記憶されたデータをセンス
アンプを介して出力回路に出力し、テストモード状態の
時には記憶セル中及び冗長セル中に記憶されたデータを
センスアンプが検知することを防止する手段と、アドレ
ス入力信号が不良アドレスと一致しているか否かを示す
信号をセンスアンプに検知させるための手段と、を具備
する。
減するとともにセンスアンプ以降の寄生容量を低減して
読み出しスピードを向上させた、冗長メモリセルアレイ
を有する半導体記憶装置の提供。 【構成】テストモード状態にするためのテスト信号を発
生するテスト信号発生手段と、通常モード状態の時には
記憶セル中及び冗長セル中に記憶されたデータをセンス
アンプを介して出力回路に出力し、テストモード状態の
時には記憶セル中及び冗長セル中に記憶されたデータを
センスアンプが検知することを防止する手段と、アドレ
ス入力信号が不良アドレスと一致しているか否かを示す
信号をセンスアンプに検知させるための手段と、を具備
する。
Description
【０００１】
【産業上の利用分野】本発明は、テスト回路に関し、特
に冗長回路の使用状態をテストする回路に関する。
に冗長回路の使用状態をテストする回路に関する。
【０００２】
【従来の技術】記憶セルが行列状に配列された半導体記
憶装置においては、一般に製造歩留りを向上させるため
に、その行又は列の中に不良セルがあっても、これらの
行又は列の代りをする冗長セル行又は列、すなわち冗長
セル群を複数個設け、不良セルの行又は列と冗長セル行
又は列の置換えを行っている。
憶装置においては、一般に製造歩留りを向上させるため
に、その行又は列の中に不良セルがあっても、これらの
行又は列の代りをする冗長セル行又は列、すなわち冗長
セル群を複数個設け、不良セルの行又は列と冗長セル行
又は列の置換えを行っている。
【０００３】冗長切換のなされた半導体記憶装置製品
は、一般のユーザーが使用する場合には特別な支障はな
いが、この種の半導体記憶装置製品の製造者の側からす
ると、製品の評価、及び不良解析を行なうにあたり、冗
長切換がなされているか否かの情報は重要且つ必須とさ
れている。
は、一般のユーザーが使用する場合には特別な支障はな
いが、この種の半導体記憶装置製品の製造者の側からす
ると、製品の評価、及び不良解析を行なうにあたり、冗
長切換がなされているか否かの情報は重要且つ必須とさ
れている。
【０００４】具体的に説明すると、製造者が冗長切換情
報を持たずに半導体記憶装置製品の不良解析を行った場
合、外部的に観察される不良箇所と実際の不良アドレス
との相関がとれなくなるという問題が生じる。このた
め、製品の評価及び不良解析には冗長切換情報を得るこ
とが必要とされる。
報を持たずに半導体記憶装置製品の不良解析を行った場
合、外部的に観察される不良箇所と実際の不良アドレス
との相関がとれなくなるという問題が生じる。このた
め、製品の評価及び不良解析には冗長切換情報を得るこ
とが必要とされる。
【０００５】冗長切換機能を有する半導体記憶装置製品
の冗長切換情報を得る手法として、従来、例えば特開平
３−７３５００には、図１２に示すような冗長セル群の
使用状況を外部から検出するための手段が提案されてい
る。
の冗長切換情報を得る手法として、従来、例えば特開平
３−７３５００には、図１２に示すような冗長セル群の
使用状況を外部から検出するための手段が提案されてい
る。
【０００６】図１２に示す回路構成において、符号１Ａ
は冗長セル使用状況検出回路（「検出回路」という）
を、符号１Ｂはデータ出力防止回路を、符号１Ｃはテス
ト信号発生回路をそれぞれ表わしている。同図に示すよ
うに、検出回路１Ａとデータ出力防止回路１Ｂの出力と
を共通接続しこれを出力パットに接続する構成をとって
いる。
は冗長セル使用状況検出回路（「検出回路」という）
を、符号１Ｂはデータ出力防止回路を、符号１Ｃはテス
ト信号発生回路をそれぞれ表わしている。同図に示すよ
うに、検出回路１Ａとデータ出力防止回路１Ｂの出力と
を共通接続しこれを出力パットに接続する構成をとって
いる。
【０００７】検出回路１Ａは、通常動作時にはテスト信
号発生回路１Ｃから出力されるテスト信号ＦＤＥが
“Ｌ”とされるため、ｐチャネル型ＭＯＳトランジスタ
ＴＰ1とｎチャネル型ＭＯＳトランジスタＴＮ1はともに
オフとされ、この相補型インバータの出力インピーダン
スは高インピーダンス状態となる。なお、以下では、ｎ
チャネル（ｐチャネル）型ＭＯＳトランジスタをｎＭＯ
Ｓ（ｐＭＯＳ）トランジスタと略記する。
号発生回路１Ｃから出力されるテスト信号ＦＤＥが
“Ｌ”とされるため、ｐチャネル型ＭＯＳトランジスタ
ＴＰ1とｎチャネル型ＭＯＳトランジスタＴＮ1はともに
オフとされ、この相補型インバータの出力インピーダン
スは高インピーダンス状態となる。なお、以下では、ｎ
チャネル（ｐチャネル）型ＭＯＳトランジスタをｎＭＯ
Ｓ（ｐＭＯＳ）トランジスタと略記する。
【０００８】この時、回路全体の動作としては、アウト
プットイネーブル信号ＯＥがアクティブ（“Ｈ”）とさ
れ、半導体記憶装置のセンスアンプから送出されたデー
タ出力は、インバータＮＯＴ2、ＯＥ信号及び反転ＯＥ
信号により制御されるＡＮＤ回路ＡＮ3及びＯＲ回路Ｏ
Ｒ2を介してｐＭＯＳトランジスタＴＰ2とｎＭＯＳトラ
ンジスタＴＮ2のゲート電極に伝達され出力パットに出
力される。
プットイネーブル信号ＯＥがアクティブ（“Ｈ”）とさ
れ、半導体記憶装置のセンスアンプから送出されたデー
タ出力は、インバータＮＯＴ2、ＯＥ信号及び反転ＯＥ
信号により制御されるＡＮＤ回路ＡＮ3及びＯＲ回路Ｏ
Ｒ2を介してｐＭＯＳトランジスタＴＰ2とｎＭＯＳトラ
ンジスタＴＮ2のゲート電極に伝達され出力パットに出
力される。
【０００９】次に、テストモード時においては、テスト
信号発生回路１Ｃから出力されるテスト信号ＦＤＥが
“Ｈ”とされるため、信号Ｂ11〜Ｂnn、ＦＤ1〜ＦＤnの
論理合成により得られた信号が出力パットに出力される
構成となっている。
信号発生回路１Ｃから出力されるテスト信号ＦＤＥが
“Ｈ”とされるため、信号Ｂ11〜Ｂnn、ＦＤ1〜ＦＤnの
論理合成により得られた信号が出力パットに出力される
構成となっている。
【００１０】ここに、信号ＦＤ1〜ＦＤnは、冗長切換情
報を決定するヒューズの溶断の有無と外部より入力され
たアドレス情報との一致、不一致により“Ｈ”又は
“Ｌ”となる信号である。また、信号Ｂ11〜Ｂnnについ
ては、各ＮＡＮＤ回路ＮＡk（k＝1，n）のｉ番目の入力
Ｂikはアドレス入力Ａi又はＡiの反転値が選択され、あ
る特定のＮＡＮＤ回路ＮＡkの入力のＢ1k〜Ｂnkが全て
“Ｈ”の時には他のＮＡＮＤ回路ＮＡjの入力Ｂ1j〜Ｂ
njが全て“Ｈ”とならないように選択される。
報を決定するヒューズの溶断の有無と外部より入力され
たアドレス情報との一致、不一致により“Ｈ”又は
“Ｌ”となる信号である。また、信号Ｂ11〜Ｂnnについ
ては、各ＮＡＮＤ回路ＮＡk（k＝1，n）のｉ番目の入力
Ｂikはアドレス入力Ａi又はＡiの反転値が選択され、あ
る特定のＮＡＮＤ回路ＮＡkの入力のＢ1k〜Ｂnkが全て
“Ｈ”の時には他のＮＡＮＤ回路ＮＡjの入力Ｂ1j〜Ｂ
njが全て“Ｈ”とならないように選択される。
【００１１】そして、これらの信号の組合せによりＮＡ
ＮＤ回路ＮＡ1〜ＮＡnのいずれか１つの出力が“Ｌ”と
なった時ＡＮＤ回路ＡＮ1の出力は“Ｌ”とされｐＭＯ
ＳトランジスタＴＰ1がオンし、出力パットの電圧レベ
ルは“Ｈ”となる。
ＮＤ回路ＮＡ1〜ＮＡnのいずれか１つの出力が“Ｌ”と
なった時ＡＮＤ回路ＡＮ1の出力は“Ｌ”とされｐＭＯ
ＳトランジスタＴＰ1がオンし、出力パットの電圧レベ
ルは“Ｈ”となる。
【００１２】また、ＮＡＮＤ回路ＮＡ1〜ＮＡnの出力の
全てが“Ｈ”の時出力パットの電圧レベルは“Ｌ”とな
る。すなわち冗長切換がなされているアドレスがアクセ
スされた時には出力パットに“Ｈ”が出力され、冗長切
換がなされていないアドレスがアクセスされた時には出
力パットに“Ｌ”が出力されることになる。
全てが“Ｈ”の時出力パットの電圧レベルは“Ｌ”とな
る。すなわち冗長切換がなされているアドレスがアクセ
スされた時には出力パットに“Ｈ”が出力され、冗長切
換がなされていないアドレスがアクセスされた時には出
力パットに“Ｌ”が出力されることになる。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の回路構成には、冗長切換情報を出力するための
ＭＯＳトランジスタＴＰ1，ＴＰ2がデータ出力の信号結
路に共通接続されており、このため寄生の出力負荷が生
じ、本来の読出し（センスアンプからの信号を出力す
る）スピードが劣化してしまうという問題がある。
た従来の回路構成には、冗長切換情報を出力するための
ＭＯＳトランジスタＴＰ1，ＴＰ2がデータ出力の信号結
路に共通接続されており、このため寄生の出力負荷が生
じ、本来の読出し（センスアンプからの信号を出力す
る）スピードが劣化してしまうという問題がある。
【００１４】また、従来の回路構成では、冗長切換情報
を論理合成するための回路ＮＡ1〜ＮＡn、及びＡＮ1を
新たに設けることが必要とされ、このため回路素子数の
増大を招くことになる。
を論理合成するための回路ＮＡ1〜ＮＡn、及びＡＮ1を
新たに設けることが必要とされ、このため回路素子数の
増大を招くことになる。
【００１５】したがって、本発明は前記問題点を解消
し、冗長切換情報を検出するための回路素子数を大幅に
縮減するとともに、センスアンプ以降の寄生容量を低減
して読み出しスピードを向上させた、冗長メモリセルア
レイを有する半導体記憶装置を提供することを目的とす
る。
し、冗長切換情報を検出するための回路素子数を大幅に
縮減するとともに、センスアンプ以降の寄生容量を低減
して読み出しスピードを向上させた、冗長メモリセルア
レイを有する半導体記憶装置を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、行列状に配列された記憶セル中に不良セ
ルを有する場合に、この不良セルを含む記憶セル群の選
択に際して、前記記憶セルとは別個に設けられた冗長セ
ル群に切換えて選択するとともに、切換えられた冗長セ
ル群のアドレス及び対応する不良セルを含む前記記憶セ
ル群のアドレスを不揮発性の記憶素子により記憶してい
る半導体記憶装置において、テストモード状態にするた
めのテスト信号を発生するテスト信号発生手段と、通常
モード状態の時には前記記憶セル中及び冗長セル中に記
憶されたデータをセンスアンプを介して出力回路に出力
し、テストモード状態の時には前記記憶セル中及び冗長
セル中に記憶されたデータをセンスアンプが検知するこ
とを防止する手段と、アドレス入力信号が不良アドレス
と一致しているか否かを示す信号を前記センスアンプに
検知させるための手段と、を具備したことを特徴とする
半導体記憶装置を提供する。
め、本発明は、行列状に配列された記憶セル中に不良セ
ルを有する場合に、この不良セルを含む記憶セル群の選
択に際して、前記記憶セルとは別個に設けられた冗長セ
ル群に切換えて選択するとともに、切換えられた冗長セ
ル群のアドレス及び対応する不良セルを含む前記記憶セ
ル群のアドレスを不揮発性の記憶素子により記憶してい
る半導体記憶装置において、テストモード状態にするた
めのテスト信号を発生するテスト信号発生手段と、通常
モード状態の時には前記記憶セル中及び冗長セル中に記
憶されたデータをセンスアンプを介して出力回路に出力
し、テストモード状態の時には前記記憶セル中及び冗長
セル中に記憶されたデータをセンスアンプが検知するこ
とを防止する手段と、アドレス入力信号が不良アドレス
と一致しているか否かを示す信号を前記センスアンプに
検知させるための手段と、を具備したことを特徴とする
半導体記憶装置を提供する。
【００１７】本発明の半導体記憶装置は、テストモード
状態の時にはアドレス入力信号が不良アドレスと一致し
ているか否かに対応して互いに異なる論理値を出力する
ことにより冗長切換情報を外部に提供するものである。
状態の時にはアドレス入力信号が不良アドレスと一致し
ているか否かに対応して互いに異なる論理値を出力する
ことにより冗長切換情報を外部に提供するものである。
【００１８】さらに、本発明は、別の視点において、行
列状に配列された記憶セル中に不良セルを有する場合
に、この不良セルを含む記憶セル群の選択に際して、前
記記憶セルとは別個に設けられた冗長セル群に切換えて
選択するとともに、切換えられた冗長セル群のアドレス
及び対応する不良セルを含む前記記憶セル群のアドレス
を不揮発性の記憶素子により記憶している半導体記憶装
置において、前記記憶セル群専用の第１のセンスアンプ
と、前記冗長セル群専用の第２のセンスアンプと、テス
トモード状態にするためのテスト信号を発生するテスト
信号発生手段と、アドレス入力信号が不良アドレスと一
致しているか否かを示す信号に対応して前記第１のセン
スアンプの出力又は第２のセンスアンプの出力のうちい
ずれか一を出力回路に伝達する切換え手段と、テストモ
ード状態の時に前記記憶セル群中及び冗長セル群中に記
憶されたデータを前記第１及び第２のセンスアンプが検
知することを防止する手段と、テストモード状態の時に
は前記第１のセンスアンプの出力と前記第２のセンスア
ンプの出力を互いに異なる論理値に固定する手段と、を
具備し、通常モード状態の時には前記記憶セル群中又は
前記冗長セル群中に記憶されたデータを前記第１又は第
２のセンスアンプと前記切換え手段を介して前記出力回
路に出力し、テストモード状態の時には前記アドレス入
力信号と不良アドレスとの一致又は不一致に依存して互
いに相異なる論理値を前記出力回路に出力するように構
成されたことを特徴とする半導体記憶装置を提供する。
列状に配列された記憶セル中に不良セルを有する場合
に、この不良セルを含む記憶セル群の選択に際して、前
記記憶セルとは別個に設けられた冗長セル群に切換えて
選択するとともに、切換えられた冗長セル群のアドレス
及び対応する不良セルを含む前記記憶セル群のアドレス
を不揮発性の記憶素子により記憶している半導体記憶装
置において、前記記憶セル群専用の第１のセンスアンプ
と、前記冗長セル群専用の第２のセンスアンプと、テス
トモード状態にするためのテスト信号を発生するテスト
信号発生手段と、アドレス入力信号が不良アドレスと一
致しているか否かを示す信号に対応して前記第１のセン
スアンプの出力又は第２のセンスアンプの出力のうちい
ずれか一を出力回路に伝達する切換え手段と、テストモ
ード状態の時に前記記憶セル群中及び冗長セル群中に記
憶されたデータを前記第１及び第２のセンスアンプが検
知することを防止する手段と、テストモード状態の時に
は前記第１のセンスアンプの出力と前記第２のセンスア
ンプの出力を互いに異なる論理値に固定する手段と、を
具備し、通常モード状態の時には前記記憶セル群中又は
前記冗長セル群中に記憶されたデータを前記第１又は第
２のセンスアンプと前記切換え手段を介して前記出力回
路に出力し、テストモード状態の時には前記アドレス入
力信号と不良アドレスとの一致又は不一致に依存して互
いに相異なる論理値を前記出力回路に出力するように構
成されたことを特徴とする半導体記憶装置を提供する。
【００１９】上記の如く、本発明における冗長切換情報
検出用のテスト回路は、前記従来例のような冗長切換情
報専用の出力回路を有さず、センスアンプ入力段の電位
を制御する素子を設けることにより、冗長切換情報を間
接的にセンスアンプ出力として取り出すように構成した
ことを特徴としている。
検出用のテスト回路は、前記従来例のような冗長切換情
報専用の出力回路を有さず、センスアンプ入力段の電位
を制御する素子を設けることにより、冗長切換情報を間
接的にセンスアンプ出力として取り出すように構成した
ことを特徴としている。
【００２０】
【実施例】図面を参照して、本発明の実施例を以下に詳
細に説明する。
細に説明する。
【００２１】
【実施例１】本発明の第１の実施例を図１から図６を参
照して以下に説明する。図１は、本発明の第１の実施例
に係る半導体記憶装置の全体の構成をブロック図で示し
ている。また、図２及び図３は、図１におけるＹデコー
ダ２（104）及びＹデコーダ１（105）の回路構成の一例
をそれぞれ示しており、図４は論理回路103の回路構成
の一例を示している。そして、図５はテストモード状態
にするためのテスト信号ＴＥＳＴ（以下「信号ＴＥＳ
Ｔ」という）を発生するテスト信号発生回路を、図６は
アドレス入力信号が不良アドレスと一致しているか否か
を示す信号ＦＵＳＥ（以下「信号ＦＵＳＥ」という）を
発生する回路の概略構成をそれぞれ示している。図２、
図３、及び図６において、ａ０〜ａ３はアドレス信号を
表わす。
照して以下に説明する。図１は、本発明の第１の実施例
に係る半導体記憶装置の全体の構成をブロック図で示し
ている。また、図２及び図３は、図１におけるＹデコー
ダ２（104）及びＹデコーダ１（105）の回路構成の一例
をそれぞれ示しており、図４は論理回路103の回路構成
の一例を示している。そして、図５はテストモード状態
にするためのテスト信号ＴＥＳＴ（以下「信号ＴＥＳ
Ｔ」という）を発生するテスト信号発生回路を、図６は
アドレス入力信号が不良アドレスと一致しているか否か
を示す信号ＦＵＳＥ（以下「信号ＦＵＳＥ」という）を
発生する回路の概略構成をそれぞれ示している。図２、
図３、及び図６において、ａ０〜ａ３はアドレス信号を
表わす。
【００２２】図１に示すように、本実施例に係る半導体
記憶装置は、メモリセルアレイ107、不良セルの行又は
列と置換えを行なう冗長メモリセルアレイ106、アドレ
ス信号に基づき行選択するＸデコーダ108、アドレス信
号に基づき列選択するＹデコーダ２（104）とＹデコー
ダ１（105）、センスアンプ101，102、センスアンプ10
1，102への記憶セルの出力信号の伝達をＹデコーダ（10
4，105）の出力信号によって選択するＹセレクタ、及び
ディジット線Ｄ１，Ｄ２から構成されている。
記憶装置は、メモリセルアレイ107、不良セルの行又は
列と置換えを行なう冗長メモリセルアレイ106、アドレ
ス信号に基づき行選択するＸデコーダ108、アドレス信
号に基づき列選択するＹデコーダ２（104）とＹデコー
ダ１（105）、センスアンプ101，102、センスアンプ10
1，102への記憶セルの出力信号の伝達をＹデコーダ（10
4，105）の出力信号によって選択するＹセレクタ、及び
ディジット線Ｄ１，Ｄ２から構成されている。
【００２３】本実施例に係る半導体記憶装置は、更に、
ディジット線Ｄ１，Ｄ２にはｎＭＯＳトランジスタＮ
３，Ｎ４がそれぞれ接続され、信号ＴＥＳＴを入力とし
出力Ｒ１及びＲ０をｎＭＯＳトランジスタＮ３及びＮ４
のゲート電極にそれぞれ接続した論理回路103、ディジ
ット線Ｄ１に挿入されたｎＭＯＳトランジスタＮ５、及
び、センスアンプ101，102の出力Ｔ１，Ｔ２にそれぞれ
接続され信号ＦＵＳＥの値により出力Ｔ１，Ｔ２のうち
一方を伝達し他方を遮断する２つの相補型のパストラン
ジスタ（Ｐ１，Ｎ１とＰ２，Ｎ２）を含み、２つのパス
トランジスタの出力を共通接続した信号Ｓ１が不図示の
出力回路に送出される。
ディジット線Ｄ１，Ｄ２にはｎＭＯＳトランジスタＮ
３，Ｎ４がそれぞれ接続され、信号ＴＥＳＴを入力とし
出力Ｒ１及びＲ０をｎＭＯＳトランジスタＮ３及びＮ４
のゲート電極にそれぞれ接続した論理回路103、ディジ
ット線Ｄ１に挿入されたｎＭＯＳトランジスタＮ５、及
び、センスアンプ101，102の出力Ｔ１，Ｔ２にそれぞれ
接続され信号ＦＵＳＥの値により出力Ｔ１，Ｔ２のうち
一方を伝達し他方を遮断する２つの相補型のパストラン
ジスタ（Ｐ１，Ｎ１とＰ２，Ｎ２）を含み、２つのパス
トランジスタの出力を共通接続した信号Ｓ１が不図示の
出力回路に送出される。
【００２４】本実施例において、信号ＴＥＳＴは、通常
動作時には“Ｈ”とされ、テストモード時には“Ｌ”と
される。図５に示すテスト信号発生回路において、例え
ば半導体記憶装置に専用の外部端子を設け、外部から該
端子にテストモード信号を入力しこの信号をそのまま信
号ＴＥＳＴとして用いるようにしてもよい。あるいは、
テスト信号発生回路は半導体記憶装置に入力される所定
の制御信号をデコードして信号ＴＥＳＴを発生してもよ
い。
動作時には“Ｈ”とされ、テストモード時には“Ｌ”と
される。図５に示すテスト信号発生回路において、例え
ば半導体記憶装置に専用の外部端子を設け、外部から該
端子にテストモード信号を入力しこの信号をそのまま信
号ＴＥＳＴとして用いるようにしてもよい。あるいは、
テスト信号発生回路は半導体記憶装置に入力される所定
の制御信号をデコードして信号ＴＥＳＴを発生してもよ
い。
【００２５】また、信号ＦＵＳＥは、冗長切換のなされ
たアドレスが選択された時に“Ｌ”とされ、それ以外の
時には“Ｈ”とされる。
たアドレスが選択された時に“Ｌ”とされ、それ以外の
時には“Ｈ”とされる。
【００２６】図６を参照して、信号ＦＵＳＥを発生する
回路を説明する。ヒューズｆ１は冗長セル列が不良セル
列の置き換えである時に予めレーザにより溶断され、ヒ
ューズｆ２，ｆ３はヒューズｆ１が溶断されていて且つ
冗長セル列に対応する不良セル列を示すアドレス信号ａ
０，ａ１のビットの値が“Ｌ”の場合に予め溶断され
る。
回路を説明する。ヒューズｆ１は冗長セル列が不良セル
列の置き換えである時に予めレーザにより溶断され、ヒ
ューズｆ２，ｆ３はヒューズｆ１が溶断されていて且つ
冗長セル列に対応する不良セル列を示すアドレス信号ａ
０，ａ１のビットの値が“Ｌ”の場合に予め溶断され
る。
【００２７】ヒューズｆ１が溶断されている時にバッフ
ァＣ12の出力は“Ｈ”となり、排他的論理和ゲートＣ13
及びＣ14の出力は冗長切換のなされたアドレスが選択さ
れた時に常に“Ｈ”を出力する。したがって、不良セル
列を示すアドレスが入力された時、ＮＡＮＤ回路Ｃ15の
入力は全て“Ｈ”となり、信号ＦＵＳＥは“Ｌ”とな
る。なお、アドレス信号は簡単のためにａ０，ａ１の２
ビットのみが示されている。
ァＣ12の出力は“Ｈ”となり、排他的論理和ゲートＣ13
及びＣ14の出力は冗長切換のなされたアドレスが選択さ
れた時に常に“Ｈ”を出力する。したがって、不良セル
列を示すアドレスが入力された時、ＮＡＮＤ回路Ｃ15の
入力は全て“Ｈ”となり、信号ＦＵＳＥは“Ｌ”とな
る。なお、アドレス信号は簡単のためにａ０，ａ１の２
ビットのみが示されている。
【００２８】次に、図１に示す本実施例に係る半導体記
憶装置の回路動作について説明する。
憶装置の回路動作について説明する。
【００２９】通常動作時においては、前述したように信
号ＴＥＳＴは“Ｈ”とされ、論理回路103の出力信号Ｒ
０，Ｒ１はともに“Ｌ”とされる（図４参照）。また、
図２に示すように、Ｙデコーダ２（104）の出力ＹＤ20
〜ＹＤ23はアドレス信号ａ０，ａ１によってのみ制御さ
れる。
号ＴＥＳＴは“Ｈ”とされ、論理回路103の出力信号Ｒ
０，Ｒ１はともに“Ｌ”とされる（図４参照）。また、
図２に示すように、Ｙデコーダ２（104）の出力ＹＤ20
〜ＹＤ23はアドレス信号ａ０，ａ１によってのみ制御さ
れる。
【００３０】通常動作時に、メモリセルアレイ107と冗
長メモリセルアレイ106の読出しを行った場合、Ｘデコ
ーダ108、Ｙデコーダ１（105）、Ｙデコーダ２（104）
により任意のアドレスのメモリセルが選択され、対応す
るセンスアンプ101，102により読出しが行なわれる。な
お、センスアンプのセンス方式はディジット線Ｄ１，Ｄ
２に電流が流れるか否かを検知する電流センス方式であ
るものとする。
長メモリセルアレイ106の読出しを行った場合、Ｘデコ
ーダ108、Ｙデコーダ１（105）、Ｙデコーダ２（104）
により任意のアドレスのメモリセルが選択され、対応す
るセンスアンプ101，102により読出しが行なわれる。な
お、センスアンプのセンス方式はディジット線Ｄ１，Ｄ
２に電流が流れるか否かを検知する電流センス方式であ
るものとする。
【００３１】そして、センスアンプ101，102の出力信号
Ｔ１，Ｔ２のいずれか一方が、ヒューズの溶断の有無を
示す信号ＦＵＳＥの値によって選択され信号Ｓ１として
出力される。より詳細には、信号ＦＵＳＥが“Ｈ”の時
信号Ｓ１は出力Ｔ２とされ、信号ＦＵＳＥが“Ｌ”の時
信号Ｓ１は出力Ｔ１とされる。したがって、メモリセル
のヒューズが溶断されている場合には冗長メモリセルア
レイ106の記憶データが選択され、それ以外はメモリセ
ルアレイ106の記憶データが出力される。
Ｔ１，Ｔ２のいずれか一方が、ヒューズの溶断の有無を
示す信号ＦＵＳＥの値によって選択され信号Ｓ１として
出力される。より詳細には、信号ＦＵＳＥが“Ｈ”の時
信号Ｓ１は出力Ｔ２とされ、信号ＦＵＳＥが“Ｌ”の時
信号Ｓ１は出力Ｔ１とされる。したがって、メモリセル
のヒューズが溶断されている場合には冗長メモリセルア
レイ106の記憶データが選択され、それ以外はメモリセ
ルアレイ106の記憶データが出力される。
【００３２】次に、図１に示す本実施例に係る半導体記
憶装置のテストモード時における回路動作について説明
する。前述したように、信号ＴＥＳＴはテストモード時
に“Ｌ”とされ、図４に示す論理回路103のＮＯＲ回路
Ｃ10，Ｃ11の出力Ｒ０及びＲ１はそれぞれ“Ｌ”及び
“Ｈ”となる。
憶装置のテストモード時における回路動作について説明
する。前述したように、信号ＴＥＳＴはテストモード時
に“Ｌ”とされ、図４に示す論理回路103のＮＯＲ回路
Ｃ10，Ｃ11の出力Ｒ０及びＲ１はそれぞれ“Ｌ”及び
“Ｈ”となる。
【００３３】また、図２に回路構成を示すＹデコーダ２
（104）の出力信号ＹＤ20〜ＹＤ23は全て“Ｌ”とな
り、このためｎＭＯＳトランジスタＮ６〜Ｎ９は全てオ
フとなる。さらに、ｎＭＯＳトランジスタＮ５もゲート
電極に入力される信号ＴＥＳＴが“Ｌ”となることによ
りオフする。
（104）の出力信号ＹＤ20〜ＹＤ23は全て“Ｌ”とな
り、このためｎＭＯＳトランジスタＮ６〜Ｎ９は全てオ
フとなる。さらに、ｎＭＯＳトランジスタＮ５もゲート
電極に入力される信号ＴＥＳＴが“Ｌ”となることによ
りオフする。
【００３４】そして、論理回路103の出力信号Ｒ０が
“Ｌ”、Ｒ１が“Ｈ”となるため、ｎＭＯＳトランジス
タＮ３はオンとなり、Ｎ４はオフする。この状態で半導
体記憶装置の読出しを行った場合、センスアンプ101，1
02の出力Ｔ１，Ｔ２の論理レベルは必ず互いに逆の論理
となる。より詳細には、読み出し時にはセンスアンプ10
1，102側から電流を流し、ｎＭＯＳトランジスタＮ３は
オン（導通）しているためセンスアンプ101からｎＭＯ
ＳトランジスタＮ３を介して接地に電流が流れ、出力Ｔ
１は例えば“Ｌ”となり、ｎＭＯＳトランジスタＮ４は
オフ（非導通）であるためセンスアンプ102から電流は
流れずセンスアンプ102の出力Ｔ２は“Ｈ”となる。
“Ｌ”、Ｒ１が“Ｈ”となるため、ｎＭＯＳトランジス
タＮ３はオンとなり、Ｎ４はオフする。この状態で半導
体記憶装置の読出しを行った場合、センスアンプ101，1
02の出力Ｔ１，Ｔ２の論理レベルは必ず互いに逆の論理
となる。より詳細には、読み出し時にはセンスアンプ10
1，102側から電流を流し、ｎＭＯＳトランジスタＮ３は
オン（導通）しているためセンスアンプ101からｎＭＯ
ＳトランジスタＮ３を介して接地に電流が流れ、出力Ｔ
１は例えば“Ｌ”となり、ｎＭＯＳトランジスタＮ４は
オフ（非導通）であるためセンスアンプ102から電流は
流れずセンスアンプ102の出力Ｔ２は“Ｈ”となる。
【００３５】前述したように、相補型のパストランジス
タ（Ｐ１，Ｎ１とＰ２，Ｎ２）によって、信号ＦＵＳＥ
が“Ｈ”の時には出力回路への信号Ｓ１として出力Ｔ２
が選択され、信号ＦＵＳＥが“Ｌ”の時には信号Ｓ１と
して出力Ｔ１が選択されるため、冗長切換のなされたア
ドレスがアクセスされた時には出力Ｔ１が、上記以外の
アドレスがアクセスされた時には出力Ｔ２が信号Ｓ１と
して不図示の出力回路に送出されることになる。
タ（Ｐ１，Ｎ１とＰ２，Ｎ２）によって、信号ＦＵＳＥ
が“Ｈ”の時には出力回路への信号Ｓ１として出力Ｔ２
が選択され、信号ＦＵＳＥが“Ｌ”の時には信号Ｓ１と
して出力Ｔ１が選択されるため、冗長切換のなされたア
ドレスがアクセスされた時には出力Ｔ１が、上記以外の
アドレスがアクセスされた時には出力Ｔ２が信号Ｓ１と
して不図示の出力回路に送出されることになる。
【００３６】したがって、本実施例においては、テスト
モード状態の時、冗長切換がなされたアドレスの読み出
しデータとして“Ｈ”、通常のメモリセルの読み出しデ
ータとして“Ｌ”が出力され、これらの互いに逆の論理
値をとる出力から冗長切換情報を外部に取り出すことが
できる。
モード状態の時、冗長切換がなされたアドレスの読み出
しデータとして“Ｈ”、通常のメモリセルの読み出しデ
ータとして“Ｌ”が出力され、これらの互いに逆の論理
値をとる出力から冗長切換情報を外部に取り出すことが
できる。
【００３７】なお、テストモード時において用いたｎＭ
ＯＳトランジスタＮ３，Ｎ４は本来ディジット線Ｄ１，
Ｄ２のディスチャージ用に設けてあるものであり、本発
明のために新たに追加したものではない。また、ディス
チャージの制御信号は本発明の動作説明とは直接関係な
いので、簡略化のため図１では省略した。
ＯＳトランジスタＮ３，Ｎ４は本来ディジット線Ｄ１，
Ｄ２のディスチャージ用に設けてあるものであり、本発
明のために新たに追加したものではない。また、ディス
チャージの制御信号は本発明の動作説明とは直接関係な
いので、簡略化のため図１では省略した。
【００３８】さらに、図２に示すように、本実施例にお
いては、Ｙデコーダ２（104）は、信号ＴＥＳＴを入力
とする３入力ＡＮＤゲートが用いられており、従来の２
入力ＡＮＤゲートに比較して、図面上、回路素子が増加
したようにも見えるが、半導体記憶装置においては、従
来、スタンバイ時等Ｙセレクタを全非選択にするための
制御信号が存在しており、この制御信号と信号ＴＥＳＴ
を共有することにより、本実施例を構成することが可能
であるため、実質的に回路素子の増加は無いといえる。
いては、Ｙデコーダ２（104）は、信号ＴＥＳＴを入力
とする３入力ＡＮＤゲートが用いられており、従来の２
入力ＡＮＤゲートに比較して、図面上、回路素子が増加
したようにも見えるが、半導体記憶装置においては、従
来、スタンバイ時等Ｙセレクタを全非選択にするための
制御信号が存在しており、この制御信号と信号ＴＥＳＴ
を共有することにより、本実施例を構成することが可能
であるため、実質的に回路素子の増加は無いといえる。
【００３９】なお、本実施例は、メモリセルアレイ107
の不良セルを冗長メモリセルアレイ106の冗長セルと置
換える場合、行又は列単位の置換え、及び複数行又は複
数列単位のブロック置換えを行なうものを含んでいる。
の不良セルを冗長メモリセルアレイ106の冗長セルと置
換える場合、行又は列単位の置換え、及び複数行又は複
数列単位のブロック置換えを行なうものを含んでいる。
【００４０】
【実施例２】次に、本発明の第２の実施例を図７から図
１１を参照して説明する。
１１を参照して説明する。
【００４１】図７は本発明の第２の実施例に係る半導体
記憶装置の全体の構成をブロック図にて示している。ま
た、図８及び図９にＹデコーダ２（703）及びＹデコー
ダ１（704）の回路構成の一例をそれぞれ示す。さらに
図１０に論理回路702の回路構成の一例を示す。
記憶装置の全体の構成をブロック図にて示している。ま
た、図８及び図９にＹデコーダ２（703）及びＹデコー
ダ１（704）の回路構成の一例をそれぞれ示す。さらに
図１０に論理回路702の回路構成の一例を示す。
【００４２】図７に示すように、本実施例に係る半導体
記憶装置は、メモリセルアレイ（706，708，710，71
2）、不良セルの行又は列と置換えを行なう冗長メモリ
セルアレイ（705，707，709，711）、アドレス信号に基
づき行選択するＸデコーダ713、アドレス信号に基づき
列選択するＹデコーダ２（703）とＹデコーダ１（70
4）、センスアンプ701、センスアンプ701への記憶セル
の出力信号の伝達をＹデコーダ703，704の出力信号によ
って選択するＹセレクタ、及び、ディジット線Ｄ３から
構成されている。
記憶装置は、メモリセルアレイ（706，708，710，71
2）、不良セルの行又は列と置換えを行なう冗長メモリ
セルアレイ（705，707，709，711）、アドレス信号に基
づき行選択するＸデコーダ713、アドレス信号に基づき
列選択するＹデコーダ２（703）とＹデコーダ１（70
4）、センスアンプ701、センスアンプ701への記憶セル
の出力信号の伝達をＹデコーダ703，704の出力信号によ
って選択するＹセレクタ、及び、ディジット線Ｄ３から
構成されている。
【００４３】本実施例に係る半導体記憶装置は、更に、
ディジット線Ｄ３にはｎＭＯＳトランジスタＮ30が接続
され、信号ＴＥＳＴを入力とし出力Ｒ２をｎＭＯＳトラ
ンジスタＮ30のゲート電極に接続した論理回路702を含
み、センスアンプ701の出力信号Ｓ２は不図示の出力回
路に送出される。なお、センスアンプ701は前記第１の
実施例同様電流センス方式であるものとする。
ディジット線Ｄ３にはｎＭＯＳトランジスタＮ30が接続
され、信号ＴＥＳＴを入力とし出力Ｒ２をｎＭＯＳトラ
ンジスタＮ30のゲート電極に接続した論理回路702を含
み、センスアンプ701の出力信号Ｓ２は不図示の出力回
路に送出される。なお、センスアンプ701は前記第１の
実施例同様電流センス方式であるものとする。
【００４４】信号ＴＥＳＴは、通常動作時には“Ｈ”と
されテストモード時には“Ｌ”とされ、信号ＴＥＳＴを
発生する回路は第１の実施例（図５参照）と同一である
ため説明は省略する。
されテストモード時には“Ｌ”とされ、信号ＴＥＳＴを
発生する回路は第１の実施例（図５参照）と同一である
ため説明は省略する。
【００４５】また、信号ＦＵＳＥは、第１の実施例と同
様に、冗長切換のなされたアドレスが選択された時に
“Ｌ”とされ、それ以外の時には“Ｈ”とされる。図１
１は信号ＦＵＳＥを発生する回路を示している。図１１
に示す信号ＦＵＳＥ発生回路は図６と実質的に同一であ
るためその詳細な説明は省略する。なお、図１１に示す
ように、本実施例における信号ＦＵＳＥ発生回路では、
排他的論理和回路Ｃ27，Ｃ28に入力されるアドレス信号
は図６のａ０，ａ１の代わりにａ２，ａ３とされている
が、これは本実施例ではメモリアレイ（706，708，71
0，712）及び冗長メモリセルアレイ（705，707，709，7
11）の列を選択するＹデコーダ１（704）に入力される
アドレス信号が、図９に示すように、ａ２，ａ３である
ことに対応している。
様に、冗長切換のなされたアドレスが選択された時に
“Ｌ”とされ、それ以外の時には“Ｈ”とされる。図１
１は信号ＦＵＳＥを発生する回路を示している。図１１
に示す信号ＦＵＳＥ発生回路は図６と実質的に同一であ
るためその詳細な説明は省略する。なお、図１１に示す
ように、本実施例における信号ＦＵＳＥ発生回路では、
排他的論理和回路Ｃ27，Ｃ28に入力されるアドレス信号
は図６のａ０，ａ１の代わりにａ２，ａ３とされている
が、これは本実施例ではメモリアレイ（706，708，71
0，712）及び冗長メモリセルアレイ（705，707，709，7
11）の列を選択するＹデコーダ１（704）に入力される
アドレス信号が、図９に示すように、ａ２，ａ３である
ことに対応している。
【００４６】次に、図７に示す本実施例に係る半導体記
憶装置の回路動作を説明する。
憶装置の回路動作を説明する。
【００４７】通常動作においては、第１の実施例との相
違点のみを説明する。第１の実施例においては、メモリ
セル用のセンスアンプ102とは別に冗長メモリセル専用
のセンスアンプ101を設け、冗長メモリセルの読み出し
と通常メモリセルの読出しの切換をセンスアンプ101，1
02の出力Ｔ１，Ｔ２について行っているのに対し、本実
施例においては、冗長メモリセルの読み出しと通常メモ
リセルの読出しの切換をＹデコーダ１（704）で行なっ
ている。
違点のみを説明する。第１の実施例においては、メモリ
セル用のセンスアンプ102とは別に冗長メモリセル専用
のセンスアンプ101を設け、冗長メモリセルの読み出し
と通常メモリセルの読出しの切換をセンスアンプ101，1
02の出力Ｔ１，Ｔ２について行っているのに対し、本実
施例においては、冗長メモリセルの読み出しと通常メモ
リセルの読出しの切換をＹデコーダ１（704）で行なっ
ている。
【００４８】より詳細には、図９に示すＹデコーダ１
（704）において、入力された信号ＦＵＳＥが“Ｌ”の
時、すなわち、冗長切換のなされたアドレスをアクセス
した時、インバータＣ20を介して出力信号ＹＤＲは
“Ｈ”となり、ゲート回路Ｃ21〜Ｃ24は信号ＦＵＳＥに
よりマスクされ出力信号ＹＤ30〜ＹＤ33はいずれも
“Ｌ”となるため、Ｙセレクタを構成するｎＭＯＳトラ
ンジスタのうちＮ35，Ｎ40，Ｎ45，及びＮ50がオンとさ
れ、冗長メモリセルアレイ（705，707，709，711）の選
択を実現している。
（704）において、入力された信号ＦＵＳＥが“Ｌ”の
時、すなわち、冗長切換のなされたアドレスをアクセス
した時、インバータＣ20を介して出力信号ＹＤＲは
“Ｈ”となり、ゲート回路Ｃ21〜Ｃ24は信号ＦＵＳＥに
よりマスクされ出力信号ＹＤ30〜ＹＤ33はいずれも
“Ｌ”となるため、Ｙセレクタを構成するｎＭＯＳトラ
ンジスタのうちＮ35，Ｎ40，Ｎ45，及びＮ50がオンとさ
れ、冗長メモリセルアレイ（705，707，709，711）の選
択を実現している。
【００４９】信号ＦＵＳＥが“Ｈ”の時、すなわち、冗
長切換のなされていないアドレスをアクセスした時に
は、Ｙデコーダ１（704）の出力信号ＹＤＲは“Ｈ”と
なりＹセレクタを構成するｎＭＯＳトランジスタのうち
Ｎ35，Ｎ40，Ｎ45，Ｎ50はいずれもオフとなるため冗長
メモリセルアレイは選択されず、アドレス信号ａ２，ａ
３のデコード出力信号ＹＤ30〜ＹＤ33によって通常のメ
モリセルアレイ（706，708，710，712）が選択されるこ
とになる。
長切換のなされていないアドレスをアクセスした時に
は、Ｙデコーダ１（704）の出力信号ＹＤＲは“Ｈ”と
なりＹセレクタを構成するｎＭＯＳトランジスタのうち
Ｎ35，Ｎ40，Ｎ45，Ｎ50はいずれもオフとなるため冗長
メモリセルアレイは選択されず、アドレス信号ａ２，ａ
３のデコード出力信号ＹＤ30〜ＹＤ33によって通常のメ
モリセルアレイ（706，708，710，712）が選択されるこ
とになる。
【００５０】次に、図７に示す本実施例に係る半導体記
憶装置のテストモードにおける動作を説明する。
憶装置のテストモードにおける動作を説明する。
【００５１】テストモード時には、前述のとおり信号Ｔ
ＥＳＴは“Ｌ”とされるため、図８のＹデコーダ２（70
3）において、ゲート回路Ｃ16〜Ｃ19の出力信号ＹＤ40
〜ＹＤ43は全てＬ”となり、ｎＭＯＳトランジスタＮ31
〜Ｎ34は全てオフする。
ＥＳＴは“Ｌ”とされるため、図８のＹデコーダ２（70
3）において、ゲート回路Ｃ16〜Ｃ19の出力信号ＹＤ40
〜ＹＤ43は全てＬ”となり、ｎＭＯＳトランジスタＮ31
〜Ｎ34は全てオフする。
【００５２】また、図１０に示す論理回路702におい
て、ゲート回路Ｃ25の出力信号Ｒ２は信号ＦＵＳＥの論
理レベルに依存する状態となる。すなわち、信号ＦＵＳ
Ｅが“Ｈ”の時には出力信号Ｒ２は“Ｌ”となり、信号
ＦＵＳＥが“Ｌ”の時には出力信号Ｒ２は“Ｈ”とな
る。
て、ゲート回路Ｃ25の出力信号Ｒ２は信号ＦＵＳＥの論
理レベルに依存する状態となる。すなわち、信号ＦＵＳ
Ｅが“Ｈ”の時には出力信号Ｒ２は“Ｌ”となり、信号
ＦＵＳＥが“Ｌ”の時には出力信号Ｒ２は“Ｈ”とな
る。
【００５３】図７に示すように、出力信号Ｒ２の電圧レ
ベルによりｎＭＯＳトランジスタＮ30のオン又はオフが
決定され、冗長切換のなされたアドレスをアクセスした
時と冗長切換のなされていないアドレスをアクセスした
時の差別化が実現され、その情報は信号Ｓ２として外部
にとり出すことが可能となる。
ベルによりｎＭＯＳトランジスタＮ30のオン又はオフが
決定され、冗長切換のなされたアドレスをアクセスした
時と冗長切換のなされていないアドレスをアクセスした
時の差別化が実現され、その情報は信号Ｓ２として外部
にとり出すことが可能となる。
【００５４】より詳細には、読み出し時にはセンスアン
プ701側から電流を流し、ｎＭＯＳトランジスタＮ30が
オン（導通）の時センスアンプ701側からｎＭＯＳトラ
ンジスタＮ30を介して接地に電流が流れ、センスアンプ
701は該電流を検出して出力Ｓ２は“Ｌ”となり、ｎＭ
ＯＳトランジスタＮ30がオフ（非導通）の時電流は流れ
ずセンスアンプ701の出力Ｓ２は“Ｈ”となる。
プ701側から電流を流し、ｎＭＯＳトランジスタＮ30が
オン（導通）の時センスアンプ701側からｎＭＯＳトラ
ンジスタＮ30を介して接地に電流が流れ、センスアンプ
701は該電流を検出して出力Ｓ２は“Ｌ”となり、ｎＭ
ＯＳトランジスタＮ30がオフ（非導通）の時電流は流れ
ずセンスアンプ701の出力Ｓ２は“Ｈ”となる。
【００５５】したがって、本実施例においては、テスト
モード状態時、冗長切換のなされたアドレスがアクセス
された時に信号Ｓ２は“Ｌ”となり、上記以外のアドレ
スがアクセスされた時には信号Ｓ２は“Ｈ”となり、冗
長切換アドレスと一致しているか否かに対応して互いに
逆の論理値が出力される。このため冗長切換情報を外部
に取り出すことができる。なお、本実施例は第１の実施
例と同様ｎＭＯＳトランジスタＮ30がディジット線Ｄ３
のディスチャージ用に設けてあるものである。
モード状態時、冗長切換のなされたアドレスがアクセス
された時に信号Ｓ２は“Ｌ”となり、上記以外のアドレ
スがアクセスされた時には信号Ｓ２は“Ｈ”となり、冗
長切換アドレスと一致しているか否かに対応して互いに
逆の論理値が出力される。このため冗長切換情報を外部
に取り出すことができる。なお、本実施例は第１の実施
例と同様ｎＭＯＳトランジスタＮ30がディジット線Ｄ３
のディスチャージ用に設けてあるものである。
【００５６】以上、本発明を上記第１及び第２の実施例
について説明したが、本発明はこれらの態様に限定され
るものではなく、本発明の原理に準ずる各種実施態様を
含む。
について説明したが、本発明はこれらの態様に限定され
るものではなく、本発明の原理に準ずる各種実施態様を
含む。
【００５７】
【発明の効果】以上説明したとおり、本発明の半導体記
憶装置によれば、テストモード状態時にメモリセル及び
冗長メモリセルの記憶データをセンスアンプが検出する
ことを防止するように制御する論理回路を備え、アドレ
ス信号が冗長切換されたアドレスと一致しているか否か
を示す信号をセンスアンプに検知させることにより、冗
長切換情報の取得が可能であり、読出し系の信号経路に
余分な負荷をつけることがないため、冗長切換情報検出
用のテスト回路を設けたことによる読出しスピードが悪
化するという心配は全くない。
憶装置によれば、テストモード状態時にメモリセル及び
冗長メモリセルの記憶データをセンスアンプが検出する
ことを防止するように制御する論理回路を備え、アドレ
ス信号が冗長切換されたアドレスと一致しているか否か
を示す信号をセンスアンプに検知させることにより、冗
長切換情報の取得が可能であり、読出し系の信号経路に
余分な負荷をつけることがないため、冗長切換情報検出
用のテスト回路を設けたことによる読出しスピードが悪
化するという心配は全くない。
【００５８】また、本発明は、半導体記憶装置に既に設
けられている素子を兼用することにより、冗長切換情報
を取り出すために追加された回路は、実質的に、テスト
モード状態時にメモリセル及び冗長メモリセルの記憶デ
ータをセンスアンプが検出することを防止するように制
御する論理回路のみとなり、前記従来例と比較して冗長
切換情報検出用のテスト回路の回路素子数の大幅な縮
減、及び回路構成の簡易化を達成し、さらに配線数の低
減によりチップ面積を縮小するものである。
けられている素子を兼用することにより、冗長切換情報
を取り出すために追加された回路は、実質的に、テスト
モード状態時にメモリセル及び冗長メモリセルの記憶デ
ータをセンスアンプが検出することを防止するように制
御する論理回路のみとなり、前記従来例と比較して冗長
切換情報検出用のテスト回路の回路素子数の大幅な縮
減、及び回路構成の簡易化を達成し、さらに配線数の低
減によりチップ面積を縮小するものである。
【００５９】さらに、本発明は記憶セル群と冗長セル群
の配列構成に対応して、記憶セル群と冗長セル群にそれ
ぞれ専用のセンスアンプを設ける構成、及び記憶セル群
と冗長セル群の出力を共通のセンスアンプに入力する構
成のいずれの場合も冗長切換情報を外部に取り出すテス
ト回路の回路構成の簡易化及び回路素子数の減縮を達成
している。
の配列構成に対応して、記憶セル群と冗長セル群にそれ
ぞれ専用のセンスアンプを設ける構成、及び記憶セル群
と冗長セル群の出力を共通のセンスアンプに入力する構
成のいずれの場合も冗長切換情報を外部に取り出すテス
ト回路の回路構成の簡易化及び回路素子数の減縮を達成
している。
【図１】本発明の第１の実施例の回路構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第１の実施例におけるＹデコーダ２
（104）の回路構成の一例を示す図である。
（104）の回路構成の一例を示す図である。
【図３】本発明の第１の実施例におけるＹデコーダ１
（105）の回路構成の一例を示す図である。
（105）の回路構成の一例を示す図である。
【図４】本発明の第１の実施例における論理回路103の
回路構成の一例を示す図である。
回路構成の一例を示す図である。
【図５】テスト信号発生回路を示す概略図である。
【図６】本発明の第１の実施例における信号ＦＵＳＥを
発生する回路を示す図である。
発生する回路を示す図である。
【図７】本発明の第２の実施例の回路構成を示すブロッ
ク図である。
ク図である。
【図８】本発明の第２の実施例におけるＹデコーダ２
（703）の回路構成一の例を示す図である。
（703）の回路構成一の例を示す図である。
【図９】本発明の第２の実施例におけるＹデコーダ１
（704）の回路構成の一例を示す図である。
（704）の回路構成の一例を示す図である。
【図１０】本発明の第２の実施例における論理回路702
の回路構成の一例を示す図である。
の回路構成の一例を示す図である。
【図１１】本発明の第２の実施例における信号ＦＵＳＥ
を発生する回路を示す図である。
を発生する回路を示す図である。
【図１２】従来例（特開平３−７３５００）の回路構成
を示す図である。
を示す図である。
101，102，701 センスアンプ 103，702 論理回路 104，703 Ｙデコーダ２ 105，704 Ｙデコーダ１ 106，705，707，709，711 冗長メモリセルアレイ 107，706，708，710，712 メモリセルアレイ 108，713 Ｘデコーダ Ｃ１ インバータ Ｎ１〜Ｎ29 ｎチャネル型ＭＯＳトランジスタ Ｎ30〜Ｎ54 ｎチャネル型ＭＯＳトランジスタ Ｐ１，Ｐ２ ｐチャネル型トランジスタ Ｄ１，Ｄ２，Ｄ３ ディジット線 ａ０〜ａ３ アドレス信号 ｆ１〜ｆ３，ｆ４〜ｆ６ ヒューズ ｒ１〜ｒ３，ｒ４〜ｒ６ 抵抗
Claims (6)
- 【請求項１】行列状に配列された記憶セル中に不良セル
を有する場合に、この不良セルを含む記憶セル群の選択
に際して、前記記憶セルとは別個に設けられた冗長セル
群に切換えて選択するとともに、切換えられた冗長セル
群のアドレス及び対応する不良セルを含む前記記憶セル
群のアドレスを不揮発性の記憶素子により記憶している
半導体記憶装置において、 テストモード状態にするためのテスト信号を発生するテ
スト信号発生手段と、 通常モード状態の時には前記記憶セル中及び冗長セル中
に記憶されたデータをセンスアンプを介して出力回路に
出力し、 テストモード状態の時には前記記憶セル中及び冗長セル
中に記憶されたデータをセンスアンプが検知することを
防止する手段と、 アドレス入力信号が不良アドレスと一致しているか否か
を示す信号を前記センスアンプに検知させるための手段
と、 を具備したことを特徴とする半導体記憶装置。 - 【請求項２】前記テストモード状態の時に前記アドレス
入力信号が不良アドレスと一致しているか否かに対応し
て互いに異なる論理値を出力することを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】前記記憶セル群の出力と前記冗長セル群の
出力を前記センスアンプに導くディジット線に付加され
たＭＯＳトランジスタと、 前記テスト信号と前記アドレス入力信号が不良アドレス
と一致しているか否かを示す信号とを入力とし、前記テ
ストモード状態の時には前記アドレス入力信号が不良ア
ドレスと一致しているか否かに応じて前記ＭＯＳトラン
ジスタをオン状態又はオフ状態とする制御回路と、 前記テストモード状態の時には前記記憶セル群及び冗長
セル群をともに非選択状態とする信号をＹセレクタに供
給するＹデコーダと、 を備えて成る請求項１記載の半導体記憶回路。 - 【請求項４】行列状に配列された記憶セル中に不良セル
を有する場合に、この不良セルを含む記憶セル群の選択
に際して、前記記憶セルとは別個に設けられた冗長セル
群に切換えて選択するとともに、切換えられた冗長セル
群のアドレス及び対応する不良セルを含む前記記憶セル
群のアドレスを不揮発性の記憶素子により記憶している
半導体記憶装置において、 前記記憶セル群専用の第１のセンスアンプと、前記冗長
セル群専用の第２のセンスアンプと、 テストモード状態にするためのテスト信号を発生するテ
スト信号発生手段と、 アドレス入力信号が不良アドレスと一致しているか否か
を示す信号に対応して前記第１のセンスアンプの出力又
は第２のセンスアンプの出力のうちいずれか一を出力回
路に伝達する切換え手段と、 テストモード状態の時に前記記憶セル群中及び冗長セル
群中に記憶されたデータを前記第１及び第２のセンスア
ンプが検知することを防止する手段と、 テストモード状態の時には前記第１のセンスアンプの出
力と前記第２のセンスアンプの出力を互いに異なる論理
値に固定する手段と、を具備し、 通常モード状態の時には前記記憶セル群中又は前記冗長
セル群中に記憶されたデータを前記第１又は第２のセン
スアンプと前記切換え手段を介して前記出力回路に出力
し、 テストモード状態の時には前記アドレス入力信号と不良
アドレスとの一致又は不一致に依存して互いに相異なる
論理値を前記出力回路に出力するように構成されたこと
を特徴とする半導体記憶装置。 - 【請求項５】前記記憶セル群の出力を前記第１のセンス
アンプに導くための第１のディジット線と、前記冗長セ
ル群の出力を前記第２のセンスアンプに導く第２のディ
ジット線と、 前記第１及び第２のディジット線にそれぞれ付加された
第１及び第２のＭＯＳトランジスタと、 テストモード状態の時には前記第１及び第２のＭＯＳト
ランジスタのうち一をオン状態とし他をオフ状態にする
制御回路と、 テストモード状態の時には前記記憶セル群を非選択状態
とする信号をＹセレクタに供給するＹデコーダと、 前記第２のディジット線に挿入されテストモード状態の
時には前記冗長セル群の出力を前記第２のセンスアンプ
から遮断するパストランジスタと、 を備えて成る請求項４記載の半導体記憶回路。 - 【請求項６】前記ディジット線に付加されるＭＯＳトラ
ンジスタとして前記ディジット線のディスチャージ用に
設けられているＭＯＳトランジスタを兼用したことを特
徴とする請求項３又は５記載の半導体記憶回路。
Priority Applications (3)
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|---|---|---|---|
| JP5275940A JPH07111100A (ja) | 1993-10-08 | 1993-10-08 | テスト回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275940A JPH07111100A (ja) | 1993-10-08 | 1993-10-08 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111100A true JPH07111100A (ja) | 1995-04-25 |
Family
ID=17562554
Family Applications (1)
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| JP (1) | JPH07111100A (ja) |
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- 1994-10-08 KR KR1019940025764A patent/KR0142509B1/ko not_active IP Right Cessation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960924 |