JP3839869B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特にダイナミック型半導体記憶装置のテスト動作を制御する回路構成に関する。
【０００２】
【従来の技術】
図１７は、従来のダイナミック型半導体記憶装置の全体の構成を概略的に示す図である。図１７において、半導体記憶装置１は、半導体チップ上に形成され、各々が行列状に配列される複数のメモリセルを有する４つのメモリセルプレーン２ａ〜２ｄを含む。
【０００３】
アドレス信号に従ってメモリセルを選択するために、行選択回路（ロウプリデコーダ、ロウデコーダおよびワード線ドライバ）および列選択回路（コラムプリデコーダ、コラムデコーダおよびＩＯゲート）が設けられているが、これらは、図面を簡略化するために示していない。
【０００４】
メモリセルアレイ２ａ〜２ｄの各々は、４つの列グループに分割され、各列グループに対応して、グローバルＩＯ線対ＧＩＯＰが配置される。メモリセルプレーン２ａ〜２ｄの各々において、それらが選択されている場合、各列グループにおいて１ビットのメモリセルが選択されて、選択メモリセルのグローバルＩＯ線対ＧＩＯＰと結合される。
【０００５】
半導体記憶装置は、さらに、グローバルＩＯ線対ＧＩＯＰのそれぞれに対応して設けられ、対応するグローバルＩＯ線対ＧＩＯＰとデータの入出力を行なうプリアンプ／書込バッファ７と、プリアンプ／書込バッファ７に対応して設けられ、対応するプリアンプから与えられた内部読出データを増幅して対応する読出データバスＲＤＡＰ（ＲＤＡＰａ〜ＲＤＡＰｄ）へ伝達する読出ドライバ８と、メモリセルアレイ２ａ〜２ｄのそれぞれに対応して設けられ、テスト動作モード時においてプリアンプ／書込バッファ７から読出されるデータの論理の一致／不一致を判別する第１のテストモード回路９と、メモリセルプレーン２ａ〜２ｄのそれぞれに設けられた第１のテストモード回路９からの判定結果を示す信号を受けて、これらの与えられた判定結果信号の論理の一致／不一致を判別する第２のテストモード回路１０と、読出データバスＲＤＡＰａ〜ＲＤＡＰｄ上の信号とテストモード回路１０からの信号とを受け、与えられた信号を選択的に出力バスＲＤＰを介して出力バッファ１３へ伝達するドライバ回路１１を含む。
【０００６】
プリアンプ／書込バッファ７により、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、４つの列グループのうち１つの列グループが選択され、選択された列グループのメモリセルデータが読出ドライバ８を介して対応する読出データバスＲＤＡＰａ〜ＲＤＡＰｄ上に伝達される。
【０００７】
テスト動作モード時においては、メモリセルアレイ２ａ〜２ｄのそれぞれにおいて、４つの列グループがすべて選択状態とされ、４つのプリアンプ７の出力信号が対応する第１のテストモード回路９へ伝達される。
【０００８】
ドライバ回路１１は、通常動作モード時においては、読出データバスＲＤＡＰａ〜ＲＤＡＰｄ上に読出されたデータのうち、選択状態とされたメモリセルプレーンからの読出データを選択して出力バッファ１３へ与える。
【０００９】
テスト動作モード時においては、ドライバ回路１１は、このテストモード回路１０からのテスト結果を示す信号を選択して、出力データバスＲＤＰを介して出力バッファ１３上へ伝達する。
【００１０】
入力データバスＷＤを介してプリアンプ／書込バッファ７の書込バッファが入力バッファ１２に結合される。メモリセルプレーン２ａ〜２ｄのうち選択されたメモリセルプレーンに対応する書込バッファ７が活性状態とされ、選択されたメモリセルプレーンにおいて、選択された列グループに含まれる選択メモリセルに対して書込バッファを介してデータが書込まれる。
【００１１】
半導体記憶装置は、さらに、外部から与えられるアドレス信号を受けて内部アドレス信号を生成するアドレスバッファ３と、アドレスバッファ３から与えられる内部アドレス信号（内部コラムアドレス信号）の変化を検出して、アドレス変化検出信号ＡＴＤを発生するＡＴＤ発生回路４と、ＡＴＤ発生回路４からのアドレス変化検出信号ＡＴＤに応答して、プリアンプ／書込バッファ７に含まれるプリアンプを活性化するためのプリアンプイネーブル信号ＰＡＥを発生するＰＡＥ発生回路５と、ＡＴＤ発生回路４からのアドレス変化検出信号ＡＴＤに応答して、グローバルＩＯ線対ＧＩＯＰをイコライズするためのイコライズ指示信号ＩＯＥＱを発生するＩＯＥＱ発生回路６を含む。
【００１２】
ここで、グローバルＩＯ線対ＧＩＯＰは、相補信号線対で構成されており、互いに相補なデータ信号を伝達する。このイコライズ信号ＩＯＥＱにより、グローバルＩＯ線対ＧＩＯＰのグローバルＩＯ線の電位が等しくされる。
【００１３】
半導体記憶装置は、さらに、外部から与えられる電源電位Ｖｃｃを受け、この外部電源電位Ｖｃｃよりも低い周辺回路用電源電位Ｖｃｃｐおよびメモリセルアレイ用電源電位Ｖｃｃｓを発生する内部降圧回路２９を含む。周辺回路用電源電位Ｖｃｃｐは、プリアンプ／書込バッファ７および読出ドライバ８などの周辺回路へ動作電源電位として供給される。
【００１４】
メモリセルアレイ用電源電位Ｖｃｃｓは、メモリセルプレーン２ａ〜２ｄを駆動する回路（ビット線の充放電を行なうセンスアンプ）およびアレイ内部のｐチャネルＭＯＳトランジスタの基板領域へ印加される。
【００１５】
出力バッファ１３および入力バッファ１２は、共通のデータ入力端子ＤＱを介して装置外部とデータの入出力を行なう。
【００１６】
次に、この発明と関連する、マルチビットテスト動作について説明する。
半導体記憶装置の記憶容量が増大すると、それに応じてメモリセルの数も増大する。メモリセルの良／不良の判定を１ビット単位で行なうと、テスト時間が極めて長くなり、チップコストの上昇を招く。そこで、複数のメモリセルについて同時に良／不良の判定を行なうことにより、テスト時間の短縮を図ることが行なわれる。このような複数のメモリセル単位でテストを行なうモードをマルチビットテストモードと称する。
【００１７】
以下、マルチビットテストモードのテストデータの書込動作について説明する。メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、１つのメモリセル行が選択される。次いで、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、上記選択されたメモリセル行に属するメモリセルのうち、４ビットのメモリセルが選択される。この選択されたメモリセルに対し書込まれるべきテストデータを入力バッファ１２からプリアンプ／書込バッファ７に含まれる書込バッファへ伝達する。
【００１８】
マルチビットテストモードにおいては、書込バッファは、すべて動作状態とされる。これにより、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、選択された４ビットのメモリセルに対し同一のテストデータが書込まれ、合計１６ビットメモリセルに対し同一のテストデータの書込が行なわれる。
【００１９】
次に、マルチビットテストモード時におけるデータ読出動作について説明する。
【００２０】
テストデータ書込時に同様にして、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、４ビットのメモリセルが同時に選択される。プリアンプ／書込バッファ７に含まれるプリアンプがすべて動作状態とされる。メモリセルアレイ２ａ〜２ｄそれぞれにおいて選択された４ビットメモリセルデータがプリアンプで増幅されて、対応する第１のテストモード回路９へ伝達される。
【００２１】
第１のテストモード回路９は、それぞれ与えられた４ビットのメモリセルデータの論理の一致／不一致を判別し、その判別結果を示す信号を第２のテストモード回路１０へ伝達する。
【００２２】
第２のテストモード回路１０は、この４つの第１のテストモード回路９から与えられた判別結果に従って、４つの第１のテストモード回路９において読出されたテストデータの論理の一致が検出されたか否かを判別する。
【００２３】
このテストモード回路１０から出力される判定データは、ドライバ１１を介して出力バッファ１３へ与えられ、出力バッファ１３は、この判定データをデータ入出力端子ＤＱへ伝達する。
【００２４】
すなわち、この第２のテストモード回路１０により、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて選択された４ビットのメモリセル、つまり合計１６ビットのメモリセルのデータの論理がすべて一致しているか否かが判別される。この第２のテストモード回路１０からの判定データによって、同時に選択された１６ビットのメモリセルにおいて不良メモリセルが存在するか否かが判別される。
【００２５】
上述のとおり、１回に１６ビットメモリセルをテストすることが可能なため、テスト時間を大幅に短縮することができる。
【００２６】
【発明が解決しようとする課題】
従来の半導体記憶装置の構成においては、第１のテストモード回路が、複数のメモリセルプレーンのそれぞれに対応して設けられており、かつこれら複数の第１のテストモード回路の出力信号が第２のテストモード回路へ伝達され、この第２のテストモード回路が同時に選択されたメモリセルの良／不良を判定する構成となっている。
【００２７】
しかしながら、以上のようなテストモード回路の構成では、出力された判定データからは、選択されたいずれのメモリセルに不良メモリセルが存在するか否かを知ることはできなくなる。
【００２８】
たとえば、半導体記憶装置の記憶容量の増大に伴い、不良メモリセルがテスト動作において検出された場合、当該不良メモリセルが存在するメモリセル列を予備のメモリセル列と置換することが行なわれる。この置換により、不良メモリセルが存在する場合でも、それに伴う動作不良を救済することが可能となる。
【００２９】
従来の半導体記憶装置のマルチビットテストにおいては、不良メモリセルの存在するメモリセル列を特定することが困難であるため、上記のような予備メモリセル列への置換を行なうことができない。したがって、テスト時間を短縮するために、マルチビットテストモードの動作テストを行なった場合は、欠陥メモリセルによる動作不良を救済することができないという問題が生じる。
【００３０】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、マルチビットテストモードにおいて、不良メモリセルが存在するメモリセル列を特定することが可能な半導体記憶装置を提供することである。
【００３１】
この発明の他の目的は、マルチビットテストにより、テスト時間を短縮しつつ、不良メモリセルが存在するメモリセル列を予備のメモリセル列と置換することで、動作不良を救済することが可能な半導体記憶装置を提供することである。
【００３２】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、外部からの制御信号に応じて、半導体記憶装置のテストモード動作を制御する制御手段と、第１複数個のメモリセルブロックとを備え、メモリセルブロックの各々は、行列状に配置される複数のメモリセルと、外部からのアドレス信号に応じて、ｎ個（ｎ：自然数）のメモリセル列を単位として、制御手段からのテストモード信号に応じたｍ個（ｍ：自然数）のメモリセル列の単位を同時に選択する列選択手段と、選択されたメモリセル列に属するメモリセルからｎ×ｍ個の記憶データを読出す読出手段と、ｎ個のデータ一致検出手段とを含み、ｉ番目（１≦ｉ≦ｎ）のデータ一致検出手段は、各メモリセル列の単位のうち、ｉ番目のメモリセル列からのｍ個の記憶データを受け、記憶データの一致／不一致に応じた一致検出信号を出力し、メモリセルアレイブロックの各々から、ｎ個の一致検出信号を受けて、制御手段に制御され、すべてのメモリセルブロックからの一致検出信号の比較結果に応じた第１の判定信号、およびｎ個の一致検出信号ごとの比較結果にそれぞれ対応する第１複数個の第２の判定信号のいずれかを出力するテスト手段をさらに備える。
【００３６】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成に加えて、メモリセルブロックの各々は、さらに、メモリセル列の単位のｎ個を１グループとするとき、複数のメモリセル列のグループを含む予備のメモリセル列と、外部から設定されたアドレス値を記憶し、外部からのアドレス信号が設定されたアドレス値に対応する場合、対応する予備のメモリセル列のグループを選択する予備列選択手段とを含む。
【００３７】
請求項３記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成において、各データ一致検出手段は、一致検出信号を伝達する信号配線と、記憶データの読出動作前に信号配線を所定の電位とするプリチャージ手段と、ｍ個の記憶データにそれぞれ応じて、信号配線を放電するｍ個の放電手段とを含む。
【００３８】
請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成において、テスト手段は、各々がｎ個の一致検出信号を受けて、比較結果に応じた論理レベルを有する第２の判定信号を出力する第１複数個の第１の論理回路と、第１複数個の第２の判定信号を受けて、比較結果に応じた論理レベルを有する第１の判定信号を出力する第２の論理回路とを含む。
請求項５記載の半導体記憶装置は、複数のメモリセルが配列された複数のメモリセル列を有する複数の列ブロックと、複数の列ブロック間に共通に設けられ、メモリセルからのデータが伝達される複数のデータバス線対と、複数のデータバス線対を所定の電位に充電するプリチャージ手段と、各メモリセル列に対応して設けられ、メモリセルからのデータを読出す複数の読出増幅回路と、各列ブロックの各読出増幅回路ごとに設けられ、読出増幅回路の出力に応じてデータバス線対の電荷を放電し、テストモード時において、少なくとも２つの列ブロックにおいて活性化された読出増幅回路の出力を列ブロック間のメモリセル列ごとにそれぞれ同じデータバス線対で受けるよう対応するデータバス線対に接続された複数の放電手段と、複数のデータバス線対に接続され、複数のデータバス線対間のデータの一致もしくは不一致を判定するテスト回路とを備える。
請求項６記載の半導体記憶装置は、請求項５記載の半導体記憶装置の構成において、テストモード時、少なくも２つの列ブロック間の２つの読出増幅回路の出力を受けるデータバス線対において、２つの読出増幅回路の出力データが一致する場合と、不一致の場合とで、データバス線対の電位が異なるものである。
請求項７記載の半導体記憶装置は、請求項５または６記載の半導体記憶装置の構成において、各データバス線対からのデータをデータ入出力端子に出力する複数の入出力バッファを備え、テストモードにおいて、テスト回路の出力は、入出力バッファを介してデータ入出力端子に出力される。
請求項８記載の半導体記憶装置は、メモリセルアレイと、複数のデータバス線対と、複数の放電回路とを備え、複数の放電回路のうちの少なくとも２つは、複数のデータバス線対の各々に対応しており、複数の放電回路の各々は、複数の放電回路の各々に加えられるデータに応答して、複数のデータバス線対のうちの対応する１つの線のうちのいずれか一方を放電し、複数の放電回路にそれぞれ対応する複数の増幅器をさらに備え、複数の増幅器は、複数の増幅器の各々が活性化されたときに、メモリセルアレイから、複数の放電回路の対応する１つにデータを与え、通常モードにおいては、増幅器の一方は活性化されており他方の増幅器は不活性化されており、一方および他方の増幅器は、複数のデータバス線対のうちの１つと関連しており、テストモードにおいては、複数のデータバス線対の各々に関連する増幅器のうちの少なくとも２つが活性化されており、複数のデータバス線対のそれぞれに対応して設けられる複数のプリチャージ回路をさらに備え、複数のプリチャージ回路の各々は、対応する複数のデータバス線対のうちの対応する１つをプリチャージし、複数のプリチャージ回路の各々は、前記複数のデータバス線対のうちの対応する１つに対応した前記放電回路に共通に設けられており、前記テストモードにおいて、前記複数のデータバス線対により伝達されたデータが一致するか否かを示すテスト結果を生成するためのマルチビットテスト回路をさらに備える。
請求項９記載の半導体記憶装置は、請求項８記載の半導体記憶装置の構成において、前記複数の増幅器の各々は、相互に相補な第１および第２の出力を有し、前記複数の放電回路の各々は、対応するデータバス線対のうちの一方の線と接地との間に結合する第１のトランジスタと、対応するデータバス線対の他方の線と接地との間に結合する第２のトランジスタとを含み、第１および第２のトランジスタは、それぞれ第１および第２の出力に応答する。
請求項１０記載の半導体記憶装置は、請求項９記載の半導体記憶装置の構成において、マルチビットテスト回路は、テスト結果を生成するための第１段の判定回路と、判定結果データを生成するための第２段の判定回路とを含む。
【００３９】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【００４０】
図１を参照して、半導体記憶装置１０００は、長辺方向および短辺方向にそれぞれ沿って存在する中央領域ＣＲ１およびＣＲ２により互いに分離される４つのメモリセルプレーンＭ♯０〜Ｍ♯３を含む。
【００４１】
メモリセルプレーンＭ♯０〜Ｍ♯３の各々は、たとえば、１６Ｍビットの記憶容量を有する。つまり、この場合、半導体記憶装置１０００は、６４Ｍビットの記憶容量を備える。
【００４２】
メモリセルプレーンＭ♯０〜Ｍ♯３の各々は、第１の中央領域ＣＲ１に面して長辺方向に沿って配置され、各々がワード線を選択するロウデコーダＲＤ０〜ＲＤ３と、第２の中央領域ＣＲ２に面して短辺方向に沿って配置され、列選択信号を発生するコラムデコーダＣＤ０〜ＣＤ３を含む。第１の中央領域ＣＲ１において長辺方向に沿ってパッドＰＤ（データ入出力端子ＤＱを含む）が配置される。このメモリセルプレーンＭ♯０およびＭ♯２の間の第１の中央領域ＣＲ１において外部からのアドレス信号を受けるアドレス信号入力パッドＰＤＡが配置される。
【００４３】
なお、半導体記憶装置１０００においても、従来の半導体記憶装置と同様に、後に説明するように、各メモリセルプレーンＭ♯０〜Ｍ♯３に配置されるグローバルＩＯ線対との間でデータの入出力を行なうプリアンプ／書込バッファ回路７、プリアンプ／書込バッファ回路から与えられた内部読出データを増幅して対応する読出データバスへ伝達する読出ドライバ８、読出データバス上の信号を受けて選択的に出力バスを介して出力バッファ１３へ伝達するドライバ回路１１を含む。
【００４４】
さらに、アドレス信号入力パッドＰＤＡを介して外部から与えられるアドレス信号を受けて、内部アドレス信号を生成するアドレスバッファ３と、アドレスバッファ３から与えられる内部アドレス信号の変化を検出して、アドレス変化検出信号ＡＴＤを発生するＡＴＤ発生回路４と、信号ＡＴＤに応答して、プリアンプ／書込バッファ７に含まれるプリアンプを活性するための信号ＰＡＥを発生するＰＡＥ発生回路５と、信号ＡＴＤに応答して、グローバルＩＯ線対の電位レベルをイコライズするためのイコライズ指示信号ＩＯＥＱを発生するＩＯＥＱ発生回路６を含む。
【００４５】
半導体記憶装置１０００は、さらに、外部から与えられる電源電位Ｖｃｃを受け、内部電源電位を出力する内部降圧回路２９と、ドライバ回路１１からの出力を受けて、データ入出力端子ＤＱ（データ入出力端子ＤＱ０〜ＤＱ１５を総称してＤＱと記す）の電位レベルを駆動する出力バッファ１３と、データ入出力端子ＤＱから与えられるデータを受けて、プリアンプ／書込バッファ７に伝達する入力バッファ１２とを含む。
【００４６】
上記回路については、図１においては図示省略しているが、従来の半導体記憶装置と同様に配置されている。
【００４７】
図２は、１つのメモリセルプレーンＭ♯（以下、Ｍ♯０〜Ｍ♯３を総称する場合、Ｍ♯と記す）に関連する部分の構成をより詳細に示す図である。
【００４８】
図２において、メモリセルプレーンＭ♯は、各々が５１２Ｋビットのメモリセルを有する３２個の行ブロックＭＲＢ０〜ＭＲＢ３１を含む。行ブロックＭＲＢ０〜ＭＲＢ３１の各々において、５１２Ｋビットのメモリセルが行および列のマトリックス状に配置される。
【００４９】
行ブロックＭＲＢ０〜ＭＲＢ３１の各々の間の領域に、外部アドレス信号に応じて選択されたメモリセルのデータの検知および増幅を行なうセンスアンプを有するセンスアンプ帯ＳＡＢ１〜ＳＡＢ３１が配置される。
【００５０】
行ブロックＭＲＢ０およびＭＲＢ３１の外側に、さらにセンスアンプ帯ＳＡＢ０１およびＳＡＢ３２がそれぞれ配置される。
【００５１】
１つの行ブロックＭＲＢｉ（ｉ＝０〜３１）は、その両側に配置されたセンスアンプ帯ＳＡＢｉおよびＳＡＢ（ｉ＋１）に含まれるセンスアンプより、選択された１行に接続されるメモリセルのデータの検知および増幅が行なわれる。
【００５２】
したがって、センスアンプ帯ＳＡＢ１〜ＳＡＢ３１は、２つの行ブロックにより共有される構成となっている。
【００５３】
図３は、１つのメモリセルプレーンにおける内部データ書込／読出線であるＩＯ線の配置を示す図である。
【００５４】
図３を参照して、メモリセルプレーンＭ♯は、４つの列ブロックＭＣＢ０〜ＭＣＢ３に分割される。列ブロックＭＣＢ０〜ＭＣＢ３の各々に対して、４つのグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄが配置される。
【００５５】
このグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄは対応する列ブロックにおいて、列方向に沿ってすべての行ブロックにわたって配置される。行ブロックの各々（図３において、行ブロックＭＲＢＮを代表的に示す）においては、ロウデコーダＲＤからの行選択信号を伝達するワード線ＷＬが列ブロックＭＣＢ０〜ＭＣＢ３にわたって配置される。このワード線ＷＬには、メモリセルアレイの１行に属するメモリセル（図示せず）が接続されている。
【００５６】
行ブロックＭＲＢＮの列方向についての両側には、センスアンプ帯ＳＡＢＮおよびＳＡＢＮ＋１が配置されている。これらのセンスアンプ帯ＳＡＢＮおよびＳＡＢ＋１のそれぞれにおいて、各列ブロックの内部においてのみ行方向に沿って存在するローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが配置されている。
【００５７】
行ブロックＭＲＢＮの各列ブロックにおいて、ローカルＩＯ線対ＬＩＯａ、ＬＩＯｂ、ＬＩＯｃおよびＬＩＯｄが配置され、合計４対のローカルＩＯ線対が配置される。
【００５８】
ローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄは、それぞれ図３において●で示す行ブロック線対ゲートＲＳＧにより、対応する列ブロックにおいて配置されているグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄと接続される。この行ブロック選択ゲートＲＳＧは、後述するように、行ブロック選択用ロウアドレス信号ビットに応じて選択される。
【００５９】
図４は、図３に示すセンスアンプ帯ＳＡＢＮおよびＳＡＢＮ＋１の構成をより具体的に示す回路図である。
【００６０】
図４において、１本の列選択線ＣＳＬに関連する部分の構成が代表的に示されている。この列選択線ＣＳＬは、図３に示した列ブロック（ＭＣＢ０〜ＭＣＢ３のいずれか）において複数の行ブロックにわたって配置される。
【００６１】
外部からのアドレス信号に応じて選択された列ブロックにおける列選択線ＣＳＬのみが選択状態、すなわちその電位レベルが“Ｈ”レベルとされる。
【００６２】
１本の列選択線ＣＳＬに対して４つのビット線対ＢＬＰ０〜ＢＬＰ３が配置される。ビット線対ＢＬＰ０〜ＢＬＰ３は、それぞれ、互いに相補なデータ信号を伝達するビット線ＢＬおよび／ＢＬを含む。ビット線対ＢＬＰ０〜ＢＬＰ３とワード線ＷＬとの交差部にそれぞれ対応するメモリセルＭＣが配置される。
【００６３】
図４においては、ビット線ＢＬと特定のワード線ＷＬとの交差部に対応してメモリセルＭＣが配置される状態を一例として示す。
【００６４】
ビット線対ＢＬＰ０およびＢＬＰ２は、ビット線分離制御信号ＢＲＩｂに応答して導通する分離ゲートＴＧａ０およびＴＧａ２を介して、センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡ０およびＳＡ２にそれぞれ接続される。
【００６５】
ビット線対ＢＬＰ１およびＢＬＰ３は、ビット線分離制御信号ＢＲＩａに応答して導通する分離ゲートＴＧａ１およびＴＧａ３を介して、センスアンプ帯ＳＡＢＮ＋１に含まれるセンスアンプＳＡ１およびＳＡ３にそれぞれ接続される。
【００６６】
センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡは、分離制御信号ＢＲＩｂに応答して導通する分離ゲートＴＧｂ０およびＴＧｂ２を介して、行ブロックＭＲＢ（Ｎ−１）に含まれるビット線対にそれぞれ接続される。
【００６７】
センスアンプ帯ＳＡＢＮ＋１に含まれるセンスアンプＳＡは、分離制御信号ＢＲＩａに応答して導通する分離ゲートＴＧｂ１およびＴＧｂ２を介して、行ブロックＭＲＢＮ＋１に含まれるビット線対に接続される。
【００６８】
センスアンプＳＡは、各ビット線対に対応して設けられ、かつ隣接する行ブロックのビット線対により共有される。１つの行ブロックＭＲＢＮにおいて、センスアンプＳＡは、ビット線対の両側に交互に配置され、いわゆる交互配置型シェアードセンスアンプ配置の構成をとっている。
【００６９】
センスアンプ帯ＳＡＢＮにおいては、ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂが、ワード線ＷＬに平行に配置され、かつ１つの列ブロック内にわたって存在する。
【００７０】
センスアンプ帯ＳＡＢＮ＋１においては、ローカルＩＯ線対ＬＩＯｃおよびＬＩＯｄが同様に配置されている。
【００７１】
センスアンプＳＡ０〜ＳＡ３のそれぞれに対し、列選択線ＣＳＬ上の信号電位に応答して導通する列選択ゲートＩＧ０〜ＩＧ３が設けられる。これらの列選択ゲートＩＧ０〜ＩＧ３は、対応する列選択線ＣＳＬ上の信号電位が選択状態を示す“Ｈ”レベルのときに導通し、センスアンプＳＡ０〜ＳＡ３を、それぞれローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄに接続する。
【００７２】
行ブロックＭＲＢＮが選択状態とされたときには、ビット線分離制御信号ＢＬＩａおよびＢＲＩｂが“Ｈ”レベルとされ、ビット線分離制御信号ＢＲＩａおよびＢＬＩｂが“Ｌ”レベルとされる。これによって、ビット線対ＢＬＰ０〜ＢＬＰ３は、それぞれセンスアンプＳＡ０〜ＳＡ３に接続される。
【００７３】
スタンバイ状態においては、ビット線分離制御信号ＢＬＩａ，ＢＬＩｂ，ＢＲＩａおよびＢＲＩｂはすべて“Ｈ”レベルとされ、分離制御ゲートＴＧａ０〜ＴＧａ３およびＴＧｂ０〜ＴＧｂ３はすべて導通状態とされる。
【００７４】
一方、読出動作等においては、選択された行ブロックのみをセンスアンプＳＡに接続することにより、センスアンプＳＡに接続されるビット線対の容量を軽減し、高速のセンス動作およびセンスノードへの十分な読出電圧（メモリセルの読出データ）の伝達を可能とする構成となっている。
【００７５】
このローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、それぞれ図示しない対応する列グループに配置されたグローバルＩＯ線対ＧＩＯ０ａ〜ＧＩＯｄ（図３参照）に接続される。
【００７６】
図５は、図１に示した１つのメモリセルプレーンに関するアドレス信号ビットの割当の一例を示す図である。
【００７７】
図５を参照して、１つのメモリセルプレーンにおけるアドレス信号ビットの割当において、４つの列ブロックからの２つの列ブロックの指定は、コラムアドレス信号ビットＣＡ８，／ＣＡ８により行なわれる。
【００７８】
上記指定された２つの列ブロックのうちのさらに一方の列ブロックの指定は、コラムアドレス信号ビットＣＡ７，／ＣＡ７により行なわれる。
【００７９】
図２に示した３２個の行ブロックＭＲＢ０〜ＭＲＢ３１は、行ブロックＭＲＢ０〜ＭＲＢ１５のグループとＭＲＢ１６〜ＭＲＢ３１のグループとに分けられ、この行ブロックの指定は、ロウアドレス信号ビットＲＡ１２，／ＲＡ１２により行なわれる。
【００８０】
１つのグループに属する１６個の行ブロックのうちの１つの行ブロックの指定は、ロウアドレス信号ビットＲＡ８，／ＲＡ８〜ＲＡ１１，／ＲＡ１１により行なわれる。
【００８１】
１つの行ブロックには各々２５６本のワード線が含まれ、この２５６本のワード線のうちの１本のワード線が、ロウアドレス信号ビットＲＡ０〜ＲＡ７に従って指定される。
【００８２】
１つの列ブロックにおいては、１２８本の列選択線ＣＳＬが含まれ、これら１２８本の列選択線ＣＳＬのうちの１本の列選択線ＣＳＬがコラムアドレス信号ビットＣＡ０〜ＣＡ６に従って指定される。図４において説明したとおり、この１つの列選択線ＣＳＬが４つのビット線対を同時に選択する。
【００８３】
［マルチビットテストモードにおけるデータ書込］
次に、図５に示したアドレスの割当に従って、選択されたメモリセルに対し、外部からデータを書込む場合のデータの伝達経路について簡単に説明する。
【００８４】
図６は、半導体記憶装置１０００のデータ入出力端子ＤＱ０〜ＤＱ１５からライトデータバスＷＢＳ０〜ＷＢＳ１５までのデータの伝達経路を機能的に示す図である。
【００８５】
以下では、後に説明する第１のマルチビットテストモードすなわち、すべてのメモリセルプレーンＭ♯０〜Ｍ♯３に対して、同時に４ビットずつのメモリセルを選択し、同一のデータを書込む場合は、信号ＭＢＴが“Ｈ”レベルとなるものとする。
【００８６】
一方、第２のマルチビットテストモード、すなわち、各メモリセルプレーンＭ♯１〜Ｍ♯３において、それぞれ同時に選択された４ビットのメモリセルごとに所定の書込データを書込むモードにおいては、信号ＭＩＯＴが“Ｈ”レベルとなるものとする。
【００８７】
これに対して、通常の動作モードすなわち、データ入出力端子ＤＱ０，ＤＱ２，ＤＱ４およびＤＱ６から入力されたデータがメモリセルプレーンＭ♯０に、データ入出力端子ＤＱ１，ＤＱ３，ＤＱ５およびＤＱ７に入力されたデータがメモリセルプレーンＭ♯１に、データ入出力端子ＤＱ８，ＤＱ１０，ＤＱ１２およびＤＱ１４からのデータがメモリセルプレーンＭ♯２に、データ入出力端子ＤＱ９，ＤＱ１１，ＤＱ１３およびＤＱ１５からのデータがメモリセルプレーンＭ♯３にそれぞれ書込まれる動作モードにおいては、信号ＮＭが“Ｈ”レベルとなっているものとする。
【００８８】
データ入出力端子ＤＱ０〜ＤＱ１５のそれぞれから入力されたデータは、対応する入力バッファ１１０２〜１１２２により、それぞれ対応する内部書込データＩＮＴＤＱ０〜ＩＮＴＤＱ１５に変換される。
【００８９】
データ入出力端子ＤＱ０から与えられたデータに対応する内部書込データＩＮＴＤＱ０は、対応する選択回路１２００に入力する。選択回路１２００は、動作モードに関わりなく、入力された信号ＩＮＴＤＱ０に応じて、対応するライトデータバスＷＢＵＳ０の電位レベルを駆動する。
【００９０】
選択回路１２０２は、内部書込データＩＮＴＤＱ０およびＩＮＴＤＱ１を受けて、動作モードに応じて、対応するライトデータバスＷＢＵＳ１を駆動する。すなわち、第１のマルチビットテストモードにおいて、信号ＭＢＴが“Ｈ”レベルである場合は、選択回路１２０２は、内部書込データＩＮＴＤＱ０に応じて、対応するライトデータバスＷＢＵＳ１の電位レベルを駆動する。
【００９１】
これに対して、通常の動作モードあるいは第２のマルチビットテストモードであって、信号ＮＭあるいは信号ＭＩＯＴが“Ｈ”レベルである場合は、内部書込データＩＮＴＤＱ１に応じて、ライトデータバスＷＢＵＳ１の電位レベルを駆動する。
【００９２】
ライトデータバスＷＢＵＳ１４およびＷＢＵＳ１５にそれぞれ対応する選択回路１２１８および１２２０も、このライトデータバスＷＢＵＳ１に対応する選択回路１２０２と同様の構成を有する。異なる点は、ライトデータバスＷＢＵＳ１４に対応する選択回路１２１８は、入力信号としてＩＮＴＤＱ０およびＩＮＴＤＱ１４を受け、ライトデータバスＷＢＵＳ１５に対応する選択回路１２２０は、入力信号として、信号ＩＮＴＤＱ０およびＩＮＴＤＱ１５を受ける構成となっていることである。
【００９３】
選択回路１２１８および１２２０は、ともに、第１のマルチビットテストモード（信号ＭＢＴが“Ｈ”レベルであるモード）においては、いずれも信号ＩＮＴＤＱ０に応じて、対応するライトデータバスの電位レベルを駆動する。これに対して、通常動作モードあるいは第２のマルチビットテストモードにおいては、選択回路１２１８は、信号ＩＮＴＤＱ１４に応じて、選択回路１２２０は、信号ＩＮＴＤＱ１５に応じて、それぞれ対応するライトデータバスＷＢＵＳ１４およびＷＢＵＳ１５を駆動する。
【００９４】
選択回路１２０４は、信号ＩＮＴＤＱ０および信号ＩＮＴＤＱ２を受けて、動作モードに応じて、対応するライトデータバスＷＢＵＳ２の電位レベルを駆動する。すなわち、通常動作モードにおいては、信号ＩＮＴＤＱ２に応じて、ライトデータバスＷＢＵＳ２の電位レベルを駆動し、第１および第２のマルチビットテストモードにおいては、信号ＩＮＴＤＱ０に応じて、対応するライトデータバスＷＢＵＳ２の電位レベルを駆動する。
【００９５】
選択回路１２０６は、信号ＩＮＴＤＱ０，ＩＮＴＤＱ１，ＩＮＴＤＱ３を受けて、動作モードに応じて、対応するライトデータバスＷＢＵＳ３の電位レベルを駆動する。
【００９６】
すなわち、通常動作モードにおいては、選択回路１２０６は、入力信号ＩＮＴＤＱ３に応じて、第１のマルチビットテストモードにおいては、信号ＩＮＴＤＱ０に応じて、第２のマルチビットテストモードにおいては、信号ＩＮＴＤＱ１に応じて、ライトデータバスＷＢＵＳ３の電位レベルを駆動する。
【００９７】
ライトデータバスＷＢＵＳ４およびＷＢＵＳ６に対応する選択回路１２０８および１２１２も、ライトデータバスＷＢＵＳ２に対応する選択回路１２０４と同様の構成を有する。異なる点は、選択回路１２０８は、信号ＩＮＴＤＱ０およびＩＮＴＤＱ４を入力として受け、選択回路１２１２は、信号ＩＮＴＤＱ０およびＩＮＴＤＱ６を受ける構成となっていることである。
【００９８】
通常動作モードにおいては、選択回路１２０８は、入力信号ＩＮＴＤＱ４に応じて、ライトデータバスＷＢＵＳ４を駆動し、選択回路１２１２は、入力信号ＩＮＴＤＱ６に応じて、ライトデータバスＷＢＵＳ６の電位レベルを駆動する。一方、第１および第２のマルチビットテストモードにおいては、選択回路１２０８は、信号ＩＮＴＤＱ４に応じて、選択回路１２１２は、信号ＩＮＴＤＱ６に応じて、それぞれ対応するライトデータバスＷＢＵＳ４およびＷＢＵＳ６の電位レベルを駆動する。
【００９９】
一方、ライトデータバスＷＢＵＳ５，ＷＢＵＳ７，ＷＢＵＳ８，ＷＢＵＳ９，ＷＢＵＳ１０，ＷＢＵＳ１１，ＷＢＵＳ１２およびＷＢＵＳ１３に対応する選択回路１２１０，１２１４〜１２１６は、ライトデータバスＷＢＵＳ３に対応する選択回路１２０６と同様の構成を有する。
【０１００】
通常動作モードにおいては、ライトデータバスＷＢＵＳ５，ＷＢＵＳ７，〜，ＷＢＵＳ１３に対応する選択回路１２１０，１２１４〜１２１６は、それぞれ入力信号ＩＮＴＤＱ５，ＩＮＴＤＱ７，〜，ＩＮＴＤＱ１３に応じて、それぞれ対応するライトデータバスの電位レベルを駆動する。
【０１０１】
これに対して、第１のマルチビットテストモードにおいては、選択回路１２１０，１２１４〜１２１６は、すべて信号ＩＮＴＤＱ０に応じて、対応するライトデータバスの電位レベルを駆動する。
【０１０２】
一方、第２のマルチビットテストモードにおいては、ライトデータバスＷＢＵＳ５，ＷＢＵＳ７に対応する選択回路１２１０および１２１４は、入力信号ＩＮＴＤＱ１に応じて、ライトデータバスＷＢＵＳ８，ＷＢＵＳ１０，ＷＢＵＳ１２にそれぞれ対応する選択回路は、信号ＩＮＴＤＱ１４に応じて、ライトデータバスＷＢＵＳ９，ＷＢＵＳ１１，ＷＢＵＳ１３に対応する選択回路は、それぞれ信号ＩＮＴＤＱ１５に応じて対応するライトデータバスを駆動する。
【０１０３】
すなわち以上の動作をまとめると、通常動作モードにおいては、ライトデータバスＷＢＵＳ０〜ＷＢＵＳ１５は、それぞれ対応する内部書込データＩＮＴＤＱ０〜ＩＮＴＤＱ１５に応じてその電位レベルが駆動される。
【０１０４】
第１のマルチビットテストモードにおいては、ライトデータバスＷＢＵＳ０〜ＷＢＵＳ１５は、すべてデータ入出力端子ＤＱ０に与えられる書込データに応じた内部書込データＩＮＴＤＱ０に応じてその電位レベルが駆動される。
【０１０５】
第２のマルチビットテストモード（信号ＭＩＯＴが“Ｈ”レベルであるモード）においては、ライトデータバスＷＢＵＳ０，ＷＢＵＳ２，ＷＢＵＳ４およびＷＢＵＳ６は、データ入出力端子ＤＱ０に与えられる書込データに応じた内部書込データＩＮＴＤＱ０に応じて駆動される。ライトデータバスＷＢＵＳ１，ＷＢＵＳ３，ＷＢＵＳ５およびＷＢＵＳ７は、データ入出力端子ＤＱ１に与えられる書込データに応じた内部書込データＩＮＴＤＱ１に応じて駆動される。ライトデータバスＷＢＵＳ８，ＷＢＵＳ１０，ＷＢＵＳ１２およびＷＢＵＳ１４は、データ入出力端子ＤＱ１４に与えられる書込データに対応する内部書込データＩＮＴＤＱ１４に応じて駆動される。ライトデータバスＷＢＵＳ９，ＷＢＵＳ１１，ＷＢＵＳ１３およびＷＢＵＳ１５は、データ入出力端子ＤＱ１５に与えられる書込データに対応する内部書込データＩＮＴＤＱ１５に応じて駆動されることになる。
【０１０６】
つまり、第１のマルチビットテストモードにおいては、選択された４×４ビットのメモリセルに対して、すべてデータ入出力端子ＤＱ０に与えられるデータが書込まれるのに対し、第２のマルチビットテストモードにおいては、各メモリセルプレーンごとに、メモリセルプレーンＭ♯０はデータ入出力端子ＤＱ０から、メモリセルプレーンＭ♯１には、データ入出力端子ＤＱ１から、メモリセルプレーンＭ♯２に対しては、データ入出力端子ＤＱ１４から、メモリセルプレーンＭ♯３に対しては、データ入出力端子ＤＱ１５からそれぞれ与えられるデータが同時に選択された４ビットのメモリセルに対してそれぞれ書込まれる。
【０１０７】
図７は、図６に示したライトデータバスＷＢＵＳ０，ＷＢＵＳ２，ＷＢＵＳ６およびＷＢＵＳ８から、メモリセルプレーンＭ♯０に属するローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄまでのデータの伝達経路を機能的に示す図である。
【０１０８】
ローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄは、それぞれ列ブロックごとに存在している。
【０１０９】
ライトデータバスＷＢＵＳ０〜ＷＢＵＳ６により伝達されたデータは、選択回路１２４０により、対応するライトデータバスＷＳａ０〜ＷＳｄ０あるいはＷＳａ１〜ＷＳｄ１のいずれかと、コラムアドレス信号ビットＣＡ８の値に応じて接続される。
【０１１０】
内部ライトデータバスＷＳａ０〜ＷＳｄ０およびＷＳａ１〜ＷＳｄ１は、選択回路１２６０により、対応する列ブロックＭＣＢ０〜ＭＣＢ３のいずれかに属するグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄのいずれかとコラムアドレス信号ビットＣＡ７に応じて接続される。グローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄは、行ブロック選択信号φｗに応答して導通する行ブロック選択ゲートＷＳＧを介して、対応するローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄと接続される。
【０１１１】
したがって、ライトデータバスＷＢＵＳ０〜ＷＢＵＳ６により伝達されたデータは、コラムアドレス信号ビットＣＡ８，ＣＡ７により、選択された列ブロックのローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄと接続される。
【０１１２】
他のメモリセルプレーンＭ♯１〜Ｍ♯３に対しても同様の構成が存在し、それぞれコラムアドレス信号ビットＣＡ７，ＣＡ８に応じて、選択された列ブロックに属するローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄと、対応するライトデータバスとが接続される。
【０１１３】
［マルチビットテストモードにおける読出動作］
次に、図５に示したアドレスの割当に従って、選択されたメモリセルからの読出データが外部へ出力される選択経路およびこれら選択されたメモリセルから読出されたデータに対してマルチビットテストを行なうマルチビットテスト回路の構成について説明する。
【０１１４】
図８は、図１に示した半導体記憶装置１０００における４つのメモリセルプレーンのうちメモリセルプレーンＭ♯０におけるローカルＩＯ線からデータ入出力端子ＤＱ０、ＤＱ２、ＤＱ４およびＤＱ６までのデータの伝達経路を機能的に示す図である。
【０１１５】
他のメモリセルプレーンＭ♯１〜Ｍ♯３についても、全く同様の構成がそれぞれ存在する。
【０１１６】
図８において、メモリセルプレーンＭ♯０の１つの行ブロックにおいて、４つの列ブロックＭＣＢ０〜ＭＣＢ３のそれぞれに設けられた４組のローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、行ブロック選択信号φＲに応答して導通する行ブロック選択ゲートＲＳＧを介して、対応するグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続される。このような構成により、１つの行ブロックにおいて、列ブロックＭＣＢ０〜ＭＣＢ３のそれぞれの４つのローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、それぞれ対応するグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続される。
【０１１７】
各列グループＭＣＢ０〜ＭＣＢ３にそれぞれ対応する４組のグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに対し、共通に選択回路１１０が設けられる。
【０１１８】
この選択回路１１０は、コラムアドレス信号ビットＣＡ７，／ＣＡ７に従って偶数列ブロックまたは奇数列ブロックのグローバルＩＯ線対を選択する。これにより、２つの列グループのグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄが選択されて、内部データバスＤＳａ０〜ＤＳｄ０およびＤＳａ１〜ＤＳｄ１に結合される。すなわち、この選択回路１１０により、１つのメモリセルプレーン中の８ビット分のメモリセルが選択される。
【０１１９】
この内部データバスＤＳａ０〜ＤＳｄ１に対し、さらに選択回路１１２が設けられている。この選択回路１１２は、コラムアドレス信号ビットＣＡ８，／ＣＡ８に従って、内部データバスＤＳａ０〜ＤＳｄ０またはＤＳａ１〜ＤＳｄ１のいずれかのデータを選択して、データ入出力端子ＤＱ０，ＤＱ２，ＤＱ４およびＤＱ６と結合する。これにより、１つのメモリセルプレーン当り４ビットのメモリセルが選択されることになる。
【０１２０】
同様にして、他のメモリセルプレーンＭ♯１〜３からも４ビットずつのメモリセルが選択され、合計１６ビットのメモリセルが選択されることになる。
【０１２１】
このとき、たとえば、メモリセルプレーンＭ♯１から読出されたデータＲＤ１、３、５、７は、それぞれデータ入出力端子ＤＱ１、３、５、７に出力される。メモリセルプレーンＭ♯２から読出されたデータＲＤ８、１０、１２、１４は、それぞれデータ入出力端子ＤＱ８、１０、１２、１４に出力される。同様に、メモリセルプレーンＭ♯３から読出されたデータＲＤ９、１１、１３、１５は、それぞれデータ入出力端子ＤＱ９、１１、１３、１５に出力される。
【０１２２】
マルチビットテスト時においては、この選択回路１１２により選択された４ビットのメモリセルのデータが、マルチビットテスト回路１１４へ並列に与えられる。
【０１２３】
このマルチビットテスト回路１１４は、４つのメモリセルプレーンＭ♯０〜Ｍ♯３の各々から４ビットのメモリセルデータを受ける。したがって、マルチビットテスト回路１１５は、１６ビットのメモリセルデータの論理の一致／不一致を判定し、その判定結果を示す信号ＲＤＴ，／ＲＤＴを出力する。
【０１２４】
マルチビットテスト回路１１４は、同時に、メモリセルプレーンＭ♯０から与えられた４ビットデータの論理の一致／不一致を判定し、それに対応する判定データＲＤＭ０，／ＲＤＭ０を出力する。同時に、マルチビットテスト回路１１４は、他のメモリセルプレーンＭ♯１〜３のそれぞれから与えられる４ビットデータの論理の一致／不一致に応じて、判定結果データＲＤＭ１，／ＲＤＭ１，〜ＲＤＭ３，／ＲＤＭ３を出力する。
【０１２５】
この判定結果データは、専用のピン端子を介して装置外部へ出力されてもよく、また図示しない経路を介してデータ入出力回路を介して装置外部へ読出される構成としてもよい。
【０１２６】
図９は、図８に示したマルチビットテスト回路１１４の構成を示す概略ブロック図である。
【０１２７】
マルチビットテスト回路１１４は、メモリセルプレーンＭ♯０からの読出データＲＤ０，／ＲＤ０，〜ＲＤ６，／ＲＤ６を受けて、判定結果データＲＤＭ０，／ＲＤＭ０および内部信号ＲＤＴＡ０，／ＲＤＴＡ０を出力する初段判定回路１１４２を含む。後に説明するように、判定信号ＲＤＭ０，／ＲＤＭ０は、メモリセルプレーンＭ♯０から読出された４ビットデータの論理の一致／不一致に対応した判定信号であり、すなわちメモリセルプレーンＭ♯０において１つの列選択線により選択されるメモリセルからの読出データの論理の一致／不一致を表わすデータである。
【０１２８】
マルチビットテスト回路１１４は、さらに、メモリセルプレーンＭ♯１からの読出データＲＤ１，／ＲＤ１，〜ＲＤ７，／ＲＤ７を受けて、メモリセルプレーンＭ♯１において、１つの列選択線により選択されたメモリセルからのデータの論理の一致／不一致に応じた判定結果データＲＤＭ１，／ＲＤＭ１と、内部信号ＲＤＴＡ１，／ＲＤＴＡ１を出力する初段判定回路１１４４を含む。
【０１２９】
マルチビットテスト回路１１４は、さらに、初段判定回路１１４２，１１４４と同様の構成を有し、メモリセルプレーンＭ♯２からの読出データＲＤ８，／ＲＤ８，〜ＲＤ１４，／ＲＤ１４を受けて、判定結果データ／ＲＤＭ２，／ＲＤＭ２と内部信号ＲＤＴＡ２，／ＲＤＴＡ２を出力する初段判定回路１１４６と、メモリセルプレーンＭ♯３からの読出データＲＤ９，／ＲＤ９，〜ＲＤ１５，／ＲＤ１５を受けて、判定結果データＲＤＭ３，／ＲＤＭ３および内部信号ＲＤＴＡ３，／ＲＤＴＡ３を出力する初段判定回路１１４８とを含む。
【０１３０】
判定結果データＲＤＭ２，／ＲＤＭ２は、メモリセルプレーンＭ♯２において１つの列選択線により選択されるメモリセルからの読出データの、判定結果データＲＤＭ３，／ＲＤＭ３は、メモリセルプレーンＭ♯２において１つの列選択線により同時に選択されるメモリセルからの読出データの論理の一致／不一致を表わす信号である。
【０１３１】
マルチビットテスト回路１１４は、さらに、内部信号ＲＤＴＡ０，／ＲＤＴＡ０，〜ＲＤＴＡ３，／ＲＤＴＡ３を受けて、１６ビットの読出データＲＤ０〜ＲＤ１５の論理の一致／不一致に対応した判定結果データＲＤＴ，／ＲＤＴを出力する次段判定回路１１５０を含む。
【０１３２】
次に、初段判定回路１１４２〜１１４８および次段判定回路１１５０の構成についてより詳しく説明する。
【０１３３】
初段判定回路１１４２は、読出データＲＤ０，ＲＤ２を受けるＮＡＮＤ回路１２００ａと、読出データＲＤ４，ＲＤ６を受けるＮＡＮＤ回路１２００ｂと、読出データＲＤ０およびＲＤ２のそれぞれの反転データ／ＲＤ０および／ＲＤ２を受けるＮＯＲ回路１２０１ａと、読出データＲＤ４およびＲＤ６のそれぞれの反転信号／ＲＤ４および／ＲＤ６を受けるＮＯＲ回路１２０１ｂと、ＮＡＮＤ回路１２００ａおよび１２００ｂの出力を受けて、内部信号ＲＤＴＡ０を出力するＮＯＲ回路１２０２と、ＮＯＲ回路１２０１ａおよび１２０１ｂの出力を受けて、内部信号ＲＤＴＡ０の反転信号／ＲＤＴＡ０を出力するＮＡＮＤ回路１２０４とを含む。
【０１３４】
初段判定回路１１４２は、さらに、ＮＯＲ回路１２０２および１２０４の出力を受けるＮＯＲ回路１２０６と、ＮＯＲ回路１２０２および１２０４の出力を受けるＮＡＮＤ回路１２０８と、ＮＯＲ回路１２０６の出力を受けるインバータ１２１０と、ＮＯＲ回路１２０６およびＮＡＮＤ回路１２０８の出力を受けて、判定データＲＤＭ０を出力するＮＡＮＤ回路１２１２と、ＮＡＮＤ回路１２０８およびインバータ回路１２１０の出力を受けて、内部信号ＲＤＭ０の反転信号／ＲＤＭ０を出力するＮＡＮＤ回路１２１４とを含む。
【０１３５】
なお、初段判定回路１１４４、１１４６および１１４８の構成も、初段判定回路１１４２の構成と同様であり、その説明は省略する。
【０１３６】
次段判定回路１１５０は、その基本的な構成は初段判定回路１１４２と同様であり、同一部分には同一符号を付してその説明は省略する。
【０１３７】
初段判定回路１１４２と異なる点は、ＮＡＮＤ回路１２００ａが入力として受けるデータは、初段判定回路１１４２からの内部信号ＲＤＴＡ０および初段判定回路１１４４からの内部信号ＲＤＴＡ１であり、ＮＡＮＤ回路１２００ｂが入力として受けるのは、初段判定回路１１４６および１１４８からの内部信号ＲＤＴＡ２およびＲＤＴＡ３であり、ＮＯＲ回路１２０１ａが入力として受けるのは、初段判定回路１１４２および１１４４からの内部信号／ＲＤＴＡ０および／ＲＤＴＡ１であり、ＮＯＲ回路１２０１ｂが入力として受けるのは、初段判定回路１１４６および１１４８からの内部信号／ＲＤＴＡ２および／ＲＤＴＡ３であることである。
【０１３８】
次に、マルチビットテスト回路１１４の動作について簡単に説明する。
初段判定回路１１４２から出力される内部信号ＲＤＴＡ０は、読出データＲＤ０、ＲＤ２、ＲＤ４およびＲＤ６がすべて“Ｈ”レベルであるときにのみ“Ｈ”レベルとなる。一方、内部信号／ＲＤＴＡ０は、読出データ／ＲＤ０、／ＲＤ２、／ＲＤ４および／ＲＤ６がすべて“Ｌ”レベルの場合に“Ｌ”レベルとなる。
【０１３９】
したがって、マルチビットテストにおいて、予めテストするメモリセルに対して、“Ｈ”レベルのデータの書込を行なっていた場合、メモリセルプレーンＭ♯０において、同一の列選択線により同時に選択される４ビットのメモリセルからの読出データがすべて一致している場合に内部信号ＲＤＴＡ０は“Ｈ”レベルに、内部信号／ＲＤＴＡ０は“Ｌ”レベルとなる。
【０１４０】
それ以外の場合は、内部信号ＲＤＴＡ０は、“Ｌ”レベルに、内部信号／ＲＤＴＡ０は“Ｈ”レベルとなる。
【０１４１】
この内部信号ＲＤＴＡ０の値に応じて、信号ＲＤＴＡ０が“Ｈ”レベルかつ／ＲＤＴＡ０が“Ｌ”レベルである場合は、判定データＲＤＭ０，／ＲＤＭ０はそれぞれ“Ｈ”レベルと“Ｌ”レベルとになる。
【０１４２】
一方、内部信号ＲＤＴＡ０が“Ｌ”レベルかつ／ＲＤＴＡ０が“Ｈ”レベルの場合は、判定データＲＤＭ０，／ＲＤＭ０は、それぞれ“Ｌ”レベルと“Ｈ”レベルとなる。
【０１４３】
後に説明するように、第２のマルチビットテストモードにおいては、この判定データＲＤＭ０に応じた信号がデータ入出力端子ＤＱ０に出力される。
【０１４４】
したがって、この第２のマルチビットテストモードにおいては、メモリセルプレーンＭ♯０において、同一の列選択線により同時に選択されるメモリセルから読出されたデータの論理が一致しているか否かをデータ入出力端子ＤＱ０に出力される判定データＲＤＭ０に応じて判断することが可能となる。
【０１４５】
他のメモリセルプレーンＭ♯１〜３において、同一の列選択線により同時に選択されるメモリセルからの読出データの論理の一致／不一致についても、それぞれのメモリセルプレーンＭ♯１〜３について、それぞれデータ入出力端子ＤＱ１，ＤＱ１４，ＤＱ１５に出力される判定データをもとに判断することが可能となる。
【０１４６】
一方で、第１のマルチビットテストモードにおいては、各メモリセルプレーンＭ♯０〜３において同時に選択されたメモリセルからの読出データのすべての論理が一致しているか否かを、次段判定回路１１５０から出力される判定データＲＤＴ，／ＲＤＴに応じて判断することが可能となる。
【０１４７】
第１のマルチビットテストモードにおいては、この判定データＲＤＴに応じた信号がデータ入出力端子ＤＱ０に出力される。
【０１４８】
図１０は、図１に示したデータ入出力端子ＤＱ０〜ＤＱ１５にそれぞれ対応するデータ入出力バッファの構成を示す概略ブロック図である。
【０１４９】
図１０に示したデータ入出力バッファの構成の例においては、第１のマルチビットテストモードにおいて、データ入出力端子ＤＱ０から判定結果データＲＤＴが出力され、第２のマルチビットテストモードにおいては、データ入出力端子ＤＱ０，ＤＱ１，ＤＱ１４，ＤＱ１５のそれぞれから判定結果データＲＤＭ０〜ＲＤＭ３が出力されるものとする。
【０１５０】
データ入出力バッファ１４００は、データ入出力端子ＤＱ０に対応した選択回路１４１０と駆動回路１４４０とを含む。選択回路１４１０は、通常動作モードを指定する信号ＮＭの活性期間中は、読出データＲＤ０を駆動回路１４４０に対して出力し、第１のマルチビットテストモードを指定する信号ＭＢＴが活性期間中は、判定結果データＲＤＴ，／ＲＤＴを駆動回路１４４０に対して出力し、第２のマルチビットテストモードを指定する信号ＭＩＯＴが活性である期間中は判定結果データＲＤＭ０，／ＲＤＭ０を駆動回路１４４０に対して出力する。
【０１５１】
駆動回路１４４０は、選択回路１４１０からの出力を受けて、信号ＯＥＭの活性化に応じて、データ入出力端子ＤＱ０の電位レベルを駆動する。
【０１５２】
データ入出力バッファ１４００は、データ入出力端子ＤＱ１に対応して、選択回路１４１２と駆動回路１４４２とを含む。
【０１５３】
選択回路１４１２は、信号ＮＭが活性である期間中は、読出データＲＤ１，／ＲＤ１を電位し、信号ＭＩＯＴが活性である期間中は、判定結果データＲＤＭ１，／ＲＤＭ１を出力する。駆動回路１４４２は、選択回路１４１２の出力を受けて、信号ＯＥＭの活性化に応じて、データ入出力端子ＤＱ１の電位レベルを駆動する。
【０１５４】
データ入出力バッファ１４００は、さらに、データ入出力端子ＤＱ１４に対応して、選択回路１４１４および駆動回路１４４４を、データ入出力端子ＤＱ１５に対応して、選択回路１４１６および駆動回路１４４６を含む。
【０１５５】
選択回路１４１４および１４１６の構成は、選択回路１４１２の構成と同様であり、駆動回路１４４４および１４４６の構成は、駆動回路１４４２の構成と同様である。
【０１５６】
データ入出力バッファ１４００は、さらに、データ入出力端子ＤＱ２〜ＤＱ１３のそれぞれに対応して、選択回路１４１８〜１４２２および駆動回路１４４８〜１４５２を含む。
【０１５７】
選択回路１４１８は、読出データＲＤ２，／ＲＤ２を受けて、それぞれを反転したデータを出力する。選択回路１４２０〜１４２２の構成は、選択回路１４１８の構成と同様である。駆動回路１４４８〜１４５２の構成は、駆動回路１４４０の構成と同様である。
【０１５８】
次に、選択回路および駆動回路の構成についてさらに詳しく説明する。
データ入出力端子ＤＱ０に対応して存在する選択回路１４１０は、読出データＲＤ０を受けて、信号ＮＭに応じて導通／非導通状態となるトランスミッションゲート１４０４ａと、判定結果データＲＤＭ０を受けて、信号ＭＩＯＴに応じて導通／非導通状態となるトランスミッションゲート１４０６ａと、判定結果データＲＤＴを受けて、信号ＭＢＴに応じて導通／非導通状態となるトランスミッションゲート１４０８ａと、トランスミッションゲート１４０４ａ〜１４０８ａの出力を受けて、反転したデータを出力するインバータ回路１４３０とを含む。
【０１５９】
選択回路１４１０は、読出データ／ＲＤ０を受けて、信号ＮＭに応じて、導通／非導通状態となるトランスミッションゲート回路１４０４ｂと、判定結果データ／ＲＤＭ０を受けて、信号ＭＩＯＴに応じて導通／非導通状態となるトランスミッションゲート回路１４０６ｂと、判定結果データ／ＲＤＴを受けて、信号ＭＢＴに応じて導通／非導通状態となるトランスミッションゲート回路１４０８ｂと、トランスミッションゲート回路１４０４ｂ〜１４０８ｂの出力を受けて、判定した信号を出力するインバータ回路１４３２とを含む。
【０１６０】
駆動回路１４４０は、インバータ回路１４３０の出力および信号ＯＥＭを受けるＡＮＤ回路１４６０と、インバータ回路１４３２の出力と信号ＯＥＭを受けるＡＮＤ回路１４６２と、電源電位Ｖｃｃと出力ノードＯＵＴとの間に接続され、ゲートにＡＮＤ回路１４６２の出力を受けるＮチャネルＭＯＳトランジスタ１４６４と、出力ノードＯＵＴと接地電位との間に接続され、ゲートにＡＮＤ回路１４６０の出力を受けるＮチャネルＭＯＳトランジスタ１４６６とを含む。出力ノードＯＵＴとデータ入出力端子ＤＱ０とが接続している。
【０１６１】
したがって、信号ＮＭが活性状態の“Ｈ”レベルである期間は、トランスミッションゲート回路１４０４ａおよび１４０４ｂが導通状態となって、信号ＯＥＭが活性状態（“Ｈ”レベル）となるのに応じて、読出データＲＤ０に応じて、ＮチャネルＭＯＳトランジスタ１４６４および１４６６が相補的に導通／非導通状態となって、出力ノードＯＵＴの電位レベルが変化する。
【０１６２】
同様にして、信号ＭＩＯＴが活性状態の“Ｈ”レベルである期間は判定結果データＲＤＭ０に応じて、信号ＭＢＴが“Ｈ”レベルである期間は判定結果データＲＤＴに応じて、それぞれＮチャネルＭＯＳトランジスタ１４６４および１４６６が相補的に導通／非導通状態となることにより、出力ノードＯＵＴの電位レベルが変化する。
【０１６３】
選択回路１４１２の構成は、選択回路１４１０の構成のうち、トランスミッションゲート回路１４０８ａおよび１４０８ｂを除いた構成となっており、その他同一部分については同一符号を付してその説明は省略する。
【０１６４】
選択回路１４１８は、読出データＲＤ２を受けて判定信号を出力するインバータ回路１４３０と、読出データ／ＲＤ２を受けて、判定信号を出力するインバータ回路１４３２とを含む。したがって、選択回路１４１８は、単に読出データＲＤ２，／ＲＤ２に対するバッファ回路としてのみ動作する。
【０１６５】
駆動回路１４４２〜１４５２の構成は、駆動回路１４４０の構成と同様であり、同一部分には同一参照符号を付してその説明は省略する。
【０１６６】
図１０に示したようなデータ入出力バッファの構成とすることで、信号ＮＭ、信号ＭＢＴ、信号ＭＩＯＴのそれぞれの活性化に応じて、データ入出力端子ＤＱ０，ＤＱ１，ＤＱ１４，ＤＱ１５から出力されるデータが切換えられる。
【０１６７】
次に、図１０に示したデータ入出力バッファ１４００の動作を制御する信号ＭＢＴおよびＭＩＯＴの発生方法について説明する。
【０１６８】
図１１および図１２は、外部制御信号／ＷＥ，／ＣＡＳおよびアドレス信号Ａ０，Ａ１により、信号ＭＢＴあるいはＭＩＯＴのいずれかを活性状態とする内部制御回路の構成を示す回路図である。信号／ＷＥは、データ書込を指定するライトイネーブル信号である。信号／ＣＡＳは、コラムアドレスストローブ信号であり、メモリセルプレーンＭ♯０〜３における列を選択する回路を活性状態とする。
【０１６９】
アドレス信号Ａ０，Ａ１は、外部から与えられるアドレス信号ビットの最下位ビットおよび最下位から２桁目のビットを表わす。
【０１７０】
内部制御回路２００は、信号／ＷＥおよび信号／ＣＡＳを受けるＮＯＲ回路２１０と、ゲートに信号／ＲＡＳを受け、ソースおよびドレインのいずれか一方がＮＯＲ回路２１０の出力と接続するＮチャネルＭＯＳトランジスタ２１６と、ＮチャネルＭＯＳトランジスタ２１６のソースおよびドレインのうちの他方のノードＰの電位レベルを保持するラッチ回路２１８と、ゲートに信号ＲＡＳを受け、ソースおよびドレインのいずれか一方がノードＰと接続し、他方が内部制御信号φMSを出力するノードＰ′と接続するＮチャネルＭＯＳトランジスタ２２２と、ノードＰ′と接地電位との間に接続され、ゲートに信号／ＲＡＳを受けるＮチャネルＭＯＳトランジスタ２２６とを含む。
【０１７１】
内部制御回路２００は、さらに、信号／ＷＥを受けるインバータ２１２と、信号／ＣＡＳおよびインバータ２１２の出力を受けるＮＯＲ回路２１４と、ゲートに信号／ＲＡＳを受け、ソースおよびドレインのいずれか一方がＮＯＲ回路２１４の出力と接続し、他方がノードＱと接続するＮチャネルＭＯＳトランジスタ２２０と、ノードＱの電位レベルを保持するラッチ回路２２４と、ゲートに信号ＲＡＳを受け、ソースおよびドレインのいずれか一方がノードＱと接続し、他方が信号φMRを出力するノードＱ′と接続するＮチャネルＭＯＳトランジスタ２２８と、ゲートに信号／ＲＡＳを受け、ノードＱ′と接地電位との間に接続されるＮチャネルＭＯＳトランジスタ２３０とを含む。
【０１７２】
図１２を参照して、内部制御回路２００は、さらに、アドレス信号Ａ０および信号φMSを受けるＡＮＤ回路２５０と、アドレス信号Ａ１と信号φMSとを受けるＡＮＤ回路２５２と、ＡＮＤ回路２５０の出力をセット信号として、信号φMRをリセット信号として受け、信号ＭＢＴを出力するＳＲフリップフロップ回路２５４と、ＡＮＤ回路２５２の出力をセット信号として、信号φMRをリセット信号として受け、信号ＭＩＯＴを出力するＳＲフリップフロップ回路２５６とを含む。
【０１７３】
次に、内部制御回路２００の動作について簡単に説明する。図１３は、内部制御回路２００の動作を説明するタイミングチャートである。
【０１７４】
時刻ｔ１において、信号／ＣＡＳおよび／ＷＥが“Ｈ”レベルから“Ｌ”レベルに立下がる。その後、時刻ｔ３において、信号／ＲＡＳも“Ｌ”レベルに立下がる。すなわち、いわゆるＷＣＢＲ条件が設定され、この信号／ＲＡＳが立下がる時点でのアドレス信号値に応じて、信号ＭＢＴあるいは信号ＭＩＯＴのいずれかが活性状態とされる。時刻ｔ３において、信号Ａ１が“Ｈ”レベルであるものとする。
【０１７５】
時刻ｔ１から時刻ｔ２までの期間において、信号／ＷＥおよび／ＣＡＳがともに“Ｌ”レベルであることに応じて、ＮＯＲ回路２１０の出力レベルが“Ｈ”レベルとなっている。時刻ｔ１〜時刻ｔ２の期間においては、信号／ＲＡＳは“Ｈ”レベルであって、ＮチャネルＭＯＳトランジスタ２１６は導通状態であるので、ノードＰの電位レベルも“Ｈ”レベルとなる。この電位レベルがラッチ回路２１８により保持されることになる。
【０１７６】
一方で、ＮＯＲ回路２１４の出力ノードと接続しているノードＱの電位レベルは“Ｌ”レベルであり、この電位レベルをラッチ回路２２４が保持している。
【０１７７】
時刻ｔ１〜時刻ｔ２においては、ゲートに信号ＲＡＳ（信号／ＲＡＳの反転信号）を受けるＮチャネルＭＯＳトランジスタ２２２および２２８はともに非導通状態であり、信号／ＲＡＳをゲートに受けるＮチャネルＭＯＳトランジスタ２２６および２３０はともに導通状態である。したがって、ノードＰ′およびＱ′の電位レベルは、ともに“Ｌ”レベルであって、信号φMSおよびφMRは、ともに“Ｌ”レベルである。
【０１７８】
時刻ｔ２において、信号／ＲＡＳが“Ｈ”レベルから“Ｌ”レベルに立下がると、ＮチャネルＭＯＳトランジスタ２１６、２２０、２２６および２３０は、すべて非導通状態となる。これに対して、ゲートに信号ＲＡＳ（信号／ＲＡＳの反転信号）を受けるＮチャネルＭＯＳトランジスタ２２２および２２８は、ともに導通状態となるので、時刻ｔ３において、ノードＰ′の電位レベルは“Ｈ”レベルに立上がり、ノードＱ′の電位レベルは“Ｌ”レベルを維持する。すなわち、図１３に示したように、時刻ｔ２において、信号φMSが“Ｈ”レベルに変化する。
【０１７９】
次に、図１２を参照して、時刻ｔ２においては、アドレス信号ビットＡ１が“Ｈ”レベルであるため、ＡＮＤ回路２５２の入力信号のφMSおよび信号Ａ１がともに“Ｈ”レベルとなることになり、ＡＮＤ回路２５２の出力レベルが“Ｈ”レベルに変化する。したがって、ＳＲフリップフロップ回路２５６の出力レベルが“Ｈ”レベルにセットされる。
【０１８０】
これに対して、アドレス信号ビットＡ０は“Ｌ”レベルであるため、ＡＮＤ回路２５０の出力レベルは、“Ｌ”レベルを維持し、ＳＲフリップフロップ回路２５４の出力信号であるＭＢＴは“Ｌ”レベルを維持する。
【０１８１】
以上の動作により、入出力バッファ回路１４００を制御する信号ＭＩＯＴが“Ｈ”レベルに、信号ＭＢＴは“Ｌ”レベルにセットされることになる。
【０１８２】
時刻ｔ４において、信号／ＲＡＳが“Ｈ”レベルとなることに応じて、ＮチャネルＭＯＳトランジスタ２２６および２３０がともに導通状態となって、ノードＰ′およびＱ′の電位レベル、すなわち信号φMSおよび信号φMRのレベルがともに“Ｌ”レベルとなる。
【０１８３】
以上で、第２のマルチビットテストモードのセットサイクルが完了する。
続いて、テストモード動作においては、たとえば、通常どおり信号／ＲＡＳの“Ｌ”レベルへの立下がりのエッジに応じて、行アドレス信号が取込まれ、信号／ＣＡＳの立下がりのエッジに応じて、列アドレス信号が取込まれることで、テスト動作が行なわれる。
【０１８４】
テスト動作が完了すると、続いて、リセットサイクルが開始される。リセットサイクルにおいては、時刻ｔ５において、信号／ＣＡＳが“Ｌ”レベルに立下がり、それに続いて時刻ｔ６において、信号／ＲＡＳが“Ｌ”レベルに立下がる。すなわち、いわゆるＣＢＲ条件が設定される。
【０１８５】
時刻ｔ５〜時刻ｔ６においては、ＮＯＲ回路２１４の出力ノードの電位レベルが“Ｈ”レベルとなり、ＮＯＲ回路２１０の出力ノードは、“Ｌ”レベルを維持する。セットサイクルにおけるのと同様に、この期間（時刻ｔ５〜ｔ６）におけるＮＯＲ回路２１０および２１４のそれぞれの出力ノードの電位レベルに応じて、時刻ｔ６における信号／ＲＡＳの立下がりのエッジにおいて、信号φMSおよびφMRが出力される。すなわち、時刻ｔ６において、信号φMSは“Ｌ”レベルを維持し、信号φMRは、“Ｈ”レベルに立上がる。これに応じて、ＳＲフリップフロップ回路２５４および２５６の出力レベルはリセットされ、時刻ｔ７において、信号ＭＩＯＴは“Ｌ”レベルとなる。
【０１８６】
時刻ｔ８において、信号／ＲＡＳおよび／ＣＡＳがともに“Ｈ”レベルに復帰するのに応じて、信号φMRも“Ｌ”レベルに復帰する。
【０１８７】
以上の説明においては、第２のマルチビットテストモード、すなわち、信号ＭＩＯＴが“Ｈ”レベルとなる場合の内部制御回路２００の動作について述べた。時刻ｔ２において、アドレス信号ビットＡ０を“Ｈ”レベルに、信号Ａ１を“Ｌ”レベルとすれば、全く同様にして、内部制御回路２００は、第１のマルチビットテストモードにおける動作、すなわち、信号ＭＢＴを“Ｈ”レベルとする動作を行なうことになる。
【０１８８】
図１４は、次に、第２のマルチビットテストモード、すなわち各メモリセルプレーンにおいて、同一の列選択線により同時に選択されるメモリセルからの読出データの一致／不一致をそれぞれ判定し、各メモリセルプレーンに対する判定結果データが、データ入出力端子ＤＱ０〜ＤＱ３に出力されるテストモードについてより詳しく説明する。
【０１８９】
図１４は、第２のマルチビットテストモードにおける主要な信号の時間変化を示すタイミングチャートである。
【０１９０】
図１４においては、メモリセルプレーンＭ♯０からの読出データに対する判定結果データ、すなわちデータ入出力端子ＤＱ０に出力される判定結果データを代表的に示す。
【０１９１】
図１３において説明したとおり、時刻ｔ１〜ｔ２の期間のＷＣＢＲ条件により、第２のマルチビットテストモードがセットされ、信号ＭＩＯＴが“Ｈ”レベルに変化する。
【０１９２】
セットサイクル完了後、第２のマルチビットテストモードにおける読出動作においては、時刻ｔ４において、信号／ＲＡＳが“Ｌ”レベルに立下がるのに応じて、ロウアドレス信号Ａｘが取込まれ、これに応じて、時刻ｔ５において、アドレス信号Ａｘに対応するワード線の電位レベルが“Ｈ”レベルへと変化する。
【０１９３】
時刻ｔ６において、データ出力を指定する出力イネーブル信号／ＯＥが活性状態（“Ｌ”レベル）とされる。
【０１９４】
時刻ｔ７において、信号／ＣＡＳが“Ｌ”レベルに立下がるエッジに応じて、列アドレスＡｙが取込まれる。この列アドレスＡｙに応じて、各メモリセルプレーンＭ♯０〜３において、対応する列選択線が活性状態とされ、１つの列選択線当り４ビットのメモリセルが選択される。
【０１９５】
時刻ｔ８において、信号ＯＥＭが活性状態（“Ｈ”レベル）となり、図１０に示した入出力バッファ回路１４００において、各駆動回路１４４０〜１４５２が活性状態とされる。
【０１９６】
列選択線が活性状態となることにより、選択されたメモリセルから読出されたデータは、ローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄおよびグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄを経て、図６に示した選択回路１１０により対応するデータバスＤＳａ０〜ＤＳｄ０またはＤＳａ１〜ＤＳｄ１に出力される。さらに、各メモリセルプレーン当り、選択回路１１２が選択した４ビットのデータが、マルチビットテスト回路１１４に入力される。一方、読出データＲＤ０，／ＲＤ０，〜ＲＤ６，／ＲＤ６は、それぞれ入出力バッファ中の選択回路１４１０〜１４２２のうち、対応する選択回路に入力する。一方、マルチビットテスト回路１１４は、各メモリセルプレーンＭ♯０〜３のそれぞれに対応して、読出されたデータの論理の一致／不一致に応じて、判定結果データＲＤＭ０，／ＲＤＭ０，〜ＲＤＭ３，／ＲＤＭ３を出力し、これらの判定結果データも、それぞれ入出力バッファ回路１４００中の対応する選択回路に入力する。
【０１９７】
第２のマルチビットテストモードにおいては、データ入出力バッファ１４００中の選択回路のうち、データ入出力端子ＤＱ０〜ＤＱ３にそれぞれ対応する選択回路１４１０〜１４１６は、それぞれ信号ＭＩＯＴに制御されて、マルチビットテスト回路１１４からの信号ＲＤＭ０，／ＲＤＭ０，〜ＲＤＭ３，／ＲＤＭ３を選択する状態となっている。
【０１９８】
したがって、時刻ｔ９において、たとえば、データ入出力端子ＤＱ０からは、メモリセルプレーンＭ♯０において読出されたデータに対する判定結果データＲＤＭ０に対応する信号が出力される。
【０１９９】
他のデータ入出力端子ＤＱ１〜ＤＱ３についても、それぞれ対応するメモリセルプレーンＭ♯１〜３のそれぞれに対する判定結果データＲＤＭ１〜ＲＤＭ３が出力される。
【０２００】
つまり、第２のマルチビットテストモードにおいては、外部から与えたアドレス信号Ａｘ，Ａｙに応じて、各メモリセルプレーンにおいて、活性状態とされた列選択線により同時に選択されたメモリセルについて、その読出データの論理の一致／不一致をそれぞれ判定することが可能である。
【０２０１】
したがって、この判定結果データに応じて、１つの列選択線で同時に選択されるメモリセルのうちに欠陥メモリセルが存在すると判断された場合は、この１つの列選択線で選択されるメモリセル列をユニットとして、予備のメモリセル列と置換することで、マルチビットテストモードにおいて、不良メモリセル列の救済を行なうことが可能となる。
【０２０２】
一方、第１のマルチビットテストモード、すなわち信号ＭＢＴが活性状態（“Ｈ”レベル）とされる場合には、データ入出力バッファ１４００において、データ入出力端子ＤＱ０に対応する選択回路１４１０は、マルチビットテスト回路からの信号ＲＤＴ，／ＲＤＴを選択する。したがって、第１のマルチビットテストモードにおいては、データ入出力端子ＤＱ０に出力されるデータの値に応じて、各メモリセルプレーンにおいて選択された４×４ビットのメモリセルからの読出データの論理の一致／不一致を一度に判断することが可能となる。
【０２０３】
以上のような構成とすることで、テスト時間の短縮と、欠陥不良メモリセル列の救済を両立して行なうことが可能となる。
【０２０４】
なお、以上の説明においては各メモリセルプレーンにおいて１つの列選択線により同時に選択されるのは４ビットのメモリセルとしたが、この発明はこの場合に限定されることなく適用することが可能である。
【０２０５】
［実施の形態２］
実施の形態１においては、たとえば、メモリセルプレーンＭ♯０において、データの読出が行なわれた列ブロックＭＣＢ０〜ＭＣＢ３からの読出データを、選択回路１１０および１１２により選択した後、マルチビットテスト回路においてその論理の一致／不一致を判定した。
【０２０６】
しかしながら、選択回路１１０には、図８に示したマルチビットテスト回路１１４に入力されるデータよりも、より多くの読出データが入力している。したがって、これらの入力データのすべてについて、論理の一致／不一致を判定することとすれば、より縮退度を向上させたマルチビットテストが可能となる。
【０２０７】
実施の形態２の半導体記憶装置においては、実施の形態１の半導体記憶装置に比べて、より縮退度の高いマルチビットテストモードを可能とする半導体記憶装置を提供する。
【０２０８】
実施の形態２の半導体記憶装置の構成も、基本的には、図１に示した半導体記憶装置１０００の構成と同様であり、異なる点は、図８に示したグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄからマルチビットテスト回路１１４に至るまでのデータの伝達経路である。
【０２０９】
図１５は、本発明の実施の形態２の半導体記憶装置におけるグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａ，〜ＧＩＯｄ，／ＧＩＯｄからマルチビットテスト回路１１４に至るまでのデータの伝達経路を示す要部回路図である。
【０２１０】
図１５に示したデータ伝達回路１５００は、メモリセルプレーンＭ♯０〜Ｍ♯３からの読出データをそれぞれ受ける読出増幅回路１５０２〜１５６２と、読出増幅回路１５０２〜１５６２からの出力データを受けて、対応するデータをマルチビットテスト回路１１４に与えるデータバス１５８０とを含む。
【０２１１】
読出増幅回路１５０２は、列ブロックＭＣＢ０からの読出データを伝達するグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａと入力ノードが接続する差動増幅回路１５０４と、列ブロックＭＣＢ０からの読出データを伝達するグローバルＩＯ線対ＧＩＯｂが入力ノードと接続する差動増幅回路１５０６と、グローバルＩＯ線対ＧＩＯｃ，／ＧＩＯｃと入力ノードが接続する差動増幅回路１５０８と、グローバルＩＯ線対ＧＩＯｄ，／ＧＩＯｄと入力ノードが接続する差動増幅回路１５１０とを含む。差動増幅回路１５０４は、その相補出力により、インバータ回路１５１２ａおよび１５１２ｂをそれぞれ駆動し、同様にして、差動増幅回路１５０６、１５０８および１５１０は、それぞれその相補出力により、インバータ回路１５１４ａおよび１５１４ｂ、１５１６ａおよび１５１６ｂ、１５１８ａおよび１５１８ｂを駆動する。
【０２１２】
インバータ回路１５１２ａは、ソースが接地ノードと接続するＮチャネルＭＯＳトランジスタ１５２０ａのゲートを駆動し、インバータ回路１５１２ｂは、ソースが接地ノードと接続するＮチャネルＭＯＳトランジスタ１５２０ｂのゲート電位を駆動する。
【０２１３】
同様にして、インバータ回路の対１５１４ａおよび１５１４ｂ、１５１６ａおよび１５１６ｂ、１５１８ａおよび１５１８ｂは、それぞれソースが接地電位と接続するＮチャネルＭＯＳトランジスタの対１５２２ａおよび１５２２ｂ、１５２４ａおよび１５２４ｂ、１５２６ａおよび１５２６ｂのゲート電位を駆動する。
【０２１４】
差動増幅回路１５０４〜１５１０は、それぞれデータアドレス信号ビットＣＡ７，ＣＡ８および後に説明するテストモード信号ＭＢＴ０，ＭＢＴ１に応じて活性化される。
【０２１５】
すなわち、たとえば読出増幅回路１５０２は、テストモード信号ＭＢＴ０，ＭＢＴ１がともに不活性状態（“Ｌ”レベル）の場合は、アドレス信号ビットＣＡ７，ＣＡ８がともに“Ｌ”レベルであって、信号／ＣＡ７，／ＣＡ８がともに“Ｈ”レベルのときに活性化される。
【０２１６】
読出増幅回路１５３２〜１５５２もその構成は読出増幅回路１５０２の構成と同様であり、それらに含まれる差動増幅回路は、テストモード信号ＭＢＴ０，ＭＢＴ１およびアドレス信号ビットＣＡ７，ＣＡ８に応じて活性化される。
【０２１７】
データバス１５８０は、各読出増幅回路において、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａにより伝達された信号に応じて駆動されるＮチャネルＭＯＳトランジスタ１５２０ａ，１５２０ｂのドレインとそれぞれ接続するデータバスＤＳａ，／ＤＳａを含む。
【０２１８】
データバス１５８０は、さらに、各読出増幅回路において、グローバルＩＯ線対ＧＩＯｂにより伝達された信号に応じて駆動されるＮチャネルＭＯＳトランジスタ１５２２ａ，１５２２ｂのドレインとそれぞれが接続するデータバスＤＳｂ，／ＤＳｂと、同様にして、各読出増幅回路において、グローバルＩＯ線対ＧＩＯｃにより伝達された信号に応じて駆動されるＮチャネルＭＯＳトランジスタ１５２４ａ，１５２４ｂのドレインとそれぞれ接続するデータバスＤＳｃ，／ＤＳｃと、各読出増幅回路において、グローバルＩＯ線対ＧＩＯｄにより伝達された信号に応じて駆動されるＮチャネルＭＯＳトランジスタ１５２６ａ，１５２６ｂのドレインとそれぞれが接続するデータバスＤＳｄ，／ＤＳｄとを含む。
【０２１９】
したがって、たとえばデータバスＤＳａ，／ＤＳａについてみると、各読出増幅回路１５０２〜１５５２からの出力に応じて、その電位が駆動されるいわゆるワイヤードＯＲ構成となっている。その他のＤＳｂ，／ＤＳｂ，〜ＤＳｄ，／ＤＳｄについても同様である。
【０２２０】
データバス１５８０において、各データバスＤＳａ，／ＤＳａ，〜ＤＳｄ，／ＤＳｄは、それぞれプリチャージ信号／ＰＲＥに応じて導通状態となり、各データバスを電源電位Ｖｃｃに充電するプリチャージトランジスタ１５８２ａ，１５８２ｂ，〜１５８８ａ，１５８８ｂを含む。
【０２２１】
したがって、各読出増幅回路からのデータ出力前のタイミングにおいて、これらのデータバスはプリチャージ信号／ＰＲＥの活性化（“Ｌ”レベルへの変化）に応じて、電源電位に充電される。
【０２２２】
これらデータバスＤＳａ，／ＤＳａ，〜ＤＳｄ，／ＤＳｄは、それぞれマルチビットテスト回路１１４にデータを伝達する。
【０２２３】
マルチビットテスト回路１１４は、メモリセルプレーンＭ♯０からの４ビットのデータ以外に、各メモリセルプレーンＭ♯１〜３からの４ビットのデータを受け、合計４×４ビットのデータを受けて、それらのデータの論理の一致／不一致に応じて、判定結果データを出力する。
【０２２４】
すなわち、実施の形態１におけるマルチビットテスト回路１１４と全く同様にして、第１のマルチビットテストモードにおいては、各メモリセルプレーンＭ♯０〜Ｍ♯３からの４×４ビットの読出データの論理の一致／不一致に応じて、判定結果データＲＤＴ，／ＲＤＴを出力し、第２のマルチビットテストモードにおいては、メモリセルプレーンＭ♯０〜Ｍ♯３のそれぞれからの４ビットのデータの論理の一致／不一致に応じて、判定結果データＲＤＭ０，／ＲＤＭ０，〜ＲＤＭ３，／ＲＤＭ３を出力する。
【０２２５】
また、読出増幅回路１５０２における差動増幅回路１５０４〜１５１０を活性化する増幅器活性化信号発生回路１５９２は、信号／ＣＡ７および信号ＭＢＴ０のＯＲ演算結果と、信号／ＣＡ８と信号ＭＢＴ１のＯＲ演算結果との論理積を出力する。
【０２２６】
他の読出増幅回路１５３２〜１５５２に対する増幅器活性化信号発生回路１５９４〜１５９８についても、コラムアドレス信号ビットＣＡ７，ＣＡ８の論理の組合せが異なるだけで、その構成は同様である。
【０２２７】
次に、データ伝達回路１５００の動作について説明する。
ｉ） 信号ＭＢＴ０，ＭＢＴ１がともに“Ｌ”レベルの場合。
【０２２８】
この場合、たとえば（ＣＡ７，ＣＡ８）＝（０，０）のとき、すなわち（／ＣＡ７，／ＣＡ８）＝（１，１）のときは、増幅器活性化信号発生回路１５９２の出力信号が活性状態（“Ｈ”レベル）となる。したがって、読出増幅回路１５０２が活性状態とされ、列ブロックＭＣＢ０から読出されたデータが、データバスＤＳａ，／ＤＳａ，〜ＤＳｄ，／ＤＳｄに伝達される。たとえば、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａの電位レベルが読出データに応じて、それぞれ“Ｌ”レベルと“Ｈ”レベルとなっているものとする。このときは、差動増幅回路１５０４の出力に応じて、ＮチャネルＭＯＳトランジスタ１５２０ａが導通状態に、１５２０ｂが非導通状態となる。したがって、予め電源電位ＶｃｃにプリチャージされてきたデータバスＤＳａ，／ＤＳａは、それぞれ“Ｌ”レベルおよび“Ｈ”レベルの電位となる。この電位レベル変化がマルチビットテスト回路１１４に伝達される。
【０２２９】
他のグローバルＩＯ線対ＧＩＯｂ，／ＧＩＯｂ，〜ＧＩＯｄ，／ＧＩＯｄについても同様である。
【０２３０】
コラムアドレス信号ビットＣＡ７，ＣＡ８の論理レベルの組合せに応じて、読出増幅回路１５３２〜１５５２のいずれかが活性化される。
【０２３１】
ｉｉ） 信号ＭＢＴ０が“Ｌ”レベルであり、信号ＭＢＴ１が“Ｈ”レベルである場合。
【０２３２】
この場合、コラムアドレス信号ビットＣＡ８の論理レベルにかかわらず、増幅器活性化信号の電位レベルが変化する。すなわち、たとえば増幅器活性化信号発生回路１５９２においては、コラムアドレス信号ビットＣＡ８が“Ｈ”レベルの場合も、“Ｌ”レベルの場合もコラムアドレス信号ビットＣＡ７が“Ｌ”レベルの場合は活性な増幅器活性化信号を、コラムアドレス信号ビットＣＡ７が“Ｈ”レベルの場合は不活性な増幅器活性化信号を出力する。
【０２３３】
たとえば、コラムアドレス信号ビットＣＡ７が“Ｌ”レベルの場合は、読出増幅回路１５０２および１５３２が同時に活性状態となる。
【０２３４】
このときは、データバスＤＳａ，／ＤＳａの電位レベルは、読出増幅回路１５０２および１５３２において、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａにより伝達されたデータがともに“Ｈ”レベルの場合においてのみ、“Ｈ”レベルの信号を伝達することになる。
【０２３５】
つまり、この場合マルチビットテスト回路１１４に入力する信号は、列ブロックＭＣＢ０およびＭＣＢ１におけるグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａ，〜ＧＩＯｄ，／ＧＩＯｄの伝達データが、それぞれ“Ｈ”レベルである場合にのみすべての入力信号レベルが“Ｈ”レベルとなる。すなわち、マルチビットテスト回路１１４には、各列ブロックから読出されたデータの論理積演算結果が入力されることになる。
【０２３６】
なお、信号ＭＢＴ０，信号ＭＢＴ１がそれぞれ“Ｈ”レベルおよび“Ｌ”レベルの場合についても、無視されるコラムアドレス信号ビットがＣＡ８からＣＡ７に変わるだけで、その動作については同様である。
【０２３７】
ｉｉｉ） 信号ＭＢＴ０，信号ＭＢＴ１がともに“Ｈ”レベルである場合。
この場合、コラムアドレス信号ビットＣＡ７，ＣＡ８の値に関わりなく、読出増幅回路１５０２〜１５５２がすべて活性化される。
【０２３８】
したがって、データバスＤＳａ，／ＤＳａは、すべての列ブロックＭＣＢ０〜ＭＣＢ３においてグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａが伝達するデータがすべて“Ｈ”レベルの場合においてのみ、“Ｈ”レベルの信号を伝達する。
【０２３９】
その他のデータバスＤＳｂ，／ＤＳｂ，〜ＤＳｄ，／ＤＳｄについても同様である。
【０２４０】
したがって、この動作モードでは、マルチビットテスト回路１１４は、各メモリセルプレーンにおいて、４×４ビットのメモリセルから読出されたデータについて同時にその論理値の一致／不一致を検出することができ、全体としては、１６×４＝６４ビットのメモリセルからの読出データについて、マルチビットテストを行なうことが可能となる。
【０２４１】
以上説明したとおり、実施の形態２における半導体記憶装置においては、信号ＭＢＴ０，信号ＭＢＴ１の値に応じて、実施の形態１におけるのと同様に４×４ビットのメモリセルからの読出データに対するマルチビットテストを行なうモードから６４ビットのメモリセルからの読出データに対するマルチビットテストを行なうモードまで一度にテストを行なうビット数を変化させることが可能である。
【０２４２】
この場合において、各メモリセルプレーンから４ビットの読出データを読出している状態、すなわち各メモリセルプレーンに対して１つの列選択線により同時に選択されるメモリセルからの読出データに対して、各々論理の一致／不一致に応じた判定結果データＲＤＭ０，／ＲＤＭ０，〜ＲＤＭ３，／ＲＤＭ３が出力されるので、その判定結果データに応じて、欠陥メモリセルを有するメモリセル列が存在する場合、１つの列選択線で同時に選択されるメモリセル列ごとに予備のメモリセル列と置換することが可能である。
【０２４３】
さらに、実施の形態２の半導体記憶装置においては、マルチビットテストを行なう場合に、各メモリセルプレーンについて、同時に読出データの論理の一致／不一致をテストできるビット数を可変とできるので、たとえば、同時に各メモリセルプレーンについて２本の列選択線が活性状態となるようなモードでマルチビットテストを行なった場合に、欠陥メモリセルが検出されたときに、この２本の列選択線により選択されるメモリセル列ごとに、予備のメモリセル列と置換する構成とすることも可能である。
【０２４４】
この場合は、より高速にテストを行なうことが可能となる。
同様にして、各メモリセルプレーンについて、同時に４本の列選択線が活性化されるテストモードにおいては、この４本の列選択線で選択されるメモリセル列ごとに予備のメモリセル列と置換する構成とすることも可能である。
【０２４５】
図１６は、信号ＭＢＴ０，ＭＢＴ１を発生するための内部制御回路の構成を示す回路図である。
【０２４６】
実施の形態１における半導体記憶装置１０００が、内部制御回路２００に加えて、図１６に示した内部制御回路２６０をさらに含む構成とすることが可能である。
【０２４７】
内部制御回路２６０は、図１１に示した内部制御回路から出力される信号φMSとアドレス信号ビットＡ２とを受けるＡＮＤ回路２６２と、信号φMSとアドレス信号ビットＡ３とを受けるＡＮＤ回路２６４と、ＡＮＤ回路２６２の出力をセット信号として、信号φMRをリセット信号として受けるＳＲフリップフロップ回路２６８と、ＡＮＤ回路２６４の出力をセット信号として、信号φMRをリセット信号として受けるＡＮＤ回路２７０とを含む。
【０２４８】
すなわち、内部制御回路２６０の構成は、図１２に示した内部制御回路の構成において、アドレス信号ビットＡ０，Ａ１も、それぞれＡ２，Ａ３に置換えたものとなっている。
【０２４９】
つまり、アドレス信号ビットＡ２，Ａ３の組合せにより、信号ＭＢＴ０あるいは信号ＭＢＴ１のいずれかあるいは両方をマルチビットテストモード期間中活性状態（“Ｈ”レベル）とし、リセットサイクルにおいて、信号ＭＢＴ０，ＭＢＴ１をともに“Ｌ”レベルとすることが可能である。
【０２５０】
その他の動作については、図１２において説明した内部制御回路２００の動作と同様であり、その説明は省略する。
【０２５１】
以上のような構成とすることで、信号ＭＢＴ，信号ＭＩＯＴの組合せにより、各メモリセルプレーンごとに読出データの論理の一致／不一致を検出するか、すべてのメモリセルプレーンからの読出データに対して論理の一致／不一致を検出するものとするかが選択される。
【０２５２】
一方、信号ＭＢＴ０，ＭＢＴ１の組合せにより、各メモリセルプレーンにおいて、同時に読出され、マルチビットテストを行なうデータビット数を可変とすることが可能である。
【０２５３】
【発明の効果】
請求項１記載の半導体記憶装置は、各メモリセルアレイブロックごとに、同時にｎ×ｍ個の記憶データの読出が行なわれた場合に、各メモリセルアレイブロックごとに、その論理の一致／不一致に応じた第２の判定信号が出力され、同時にテストを行なうメモリセルの数が増加した場合も、欠陥メモリセルを含むメモリセル列を特定することが可能である。
【０２５７】
請求項２記載の半導体記憶装置は、各メモリセルブロックにおいて、マルチビットテスト時に同時に選択されるメモリセル列のグループごとに予備のメモリセル列と置換することが可能で、マルチビットテスト時においても、欠陥メモリセル列を有するメモリセル列の救済を行なうことが可能である。
【０２５８】
請求項３記載の半導体記憶装置は、各メモリセルブロックにおいて、同時に選択されるｍ個のメモリセル列の単位から読出されるデータを、ワイヤードＯＲ回路によって論理の一致／不一致を検出するので、簡単な回路構成でより多くのビット数のメモリセルを同時にテストすることが可能である。
【０２５９】
請求項４記載の半導体記憶装置は、各メモリセルアレイブロックごとに同時に選択されるメモリセル列からの読出データの論理の一致／不一致をそれぞれ表わす第２の判定信号を出力する第１の論理回路と、すべてのメモリセルアレイブロックにおいて、同時に選択されるメモリセルからの読出データの論理の一致／不一致を検出して第１の判定信号を出力する論理回路とが構成を共有するので、回路の簡単化を図ることが可能となる。
請求項５〜１０記載の半導体記憶装置は、各メモリセルブロックにおいて同時に選択されるメモリセル列からの読出データごとに、その論理の一致／不一致を検出することが可能で、マルチビットテストにおいても、欠陥メモリセルを有するメモリセル列を特定することが可能である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体記憶装置１０００の全体のレイアウトを示す図である。
【図２】 図１に示す１つのメモリセルプレーンの構成を具体的に示す図である。
【図３】 １つのメモリセルプレーンにおけるグローバルＩＯ線対およびローカルＩＯ線対の配置を概略的に示す図である。
【図４】 図３に示すセンスアンプ帯の配置を具体的に示す図である。
【図５】 この発明の実施の形態１における半導体記憶装置のメモリセルプレーンに対するアドレス信号の割当を示す図である。
【図６】 データ入力バッファ１１００の構成を示す概略ブロック図である。
【図７】 半導体記憶装置１０００のデータ書込経路を機能的に示す図である。
【図８】 半導体記憶装置１０００のデータの読出経路を機能的に示す図である。
【図９】 図８に示したマルチビットテスト回路１１４の構成を示す概略ブロック図である。
【図１０】 データ出力バッファ１４００の構成を示す概略ブロック図である。
【図１１】 内部制御回路２００の構成を示す第１の回路図である。
【図１２】 内部制御回路２００の構成を示す第２の回路図である。
【図１３】 内部制御回路２００の動作を説明するタイミングチャートである。
【図１４】 半導体記憶装置１０００のマルチビットテスト動作を説明するタイミングチャートである。
【図１５】 実施の形態２の半導体記憶装置のデータ伝達経路を示す概略ブロック図である。
【図１６】 実施の形態２の制御回路２６０の構成を示す概略ブロック図である。
【図１７】 従来の半導体記憶装置１の構成を示す概略ブロック図である。
【符号の説明】
ＧＩＯａ、ＧＩＯｂ、ＧＩＯｃ、ＧＩＯｄ グローバルＩＯ線対、ＬＩＯａ、ＬＩＯｂ、ＬＩＯｃ、ＬＩＯｄ ローカルＩＯ線対、ＳＡＢＮ、ＳＡＢＮ＋１センスアンプ帯、ＭＲＢＮ 行ブロック、ＣＳＬ 列選択線、１１０、１１２選択回路、Ｍ♯０、Ｍ♯１、Ｍ♯２、Ｍ♯３ メモリセルプレーン、１１４ マルチビットテスト回路、２００、２６０ 内部制御回路、１０００ 半導体記憶装置、１１４２、１１４４、１４４６、１４４８ 初段判定回路、１１５０ 次段判定回路。
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特にダイナミック型半導体記憶装置のテスト動作を制御する回路構成に関する。
【０００２】
【従来の技術】
図１７は、従来のダイナミック型半導体記憶装置の全体の構成を概略的に示す図である。図１７において、半導体記憶装置１は、半導体チップ上に形成され、各々が行列状に配列される複数のメモリセルを有する４つのメモリセルプレーン２ａ〜２ｄを含む。
【０００３】
アドレス信号に従ってメモリセルを選択するために、行選択回路（ロウプリデコーダ、ロウデコーダおよびワード線ドライバ）および列選択回路（コラムプリデコーダ、コラムデコーダおよびＩＯゲート）が設けられているが、これらは、図面を簡略化するために示していない。
【０００４】
メモリセルアレイ２ａ〜２ｄの各々は、４つの列グループに分割され、各列グループに対応して、グローバルＩＯ線対ＧＩＯＰが配置される。メモリセルプレーン２ａ〜２ｄの各々において、それらが選択されている場合、各列グループにおいて１ビットのメモリセルが選択されて、選択メモリセルのグローバルＩＯ線対ＧＩＯＰと結合される。
【０００５】
半導体記憶装置は、さらに、グローバルＩＯ線対ＧＩＯＰのそれぞれに対応して設けられ、対応するグローバルＩＯ線対ＧＩＯＰとデータの入出力を行なうプリアンプ／書込バッファ７と、プリアンプ／書込バッファ７に対応して設けられ、対応するプリアンプから与えられた内部読出データを増幅して対応する読出データバスＲＤＡＰ（ＲＤＡＰａ〜ＲＤＡＰｄ）へ伝達する読出ドライバ８と、メモリセルアレイ２ａ〜２ｄのそれぞれに対応して設けられ、テスト動作モード時においてプリアンプ／書込バッファ７から読出されるデータの論理の一致／不一致を判別する第１のテストモード回路９と、メモリセルプレーン２ａ〜２ｄのそれぞれに設けられた第１のテストモード回路９からの判定結果を示す信号を受けて、これらの与えられた判定結果信号の論理の一致／不一致を判別する第２のテストモード回路１０と、読出データバスＲＤＡＰａ〜ＲＤＡＰｄ上の信号とテストモード回路１０からの信号とを受け、与えられた信号を選択的に出力バスＲＤＰを介して出力バッファ１３へ伝達するドライバ回路１１を含む。
【０００６】
プリアンプ／書込バッファ７により、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、４つの列グループのうち１つの列グループが選択され、選択された列グループのメモリセルデータが読出ドライバ８を介して対応する読出データバスＲＤＡＰａ〜ＲＤＡＰｄ上に伝達される。
【０００７】
テスト動作モード時においては、メモリセルアレイ２ａ〜２ｄのそれぞれにおいて、４つの列グループがすべて選択状態とされ、４つのプリアンプ７の出力信号が対応する第１のテストモード回路９へ伝達される。
【０００８】
ドライバ回路１１は、通常動作モード時においては、読出データバスＲＤＡＰａ〜ＲＤＡＰｄ上に読出されたデータのうち、選択状態とされたメモリセルプレーンからの読出データを選択して出力バッファ１３へ与える。
【０００９】
テスト動作モード時においては、ドライバ回路１１は、このテストモード回路１０からのテスト結果を示す信号を選択して、出力データバスＲＤＰを介して出力バッファ１３上へ伝達する。
【００１０】
入力データバスＷＤを介してプリアンプ／書込バッファ７の書込バッファが入力バッファ１２に結合される。メモリセルプレーン２ａ〜２ｄのうち選択されたメモリセルプレーンに対応する書込バッファ７が活性状態とされ、選択されたメモリセルプレーンにおいて、選択された列グループに含まれる選択メモリセルに対して書込バッファを介してデータが書込まれる。
【００１１】
半導体記憶装置は、さらに、外部から与えられるアドレス信号を受けて内部アドレス信号を生成するアドレスバッファ３と、アドレスバッファ３から与えられる内部アドレス信号（内部コラムアドレス信号）の変化を検出して、アドレス変化検出信号ＡＴＤを発生するＡＴＤ発生回路４と、ＡＴＤ発生回路４からのアドレス変化検出信号ＡＴＤに応答して、プリアンプ／書込バッファ７に含まれるプリアンプを活性化するためのプリアンプイネーブル信号ＰＡＥを発生するＰＡＥ発生回路５と、ＡＴＤ発生回路４からのアドレス変化検出信号ＡＴＤに応答して、グローバルＩＯ線対ＧＩＯＰをイコライズするためのイコライズ指示信号ＩＯＥＱを発生するＩＯＥＱ発生回路６を含む。
【００１２】
ここで、グローバルＩＯ線対ＧＩＯＰは、相補信号線対で構成されており、互いに相補なデータ信号を伝達する。このイコライズ信号ＩＯＥＱにより、グローバルＩＯ線対ＧＩＯＰのグローバルＩＯ線の電位が等しくされる。
【００１３】
半導体記憶装置は、さらに、外部から与えられる電源電位Ｖｃｃを受け、この外部電源電位Ｖｃｃよりも低い周辺回路用電源電位Ｖｃｃｐおよびメモリセルアレイ用電源電位Ｖｃｃｓを発生する内部降圧回路２９を含む。周辺回路用電源電位Ｖｃｃｐは、プリアンプ／書込バッファ７および読出ドライバ８などの周辺回路へ動作電源電位として供給される。
【００１４】
メモリセルアレイ用電源電位Ｖｃｃｓは、メモリセルプレーン２ａ〜２ｄを駆動する回路（ビット線の充放電を行なうセンスアンプ）およびアレイ内部のｐチャネルＭＯＳトランジスタの基板領域へ印加される。
【００１５】
出力バッファ１３および入力バッファ１２は、共通のデータ入力端子ＤＱを介して装置外部とデータの入出力を行なう。
【００１６】
次に、この発明と関連する、マルチビットテスト動作について説明する。
半導体記憶装置の記憶容量が増大すると、それに応じてメモリセルの数も増大する。メモリセルの良／不良の判定を１ビット単位で行なうと、テスト時間が極めて長くなり、チップコストの上昇を招く。そこで、複数のメモリセルについて同時に良／不良の判定を行なうことにより、テスト時間の短縮を図ることが行なわれる。このような複数のメモリセル単位でテストを行なうモードをマルチビットテストモードと称する。
【００１７】
以下、マルチビットテストモードのテストデータの書込動作について説明する。メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、１つのメモリセル行が選択される。次いで、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、上記選択されたメモリセル行に属するメモリセルのうち、４ビットのメモリセルが選択される。この選択されたメモリセルに対し書込まれるべきテストデータを入力バッファ１２からプリアンプ／書込バッファ７に含まれる書込バッファへ伝達する。
【００１８】
マルチビットテストモードにおいては、書込バッファは、すべて動作状態とされる。これにより、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、選択された４ビットのメモリセルに対し同一のテストデータが書込まれ、合計１６ビットメモリセルに対し同一のテストデータの書込が行なわれる。
【００１９】
次に、マルチビットテストモード時におけるデータ読出動作について説明する。
【００２０】
テストデータ書込時に同様にして、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて、４ビットのメモリセルが同時に選択される。プリアンプ／書込バッファ７に含まれるプリアンプがすべて動作状態とされる。メモリセルアレイ２ａ〜２ｄそれぞれにおいて選択された４ビットメモリセルデータがプリアンプで増幅されて、対応する第１のテストモード回路９へ伝達される。
【００２１】
第１のテストモード回路９は、それぞれ与えられた４ビットのメモリセルデータの論理の一致／不一致を判別し、その判別結果を示す信号を第２のテストモード回路１０へ伝達する。
【００２２】
第２のテストモード回路１０は、この４つの第１のテストモード回路９から与えられた判別結果に従って、４つの第１のテストモード回路９において読出されたテストデータの論理の一致が検出されたか否かを判別する。
【００２３】
このテストモード回路１０から出力される判定データは、ドライバ１１を介して出力バッファ１３へ与えられ、出力バッファ１３は、この判定データをデータ入出力端子ＤＱへ伝達する。
【００２４】
すなわち、この第２のテストモード回路１０により、メモリセルプレーン２ａ〜２ｄのそれぞれにおいて選択された４ビットのメモリセル、つまり合計１６ビットのメモリセルのデータの論理がすべて一致しているか否かが判別される。この第２のテストモード回路１０からの判定データによって、同時に選択された１６ビットのメモリセルにおいて不良メモリセルが存在するか否かが判別される。
【００２５】
上述のとおり、１回に１６ビットメモリセルをテストすることが可能なため、テスト時間を大幅に短縮することができる。
【００２６】
【発明が解決しようとする課題】
従来の半導体記憶装置の構成においては、第１のテストモード回路が、複数のメモリセルプレーンのそれぞれに対応して設けられており、かつこれら複数の第１のテストモード回路の出力信号が第２のテストモード回路へ伝達され、この第２のテストモード回路が同時に選択されたメモリセルの良／不良を判定する構成となっている。
【００２７】
しかしながら、以上のようなテストモード回路の構成では、出力された判定データからは、選択されたいずれのメモリセルに不良メモリセルが存在するか否かを知ることはできなくなる。
【００２８】
たとえば、半導体記憶装置の記憶容量の増大に伴い、不良メモリセルがテスト動作において検出された場合、当該不良メモリセルが存在するメモリセル列を予備のメモリセル列と置換することが行なわれる。この置換により、不良メモリセルが存在する場合でも、それに伴う動作不良を救済することが可能となる。
【００２９】
従来の半導体記憶装置のマルチビットテストにおいては、不良メモリセルの存在するメモリセル列を特定することが困難であるため、上記のような予備メモリセル列への置換を行なうことができない。したがって、テスト時間を短縮するために、マルチビットテストモードの動作テストを行なった場合は、欠陥メモリセルによる動作不良を救済することができないという問題が生じる。
【００３０】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、マルチビットテストモードにおいて、不良メモリセルが存在するメモリセル列を特定することが可能な半導体記憶装置を提供することである。
【００３１】
この発明の他の目的は、マルチビットテストにより、テスト時間を短縮しつつ、不良メモリセルが存在するメモリセル列を予備のメモリセル列と置換することで、動作不良を救済することが可能な半導体記憶装置を提供することである。
【００３２】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、外部からの制御信号に応じて、半導体記憶装置のテストモード動作を制御する制御手段と、第１複数個のメモリセルブロックとを備え、メモリセルブロックの各々は、行列状に配置される複数のメモリセルと、外部からのアドレス信号に応じて、ｎ個（ｎ：自然数）のメモリセル列を単位として、制御手段からのテストモード信号に応じたｍ個（ｍ：自然数）のメモリセル列の単位を同時に選択する列選択手段と、選択されたメモリセル列に属するメモリセルからｎ×ｍ個の記憶データを読出す読出手段と、ｎ個のデータ一致検出手段とを含み、ｉ番目（１≦ｉ≦ｎ）のデータ一致検出手段は、各メモリセル列の単位のうち、ｉ番目のメモリセル列からのｍ個の記憶データを受け、記憶データの一致／不一致に応じた一致検出信号を出力し、メモリセルアレイブロックの各々から、ｎ個の一致検出信号を受けて、制御手段に制御され、すべてのメモリセルブロックからの一致検出信号の比較結果に応じた第１の判定信号、およびｎ個の一致検出信号ごとの比較結果にそれぞれ対応する第１複数個の第２の判定信号のいずれかを出力するテスト手段をさらに備える。
【００３６】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成に加えて、メモリセルブロックの各々は、さらに、メモリセル列の単位のｎ個を１グループとするとき、複数のメモリセル列のグループを含む予備のメモリセル列と、外部から設定されたアドレス値を記憶し、外部からのアドレス信号が設定されたアドレス値に対応する場合、対応する予備のメモリセル列のグループを選択する予備列選択手段とを含む。
【００３７】
請求項３記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成において、各データ一致検出手段は、一致検出信号を伝達する信号配線と、記憶データの読出動作前に信号配線を所定の電位とするプリチャージ手段と、ｍ個の記憶データにそれぞれ応じて、信号配線を放電するｍ個の放電手段とを含む。
【００３８】
請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成において、テスト手段は、各々がｎ個の一致検出信号を受けて、比較結果に応じた論理レベルを有する第２の判定信号を出力する第１複数個の第１の論理回路と、第１複数個の第２の判定信号を受けて、比較結果に応じた論理レベルを有する第１の判定信号を出力する第２の論理回路とを含む。
請求項５記載の半導体記憶装置は、複数のメモリセルが配列された複数のメモリセル列を有する複数の列ブロックと、複数の列ブロック間に共通に設けられ、メモリセルからのデータが伝達される複数のデータバス線対と、複数のデータバス線対を所定の電位に充電するプリチャージ手段と、各メモリセル列に対応して設けられ、メモリセルからのデータを読出す複数の読出増幅回路と、各列ブロックの各読出増幅回路ごとに設けられ、読出増幅回路の出力に応じてデータバス線対の電荷を放電し、テストモード時において、少なくとも２つの列ブロックにおいて活性化された読出増幅回路の出力を列ブロック間のメモリセル列ごとにそれぞれ同じデータバス線対で受けるよう対応するデータバス線対に接続された複数の放電手段と、複数のデータバス線対に接続され、複数のデータバス線対間のデータの一致もしくは不一致を判定するテスト回路とを備える。
請求項６記載の半導体記憶装置は、請求項５記載の半導体記憶装置の構成において、テストモード時、少なくも２つの列ブロック間の２つの読出増幅回路の出力を受けるデータバス線対において、２つの読出増幅回路の出力データが一致する場合と、不一致の場合とで、データバス線対の電位が異なるものである。
請求項７記載の半導体記憶装置は、請求項５または６記載の半導体記憶装置の構成において、各データバス線対からのデータをデータ入出力端子に出力する複数の入出力バッファを備え、テストモードにおいて、テスト回路の出力は、入出力バッファを介してデータ入出力端子に出力される。
請求項８記載の半導体記憶装置は、メモリセルアレイと、複数のデータバス線対と、複数の放電回路とを備え、複数の放電回路のうちの少なくとも２つは、複数のデータバス線対の各々に対応しており、複数の放電回路の各々は、複数の放電回路の各々に加えられるデータに応答して、複数のデータバス線対のうちの対応する１つの線のうちのいずれか一方を放電し、複数の放電回路にそれぞれ対応する複数の増幅器をさらに備え、複数の増幅器は、複数の増幅器の各々が活性化されたときに、メモリセルアレイから、複数の放電回路の対応する１つにデータを与え、通常モードにおいては、増幅器の一方は活性化されており他方の増幅器は不活性化されており、一方および他方の増幅器は、複数のデータバス線対のうちの１つと関連しており、テストモードにおいては、複数のデータバス線対の各々に関連する増幅器のうちの少なくとも２つが活性化されており、複数のデータバス線対のそれぞれに対応して設けられる複数のプリチャージ回路をさらに備え、複数のプリチャージ回路の各々は、対応する複数のデータバス線対のうちの対応する１つをプリチャージし、複数のプリチャージ回路の各々は、前記複数のデータバス線対のうちの対応する１つに対応した前記放電回路に共通に設けられており、前記テストモードにおいて、前記複数のデータバス線対により伝達されたデータが一致するか否かを示すテスト結果を生成するためのマルチビットテスト回路をさらに備える。
請求項９記載の半導体記憶装置は、請求項８記載の半導体記憶装置の構成において、前記複数の増幅器の各々は、相互に相補な第１および第２の出力を有し、前記複数の放電回路の各々は、対応するデータバス線対のうちの一方の線と接地との間に結合する第１のトランジスタと、対応するデータバス線対の他方の線と接地との間に結合する第２のトランジスタとを含み、第１および第２のトランジスタは、それぞれ第１および第２の出力に応答する。
請求項１０記載の半導体記憶装置は、請求項９記載の半導体記憶装置の構成において、マルチビットテスト回路は、テスト結果を生成するための第１段の判定回路と、判定結果データを生成するための第２段の判定回路とを含む。
【００３９】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【００４０】
図１を参照して、半導体記憶装置１０００は、長辺方向および短辺方向にそれぞれ沿って存在する中央領域ＣＲ１およびＣＲ２により互いに分離される４つのメモリセルプレーンＭ♯０〜Ｍ♯３を含む。
【００４１】
メモリセルプレーンＭ♯０〜Ｍ♯３の各々は、たとえば、１６Ｍビットの記憶容量を有する。つまり、この場合、半導体記憶装置１０００は、６４Ｍビットの記憶容量を備える。
【００４２】
メモリセルプレーンＭ♯０〜Ｍ♯３の各々は、第１の中央領域ＣＲ１に面して長辺方向に沿って配置され、各々がワード線を選択するロウデコーダＲＤ０〜ＲＤ３と、第２の中央領域ＣＲ２に面して短辺方向に沿って配置され、列選択信号を発生するコラムデコーダＣＤ０〜ＣＤ３を含む。第１の中央領域ＣＲ１において長辺方向に沿ってパッドＰＤ（データ入出力端子ＤＱを含む）が配置される。このメモリセルプレーンＭ♯０およびＭ♯２の間の第１の中央領域ＣＲ１において外部からのアドレス信号を受けるアドレス信号入力パッドＰＤＡが配置される。
【００４３】
なお、半導体記憶装置１０００においても、従来の半導体記憶装置と同様に、後に説明するように、各メモリセルプレーンＭ♯０〜Ｍ♯３に配置されるグローバルＩＯ線対との間でデータの入出力を行なうプリアンプ／書込バッファ回路７、プリアンプ／書込バッファ回路から与えられた内部読出データを増幅して対応する読出データバスへ伝達する読出ドライバ８、読出データバス上の信号を受けて選択的に出力バスを介して出力バッファ１３へ伝達するドライバ回路１１を含む。
【００４４】
さらに、アドレス信号入力パッドＰＤＡを介して外部から与えられるアドレス信号を受けて、内部アドレス信号を生成するアドレスバッファ３と、アドレスバッファ３から与えられる内部アドレス信号の変化を検出して、アドレス変化検出信号ＡＴＤを発生するＡＴＤ発生回路４と、信号ＡＴＤに応答して、プリアンプ／書込バッファ７に含まれるプリアンプを活性するための信号ＰＡＥを発生するＰＡＥ発生回路５と、信号ＡＴＤに応答して、グローバルＩＯ線対の電位レベルをイコライズするためのイコライズ指示信号ＩＯＥＱを発生するＩＯＥＱ発生回路６を含む。
【００４５】
半導体記憶装置１０００は、さらに、外部から与えられる電源電位Ｖｃｃを受け、内部電源電位を出力する内部降圧回路２９と、ドライバ回路１１からの出力を受けて、データ入出力端子ＤＱ（データ入出力端子ＤＱ０〜ＤＱ１５を総称してＤＱと記す）の電位レベルを駆動する出力バッファ１３と、データ入出力端子ＤＱから与えられるデータを受けて、プリアンプ／書込バッファ７に伝達する入力バッファ１２とを含む。
【００４６】
上記回路については、図１においては図示省略しているが、従来の半導体記憶装置と同様に配置されている。
【００４７】
図２は、１つのメモリセルプレーンＭ♯（以下、Ｍ♯０〜Ｍ♯３を総称する場合、Ｍ♯と記す）に関連する部分の構成をより詳細に示す図である。
【００４８】
図２において、メモリセルプレーンＭ♯は、各々が５１２Ｋビットのメモリセルを有する３２個の行ブロックＭＲＢ０〜ＭＲＢ３１を含む。行ブロックＭＲＢ０〜ＭＲＢ３１の各々において、５１２Ｋビットのメモリセルが行および列のマトリックス状に配置される。
【００４９】
行ブロックＭＲＢ０〜ＭＲＢ３１の各々の間の領域に、外部アドレス信号に応じて選択されたメモリセルのデータの検知および増幅を行なうセンスアンプを有するセンスアンプ帯ＳＡＢ１〜ＳＡＢ３１が配置される。
【００５０】
行ブロックＭＲＢ０およびＭＲＢ３１の外側に、さらにセンスアンプ帯ＳＡＢ０１およびＳＡＢ３２がそれぞれ配置される。
【００５１】
１つの行ブロックＭＲＢｉ（ｉ＝０〜３１）は、その両側に配置されたセンスアンプ帯ＳＡＢｉおよびＳＡＢ（ｉ＋１）に含まれるセンスアンプより、選択された１行に接続されるメモリセルのデータの検知および増幅が行なわれる。
【００５２】
したがって、センスアンプ帯ＳＡＢ１〜ＳＡＢ３１は、２つの行ブロックにより共有される構成となっている。
【００５３】
図３は、１つのメモリセルプレーンにおける内部データ書込／読出線であるＩＯ線の配置を示す図である。
【００５４】
図３を参照して、メモリセルプレーンＭ♯は、４つの列ブロックＭＣＢ０〜ＭＣＢ３に分割される。列ブロックＭＣＢ０〜ＭＣＢ３の各々に対して、４つのグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄが配置される。
【００５５】
このグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄは対応する列ブロックにおいて、列方向に沿ってすべての行ブロックにわたって配置される。行ブロックの各々（図３において、行ブロックＭＲＢＮを代表的に示す）においては、ロウデコーダＲＤからの行選択信号を伝達するワード線ＷＬが列ブロックＭＣＢ０〜ＭＣＢ３にわたって配置される。このワード線ＷＬには、メモリセルアレイの１行に属するメモリセル（図示せず）が接続されている。
【００５６】
行ブロックＭＲＢＮの列方向についての両側には、センスアンプ帯ＳＡＢＮおよびＳＡＢＮ＋１が配置されている。これらのセンスアンプ帯ＳＡＢＮおよびＳＡＢ＋１のそれぞれにおいて、各列ブロックの内部においてのみ行方向に沿って存在するローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが配置されている。
【００５７】
行ブロックＭＲＢＮの各列ブロックにおいて、ローカルＩＯ線対ＬＩＯａ、ＬＩＯｂ、ＬＩＯｃおよびＬＩＯｄが配置され、合計４対のローカルＩＯ線対が配置される。
【００５８】
ローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄは、それぞれ図３において●で示す行ブロック線対ゲートＲＳＧにより、対応する列ブロックにおいて配置されているグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄと接続される。この行ブロック選択ゲートＲＳＧは、後述するように、行ブロック選択用ロウアドレス信号ビットに応じて選択される。
【００５９】
図４は、図３に示すセンスアンプ帯ＳＡＢＮおよびＳＡＢＮ＋１の構成をより具体的に示す回路図である。
【００６０】
図４において、１本の列選択線ＣＳＬに関連する部分の構成が代表的に示されている。この列選択線ＣＳＬは、図３に示した列ブロック（ＭＣＢ０〜ＭＣＢ３のいずれか）において複数の行ブロックにわたって配置される。
【００６１】
外部からのアドレス信号に応じて選択された列ブロックにおける列選択線ＣＳＬのみが選択状態、すなわちその電位レベルが“Ｈ”レベルとされる。
【００６２】
１本の列選択線ＣＳＬに対して４つのビット線対ＢＬＰ０〜ＢＬＰ３が配置される。ビット線対ＢＬＰ０〜ＢＬＰ３は、それぞれ、互いに相補なデータ信号を伝達するビット線ＢＬおよび／ＢＬを含む。ビット線対ＢＬＰ０〜ＢＬＰ３とワード線ＷＬとの交差部にそれぞれ対応するメモリセルＭＣが配置される。
【００６３】
図４においては、ビット線ＢＬと特定のワード線ＷＬとの交差部に対応してメモリセルＭＣが配置される状態を一例として示す。
【００６４】
ビット線対ＢＬＰ０およびＢＬＰ２は、ビット線分離制御信号ＢＲＩｂに応答して導通する分離ゲートＴＧａ０およびＴＧａ２を介して、センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡ０およびＳＡ２にそれぞれ接続される。
【００６５】
ビット線対ＢＬＰ１およびＢＬＰ３は、ビット線分離制御信号ＢＲＩａに応答して導通する分離ゲートＴＧａ１およびＴＧａ３を介して、センスアンプ帯ＳＡＢＮ＋１に含まれるセンスアンプＳＡ１およびＳＡ３にそれぞれ接続される。
【００６６】
センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡは、分離制御信号ＢＲＩｂに応答して導通する分離ゲートＴＧｂ０およびＴＧｂ２を介して、行ブロックＭＲＢ（Ｎ−１）に含まれるビット線対にそれぞれ接続される。
【００６７】
センスアンプ帯ＳＡＢＮ＋１に含まれるセンスアンプＳＡは、分離制御信号ＢＲＩａに応答して導通する分離ゲートＴＧｂ１およびＴＧｂ２を介して、行ブロックＭＲＢＮ＋１に含まれるビット線対に接続される。
【００６８】
センスアンプＳＡは、各ビット線対に対応して設けられ、かつ隣接する行ブロックのビット線対により共有される。１つの行ブロックＭＲＢＮにおいて、センスアンプＳＡは、ビット線対の両側に交互に配置され、いわゆる交互配置型シェアードセンスアンプ配置の構成をとっている。
【００６９】
センスアンプ帯ＳＡＢＮにおいては、ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂが、ワード線ＷＬに平行に配置され、かつ１つの列ブロック内にわたって存在する。
【００７０】
センスアンプ帯ＳＡＢＮ＋１においては、ローカルＩＯ線対ＬＩＯｃおよびＬＩＯｄが同様に配置されている。
【００７１】
センスアンプＳＡ０〜ＳＡ３のそれぞれに対し、列選択線ＣＳＬ上の信号電位に応答して導通する列選択ゲートＩＧ０〜ＩＧ３が設けられる。これらの列選択ゲートＩＧ０〜ＩＧ３は、対応する列選択線ＣＳＬ上の信号電位が選択状態を示す“Ｈ”レベルのときに導通し、センスアンプＳＡ０〜ＳＡ３を、それぞれローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄに接続する。
【００７２】
行ブロックＭＲＢＮが選択状態とされたときには、ビット線分離制御信号ＢＬＩａおよびＢＲＩｂが“Ｈ”レベルとされ、ビット線分離制御信号ＢＲＩａおよびＢＬＩｂが“Ｌ”レベルとされる。これによって、ビット線対ＢＬＰ０〜ＢＬＰ３は、それぞれセンスアンプＳＡ０〜ＳＡ３に接続される。
【００７３】
スタンバイ状態においては、ビット線分離制御信号ＢＬＩａ，ＢＬＩｂ，ＢＲＩａおよびＢＲＩｂはすべて“Ｈ”レベルとされ、分離制御ゲートＴＧａ０〜ＴＧａ３およびＴＧｂ０〜ＴＧｂ３はすべて導通状態とされる。
【００７４】
一方、読出動作等においては、選択された行ブロックのみをセンスアンプＳＡに接続することにより、センスアンプＳＡに接続されるビット線対の容量を軽減し、高速のセンス動作およびセンスノードへの十分な読出電圧（メモリセルの読出データ）の伝達を可能とする構成となっている。
【００７５】
このローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、それぞれ図示しない対応する列グループに配置されたグローバルＩＯ線対ＧＩＯ０ａ〜ＧＩＯｄ（図３参照）に接続される。
【００７６】
図５は、図１に示した１つのメモリセルプレーンに関するアドレス信号ビットの割当の一例を示す図である。
【００７７】
図５を参照して、１つのメモリセルプレーンにおけるアドレス信号ビットの割当において、４つの列ブロックからの２つの列ブロックの指定は、コラムアドレス信号ビットＣＡ８，／ＣＡ８により行なわれる。
【００７８】
上記指定された２つの列ブロックのうちのさらに一方の列ブロックの指定は、コラムアドレス信号ビットＣＡ７，／ＣＡ７により行なわれる。
【００７９】
図２に示した３２個の行ブロックＭＲＢ０〜ＭＲＢ３１は、行ブロックＭＲＢ０〜ＭＲＢ１５のグループとＭＲＢ１６〜ＭＲＢ３１のグループとに分けられ、この行ブロックの指定は、ロウアドレス信号ビットＲＡ１２，／ＲＡ１２により行なわれる。
【００８０】
１つのグループに属する１６個の行ブロックのうちの１つの行ブロックの指定は、ロウアドレス信号ビットＲＡ８，／ＲＡ８〜ＲＡ１１，／ＲＡ１１により行なわれる。
【００８１】
１つの行ブロックには各々２５６本のワード線が含まれ、この２５６本のワード線のうちの１本のワード線が、ロウアドレス信号ビットＲＡ０〜ＲＡ７に従って指定される。
【００８２】
１つの列ブロックにおいては、１２８本の列選択線ＣＳＬが含まれ、これら１２８本の列選択線ＣＳＬのうちの１本の列選択線ＣＳＬがコラムアドレス信号ビットＣＡ０〜ＣＡ６に従って指定される。図４において説明したとおり、この１つの列選択線ＣＳＬが４つのビット線対を同時に選択する。
【００８３】
［マルチビットテストモードにおけるデータ書込］
次に、図５に示したアドレスの割当に従って、選択されたメモリセルに対し、外部からデータを書込む場合のデータの伝達経路について簡単に説明する。
【００８４】
図６は、半導体記憶装置１０００のデータ入出力端子ＤＱ０〜ＤＱ１５からライトデータバスＷＢＳ０〜ＷＢＳ１５までのデータの伝達経路を機能的に示す図である。
【００８５】
以下では、後に説明する第１のマルチビットテストモードすなわち、すべてのメモリセルプレーンＭ♯０〜Ｍ♯３に対して、同時に４ビットずつのメモリセルを選択し、同一のデータを書込む場合は、信号ＭＢＴが“Ｈ”レベルとなるものとする。
【００８６】
一方、第２のマルチビットテストモード、すなわち、各メモリセルプレーンＭ♯１〜Ｍ♯３において、それぞれ同時に選択された４ビットのメモリセルごとに所定の書込データを書込むモードにおいては、信号ＭＩＯＴが“Ｈ”レベルとなるものとする。
【００８７】
これに対して、通常の動作モードすなわち、データ入出力端子ＤＱ０，ＤＱ２，ＤＱ４およびＤＱ６から入力されたデータがメモリセルプレーンＭ♯０に、データ入出力端子ＤＱ１，ＤＱ３，ＤＱ５およびＤＱ７に入力されたデータがメモリセルプレーンＭ♯１に、データ入出力端子ＤＱ８，ＤＱ１０，ＤＱ１２およびＤＱ１４からのデータがメモリセルプレーンＭ♯２に、データ入出力端子ＤＱ９，ＤＱ１１，ＤＱ１３およびＤＱ１５からのデータがメモリセルプレーンＭ♯３にそれぞれ書込まれる動作モードにおいては、信号ＮＭが“Ｈ”レベルとなっているものとする。
【００８８】
データ入出力端子ＤＱ０〜ＤＱ１５のそれぞれから入力されたデータは、対応する入力バッファ１１０２〜１１２２により、それぞれ対応する内部書込データＩＮＴＤＱ０〜ＩＮＴＤＱ１５に変換される。
【００８９】
データ入出力端子ＤＱ０から与えられたデータに対応する内部書込データＩＮＴＤＱ０は、対応する選択回路１２００に入力する。選択回路１２００は、動作モードに関わりなく、入力された信号ＩＮＴＤＱ０に応じて、対応するライトデータバスＷＢＵＳ０の電位レベルを駆動する。
【００９０】
選択回路１２０２は、内部書込データＩＮＴＤＱ０およびＩＮＴＤＱ１を受けて、動作モードに応じて、対応するライトデータバスＷＢＵＳ１を駆動する。すなわち、第１のマルチビットテストモードにおいて、信号ＭＢＴが“Ｈ”レベルである場合は、選択回路１２０２は、内部書込データＩＮＴＤＱ０に応じて、対応するライトデータバスＷＢＵＳ１の電位レベルを駆動する。
【００９１】
これに対して、通常の動作モードあるいは第２のマルチビットテストモードであって、信号ＮＭあるいは信号ＭＩＯＴが“Ｈ”レベルである場合は、内部書込データＩＮＴＤＱ１に応じて、ライトデータバスＷＢＵＳ１の電位レベルを駆動する。
【００９２】
ライトデータバスＷＢＵＳ１４およびＷＢＵＳ１５にそれぞれ対応する選択回路１２１８および１２２０も、このライトデータバスＷＢＵＳ１に対応する選択回路１２０２と同様の構成を有する。異なる点は、ライトデータバスＷＢＵＳ１４に対応する選択回路１２１８は、入力信号としてＩＮＴＤＱ０およびＩＮＴＤＱ１４を受け、ライトデータバスＷＢＵＳ１５に対応する選択回路１２２０は、入力信号として、信号ＩＮＴＤＱ０およびＩＮＴＤＱ１５を受ける構成となっていることである。
【００９３】
選択回路１２１８および１２２０は、ともに、第１のマルチビットテストモード（信号ＭＢＴが“Ｈ”レベルであるモード）においては、いずれも信号ＩＮＴＤＱ０に応じて、対応するライトデータバスの電位レベルを駆動する。これに対して、通常動作モードあるいは第２のマルチビットテストモードにおいては、選択回路１２１８は、信号ＩＮＴＤＱ１４に応じて、選択回路１２２０は、信号ＩＮＴＤＱ１５に応じて、それぞれ対応するライトデータバスＷＢＵＳ１４およびＷＢＵＳ１５を駆動する。
【００９４】
選択回路１２０４は、信号ＩＮＴＤＱ０および信号ＩＮＴＤＱ２を受けて、動作モードに応じて、対応するライトデータバスＷＢＵＳ２の電位レベルを駆動する。すなわち、通常動作モードにおいては、信号ＩＮＴＤＱ２に応じて、ライトデータバスＷＢＵＳ２の電位レベルを駆動し、第１および第２のマルチビットテストモードにおいては、信号ＩＮＴＤＱ０に応じて、対応するライトデータバスＷＢＵＳ２の電位レベルを駆動する。
【００９５】
選択回路１２０６は、信号ＩＮＴＤＱ０，ＩＮＴＤＱ１，ＩＮＴＤＱ３を受けて、動作モードに応じて、対応するライトデータバスＷＢＵＳ３の電位レベルを駆動する。
【００９６】
すなわち、通常動作モードにおいては、選択回路１２０６は、入力信号ＩＮＴＤＱ３に応じて、第１のマルチビットテストモードにおいては、信号ＩＮＴＤＱ０に応じて、第２のマルチビットテストモードにおいては、信号ＩＮＴＤＱ１に応じて、ライトデータバスＷＢＵＳ３の電位レベルを駆動する。
【００９７】
ライトデータバスＷＢＵＳ４およびＷＢＵＳ６に対応する選択回路１２０８および１２１２も、ライトデータバスＷＢＵＳ２に対応する選択回路１２０４と同様の構成を有する。異なる点は、選択回路１２０８は、信号ＩＮＴＤＱ０およびＩＮＴＤＱ４を入力として受け、選択回路１２１２は、信号ＩＮＴＤＱ０およびＩＮＴＤＱ６を受ける構成となっていることである。
【００９８】
通常動作モードにおいては、選択回路１２０８は、入力信号ＩＮＴＤＱ４に応じて、ライトデータバスＷＢＵＳ４を駆動し、選択回路１２１２は、入力信号ＩＮＴＤＱ６に応じて、ライトデータバスＷＢＵＳ６の電位レベルを駆動する。一方、第１および第２のマルチビットテストモードにおいては、選択回路１２０８は、信号ＩＮＴＤＱ４に応じて、選択回路１２１２は、信号ＩＮＴＤＱ６に応じて、それぞれ対応するライトデータバスＷＢＵＳ４およびＷＢＵＳ６の電位レベルを駆動する。
【００９９】
一方、ライトデータバスＷＢＵＳ５，ＷＢＵＳ７，ＷＢＵＳ８，ＷＢＵＳ９，ＷＢＵＳ１０，ＷＢＵＳ１１，ＷＢＵＳ１２およびＷＢＵＳ１３に対応する選択回路１２１０，１２１４〜１２１６は、ライトデータバスＷＢＵＳ３に対応する選択回路１２０６と同様の構成を有する。
【０１００】
通常動作モードにおいては、ライトデータバスＷＢＵＳ５，ＷＢＵＳ７，〜，ＷＢＵＳ１３に対応する選択回路１２１０，１２１４〜１２１６は、それぞれ入力信号ＩＮＴＤＱ５，ＩＮＴＤＱ７，〜，ＩＮＴＤＱ１３に応じて、それぞれ対応するライトデータバスの電位レベルを駆動する。
【０１０１】
これに対して、第１のマルチビットテストモードにおいては、選択回路１２１０，１２１４〜１２１６は、すべて信号ＩＮＴＤＱ０に応じて、対応するライトデータバスの電位レベルを駆動する。
【０１０２】
一方、第２のマルチビットテストモードにおいては、ライトデータバスＷＢＵＳ５，ＷＢＵＳ７に対応する選択回路１２１０および１２１４は、入力信号ＩＮＴＤＱ１に応じて、ライトデータバスＷＢＵＳ８，ＷＢＵＳ１０，ＷＢＵＳ１２にそれぞれ対応する選択回路は、信号ＩＮＴＤＱ１４に応じて、ライトデータバスＷＢＵＳ９，ＷＢＵＳ１１，ＷＢＵＳ１３に対応する選択回路は、それぞれ信号ＩＮＴＤＱ１５に応じて対応するライトデータバスを駆動する。
【０１０３】
すなわち以上の動作をまとめると、通常動作モードにおいては、ライトデータバスＷＢＵＳ０〜ＷＢＵＳ１５は、それぞれ対応する内部書込データＩＮＴＤＱ０〜ＩＮＴＤＱ１５に応じてその電位レベルが駆動される。
【０１０４】
第１のマルチビットテストモードにおいては、ライトデータバスＷＢＵＳ０〜ＷＢＵＳ１５は、すべてデータ入出力端子ＤＱ０に与えられる書込データに応じた内部書込データＩＮＴＤＱ０に応じてその電位レベルが駆動される。
【０１０５】
第２のマルチビットテストモード（信号ＭＩＯＴが“Ｈ”レベルであるモード）においては、ライトデータバスＷＢＵＳ０，ＷＢＵＳ２，ＷＢＵＳ４およびＷＢＵＳ６は、データ入出力端子ＤＱ０に与えられる書込データに応じた内部書込データＩＮＴＤＱ０に応じて駆動される。ライトデータバスＷＢＵＳ１，ＷＢＵＳ３，ＷＢＵＳ５およびＷＢＵＳ７は、データ入出力端子ＤＱ１に与えられる書込データに応じた内部書込データＩＮＴＤＱ１に応じて駆動される。ライトデータバスＷＢＵＳ８，ＷＢＵＳ１０，ＷＢＵＳ１２およびＷＢＵＳ１４は、データ入出力端子ＤＱ１４に与えられる書込データに対応する内部書込データＩＮＴＤＱ１４に応じて駆動される。ライトデータバスＷＢＵＳ９，ＷＢＵＳ１１，ＷＢＵＳ１３およびＷＢＵＳ１５は、データ入出力端子ＤＱ１５に与えられる書込データに対応する内部書込データＩＮＴＤＱ１５に応じて駆動されることになる。
【０１０６】
つまり、第１のマルチビットテストモードにおいては、選択された４×４ビットのメモリセルに対して、すべてデータ入出力端子ＤＱ０に与えられるデータが書込まれるのに対し、第２のマルチビットテストモードにおいては、各メモリセルプレーンごとに、メモリセルプレーンＭ♯０はデータ入出力端子ＤＱ０から、メモリセルプレーンＭ♯１には、データ入出力端子ＤＱ１から、メモリセルプレーンＭ♯２に対しては、データ入出力端子ＤＱ１４から、メモリセルプレーンＭ♯３に対しては、データ入出力端子ＤＱ１５からそれぞれ与えられるデータが同時に選択された４ビットのメモリセルに対してそれぞれ書込まれる。
【０１０７】
図７は、図６に示したライトデータバスＷＢＵＳ０，ＷＢＵＳ２，ＷＢＵＳ６およびＷＢＵＳ８から、メモリセルプレーンＭ♯０に属するローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄまでのデータの伝達経路を機能的に示す図である。
【０１０８】
ローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄは、それぞれ列ブロックごとに存在している。
【０１０９】
ライトデータバスＷＢＵＳ０〜ＷＢＵＳ６により伝達されたデータは、選択回路１２４０により、対応するライトデータバスＷＳａ０〜ＷＳｄ０あるいはＷＳａ１〜ＷＳｄ１のいずれかと、コラムアドレス信号ビットＣＡ８の値に応じて接続される。
【０１１０】
内部ライトデータバスＷＳａ０〜ＷＳｄ０およびＷＳａ１〜ＷＳｄ１は、選択回路１２６０により、対応する列ブロックＭＣＢ０〜ＭＣＢ３のいずれかに属するグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄのいずれかとコラムアドレス信号ビットＣＡ７に応じて接続される。グローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄは、行ブロック選択信号φｗに応答して導通する行ブロック選択ゲートＷＳＧを介して、対応するローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄと接続される。
【０１１１】
したがって、ライトデータバスＷＢＵＳ０〜ＷＢＵＳ６により伝達されたデータは、コラムアドレス信号ビットＣＡ８，ＣＡ７により、選択された列ブロックのローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄと接続される。
【０１１２】
他のメモリセルプレーンＭ♯１〜Ｍ♯３に対しても同様の構成が存在し、それぞれコラムアドレス信号ビットＣＡ７，ＣＡ８に応じて、選択された列ブロックに属するローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄと、対応するライトデータバスとが接続される。
【０１１３】
［マルチビットテストモードにおける読出動作］
次に、図５に示したアドレスの割当に従って、選択されたメモリセルからの読出データが外部へ出力される選択経路およびこれら選択されたメモリセルから読出されたデータに対してマルチビットテストを行なうマルチビットテスト回路の構成について説明する。
【０１１４】
図８は、図１に示した半導体記憶装置１０００における４つのメモリセルプレーンのうちメモリセルプレーンＭ♯０におけるローカルＩＯ線からデータ入出力端子ＤＱ０、ＤＱ２、ＤＱ４およびＤＱ６までのデータの伝達経路を機能的に示す図である。
【０１１５】
他のメモリセルプレーンＭ♯１〜Ｍ♯３についても、全く同様の構成がそれぞれ存在する。
【０１１６】
図８において、メモリセルプレーンＭ♯０の１つの行ブロックにおいて、４つの列ブロックＭＣＢ０〜ＭＣＢ３のそれぞれに設けられた４組のローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、行ブロック選択信号φＲに応答して導通する行ブロック選択ゲートＲＳＧを介して、対応するグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続される。このような構成により、１つの行ブロックにおいて、列ブロックＭＣＢ０〜ＭＣＢ３のそれぞれの４つのローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、それぞれ対応するグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続される。
【０１１７】
各列グループＭＣＢ０〜ＭＣＢ３にそれぞれ対応する４組のグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに対し、共通に選択回路１１０が設けられる。
【０１１８】
この選択回路１１０は、コラムアドレス信号ビットＣＡ７，／ＣＡ７に従って偶数列ブロックまたは奇数列ブロックのグローバルＩＯ線対を選択する。これにより、２つの列グループのグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄが選択されて、内部データバスＤＳａ０〜ＤＳｄ０およびＤＳａ１〜ＤＳｄ１に結合される。すなわち、この選択回路１１０により、１つのメモリセルプレーン中の８ビット分のメモリセルが選択される。
【０１１９】
この内部データバスＤＳａ０〜ＤＳｄ１に対し、さらに選択回路１１２が設けられている。この選択回路１１２は、コラムアドレス信号ビットＣＡ８，／ＣＡ８に従って、内部データバスＤＳａ０〜ＤＳｄ０またはＤＳａ１〜ＤＳｄ１のいずれかのデータを選択して、データ入出力端子ＤＱ０，ＤＱ２，ＤＱ４およびＤＱ６と結合する。これにより、１つのメモリセルプレーン当り４ビットのメモリセルが選択されることになる。
【０１２０】
同様にして、他のメモリセルプレーンＭ♯１〜３からも４ビットずつのメモリセルが選択され、合計１６ビットのメモリセルが選択されることになる。
【０１２１】
このとき、たとえば、メモリセルプレーンＭ♯１から読出されたデータＲＤ１、３、５、７は、それぞれデータ入出力端子ＤＱ１、３、５、７に出力される。メモリセルプレーンＭ♯２から読出されたデータＲＤ８、１０、１２、１４は、それぞれデータ入出力端子ＤＱ８、１０、１２、１４に出力される。同様に、メモリセルプレーンＭ♯３から読出されたデータＲＤ９、１１、１３、１５は、それぞれデータ入出力端子ＤＱ９、１１、１３、１５に出力される。
【０１２２】
マルチビットテスト時においては、この選択回路１１２により選択された４ビットのメモリセルのデータが、マルチビットテスト回路１１４へ並列に与えられる。
【０１２３】
このマルチビットテスト回路１１４は、４つのメモリセルプレーンＭ♯０〜Ｍ♯３の各々から４ビットのメモリセルデータを受ける。したがって、マルチビットテスト回路１１５は、１６ビットのメモリセルデータの論理の一致／不一致を判定し、その判定結果を示す信号ＲＤＴ，／ＲＤＴを出力する。
【０１２４】
マルチビットテスト回路１１４は、同時に、メモリセルプレーンＭ♯０から与えられた４ビットデータの論理の一致／不一致を判定し、それに対応する判定データＲＤＭ０，／ＲＤＭ０を出力する。同時に、マルチビットテスト回路１１４は、他のメモリセルプレーンＭ♯１〜３のそれぞれから与えられる４ビットデータの論理の一致／不一致に応じて、判定結果データＲＤＭ１，／ＲＤＭ１，〜ＲＤＭ３，／ＲＤＭ３を出力する。
【０１２５】
この判定結果データは、専用のピン端子を介して装置外部へ出力されてもよく、また図示しない経路を介してデータ入出力回路を介して装置外部へ読出される構成としてもよい。
【０１２６】
図９は、図８に示したマルチビットテスト回路１１４の構成を示す概略ブロック図である。
【０１２７】
マルチビットテスト回路１１４は、メモリセルプレーンＭ♯０からの読出データＲＤ０，／ＲＤ０，〜ＲＤ６，／ＲＤ６を受けて、判定結果データＲＤＭ０，／ＲＤＭ０および内部信号ＲＤＴＡ０，／ＲＤＴＡ０を出力する初段判定回路１１４２を含む。後に説明するように、判定信号ＲＤＭ０，／ＲＤＭ０は、メモリセルプレーンＭ♯０から読出された４ビットデータの論理の一致／不一致に対応した判定信号であり、すなわちメモリセルプレーンＭ♯０において１つの列選択線により選択されるメモリセルからの読出データの論理の一致／不一致を表わすデータである。
【０１２８】
マルチビットテスト回路１１４は、さらに、メモリセルプレーンＭ♯１からの読出データＲＤ１，／ＲＤ１，〜ＲＤ７，／ＲＤ７を受けて、メモリセルプレーンＭ♯１において、１つの列選択線により選択されたメモリセルからのデータの論理の一致／不一致に応じた判定結果データＲＤＭ１，／ＲＤＭ１と、内部信号ＲＤＴＡ１，／ＲＤＴＡ１を出力する初段判定回路１１４４を含む。
【０１２９】
マルチビットテスト回路１１４は、さらに、初段判定回路１１４２，１１４４と同様の構成を有し、メモリセルプレーンＭ♯２からの読出データＲＤ８，／ＲＤ８，〜ＲＤ１４，／ＲＤ１４を受けて、判定結果データ／ＲＤＭ２，／ＲＤＭ２と内部信号ＲＤＴＡ２，／ＲＤＴＡ２を出力する初段判定回路１１４６と、メモリセルプレーンＭ♯３からの読出データＲＤ９，／ＲＤ９，〜ＲＤ１５，／ＲＤ１５を受けて、判定結果データＲＤＭ３，／ＲＤＭ３および内部信号ＲＤＴＡ３，／ＲＤＴＡ３を出力する初段判定回路１１４８とを含む。
【０１３０】
判定結果データＲＤＭ２，／ＲＤＭ２は、メモリセルプレーンＭ♯２において１つの列選択線により選択されるメモリセルからの読出データの、判定結果データＲＤＭ３，／ＲＤＭ３は、メモリセルプレーンＭ♯２において１つの列選択線により同時に選択されるメモリセルからの読出データの論理の一致／不一致を表わす信号である。
【０１３１】
マルチビットテスト回路１１４は、さらに、内部信号ＲＤＴＡ０，／ＲＤＴＡ０，〜ＲＤＴＡ３，／ＲＤＴＡ３を受けて、１６ビットの読出データＲＤ０〜ＲＤ１５の論理の一致／不一致に対応した判定結果データＲＤＴ，／ＲＤＴを出力する次段判定回路１１５０を含む。
【０１３２】
次に、初段判定回路１１４２〜１１４８および次段判定回路１１５０の構成についてより詳しく説明する。
【０１３３】
初段判定回路１１４２は、読出データＲＤ０，ＲＤ２を受けるＮＡＮＤ回路１２００ａと、読出データＲＤ４，ＲＤ６を受けるＮＡＮＤ回路１２００ｂと、読出データＲＤ０およびＲＤ２のそれぞれの反転データ／ＲＤ０および／ＲＤ２を受けるＮＯＲ回路１２０１ａと、読出データＲＤ４およびＲＤ６のそれぞれの反転信号／ＲＤ４および／ＲＤ６を受けるＮＯＲ回路１２０１ｂと、ＮＡＮＤ回路１２００ａおよび１２００ｂの出力を受けて、内部信号ＲＤＴＡ０を出力するＮＯＲ回路１２０２と、ＮＯＲ回路１２０１ａおよび１２０１ｂの出力を受けて、内部信号ＲＤＴＡ０の反転信号／ＲＤＴＡ０を出力するＮＡＮＤ回路１２０４とを含む。
【０１３４】
初段判定回路１１４２は、さらに、ＮＯＲ回路１２０２および１２０４の出力を受けるＮＯＲ回路１２０６と、ＮＯＲ回路１２０２および１２０４の出力を受けるＮＡＮＤ回路１２０８と、ＮＯＲ回路１２０６の出力を受けるインバータ１２１０と、ＮＯＲ回路１２０６およびＮＡＮＤ回路１２０８の出力を受けて、判定データＲＤＭ０を出力するＮＡＮＤ回路１２１２と、ＮＡＮＤ回路１２０８およびインバータ回路１２１０の出力を受けて、内部信号ＲＤＭ０の反転信号／ＲＤＭ０を出力するＮＡＮＤ回路１２１４とを含む。
【０１３５】
なお、初段判定回路１１４４、１１４６および１１４８の構成も、初段判定回路１１４２の構成と同様であり、その説明は省略する。
【０１３６】
次段判定回路１１５０は、その基本的な構成は初段判定回路１１４２と同様であり、同一部分には同一符号を付してその説明は省略する。
【０１３７】
初段判定回路１１４２と異なる点は、ＮＡＮＤ回路１２００ａが入力として受けるデータは、初段判定回路１１４２からの内部信号ＲＤＴＡ０および初段判定回路１１４４からの内部信号ＲＤＴＡ１であり、ＮＡＮＤ回路１２００ｂが入力として受けるのは、初段判定回路１１４６および１１４８からの内部信号ＲＤＴＡ２およびＲＤＴＡ３であり、ＮＯＲ回路１２０１ａが入力として受けるのは、初段判定回路１１４２および１１４４からの内部信号／ＲＤＴＡ０および／ＲＤＴＡ１であり、ＮＯＲ回路１２０１ｂが入力として受けるのは、初段判定回路１１４６および１１４８からの内部信号／ＲＤＴＡ２および／ＲＤＴＡ３であることである。
【０１３８】
次に、マルチビットテスト回路１１４の動作について簡単に説明する。
初段判定回路１１４２から出力される内部信号ＲＤＴＡ０は、読出データＲＤ０、ＲＤ２、ＲＤ４およびＲＤ６がすべて“Ｈ”レベルであるときにのみ“Ｈ”レベルとなる。一方、内部信号／ＲＤＴＡ０は、読出データ／ＲＤ０、／ＲＤ２、／ＲＤ４および／ＲＤ６がすべて“Ｌ”レベルの場合に“Ｌ”レベルとなる。
【０１３９】
したがって、マルチビットテストにおいて、予めテストするメモリセルに対して、“Ｈ”レベルのデータの書込を行なっていた場合、メモリセルプレーンＭ♯０において、同一の列選択線により同時に選択される４ビットのメモリセルからの読出データがすべて一致している場合に内部信号ＲＤＴＡ０は“Ｈ”レベルに、内部信号／ＲＤＴＡ０は“Ｌ”レベルとなる。
【０１４０】
それ以外の場合は、内部信号ＲＤＴＡ０は、“Ｌ”レベルに、内部信号／ＲＤＴＡ０は“Ｈ”レベルとなる。
【０１４１】
この内部信号ＲＤＴＡ０の値に応じて、信号ＲＤＴＡ０が“Ｈ”レベルかつ／ＲＤＴＡ０が“Ｌ”レベルである場合は、判定データＲＤＭ０，／ＲＤＭ０はそれぞれ“Ｈ”レベルと“Ｌ”レベルとになる。
【０１４２】
一方、内部信号ＲＤＴＡ０が“Ｌ”レベルかつ／ＲＤＴＡ０が“Ｈ”レベルの場合は、判定データＲＤＭ０，／ＲＤＭ０は、それぞれ“Ｌ”レベルと“Ｈ”レベルとなる。
【０１４３】
後に説明するように、第２のマルチビットテストモードにおいては、この判定データＲＤＭ０に応じた信号がデータ入出力端子ＤＱ０に出力される。
【０１４４】
したがって、この第２のマルチビットテストモードにおいては、メモリセルプレーンＭ♯０において、同一の列選択線により同時に選択されるメモリセルから読出されたデータの論理が一致しているか否かをデータ入出力端子ＤＱ０に出力される判定データＲＤＭ０に応じて判断することが可能となる。
【０１４５】
他のメモリセルプレーンＭ♯１〜３において、同一の列選択線により同時に選択されるメモリセルからの読出データの論理の一致／不一致についても、それぞれのメモリセルプレーンＭ♯１〜３について、それぞれデータ入出力端子ＤＱ１，ＤＱ１４，ＤＱ１５に出力される判定データをもとに判断することが可能となる。
【０１４６】
一方で、第１のマルチビットテストモードにおいては、各メモリセルプレーンＭ♯０〜３において同時に選択されたメモリセルからの読出データのすべての論理が一致しているか否かを、次段判定回路１１５０から出力される判定データＲＤＴ，／ＲＤＴに応じて判断することが可能となる。
【０１４７】
第１のマルチビットテストモードにおいては、この判定データＲＤＴに応じた信号がデータ入出力端子ＤＱ０に出力される。
【０１４８】
図１０は、図１に示したデータ入出力端子ＤＱ０〜ＤＱ１５にそれぞれ対応するデータ入出力バッファの構成を示す概略ブロック図である。
【０１４９】
図１０に示したデータ入出力バッファの構成の例においては、第１のマルチビットテストモードにおいて、データ入出力端子ＤＱ０から判定結果データＲＤＴが出力され、第２のマルチビットテストモードにおいては、データ入出力端子ＤＱ０，ＤＱ１，ＤＱ１４，ＤＱ１５のそれぞれから判定結果データＲＤＭ０〜ＲＤＭ３が出力されるものとする。
【０１５０】
データ入出力バッファ１４００は、データ入出力端子ＤＱ０に対応した選択回路１４１０と駆動回路１４４０とを含む。選択回路１４１０は、通常動作モードを指定する信号ＮＭの活性期間中は、読出データＲＤ０を駆動回路１４４０に対して出力し、第１のマルチビットテストモードを指定する信号ＭＢＴが活性期間中は、判定結果データＲＤＴ，／ＲＤＴを駆動回路１４４０に対して出力し、第２のマルチビットテストモードを指定する信号ＭＩＯＴが活性である期間中は判定結果データＲＤＭ０，／ＲＤＭ０を駆動回路１４４０に対して出力する。
【０１５１】
駆動回路１４４０は、選択回路１４１０からの出力を受けて、信号ＯＥＭの活性化に応じて、データ入出力端子ＤＱ０の電位レベルを駆動する。
【０１５２】
データ入出力バッファ１４００は、データ入出力端子ＤＱ１に対応して、選択回路１４１２と駆動回路１４４２とを含む。
【０１５３】
選択回路１４１２は、信号ＮＭが活性である期間中は、読出データＲＤ１，／ＲＤ１を電位し、信号ＭＩＯＴが活性である期間中は、判定結果データＲＤＭ１，／ＲＤＭ１を出力する。駆動回路１４４２は、選択回路１４１２の出力を受けて、信号ＯＥＭの活性化に応じて、データ入出力端子ＤＱ１の電位レベルを駆動する。
【０１５４】
データ入出力バッファ１４００は、さらに、データ入出力端子ＤＱ１４に対応して、選択回路１４１４および駆動回路１４４４を、データ入出力端子ＤＱ１５に対応して、選択回路１４１６および駆動回路１４４６を含む。
【０１５５】
選択回路１４１４および１４１６の構成は、選択回路１４１２の構成と同様であり、駆動回路１４４４および１４４６の構成は、駆動回路１４４２の構成と同様である。
【０１５６】
データ入出力バッファ１４００は、さらに、データ入出力端子ＤＱ２〜ＤＱ１３のそれぞれに対応して、選択回路１４１８〜１４２２および駆動回路１４４８〜１４５２を含む。
【０１５７】
選択回路１４１８は、読出データＲＤ２，／ＲＤ２を受けて、それぞれを反転したデータを出力する。選択回路１４２０〜１４２２の構成は、選択回路１４１８の構成と同様である。駆動回路１４４８〜１４５２の構成は、駆動回路１４４０の構成と同様である。
【０１５８】
次に、選択回路および駆動回路の構成についてさらに詳しく説明する。
データ入出力端子ＤＱ０に対応して存在する選択回路１４１０は、読出データＲＤ０を受けて、信号ＮＭに応じて導通／非導通状態となるトランスミッションゲート１４０４ａと、判定結果データＲＤＭ０を受けて、信号ＭＩＯＴに応じて導通／非導通状態となるトランスミッションゲート１４０６ａと、判定結果データＲＤＴを受けて、信号ＭＢＴに応じて導通／非導通状態となるトランスミッションゲート１４０８ａと、トランスミッションゲート１４０４ａ〜１４０８ａの出力を受けて、反転したデータを出力するインバータ回路１４３０とを含む。
【０１５９】
選択回路１４１０は、読出データ／ＲＤ０を受けて、信号ＮＭに応じて、導通／非導通状態となるトランスミッションゲート回路１４０４ｂと、判定結果データ／ＲＤＭ０を受けて、信号ＭＩＯＴに応じて導通／非導通状態となるトランスミッションゲート回路１４０６ｂと、判定結果データ／ＲＤＴを受けて、信号ＭＢＴに応じて導通／非導通状態となるトランスミッションゲート回路１４０８ｂと、トランスミッションゲート回路１４０４ｂ〜１４０８ｂの出力を受けて、判定した信号を出力するインバータ回路１４３２とを含む。
【０１６０】
駆動回路１４４０は、インバータ回路１４３０の出力および信号ＯＥＭを受けるＡＮＤ回路１４６０と、インバータ回路１４３２の出力と信号ＯＥＭを受けるＡＮＤ回路１４６２と、電源電位Ｖｃｃと出力ノードＯＵＴとの間に接続され、ゲートにＡＮＤ回路１４６２の出力を受けるＮチャネルＭＯＳトランジスタ１４６４と、出力ノードＯＵＴと接地電位との間に接続され、ゲートにＡＮＤ回路１４６０の出力を受けるＮチャネルＭＯＳトランジスタ１４６６とを含む。出力ノードＯＵＴとデータ入出力端子ＤＱ０とが接続している。
【０１６１】
したがって、信号ＮＭが活性状態の“Ｈ”レベルである期間は、トランスミッションゲート回路１４０４ａおよび１４０４ｂが導通状態となって、信号ＯＥＭが活性状態（“Ｈ”レベル）となるのに応じて、読出データＲＤ０に応じて、ＮチャネルＭＯＳトランジスタ１４６４および１４６６が相補的に導通／非導通状態となって、出力ノードＯＵＴの電位レベルが変化する。
【０１６２】
同様にして、信号ＭＩＯＴが活性状態の“Ｈ”レベルである期間は判定結果データＲＤＭ０に応じて、信号ＭＢＴが“Ｈ”レベルである期間は判定結果データＲＤＴに応じて、それぞれＮチャネルＭＯＳトランジスタ１４６４および１４６６が相補的に導通／非導通状態となることにより、出力ノードＯＵＴの電位レベルが変化する。
【０１６３】
選択回路１４１２の構成は、選択回路１４１０の構成のうち、トランスミッションゲート回路１４０８ａおよび１４０８ｂを除いた構成となっており、その他同一部分については同一符号を付してその説明は省略する。
【０１６４】
選択回路１４１８は、読出データＲＤ２を受けて判定信号を出力するインバータ回路１４３０と、読出データ／ＲＤ２を受けて、判定信号を出力するインバータ回路１４３２とを含む。したがって、選択回路１４１８は、単に読出データＲＤ２，／ＲＤ２に対するバッファ回路としてのみ動作する。
【０１６５】
駆動回路１４４２〜１４５２の構成は、駆動回路１４４０の構成と同様であり、同一部分には同一参照符号を付してその説明は省略する。
【０１６６】
図１０に示したようなデータ入出力バッファの構成とすることで、信号ＮＭ、信号ＭＢＴ、信号ＭＩＯＴのそれぞれの活性化に応じて、データ入出力端子ＤＱ０，ＤＱ１，ＤＱ１４，ＤＱ１５から出力されるデータが切換えられる。
【０１６７】
次に、図１０に示したデータ入出力バッファ１４００の動作を制御する信号ＭＢＴおよびＭＩＯＴの発生方法について説明する。
【０１６８】
図１１および図１２は、外部制御信号／ＷＥ，／ＣＡＳおよびアドレス信号Ａ０，Ａ１により、信号ＭＢＴあるいはＭＩＯＴのいずれかを活性状態とする内部制御回路の構成を示す回路図である。信号／ＷＥは、データ書込を指定するライトイネーブル信号である。信号／ＣＡＳは、コラムアドレスストローブ信号であり、メモリセルプレーンＭ♯０〜３における列を選択する回路を活性状態とする。
【０１６９】
アドレス信号Ａ０，Ａ１は、外部から与えられるアドレス信号ビットの最下位ビットおよび最下位から２桁目のビットを表わす。
【０１７０】
内部制御回路２００は、信号／ＷＥおよび信号／ＣＡＳを受けるＮＯＲ回路２１０と、ゲートに信号／ＲＡＳを受け、ソースおよびドレインのいずれか一方がＮＯＲ回路２１０の出力と接続するＮチャネルＭＯＳトランジスタ２１６と、ＮチャネルＭＯＳトランジスタ２１６のソースおよびドレインのうちの他方のノードＰの電位レベルを保持するラッチ回路２１８と、ゲートに信号ＲＡＳを受け、ソースおよびドレインのいずれか一方がノードＰと接続し、他方が内部制御信号φMSを出力するノードＰ′と接続するＮチャネルＭＯＳトランジスタ２２２と、ノードＰ′と接地電位との間に接続され、ゲートに信号／ＲＡＳを受けるＮチャネルＭＯＳトランジスタ２２６とを含む。
【０１７１】
内部制御回路２００は、さらに、信号／ＷＥを受けるインバータ２１２と、信号／ＣＡＳおよびインバータ２１２の出力を受けるＮＯＲ回路２１４と、ゲートに信号／ＲＡＳを受け、ソースおよびドレインのいずれか一方がＮＯＲ回路２１４の出力と接続し、他方がノードＱと接続するＮチャネルＭＯＳトランジスタ２２０と、ノードＱの電位レベルを保持するラッチ回路２２４と、ゲートに信号ＲＡＳを受け、ソースおよびドレインのいずれか一方がノードＱと接続し、他方が信号φMRを出力するノードＱ′と接続するＮチャネルＭＯＳトランジスタ２２８と、ゲートに信号／ＲＡＳを受け、ノードＱ′と接地電位との間に接続されるＮチャネルＭＯＳトランジスタ２３０とを含む。
【０１７２】
図１２を参照して、内部制御回路２００は、さらに、アドレス信号Ａ０および信号φMSを受けるＡＮＤ回路２５０と、アドレス信号Ａ１と信号φMSとを受けるＡＮＤ回路２５２と、ＡＮＤ回路２５０の出力をセット信号として、信号φMRをリセット信号として受け、信号ＭＢＴを出力するＳＲフリップフロップ回路２５４と、ＡＮＤ回路２５２の出力をセット信号として、信号φMRをリセット信号として受け、信号ＭＩＯＴを出力するＳＲフリップフロップ回路２５６とを含む。
【０１７３】
次に、内部制御回路２００の動作について簡単に説明する。図１３は、内部制御回路２００の動作を説明するタイミングチャートである。
【０１７４】
時刻ｔ１において、信号／ＣＡＳおよび／ＷＥが“Ｈ”レベルから“Ｌ”レベルに立下がる。その後、時刻ｔ３において、信号／ＲＡＳも“Ｌ”レベルに立下がる。すなわち、いわゆるＷＣＢＲ条件が設定され、この信号／ＲＡＳが立下がる時点でのアドレス信号値に応じて、信号ＭＢＴあるいは信号ＭＩＯＴのいずれかが活性状態とされる。時刻ｔ３において、信号Ａ１が“Ｈ”レベルであるものとする。
【０１７５】
時刻ｔ１から時刻ｔ２までの期間において、信号／ＷＥおよび／ＣＡＳがともに“Ｌ”レベルであることに応じて、ＮＯＲ回路２１０の出力レベルが“Ｈ”レベルとなっている。時刻ｔ１〜時刻ｔ２の期間においては、信号／ＲＡＳは“Ｈ”レベルであって、ＮチャネルＭＯＳトランジスタ２１６は導通状態であるので、ノードＰの電位レベルも“Ｈ”レベルとなる。この電位レベルがラッチ回路２１８により保持されることになる。
【０１７６】
一方で、ＮＯＲ回路２１４の出力ノードと接続しているノードＱの電位レベルは“Ｌ”レベルであり、この電位レベルをラッチ回路２２４が保持している。
【０１７７】
時刻ｔ１〜時刻ｔ２においては、ゲートに信号ＲＡＳ（信号／ＲＡＳの反転信号）を受けるＮチャネルＭＯＳトランジスタ２２２および２２８はともに非導通状態であり、信号／ＲＡＳをゲートに受けるＮチャネルＭＯＳトランジスタ２２６および２３０はともに導通状態である。したがって、ノードＰ′およびＱ′の電位レベルは、ともに“Ｌ”レベルであって、信号φMSおよびφMRは、ともに“Ｌ”レベルである。
【０１７８】
時刻ｔ２において、信号／ＲＡＳが“Ｈ”レベルから“Ｌ”レベルに立下がると、ＮチャネルＭＯＳトランジスタ２１６、２２０、２２６および２３０は、すべて非導通状態となる。これに対して、ゲートに信号ＲＡＳ（信号／ＲＡＳの反転信号）を受けるＮチャネルＭＯＳトランジスタ２２２および２２８は、ともに導通状態となるので、時刻ｔ３において、ノードＰ′の電位レベルは“Ｈ”レベルに立上がり、ノードＱ′の電位レベルは“Ｌ”レベルを維持する。すなわち、図１３に示したように、時刻ｔ２において、信号φMSが“Ｈ”レベルに変化する。
【０１７９】
次に、図１２を参照して、時刻ｔ２においては、アドレス信号ビットＡ１が“Ｈ”レベルであるため、ＡＮＤ回路２５２の入力信号のφMSおよび信号Ａ１がともに“Ｈ”レベルとなることになり、ＡＮＤ回路２５２の出力レベルが“Ｈ”レベルに変化する。したがって、ＳＲフリップフロップ回路２５６の出力レベルが“Ｈ”レベルにセットされる。
【０１８０】
これに対して、アドレス信号ビットＡ０は“Ｌ”レベルであるため、ＡＮＤ回路２５０の出力レベルは、“Ｌ”レベルを維持し、ＳＲフリップフロップ回路２５４の出力信号であるＭＢＴは“Ｌ”レベルを維持する。
【０１８１】
以上の動作により、入出力バッファ回路１４００を制御する信号ＭＩＯＴが“Ｈ”レベルに、信号ＭＢＴは“Ｌ”レベルにセットされることになる。
【０１８２】
時刻ｔ４において、信号／ＲＡＳが“Ｈ”レベルとなることに応じて、ＮチャネルＭＯＳトランジスタ２２６および２３０がともに導通状態となって、ノードＰ′およびＱ′の電位レベル、すなわち信号φMSおよび信号φMRのレベルがともに“Ｌ”レベルとなる。
【０１８３】
以上で、第２のマルチビットテストモードのセットサイクルが完了する。
続いて、テストモード動作においては、たとえば、通常どおり信号／ＲＡＳの“Ｌ”レベルへの立下がりのエッジに応じて、行アドレス信号が取込まれ、信号／ＣＡＳの立下がりのエッジに応じて、列アドレス信号が取込まれることで、テスト動作が行なわれる。
【０１８４】
テスト動作が完了すると、続いて、リセットサイクルが開始される。リセットサイクルにおいては、時刻ｔ５において、信号／ＣＡＳが“Ｌ”レベルに立下がり、それに続いて時刻ｔ６において、信号／ＲＡＳが“Ｌ”レベルに立下がる。すなわち、いわゆるＣＢＲ条件が設定される。
【０１８５】
時刻ｔ５〜時刻ｔ６においては、ＮＯＲ回路２１４の出力ノードの電位レベルが“Ｈ”レベルとなり、ＮＯＲ回路２１０の出力ノードは、“Ｌ”レベルを維持する。セットサイクルにおけるのと同様に、この期間（時刻ｔ５〜ｔ６）におけるＮＯＲ回路２１０および２１４のそれぞれの出力ノードの電位レベルに応じて、時刻ｔ６における信号／ＲＡＳの立下がりのエッジにおいて、信号φMSおよびφMRが出力される。すなわち、時刻ｔ６において、信号φMSは“Ｌ”レベルを維持し、信号φMRは、“Ｈ”レベルに立上がる。これに応じて、ＳＲフリップフロップ回路２５４および２５６の出力レベルはリセットされ、時刻ｔ７において、信号ＭＩＯＴは“Ｌ”レベルとなる。
【０１８６】
時刻ｔ８において、信号／ＲＡＳおよび／ＣＡＳがともに“Ｈ”レベルに復帰するのに応じて、信号φMRも“Ｌ”レベルに復帰する。
【０１８７】
以上の説明においては、第２のマルチビットテストモード、すなわち、信号ＭＩＯＴが“Ｈ”レベルとなる場合の内部制御回路２００の動作について述べた。時刻ｔ２において、アドレス信号ビットＡ０を“Ｈ”レベルに、信号Ａ１を“Ｌ”レベルとすれば、全く同様にして、内部制御回路２００は、第１のマルチビットテストモードにおける動作、すなわち、信号ＭＢＴを“Ｈ”レベルとする動作を行なうことになる。
【０１８８】
図１４は、次に、第２のマルチビットテストモード、すなわち各メモリセルプレーンにおいて、同一の列選択線により同時に選択されるメモリセルからの読出データの一致／不一致をそれぞれ判定し、各メモリセルプレーンに対する判定結果データが、データ入出力端子ＤＱ０〜ＤＱ３に出力されるテストモードについてより詳しく説明する。
【０１８９】
図１４は、第２のマルチビットテストモードにおける主要な信号の時間変化を示すタイミングチャートである。
【０１９０】
図１４においては、メモリセルプレーンＭ♯０からの読出データに対する判定結果データ、すなわちデータ入出力端子ＤＱ０に出力される判定結果データを代表的に示す。
【０１９１】
図１３において説明したとおり、時刻ｔ１〜ｔ２の期間のＷＣＢＲ条件により、第２のマルチビットテストモードがセットされ、信号ＭＩＯＴが“Ｈ”レベルに変化する。
【０１９２】
セットサイクル完了後、第２のマルチビットテストモードにおける読出動作においては、時刻ｔ４において、信号／ＲＡＳが“Ｌ”レベルに立下がるのに応じて、ロウアドレス信号Ａｘが取込まれ、これに応じて、時刻ｔ５において、アドレス信号Ａｘに対応するワード線の電位レベルが“Ｈ”レベルへと変化する。
【０１９３】
時刻ｔ６において、データ出力を指定する出力イネーブル信号／ＯＥが活性状態（“Ｌ”レベル）とされる。
【０１９４】
時刻ｔ７において、信号／ＣＡＳが“Ｌ”レベルに立下がるエッジに応じて、列アドレスＡｙが取込まれる。この列アドレスＡｙに応じて、各メモリセルプレーンＭ♯０〜３において、対応する列選択線が活性状態とされ、１つの列選択線当り４ビットのメモリセルが選択される。
【０１９５】
時刻ｔ８において、信号ＯＥＭが活性状態（“Ｈ”レベル）となり、図１０に示した入出力バッファ回路１４００において、各駆動回路１４４０〜１４５２が活性状態とされる。
【０１９６】
列選択線が活性状態となることにより、選択されたメモリセルから読出されたデータは、ローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄおよびグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄを経て、図６に示した選択回路１１０により対応するデータバスＤＳａ０〜ＤＳｄ０またはＤＳａ１〜ＤＳｄ１に出力される。さらに、各メモリセルプレーン当り、選択回路１１２が選択した４ビットのデータが、マルチビットテスト回路１１４に入力される。一方、読出データＲＤ０，／ＲＤ０，〜ＲＤ６，／ＲＤ６は、それぞれ入出力バッファ中の選択回路１４１０〜１４２２のうち、対応する選択回路に入力する。一方、マルチビットテスト回路１１４は、各メモリセルプレーンＭ♯０〜３のそれぞれに対応して、読出されたデータの論理の一致／不一致に応じて、判定結果データＲＤＭ０，／ＲＤＭ０，〜ＲＤＭ３，／ＲＤＭ３を出力し、これらの判定結果データも、それぞれ入出力バッファ回路１４００中の対応する選択回路に入力する。
【０１９７】
第２のマルチビットテストモードにおいては、データ入出力バッファ１４００中の選択回路のうち、データ入出力端子ＤＱ０〜ＤＱ３にそれぞれ対応する選択回路１４１０〜１４１６は、それぞれ信号ＭＩＯＴに制御されて、マルチビットテスト回路１１４からの信号ＲＤＭ０，／ＲＤＭ０，〜ＲＤＭ３，／ＲＤＭ３を選択する状態となっている。
【０１９８】
したがって、時刻ｔ９において、たとえば、データ入出力端子ＤＱ０からは、メモリセルプレーンＭ♯０において読出されたデータに対する判定結果データＲＤＭ０に対応する信号が出力される。
【０１９９】
他のデータ入出力端子ＤＱ１〜ＤＱ３についても、それぞれ対応するメモリセルプレーンＭ♯１〜３のそれぞれに対する判定結果データＲＤＭ１〜ＲＤＭ３が出力される。
【０２００】
つまり、第２のマルチビットテストモードにおいては、外部から与えたアドレス信号Ａｘ，Ａｙに応じて、各メモリセルプレーンにおいて、活性状態とされた列選択線により同時に選択されたメモリセルについて、その読出データの論理の一致／不一致をそれぞれ判定することが可能である。
【０２０１】
したがって、この判定結果データに応じて、１つの列選択線で同時に選択されるメモリセルのうちに欠陥メモリセルが存在すると判断された場合は、この１つの列選択線で選択されるメモリセル列をユニットとして、予備のメモリセル列と置換することで、マルチビットテストモードにおいて、不良メモリセル列の救済を行なうことが可能となる。
【０２０２】
一方、第１のマルチビットテストモード、すなわち信号ＭＢＴが活性状態（“Ｈ”レベル）とされる場合には、データ入出力バッファ１４００において、データ入出力端子ＤＱ０に対応する選択回路１４１０は、マルチビットテスト回路からの信号ＲＤＴ，／ＲＤＴを選択する。したがって、第１のマルチビットテストモードにおいては、データ入出力端子ＤＱ０に出力されるデータの値に応じて、各メモリセルプレーンにおいて選択された４×４ビットのメモリセルからの読出データの論理の一致／不一致を一度に判断することが可能となる。
【０２０３】
以上のような構成とすることで、テスト時間の短縮と、欠陥不良メモリセル列の救済を両立して行なうことが可能となる。
【０２０４】
なお、以上の説明においては各メモリセルプレーンにおいて１つの列選択線により同時に選択されるのは４ビットのメモリセルとしたが、この発明はこの場合に限定されることなく適用することが可能である。
【０２０５】
［実施の形態２］
実施の形態１においては、たとえば、メモリセルプレーンＭ♯０において、データの読出が行なわれた列ブロックＭＣＢ０〜ＭＣＢ３からの読出データを、選択回路１１０および１１２により選択した後、マルチビットテスト回路においてその論理の一致／不一致を判定した。
【０２０６】
しかしながら、選択回路１１０には、図８に示したマルチビットテスト回路１１４に入力されるデータよりも、より多くの読出データが入力している。したがって、これらの入力データのすべてについて、論理の一致／不一致を判定することとすれば、より縮退度を向上させたマルチビットテストが可能となる。
【０２０７】
実施の形態２の半導体記憶装置においては、実施の形態１の半導体記憶装置に比べて、より縮退度の高いマルチビットテストモードを可能とする半導体記憶装置を提供する。
【０２０８】
実施の形態２の半導体記憶装置の構成も、基本的には、図１に示した半導体記憶装置１０００の構成と同様であり、異なる点は、図８に示したグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄからマルチビットテスト回路１１４に至るまでのデータの伝達経路である。
【０２０９】
図１５は、本発明の実施の形態２の半導体記憶装置におけるグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａ，〜ＧＩＯｄ，／ＧＩＯｄからマルチビットテスト回路１１４に至るまでのデータの伝達経路を示す要部回路図である。
【０２１０】
図１５に示したデータ伝達回路１５００は、メモリセルプレーンＭ♯０〜Ｍ♯３からの読出データをそれぞれ受ける読出増幅回路１５０２〜１５６２と、読出増幅回路１５０２〜１５６２からの出力データを受けて、対応するデータをマルチビットテスト回路１１４に与えるデータバス１５８０とを含む。
【０２１１】
読出増幅回路１５０２は、列ブロックＭＣＢ０からの読出データを伝達するグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａと入力ノードが接続する差動増幅回路１５０４と、列ブロックＭＣＢ０からの読出データを伝達するグローバルＩＯ線対ＧＩＯｂが入力ノードと接続する差動増幅回路１５０６と、グローバルＩＯ線対ＧＩＯｃ，／ＧＩＯｃと入力ノードが接続する差動増幅回路１５０８と、グローバルＩＯ線対ＧＩＯｄ，／ＧＩＯｄと入力ノードが接続する差動増幅回路１５１０とを含む。差動増幅回路１５０４は、その相補出力により、インバータ回路１５１２ａおよび１５１２ｂをそれぞれ駆動し、同様にして、差動増幅回路１５０６、１５０８および１５１０は、それぞれその相補出力により、インバータ回路１５１４ａおよび１５１４ｂ、１５１６ａおよび１５１６ｂ、１５１８ａおよび１５１８ｂを駆動する。
【０２１２】
インバータ回路１５１２ａは、ソースが接地ノードと接続するＮチャネルＭＯＳトランジスタ１５２０ａのゲートを駆動し、インバータ回路１５１２ｂは、ソースが接地ノードと接続するＮチャネルＭＯＳトランジスタ１５２０ｂのゲート電位を駆動する。
【０２１３】
同様にして、インバータ回路の対１５１４ａおよび１５１４ｂ、１５１６ａおよび１５１６ｂ、１５１８ａおよび１５１８ｂは、それぞれソースが接地電位と接続するＮチャネルＭＯＳトランジスタの対１５２２ａおよび１５２２ｂ、１５２４ａおよび１５２４ｂ、１５２６ａおよび１５２６ｂのゲート電位を駆動する。
【０２１４】
差動増幅回路１５０４〜１５１０は、それぞれデータアドレス信号ビットＣＡ７，ＣＡ８および後に説明するテストモード信号ＭＢＴ０，ＭＢＴ１に応じて活性化される。
【０２１５】
すなわち、たとえば読出増幅回路１５０２は、テストモード信号ＭＢＴ０，ＭＢＴ１がともに不活性状態（“Ｌ”レベル）の場合は、アドレス信号ビットＣＡ７，ＣＡ８がともに“Ｌ”レベルであって、信号／ＣＡ７，／ＣＡ８がともに“Ｈ”レベルのときに活性化される。
【０２１６】
読出増幅回路１５３２〜１５５２もその構成は読出増幅回路１５０２の構成と同様であり、それらに含まれる差動増幅回路は、テストモード信号ＭＢＴ０，ＭＢＴ１およびアドレス信号ビットＣＡ７，ＣＡ８に応じて活性化される。
【０２１７】
データバス１５８０は、各読出増幅回路において、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａにより伝達された信号に応じて駆動されるＮチャネルＭＯＳトランジスタ１５２０ａ，１５２０ｂのドレインとそれぞれ接続するデータバスＤＳａ，／ＤＳａを含む。
【０２１８】
データバス１５８０は、さらに、各読出増幅回路において、グローバルＩＯ線対ＧＩＯｂにより伝達された信号に応じて駆動されるＮチャネルＭＯＳトランジスタ１５２２ａ，１５２２ｂのドレインとそれぞれが接続するデータバスＤＳｂ，／ＤＳｂと、同様にして、各読出増幅回路において、グローバルＩＯ線対ＧＩＯｃにより伝達された信号に応じて駆動されるＮチャネルＭＯＳトランジスタ１５２４ａ，１５２４ｂのドレインとそれぞれ接続するデータバスＤＳｃ，／ＤＳｃと、各読出増幅回路において、グローバルＩＯ線対ＧＩＯｄにより伝達された信号に応じて駆動されるＮチャネルＭＯＳトランジスタ１５２６ａ，１５２６ｂのドレインとそれぞれが接続するデータバスＤＳｄ，／ＤＳｄとを含む。
【０２１９】
したがって、たとえばデータバスＤＳａ，／ＤＳａについてみると、各読出増幅回路１５０２〜１５５２からの出力に応じて、その電位が駆動されるいわゆるワイヤードＯＲ構成となっている。その他のＤＳｂ，／ＤＳｂ，〜ＤＳｄ，／ＤＳｄについても同様である。
【０２２０】
データバス１５８０において、各データバスＤＳａ，／ＤＳａ，〜ＤＳｄ，／ＤＳｄは、それぞれプリチャージ信号／ＰＲＥに応じて導通状態となり、各データバスを電源電位Ｖｃｃに充電するプリチャージトランジスタ１５８２ａ，１５８２ｂ，〜１５８８ａ，１５８８ｂを含む。
【０２２１】
したがって、各読出増幅回路からのデータ出力前のタイミングにおいて、これらのデータバスはプリチャージ信号／ＰＲＥの活性化（“Ｌ”レベルへの変化）に応じて、電源電位に充電される。
【０２２２】
これらデータバスＤＳａ，／ＤＳａ，〜ＤＳｄ，／ＤＳｄは、それぞれマルチビットテスト回路１１４にデータを伝達する。
【０２２３】
マルチビットテスト回路１１４は、メモリセルプレーンＭ♯０からの４ビットのデータ以外に、各メモリセルプレーンＭ♯１〜３からの４ビットのデータを受け、合計４×４ビットのデータを受けて、それらのデータの論理の一致／不一致に応じて、判定結果データを出力する。
【０２２４】
すなわち、実施の形態１におけるマルチビットテスト回路１１４と全く同様にして、第１のマルチビットテストモードにおいては、各メモリセルプレーンＭ♯０〜Ｍ♯３からの４×４ビットの読出データの論理の一致／不一致に応じて、判定結果データＲＤＴ，／ＲＤＴを出力し、第２のマルチビットテストモードにおいては、メモリセルプレーンＭ♯０〜Ｍ♯３のそれぞれからの４ビットのデータの論理の一致／不一致に応じて、判定結果データＲＤＭ０，／ＲＤＭ０，〜ＲＤＭ３，／ＲＤＭ３を出力する。
【０２２５】
また、読出増幅回路１５０２における差動増幅回路１５０４〜１５１０を活性化する増幅器活性化信号発生回路１５９２は、信号／ＣＡ７および信号ＭＢＴ０のＯＲ演算結果と、信号／ＣＡ８と信号ＭＢＴ１のＯＲ演算結果との論理積を出力する。
【０２２６】
他の読出増幅回路１５３２〜１５５２に対する増幅器活性化信号発生回路１５９４〜１５９８についても、コラムアドレス信号ビットＣＡ７，ＣＡ８の論理の組合せが異なるだけで、その構成は同様である。
【０２２７】
次に、データ伝達回路１５００の動作について説明する。
ｉ） 信号ＭＢＴ０，ＭＢＴ１がともに“Ｌ”レベルの場合。
【０２２８】
この場合、たとえば（ＣＡ７，ＣＡ８）＝（０，０）のとき、すなわち（／ＣＡ７，／ＣＡ８）＝（１，１）のときは、増幅器活性化信号発生回路１５９２の出力信号が活性状態（“Ｈ”レベル）となる。したがって、読出増幅回路１５０２が活性状態とされ、列ブロックＭＣＢ０から読出されたデータが、データバスＤＳａ，／ＤＳａ，〜ＤＳｄ，／ＤＳｄに伝達される。たとえば、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａの電位レベルが読出データに応じて、それぞれ“Ｌ”レベルと“Ｈ”レベルとなっているものとする。このときは、差動増幅回路１５０４の出力に応じて、ＮチャネルＭＯＳトランジスタ１５２０ａが導通状態に、１５２０ｂが非導通状態となる。したがって、予め電源電位ＶｃｃにプリチャージされてきたデータバスＤＳａ，／ＤＳａは、それぞれ“Ｌ”レベルおよび“Ｈ”レベルの電位となる。この電位レベル変化がマルチビットテスト回路１１４に伝達される。
【０２２９】
他のグローバルＩＯ線対ＧＩＯｂ，／ＧＩＯｂ，〜ＧＩＯｄ，／ＧＩＯｄについても同様である。
【０２３０】
コラムアドレス信号ビットＣＡ７，ＣＡ８の論理レベルの組合せに応じて、読出増幅回路１５３２〜１５５２のいずれかが活性化される。
【０２３１】
ｉｉ） 信号ＭＢＴ０が“Ｌ”レベルであり、信号ＭＢＴ１が“Ｈ”レベルである場合。
【０２３２】
この場合、コラムアドレス信号ビットＣＡ８の論理レベルにかかわらず、増幅器活性化信号の電位レベルが変化する。すなわち、たとえば増幅器活性化信号発生回路１５９２においては、コラムアドレス信号ビットＣＡ８が“Ｈ”レベルの場合も、“Ｌ”レベルの場合もコラムアドレス信号ビットＣＡ７が“Ｌ”レベルの場合は活性な増幅器活性化信号を、コラムアドレス信号ビットＣＡ７が“Ｈ”レベルの場合は不活性な増幅器活性化信号を出力する。
【０２３３】
たとえば、コラムアドレス信号ビットＣＡ７が“Ｌ”レベルの場合は、読出増幅回路１５０２および１５３２が同時に活性状態となる。
【０２３４】
このときは、データバスＤＳａ，／ＤＳａの電位レベルは、読出増幅回路１５０２および１５３２において、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａにより伝達されたデータがともに“Ｈ”レベルの場合においてのみ、“Ｈ”レベルの信号を伝達することになる。
【０２３５】
つまり、この場合マルチビットテスト回路１１４に入力する信号は、列ブロックＭＣＢ０およびＭＣＢ１におけるグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａ，〜ＧＩＯｄ，／ＧＩＯｄの伝達データが、それぞれ“Ｈ”レベルである場合にのみすべての入力信号レベルが“Ｈ”レベルとなる。すなわち、マルチビットテスト回路１１４には、各列ブロックから読出されたデータの論理積演算結果が入力されることになる。
【０２３６】
なお、信号ＭＢＴ０，信号ＭＢＴ１がそれぞれ“Ｈ”レベルおよび“Ｌ”レベルの場合についても、無視されるコラムアドレス信号ビットがＣＡ８からＣＡ７に変わるだけで、その動作については同様である。
【０２３７】
ｉｉｉ） 信号ＭＢＴ０，信号ＭＢＴ１がともに“Ｈ”レベルである場合。
この場合、コラムアドレス信号ビットＣＡ７，ＣＡ８の値に関わりなく、読出増幅回路１５０２〜１５５２がすべて活性化される。
【０２３８】
したがって、データバスＤＳａ，／ＤＳａは、すべての列ブロックＭＣＢ０〜ＭＣＢ３においてグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａが伝達するデータがすべて“Ｈ”レベルの場合においてのみ、“Ｈ”レベルの信号を伝達する。
【０２３９】
その他のデータバスＤＳｂ，／ＤＳｂ，〜ＤＳｄ，／ＤＳｄについても同様である。
【０２４０】
したがって、この動作モードでは、マルチビットテスト回路１１４は、各メモリセルプレーンにおいて、４×４ビットのメモリセルから読出されたデータについて同時にその論理値の一致／不一致を検出することができ、全体としては、１６×４＝６４ビットのメモリセルからの読出データについて、マルチビットテストを行なうことが可能となる。
【０２４１】
以上説明したとおり、実施の形態２における半導体記憶装置においては、信号ＭＢＴ０，信号ＭＢＴ１の値に応じて、実施の形態１におけるのと同様に４×４ビットのメモリセルからの読出データに対するマルチビットテストを行なうモードから６４ビットのメモリセルからの読出データに対するマルチビットテストを行なうモードまで一度にテストを行なうビット数を変化させることが可能である。
【０２４２】
この場合において、各メモリセルプレーンから４ビットの読出データを読出している状態、すなわち各メモリセルプレーンに対して１つの列選択線により同時に選択されるメモリセルからの読出データに対して、各々論理の一致／不一致に応じた判定結果データＲＤＭ０，／ＲＤＭ０，〜ＲＤＭ３，／ＲＤＭ３が出力されるので、その判定結果データに応じて、欠陥メモリセルを有するメモリセル列が存在する場合、１つの列選択線で同時に選択されるメモリセル列ごとに予備のメモリセル列と置換することが可能である。
【０２４３】
さらに、実施の形態２の半導体記憶装置においては、マルチビットテストを行なう場合に、各メモリセルプレーンについて、同時に読出データの論理の一致／不一致をテストできるビット数を可変とできるので、たとえば、同時に各メモリセルプレーンについて２本の列選択線が活性状態となるようなモードでマルチビットテストを行なった場合に、欠陥メモリセルが検出されたときに、この２本の列選択線により選択されるメモリセル列ごとに、予備のメモリセル列と置換する構成とすることも可能である。
【０２４４】
この場合は、より高速にテストを行なうことが可能となる。
同様にして、各メモリセルプレーンについて、同時に４本の列選択線が活性化されるテストモードにおいては、この４本の列選択線で選択されるメモリセル列ごとに予備のメモリセル列と置換する構成とすることも可能である。
【０２４５】
図１６は、信号ＭＢＴ０，ＭＢＴ１を発生するための内部制御回路の構成を示す回路図である。
【０２４６】
実施の形態１における半導体記憶装置１０００が、内部制御回路２００に加えて、図１６に示した内部制御回路２６０をさらに含む構成とすることが可能である。
【０２４７】
内部制御回路２６０は、図１１に示した内部制御回路から出力される信号φMSとアドレス信号ビットＡ２とを受けるＡＮＤ回路２６２と、信号φMSとアドレス信号ビットＡ３とを受けるＡＮＤ回路２６４と、ＡＮＤ回路２６２の出力をセット信号として、信号φMRをリセット信号として受けるＳＲフリップフロップ回路２６８と、ＡＮＤ回路２６４の出力をセット信号として、信号φMRをリセット信号として受けるＡＮＤ回路２７０とを含む。
【０２４８】
すなわち、内部制御回路２６０の構成は、図１２に示した内部制御回路の構成において、アドレス信号ビットＡ０，Ａ１も、それぞれＡ２，Ａ３に置換えたものとなっている。
【０２４９】
つまり、アドレス信号ビットＡ２，Ａ３の組合せにより、信号ＭＢＴ０あるいは信号ＭＢＴ１のいずれかあるいは両方をマルチビットテストモード期間中活性状態（“Ｈ”レベル）とし、リセットサイクルにおいて、信号ＭＢＴ０，ＭＢＴ１をともに“Ｌ”レベルとすることが可能である。
【０２５０】
その他の動作については、図１２において説明した内部制御回路２００の動作と同様であり、その説明は省略する。
【０２５１】
以上のような構成とすることで、信号ＭＢＴ，信号ＭＩＯＴの組合せにより、各メモリセルプレーンごとに読出データの論理の一致／不一致を検出するか、すべてのメモリセルプレーンからの読出データに対して論理の一致／不一致を検出するものとするかが選択される。
【０２５２】
一方、信号ＭＢＴ０，ＭＢＴ１の組合せにより、各メモリセルプレーンにおいて、同時に読出され、マルチビットテストを行なうデータビット数を可変とすることが可能である。
【０２５３】
【発明の効果】
請求項１記載の半導体記憶装置は、各メモリセルアレイブロックごとに、同時にｎ×ｍ個の記憶データの読出が行なわれた場合に、各メモリセルアレイブロックごとに、その論理の一致／不一致に応じた第２の判定信号が出力され、同時にテストを行なうメモリセルの数が増加した場合も、欠陥メモリセルを含むメモリセル列を特定することが可能である。
【０２５７】
請求項２記載の半導体記憶装置は、各メモリセルブロックにおいて、マルチビットテスト時に同時に選択されるメモリセル列のグループごとに予備のメモリセル列と置換することが可能で、マルチビットテスト時においても、欠陥メモリセル列を有するメモリセル列の救済を行なうことが可能である。
【０２５８】
請求項３記載の半導体記憶装置は、各メモリセルブロックにおいて、同時に選択されるｍ個のメモリセル列の単位から読出されるデータを、ワイヤードＯＲ回路によって論理の一致／不一致を検出するので、簡単な回路構成でより多くのビット数のメモリセルを同時にテストすることが可能である。
【０２５９】
請求項４記載の半導体記憶装置は、各メモリセルアレイブロックごとに同時に選択されるメモリセル列からの読出データの論理の一致／不一致をそれぞれ表わす第２の判定信号を出力する第１の論理回路と、すべてのメモリセルアレイブロックにおいて、同時に選択されるメモリセルからの読出データの論理の一致／不一致を検出して第１の判定信号を出力する論理回路とが構成を共有するので、回路の簡単化を図ることが可能となる。
請求項５〜１０記載の半導体記憶装置は、各メモリセルブロックにおいて同時に選択されるメモリセル列からの読出データごとに、その論理の一致／不一致を検出することが可能で、マルチビットテストにおいても、欠陥メモリセルを有するメモリセル列を特定することが可能である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体記憶装置１０００の全体のレイアウトを示す図である。
【図２】 図１に示す１つのメモリセルプレーンの構成を具体的に示す図である。
【図３】 １つのメモリセルプレーンにおけるグローバルＩＯ線対およびローカルＩＯ線対の配置を概略的に示す図である。
【図４】 図３に示すセンスアンプ帯の配置を具体的に示す図である。
【図５】 この発明の実施の形態１における半導体記憶装置のメモリセルプレーンに対するアドレス信号の割当を示す図である。
【図６】 データ入力バッファ１１００の構成を示す概略ブロック図である。
【図７】 半導体記憶装置１０００のデータ書込経路を機能的に示す図である。
【図８】 半導体記憶装置１０００のデータの読出経路を機能的に示す図である。
【図９】 図８に示したマルチビットテスト回路１１４の構成を示す概略ブロック図である。
【図１０】 データ出力バッファ１４００の構成を示す概略ブロック図である。
【図１１】 内部制御回路２００の構成を示す第１の回路図である。
【図１２】 内部制御回路２００の構成を示す第２の回路図である。
【図１３】 内部制御回路２００の動作を説明するタイミングチャートである。
【図１４】 半導体記憶装置１０００のマルチビットテスト動作を説明するタイミングチャートである。
【図１５】 実施の形態２の半導体記憶装置のデータ伝達経路を示す概略ブロック図である。
【図１６】 実施の形態２の制御回路２６０の構成を示す概略ブロック図である。
【図１７】 従来の半導体記憶装置１の構成を示す概略ブロック図である。
【符号の説明】
ＧＩＯａ、ＧＩＯｂ、ＧＩＯｃ、ＧＩＯｄ グローバルＩＯ線対、ＬＩＯａ、ＬＩＯｂ、ＬＩＯｃ、ＬＩＯｄ ローカルＩＯ線対、ＳＡＢＮ、ＳＡＢＮ＋１センスアンプ帯、ＭＲＢＮ 行ブロック、ＣＳＬ 列選択線、１１０、１１２選択回路、Ｍ♯０、Ｍ♯１、Ｍ♯２、Ｍ♯３ メモリセルプレーン、１１４ マルチビットテスト回路、２００、２６０ 内部制御回路、１０００ 半導体記憶装置、１１４２、１１４４、１４４６、１４４８ 初段判定回路、１１５０ 次段判定回路。
Claims (10)
- 半導体記憶装置であって、
外部からの制御信号に応じて、前記半導体記憶装置のテストモード動作を制御する制御手段と、
第１複数個のメモリセルブロックとを備え、
前記メモリセルブロックの各々は、
行列状に配置される複数のメモリセルと、
外部からのアドレス信号に応じて、ｎ個（ｎ：自然数）のメモリセル列を単位として、前記制御手段からのテストモード信号に応じたｍ個（ｍ：自然数）の前記メモリセル列の単位を同時に選択する列選択手段と、
前記選択されたメモリセル列に属する前記メモリセルからｎ×ｍ個の記憶データを読出す読出手段と、
ｎ個のデータ一致検出手段とを含み、
ｉ番目（１≦ｉ≦ｎ）の前記データ一致検出手段は、
前記各メモリセル列の単位のうち、ｉ番目のメモリセル列からのｍ個の前記記憶データを受け、前記記憶データの一致／不一致に応じた一致検出信号を出力し、
前記メモリセルアレイブロックの各々から、ｎ個の前記一致検出信号を受けて、前記制御手段に制御され、すべての前記メモリセルブロックからの前記一致検出信号の比較結果に応じた前記第１の判定信号、およびｎ個の前記一致検出信号ごとの比較結果にそれぞれ対応する前記第１複数個の第２の判定信号のいずれかを出力するテスト手段をさらに備える、半導体記憶装置。 - 前記メモリセルブロックの各々は、さらに、
前記メモリセル列の単位のｎ個を１グループとするとき、複数の前記メモリセル列のグループを含む予備のメモリセル列と、
外部から設定されたアドレス値を記憶し、前記外部からのアドレス信号が前記設定されたアドレス値に対応する場合、対応する前記予備のメモリセル列のグループを選択する予備列選択手段とを含む、請求項１記載の半導体記憶装置。 - 前記各データ一致検出手段は、
前記一致検出信号を伝達する信号配線と、
前記記憶データの読出動作前に前記信号配線を所定の電位とするプリチャージ手段と、
前記ｍ個の記憶データにそれぞれ応じて、前記信号配線を放電するｍ個の放電手段とを含む、請求項１記載の半導体記憶装置。 - 前記テスト手段は、
各々がｎ個の前記一致検出信号を受けて、比較結果に応じた論理レベルを有する前記第２の判定信号を出力する第１複数個の第１の論理回路と、
前記第１複数個の第２の判定信号を受けて、比較結果に応じた論理レベルを有する前記第１の判定信号を出力する第２の論理回路とを含む、請求項３記載の半導体記憶装置。 - 複数のメモリセルが配列された複数のメモリセル列を有する複数の列ブロックと、
前記複数の列ブロック間に共通に設けられ、前記メモリセルからのデータが伝達される複数のデータバス線対と、
前記複数のデータバス線対を所定の電位に充電するプリチャージ手段と、
前記各メモリセル列に対応して設けられ、メモリセルからのデータを読出す複数の読出増幅回路と、
前記各列ブロックの各読出増幅回路ごとに設けられ、前記読出増幅回路の出力に応じて前記データバス線対の電荷を放電し、テストモード時において、少なくとも２つの前記列ブロックにおいて活性化された前記読出増幅回路の出力を前記列ブロック間の前記メモリセル列ごとにそれぞれ同じ前記データバス線対で受けるよう対応する前記データバス線対に接続された複数の放電手段と、
前記複数のデータバス線対に接続され、前記複数のデータバス線対間のデータの一致も しくは不一致を判定するテスト回路とを備える、半導体記憶装置。 - 前記テストモード時、少なくも２つの前記列ブロック間の２つの前記読出増幅回路の出力を受ける前記データバス線対において、
前記２つの前記読出増幅回路の出力データが一致する場合と、不一致の場合とで、前記データバス線対の電位が異なるものである、請求項５に記載の半導体記憶装置。 - 前記各データバス線対からのデータをデータ入出力端子に出力する複数の入出力バッファを備え、
前記テストモードにおいて、前記テスト回路の出力は、前記入出力バッファを介して前記データ入出力端子に出力される、請求項５または６に記載の半導体記憶装置。 - 半導体記憶装置であって、
メモリセルアレイと、
複数のデータバス線対と、
複数の放電回路とを備え、
前記複数の放電回路のうちの少なくとも２つは、前記複数のデータバス線対の各々に対応しており、前記複数の放電回路の各々は、前記複数の放電回路の各々に加えられるデータに応答して、前記複数のデータバス線対のうちの対応する１つの線のうちのいずれか一方を放電し、
前記複数の放電回路にそれぞれ対応する複数の増幅器をさらに備え、
前記複数の増幅器は、前記複数の増幅器の各々が活性化されたときに、前記メモリセルアレイから、前記複数の放電回路の対応する１つにデータを与え、通常モードにおいては、前記増幅器の一方は活性化されており他方の増幅器は不活性化されており、前記一方および他方の増幅器は、前記複数のデータバス線対のうちの１つと関連しており、テストモードにおいては、前記複数のデータバス線対の各々に関連する前記増幅器のうちの少なくとも２つが活性化されており、
前記複数のデータバス線対のそれぞれに対応して設けられる複数のプリチャージ回路をさらに備え、
前記複数のプリチャージ回路の各々は、前記対応する複数のデータバス線対のうちの対応する１つをプリチャージし、前記複数のプリチャージ回路の各々は、前記複数のデータバス線対のうちの対応する１つに対応した前記放電回路に共通に設けられており、
前記テストモードにおいて、前記複数のデータバス線対により伝達されたデータが一致するか否かを示すテスト結果を生成するためのマルチビットテスト回路をさらに備える、半導体記憶装置。 - 前記複数の増幅器の各々は、相互に相補な第１および第２の出力を有し、
前記複数の放電回路の各々は、
対応するデータバス線対のうちの一方の線と接地との間に結合する第１のトランジスタと、
前記対応するデータバス線対の他方の線と接地との間に結合する第２のトランジスタとを含み、
前記第１および第２のトランジスタは、それぞれ前記第１および第２の出力に応答する、請求項８に記載の半導体記憶装置。 - 前記マルチビットテスト回路は、
テスト結果を生成するための第１段の判定回路と、
判定結果データを生成するための第２段の判定回路とを含む、請求項９記載の半導体記憶装置。
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