JP5606883B2

JP5606883B2 - 半導体装置

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Publication number: JP5606883B2
Application number: JP2010260491A
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Inventors: 吉郎利穂; 浩正野田; 一樹佐久間
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Filing date: 2010-11-22
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Description

本発明は半導体装置に関し、特に、複数のワード線を同時に立ち上げるストレステストを行うことが可能な半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、製造段階において種々の動作テストが行われる。例えば、ウェハ状態においては不良アドレスを検出するためのテストが行われ、パッケージング後においては正常に動作しないチップを排除するための選別試験が行われる。このような動作テストの一つにストレステストがある。ストレステストは主にウェハ状態で行われるテストであり、各メモリセルにテストデータを書き込んだ後、電気的なストレスを与え、その後読み出されたテストデータが変化していないか否かを判定するテストである。

特開２００１−１４３４９７号公報

ストレステストにおいては、複数のワード線を同時に立ち上げることによって同時にストレスを与え、これによってテスト時間を短縮する方法が知られている。一例として、特許文献１には「全ワード線アクティベーションテストモード」が開示されている。ストレステストをより短時間で行うためには、同時に立ち上げるワード線の本数を増やせばよいが、ワード線を駆動するためのドライバ回路や、ドライバ回路に動作電圧を供給する電源回路などは、通常動作を想定して設計されているため、あまりに多数のワード線を同時に立ち上げることは困難である。

本発明の一側面による半導体装置は、複数のセンスアンプ列によって複数のメモリセルマットに分割され、其々が複数のワード線を備えるメモリセルアレイと、前記複数のメモリセルマットの内、選択された互いに隣接しない複数のメモリセルマットに其々含まれる複数のワード線を同時に立ち上げるテスト制御を行うテスト回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、第１の方向に並べて配置され、前記第１の方向とは異なる第２の方向に延在する複数のワード線をそれぞれ備える複数のメモリセルマットと、前記複数のメモリセルマットのうち前記第１の方向に隣接する２つのメモリセルマット間にそれぞれ配置された複数のセンスアンプ列と、前記複数のワード線及び前記複数のセンスアンプ列の動作を制御するアクセス制御回路と、を備え、前記複数のメモリセルマットは、隣接して配置された２以上のメモリセルマットを一単位として複数の単位に分類され、前記アクセス制御回路は、テスト信号が活性化してない場合には、ロウアドレスの第１の部分に基づいて前記複数の単位の中からいずれかの単位を選択し、且つ、前記ロウアドレスの第２の部分に基づいて前記選択された単位の中からいずれかのワード線を選択し、前記アクセス制御回路は、前記テスト信号が活性化している場合には、前記ロウアドレスの前記第１の部分を縮退させることによって前記複数の単位を全て選択し、且つ、前記ロウアドレスの前記第２の部分の一部を縮退させることによって各単位に含まれる複数のワード線を選択する、ことを特徴とする。

本発明によれば、複数のワード線が立ち上がるメモリセルマットを分散させていることから、一つのメモリセルマット内において多数のワード線を立ち上げる場合に比べて、ワード線を駆動するためのドライバ回路や、ドライバ回路に動作電圧を供給する電源回路への負荷が軽減する。その結果、より多数のワード線を同時に立ち上げることができるため、ストレステストをより短時間で実行することが可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。メモリセルアレイ３０の構成をより詳細に説明するための図である。メモリセルマットＭＡＴの構造を説明するための模式図である。メモリセルマットＭＡＴのアドレス割り付けを説明するための模式図である。電源制御回路２７の回路図である。電源制御回路２７の動作を説明するための波形図である。電源回路４１，４２，４４の構成を示すブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。図１においては、半導体装置１０の構成要件のうちロウアクセスに関連する部分を抜き出して示している。したがって、カラムアクセスに関連する部分は図示を省略してある。これは、本発明の特徴がテスト時において複数のワード線を立ち上げることによりストレスを短時間で加えることにあるからであり、ストレスを印加する際にはカラムアクセスは関係しないからである。

図１に示すように、本実施形態による半導体装置１０は、外部端子としてアドレス端子１１及びコマンド端子１２を備えている。その他、電源端子、クロック端子、データ入出力端子なども当然に備えられているが、これらについては図示を省略してある。

アドレス端子１１は、外部からアドレス信号ＡＤＤが入力される端子である。入力されたアドレス信号ＡＤＤのうちロウアドレスＸＡＤＤについてはロウアドレスレジスタ２１にラッチされる。カラムアドレスについては図示しないカラムアドレスレジスタにラッチされるが、その説明については省略する。ロウアドレスレジスタ２１にラッチされたロウアドレスＸＡＤＤは、ロウプリデコーダ２２に供給される。ロウプリデコーダ２２は、ロウアドレスＸＡＤＤを部分的にデコードする回路であり、生成されたプリデコード信号ＰＤＥＣはロウデコーダ２３に供給される。ロウデコーダ２３は、プリデコード信号ＰＤＥＣをさらにデコードすることによりデコード信号ＤＥＣを生成し、これによりサブワードドライバ列３１を制御する。

コマンド端子１２は、外部からコマンド信号ＣＯＭが入力される端子である。入力されたコマンド信号ＣＯＭは、コマンドデコーダ２４及びテスト回路２５に供給される。コマンドデコーダ２４はコマンド信号ＣＯＭを解読し、その結果に基ついて各種内部コマンドを生成する回路である。生成された内部コマンドは各種回路ブロックに供給され、その動作が制御される。図１においては、内部コマンドのうち内部アクティブコマンドＲ１Ｔが図示されている。内部アクティブコマンドＲ１Ｔは、外部から入力されたコマンド信号ＣＯＭがアクティブコマンドである場合に生成される内部コマンドであり、ロウ系制御回路２６に供給される。

ロウ系制御回路２６は、内部アクティブコマンドＲ１Ｔに応答して、アドレス制御信号ＡＣＯＮＴ、センスアンプ制御信号ＶＣＯＮＴ及び電源制御信号ＰＳＴＢを生成する。アドレス制御信号ＡＣＯＮＴはロウデコーダ２３に供給され、その動作タイミングの制御に用いられる。また、センスアンプ制御信号ＶＣＯＮＴはセンスアンプ列３２に供給され、その動作タイミングの制御に用いられる。さらに、電源制御信号ＰＳＴＢは電源制御回路２７に供給され、電源制御回路２７によって生成される各種信号の生成タイミングを制御する。

電源制御回路２７は、通常動作時においては電源制御信号ＰＳＴＢ及び内部アクティブコマンドＲ１Ｔに基づいて、電源活性化信号ＶＯＤＴ，ＶＡＲＹＴを生成する。電源活性化信号ＶＯＤＴ，ＶＡＲＹＴは、それぞれ電源回路４１，４２に供給され、これら電源回路４１，４２を活性化させる。電源回路４１は、センスアンプ列３２にオーバードライブ電圧ＶＯＤを供給するための回路である。また、電源回路４２は、センスアンプ列３２にアレイ電圧ＶＡＲＹを供給するための回路である。アレイ電圧ＶＡＲＹとは、メモリセルに書き込まれるハイレベルの電圧である。オーバードライブ電圧ＶＯＤとは、アレイ電圧ＶＡＲＹよりも高い電圧であり、センス動作の初期においてセンス動作を高速化するためにセンスアンプ列３２に供給される。

さらに、半導体装置１０には、電源回路４３，４４も備えられている。電源回路４３，４４は、サブワードドライバ列３１にワード線活性化電圧ＶＰＰ及びワード線非活性化電圧ＶＫＫをそれぞれ供給するための回路である。ワード線活性化電圧ＶＰＰとは、サブワードドライバ列３１によって選択されたワード線ＷＬに与えられる電圧であり、外部電圧を昇圧することにより生成される。一方、ワード線非活性化電圧ＶＫＫとは、サブワードドライバ列３１によって選択されないワード線ＷＬに与えられる電圧であり、接地電圧レベル以下の負電圧である。

サブワードドライバ列３１は、メモリセルアレイ３０に含まれる複数のワード線ＷＬに接続されている。また、センスアンプ列３２は、メモリセルアレイ３０に含まれる複数のビット線ＢＬに接続されている。ワード線ＷＬとビット線ＢＬの交点にはメモリセルＭＣが配置されており、ワード線ＷＬが活性化すると、各メモリセルＭＣは対応するビット線ＢＬに接続される。メモリセルアレイ３０の詳細については後述する。本発明においては、サブワードドライバ列３１及びセンスアンプ列３２の動作を制御する上記の各回路２１〜２７を「アクセス制御回路」と呼ぶことがある。

テスト回路２５は、コマンド端子１２からストレステストを行うためのテストコマンドが入力された場合に活性化される回路である。テストコマンドが入力されると、テスト回路２５はテスト信号ＴＥＳＴ１〜ＴＥＳＴ３を活性化させる。テスト信号ＴＥＳＴ１〜ＴＥＳＴ３は、それぞれロウプリデコーダ２２、電源制御回路２７及び電源回路４４に供給される。ロウプリデコーダ２２、電源制御回路２７及び電源回路４４は、テスト信号ＴＥＳＴ１〜ＴＥＳＴ３が活性化している場合には、通常時と異なる動作を行う。その詳細については後述する。

図２は、メモリセルアレイ３０の構成をより詳細に説明するための図である。

図２に示すように、メモリセルアレイ３０の内部においては、複数のメモリセルマットＭＡＴがＸ方向及びＹ方向にマトリクス状にレイアウトされている。各メモリセルマットＭＡＴには複数のメモリセルＭＣが含まれている。Ｙ方向に隣接するメモリセルマットＭＡＴ間には、サブワードドライバ列３１がそれぞれ配置されている。サブワードドライバ列３１には複数のサブワードドライバが含まれており、それぞれ対応するワード線ＷＬを駆動する役割を果たす。また、Ｘ方向に隣接するメモリセルマットＭＡＴ間には、センスアンプ列３２がそれぞれ配置されている。センスアンプ列３２には複数のセンスアンプが含まれており、それぞれ対応する一対のビット線ＢＬに生じている電位差を増幅する役割を果たす。

上述の通り、サブワードドライバ列３１には、ワード線ＷＬを駆動するためのワード線活性化電圧ＶＰＰが供給される。ワード線活性化電圧ＶＰＰを供給するための電源配線ＶＬ１は、Ｘ方向及びＹ方向にメッシュ状に配線され、その交点において接続されている。これにより電源配線ＶＬ１が強化され、ワード線活性化電圧ＶＰＰの局所的な電圧低下が防止されている。

センスアンプ列３２には、ビット線ＢＬを駆動するためのオーバードライブ電圧ＶＯＤ及びアレイ電圧ＶＡＲＹが供給される。オーバードライブ電圧ＶＯＤを供給するための電源配線ＶＬ２及びアレイ電圧ＶＡＲＹを供給するための電源配線ＶＬ３も、Ｘ方向及びＹ方向にメッシュ状に配線され、その交点において接続されている。これにより電源配線ＶＬ２，ＶＬ３が強化され、オーバードライブ電圧ＶＯＤ及びアレイ電圧ＶＡＲＹの局所的な電圧低下が防止されている。

図３は、メモリセルマットＭＡＴの構造を説明するための模式図である。

図３に示すように、メモリセルマットＭＡＴに含まれるビット線ＢＬは、Ｘ方向における両側に配置されたセンスアンプ列３２に交互に接続されている。したがって、同じセンスアンプ列３２に含まれる各センスアンプＳＡは、互いに異なるメモリセルマットＭＡＴに設けられた一対のビット線ＢＬＴ，ＢＬＢに接続される。つまり、オープンビット線方式が採用されている。したがって、例えばメモリセルマットＭＡＴ１内のワード線ＷＬ１が選択された場合、メモリセルマットＭＡＴ１内のビット線ＢＬＴがアクセス側のビット線となり、隣接するメモリセルマットＭＡＴ２内のビット線ＢＬＢが参照側のビット線となる。

このことは、メモリセルマットＭＡＴ１内のワード線ＷＬ１と、メモリセルマットＭＡＴ２内のワード線ＷＬ２を同時に活性化させることができないことを意味する。これに対し、テスト時において複数のメモリセルに同じデータを書き込む場合や、同じデータが書き込まれたメモリセルに対してリフレッシュ動作を行う場合には、同じメモリセルマットＭＡＴ１内の複数のワード線ＷＬ１，ＷＬ３を同時に活性化させることが可能である。もちろん、このようなアクセスは通常動作時においては行われない動作である。

図４は、メモリセルマットＭＡＴのアドレス割り付けを説明するための模式図である。

図４に示すように、Ｘ方向に配列された複数のメモリセルマットＭＡＴは、ロウアドレスＸＡＤＤの上位ビットによって選択される。より具体的に説明すると、本実施形態においては、Ｘ方向に２４個のメモリセルマットＭＡＴが配列されており、連続して配列された３つのメモリセルマットＭＡＴを一単位として複数の単位ＭＧに分類されている。そして、いずれの単位ＭＧを選択するかは、ロウアドレスＸＡＤＤの上位３ビットＸ１１〜Ｘ１３によって指定される。一例として、図４に示す左端の単位ＭＧ０を選択する場合、ロウアドレスＸＡＤＤの上位３ビットＸ１１〜Ｘ１３を（０，０，０）にすればよい。

選択された単位ＭＧの中からいずれのワード線ＷＬを選択するかは、ロウアドレスＸＡＤＤの下位ビットＸ０〜Ｘ１０によって指定される。したがって、１つの単位ＭＧには２０４８本（＝２^１１）のワード線ＷＬが含まれている。これら２０４８本のワード線は３つのメモリセルマットＭＡＴに分配され、本実施形態では両端のメモリセルマットＭＡＴにそれぞれ６８８本が割り当てられ、中央のメモリセルマットＭＡＴに６７２本が割り当てられる。このように、本実施形態では、各メモリセルマットＭＡＴに含まれるワード線ＷＬの本数が２のべき乗で表すことのできない数となっている。

通常動作時においては、ロウアドレスＸＡＤＤにより指定されるいずれかのワード線ＷＬが活性化される。したがって、Ｘ方向に配列された２４個のメモリセルマットＭＡＴにおいては、１本のワード線ＷＬのみが立ち上げられる。これに対し、これに対し、ストレステストを行うためのテストコマンドが入力された場合には、これとは異なる動作が行われる。以下、ストレステストを行うためのテストコマンドが入力された場合の動作について説明する。

ストレステストを行うためのテストコマンドが入力されると、テスト回路２５はテスト信号ＴＥＳＴ１〜ＴＥＳＴ３を活性化させる。これにより、テスト信号ＴＥＳＴ１〜ＴＥＳＴ３が供給されるロウプリデコーダ２２、電源制御回路２７及び電源回路４４は、いずれもテストモードにエントリする。

ロウプリデコーダ２２は、テストモードにエントリすると、アドレス信号ＡＤＤの上位ビットＸ１１〜Ｘ１３を縮退させるとともに、アドレス信号ＡＤＤの下位ビットＸ０〜Ｘ１０の一部であるビットＸ４〜Ｘ７を縮退させる。「縮退」とは、当該ビットを無視する（ドントケアとする）ことであり、したがって、縮退されたビットにより選択されるべき部分は全て選択される。具体的には、ビットＸ１１〜Ｘ１３はどの単位ＭＧを選択するのか示すビットであるため、これらのビットＸ１１〜Ｘ１３が縮退されると、全ての単位ＭＧ０〜ＭＧ７が選択されることになる。また、ビットＸ４〜Ｘ７は、メモリセルマットＭＡＴ内のワード線ＷＬを選択するためのビットであるため、これらのビットＸ４〜Ｘ７が縮退されると、各単位ＭＧにおいて１６本（＝２^４）のワード線ＷＬが同時に立ち上がることになる。

したがって、テスト信号ＴＳＥＴ１が活性化すると、全ての単位ＭＧ０〜ＭＧ７が選択されるとともに、各単位においてそれぞれ１６本のワード線ＷＬが同時に立ち上げられる。つまり、合計で１２８本のワード線が同時に立ち上がることになる。図４において網掛け表示している箇所は、活性化されたワード線ＷＬの模式的な位置である。

このように、テストモードにエントリした状態でアドレス信号ＡＤＤを入力すると、通常動作時の１２８倍の数のワード線ＷＬが同時に立ち上がる。このため、ワード線ＷＬに活性化電圧ＶＰＰを供給するための電源回路４３の負荷が大きくなるが、活性化されるワード線ＷＬが複数のメモリセルマットＭＡＴに分散されており、且つ、メモリセルマットＭＡＴ上において、ワード線活性化電圧ＶＰＰを供給するための電源配線ＶＬ１がメッシュ状に配線されていることから、ワード線活性化電圧ＶＰＰの局所的な電圧低下は防止されている。これにより、通常動作時の１２８倍の数のワード線ＷＬを同時に立ち上げることが可能となる。

これに対し、一つのメモリセルマットＭＡＴ内において１２８本のワード線ＷＬを同時に立ち上げることは困難である。この場合には、ワード線活性化電圧ＶＰＰの局所的な電圧低下が生じるからである。

その一方で、本実施形態では活性化されるワード線ＷＬが複数のメモリセルマットＭＡＴに分散されているために、通常動作時よりも多くのセンスアンプ列３２を駆動する必要が生じる。つまり、通常動作時であれば選択されたメモリセルマットＭＡＴの両側に隣接する２つのセンスアンプ列３２を駆動すれば足りるのに対し、テスト動作時においては多数のメモリセルマットＭＡＴが同時に選択されるため、多数のセンスアンプ列３２を同時に駆動しなければならない。

センスアンプ列３２は多くの電力を消費する回路であり、多数のセンスアンプ列３２が同時に活性化することによって電圧が低下すると、これを所望のレベルに復帰させるまで時間がかかる。この点を考慮して、本実施形態では、テスト信号ＴＥＳＴ２によって電源制御回路２７の動作を変更し、電源回路４１，４２の活性化期間を延長している。

図５は電源制御回路２７の回路図であり、図６はその動作を説明するための波形図である。

図５に示すように、電源制御回路２７は、内部アクティブコマンドＲ１Ｔ及びインバータ５１によって反転された電源制御信号ＰＳＴＢを受けるＮＡＮＤゲート回路５２と、ＮＡＮＤゲート回路５２の出力である信号Ａのパルス幅を延長するパルス幅制御回路５３とを備える。パルス幅制御回路５３の出力である信号Ｂは、ＮＡＮＤゲート回路５４，５５を介し、電源活性化信号ＶＯＤＴ，ＶＡＲＹＴとして出力される。通常動作時においてはテスト信号ＴＥＳＴ２がローレベルであり、これによりＮＡＮＤゲート回路５６，５７の出力がハイレベルに固定されることから、信号Ｂの反転信号がそのまま電源活性化信号ＶＯＤＴ，ＶＡＲＹＴとして出力される。

これに対し、テスト信号ＴＥＳＴ２がハイレベルに活性化している場合には、信号Ｂがハイレベルに変化した後も、内部アクティブコマンドＲ１Ｔがローレベルに戻るまでの期間は、電源活性化信号ＶＯＤＴ，ＶＡＲＹＴがハイレベルを維持する。このため、図６に示すように、電源活性化信号ＶＯＤＴ，ＶＡＲＹＴの活性化期間が延長される。

図７は電源回路４１，４２，４４の構成を示すブロック図である。

図７（ａ）に示すように、電源回路４１は、主回路部４１ａ及び副回路部４１ｂを含み、その出力ノードは電源配線ＶＬ２に共通接続されている。電源配線ＶＬ２は、オーバードライブ電圧ＶＯＤをセンスアンプ列３２に供給するための配線である。主回路部４１ａは、電源活性化信号ＶＯＤＴに応答してオーバードライブ電圧ＶＯＤの生成を行う回路であり、その電圧供給能力は相対的に高く設計される。一方、副回路部４１ｂは、常時オーバードライブ電圧ＶＯＤの生成を行う回路であり、その電圧供給能力は相対的に低く設計される。かかる回路構成により、センスアンプ列３２が活性化している期間においては、主回路部４１ａ及び副回路部４１ｂによってオーバードライブ電圧ＶＯＤが十分な電圧供給能力で供給され、センスアンプ列３２が活性化していない期間においては、副回路部４１ｂによって電源配線ＶＬ２のレベルが所望のレベルに維持される。そして、テストモードにエントリしている場合には、上述の通り、電源活性化信号ＶＯＤＴの活性化期間が延長されるため、多数のセンスアンプ列３２が同時に活性化することより一時的に低下したオーバードライブ電圧ＶＯＤのレベルを次のアクセスまでに回復させることが可能となる。

電源回路４２についても上記と同様である。つまり、図７（ｂ）に示すように、電源回路４２は、主回路部４２ａ及び副回路部４２ｂを含み、その出力ノードは電源配線ＶＬ３に共通接続されている。電源配線ＶＬ３は、アレイ電圧ＶＡＲＹをセンスアンプ列３２に供給するための配線である。主回路部４２ａは、電源活性化信号ＶＡＲＹＴに応答してアレイ電圧ＶＡＲＹの生成を行う回路であり、その電圧供給能力は相対的に高く設計される。一方、副回路部４２ｂは、常時アレイ電圧ＶＡＲＹの生成を行う回路であり、その電圧供給能力は相対的に低く設計される。かかる回路構成により、センスアンプ列３２が活性化している期間においては、主回路部４２ａ及び副回路部４２ｂによってアレイ電圧ＶＡＲＹが十分な電圧供給能力で供給され、センスアンプ列３２が活性化していない期間においては、副回路部４２ｂによって電源配線ＶＬ３のレベルが所望のレベルに維持される。そして、テストモードにエントリしている場合には、上述の通り、電源活性化信号ＶＡＲＹＴの活性化期間が延長されるため、多数のセンスアンプ列３２が同時に活性化することより一時的に低下したアレイ電圧ＶＡＲＹのレベルを次のアクセスまでに回復させることが可能となる。

また、電源回路４４は、電圧生成部４４ａとスイッチ回路４４ｂを含んでいる。電圧生成部４４ａは、通常動作時においてはワード線非活性化電圧ＶＫＫを常時生成する回路であり、その出力ノードは電源配線ＶＬ４に接続されている。そして、テスト動作時においてテスト信号ＴＥＳＴ３が活性化すると、電圧生成部４４ａの動作が停止されるとともに、スイッチ回路４４ｂによって電源配線ＶＬ４が接地レベルＶＳＳに短絡される。接地レベルは外部から供給される電圧レベルであるため、その電圧供給能力は非常に高い。これにより、テスト動作時においては非選択のワード線ＷＬのレベルが接地レベルＶＳＳに固定されることから、負荷の増大によって非選択のワード線ＷＬのレベルが接地レベルＶＳＳを超えるレベルに浮き上がる現象を防止することが可能となる。

以上説明したように、本実施形態によれば、各種内部電圧のレベル低下を防止しつつ、ストレステストにおいて多数のワード線を同時に立ち上げることができるため、テスト時間を短縮することが可能となる。

本実施形態においては、図４を用いて説明したように、ロウアドレスＸＡＤＤの上位ビットＸ１１〜Ｘ１３を縮退させ、これにより３つのメモリセルマットＭＡＴからなる単位ＭＧを全て選択している点が重要である。例えば、ビットＸ１１〜Ｘ１３に加えてビットＸ１０も縮退させることも可能であるが、この場合には、この場合には、入力されるアドレス信号ＡＤＤ毎に隣接するメモリセルマットＭＡＴが同時に選択されてしまうこととなる。すると、既述の通り一対のビット線ＢＬＴ、ＢＬＢはセンスアンプを挟んで互いに隣接するメモリセルマットＭＡＴに配置されているため、一対のビット線が同時にメモリセルからのデータを受けることとなりテストが成立しない。例えば、該ストレステストが全メモリセルにＨ（又はＬのいずれか一方）のデータを書き込み、それを読み出す（読み出されたデータにＬがあった場合には不良判定となる）ものである場合、上記のような制御が行われると、ＢＬＴ、ＢＬＢのいずれもＨとなるため、センスアンプが動作しなくなってしまう。従って、このような縮退を行う場合には結局、隣接するメモリセルマットＭＡＴにおいてワード線ＷＬの活性化を別々に行う必要があり、上記実施形態よりもテスト時間が長くなる。一方、本実施形態においても、各メモリセルマットＭＡＴに含まれるワード線ＷＬの本数が２のべき乗で表すことのできない数であるため、入力されるアドレス信号ＡＤＤの値によって選択される単位内の複数のワード線（１６本）がセンスアンプを跨いで互いに隣接する２つメモリセルマットＭＡＴを同時に選択するタイミングは存在し、この場合にはワード線ＷＬの活性化を別々に行う必要がある。しかしながら、該タイミングは１６本がセンスアンプを跨ぐテスト中のごく一部の時間に限られるため、全体のテスト時間への影響は小さい。

また、ビットＸ１１を縮退させることなく、ビットＸ１２，Ｘ１３を縮退させることも可能であるが、この場合には、同時に立ち上げるワード線ＷＬの本数を上記実施形態と同様に１２８本とするためには、１つのメモリセルマットＭＡＴ当たり３２本のワード線ＷＬを立ち上げる必要があり、上記実施形態に比べて負荷の分散効果が低減する。

これらの点を考慮し、本実施形態では、ビットＸ１１〜Ｘ１３を縮退させているのである。

また、本実施形態では、一つのメモリセルマットＭＡＴに含まれるワード線ＷＬの本数が２のべき乗で表すことのできない数である点についても、ビットＸ１１〜Ｘ１３を縮退させている重要な理由である。一つのメモリセルマットＭＡＴに含まれるワード線ＷＬの本数が２のべき乗で表すことのできない数である場合、どのビットを縮退させれば隣接するメモリセルマットＭＡＴが同時に選択されるケースが少なくなるのか、その制御が非常に複雑となる。この点を考慮し、本実施形態では、ワード線ＷＬの本数を２のべき乗で表すことができる単位ＭＧに着目し、これら単位ＭＧを選択するのに使用されるビットＸ１１〜Ｘ１３を縮退させている。これにより、隣接する２つのメモリセルマットＭＡＴが同時に選択されるケースは、各単位ＭＧの中でセンスアンプ列３２を跨ぐケースに限られるため、制御を簡素化することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０半導体装置
１１アドレス端子
１２コマンド端子
２１ロウアドレスレジスタ
２２ロウプリデコーダ
２３ロウデコーダ
２４コマンドデコーダ
２５テスト回路
２６ロウ系制御回路
２７電源制御回路
３０メモリセルアレイ
３１サブワードドライバ列
３２センスアンプ列
４１〜４３電源回路
４１ａ，４２ａ主回路部
４１ｂ，４１ｂ副回路部
４４ａ電圧生成部
４４ｂスイッチ回路
５３パルス幅制御回路
ＭＡＴメモリセルマット
ＶＬ１〜ＶＬ４電源配線
ＷＬワード線

Claims

複数のセンスアンプ列によって複数のメモリセルマットに分割され、其々が複数のワード線を備えるメモリセルアレイと、
前記複数のメモリセルマットの内、選択された互いに隣接しない複数のメモリセルマットに其々含まれる複数のワード線を同時に立ち上げるテスト制御を行うテスト回路と、を備え、
前記センスアンプ列は、それぞれ対応する一対のビット線に接続された複数のセンスアンプを含み、
前記一対のビット線の一方は隣接する一方のメモリセルマットに設けられ、前記一対のビット線の他方は隣接する他方のメモリセルマットに設けられ、
前記選択された複数のメモリセルマット間には、それぞれ２以上のメモリセルマットが介在することを特徴とする半導体装置。
前記複数のメモリセルマットは、隣接して配置された３以上のメモリセルマットを一単位として複数の単位に分類され、
前記テスト回路は、各単位を構成する３以上のメモリセルマットに含まれる複数のワード線を同時に立ち上げる、ことを特徴とする請求項１に記載の半導体装置。
前記複数の単位の中からいずれの単位を選択するかは、複数のロウアドレスビットからなるロウアドレスの第１のビット群によって行われ、
選択された単位の中からいずれのワード線を選択するかは前記第１のビット群以外の第２のビット群によって行われる、ことを特徴とする請求項２に記載の半導体装置。
前記テスト回路は、前記ロウアドレスの前記第１のビット群を縮退させることによって、前記複数の単位を全て選択することを特徴とする請求項３に記載の半導体装置。
前記テスト回路は、前記ロウアドレスの前記第２のビット群の一部を縮退させることによって、前記複数のワード線を立ち上げることを特徴とする請求項４に記載の半導体装置。
前記センスアンプ列に動作電圧を供給する第１の電源回路をさらに備え、前記テスト回路は前記第１の電源回路を通常動作時よりも長時間活性化させることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
前記ワード線の非活性電圧を供給する第２の電源回路をさらに備え、前記テスト回路は前記第２の電源回路から出力される前記非活性電圧を通常動作時とは異なる電圧とすることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
前記テスト回路は前記第２の電源回路から出力される前記非活性電圧を接地電圧レベルとすることを特徴とする請求項７に記載の半導体装置。
第１の方向に並べて配置され、前記第１の方向とは異なる第２の方向に延在する複数のワード線をそれぞれ備える複数のメモリセルマットと、
前記複数のメモリセルマットのうち前記第１の方向に隣接する２つのメモリセルマット間にそれぞれ配置された複数のセンスアンプ列と、
前記複数のワード線及び前記複数のセンスアンプ列の動作を制御するアクセス制御回路と、を備え、
前記複数のメモリセルマットは、隣接して配置された２以上のメモリセルマットを一単位として複数の単位に分類され、
前記アクセス制御回路は、テスト信号が活性化してない場合には、ロウアドレスの第１の部分に基づいて前記複数の単位の中からいずれかの単位を選択し、且つ、前記ロウアドレスの第２の部分に基づいて前記選択された単位の中からいずれかのワード線を選択し、
前記アクセス制御回路は、前記テスト信号が活性化している場合には、前記ロウアドレスの前記第１の部分を縮退させることによって前記複数の単位を全て選択し、且つ、前記ロウアドレスの前記第２の部分の一部を縮退させることによって各単位に含まれる複数のワード線を選択する、ことを特徴とする半導体装置。
前記センスアンプ列は、それぞれ対応する一対のビット線に接続された複数のセンスアンプを含み、
前記一対のビット線の一方は隣接する一方のメモリセルマットに設けられ、前記一対のビット線の他方は隣接する他方のメモリセルマットに設けられている、ことを特徴とする請求項９に記載の半導体装置。
前記各単位は３つのメモリセルマットによって構成されていることを特徴とする請求項１０に記載の半導体装置。
前記テスト回路は、複数のコマンド端子と接続されるものであって、前記複数のコマンド端子から受けるコマンド信号がテスト状態を示す時に、前記テスト制御を行い、前記コマンド信号が通常動作状態を示す時に、前記複数のメモリセルマットの内、選択された１つのメモリセルマットに含まれる１本のワード線を立ち上げるロウアドレス制御を行うことを特徴とする請求項１に記載の半導体装置。