JP2001143497A

JP2001143497A - 半導体記憶装置

Info

Publication number: JP2001143497A
Application number: JP32627299A
Authority: JP
Inventors: Yutaka Ito; 伊藤　　豊
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-11-17
Filing date: 1999-11-17
Publication date: 2001-05-25

Abstract

(57)【要約】【課題】メモリアレイ系へのアクセスデューティを上
げるテストモードを複数搭載することで、最適なバーン
インオペレーションを行い、工程バーンイン時間の短
縮、選別試験時間の短縮を実現できる半導体記憶装置を
提供する。【解決手段】２バンク構成によるＳＤＲＡＭであっ
て、各種のテストモード、たとえば全ＩＯ線アクティベ
ーションテストモードを搭載し、このテストモードはメ
インアンプなどにおいて可能となり、回路ブロックＷＴ
Ｂ１に対してはテスト信号ＴＡＩＯＳ，ＴＡＩＯＳＢが
追加され、テスト信号ＴＡＩＯＳ＝Ｈｉｇｈによりメイ
ンＩＯ線とローカルＩＯ線を接続し、メインＩＯ線の一
方をＬＯＷ固定にしてＩＯ線をＤＣ的にＶＤＬ振幅さ
せ、テスト信号ＴＡＩＯＳＢ＝Ｈｉｇｈにより他方のメ
インＩＯ線をＬＯＷ固定にして逆向きに電圧振幅させる
ことにより、ローカルＩＯ線およびメインＩＯ線にＤＣ
的ストレスをかける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
テスト技術に関し、特にＤＲＡＭなどの後工程における
コスト低減の検討において、工程バーンイン、選別試験
の時間短縮に好適な半導体記憶装置に適用して有効な技
術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、ＤＲＡＭなどのバーンイン試験としては、高電圧で
のノーマルオペレーションによる試験などが考えられ
る。この試験は、定格を越える電源電圧を印加し、デバ
イスに電流を流して電圧ストレスを加えることで、固有
欠陥のある半導体デバイス、または製造上のばらつきか
ら時間とストレスに依存する故障を起こすデバイスを除
くためのスクリーニング試験である。

【０００３】なお、このようなＤＲＡＭなどのバーンイ
ン試験に関する技術としては、たとえば１９９４年１１
月５日、株式会社培風館発行の「アドバンストエレク
トロニクスＩ−９超ＬＳＩメモリ」Ｐ２９９〜Ｐ３０
３に記載される技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭなどのバーンイン試験の技術について、本発
明者が検討した結果、以下のようなことが明らかとなっ
た。たとえば、４ｋオペレーション品であれば、個々の
メモリセルへのアクセスデューティは１／４０９６しか
ないため、工程バーンイン、選別試験において以下のよ
うな事態に陥ることが考えられる。

【０００５】(1).工程バーンインでは、ＤＣストレスに
比べて４０９６倍の試験時間を必要とし、多くの時間が
費やされてしまう。

【０００６】(2).選別試験では、縮約テストモードを使
用することで、ライト／リード時間は短縮されるが、デ
ィスターブ試験などによる個々のメモリセルのチェック
時間は、リフレッシュ規格とアクセスデューティで決ま
るために全く短縮されない。たとえば、６４ＭｂＤＲＡ
Ｍの場合、６４ｍｓ×４０９６＝４．４分に達する。

【０００７】従って、ＤＲＡＭなどの後工程における工
程バーンイン、選別試験では多くの時間が必要となり、
特にこの時間の問題はメモリの大容量化が進むほど深刻
になってきている。

【０００８】そこで、本発明の目的は、メモリセル、配
線などのメモリアレイ系へのアクセスデューティを上げ
るテストモードを複数搭載することで、最適なバーンイ
ンオペレーションを行い、工程バーンイン時間の短縮、
選別試験時間の短縮を実現することができる半導体記憶
装置を提供するものである。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】本発明は、テスト信号の制御によりメモリ
アレイの濃縮アクセスを実現する回路を含み、メモリセ
ル、配線などのメモリアレイ系へのアクセスデューティ
を上げる複数のテストモードを搭載する半導体記憶装置
に適用され、以下のような各種テストモードを有するこ
とを特徴とするものである。

【００１２】すなわち、本発明による半導体記憶装置
は、全ＩＯ線アクティベーションテストモードを有し、
テスト信号によりメインＩＯ線とローカルＩＯ線とを接
続し、メインＩＯ線の一方をＬＯＷ固定にしてＩＯ線を
ＤＣ的に電圧振幅させ、テスト信号の反転信号によりメ
インＩＯ線の他方をＬＯＷ固定にしてＩＯ線をＤＣ的に
逆向きに電圧振幅させるものである。これにより、テス
トモードの動作時に、ローカルＩＯ線およびメインＩＯ
線にＤＣ的ストレスをかけることができる。

【００１３】また、本発明による他の半導体記憶装置
は、ＹＳデコーダマルチセレクションテストモードを有
し、テスト信号により選択されたＹＳ線を活性化された
ままとするものである。これにより、テストモードの動
作時に、選択されたＹＳ線間、または選択されたＹＳ線
と他線との間にＤＣ的ストレスをかけることができる。

【００１４】さらに、本発明による他の半導体記憶装置
は、全ＹＳ線ストライプテストモードを有し、テスト信
号の第１信号により偶数のＹＳ線をＨｉｇｈ、奇数のＹ
Ｓ線をＬｏｗにして電圧をＤＣ的にかけ、あるいはテス
ト信号の第２信号により偶数のＹＳ線をＬｏｗ、奇数の
ＹＳ線をＨｉｇｈにして逆電圧をＤＣ的にかけるもので
ある。これにより、テストモードの動作時に、ＹＳ線間
にＤＣ的ストレスをかけることができる。

【００１５】また、本発明によるさらに他の半導体記憶
装置は、ビット線ストライプテストモードを有し、テス
ト信号によりセンスアンプ駆動信号を活性化してセンス
アンプを駆動し、偶数のビット線をＨｉｇｈ、奇数のビ
ット線をＬｏｗ、あるいは偶数のビット線をＬｏｗ、奇
数のビット線をＨｉｇｈにするものである。これによ
り、テストモードの動作時に、全センスアンプを活性化
してビット線間にＤＣ的ストレスをかけることができ
る。

【００１６】さらに、本発明によるさらに他の半導体記
憶装置は、メインワード線ストライプテストモードを有
し、テスト信号の第１信号あるいは第２信号によりメイ
ンワード線を１本おきに活性化するものである。これに
より、テストモードの動作時に、メインワード線間にＤ
Ｃ的ストレスをかけることができる。

【００１７】さらに、本発明による半導体記憶装置は、
前記の５つのテストモードを任意に組み合わせて実行
し、さらにこの５つのテストモードに加えて、スタティ
ック動作によりデューティ加速させるカラムスタティッ
クテストモード、全センスアンプを活性化して全ビット
線を振幅させ、ビット線間にストレスをかける全マット
アクティベーションテストモード、活性化されたワード
線を活性化されたままとし、ワード線間、メインワード
線間、ワード線と他線との間にストレスをかけるワード
デコーダマルチセレクションテストモード、ワード線と
他線との間にストレスをかける全ワード線アクティベー
ションテストモード、ワード線を１本おきに活性化して
ストレスをかけるワード線ストライプテストモード、１
／８ワードを活性化してストレスをかける１／８ワード
アクティベーションテストモードを任意に組み合わせて
実行するものである。これにより、大容量のＤＲＡＭな
どを含む半導体記憶装置のテスト技術に良好に適用する
ことができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態である半導体記憶装置を示す概略レイアウト図、図２
は本実施の形態の半導体記憶装置において、メモリアレ
イ領域を詳細に示す機能ブロック図、図３，図４はセン
スアンプとメモリマットとの接続を示す回路図、図５〜
図１９は各テストモードを説明するための回路図および
波形図、図２０〜図２２は各テストモードにおけるアク
セスデューティを説明するための説明図である。

【００１９】まず、図１により、本実施の形態の半導体
記憶装置の構成の一例を説明する。本実施の形態の半導
体記憶装置は、たとえば２バンク構成による６４ＭｂＳ
（Ｓｙｎｃｒｏｎｕｓ）ＤＲＡＭとされ、各メモリアレ
イバンクに対応したメモリアレイ領域１，２と、各メモ
リアレイ領域１，２に共通して配置されるインタフェー
ス領域３などから構成され、周知の半導体製造技術によ
って１個の半導体チップ上に形成されている。

【００２０】各メモリアレイ領域１，２には、詳細は後
述するが、複数のメモリマットＭＡＴ、センスアンプＳ
Ａ、サブワードドライバＳＷＤ、クロスエリアＣＡなど
が格子状に配置され、その行（ロウ）方向にワードデコ
ーダＷＤを含むロウデコーダＲＤＥＣ、列（カラム）方
向に列選択線（ＹＳ）デコーダＹＤを含むカラムデコー
ダＣＤＥＣが設けられている。この図１においては、垂
直方向がロウ方向（ワード線ＷＬ方向）、水平方向がカ
ラム方向（ビット線ＢＬ、ＹＳ線ＹＳ方向）である。

【００２１】インタフェース領域３には、図示しない、
ロウアドレスバッファ、カラムアドレスバッファ、プリ
デコーダ、タイミング発生回路、メインアンプ、データ
入力回路、データ出力回路などが設けられている。

【００２２】前記各メモリアレイ領域１，２は、たとえ
ば図２に詳細に示すように、ロウ方向とカラム方向とに
格子状に分割され、複数のメモリセルからなるメモリマ
ットＭＡＴと、このメモリマットＭＡＴのカラム方向に
メモリセルからの読み出しデータを検知・増幅するセン
スアンプＳＡ、ロウ方向にワード線を階層したサブワー
ド線を駆動するサブワードドライバＳＷＤがそれぞれ隣
接して配置され、これが交差するクロスエリアＣＡには
センスアンプＳＡを制御する制御回路、ローカル入出力
（ＩＯ）線ＬＩＯとメインＩＯ線ＭＩＯとを接続するス
イッチング回路などが配置されている。

【００２３】各モリマットＭＡＴにおいて、メモリセル
を選択する際には、メモリセルを選択するサブワード線
ＳＷＬと、このサブワード線ＳＷＬと平行に配置される
メインワード線ＭＷＬと、このメインワード線ＭＷＬと
直交して配置されるＦＸ線ＦＸとをそれぞれ、サブワー
ドドライバＳＷＤ、メインワードドライバＭＷＤ、ＦＸ
ドライバＦＸＤによって駆動することにより行われる。
各メモリマットＭＡＴは、たとえばロウ方向に５１２本
のワード線ＷＬと８本の冗長ワード線ＲＷＬ、カラム方
向に２５６本のビット線ＢＬと４本の冗長ビット線ＲＢ
Ｌがそれぞれ配置され、ワード線ＷＬ、冗長ワード線Ｒ
ＷＬとビット線ＢＬ、冗長ビット線ＲＢＬとの交点には
それぞれメモリセルが配置されて構成されている。

【００２４】各センスアンプＳＡは、隣接するメモリマ
ットＭＡＴを分離するためのシェアドセンスアンプ分離
回路、ビット線をプリチャージするためのビット線プリ
チャージ回路、ビット線の信号を検知・増幅するための
センスアンプ回路、ＹＳ信号のゲート制御によりビット
線とＩＯ線とを接続するためのＹＳ回路などから構成さ
れている。各センスアンプＳＡと各メモリマットＭＡＴ
との接続は、たとえば図３に示すように、１つのセンス
アンプＳＡで２つのメモリマットＭＡＴを共有し、さら
に１本のＹＳ線ＹＳで２つのセンスアンプＳＡを共有す
る構成となっている。なお、Ｒ（Ｒａｍｂｕｓ）ＤＲＡ
Ｍでは、たとえば図４に示すように、バンクを選択する
ための信号ＢＳが追加され、このバンク選択信号ＢＳに
より前記図１の１６バンクのうちの１つのバンクが選択
されるような構成となっている。

【００２５】また、図２〜図４において、ＳＨＲ
（Ｌ），ＳＨＲ（Ｒ）はシェアドセンスアンプ分離回路
のシェアドセンスアンプ分離信号線、ＢＬＥＱはビット
線プリチャージ回路のビット線プリチャージ信号線、Ｖ
ＢＬＲはビット線プリチャージ電圧、ＳＤＰ，ＳＤＮは
センスアンプ回路のセンスアンプ駆動線、ＳＡＰ１，Ｓ
ＡＰ２，ＳＡＮはセンスアンプ充放電信号線をそれぞれ
示す。

【００２６】次に、本実施の形態の作用について、図５
〜図１９により、工程バーンイン、選別試験における、
全ＩＯ線アクティベーション、ＹＳデコーダマルチセレ
クション、全ＹＳ線ストライプ、カラムスタティック、
全マットアクティベーション（ビット線ストライプ）、
ワードデコーダマルチセレクション、全ワード線アクテ
ィベーション、メインワード線ストライプの各テストモ
ードを順に説明する。

【００２７】(1).全ＩＯ線アクティベーションテストモ
ードこの全ＩＯ線アクティベーションテストモードは、ロー
カルＩＯ線およびメインＩＯ線にＤＣ的に電圧ストレス
をかけるモードである。通常動作では、パルス駆動（た
とえば約３ｎｓ幅しかしない）のため、ストレスがかか
りにくい。これをテストモードにおいてＤＣ的ストレス
をかけて解消することができる。

【００２８】このテストモードは、たとえば図５〜図７
に示すような、メインアンプ（回路ブロックＤＭＩＰ，
ＤＭＡＢ，ＷＴＢ１，ＢＬＥＱ）などにおいて可能とな
る。回路ブロックＤＭＩＰは、図５のように従来と同様
の構成からなり、２系統のメインＩＯ線からの信号ＭＩ
ＯＢｉｊ（ＭＩＯＢＵ／Ｄ），ＭＩＯＴｉｊ（ＭＩＯＴ
Ｕ／Ｄ）などを入力として、２系統の信号ＭＩＯＢｉ
ｊ，ＭＩＯＴｉｊなどを生成する。回路ブロックＤＭＡ
Ｂも、従来と同様の構成からなり、回路ブロックＤＭＩ
Ｐからの信号ＭＩＯＢｉｊ，ＭＩＯＴｉｊ、回路ブロッ
クＷＴＢ１からの信号ＭＩＤＢｉｊ，ＭＩＰＴｉｊ，Ｍ
ＩＤＴｉｊ，ＭＩＰＢｉｊや、信号ＭＡＴＲｉｐＢ，Ｍ
ＡＰＣｉｐＢ，ＭＡＱＥｉｐ，ＭＡＥｉｐ，ＴＰＡＲＡ
ＩＯなどを入力として、信号ＮＭＡＱｉｊＢ，ＴＭＡＱ
ｉＪＴなどを生成する。

【００２９】回路ブロックＷＴＢ１に対しては、図６の
ようにテスト信号ＴＡＩＯＳ，ＴＡＩＯＳＢが追加さ
れ、これに伴って出力段の論理回路が変更になってい
る。すなわち、回路ブロックＷＴＢ１は、信号ＹＩＯＷ
ｋｐｉ，ＡＹ８ｎｉ，ＤＡＴＡｉｊＢなどを入力とし
て、信号ＭＩＤＢｉｊ，ＭＩＰＴｉｊ，ＭＩＤＴｉｊ，
ＭＩＰＢｉｊなどを生成する従来の構成（図６(a) ）に
おけるインバータが本実施の形態（図６(b) ）ではＮＯ
Ｒゲートに変更され、前段のゲートからの信号とテスト
信号ＴＡＩＯＳ，ＴＡＩＯＳＢとが論理演算される。

【００３０】回路ブロックＢＬＥＱに対しても、図７の
ようにテスト信号ＴＡＩＯＳ，ＴＡＩＯＳＢが追加さ
れ、これに伴って出力段の論理回路が変更になってい
る。すなわち、回路ブロックＢＬＥＱは、信号ＭＳＭＮ
Ｂｉ，ＭＳＭＮＢｊ，ＱＳＭＮＢｉ，ＱＳＭＮＢｊ，Ｔ
ＲＣＰなどを入力として、信号ＰＲＥＢＬＥＱＭＮＨＰ
などを生成する従来の構成（図７(a) ）におけるインバ
ータが本実施の形態（図７(b) ）ではＮＡＮＤゲートに
変更され、さらにＮＯＲゲートが追加されて、前段のゲ
ートからの信号とテスト信号ＴＡＩＯＳ，ＴＡＩＯＳＢ
とが論理演算される。

【００３１】以上のような回路構成において、全ＩＯ線
アクティベーションテストモードの動作は以下のように
なる。スタンバイ状態では、メインＩＯ線、ローカルＩ
Ｏ線はプリチャージされており、ＶＤＬ電位である。そ
して、テスト信号ＴＡＩＯＳ＝Ｈｉｇｈにより、全ＢＬ
ＥＱ＝Ｈｉｇｈになり、メインＩＯ線とローカルＩＯ線
を接続する。さらに、メインＩＯ線の一方がＬＯＷ固定
になり、ＩＯ線がＤＣ的にＶＤＬ振幅する。テスト信号
ＴＡＩＯＳＢ＝Ｈｉｇｈにより、もう一方のメインＩＯ
線がＬＯＷ固定になり、逆向きの電圧振幅をする。これ
により、テストモードの動作時にローカルＩＯ線および
メインＩＯ線にＤＣ的ストレスをかけることができる。

【００３２】(2).ＹＳデコーダマルチセレクションテス
トモードこのＹＳデコーダマルチセレクションテストモードは、
選択されたＹＳ線は活性化されたままとするモードであ
る。ＹＳ線の選択に従い、ＹＳ線間のストレス、または
全ＹＳ線＝Ｈｉｇｈによる他線とのストレスをＤＣ的に
かけることができる。オペレーションの仕方で他ケース
にも対応可能である。

【００３３】このテストモードは、たとえば図８に示す
ような、ＹＳデコーダ（回路ブロックＹＤＥＣＮ）など
において可能となる。回路ブロックＹＤＥＣＮは、テス
ト信号ＴＭＹＳが追加され、これに伴って出力段の論理
回路が変更になっている。すなわち、回路ブロックＹＤ
ＥＣＮは、信号ＡＹｉｐｑなどを入力として、信号ＹＳ
ｉｐｑなどを生成する従来の構成（図８(a) ）における
インバータが本実施の形態（図８(b) ）ではクロックド
インバータに変更され、さらにラッチ回路が追加され
て、前段のゲートからの信号とテスト信号ＴＭＹＳとが
論理演算される。

【００３４】以上のような回路構成において、ＹＳデコ
ーダマルチセレクションテストモードの動作は以下のよ
うになる。テスト信号ＴＭＴＳ＝ＬＯＷにより、選択さ
れたＹＳ線は活性化されたままとなる。これにより、テ
ストモードの動作時に、選択されたＹＳ線間、またはＹ
Ｓ線と他線との間にＤＣ的ストレスをかけることができ
る。

【００３５】(3).全ＹＳ線ストライプテストモードこの全ＹＳ線ストライプテストモードは、ＹＳ線間のス
トレスをＤＣ的にかけるモードである。オペレーション
なしに、パッド印加による実施も可能である。

【００３６】このテストモードは、たとえば図９に示す
ような、ＹＳデコーダ（回路ブロックＹＤＥＣＮ）など
において可能となる。回路ブロックＹＤＥＣＮは、テス
ト信号ＴＡＹＳＳＥ，ＴＡＹＳＳＯが追加され、これに
伴って出力段の論理回路が変更になっている。すなわ
ち、回路ブロックＹＤＥＣＮは、信号ＡＹｉｐｑなどを
入力として、信号ＹＳｉｐｑなどを生成する従来の構成
（図９(a) ）におけるインバータが本実施の形態（図９
(b) ）ではクロックドインバータに変更され、さらにＰ
ＭＯＳトランジスタが追加されて、前段のゲートからの
信号とテスト信号ＴＡＹＳＳＥ，ＴＡＹＳＳＯとが論理
演算される。

【００３７】以上のような回路構成において、全ＹＳ線
ストライプテストモードの動作は以下のようになる。テ
スト信号ＴＡＹＳＳＥ＝ＬＯＷにより、偶数のＹＳ線＝
Ｈｉｇｈ、奇数のＹＳ線＝Ｌｏｗにして電圧をＤＣ的に
かけ、あるいはテスト信号ＴＡＹＳＳＯ＝ＬＯＷによ
り、偶数のＹＳ線＝Ｌｏｗ、奇数のＹＳ線＝Ｈｉｇｈに
してその逆電圧をＤＣ的にかけられる。これにより、テ
ストモードの動作時に、ＹＳ線間にＤＣ的ストレスをか
けることができる。

【００３８】(4).カラムスタティックテストモードこのカラムスタティックテストモードは、通常、ＹＳ線
はパルス駆動であるためにストレスがかかりにくいが、
スタティック動作することにより、デューティ加速させ
ることができるモードである。

【００３９】このテストモードは、たとえば図１０
（(a) は例１、(b) は例２、(c) は例２のディレイ回路
ＤＥＬＡＹ）に示すような、ＹＳデコーダ（回路ブロッ
クＹＤＥＣＮ）などにおいて可能となる。回路ブロック
ＹＤＥＣＮは、テスト信号ＴＣＯＬＭが追加され、これ
に伴って論理回路の構成が変更になっている。すなわ
ち、回路ブロックＹＤＥＣＮは、信号Ｙ−ＡＤＤＲＥＳ
Ｓ，ＹＣＬＫ，ＲＳＴなどを入力として、信号ＹＳなど
を生成するような構成において、前段のゲートからの信
号とテスト信号ＴＣＯＬＭとが論理演算される。

【００４０】以上のような回路構成において、カラムス
タティックテストモードの動作は以下のようになる。通
常の動作状態では、図１１(a) のようにＹＳ線がパルス
駆動する。これに対して、テストモードの動作時は、テ
スト信号ＴＣＯＬＭ＝ＨＩＧＨにより、スタティック動
作させることで、図１１(b) のようにＹＳ線に電圧をＤ
Ｃ的にかけ、ＹＳ’線にはその逆電圧をＤＣ的にかけら
れる。これにより、テストモードの動作時に、スタティ
ック動作することによってデューティ加速させることが
できる。

【００４１】(5).全マットアクティベーションテストモ
ード（ビット線ストライプテストモード）この全マットアクティベーションテストモードは、全セ
ンスアンプを活性化することにより、全ビット線を振幅
させ、ビット線間にＤＣ的ストレスをかけるモードであ
る。

【００４２】このテストモードは、たとえば図１２に示
すような、センスアンプの駆動回路（回路ブロックＡＣ
ＤＣＯＮＴ２）などにおいて可能となる。回路ブロック
ＡＣＤＣＯＮＴ２は、テスト信号ＴＡＬＬＭＴが追加さ
れ、これに伴って論理回路の構成が変更になっている。
すなわち、回路ブロックＡＣＤＣＯＮＴ２は、信号ＴＲ
ＣＰ，ＴＳＡＬＫ，ＭＳｍＢｉ，ＭＳｎＢｉ，ＳＡＥ２
Ｂｉ，ＳＡＥＮＢｉ，ＳＡＥ１Ｂｉ，ＤＬＹＩＮｐｉ，
ＤＬＹＩＮｑなどを入力として、信号ＢＬＥＱｑｉ，Ｓ
ＡＰ２ｑｉ，ＳＡＰ１ｑｉなどを生成するような構成に
おいて、前段のゲートからの信号とテスト信号ＴＡＬＬ
ＭＴとが論理演算される。

【００４３】以上のような回路構成において、全マット
アクティベーションテストモードの動作は以下のように
なる。テスト信号ＴＡＬＬＭＴ＝Ｌｏｗにより、信号Ｂ
ＬＥＱｑｉ，ＳＡＰ２ｑｉ，ＳＡＰ１ｑｉが活性化す
る。よって、センスアンプが駆動する。これにより、テ
ストモードの動作時に、全センスアンプを活性化してビ
ット線間にＤＣ的ストレスをかけることができる。

【００４４】なお、この全マットアクティベーションテ
ストモードにおいては、偶数のビット線＝Ｈｉｇｈ、奇
数のビット線＝Ｌｏｗ、あるいは偶数のビット線＝Ｌｏ
ｗ、奇数のビット線＝Ｈｉｇｈにして、ビット線ストラ
イプテストモードとして動作させることも可能である。

【００４５】(6).ワードデコーダマルチセレクションテ
ストモードこのワードデコーダマルチセレクションテストモード
は、活性化されたワード線を、活性化されたままとする
モードである。オペレーションの仕方により、ワード線
間、メインワード線間のストレス印加、全ワード線＝Ｈ
ｉｇｈによる他線とのストレス印加を可能とすることが
できる。

【００４６】このテストモードは、たとえば図１３〜図
１７に示すような、ワードデコーダ（回路ブロックＡＸ
ＤＭ００，ＡＸＤＭ０６，ＡＸＤＭ０Ｒや、回路ブロッ
クＡＣＤＣＯＮＴ１，ＲＡＤＸ０，ＲＡＤＸ３，ＲＡＤ
Ｘ６）などにおいて可能となる。回路ブロックＡＸＤＭ
００，ＡＸＤＭ０６，ＡＸＤＭ０Ｒは、図１３のように
従来と同様の構成からなり、信号ＡＸ３０ｉ〜ＡＸ３７
ｉ，ＡＸ６０ｉ〜ＡＸ６７ｉ，ＸＤＧＢｍｉ，ＷＰＨＭ
Ｗｍｉ，ＷＰＨＢｍｉ，ＲＲＥＮｉなどを入力として、
信号ＭＷＬ０Ｂ〜ＭＷＬ６３Ｂ，ＲＭＷＬＢなどを生成
するメインワードドライバである。

【００４７】回路ブロックＡＣＤＣＯＮＴ１は、図１４
のようにテスト信号Ｔ１８Ｗが追加され、これに伴って
論理回路の構成が変更になっているＦＸドライバであ
る。すなわち、回路ブロックＡＣＤＣＯＮＴ１は、信号
ＡＸ００ｉ〜ＹＴＡＸ０７ｉ，ＷＰＨＦＸｍｉ，ＸＤＧ
Ｂｍｉ，ＭＳ（ｍ−１）Ｂｉ，ＭＳ（ｍ＋１）Ｂｉ，Ｍ
ＳｍＢｉ，Ｒ１ＡＣＢｉ，ＷＰＨＢｍｉ，ＭＳｍＢｉ，
Ｒ２ＡＣＢｉなどを入力として、信号ＦＸ０Ｂ〜ＦＸ７
Ｂ，ＳＨＲＬｏｉ，ＳＨＲＲｏｉ，ＸＤＧＢｍｉ，ＷＰ
ＨＢｍｉ，ＷＰＨＦＸｍｉ，ＷＰＨＭＷｍｉなどを生成
するような構成において、前段のゲートからの信号とテ
スト信号Ｔ１８Ｗとが論理演算される。

【００４８】回路ブロックＲＡＤＸ０は、図１５のよう
にテスト信号Ｔ１８Ｗが追加され、これに伴って論理回
路の構成が変更になっているサブワードドライバであ
る。すなわち、回路ブロックＲＡＤＸ０は、信号ＢＸ０
Ｔｉ，ＢＸ０Ｂｉ，ＢＸ１Ｔｉ，ＢＸ１Ｂｉ，ＢＸ２Ｔ
ｉ，ＸＲＥｉ，ＸＲＳ０ｉ，ＸＲＳ１ｉ，ＢＸ２Ｂｉ，
ＸＲＳ２ｉ，ＸＲＳ３ｉなどを入力として、信号ＡＸ０
０ｉＢ〜ＡＸ０７ｉＢなどを生成するような構成におい
て、前段のゲートからの信号とテスト信号Ｔ１８Ｗとが
論理演算される。

【００４９】回路ブロックＲＡＤＸ３は、図１６のよう
にテスト信号Ｔ１８Ｗが追加され、これに伴って論理回
路の構成が変更になっているサブワードドライバであ
る。すなわち、回路ブロックＲＡＤＸ３は、信号ＢＸ３
Ｔｉ，ＢＸ３Ｂｉ，ＢＸ４Ｔｉ，ＢＸ４Ｂｉ，ＢＸ５Ｔ
ｉ，ＢＸ５Ｂｉなどを入力として、信号ＡＸ３０ｉＢ〜
ＡＸ３７ｉＢなどを生成するような構成において、前段
のゲートからの信号とテスト信号Ｔ１８Ｗとが論理演算
される。

【００５０】回路ブロックＲＡＤＸ６は、図１７のよう
にテスト信号Ｔ１８Ｗが追加され、これに伴って論理回
路の構成が変更になっているサブワードドライバであ
る。すなわち、回路ブロックＲＡＤＸ６は、信号ＢＸ６
Ｔｉ，ＢＸ６Ｂｉ，ＢＸ７Ｔｉ，ＢＸ７Ｂｉ，ＢＸ８Ｔ
ｉ，ＢＸ８Ｂｉ，ＸＤＥｉなどを入力として、信号ＡＸ
６０ｉＢ〜ＡＸ６７ｉＢなどを生成するような構成にお
いて、前段のゲートからの信号とテスト信号Ｔ１８Ｗと
が論理演算される。

【００５１】以上のような回路構成において、ワードデ
コーダマルチセレクションテストモードの動作は以下の
ようになる。テスト信号Ｔ１８Ｗ＝Ｌｏｗにより、ワー
ド線の活性化のみ可能となる。これにより、テストモー
ドの動作時に、活性化されたワード線は活性化されたま
まとなり、ワード線間、メインワード線間、ワード線と
他線との間にＤＣ的ストレスをかけることができる。

【００５２】(7).全ワード線アクティベーションテスト
モードこの全ワード線アクティベーションテストモードは、全
ワード線＝Ｈｉｇｈとし、ワード線と他線とのストレス
印加を可能とするモードである。

【００５３】このテストモードは、たとえば図１８に示
すような、ワードデコーダ（回路ブロックＲＤＸ０）な
どにおいて可能となる。回路ブロックＲＤＸ０は、テス
ト信号ＴＡＷが追加され、これに伴って論理回路の構成
が変更になっている。すなわち、回路ブロックＲＤＸ０
は、信号ＢＸ０Ｔｉ，ＢＸ０Ｂｉ，ＢＸ１Ｔｉ，ＢＸ１
Ｂｉ，ＢＸ２Ｔｉ，ＢＸ２Ｂｉなどを入力として、信号
ＡＸ００ｉＢ〜ＡＸ０７ｉＢなどを生成する従来の構成
（図１８(a) ）に本実施の形態（図１８(b) ）ではＰＭ
ＯＳトランジスタが追加されて、前段のゲートからの信
号とテスト信号ＴＡＷとが論理演算される。

【００５４】以上のような回路構成において、全ワード
線アクティベーションテストモードの動作は以下のよう
になる。テスト信号ＴＡＷの活性化により、ワード線の
活性化が可能となる。これにより、テストモードの動作
時に、ワード線と他線との間にＤＣ的ストレスをかける
ことができる。

【００５５】(8).メインワード線ストライプテストモー
ドこのメインワード線ストライプテストモードは、メイン
ワード線間のストレス印加を可能とするモードである。

【００５６】このテストモードは、たとえば図１９に示
すような、ワードデコーダ（回路ブロックＸＡＤＸ３）
などにおいて可能となる。回路ブロックＸＡＤＸ３は、
テスト信号ＴＡＭＷＳＥ，ＴＡＭＷＳＯが追加され、こ
れに伴って論理回路の構成が変更になっている。すなわ
ち、回路ブロックＸＡＤＸ３は、信号ＢＸ３Ｔｉ，ＢＸ
３Ｂｉ，ＢＸ４Ｔｉ，ＢＸ４Ｂｉ，ＢＸ５Ｔｉ，ＢＸ５
Ｂｉ，ＴＡＬＬＷＤｉ，ＴＳＮ，Ｔ１８Ｄなどを入力と
して、信号ＡＸ３０ｉＢ〜ＡＸ３７ｉＢなどを生成する
従来の構成（図１９(a) ）におけるインバータが本実施
の形態（図１９(b) ）ではＮＯＲゲートに変更され、さ
らにＮＯＲゲートが追加されてゲート接続が変更され、
前段のゲートからの信号とテスト信号ＴＡＭＷＳＥ，Ｔ
ＡＭＷＳＯとが論理演算される。

【００５７】以上のような回路構成において、メインワ
ード線ストライプテストモードの動作は以下のようにな
る。テスト信号ＴＡＭＷＳＥあるいはテスト信号ＴＡＭ
ＷＳＯ＝Ｌｏｗにより、メインワード線が１本おきに活
性化される。これにより、テストモードの動作時に、メ
インワード線間にＤＣ的ストレスをかけることができ
る。

【００５８】次に、図２０〜図２２により、以上の全Ｉ
Ｏ線アクティベーション、ＹＳデコーダマルチセレクシ
ョン、全ＹＳ線ストライプ、カラムスタティック、全マ
ットアクティベーション、ビット線ストライプ、ワード
デコーダマルチセレクション、全ワード線アクティベー
ション、メインワード線ストライプの各テストモードに
おけるアクセスデューティについて説明する。ここで
は、ワード線を１本おきに活性化するワード線ストライ
プ、１／８ワードを活性化する１／８ワードアクティベ
ーションについても示す。

【００５９】図２０において、段落を空けて列記したテ
ストモードは、その上のテストモードで行うことができ
るのでこのテストモードに含まれ、たとえば全ワード線
アクティベーションはワードデコーダマルチセレクショ
ンに含まれてしまうが、１コマンドあるいはＤＣスイッ
チ（パッドにＨＩＧＨ印加など）でエントリできる。特
にウェハバーンイン向きという特徴がある。また、ＩＯ
はＩＯ線、ＹＳはＹＳ線、ＢＬはビット線、ＭＷＬはメ
インワード線、ＳＷＬはサブワード線、ｔｏｘはメモリ
セルのトランスファＭＯＳのゲート酸化膜をそれぞれ示
す。

【００６０】図２０に示すように、効率よくデューティ
加速が可能となるのは、全ＩＯ線アクティベーションで
はＩＯ線、ＹＳデコーダマルチセレクション（全ＹＳ線
ストライプ、カラムスタティック）ではＹＳ線、全マッ
トアクティベーション（ビット線ストライプ）ではビッ
ト線、ワードデコーダマルチセレクションではメインワ
ード線、サブワード線およびメモリセルのトランスファ
ＭＯＳのゲート酸化膜、全ワード線アクティベーション
ではメモリセルのトランスファＭＯＳのゲート酸化膜、
メインワード線ストライプではメインワード線、ワード
線ストライプではサブワード線である。

【００６１】また、前記に比べて効率は落ちるが、デュ
ーティ加速が可能となるのは、ＹＳデコーダマルチセレ
クション（全ＹＳ線ストライプ、カラムスタティック）
ではＩＯ線、メインワード線ストライプではメモリセル
のトランスファＭＯＳのゲート酸化膜、ワード線ストラ
イプではメモリセルのトランスファＭＯＳのゲート酸化
膜、１／８ワードアクティベーションではメインワード
線、サブワード線およびメモリセルのトランスファＭＯ
Ｓのゲート酸化膜である。

【００６２】続いて、一例として、メモリセルのストレ
ージノードへのストレス加速について説明する。メモリ
セルのストレージノードは、スタンバイ状態ではフロー
ティングであるため、ストレスをかけるには、そのビッ
トにアクセスをするしかない。しかし、通常オペレーシ
ョンでストレスをかけようとすると、たとえば６４Ｍｂ
ＳＤＲＡＭ（４バンク構成）の場合、Ｘ−ＡＤＤＲＥＳ
Ｓ空間は０〜１６３８３もあるため、１／１６３８４と
低い値になってしまう。

【００６３】ここで、図２０の全マットアクティベーシ
ョン（ビット線ストライプ）のテストモードと、ワード
デコーダマルチセレクション、全ワード線アクティベー
ション、メインワード線ストライプのテストモードを同
時に実行することで、この問題は解消できる。たとえ
ば、ビット線ストライプと全ワード線アクティベーショ
ンを実行すれば、ビット線間、メモリセルのトランスフ
ァＭＯＳのゲート酸化膜、ビット線−サブワード線間だ
けでなく、メモリセルのストレージノードへＤＣ的にデ
ータが書き込まれた状態になり、ストレスデューティ加
速が可能になる。通常オペレーションの１６３８倍のデ
ューティ加速になる。さらに、全ＹＳ線ストライプを併
用すれば、ＹＳ線間のストレス加速も同時に実現するこ
とができる。

【００６４】図２１，図２２は、ビット線ストライプと
全ワード線アクティベーションの併用時における、メモ
リセルのストレージノードへのストレス加速を示す。黒
丸は１データ、白丸は０データを表す。図２１におい
て、１データと０データ間でストレス印加されることに
なる。一見、横方向（Ｙ）にしかストレス印加できず、
片手落ちの印象を持つかもしれないが、現実に縦方向
（Ｘ）の不良は無視できるほど少ないため、これだけで
も十分な効果がある。また、全ワード線アクティベーシ
ョンへエントリ後、カラム方向にバーデータライトを行
えば、縦方向へのストレス状態を作ることは可能であ
る。

【００６５】続いて、一例として、ディスターブ試験
（選別試験）について説明する。ディスターブ試験と
は、全ビットにデータライト後、ワード線を１本毎に活
性化し、その時間をリフレッシュ規格の６４ｍｓ間行っ
ていき、それが終わったら全データをリードする試験で
ある。つまり、６４ＭｂＳＤＲＡＭの場合、１６３８４
本分、さらにデータ裏表について行うので、試験時間は
オンスペックで６４ｍｓ×１６３８４×２＝約３５分と
膨大な時間になってしまう。特に、大容量化に伴い試験
時間が増大し、最もやっかいな試験時間の典型例であ
る。

【００６６】そこで、前記のメモリセルのストレージノ
ードへのストレス加速と同じ原理で、時間短縮が可能で
ある。前記図２１のデータを書いた後、ワード線ストラ
イプとビット線ストライプへエントリすれば、５０％の
メモリセルのストレージノードへ同時にディスターブ状
態を作り出すことができる。残り５０％のメモリセルの
ストレージノードへの試験、逆データの場合を合わせ
て、試験時間は６４ｍｓ×２×２＝２５６ｍｓとなり、１／８１９２の時間短縮を実現することができ
る。

【００６７】従って、本実施の形態によれば、メモリセ
ル、配線などのメモリアレイ系へのアクセスデューティ
を上げるテストモードとして、全ＩＯ線アクティベーシ
ョン、ＹＳデコーダマルチセレクション、全ＹＳ線スト
ライプ、カラムスタティック、全マットアクティベーシ
ョン（ビット線ストライプ）、ワードデコーダマルチセ
レクション、全ワード線アクティベーション、メインワ
ード線ストライプ、ワード線ストライプ、１／８ワード
アクティベーションなどの各テストモードを複数搭載
し、ＩＯ線、ＹＳ線、ビット線、メインワード線、サブ
ワード線、メモリセルのトランスファＭＯＳのゲート酸
化膜などのメモリアレイの構成要素毎に組み合わせて実
行することで、最適なバーンインオペレーションを行
い、工程バーンイン時間を短縮し、さらに選別試験時間
を短縮することができる。

【００６８】すなわち、以上の各種テストモードの１つ
ではメモリアレイアクセス全てのデューティを上げるこ
とはできないが、２つや３つなど、複数同時に搭載する
ことで、アクセスデューティを上げることができる。こ
れは、後工程のスループットの向上につながり、効率の
良いテストを実行することができる。

【００６９】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００７０】たとえば、前記実施の形態においては、６
４ＭｂＳＤＲＡＭについて説明したが、Ｒ（Ｒａｍｂｕ
ｓ）ＤＲＡＭ、ＳＬ（Ｓｙｎｋ−Ｌｉｎｋ）ＤＲＡＭ、
ＶＣＭなどの他、フラッシュメモリなどのメモリ製品全
般に広く適用可能である。特に、６４Ｍｂの他、２５６
Ｍｂなどの大容量化の半導体記憶装置に良好に適用する
ことができる。

【００７１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７２】(1).テスト信号の制御によりメモリアレイ
の濃縮アクセスを実現する回路を含み、メモリセル、配
線などのメモリアレイ系へのアクセスデューティを上げ
る各種テストモードを複数搭載し、組み合わせて実行す
ることで、最適なバーンインオペレーションを行うこと
ができるので、工程バーンイン時間の短縮、選別試験時
間の短縮を実現することが可能となる。

【００７３】(2).前記(1) により、後工程のスループッ
トが上がるため、後工程の原価を低減することができる
ので、ＤＲＡＭなどの半導体記憶装置、特に大容量の半
導体記憶装置の収益確保を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置を
示す概略レイアウト図である。

【図２】本発明の一実施の形態において、メモリアレイ
領域を詳細に示す機能ブロック図である。

【図３】本発明の一実施の形態において、センスアンプ
とメモリマットとの接続を示す回路図（ＳＤＲＡＭ）で
ある。

【図４】本発明の一実施の形態において、センスアンプ
とメモリマットとの接続を示す回路図（ＲＤＲＡＭ）で
ある。

【図５】本発明の一実施の形態において、全ＩＯ線アク
ティベーションテストモードを説明するための回路図
（ＤＭＩＰ，ＤＭＡＢ）である。

【図６】(a),(b) は本発明の一実施の形態において、全
ＩＯ線アクティベーションテストモードを説明するため
の回路図（ＷＴＢ１）である。

【図７】(a),(b) は本発明の一実施の形態において、全
ＩＯ線アクティベーションテストモードを説明するため
の回路図（ＢＬＥＱ）である。

【図８】(a),(b) は本発明の一実施の形態において、Ｙ
Ｓデコーダマルチセレクションテストモードを説明する
ための回路図（ＹＤＥＣＮ）である。

【図９】(a),(b) は本発明の一実施の形態において、全
ＹＳ線ストライプテストモードを説明するための回路図
（ＹＤＥＣＮ）である。

【図１０】(a),(b),(c) は本発明の一実施の形態におい
て、カラムスタティックテストモードを説明するための
回路図（ＹＤＥＣＮ，ＤＥＬＡＹ）である。

【図１１】(a),(b) は本発明の一実施の形態において、
カラムスタティックテストモードを説明するための波形
図である。

【図１２】本発明の一実施の形態において、全マットア
クティベーション（ビット線ストライプ）テストモード
を説明するための回路図（ＡＣＤＣＯＮＴ２）である。

【図１３】本発明の一実施の形態において、ワードデコ
ーダマルチセレクションテストモードを説明するための
回路図（ＡＸＤＭ００，ＡＸＤＭ０６，ＡＸＤＭ０Ｒ）
である。

【図１４】本発明の一実施の形態において、ワードデコ
ーダマルチセレクションテストモードを説明するための
回路図（ＡＣＤＣＯＮＴ１）である。

【図１５】本発明の一実施の形態において、ワードデコ
ーダマルチセレクションテストモードを説明するための
回路図（ＲＡＤＸ０）である。

【図１６】本発明の一実施の形態において、ワードデコ
ーダマルチセレクションテストモードを説明するための
回路図（ＲＡＤＸ３）である。

【図１７】本発明の一実施の形態において、ワードデコ
ーダマルチセレクションテストモードを説明するための
回路図（ＲＡＤＸ６）である。

【図１８】(a),(b) は本発明の一実施の形態において、
全ワード線アクティベーションテストモードを説明する
ための回路図（ＲＤＸ０）である。

【図１９】(a),(b) は本発明の一実施の形態において、
メインワード線ストライプテストモードを説明するため
の回路図（ＸＡＤＸ３）である。

【図２０】本発明の一実施の形態において、各テストモ
ードにおけるアクセスデューティを説明するための説明
図である。

【図２１】本発明の一実施の形態において、ビット線ス
トライプと全ワード線アクティベーションの併用時にお
ける、メモリセルのストレージノードへのストレス加速
を示す説明図である。

【図２２】本発明の一実施の形態において、ビット線ス
トライプと全ワード線アクティベーションの併用時にお
ける、他のメモリセルのストレージノードへのストレス
加速を示す説明図である。

【符号の説明】

１，２メモリアレイ領域３インタフェース領域ＭＡＴメモリマットＳＡセンスアンプＳＷＤサブワードドライバＣＡクロスエリアＷＤワードデコーダＲＤＥＣロウデコーダＹＤＹＳデコーダＣＤＥＣカラムデコーダＷＬワード線ＢＬビット線ＹＳＹＳ線ＬＩＯローカルＩＯ線ＭＩＯメインＩＯ線ＳＷＬサブワード線ＭＷＬメインワード線ＦＸＦＸ線ＭＷＤメインワードドライバＦＸＤＦＸドライバＲＷＬ冗長ワード線ＲＢＬ冗長ビット線ＤＭＩＰ，ＤＭＡＢ，ＷＴＢ１，ＢＬＥＱ，ＹＤＥＣ
Ｎ，ＤＥＬＡＹ，ＡＣＤＣＯＮＴ２，ＡＸＤＭ００，Ａ
ＸＤＭ０６，ＡＸＤＭ０Ｒ，ＡＣＤＣＯＮＴ１，ＲＡＤ
Ｘ０，ＲＡＤＸ３，ＲＡＤＸ６，ＲＤＸ０，ＸＡＤＸ３
回路ブロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8242 Ｆターム(参考） 2G032 AA07 AB02 AE11 AK14 5B024 AA15 BA05 BA09 BA13 BA18 BA23 BA29 CA07 CA16 EA02 5F083 AD11 LA07 ZA20 5L106 AA01 AA05 DD01 DD12 DD36 GG05 9A001 BB03 JJ49 KK54 LL05

Claims

【特許請求の範囲】

【請求項１】テスト信号の制御によりメモリアレイの
濃縮アクセスを実現する回路を含み、ローカルＩＯ線お
よびメインＩＯ線にＤＣ的に電圧ストレスをかける全Ｉ
Ｏ線アクティベーションテストモードを有し、前記テス
ト信号により前記メインＩＯ線と前記ローカルＩＯ線と
を接続し、前記メインＩＯ線の一方をＬＯＷ固定にして
ＩＯ線をＤＣ的に電圧振幅させ、前記テスト信号の反転
信号により前記メインＩＯ線の他方をＬＯＷ固定にして
ＩＯ線をＤＣ的に逆向きに電圧振幅させ、テストモード
の動作時に前記ローカルＩＯ線および前記メインＩＯ線
にＤＣ的ストレスをかけることを特徴とする半導体記憶
装置。
【請求項２】テスト信号の制御によりメモリアレイの
濃縮アクセスを実現する回路を含み、選択されたＹＳ線
を活性化されたままとするＹＳデコーダマルチセレクシ
ョンテストモードを有し、前記テスト信号により前記選
択されたＹＳ線を活性化されたままとして、テストモー
ドの動作時に前記選択されたＹＳ線間、または前記選択
されたＹＳ線と他線との間にＤＣ的ストレスをかけるこ
とを特徴とする半導体記憶装置。
【請求項３】テスト信号の制御によりメモリアレイの
濃縮アクセスを実現する回路を含み、ＹＳ線間のストレ
スをＤＣ的にかける全ＹＳ線ストライプテストモードを
有し、前記テスト信号の第１信号により偶数のＹＳ線を
Ｈｉｇｈ、奇数のＹＳ線をＬｏｗにして電圧をＤＣ的に
かけ、あるいは前記テスト信号の第２信号により偶数の
ＹＳ線をＬｏｗ、奇数のＹＳ線をＨｉｇｈにして逆電圧
をＤＣ的にかけて、テストモードの動作時に前記ＹＳ線
間にＤＣ的ストレスをかけることを特徴とする半導体記
憶装置。
【請求項４】テスト信号の制御によりメモリアレイの
濃縮アクセスを実現する回路を含み、全センスアンプを
活性化することによって全ビット線を振幅させ、ビット
線間にＤＣ的ストレスをかけるビット線ストライプテス
トモードを有し、前記テスト信号によりセンスアンプ駆
動信号を活性化してセンスアンプを駆動し、偶数のビッ
ト線をＨｉｇｈ、奇数のビット線をＬｏｗ、あるいは偶
数のビット線をＬｏｗ、奇数のビット線をＨｉｇｈにし
て、テストモードの動作時に前記全センスアンプを活性
化してビット線間にＤＣ的ストレスをかけることを特徴
とする半導体記憶装置。
【請求項５】テスト信号の制御によりメモリアレイの
濃縮アクセスを実現する回路を含み、メインワード線間
にストレスを印加するメインワード線ストライプテスト
モードを有し、前記テスト信号の第１信号あるいは第２
信号によりメインワード線を１本おきに活性化して、テ
ストモードの動作時に前記メインワード線間にＤＣ的ス
トレスをかけることを特徴とする半導体記憶装置。
【請求項６】請求項１、２、３、４または５記載の半
導体記憶装置であって、前記全ＩＯ線アクティベーショ
ンテストモード、前記ＹＳデコーダマルチセレクション
テストモード、前記全ＹＳ線ストライプテストモード、
前記ビット線ストライプテストモード、前記メインワー
ド線ストライプテストモードを任意に組み合わせて実行
することを特徴とする半導体記憶装置。
【請求項７】請求項６記載の半導体記憶装置であっ
て、前記全ＩＯ線アクティベーションテストモード、前
記ＹＳデコーダマルチセレクションテストモード、前記
全ＹＳ線ストライプテストモード、前記ビット線ストラ
イプテストモード、および前記メインワード線ストライ
プテストモードと、スタティック動作によりデューティ
加速させるカラムスタティックテストモードと、全セン
スアンプを活性化して全ビット線を振幅させ、ビット線
間にストレスをかける全マットアクティベーションテス
トモードと、活性化されたワード線を活性化されたまま
とし、ワード線間、メインワード線間、ワード線と他線
との間にストレスをかけるワードデコーダマルチセレク
ションテストモードと、ワード線と他線との間にストレ
スをかける全ワード線アクティベーションテストモード
と、ワード線を１本おきに活性化してストレスをかける
ワード線ストライプテストモードと、１／８ワードを活
性化してストレスをかける１／８ワードアクティベーシ
ョンテストモードとを任意に組み合わせて実行すること
を特徴とする半導体記憶装置。
【請求項８】請求項１、２、３、４、５、６または７
記載の半導体記憶装置であって、前記半導体記憶装置は
ＤＲＡＭを含むことを特徴とする半導体記憶装置。