JPH06267293A - 半導体メモリ - Google Patents

半導体メモリ

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JPH06267293A
JPH06267293A JP5049699A JP4969993A JPH06267293A JP H06267293 A JPH06267293 A JP H06267293A JP 5049699 A JP5049699 A JP 5049699A JP 4969993 A JP4969993 A JP 4969993A JP H06267293 A JPH06267293 A JP H06267293A
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semiconductor memory
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Abstract

(57)【要約】 【目的】半導体メモリの電圧ストレステストに際して、
ワード線のみならず、カラム選択線もデューティー比を
高め、周辺回路を動作させながら、ワード線とカラム選
択線とのデューティー比をできるだけ高め、周辺回路と
同様な条件（電界と時間）で同時にスクリーニングす
る。 【構成】メモリセルアレイ１およびその周辺回路を備え
たメモリ回路１０と、メモリセルアレイのワード線ＷＬ
を選択するために設けられ、電圧ストレステストモード
時には通常動作モード時に選択する本数よりも多くのワ
ード線を選択する第１の回路と、メモリセルアレイのカ
ラムを選択するためのカラム選択線ＣＳＬを選択するた
めに設けられ、電圧ストレステストモード時には通常動
作モード時に選択する本数よりも多くのカラム選択線を
選択する第２の回路とを具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリに係り、
特にメモリの製造時に実施する電圧ストレステストの機
能を内蔵した電圧ストレステストモード内蔵メモリに関
する。
【０００２】
【従来の技術】従来、ダイナミック型半導体メモリ（Ｄ
ＲＡＭ）の製造時に実施する電圧ストレステスト、例え
ば電圧加速および温度加速を行うバーインに際しては、
通常のアクセスモードで行われていたので、電圧を上げ
て加速はしたとしても充分なスクリーニングをするには
時間がかかりすぎていた。これは、ＤＲＡＭの内部回路
のうちで最も電界が高い箇所はメモリセルのトランスフ
ァーゲートであるが、通常動作モードではこの部分に高
電界がかかるデューティー比が小さすぎることに起因し
ている。
【０００３】そこで、バーイン時間短縮を可能とするた
めに、ＤＣ（直流）バーインテストモードあるいはＡＣ
（交流）バーインテストモードと称される時短バーイン
手法が提案されている。
【０００４】前者は、メモリセルのトランスファーゲー
トに高電界がかかるデューティー比を高めるために、メ
モリセルアレイの複数のワード線に同時に高電圧をかけ
る方法である。
【０００５】後者は、メモリセルアレイのワード線配列
を偶数番目のワード線群と奇数番目のワード線群の２グ
ループに分け、各グループを別々に選択し、選択された
一方のグループにおける一本おきのワード線に高電圧を
かけることにより、隣接するワード線間やビット線間の
絶縁性をもスクリーニングする方法である。
【０００６】さらに、上記ＡＣバーインテストモードと
して、ＤＲＡＭを動作状態にしておき、キャス・ビフォ
ア・ラス（ＣＢＲ）自動リフレッシュ用のローアドレス
カウンタを利用して例えば４本おきにワード線を多数選
択することにより、パッケージに封入された状態でもＡ
Ｃバーインテストモードを実行可能とする方法も提案さ
れている。
【０００７】しかし、上記いずれの方法も、ＤＲＡＭの
ワード線のデューティー比を高めることはできても、や
はり、デューティー比が低い別の回路箇所であるカラム
選択線とそれに接続されるカラム選択ゲート（ＤＱゲー
ト）用トランジスタについては、依然としてデューティ
ー比が小さいままである。
【０００８】さらに、従来技術では、たとえリード動作
をさせてメモリセルの周辺回路も同時にスクリーニング
させることが可能であっても、ライト動作をさせること
は不可能であり、完全なＤＲＡＭの時短バーインテスト
モードとは言い難かった。
【０００９】特に、微細なトランジスタを使うようにな
ると、微粒子などによる絶縁膜不良（Ａモード不良）の
割合が、従来の比較的高電界で破壊される不良モード
（Ｂモード不良）に比べて増えてくるので、最も高電界
がかかるワード線のみをスクリーニングすれば不良が取
り除けたとは必ずしも言えない。
【００１０】前記カラム選択ゲート、カラムデコーダお
よび周辺回路なども、Ａモード絶縁膜不良を起こしてい
る確率は高く、本当の意味でバーイン時短を行うには、
デューティー比の低い回路全てのデューティー比を高め
る必要が出てくる。
【００１１】ところで、６４ＭＤＲＡＭの世代では、ト
ランスファーゲートの絶縁膜に高電界がかかる時間と周
辺回路トランジスタの絶縁膜に高電界がかかる時間には
１０-4もの開きがある。しかも、ＤＲＡＭの周辺回路の
トランジスタ絶縁膜とセルトランスファーゲートのトラ
ンジスタの絶縁膜は全く同じものが使われるのが通例で
ある。
【００１２】従って、６４ＭＤＲＡＭの世代では、トラ
ンスファーゲートの絶縁膜と周辺回路トランジスタの絶
縁膜にかかる電界の差はあるものの、スクリーニングで
初期不良を取り除く場合、最後まで残るのはセルトラン
スファーゲートの絶縁膜の初期不良と考えられる。
【００１３】さらに、上記したような大きなデューティ
ー比の違いがある場合、セルトランスファーゲートの絶
縁膜の初期不良が完全にスクリーニングされた頃には、
デューティー比の大きい周辺回路が摩耗期に入ってしま
う危険が出てくる。
【００１４】さらに、絶縁膜が薄くなってくると、Ａモ
ード不良が支配的になってきて、高電界がかかる時に心
配である例えばセルトランスファーゲートでのＢモード
不良だけでなく、あらゆる回路のデューティー比を高め
て全回路を平等な条件でスクリーニングする必要がます
ます高まってくる。
【００１５】
【発明が解決しようとする課題】上記したように従来の
半導体メモリは、電圧ストレステストに際してメモリ回
路のあらゆる回路のデューティー比を高めて全回路を平
等な条件でスクリーニングすることが不可能であるとい
う問題があった。
【００１６】本発明は上記の問題点を解決すべくなされ
たもので、電圧ストレステストに際してメモリ回路の中
でデューティー比が小さい全ての回路のデューティー比
を高め、かつ、周辺回路に関してはリード動作／ライト
動作含めて通常動作と同じ動作をさせることが可能にな
り、完全な時短テストモードを実現し得る時短テストモ
ード機能を内蔵した半導体メモリを提供することを目的
とする。
【００１７】
【課題を解決するための手段】本発明の半導体メモリ
は、メモリセルアレイおよびその周辺回路を備えたメモ
リ回路と、前記メモリセルアレイのワード線を選択する
ために設けられ、電圧ストレステストモード時には通常
動作モード時に選択する本数よりも多くのワード線を選
択する第１の手段と、前記メモリセルアレイのカラムを
選択するためのカラム選択線を選択するために設けら
れ、電圧ストレステストモード時には通常動作モード時
に選択する本数よりも多くのカラム選択線を選択する第
２の手段とを具備することを特徴とする。
【００１８】
【作用】電圧ストレステストモード時には、第１の手段
によって、通常動作モード時に選択するワード線の本数
よりも多くのワード線を選択することにより、ワード線
のデューティー比を高めることができる。同時に、第２
の手段によって、通常動作モード時に選択するカラム選
択線の本数よりも多くのカラム選択線を選択することに
より、カラム選択線のデューティー比も高めることがで
きる。
【００１９】なお、電圧ストレステストモード時に多重
に選択された多数のカラムに同時にデータを書き込むこ
とを可能にするためには、ライト時においてセンスアン
プを非活性にすることが望ましい。
【００２０】また、電圧ストレステストモード時に多数
のカラムに同時にデータを書き込むためには、通常より
も大幅に書き込み時間を長くとる必要があるので、内部
で自動的に書き込み時間を規定するライトタイムアウト
機能がついているＤＲＡＭの場合には、この機能を停止
して外部信号（／ＷＥ；ライトイネーブ信号）で自由に
書き込み時間を設定出来るようにすることが望ましい。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００２２】図１は、本発明の第１実施例に係る時短方
式のＡＣバーインテストモードを搭載したＤＲＡＭの一
部を示す。
【００２３】まず、図１のＤＲＡＭについて、概要を説
明する。
【００２４】ＤＲＡＭ回路１０は、通常アクセスモー
ド、通常のバーンインモード、標準化されている複数ビ
ット並列テストモードを有すると共に、通常動作時に選
択される本数よりも多くのワード線に同時にＡＣ電圧ス
トレスを印加すると共に通常動作時に選択される本数よ
りも多くのカラム選択線を同時に選択する時短方式のＡ
Ｃバーンインテストモードを有する。
【００２５】このＡＣバーインテストモードへのエント
リーは、ＤＲＡＭがウェハ状態の場合には、ウェハ上の
あるパッドへ電位を与え、ＤＲＡＭがパッケージに封入
された後では特殊なサイクルで行うことが考えられる。
本例では、パッケージに封入された後で特殊なサイクル
でＡＣバーインテストモードへエントリーする場合を例
にとって説明する。
【００２６】バーンインテストモード信号発生回路２０
は、上記ＤＲＡＭ回路１の通常動作時に使用される外部
端子２…の一部から入力する所定の信号に基ずいてバー
ンインテストモード信号ＢＩＴを発生するものである。
本例では、このＢＩＴは、活性時に高レベル“Ｈ”にな
り、非活性時に低レベル“Ｌ”になる。
【００２７】バーンインテストモード制御回路２１は、
上記信号発生回路２０からのＢＩＴを受けることによ
り、例えばＤＲＡＭ回路１０のリフレッシュ用アドレス
カウンタ４の相補的な出力信号の上位ビットのみを同一
レベルに固定することにより、ワード線ＷＬに高電圧が
かかるデューティー比およびカラム選択線を選択するデ
ューティー比が通常動作時よりも高いＡＣストレステス
トモード（例えば時短方式のＡＣバーンインテストモー
ド）となるように設定制御する。
【００２８】即ち、図１のＤＲＡＭによれば、ＤＲＡＭ
回路１０の通常動作時に使用される外部端子２…の一部
から入力する所定の信号に基ずいてＢＩＴが発生する
と、リフレッシュ用アドレスカウンタ４の出力信号の上
位ビットのみを同一レベルに固定することにより、時短
方式のＡＣバーンインテストモードに入る。
【００２９】この場合、リフレッシュ用アドレスカウン
タ４の出力信号の下位ビットはカウンタ動作に伴って変
化するので、ＤＲＡＭ回路１０のワード線ＷＬに高電圧
がかかるデューティー比が通常動作時よりも高いＡＣ電
圧ストレステストモードとなるように設定することが可
能になり、メモリセル・トランスファーゲートの絶縁膜
の耐圧低下を短時間でスクリーニングすることが可能に
なる。
【００３０】また、前記リフレッシュ用アドレスカウン
タ４の出力信号をカラムアドレス線に入力することによ
って、ワード線と同時にカラム選択線のデューティー比
も高めることができる。
【００３１】次に、図１のＤＲＡＭについて、詳細に説
明する。
【００３２】ＤＲＡＭ回路１０において、１は複数個の
ダイナミック型メモリセルが行列状に配置されたメモリ
セルアレイ、ＷＬは上記メモリセルアレイ１の同一行の
メモリセルに接続されたワード線、ＢＬ、／ＢＬは上記
メモリセルアレイ１の同一列のメモリセルに接続される
ビット線対である。
【００３３】２…は、電源電圧が入力する電源端子２
ａ、アドレス信号および／ＷＥ、／ＲＡＳ（ローアドレ
スストローブ信号）、／ＣＡＳ（カラムアドレスストロ
ーブ信号）などの制御信号が入力する入力端子２ｂ…な
どを含む外部端子である。
【００３４】３は上記外部端子２…の一部から入力する
外部アドレス信号を増幅するアドレスバッファ回路、４
は前記メモリセルのリフレッシュ動作のためのリフレッ
シュアドレス信号を生成するリフレッシュ用アドレスカ
ウンタ、５は上記アドレスカウンタ４の出力信号および
前記アドレスバッファ回路３のローアドレス信号出力の
いずれかを選択するためのアドレス切換回路、６は上記
アドレス切換回路５から出力する内部ローアドレス信号
に応じて任意の行を選択するワード線選択機能を有する
ローデコーダ回路（ワード線選択回路）である。
【００３５】７はワード線駆動用電圧源、８は上記ワー
ド線駆動用電圧源７と前記ワード線ＷＬとの間に接続さ
れた少なくとも１つのワード線駆動用ＭＯＳトランジス
タ（本例ではＰＭＯＳトランジスタ）を有し、上記ロー
デコーダ回路６の出力信号に応じて前記ワード線ＷＬを
駆動するワード線駆動回路である。
【００３６】ＳＡはメモリセルから前記ビット線ＢＬに
読み出される情報を検知するセンスアンプ回路、９はカ
ラムデコーダ回路、ＣＳはカラム選択回路である。
【００３７】さらに、上記ＤＲＡＭ回路１０において
は、センスアンプＳＡの入力ノードとビット線ＢＬとの
間には、制御信号φT によりオン／オフ制御されるビッ
ト線トランスファゲートＴＧが挿入されている。
【００３８】また、前記ビット線ＢＬには、ビット線イ
コライズ信号ＥＱＬによりオン／オフ制御されるビット
線プリチャージ・イコライズ回路１１が接続されてお
り、このビット線プリチャージ・イコライズ回路１１は
ビット線プリチャージ電位（ＶBL）発生回路１２からＶ
BLが供給される。
【００３９】また、不良救済のための冗長構成（予備メ
モリセル、予備ワード線ＳＷＬ、予備ローデコーダ・ワ
ード線駆動回路１３など）を有する。
【００４０】前記ワード線駆動用電圧源７は、半導体チ
ップ外部から与えられる電源電圧ＶCCをチップ上で昇圧
してワード線駆動用電圧ＶPPを生成する昇圧回路であ
り、このワード線駆動用電圧ＶPPを前記ワード線駆動回
路８の電源として供給するものである。
【００４１】ＶPP−ＶCC短絡回路１４は、電圧ストレス
テスト時に上記ワード線駆動用電圧源７の出力ノードを
外部電源端子２ａに短絡接続するためのものであり、こ
れにより電圧ストレステスト時に外部からワード線駆動
電圧を供給することが可能になっている。
【００４２】前記バーンインテストモード信号発生回路
２０は、例えばＷＣＢＲサイクル（／ＷＥ入力と／ＣＡ
Ｓ入力とを／ＲＡＳ入力よりも先に活性化する動作）の
時、／ＲＡＳが活性化した時点でのローアドレス信号入
力を取り込み、予め決められたアドレスの組み合わせで
あればＢＩＴを“Ｈ”レベルにする。
【００４３】上記したように、ＷＣＢＲサイクルにより
バーンインテストモードに設定する場合、既存の機能テ
ストモードの１つである複数ビット並列テストモードの
設定方法に対して上位互換性を持たせるためには、例え
ば電源電圧の通常使用条件の値（例えば３Ｖ）でＷＣＢ
Ｒサイクルとすれば従来の複数ビット並列テストモード
に入り、電源電圧を通常の動作範囲外の高い値（例えば
６Ｖ）にしてＷＣＢＲサイクルを行えばＢＩＴが“Ｈ”
レベルになるようにすればよい。
【００４４】なお、上記したような時短方式のＡＣバー
インテストモードだけを搭載する場合には、上記したよ
うな複雑な設定方式を採用する必要はなく、例えば単に
ＷＣＢＲサイクルのみで時短方式のＡＣバーインテスト
モードに設定することも可能であるし、ある特定の外部
端子を通常の印加電圧外の電圧（例えば通常の電源電圧
よりも高い電圧；スーパーボルテージ）に設定し、これ
を検知することによりＡＣバーインテストモードに設定
することで設定する方法も考えられる。
【００４５】次に、図１中の本発明に関連する部分につ
いて図２乃至図３２を参照しながら詳細に説明する。な
お、図中の各符号の添字ｎは、図１中のメモリセルアレ
イ１が複数個に分割されたセルアレイのうちの１個のセ
ルアレイに対応する部分であることを表わしている。
【００４６】図２は、図１中のアドレスバッファ回路３
のローアドレスバッファの一部（１個分）を取り出して
一例を示す回路図である。
【００４７】ここで、ＶCCは電源電位、ＶSSは接地電
位、Ｐ１はＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ５
はＮチャネルＭＯＳトランジスタ、Ｃ１、Ｃ２はＮチャ
ネルＭＯＳトランジスタのドレイン・ソースがＶSSノー
ドに共通に接続されたＭＯＳキャパシタ、２２は差動型
のラッチ回路、／ＲＬＴＣはラッチ制御信号、ＡＩＮｊ
（ｊ＝０〜１０）は外部から入力するアドレス信号、Ｖ
ref は参照電位、ＲＡＣＰおよび／ＲＨＬＤはゲート制
御信号、（ＡＩjR、／ＡＩjR）は相補的なローアドレス
バッファ出力信号である。
【００４８】図３は、図１中のリフレッシュ用アドレス
カウンタ４およびバーンインテストモード制御回路２１
の一部（１段分）を取り出して一例を示す回路図であ
る。
【００４９】ここで、３１〜３４はクロックドインバー
タ、３５はインバータであり、アドレスカウンタの各段
の相補的な出力端部には、バーンインテストモード制御
回路２１の一部である二入力ノアゲート３６…が挿入さ
れており、このノアゲート３６…の一方の入力端にＢＩ
Ｔｊ（ｊ＝０〜１０）が入力している。このＢＩＴｊ
は、バーインテストモードにエントリーしている時に高
レベルであり、通常動作モード時には低レベルの信号で
ある。なお、（ＣＴｊ、／ＣＴｊ）（ｊ＝０〜１０）は
アドレスカウンタの相補的な出力信号である。
【００５０】但し、図１のＤＲＡＭ回路１０において、
センスアンプ回路ＳＡが隣同士のメモリセルブロックで
時分割で使用されるシェアードセンスアンプ方式が採用
されていない場合、アドレスカウンタ出力の上位の例え
ば９ビット（ｊ＝２〜１０ビット）の出力端部に挿入さ
れているノアゲート３６…の一方の入力端に入力するＢ
ＩＴｊとしてＢＩＴが入力する。
【００５１】そして、アドレスカウンタ出力の残りの下
位２ビット（ｊ＝０、１ビット）の出力端部に挿入され
ているノアゲート３６…の一方の入力端に入力するＢＩ
ＴｊとしてＶSS電位（“Ｌ”レベル）が入力する（つま
り、ノアゲート３６…をインバータとして作用させ
る）。
【００５２】図４は、図１中のアドレス切換回路５の一
部（１個分）を取り出して一例を示す回路図である。
【００５３】ここで、４１…はアドレス切換用のＮＭＯ
Ｓトランジスタ、４２…はラッチ回路用のインバータ、
／ＲＴＲＳはローアドレスバッファ出力選択用の切換信
号、ＣＴはアドレスカウンタ出力選択用の切換信号、
（ＡjR、／ＡjR）は選択出力（内部ローアドレス信号）
である。
【００５４】図２乃至図４の回路は、図１のＤＲＡＭの
通常のリード/ ライト動作時、リフレッシュ動作時（Ｃ
ＢＲ動作）、時短方式のＡＣバーインテストモード時に
対応して、図５、図６、図７のタイミング波形図に示す
ような動作例を実現するように論理構成されている。
【００５５】図５は、通常のリード/ ライト動作時の波
形を示している。
【００５６】通常動作時には、ＢＩＴは“Ｌ”レベルで
あり、ＤＲＡＭ回路１０は従来のＤＲＡＭと同じ動作を
する。つまり、／ＲＡＳ信号の活性化によりローアドレ
ス信号を取り込んだ後に／ＣＡＳ信号の活性化によりカ
ラムアドレス信号を取り込む動作に際しては、ＣＴ信号
は“Ｌ”レベルを保ち、／ＲＴＲＳ信号が“Ｈ”レベル
を保ち、ＮＭＯＳトランジスタ４１…がオンになる。こ
れにより、外部アドレスであるローアドレスバッファ出
力信号（ＡＩjR、／ＡＩjR）を選択して内部ローアドレ
ス信号（ＡjR、／ＡjR）として取り込み、特定されたワ
ード線を選択する。
【００５７】図６は、ＣＢＲサイクル（つまり、／ＣＡ
Ｓ信号を／ＲＡＳ信号よりも早く活性化する動作）の実
行による自動リフレッシュ動作時の波形を示している。
【００５８】自動リフレッシュ動作時には、／ＲＴＲＳ
信号は直ぐに“Ｌ”レベルになり、ローアドレスバッフ
ァ出力信号（ＡＩjR、／ＡＩjR）の選択を絶つ。同時
に、ＣＴ信号が活性化され、その時のアドレスカウンタ
４に記憶されていた出力信号（ＣＴｊ、／ＣＴｊ）を選
択して内部ローアドレス信号（ＡjR、／ＡjR）として取
り込み、この時のワード線選択信号により選択されるメ
モリセルのリフレッシュ動作を自動的に（外部からアド
レスを入力する必要がないという意）行う。
【００５９】図７は、ＡＣバーインテストモード時の波
形を示している。
【００６０】ＡＣバーインテストモード動作に際して
は、ＢＩＴが“Ｈ”レベルになり、リフレッシュ用アド
レスカウンタ４の出力信号（ＣＴｊ、／ＣＴｊ）の上位
９ビット（ｊ＝２〜１０）が“Ｌ”レベルに固定され、
アドレスカウンタ４の出力信号（ＣＴｊ、／ＣＴｊ）の
下位２ビット（ｊ＝０、１）はカウンタ動作に伴って変
化する。
【００６１】この時、ＣＢＲサイクルを実行すれば、内
部ローアドレス信号（ＡjR、／ＡjR）の上位９ビット
（ｊ＝２〜１０）は“Ｈ”レベルに固定され、内部ロー
アドレス信号（ＡjR、／ＡjR）の下位２ビット（ｊ＝
０、１）はカウンタ動作に伴って変化する。
【００６２】従って、ワード線駆動回路８の一部のみ選
択された状態になり、ワード線ＷＬの一部のみ選択され
て“Ｈ”レベルになる。
【００６３】図８（Ａ）は、図１中のバーンインテスト
モード信号発生回路２０の一例を示す回路図である。
【００６４】ここで、ＷＣＢＲはＷＣＢＲサイクルのク
ロックが入力することにより発生する信号、／Ａ0Rおよ
びＡ1Rは／ＲＡＳ信号入力が活性化した時の内部ローア
ドレス信号の一部、ＲＯＲはＲＯＲサイクル（／ＲＡＳ
信号のみ一時的に活性化するＲＡＳオンリーリフレッシ
ュサイクル）のクロックが入力することにより発生する
信号である。６１は三入力ナンドゲート、６２はフリッ
プフロップ回路、６３はインバータである。
【００６５】図８（Ａ）の回路は、図８（Ｂ）のタイミ
ング波形図のような動作例を実現するように論理構成さ
れている。即ち、アドレス信号のＡ0R、Ａ1Rビットがそ
れぞれ“Ｌ”レベルの時にＷＣＢＲサイクルを行うと、
ＢＩＴが立ち上がる。ＡＣバーンインテストモードの終
了後、ＲＯＲサイクルを実行することによりＢＩＴは
“Ｌ”レベルに下がる。
【００６６】図９は、図１中のローデコーダ回路６およ
びワード線駆動回路８の一部およびプリデコード回路を
取り出して一例を示す回路図である。
【００６７】図１０は、メモリセルアレイのある１つの
ブロックおよびこれに対応するローデコーダ回路を取り
出して一例を示す回路図である。
【００６８】図９および図１０において、差動回路７０
は、セルブロックｎ用のプリチャージ信号ＰＲｎ、／Ｐ
Ｒｎが入力し、プリチャージ信号ＰＲＣＨＰを出力す
る。
【００６９】ナンド回路７１は、内部ローアドレス信号
Ａ2R、／Ａ2R、Ａ3R、／Ａ3R、Ａ4R、／Ａ4Rの組み合わ
せをデコードしてＸＡｉ（ｉ＝０〜７）信号を出力す
る。
【００７０】ナンド回路７２は、内部ローアドレス信号
Ａ5R、／Ａ5R、Ａ6R、／Ａ6R、Ａ7R、／Ａ7Rの組み合わ
せをデコードしてＸＢｊ（ｉ＝０〜７）信号を出力す
る。
【００７１】ナンド回路７３は、前記ＰＲＣＨＰ信号が
ゲートに入力するプリチャージ負荷用のＰＭＯＳトラン
ジスタ負荷を有し、前記ＸＡｉ信号およびＸＢｊ信号お
よび／ＲＳＰｎ信号をデコードする。
【００７２】ナンド回路７４は、前記ＰＲＣＨＰ信号が
ゲートに入力するプリチャージ負荷用のＰＭＯＳトラン
ジスタを有し、内部アドレス信号（Ａ0R、／Ａ0R）、
（Ａ1R、／Ａ1R）の組み合わせおよび前記／ＲＳＰｎ信
号をデコードするものであり、本例では１個のセルブロ
ックに４個設けられている。
【００７３】第１のワード線駆動回路７５は、前記ナン
ド回路（ローデコーダ）７４の出力により選択駆動さ
れ、第２のワード線駆動回路７６は、前記ナンド回路
（ローデコーダ）７３の出力により選択駆動される。
【００７４】上記第１のワード線駆動回路７５は、駆動
電圧源ノードと電圧ＷＤＲＶｎｊとの間に接続されたワ
ード線駆動用ＰＭＯＳトランジスタＴＰと、ワード線と
ＶSSノードとの間に接続されたＮＭＯＳトランジスタ７
７と、ＶCCノードと駆動回路入力ノードとの間に接続さ
れたプルアップ用ＰＭＯＳトランジスタ７８と、上記駆
動回路入力ノードと上記プルアップ用ＰＭＯＳトランジ
スタ７８のゲートとの間に接続されたインバータ７９と
からなる。
【００７５】電圧ＷＤＲＶｎｊは、前記第１のワード線
駆動回路７５の各出力ノードに各一端側が接続されてお
り（本例では１個のセルブロックに４本設けられてい
る）、各他端側がそれぞれ１群の第２のワ−ド線駆動回
路７６の駆動電圧源ノードに接続されている。なお、上
記電圧ＷＤＲＶｎｊが反転された電圧を／ＷＤＲＶｎｊ
で表わしている。
【００７６】また、前記第２のワード線駆動回路７６
は、駆動電圧源ノードとワード線ＷＬとの間に接続され
たワード線駆動用ＰＭＯＳトランジスタＴＰと、ワード
線とＶSSノードとの間に接続されたＮＭＯＳトランジス
タ７７と、ＶCCノードと駆動回路入力ノードとの間に接
続されたプルアップ用ＰＭＯＳトランジスタ７８と、上
記駆動回路入力ノードと上記プルアップ用ＰＭＯＳトラ
ンジスタ７８のゲートとの間に接続されたインバータ７
９と、前記ワード線ＷＬの一端に接続され、前記電圧／
ＷＤＲＶｎｊがゲートに入力するノイズキラー用のＮＭ
ＯＳトランジスタＴＮとからなる。
【００７７】ワ−ド線ＷＬ…は、１群の第２のワード線
駆動回路７６の各出力ノードに各一端側が接続されたで
ある。
【００７８】図１１は、図１中の予備ローデコーダ・ワ
ード線駆動回路１３の一例を示す回路図である。
【００７９】この回路は、ワード線の中に不良のワード
線が存在した場合、ヒューズの溶断によるプログラムを
行い、その不良ワード線を使えなくする一方で、その不
良ワード線を選択するべきアドレスが入力された時に代
わりに予備のワード線を選択する回路である。
【００８０】ここで、８１…はゲートにデコードすべき
アドレス信号が入力するノア入力用のＮＭＯＳトランジ
スタであり、それぞれのソースは接地され、それぞれの
ドレインは対応して例えばポリシリコンからなるヒュー
ズ素子Ｆ…を介して一括接続されている。このヒューズ
素子Ｆ…は、デコードすべきアドレスに応じて切断され
る。８２はプリチャージ用のＰＭＯＳトランジスタ、８
３…はプルアップ用のＰＭＯＳトランジスタ、８４…は
インバータ、８５…はナンドゲート、Ｖppはチップ内で
発生されたワード線用の高圧電位である。
【００８１】図９乃至図１１に示した回路は、図１２あ
るいは図１３のタイミング波形図に示すような動作例を
実現するように論理構成されている。
【００８２】図１２は、図１１の回路においてヒューズ
がプログラムされていない場合、あるいはプログラムさ
れていても不良ワード線のアドレス以外のアドレスが入
力された場合の通常動作モードでの動作波形を示す。
【００８３】図１３は、図１１の回路においてヒューズ
がプログラムされていない場合、あるいはプログラムさ
れていても不良ワード線のアドレス以外のアドレスが入
力された場合のバーインテストモードでの動作波形を示
す。
【００８４】いま、ＢＩＴ信号が“Ｌ”レベルであれ
ば、通常動作であれ、自動リフレッシュ動作であれ、メ
モリセルアレイ１における活性化されたｎ個のメモリセ
ルブロック内で１本のワード線ＷＬを選択する。
【００８５】しかし、ＢＩＴ信号が“Ｈ”レベルとな
り、内部ローアドレス信号の真補信号（ＡjR、／ＡjR）
のうちの下位２ビット（ｊ＝０、１）以外がそれぞれ
“Ｈ”レベルになれば、ＸＡｉ信号およびＸＢｊ信号が
“Ｈ”レベルになり、／ＲＳＰｎ信号（予備ワード線を
立たせるための信号である）が立ち上がると、ナンド回
路７１の出力が“Ｌ”レベルになる。
【００８６】これにより、ワード線電圧ＷＤＲＶｎｊが
ソースに入力しているワード線駆動用ＰＭＯＳトランジ
スタＴＰのゲート電位は全て“Ｌ”レベルの状態にな
る。
【００８７】一方、この時、ＣＢＲサイクルでリフレッ
シュカウンタ４の出力信号によって選ばれたアドレスビ
ットＡ0R、Ａ1Rの状態（順番に低レベル、高レベル状態
を繰り返す）に応じて４本の電圧ＷＤＲＶｎｊの配線の
うちの１本が順番に選択されて“Ｈ”レベルになる。
【００８８】これに対応して接続されているワード線駆
動回路７６により、ワード線ＷＬは１つのブロックで４
本おきに合計６４本が同時に選択される。この時、全て
のｎ個のメモリセルブロックがやはり選択状態にされる
ならば、全ブロックのワード線配列内で４本おきにワー
ド線ＷＬが立ち上がることになる。
【００８９】そして、ＣＢＲサイクルを繰り返すことで
立ち上がるワード線が入れ替わり、ＣＢＲサイクルを４
回繰り返せば、全てのワード線ＷＬが立ち上がることに
なる。 従って、通常のサイクルよりも多くのワード線
ＷＬが同時に立ち上がることになり、ワード線ＷＬへの
電界ストレスを効率良く与えることが可能となる。しか
も、４本おきにワード線ＷＬが選択されるので、隣接ワ
ード線ＷＬ間にも高電界がかかり、ＤＣ的に全てのワー
ド線ＷＬに電圧ストレスを与えるよりも多くの不良モー
ドをスクリーンイングすることができる。
【００９０】また、通常動作時（ＢＩＴ信号が“Ｌ”レ
ベル）には、切断状態のヒューズ素子Ｆに接続されてい
るノア入力用トランジスタ８１のゲートに入力するアド
レス信号のみが“Ｈ”レベルであれば、／ＲＳＰ信号が
“Ｌ”レベル、ＲＳＰ信号が“Ｈ”レベルとなる。そし
て、ブロック選択信号ＲＳＬｎで選択されたブロックで
同期信号ＸＶＬＤが“Ｌ”レベルから“Ｈ”レベルに立
ち上がった時に、／ＲＳＰ信号は“Ｌ”レベルのままを
保ち、ＳＷＳｎ信号が“Ｌ”レベルから“Ｈ”レベルに
立ち上がるので、アドレス信号Ａ0Rまたは／Ａ0Rの論理
レベルに応じて予備ワード線ＳＷＬｉ（ｉ＝０、１）が
選択される。
【００９１】また、ヒューズ素子Ｆ…が切断されていな
い場合に任意のノア入力アドレス信号が“Ｈ”レベルに
立ち上がるか、または、切断状態のヒューズ素子Ｆに接
続されているノア入力用トランジスタ以外のノア入力用
トランジスタ８１のゲートに入力するアドレス信号が
“Ｈ”レベルに立ち上がれば、／ＲＳＰ信号が“Ｈ”レ
ベル、ＲＳＰ信号が“Ｌ”レベルとなり、ＸＶＬＤ信号
と共に／ＲＳＰｎ信号が立ち上がり、図１２に示したよ
うにワード線ＷＬを選択する。
【００９２】このような動作により、ＢＩＴ信号が
“Ｌ”レベルであれば、予備ワード線ＳＷＬｉとワード
線ＷＬとが同時に選択されることは有り得ない。
【００９３】ところが、ＡＣバーインモードに入り、Ｂ
ＩＴ信号が“Ｈ”レベルとなると、アドレスビットＡ1R
が“Ｈ”レベルの時に／ＲＳＰ信号とＲＳＰ信号とが共
に“Ｈ”レベルになる。
【００９４】従って、ＸＶＬＤ信号が立ち上がると共に
ＳＷＳｎ信号も／ＲＳＰｎ信号も一緒に立ち上がり、予
備ワード線ＳＷＬｉもワード線ＷＬもアドレスビットＡ
0RとＡ1Rのみによりデコードされて立ち上がる。これに
より、通常のワード線ＷＬも予備ワード線ＳＷＬｉも同
様のデューティ比でＡＣストレスがかかるようになる。
【００９５】なお、図１１において、予備ワード線を立
たせるためのＲＳＰ信号は、通常はノーマルワード線と
予備ワード線は同時に立ち上がることは有り得ないが、
バーインテストモード時には両方のワード線を同時に
（正確には同じデューティー比で）立ち上げてスクリー
ニングする必要がある。そのために、Ａ1RとＢＩＴとの
ナンドをとった出力によりＲＳＰ信号の発生を制御して
いる。
【００９６】つまり、ＢＩＴが“Ｈ”レベルになると、
Ａ1Rが“Ｈ”レベルの時のみ予備ワード線が立ち上がる
ことになる。もともと、予備ワード線はＳＷＬ０とＳＷ
Ｌ１の２本あって、Ａ0Rでデコードされているので、４
サイクルおきに立ち上がる。
【００９７】図１４は、図１中のアドレスバッファのカ
ラムアドレスバッファ回路の一部を取り出して一例を示
す回路図である。
【００９８】ここで、１４１…はＣＭＯＳインバータ、
１４２…はＣＭＯＳ二入力ノアゲート、１４３…はＣＭ
ＯＳクロックドインバータ、１４４…はＰＭＯＳトラン
ジスタ、１４５…はＮＭＯＳトランジスタ、ＣＬＴＣは
カラムアドレスラッチ用信号、／ＢＩＴはＢＩＴの反転
信号、（ＡjC、ＡjC）は内部カラムアドレス信号であ
る。
【００９９】上記カラムアドレスバッファは、通常動作
モード時（ＢＩＴ＝“Ｌ”）には、例えば図１５に示す
ように、外部アドレスＡＩＮｊを内部カラムアドレス
（ＡjC、／ＡjC）として取り込む動作を行い、バーイン
テストモード時（ＢＩＴ＝“Ｈ”）には、例えば図１６
に示すように、リフレッシュ用のアドレスカウンタの出
力で決まるローアドレス（ＡjR、ＡjR）をそのまま内部
カラムアドレス（ＡjC、ＡjC）として取り込む動作を行
うように論理構成されている。
【０１００】図１７は、カラムアドレスのプリデコード
回路の一例を示す。
【０１０１】この回路は、カラムアドレスＡ０Ｃ、／Ａ
０Ｃ、〜Ａ７Ｃ、／Ａ７ＣをデコードしてＹA0〜ＹA3、
ＹB0〜ＹB3、ＹC0〜ＹC3、ＹD0〜ＹD3の信号を出力する
ように論理回路により構成されている。
【０１０２】ここで、１７１…はＣＭＯＳ二入力ナンド
ゲート、１７２…はＣＭＯＳインバータである。
【０１０３】図１８は、図１中のカラムデコーダ回路の
一例を示す。
【０１０４】この回路は、図１７のプリデコード回路か
らの信号ＹA0〜ＹA3、ＹB0〜ＹB3、ＹC0〜ＹC3、ＹD0〜
ＹD3をデコードして２５６本のカラム選択線ＣＳＬ１〜
ＣＳＬ２５６用の選択信号を出力するように論理回路に
より構成されている。
【０１０５】ここで、１８１…は四入力ナンドゲート、
１８２…はＣＭＯＳインバータ、１８３…はＰＭＯＳト
ランジスタ、１８４…はＮＭＯＳトランジスタである。
【０１０６】図１９は、図１中のメモリセルアレイから
カラム選択バッファ（ＤＱバッファ）までのカラム系の
構成の一例を示す。
【０１０７】図２０は、図１９の回路中の１カラム分を
取り出して、センスアンプ、カラム選択ゲート、ビット
線プリチャージ・イコライズ回路を取り出してその一具
体例を示す。
【０１０８】図１９および図２０において、１９１はロ
ーデコーダ・ワード線ドライバ、ＭＣ…はメモリセル、
ＷＬｉ（ｉ＝１〜２５６）はワード線、ＢＬｉ、／ＢＬ
ｉ（ｉ＝１〜１０２４）はビット線対、１９２…はビッ
ト線プリチャージ・イコライズ回路、ＶＢＬはビット線
プリチャージ電位、ＥＱＬはイコライズ信号、１９３…
はセンスアンプ（Ｓ／Ａ）、ＳＡＰ、／ＳＡＮはセンス
アンプイネーブル信号、１９４はセンスアンプドライ
バ、１９５…はカラム選択ゲート、ＤＱｉ、／ＤＱｉ
（ｉ＝１〜４）はデータ線対、１９６…はＤＱバッフ
ァ、ＣＳＬｉ（ｉ＝１〜２５６）は２５６本のカラム選
択線である。
【０１０９】図１７〜図２０の回路は、次に述べるよう
な動作を行うように論理構成されている。
【０１１０】即ち、通常動作モードにおいては、カラム
アドレスのプリデコードによって、ＹA0〜ＹA3の内の一
本、ＹB0〜ＹB3の内の一本、ＹC0〜ＹC3の内の一本、Ｙ
D0〜ＹD3の内の一本が高レベルになり、カラムデコーダ
内の２５６個ある四入力ナンドゲート１８１…のうち１
個だけが“Ｌ”レベルを出力するので、これによってド
ライブされる１本のＣＳＬｉが高レベルに選択される。
【０１１１】リード動作の場合は、カラム選択線ＣＳＬ
ｉが高レベルになると、Ｓ／Ａ１９４で増幅されたビッ
ト線対ＢＬ、／ＢＬの相補データがカラム選択ゲート１
９５を介してＤＱ、／ＤＱ対に接続されて外部に読み出
される。
【０１１２】また、ライト動作の場合は、上記とは逆
に、ＤＱ、／ＤＱ対からのデータがカラム選択ゲート１
９５を介してＳ／Ａ１９４の状態を反転させ、ビット線
対ＢＬ、／ＢＬに書き込まれる。この例では、４つのＤ
Ｑ、／ＤＱ対と４つのビット線対（４カラムとも言う）
が同時に接続される。
【０１１３】なお、図２０の回路において、特に、ライ
ト動作では、上述したように既に一方向にラッチされた
Ｓ／Ａ１９４のデータをカラム選択ゲート１９５を介し
て強制的に逆方向へひっ繰り返す必要がある。そこで、
ＤＱ、／ＤＱ対をライト時に駆動する回路（図示せず）
はある程度の大きさを必要とし、カラム選択ゲート１９
５のトランジスタの大きさも、小さ過ぎてはＳ／Ａ１９
４のラッチデータを反転できなくなる。但し、通常動作
モードでは、ライト時のＤＱ、／ＤＱ対用の駆動回路は
ただ一つのＳ／Ａ１９４を反転するだけでよいので、さ
ほどの大きさは要求されてはいない。
【０１１４】図２１は、図１のＤＲＡＭに設けられるＣ
ＳＬイネーブル信号（ＣＳＬＥ）回路の一例を示す。
【０１１５】ここで、２１１…はＣＭＯＳインバータ、
２１２は四入力ナンドゲート、２１３…は二入力ナンド
ゲート、２１４は二入力ノアゲート、２１５は二入力ア
ンドゲート、２１６…はＮＭＯＳトランジスタのドレイ
ン・ソース相互が短絡接続されたＭＯＳキャパシタであ
る。
【０１１６】図２２は、図１のＤＲＡＭに設けられるス
ペアカラム選択線駆動回路の一例を示す。
【０１１７】ここで、２２１…はインバータ、２２２は
三入力ナンドゲート、２２３は二入力アンドゲート、２
２４は二入力ノアゲート、２２５…はＰＭＯＳトランジ
スタ、２２６…はＮＭＯＳトランジスタ、Ｆ…はヒュー
ズ素子である。
【０１１８】上記スペアカラム選択線駆動回路は、前述
した予備ワード線と同様に、不良のカラムに対してアク
セスできないようにすると同時に、そのカラムをアクセ
スするアドレスが入力された場合に、代わりに予備のカ
ラム選択線を選択するように論理構成されている。
【０１１９】次に、図２１および図２２の回路の通常動
作モード時、バーインテストモード時におけるカラム選
択線ＣＳＬの動作について、図２３〜図２８を参照しな
がら説明する。
【０１２０】図２３、図２４は、通常動作モードでノー
マルＣＳＬが選択される場合のリード動作、ライト動作
の動作波形を示す。
【０１２１】図２５、図２６は、通常動作モードでスペ
アカラム選択線（ＳＣＳＬ）が選択される場合のリード
動作、ライト動作の動作波形を示す。
【０１２２】図２７、図２８は、バーインテストモード
時のリード動作、ライト動作の動作波形を示す。
【０１２３】（１）通常動作モードでノーマルＣＳＬが
選択される場合のリード動作。
【０１２４】図２３に示すように、ワード線を立ててＳ
／Ａを活性化し、データがビット線対に増幅されると、
カラムイネーブル信号／ＣＥＮＢが低レベルに下がる。
すると、カラム選択線イネーブル信号ＣＳＥＬが立ち上
がってきて、その時にカラムアドレスで選択されるＣＳ
Ｌｉが立ち上がる。すると、カラム選択ゲートを介して
ビット線対に増幅されている信号がＤＱ線対に出てき
て、その後に選択されるＱＳＥによりＤＱバッファによ
り２段目の増幅して出力へデータ転送する。
【０１２５】この後、アドレスが変わり、アドレス遷移
検知信号ＡＴＤが出て別のＣＳＬｉを立ててＤＱ線対に
センスし直している。また、ＣＳＥＬはパルス駆動され
ており、これに伴いＣＳＬｉもＤＱバッファでのセンス
に必要な時間だけパルスで立ち上がり、この後は０Ｖに
落ちる。
【０１２６】（２）通常動作モードでノーマルＣＳＬが
選択される場合のライト動作。
【０１２７】図２４に示すように、基本的には図２３に
示したリード動作と同じだが、ライト期間（／ＷＤＵＲ
が低レベルの期間）ではＱＳＥを低レベルにしてＤＱバ
ッファを非活性にし、かつ、ＣＳＬｉを選択するために
ＣＳＥＬを高レベルにする。
【０１２８】このライト動作でも、図２３のリード動作
と同様に、サイクルの途中でアドレスを一回切り換えて
いる。ＣＳＬｉはそれぞれのアドレスでリード用とライ
ト用に一回ずつ計２回立ち上がる。
【０１２９】（３）通常動作モードでＳＣＳＬが選択さ
れる場合のリード動作。
【０１３０】図２５に示すように、図２３に示した通常
動作モードでノーマルＣＳＬが選択される場合のリード
動作と同様に、サイクルの途中でアドレスを一回切り換
えているが、初めのアドレスではノーマルＣＳＬが選択
され、次のアドレスでＳＣＳＬが選択される場合が示さ
れている。
【０１３１】図２２のＣＳＰ発生回路において、不良カ
ラムのアドレスが例えば（Ａ0C，Ａ1C，……，Ａ7C）＝
（０，１，……，１）である場合には、この不良カラム
アドレスをデコードするようにヒューズＦの溶断により
プログラムする、図２５は、２回目に入力されたアドレ
スが不良アドレスである場合を示しており、この時に／
ＣＳＰが低レベルに下がり、ＳＣＳＬが立ち上がる。
【０１３２】（４）通常動作モードでＳＣＳＬが選択さ
れる場合のライト動作。
【０１３３】図２６に示すように、基本的には図２５に
示したリード動作と同じだが、不良アドレスが２回目の
アドレスとして入力されると、ＳＣＳＬがリード用とラ
イト用の二回に分かれて立て続けに立ち上がる。
【０１３４】（５）バーインテストモード時のリード動
作。
【０１３５】図２７に示されているように、ＢＩＴが高
レベルになり、ＣＳＥＬは／ＣＥＮＢが低レベルになり
さえすれば低レベルとなる。これにより、ＣＳＬのパル
ス駆動を禁止し、ＤＱゲートにストレスが長い時間かか
るようにすることができる。
【０１３６】さらに、図２２において、たとえヒューズ
Ｆがプログラムされていても、ローアドレスカウンタの
出力によりカラムアドレスＡicとＡicはｉ=0,1を除いて
全て共に高レベルに固定されるので、／ＣＳＰは常に高
レベルである。
【０１３７】従って、ＣＤＲＶは常に立ち上がり、ノー
マルＣＳＬを選択することができる。勿論、カラムアド
レスはＡ0C、Ａ1C以外は全て選択能力を失っているの
で、ＣＳＬは４本おきに６４本が同時に選択されること
になる。
【０１３８】さらに、／ＣＳＰが高レベルであってもＢ
ＩＴが高レベルであるので、Ａ0C、Ａ1Cが同時に高レベ
ルの時にはＣＳＬＥに同期してＳＣＳＬも立ち上がる。
この場合、ＣＢＲサイクルでカウンタを動かしているの
で、ＳＣＳＬは４つのＣＢＲサイクルに一回の割合で立
ち上がり、ノーマルＣＳＬと全く同じデューティー比で
選択され、そのスクリーニングの効果が高められてい
る。
【０１３９】（６）バーインテストモード時のライト動
作。
【０１４０】図２８に示すように、ＣＳＬｉ、ＳＣＳＬ
の動きは、図２７に示したリード動作の場合と全く同じ
である。ライト期間（ＷＤＵＲが低レベルの期間）を、
ライトタイムアウトで規定せずに外からの信号（／Ｗ
Ｅ）で規定することにより自由に延長することができる
ので、ストレスを充分にかけることができると同時に、
多くのカラムに同時に書き込むのに必要な時間を確保す
ることができる。
【０１４１】図２９は、図１９中のセンスアンプドライ
バの一例を示す。
【０１４２】ここで、２９１…はインバータ、２９２…
は二入力ナンドゲート、２９３…はＰＭＯＳトランジス
タ、２９４…はＮＭＯＳトランジスタ、２９５…は抵抗
である。ＳＥＮｎ、ＳＥＰｎは選択されたブロックｎの
センスアンプイネーブル信号、ＳＡＰｎ、／ＳＡＮｎは
センスアンプドライブ信号、ＷＵＰはワード線が完全に
立ち上がったら高レベルになる信号であり、ＷＴＭはラ
イト期間中に高レベルになる信号である。ＲＳＬｎはｎ
番目のセルアレーを選択する信号であり、高レベルの時
に選択されていることを意味する。
【０１４３】上記センスアンプドライバは、次に述べる
ような動作を行うように論理構成されている。
【０１４４】即ち、ＢＩＴが低レベルの通常動作モード
では、ワード線が立ち上がり、ビット線対にセル信号が
現われたら、選択されたブロックのＳＥＮｎが立ち上が
って、／ＳＡＮｎを通して低レベル側のビット線の電荷
を引き抜く。この後、選択されたブロックのＳＥＰｎが
立ち上がり、ＳＡＰｎを通して高レベル側のビット線を
充電する。これにより、ビット線対に現われた微少信号
が増幅される。
【０１４５】これに対して、ＢＩＴが高レベルに立ち上
がるバーインテストモード時において、リード動作時は
ＷＴＭが低レベルであるので通常動作と何ら変わりない
が、ライト動作時には書き込み期間中にはＷＴＭが高レ
ベルになるので、ＳＥＮｎ＝ＳＥＰｎ＝低レベルとな
り、／ＳＡＮｎ、ＳＡＰｎは全てフローティングとな
る。これにより、Ｓ／Ａで増幅してラッチされている情
報はラッチされなくるので、簡単に外部から反転書き込
み可能な状態になる。
【０１４６】従って、バーインテストモード時では、Ｃ
ＳＬを多重に選択して多くのカラムに同時に書き込みを
行うことが可能になる。
【０１４７】また、ＳＡＰｎドライバにおいて、ＢＩＴ
＝“Ｈ”の時は、ドライバ出力段の２個のＰＭＯＳトラ
ンジスタ２９３…の一方の動作を停止させてドライブ能
力を落とすようにしてある。これは、バーインテストモ
ード時には通常よりも多くのＳ／Ａが同時に活性化され
るので、一度に多くのＢＬ充電電流が流れることによっ
て電源ノイズが増えるのを防ぐためのものである。
【０１４８】さらに、抵抗２９５の値を増加させること
により、ドライバ出力段のＰＭＯＳトランジスタ２９３
…のゲートを０Ｖに放電する速度も落とし、ゆっくり充
電させてノイズを抑えている。
【０１４９】図３０は、図１のＤＲＡＭに設けられるラ
イトタイムアウト機能回路の一例を示す。
【０１５０】ここで、３０１…はインバータ、３０２は
二入力ナンドゲート、３０３…は二入力ノアゲート、３
０４は二入力アンドゲート、３０５は三入力ナンドゲー
ト、３０６はＰＭＯＳトランジスタ、３０７はＮＭＯＳ
トランジスタ、３０８は抵抗、３０９はＰＭＯＳトラン
ジスタのドレイン・ソース相互が短絡接続された容量、
３１０…はＮＭＯＳトランジスタのドレイン・ソース相
互が短絡接続された容量、３１１、３１２はフリップフ
ロップである。
【０１５１】／ＷＲＴは、ＣＡＳとＷＥを同時に低レベ
ルにする（つまりユーザがＤＲＡＭに書き込みの意志表
示をする）と低レベルに下がる信号である。
【０１５２】／ＷＤＵＲは、実際にデータ線にデータを
書き込むタイミングを規定する信号である。／ＷＲＳＴ
はフリップフロップ３１１をリセットする信号である。
【０１５３】上記ライトタイムアウト機能回路は、通常
動作モード時には、ユーザが指定する書き込みパルス幅
には関係なく、チップ内で自動的に書き込み期間を終わ
らせる動作を行い、バーインテストモード時には、書き
込み期間が外部入力信号に同期して終了するように論理
構成されている。
【０１５４】即ち、通常動作モード時には、例えば図３
１に示すように、ユーザがＤＲＡＭに書き込みを行うた
めに／ＣＡＳと／ＷＥを同時に低レベルにすることによ
って／ＷＲＴが低レベルに下がると、／ＷＡＣＰ（負パ
ルス）が発生し、フリップフロップ３１２がセットされ
てＷＴＭが立ち上がり、ライト期間が開始する。
【０１５５】しばらくすると、／ＷＤＵＲが低レベルに
なり、データが書き込まれる。さらに、上記書き込みに
必要な一定時間が経過すると、／ＷＲＳＴ（負パルス）
が作られて書き込み期間が自動的に終了する。
【０１５６】これに対して、バーインテストモード時に
は、多くのカラムに同時にデータを書き込むので、上記
ライトタイムアウト機能を働かしたままでは、書き込み
期間が不十分となり、正しく書き込みができなくなる。
【０１５７】そこで、例えば図３２に示すように、ライ
ト期間を終了させる信号である／ＷＲＳＴを／ＣＡＳを
プリチャージするまで（つまり、ＣＩＮＴが低レベルに
落ちるまで）出さないように制御している。これによ
り、外部信号（／ＷＥ，／ＣＡＳ）で自由に書込み時間
を設定できるようになり、書き込み期間を通常よりも十
分に長くとることが可能になる。
【０１５８】なお、上記実施例ではＤＲＡＭを例に説明
したが、基本的な構成はそれ以外のメモリ、例えばスタ
ティック型半導体メモリや不揮発性メモリ（ＥＰＲＯＭ
やＥＥＰＲＯＭ）にも適用可能である。
【０１５９】
【発明の効果】上述したように本発明の半導体メモリに
よれば、ワード線のみならず、カラム選択線もデューテ
ィー比を高め、周辺回路を動作させながら、ワード線と
カラム選択線とのデューティー比をできるだけ高め、周
辺回路と同様な条件（電界と時間）で同時にスクリーニ
ングすることができる。
【０１６０】従って、本発明は、６４ＭＤＲＡＭの世代
のメモリのバーイン時短を実現する上で必須であるのみ
ならず、そもそもメモリのバーイン自体を今後とも可能
なものにするためにも必須の回路技術を提供することが
できる。
【図面の簡単な説明】
【図１】本発明のバーインテストモード機能内蔵半導体
メモリの第１実施例に係るＤＲＡＭのローアドレスバッ
ファを示すブロック図。
【図２】図１中のローアドレス用のアドレスバッファ回
路の一部を取り出して一例を示す回路図。
【図３】図１中のリフレッシュ用アドレスカウンタの１
段分およびバーンインテストモード制御回路の一部を取
り出して一例を示す回路図。
【図４】図１中のアドレス切換回路の一部を取り出して
一例を示す回路図。
【図５】図２乃至図４の回路の通常動作時の動作例を示
すタイミング波形図。
【図６】図２乃至図４の回路のリフレッシュ動作時の動
作例を示すタイミング波形図。
【図７】図２乃至図４の回路の時短方式のＡＣバーイン
テストモード時の動作例を示すタイミング波形図。
【図８】図１中のバーンインテストモード信号発生回路
の一例および動作波形の一例を示す図。
【図９】図１中のローデコーダ回路およびワード線駆動
回路の一部およびプリデコード回路を取り出して一例を
示す回路図。
【図１０】メモリセルアレイのある１つのブロックおよ
びこれに対応するローデコーダ回路を取り出して一例を
示す回路図。
【図１１】図１中の予備ローデコーダ・ワード線駆動回
路の一例を示す回路図。
【図１２】図１１の回路においてヒューズがプログラム
されていない場合あるいはプログラムされていても不良
ワード線のアドレス以外のアドレスが入力された場合の
通常動作モードでの動作を示す波形図。
【図１３】図１１の回路においてヒューズがプログラム
されていない場合あるいはプログラムされていても不良
ワード線のアドレス以外のアドレスが入力された場合の
バーインテストモードでの動作を示す波形図。
【図１４】図１中のアドレスバッファのカラムアドレス
バッファ回路の一部の一例を示す回路図。
【図１５】図１４のアドレスバッファの通常動作モード
時の動作例を示す波形図。
【図１６】図１４のアドレスバッファのバーインテスト
モード時の動作例を示す波形図。
【図１７】図１のＤＲＡＭに設けられるカラムアドレス
用のプリデコード回路の一例を示す回路図。
【図１８】図１中のカラムデコーダ回路の一例を示す回
路図。
【図１９】図１中のメモリセルアレイからカラム選択バ
ッファまでの構成の一例を示す回路図。
【図２０】図１９の回路中の１カラム分を取り出してセ
ンスアンプやビット線プリチャージ・イコライズ回路を
取り出してその一具体例を示す回路図。
【図２１】図１のＤＲＡＭに設けられるＣＳＬイネーブ
ル回路の一例を示す回路図。
【図２２】図１のＤＲＡＭに設けられるスペアカラム選
択線駆動回路の一例を示す回路図。
【図２３】図１９乃至図２２の回路において通常動作モ
ードでノーマルＣＳＬが選択される場合のリード動作を
示す波形図。
【図２４】図１９乃至図２２の回路において通常動作モ
ードでノーマルＣＳＬが選択される場合のライト動作を
示す波形図。
【図２５】図１９乃至図２２の回路において通常動作モ
ードでスペアＣＳＬが選択される場合のリード動作を示
す波形図。
【図２６】図１９乃至図２２の回路において通常動作モ
ードでスペアＣＳＬが選択される場合のライト動作を示
す波形図。
【図２７】図１９乃至図２２の回路におけるバーインテ
ストモード時のリード動作を示す波形図。
【図２８】図１９乃至図２２の回路におけるバーインテ
ストモード時のライト動作を示す波形図。
【図２９】図１９中のセンスアンプドライバの一例を示
す回路図。
【図３０】図１のＤＲＡＭのライトタイムアウト機能回
路の一例を示す回路図。
【図３１】図３０のライトタイムアウト機能回路の通常
動作モード時の動作を示す波形図。
【図３２】図３０のライトタイムアウト機能回路のバー
インテストモード時の動作を示す波形図。
【符号の説明】
１…メモリセルアレイ、４…リフレッシュ用アドレスカ
ウンタ、１０…ＤＲＡＭ回路、２０…バーンインテスト
モード信号発生回路、２１…バーンインテストモード制
御回路。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイおよびその周辺回路を
    備えたメモリ回路と、 前記メモリセルアレイのワード線を選択するために設け
    られ、電圧ストレステストモード時には通常動作モード
    時に選択する本数よりも多くのワード線を選択する第１
    の手段と、 前記メモリセルアレイのカラムを選択するためのカラム
    選択線を選択するために設けられ、電圧ストレステスト
    モード時には通常動作モード時に選択する本数よりも多
    くのカラム選択線を選択する第２の手段とを具備するこ
    とを特徴とする半導体メモリ。
  2. 【請求項２】 請求項１記載の半導体メモリにおいて、 前記第１の手段および第２の手段は、メモリセルアレイ
    の周辺回路を動作させた状態で機能することを特徴とす
    る半導体メモリ。
  3. 【請求項３】 請求項１記載の半導体メモリにおいて、 前記第１の手段および第２の手段は、メモリセルアレイ
    にリード／ライト出来る状態で機能することを特徴とす
    る半導体メモリ。
  4. 【請求項４】 請求項１または３記載の半導体メモリに
    おいて、 前記周辺回路に含まれるビット線リストア用のＰチャネ
    ルセンスアンプの駆動能力の大きさを、電圧ストレステ
    ストモード時には通常動作モード時よりも小さくするこ
    とを特徴とする半導体メモリ。
  5. 【請求項５】 請求項１乃至４のいずれか１に記載の半
    導体メモリはダイナミック型メモリ回路を有するダイナ
    ミック型半導体メモリであり、 前記第１の手段および第２の手段として、上記ダイナミ
    ック型メモリ回路に含まれるキャス・ビフォア・ラス
    （ＣＢＲ）自動リフレッシュ用のローアドレスカウンタ
    を利用することを特徴とする半導体メモリ。
  6. 【請求項６】 請求項１乃至５のいずれか１に記載の半
    導体メモリにおいて、 前記周辺回路に含まれるセンスアンプを、電圧ストレス
    テストモード時にはライト期間中に非活性化することを
    特徴とする半導体メモリ。
  7. 【請求項７】 請求項１乃至６のいずれか１に記載の半
    導体メモリにおいて、 前記メモリ回路はライトタイムアウト機能を有し、 電圧ストレステストモード時にはライト期間中に上記ラ
    イトタイムアウト機能を停止させることを特徴とする半
    導体メモリ。
  8. 【請求項８】 請求項１乃至７のいずれか１に記載の半
    導体メモリにおいて、 通常アクセス時には前記カラム選択線をパルス駆動し、
    電圧ストレスモード時には前記カラム選択線のパルス駆
    動を禁止してカラム選択線を長期間駆動することを特徴
    とする半導体メモリ。
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