JP2558881B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリのワード線のゲートの信頼性を
確保するため、通常の使用状況より加速してストレスを
かける技術に関するもので、特にワード線を昇圧してい
るダイナミックRAM（以下「DRAM」という。）に使用さ
れるものである。
確保するため、通常の使用状況より加速してストレスを
かける技術に関するもので、特にワード線を昇圧してい
るダイナミックRAM（以下「DRAM」という。）に使用さ
れるものである。
（従来の技術） 従来、半導体デバイスの信頼性を確保するために、欠
陥を潜在的に含むデバイスを試験によって除去するスク
リーニングが行われている。このスクリーニングには、
主に電界加速、温度加速という手法が用いられている。
また、スクリーニング方法としては、前記電界加速及び
温度加速を同時に実現できるバーン・インが多用されて
いる。なお、このバーン・インは、初期動作不良を起こ
す可能性のあるデバイスに対して有効である。
陥を潜在的に含むデバイスを試験によって除去するスク
リーニングが行われている。このスクリーニングには、
主に電界加速、温度加速という手法が用いられている。
また、スクリーニング方法としては、前記電界加速及び
温度加速を同時に実現できるバーン・インが多用されて
いる。なお、このバーン・インは、初期動作不良を起こ
す可能性のあるデバイスに対して有効である。
そして、このバーン・インによる半導体メモリ装置の
スクリーニングは、アドレス順にスキャンしてワード線
を順々にアクセスする方法が用いられている。ところ
が、バーン・イン時にワード線を順々にアクセスすると
いうことは、ワード線に接続されたメモリセルのトラン
スファトランジスタについてみると、周辺回路のトラン
ジスタよりずっと少ない頻度でしか電圧ストレスが印加
されないことになる。
スクリーニングは、アドレス順にスキャンしてワード線
を順々にアクセスする方法が用いられている。ところ
が、バーン・イン時にワード線を順々にアクセスすると
いうことは、ワード線に接続されたメモリセルのトラン
スファトランジスタについてみると、周辺回路のトラン
ジスタよりずっと少ない頻度でしか電圧ストレスが印加
されないことになる。
例えば、４メガDRAMについてみると、ワード線は4096
本あるが、これらのうち１サイクルに選択される本数は
４本のみである。即ち、メモリセルのトランスファトラ
ンジスタの試験は、1024サイクル行うことにより完了す
ることになる。従って、メモリセルのトランスファトラ
ンジスタは、周辺回路のトランジスタに比べ1024分の１
の時間しか電圧ストレスを受けないことになる。これ
は、良品デバイスを劣化させたり、不良品としないよう
に欠陥デバイスを除去するというスクリーニングの趣旨
からして好ましいことではない。
本あるが、これらのうち１サイクルに選択される本数は
４本のみである。即ち、メモリセルのトランスファトラ
ンジスタの試験は、1024サイクル行うことにより完了す
ることになる。従って、メモリセルのトランスファトラ
ンジスタは、周辺回路のトランジスタに比べ1024分の１
の時間しか電圧ストレスを受けないことになる。これ
は、良品デバイスを劣化させたり、不良品としないよう
に欠陥デバイスを除去するというスクリーニングの趣旨
からして好ましいことではない。
さらに、近年のDRAMは、メモリセルのキャパシタ電極
に電源電圧の半分（Vcc/2）を印加するのが一般的とな
っている。このため、キャパシタ絶縁膜は、膜厚が薄く
ても電界の面で緩和されるため、信頼性上問題となるこ
とが少ない。これに対し、昇圧された電位（例えば、1.
5×Vcc近傍）が印加されるトランジスタのゲート酸化膜
は、膜厚が厚くても電界はきついため、信頼性上問題と
なる可能性が大きい。よって、このような昇圧された電
位が印加されるトランジスタは、積極的にスクリーニン
グの対象にしたいところである。ところが、このような
昇圧電位が印加されるトランジスタには、メモリセルの
トランスファトランジスタが含まれている。しかも、そ
のスクリーニングにおいては、前述したように1024サイ
クルしないと一巡しないので都合が悪い。
に電源電圧の半分（Vcc/2）を印加するのが一般的とな
っている。このため、キャパシタ絶縁膜は、膜厚が薄く
ても電界の面で緩和されるため、信頼性上問題となるこ
とが少ない。これに対し、昇圧された電位（例えば、1.
5×Vcc近傍）が印加されるトランジスタのゲート酸化膜
は、膜厚が厚くても電界はきついため、信頼性上問題と
なる可能性が大きい。よって、このような昇圧された電
位が印加されるトランジスタは、積極的にスクリーニン
グの対象にしたいところである。ところが、このような
昇圧電位が印加されるトランジスタには、メモリセルの
トランスファトランジスタが含まれている。しかも、そ
のスクリーニングにおいては、前述したように1024サイ
クルしないと一巡しないので都合が悪い。
（発明が解決しようとする課題） このように、従来は、積極的にスクリーニングの対象
としたいメモリセルのトランスファトランジスタには、
少ない頻度でしか電圧ストレスが印加されないという欠
点があった。
としたいメモリセルのトランスファトランジスタには、
少ない頻度でしか電圧ストレスが印加されないという欠
点があった。
そこで、本発明は、メモリセルのトランスファトラン
ジスタのストレス加速効率を上げるため、全てのワード
線を一斉に駆動して、１サイクルで又はDC的に全てのト
ランスファトランジスタにストレスを印加できるような
動作モードを設けることを目的とする。
ジスタのストレス加速効率を上げるため、全てのワード
線を一斉に駆動して、１サイクルで又はDC的に全てのト
ランスファトランジスタにストレスを印加できるような
動作モードを設けることを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体メモリ装
置は、行列状に配置された複数個のメモリセルと、同一
行のメモリセルに接続されるワード線と、同一列のメモ
リセルに接続されるビット線と、全ての又は通常動作時
に選択される本数以上の任意のワード線に、一斉に所望
の電圧ストレスを印加するような手段とを有している。
置は、行列状に配置された複数個のメモリセルと、同一
行のメモリセルに接続されるワード線と、同一列のメモ
リセルに接続されるビット線と、全ての又は通常動作時
に選択される本数以上の任意のワード線に、一斉に所望
の電圧ストレスを印加するような手段とを有している。
また、行列状に配置された複数個のメモリセルと、同
一行のメモリセルに接続されるワード線と、同一列のメ
モリセルに接続されるビット線と、ワード線を駆動する
信号に所望の電圧ストレスを与えてやることにより、ワ
ード線の駆動回路を介し、全ての又は通常動作時に選択
される本数以上の任意のワード線に、一斉に所望の電圧
ストレスを印加するような手段とを有している。
一行のメモリセルに接続されるワード線と、同一列のメ
モリセルに接続されるビット線と、ワード線を駆動する
信号に所望の電圧ストレスを与えてやることにより、ワ
ード線の駆動回路を介し、全ての又は通常動作時に選択
される本数以上の任意のワード線に、一斉に所望の電圧
ストレスを印加するような手段とを有している。
さらに、行列状に配置された複数個のメモリセルと、
同一行のメモリセルに接続されるワード線と、同一列の
メモリセルに接続されるビット線と、ワード線の一端に
接続されるワード線の駆動回路と、ワード線の他端に接
続される、全ての又は通常動作時に選択される本数以上
の任意のワード線に一斉に所望の電圧ストレスを印加す
るような手段とを有している。
同一行のメモリセルに接続されるワード線と、同一列の
メモリセルに接続されるビット線と、ワード線の一端に
接続されるワード線の駆動回路と、ワード線の他端に接
続される、全ての又は通常動作時に選択される本数以上
の任意のワード線に一斉に所望の電圧ストレスを印加す
るような手段とを有している。
また、行列状に配置された複数個のメモリセルと、同
一行のメモリセルに接続されるワード線と、同一列のメ
モリセルに接続されるビット線と、ワード線の一端に接
続されるワード線の駆動回路と、ワード線の他端にドレ
インが接続されるMOSトランジスタと、各ワード線につ
いてそれぞれ接続された前記MOSトランジスタのゲート
を共通して制御し、かつ、前記MOSトランジスタのソー
スを共通して制御することにより、全てのワード線に一
斉に所望の電圧ストレスを印加するような手段とを有し
ている。
一行のメモリセルに接続されるワード線と、同一列のメ
モリセルに接続されるビット線と、ワード線の一端に接
続されるワード線の駆動回路と、ワード線の他端にドレ
インが接続されるMOSトランジスタと、各ワード線につ
いてそれぞれ接続された前記MOSトランジスタのゲート
を共通して制御し、かつ、前記MOSトランジスタのソー
スを共通して制御することにより、全てのワード線に一
斉に所望の電圧ストレスを印加するような手段とを有し
ている。
また、前記ビット線に所望の電圧を印加するような手
段を設けるのも良い。
段を設けるのも良い。
そして、前記電圧ストレスは、AC的又はDC的に印加さ
れるというものである。また、前記半導体メモリ装置
は、リフレッシュ動作を必要とするダイナミックRAMで
ある場合、一層効果的である。
れるというものである。また、前記半導体メモリ装置
は、リフレッシュ動作を必要とするダイナミックRAMで
ある場合、一層効果的である。
（作用） 本発明によれば、全ての又は通常動作時に選択される
本数以上の任意のワード線に、一斉に所望の電圧ストレ
スを印加するような手段を有している。即ち、全てのワ
ード線を一斉に駆動し、かつ、十分な電圧ストレスをAC
的又はDC的に印加してやることにより、１サイクルでス
クリーニングを行うことができる。
本数以上の任意のワード線に、一斉に所望の電圧ストレ
スを印加するような手段を有している。即ち、全てのワ
ード線を一斉に駆動し、かつ、十分な電圧ストレスをAC
的又はDC的に印加してやることにより、１サイクルでス
クリーニングを行うことができる。
また、ワード線を駆動する信号に所望の電圧ストレス
を与えてやることにより、ワード線の駆動回路を介し、
全ての又は通常動作時に選択される本数以上の任意のワ
ード線に、一斉に所望の電圧ストレスを印加するような
手段を有している。即ち、ワード線を駆動する信号のノ
ードに外部から電圧ストレスをAC的又はDC的に与えるこ
とができるため、全てのワード線を一斉に駆動して、１
サイクルでスクリーニングを行うことができる。
を与えてやることにより、ワード線の駆動回路を介し、
全ての又は通常動作時に選択される本数以上の任意のワ
ード線に、一斉に所望の電圧ストレスを印加するような
手段を有している。即ち、ワード線を駆動する信号のノ
ードに外部から電圧ストレスをAC的又はDC的に与えるこ
とができるため、全てのワード線を一斉に駆動して、１
サイクルでスクリーニングを行うことができる。
さらに、全ての又は通常動作時に選択される本数以上
の任意のワード線に、ワード線の駆動回路を介すことな
く、一斉に所望の電圧ストレスを印加するような手段を
有すれば、効果的である。
の任意のワード線に、ワード線の駆動回路を介すことな
く、一斉に所望の電圧ストレスを印加するような手段を
有すれば、効果的である。
また、ワード線の一端にはワード線の駆動回路を設
け、又その他端にはドレインが接続されるMOSトランジ
スタを設けることにより、各ワード線についてそれぞれ
接続された前記MOSトランジスタのゲートを共通して制
御し、かつ、前記MOSトランジスタのソースを共通して
制御して、全てのワード線に一斉に所望の電圧ストレス
を印加するような手段を有している。これにより、全て
のワード線が一斉に駆動でき、１サイクルでスクリーニ
ングを行うことができる。
け、又その他端にはドレインが接続されるMOSトランジ
スタを設けることにより、各ワード線についてそれぞれ
接続された前記MOSトランジスタのゲートを共通して制
御し、かつ、前記MOSトランジスタのソースを共通して
制御して、全てのワード線に一斉に所望の電圧ストレス
を印加するような手段を有している。これにより、全て
のワード線が一斉に駆動でき、１サイクルでスクリーニ
ングを行うことができる。
また、前記ビット線に所望の電圧を印加するような手
段を設ければ、効果的である。
段を設ければ、効果的である。
なお、前記半導体メモリ装置が、リフレッシュ動作を
必要とするダイナミックRAMであれば、さらに効果的で
ある。
必要とするダイナミックRAMであれば、さらに効果的で
ある。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は本発明の第１の実施例に係わる半導体メモリ
装置を示すものである。ここで、１〜９はトランスファ
ゲート、10〜13は昇圧のバリアとなるMOSトランジス
タ、14はビット線プリチャージ用のMOSトランジスタ、1
5はメモリセルのトランスファトランジスタ、16はメモ
リセルの記憶キャパシタ、17は昇圧用MOSキャパシタ、1
8及び19はボンディングパッド、20及び21はNORゲート、
22はノード、WLOm（ｍ＝1,2,3,4）は第１のワード線、W
Ln（ｎ＝1,2,3,4…）は第２のワード線、BL1はビット線
をそれぞれ表している。また、φBOOTは昇圧信号、φON
はトランスファゲート９のオン信号、φWLはワード線を
駆動する信号である。
装置を示すものである。ここで、１〜９はトランスファ
ゲート、10〜13は昇圧のバリアとなるMOSトランジス
タ、14はビット線プリチャージ用のMOSトランジスタ、1
5はメモリセルのトランスファトランジスタ、16はメモ
リセルの記憶キャパシタ、17は昇圧用MOSキャパシタ、1
8及び19はボンディングパッド、20及び21はNORゲート、
22はノード、WLOm（ｍ＝1,2,3,4）は第１のワード線、W
Ln（ｎ＝1,2,3,4…）は第２のワード線、BL1はビット線
をそれぞれ表している。また、φBOOTは昇圧信号、φON
はトランスファゲート９のオン信号、φWLはワード線を
駆動する信号である。
この実施例は、メモリセルのワード線を選択する駆動
回路に本発明を適用したものである。即ち、ノード22に
は、通常動作時に使用されることがないボンディングパ
ッド18が接続されている。また、ノード22と、第１のワ
ード線WLOm（ｍ＝1,2,3,4）との間にはトランスファゲ
ート１〜４が接続されている。第１のワード線WLO1と、
第２のワード線WLn（ｎ＝1,2,3,4…）との間にはトラン
スファゲート５〜８が接続されている。そして、このト
ランスファゲート１〜８のゲートにはアドレスA0〜Anに
よる制御信号が入力する。これにより、半導体メモリ装
置の通常動作時には、トランスファゲート１〜８が選択
的にオン状態となるように制御される。さらに、第２の
ワード線WL1には、メモリセルのトランスファトランジ
スタ15のゲートが接続されている。トランスファトラン
ジスタ15のソースには記憶キャパシタ16の一方の電極が
接続されている。記憶キャパシタ16の他方の電極には基
準電圧VPLが印加される。また、トランスファトランジ
スタ15のドレインにはビット線BL1が接続されている。
このビット線BL1は、ビット線プリチャージ用のMOSトラ
ンジスタ14のドレインに接続されている。さらに、この
MOSトランジスタ14のゲートにはプリチャージ信号φPRE
が入力する。MOSトランジスタ14のソースは、通常動作
時に使用されることがないボンディングパット19に接続
されている。
回路に本発明を適用したものである。即ち、ノード22に
は、通常動作時に使用されることがないボンディングパ
ッド18が接続されている。また、ノード22と、第１のワ
ード線WLOm（ｍ＝1,2,3,4）との間にはトランスファゲ
ート１〜４が接続されている。第１のワード線WLO1と、
第２のワード線WLn（ｎ＝1,2,3,4…）との間にはトラン
スファゲート５〜８が接続されている。そして、このト
ランスファゲート１〜８のゲートにはアドレスA0〜Anに
よる制御信号が入力する。これにより、半導体メモリ装
置の通常動作時には、トランスファゲート１〜８が選択
的にオン状態となるように制御される。さらに、第２の
ワード線WL1には、メモリセルのトランスファトランジ
スタ15のゲートが接続されている。トランスファトラン
ジスタ15のソースには記憶キャパシタ16の一方の電極が
接続されている。記憶キャパシタ16の他方の電極には基
準電圧VPLが印加される。また、トランスファトランジ
スタ15のドレインにはビット線BL1が接続されている。
このビット線BL1は、ビット線プリチャージ用のMOSトラ
ンジスタ14のドレインに接続されている。さらに、この
MOSトランジスタ14のゲートにはプリチャージ信号φPRE
が入力する。MOSトランジスタ14のソースは、通常動作
時に使用されることがないボンディングパット19に接続
されている。
このような半導体メモリ装置は、通常動作時において
は、選択されるワード線の本数がアドレスA0〜A1により
制御される。しかし、スクリーニングにおけるストレス
印加モードにおいては、トランスファゲート１〜４の全
てがオンするように、アドレスA0〜A1が制御される。ま
た、第１のワード線WLOm（ｍ＝1,2,3,4）から第２のワ
ード線WLn（ｎ＝1,2,3,4…）へのトランスファゲート５
〜８も全てオンするように、アドレスA2〜Anが制御され
る。なお、トランスファゲート１〜８の全てをオンさせ
るには、NORゲート20及び21に入力するアドレスA0〜An
を真補共に“LOW"にすることで実現できる。
は、選択されるワード線の本数がアドレスA0〜A1により
制御される。しかし、スクリーニングにおけるストレス
印加モードにおいては、トランスファゲート１〜４の全
てがオンするように、アドレスA0〜A1が制御される。ま
た、第１のワード線WLOm（ｍ＝1,2,3,4）から第２のワ
ード線WLn（ｎ＝1,2,3,4…）へのトランスファゲート５
〜８も全てオンするように、アドレスA2〜Anが制御され
る。なお、トランスファゲート１〜８の全てをオンさせ
るには、NORゲート20及び21に入力するアドレスA0〜An
を真補共に“LOW"にすることで実現できる。
ところで、本発明のストレス印加モードでは、トラン
ジスタ１〜８を全てオン状態にさせ、全てのワード線が
一斉に駆動される。しかし、ワード線を昇圧するキャパ
シタ17の容量CBOOTは、通常動作時に選択されるワード
線を駆動するのに足る容量しか用意していない。このた
め、この昇圧された電位のみでは、全てのワード線を駆
動するのに不十分であり、通常の駆動回路についてのス
クリーニングには使えない。そこで、本発明では、ノー
ド22に、この半導体メモリ装置の通常動作時に使用され
ることがないボンディングパッド18を接続している。そ
して、ノード22に前記ボンディングパッド18から所望の
電圧ストレスを与えてやる。これにより、全てのワード
線を直ちに駆動させることができる。
ジスタ１〜８を全てオン状態にさせ、全てのワード線が
一斉に駆動される。しかし、ワード線を昇圧するキャパ
シタ17の容量CBOOTは、通常動作時に選択されるワード
線を駆動するのに足る容量しか用意していない。このた
め、この昇圧された電位のみでは、全てのワード線を駆
動するのに不十分であり、通常の駆動回路についてのス
クリーニングには使えない。そこで、本発明では、ノー
ド22に、この半導体メモリ装置の通常動作時に使用され
ることがないボンディングパッド18を接続している。そ
して、ノード22に前記ボンディングパッド18から所望の
電圧ストレスを与えてやる。これにより、全てのワード
線を直ちに駆動させることができる。
また、前記ノード22と同様、ビット線プリチャージ用
信号線VBLに、通常動作時に使用しないボンディングパ
ッド19を接続する。そして、このボンディングパッド19
に所望の電圧（例えば接地電圧Vss）を与えてやる。こ
れにより、ビット線BL1には前記所望の電圧を与えるこ
とができる。
信号線VBLに、通常動作時に使用しないボンディングパ
ッド19を接続する。そして、このボンディングパッド19
に所望の電圧（例えば接地電圧Vss）を与えてやる。こ
れにより、ビット線BL1には前記所望の電圧を与えるこ
とができる。
さらに、ノード22には、ボンディングパッド18からDC
（直流）的に電圧ストレスを与えてやることができる。
ところが、ノード22及び第１のワード線WLOm間、第１の
ワード線WLO1及び第２のワード線WLn間のトランスファ
トランジスタ１〜８のゲートはフローティングである。
このため、リークによりレベルが下がり、ノード22に与
えたDC的な電圧ストレスがワード線部分では時間と共に
下がっていく可能性がある。そこで、このような場合を
避けるために、ノード22には電圧ストレスをAC（交流）
的に与えてやることもできる。
（直流）的に電圧ストレスを与えてやることができる。
ところが、ノード22及び第１のワード線WLOm間、第１の
ワード線WLO1及び第２のワード線WLn間のトランスファ
トランジスタ１〜８のゲートはフローティングである。
このため、リークによりレベルが下がり、ノード22に与
えたDC的な電圧ストレスがワード線部分では時間と共に
下がっていく可能性がある。そこで、このような場合を
避けるために、ノード22には電圧ストレスをAC（交流）
的に与えてやることもできる。
このような半導体メモリ装置によれば、全ワード線に
対する選択されるワード線の比率を大きくすることがで
きる。即ち、４メガDRAMの4096本あるワード線のうち４
本しか選択されないような従来のバーン・イン等の加速
方法に比べ、ワード線のストレス印加効率を1000〜2000
倍に向上させることができる。これにより、ストレス時
間が1000〜2000分の１になり、昇圧電位が印加されるメ
モリセルのトランスファトランジスタのスクリーニング
の効率を飛躍的に向上させることができる。また、ダイ
ソート時において、不良トランスファゲートを予め弾き
出しており、これを冗長性（Redundancy）を導入するこ
とにより救済させることもできる。さらに、アセンブリ
後のバーン・イン時間を短縮して、テスト効率を上げる
ことも可能になる。
対する選択されるワード線の比率を大きくすることがで
きる。即ち、４メガDRAMの4096本あるワード線のうち４
本しか選択されないような従来のバーン・イン等の加速
方法に比べ、ワード線のストレス印加効率を1000〜2000
倍に向上させることができる。これにより、ストレス時
間が1000〜2000分の１になり、昇圧電位が印加されるメ
モリセルのトランスファトランジスタのスクリーニング
の効率を飛躍的に向上させることができる。また、ダイ
ソート時において、不良トランスファゲートを予め弾き
出しており、これを冗長性（Redundancy）を導入するこ
とにより救済させることもできる。さらに、アセンブリ
後のバーン・イン時間を短縮して、テスト効率を上げる
ことも可能になる。
また、ダイソートテストとは別に、一定時間ストレス
を印加する過程を挿入して弱いトランスファトランジス
タを予め弾き出した後、ダイソートを行うようにしても
よい。この場合、ダイソート中にはストレスを印加しな
いので、テスタを止める必要がなく、設備の有効な活用
がはかれる。しかも、冗長性の導入による救済や、アセ
ンブリ後のバーン・イン時間の短縮も可能である。
を印加する過程を挿入して弱いトランスファトランジス
タを予め弾き出した後、ダイソートを行うようにしても
よい。この場合、ダイソート中にはストレスを印加しな
いので、テスタを止める必要がなく、設備の有効な活用
がはかれる。しかも、冗長性の導入による救済や、アセ
ンブリ後のバーン・イン時間の短縮も可能である。
第２図は本発明の第２の実施例に係わる半導体メモリ
装置を示したものである。なお、前記第１の実施例と同
一の部分には同じ符号を付して詳細な説明を省略する。
また、23〜25はMOSトランジスタ、26及び27はボンディ
ングパッド、WLi、WLj及びWLkはワード線をそれぞれ表
している。
装置を示したものである。なお、前記第１の実施例と同
一の部分には同じ符号を付して詳細な説明を省略する。
また、23〜25はMOSトランジスタ、26及び27はボンディ
ングパッド、WLi、WLj及びWLkはワード線をそれぞれ表
している。
この実施例では、メモリセルのワード線の一端に接続
される駆動回路とは反対側のワード線の他端に本発明を
適用したものである。即ち、各ワード線WLi、WLj、WLk
の他端には、それぞれMOSトランジスタ23、24、25のド
レインが接続されている。このMOSトランジスタ23、2
4、25のゲートは共通に接続されており、通常動作時に
使用されることがないボンディングパッド26に接続され
ている。また、MOSトランジスタ23、24、25のソースも
共通に接続されており、通常動作時に使用されることが
ないボンディングパッド27に接続されている。
される駆動回路とは反対側のワード線の他端に本発明を
適用したものである。即ち、各ワード線WLi、WLj、WLk
の他端には、それぞれMOSトランジスタ23、24、25のド
レインが接続されている。このMOSトランジスタ23、2
4、25のゲートは共通に接続されており、通常動作時に
使用されることがないボンディングパッド26に接続され
ている。また、MOSトランジスタ23、24、25のソースも
共通に接続されており、通常動作時に使用されることが
ないボンディングパッド27に接続されている。
このような半導体メモリ装置において、ボンディング
パッド27にはストレス電圧（以下「VST」と略記す
る。）を与える。また、ボンディングパッド26にはVST
＋VTH1（MOSトランジスタ23〜25の閾値電圧、以下同
じ。）以上の電圧VGを与える。そして、MOSトランジス
タ23〜25をオンさせることにより、全てのワード線（WL
i、WLj、WLk等）に所望の電圧ストレスを加える。
パッド27にはストレス電圧（以下「VST」と略記す
る。）を与える。また、ボンディングパッド26にはVST
＋VTH1（MOSトランジスタ23〜25の閾値電圧、以下同
じ。）以上の電圧VGを与える。そして、MOSトランジス
タ23〜25をオンさせることにより、全てのワード線（WL
i、WLj、WLk等）に所望の電圧ストレスを加える。
また、前記第１の実施例と同様に、ボンディングパッ
ド19に所望の電圧（例えば接地電圧Vss）を与えること
により、ビット線BL1には前記所望の電圧を与えてやる
こともできる。
ド19に所望の電圧（例えば接地電圧Vss）を与えること
により、ビット線BL1には前記所望の電圧を与えてやる
こともできる。
なお、この実施例では、電圧ストレスをAC的にも、又
DC的にも印加することができる。時間的に効率よく加速
するという観点からすれば、DC的なものが望ましく、又
簡単である。また、ボンディングパッド26には電圧VGと
してVST＋VTH1、ボンディングパッド27には電圧VSとし
てVSTが印加されるが、各MOSトランジスタ23〜25のゲー
トには、通常のワード線の駆動回路のトランスファゲー
トと同等の電圧が印加される。即ち、MOSランジスタ23
〜25のゲートは信頼性上問題となることがない。ところ
で、通常動作時において、MOSトランジスタ23〜25は、
当然にオフ状態となるよう制御される。
DC的にも印加することができる。時間的に効率よく加速
するという観点からすれば、DC的なものが望ましく、又
簡単である。また、ボンディングパッド26には電圧VGと
してVST＋VTH1、ボンディングパッド27には電圧VSとし
てVSTが印加されるが、各MOSトランジスタ23〜25のゲー
トには、通常のワード線の駆動回路のトランスファゲー
トと同等の電圧が印加される。即ち、MOSランジスタ23
〜25のゲートは信頼性上問題となることがない。ところ
で、通常動作時において、MOSトランジスタ23〜25は、
当然にオフ状態となるよう制御される。
また、MOSトランジスタ23〜25のゲート酸化膜が心配
であれば、第３図（ａ）及び（ｂ）に示すような方法で
スクリーニングを行うこともできる。まず、ボンディン
グパッド26に電圧VGとして、例えばVCC（電源電圧、以
下同じ。）を印加する。次に、ボンディングパッド27に
電圧VSとしてVSTを印加する。この段階で、ワード線W
Li、WLj、WLk等がVCC−VTH1まで上昇するのを待つ。こ
の後、ボンディングパッド26に電圧VGとしてVST＋VTH1
以上を印加する。このようにすれば、問題のMOSトラン
ジスタ23〜25のゲート酸化膜にVST＋VTH1以上の電圧VG
が直接印加されるのを防ぐことができる。
であれば、第３図（ａ）及び（ｂ）に示すような方法で
スクリーニングを行うこともできる。まず、ボンディン
グパッド26に電圧VGとして、例えばVCC（電源電圧、以
下同じ。）を印加する。次に、ボンディングパッド27に
電圧VSとしてVSTを印加する。この段階で、ワード線W
Li、WLj、WLk等がVCC−VTH1まで上昇するのを待つ。こ
の後、ボンディングパッド26に電圧VGとしてVST＋VTH1
以上を印加する。このようにすれば、問題のMOSトラン
ジスタ23〜25のゲート酸化膜にVST＋VTH1以上の電圧VG
が直接印加されるのを防ぐことができる。
第４図は本発明の第３の実施例に係わる半導体メモリ
装置を示したものである。なお、前記第２の実施例と同
一の部分には同じ符号を付して詳細な説明を省略する。
また、28〜30はMOSトランジスタ、31はボンディングパ
ッドをそれぞれ表している。
装置を示したものである。なお、前記第２の実施例と同
一の部分には同じ符号を付して詳細な説明を省略する。
また、28〜30はMOSトランジスタ、31はボンディングパ
ッドをそれぞれ表している。
この実施例は、通常動作時における劣化を極力回避す
るのに大変有効なものである。即ち、各MOSトランジス
タ23〜25のソースには、それぞれMOSトランジスタ28〜3
0のドレインが接続されている。MOSトランジスタ28〜30
のゲートは共通に接続されており、通常動作時に使用さ
れることがないボンディングパッド31に接続されてい
る。また、MOSトランジスタ28〜30のソースも共通に接
続されており、通常動作時に使用されることがないボン
ディングパッド27に接続されている。
るのに大変有効なものである。即ち、各MOSトランジス
タ23〜25のソースには、それぞれMOSトランジスタ28〜3
0のドレインが接続されている。MOSトランジスタ28〜30
のゲートは共通に接続されており、通常動作時に使用さ
れることがないボンディングパッド31に接続されてい
る。また、MOSトランジスタ28〜30のソースも共通に接
続されており、通常動作時に使用されることがないボン
ディングパッド27に接続されている。
このような半導体メモリ装置では、ストレス印加の際
には、ボンディングパッド26、31に与える電圧VG1、VG2
は、共に、VST＋VTH2（MOSトランジスタ23〜25、28〜30
の閾値電圧、以下同じ。）以上を与えるようにする。ま
た、通常動作時には、例えばボンディングパッド26に電
圧VG1としてVCC、又ボンディングパッド31に電圧VG2と
してVSS（例えば接地電位）を与えるようにする。これ
により、MOSトランジスタ28〜30のドレインは、VCC−V
TH2に充電される。即ち、MOSトランジスタ28〜30のゲー
ト酸化膜にはVCC−VTH2（VSSが接地電位の場合）の電位
が印加されることになる。また、MOSトランジスタ23〜2
5のゲート酸化膜には、VBOOT（昇圧されたワード線の電
位）−VCCが印加されることになり、信頼性上の懸念を
取り除くことができる。なお、非選択のワード線に接続
されたMOSトランジスタ23〜25のゲート酸化膜に印加さ
れる電圧は、VCCであるため問題がない。
には、ボンディングパッド26、31に与える電圧VG1、VG2
は、共に、VST＋VTH2（MOSトランジスタ23〜25、28〜30
の閾値電圧、以下同じ。）以上を与えるようにする。ま
た、通常動作時には、例えばボンディングパッド26に電
圧VG1としてVCC、又ボンディングパッド31に電圧VG2と
してVSS（例えば接地電位）を与えるようにする。これ
により、MOSトランジスタ28〜30のドレインは、VCC−V
TH2に充電される。即ち、MOSトランジスタ28〜30のゲー
ト酸化膜にはVCC−VTH2（VSSが接地電位の場合）の電位
が印加されることになる。また、MOSトランジスタ23〜2
5のゲート酸化膜には、VBOOT（昇圧されたワード線の電
位）−VCCが印加されることになり、信頼性上の懸念を
取り除くことができる。なお、非選択のワード線に接続
されたMOSトランジスタ23〜25のゲート酸化膜に印加さ
れる電圧は、VCCであるため問題がない。
このような前記第２及び第３の実施例に示した半導体
メモリ装置においても、前記第１の実施例に示した半導
体メモリ装置と同様の効果がある。
メモリ装置においても、前記第１の実施例に示した半導
体メモリ装置と同様の効果がある。
なお、前記第２及び第３の実施例におけるMOSトラン
ジスタ23〜25、28〜30の寸法は、あるワード線でストレ
スによる酸化膜破壊が起こり、リークによりレベルが低
下しても他のワード線に印加する電圧ストレスに影響が
でないような範囲に設定することが望ましい。このよう
にすれば、１ケ所の破壊により、他の加速ができなくな
るという事態を回避できる。
ジスタ23〜25、28〜30の寸法は、あるワード線でストレ
スによる酸化膜破壊が起こり、リークによりレベルが低
下しても他のワード線に印加する電圧ストレスに影響が
でないような範囲に設定することが望ましい。このよう
にすれば、１ケ所の破壊により、他の加速ができなくな
るという事態を回避できる。
また、前記第１乃至第３の実施例においては、通常動
作時に使用することがないボンディングパッドから所定
の電圧を印加したが、通常動作モードと、ストレス印加
モードとでボンディングパッドの役割を切り替える手段
を設けることにより、通常動作時に使用するようなボン
ディングパッドで兼用することも可能である。
作時に使用することがないボンディングパッドから所定
の電圧を印加したが、通常動作モードと、ストレス印加
モードとでボンディングパッドの役割を切り替える手段
を設けることにより、通常動作時に使用するようなボン
ディングパッドで兼用することも可能である。
［発明の効果］ 以上、説明したように、本発明の半導体メモリ装置に
よれば、次のような効果を奏する。
よれば、次のような効果を奏する。
ワード線を駆動する信号の大本のノードに、通常動作
時に使用することがないボンディングパッドを接続し、
このボンディングパッドから所望の電圧ストレスを与え
ている。即ち、前記ノードと、メモリセルが接続される
各ワード線との間にある全ての又は通常動作時に選択さ
れる以上のトランスファゲートをオンにすることで、全
ての又は通常動作時に選択される本数以上の任意のワー
ド線に、一斉に所望の電圧ストレスをAC的又はDC的に印
加することができる。
時に使用することがないボンディングパッドを接続し、
このボンディングパッドから所望の電圧ストレスを与え
ている。即ち、前記ノードと、メモリセルが接続される
各ワード線との間にある全ての又は通常動作時に選択さ
れる以上のトランスファゲートをオンにすることで、全
ての又は通常動作時に選択される本数以上の任意のワー
ド線に、一斉に所望の電圧ストレスをAC的又はDC的に印
加することができる。
また、ワード線の一端にはワード線の駆動回路を接続
し、ワード線の他端には全ての又は通常動作時に選択さ
れる本数以上の任意のワード線に、一斉に所望の電圧ス
トレスを印加するような手段を設けることにより、前記
ワード線の駆動回路を介すことなく、全ての又は任意の
ワード線に、一斉に所望の電圧ストレスを印加すること
ができ、１サイクルでスクリーニングを行うことができ
る。
し、ワード線の他端には全ての又は通常動作時に選択さ
れる本数以上の任意のワード線に、一斉に所望の電圧ス
トレスを印加するような手段を設けることにより、前記
ワード線の駆動回路を介すことなく、全ての又は任意の
ワード線に、一斉に所望の電圧ストレスを印加すること
ができ、１サイクルでスクリーニングを行うことができ
る。
これにより、全ワード線に対する選択されるワード線
の比率が大きくなり、従来のバーン・イン等の加速方法
に比べ、ワード線のストレス印加効率を1000〜2000倍に
向上させることができる。このため、昇圧電位が印加さ
れるメモリセルのトランスファトランジスタのスクリー
ニングの効率を飛躍的に向上させることができる。ま
た、ダイソート時において、不良トランスファゲートを
予め弾き出しておき、これを冗長性を導入することによ
り救済させることもできる。さらに、アセンブリ後のバ
ーン・イン時間を短縮して、テスト効率を上げることも
可能になる。
の比率が大きくなり、従来のバーン・イン等の加速方法
に比べ、ワード線のストレス印加効率を1000〜2000倍に
向上させることができる。このため、昇圧電位が印加さ
れるメモリセルのトランスファトランジスタのスクリー
ニングの効率を飛躍的に向上させることができる。ま
た、ダイソート時において、不良トランスファゲートを
予め弾き出しておき、これを冗長性を導入することによ
り救済させることもできる。さらに、アセンブリ後のバ
ーン・イン時間を短縮して、テスト効率を上げることも
可能になる。
また、ダイソートテストとは別に、一定時間ストレス
を印加する過程を挿入して弱いトランスファトランジス
タを予め弾き出した後、ダイソートを行うようにすれ
ば、ダイソート中にはストレスを印加しないので、テス
タを止める必要がなく、設備の有効な活用がはかれる。
を印加する過程を挿入して弱いトランスファトランジス
タを予め弾き出した後、ダイソートを行うようにすれ
ば、ダイソート中にはストレスを印加しないので、テス
タを止める必要がなく、設備の有効な活用がはかれる。
第１図は本発明の第１の実施例に係わる半導体メモリ装
置を示す回路図、第２図は本発明の第２の実施例に係わ
る半導体メモリ装置を示す回路図、第３図は前記第２図
の半導体メモリ装置を説明するためのタイミング図、第
４図は本発明の第３の実施例に係わる半導体メモリ装置
を示す回路図である。 １〜８……トランスファゲート、15……メモリセルのト
ランスファトランジスタ、16……メモリセルの記憶キャ
パシタ、18,19……ボンディングパッド、22……ノー
ド、23〜25,28〜30……MOSトランジスタ、WLOm（ｍ＝1,
2,3,4）……第１のワード線、WLn（ｎ＝1,2,3,4…）…
…第２のワード線、BL1……ビット線。
置を示す回路図、第２図は本発明の第２の実施例に係わ
る半導体メモリ装置を示す回路図、第３図は前記第２図
の半導体メモリ装置を説明するためのタイミング図、第
４図は本発明の第３の実施例に係わる半導体メモリ装置
を示す回路図である。 １〜８……トランスファゲート、15……メモリセルのト
ランスファトランジスタ、16……メモリセルの記憶キャ
パシタ、18,19……ボンディングパッド、22……ノー
ド、23〜25,28〜30……MOSトランジスタ、WLOm（ｍ＝1,
2,3,4）……第１のワード線、WLn（ｎ＝1,2,3,4…）…
…第２のワード線、BL1……ビット線。
Claims (9)
- 【請求項１】メモリセルに接続される複数のワード線
と、 通常動作時に所定のワード線に昇圧電圧を与える駆動回
路と、 各々のワード線の一端と前記駆動回路の間にそれぞれ接
続される複数のトランスファトランジスタと、 アドレス信号に基づいて、通常動作時に所定のトランス
ファトランジスタをオンにし、スクリーニング時に前記
複数のトランスファトランジスタをオンにする制御信号
を前記複数のトランスファトランジスタのゲートに与え
るデコード手段と、 各々のトランスファトランジスタのゲートと前記デコー
ド手段の間にそれぞれ接続され、スクリーニング時に前
記複数のトランスファトランジスタがオンになった後に
オフになり、前記トランスファトランジスタのゲートを
フローティングにする昇圧バリア用トランジスタと、 前記駆動回路と前記複数のトランスファトランジスタの
接続点に直接接続され、スクリーニング時に前記トラン
スファトランジスタがオンになった後に外部から前記複
数のワード線に所望のストレス電圧を与え、通常動作時
には使用されることがない第１パッドと を具備することを特徴とする半導体メモリ装置。 - 【請求項２】請求項１に記載の半導体メモリ装置におい
て、 前記複数のメモリセルに接続される複数のビット線と、 スクリーニング時に前記複数のビット線に所望の電圧を
与えるための第２パッドと、 前記複数のビット線と前記第２パッドの間に接続される
プリチャージ用トランジスタと を具備することを特徴とする半導体メモリ装置。 - 【請求項３】請求項１に記載の半導体メモリ装置におい
て、 前記所望のストレス電圧は、AC的に与えられることを特
徴とする半導体メモリ装置。 - 【請求項４】メモリセルに接続される複数のワード線
と、 前記複数のワード線の一端に接続され、通常動作時に所
定のワード線に昇圧電圧を与える駆動回路と、 スクリーニング時に前記複数のワード線に所望のストレ
ス電圧を与えるための第１パッドと、 各々のワード線の他端と前記第１パッドの間にそれぞれ
接続される複数のMOSトランジスタと、 前記複数のMOSトランジスタのゲートに接続される第２
パッドと、 スクリーニング時に、前記第１パッドに所望のストレス
電圧を与える前にその所望のストレス電圧よりも低い電
圧を前記第２パッドに与え、前記第１パッドに所望のス
トレス電圧を与えた後にその所望のストレス電圧と前記
MOSトランジスタの閾値電圧の合計よりも高い電圧を前
記第２パッドに与える手段と を具備することを特徴とする半導体メモリ装置。 - 【請求項５】請求項４に記載の半導体メモリ装置におい
て、 前記複数のメモリセルに接続される複数のビット線と、 スクリーニング時に前記複数のビット線に所望の電圧を
与えるための第２パッドと、 前記複数のビット線と前記第２パッドの間に接続される
プリチャージ用トランジスタと を具備することを特徴とする半導体メモリ装置。 - 【請求項６】メモリセルに接続される複数のワード線
と、 前記複数のワード線の一端に接続され、通常動作時に所
定のワード線に昇圧電圧を与える駆動回路と、 スクリーニング時に前記複数のワード線に所望のストレ
ス電圧を与えるための第１パッドと、 一端が前記第１パッドに接続される複数の第1MOSトラン
ジスタと、 前記複数の第1MOSトランジスタのゲートに接続され、ス
クリーニング時に所望のストレス電圧と前記第1MOSトラ
ンジスタの閾値電圧の合計よりも高い電圧が与えられる
第２パッドと、 各々のワード線の他端と各々の第1MOSトランジスタの他
端の間にそれぞれ接続される複数の第2MOSトランジスタ
と、 前記複数の第2MOSトランジスタのゲートに接続され、ス
クリーニング時に所望のストレス電圧と前記第2MOSトラ
ンジスタの閾値電圧の合計よりも高い電圧が与えられる
第３パッドと を具備することを特徴とする半導体メモリ装置。 - 【請求項７】請求項６に記載の半導体メモリ装置におい
て、 通常動作時に、前記第３パッドに前記駆動回路が発生す
る昇圧電圧よりも低い第１電源電圧を印加し、前記第２
パッドに前記第１電源電圧よりも低い第２電源電圧を印
加する手段を具備することを特徴とする半導体メモリ装
置。 - 【請求項８】請求項６に記載の半導体メモリ装置におい
て、 前記複数のメモリセルに接続される複数のビット線と、 スクリーニング時に前記複数のビット線に所望の電圧を
与えるための第２パッドと、 前記複数のビット線と前記第２パッドの間に接続される
プリチャージ用トランジスタと を具備することを特徴とする半導体メモリ装置。 - 【請求項９】前記半導体メモリ装置は、リフレッシュ動
作を必要とするダイナミックRAMであることを特徴とす
る請求項１又は４又は６に記載の半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169631A JP2558881B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体メモリ装置 |
| DE69019879T DE69019879T2 (de) | 1989-06-30 | 1990-06-29 | Halbleiterspeichergerät. |
| EP90112452A EP0405576B1 (en) | 1989-06-30 | 1990-06-29 | Semiconductor memory device |
| KR1019900009892A KR940007945B1 (ko) | 1989-06-30 | 1990-06-30 | 반도체 메모리장치 |
| US07/908,744 US5258954A (en) | 1989-06-30 | 1992-07-06 | Semiconductor memory including circuitry for driving plural word lines in a test mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169631A JP2558881B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0335491A JPH0335491A (ja) | 1991-02-15 |
| JP2558881B2 true JP2558881B2 (ja) | 1996-11-27 |
Family
ID=15890080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169631A Expired - Fee Related JP2558881B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0405576B1 (ja) |
| JP (1) | JP2558881B2 (ja) |
| KR (1) | KR940007945B1 (ja) |
| DE (1) | DE69019879T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123134B2 (ja) * | 1990-12-27 | 1995-12-25 | 株式会社東芝 | 半導体装置 |
| JPH0536298A (ja) * | 1991-08-02 | 1993-02-12 | Nec Corp | 半導体記憶装置 |
| JP2793427B2 (ja) * | 1992-04-08 | 1998-09-03 | 株式会社東芝 | 半導体装置 |
| JP3105078B2 (ja) * | 1992-06-12 | 2000-10-30 | 株式会社東芝 | 半導体記憶装置 |
| US5424988A (en) * | 1992-09-30 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Stress test for memory arrays in integrated circuits |
| JP2885597B2 (ja) * | 1993-03-10 | 1999-04-26 | 株式会社東芝 | 半導体メモリ |
| JP3016998B2 (ja) * | 1993-09-24 | 2000-03-06 | 日本電気株式会社 | 半導体記憶装置 |
| JP2009121835A (ja) * | 2007-11-12 | 2009-06-04 | Keithley Instruments Inc | 多チャンネル・パルス試験方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925319B2 (ja) * | 1977-04-22 | 1984-06-16 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPS5622278A (en) * | 1979-07-27 | 1981-03-02 | Fujitsu Ltd | Decoder selection system |
| JPS6035760B2 (ja) * | 1980-12-18 | 1985-08-16 | 富士通株式会社 | 半導体記憶装置 |
| EP0101107A2 (en) * | 1982-07-19 | 1984-02-22 | Motorola, Inc. | Method of testing a semiconductor memory array |
| US4816757A (en) * | 1985-03-07 | 1989-03-28 | Texas Instruments Incorporated | Reconfigurable integrated circuit for enhanced testing in a manufacturing environment |
| JPS6452300A (en) * | 1987-08-24 | 1989-02-28 | Hitachi Ltd | Semiconductor memory device |
| JPH01113999A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 不揮発性メモリのストレステスト回路 |
-
1989
- 1989-06-30 JP JP1169631A patent/JP2558881B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-29 EP EP90112452A patent/EP0405576B1/en not_active Expired - Lifetime
- 1990-06-29 DE DE69019879T patent/DE69019879T2/de not_active Expired - Fee Related
- 1990-06-30 KR KR1019900009892A patent/KR940007945B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69019879T2 (de) | 1995-11-30 |
| EP0405576B1 (en) | 1995-06-07 |
| DE69019879D1 (de) | 1995-07-13 |
| EP0405576A2 (en) | 1991-01-02 |
| KR910001761A (ko) | 1991-01-31 |
| JPH0335491A (ja) | 1991-02-15 |
| EP0405576A3 (en) | 1991-11-27 |
| KR940007945B1 (ko) | 1994-08-29 |
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