JPH0335491A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリのワード線のゲートの信頼性を確
保するため、通常の使用状況より加速してストレスをか
ける技術に関するもので、特にワード線を昇圧している
ダイナミックＲＡＭ　（以下ｒＤＲＡＭＪという。）に
使用されるものである。

（従来の技術） 従来、半導体デバイスの信頼性を確保するために、欠陥
を潜在的に含むデバイスを試験によって除去するスクリ
ーニングが行われている。このスクリーニングには、主
に電界加速、温度加速という手法が用いられている。ま
た、スクリーニング方法としては、前記電界加速及び温
度加速を同時に実現できるバーン・インが多用されてい
る。

なお、このバーン・インは、初期動作不良を起こす可能
性のあるデバイスに対して有効である。

そして、このバーン・インによる半導体メモリ装置のス
クリーニングは、アドレス順にスキャンしてワード線を
順々にアクセスする方法が用いられている。ところが、
バーン・イン時にワード線を順々にアクセスするという
ことは、ワード線に接続されたメモリセルのトランスフ
ァトランジスタについてみると、周辺回路のトランジス
タよりずっと少ない頻度でしか電圧ストレスが印加され
ないことになる。

例えば、４メガＤＲＡＭについてみると、ワード線は４
０９６本あるが、これらのうち１サイクルに選択される
本数は４本のみである。即ち、メモリセルのトランスフ
ァトランジスタの試験は、１０２４サイクル行うことに
より完了することにへる。従って、メモリセルのトラン
スファトランジスタは、周辺回路のトランジスタに比べ
１０２４分の１の時間しか電圧ストレスを受けないこと
になる。これは、良品デバイスを劣化させたり、不良品
としないように欠陥デバイスを除去するというスクリー
ニングの趣旨からして好ましいことではない。

さらに、近年のＤＲＡＭは、メモリセルのキャパシタ電
極に電源電圧の半分（Ｖ、、／２）を印加するのが一般
的となっている。このため、キャパシタ絶縁膜は、膜厚
が薄くても電界の面で緩和されるため、信頼性上問題と
なることが少ない。

これに対し、昇圧された電位（例えば、１．５×ｖ０近
傍）が印加されるトランジスタのゲート酸化膜は、膜厚
が厚くても電界はきついため、信頼性上問題となる可能
性が大きい。よって、このような昇圧された電位が印加
されるトランジスタは、積極的にスクリーニングの対象
にしたいところである。ところが、このような昇圧電位
が印加されるトランジスタには、メモリセルのトランス
ファトランジスタが含まれている。しかも、そのスクリ
ーニングにおいては、前述したように１０２４サイクル
しないと一巡しないので都合が悪い。

（発明が解決しようとする課題） このように、従来は、積極的にスクリーニングの対象と
したいメモリセルのトランスファトランジスタには、少
ない頻度でしか電圧ストレスが印加されないという欠点
があった。

そこで、本発明は、メモリセルのトランスファトランジ
スタのストレス加速効率を上げるため、全てのワード線
を一斉に駆動して、１サイクルで又はＤＣ的に全てのト
ランスファトランジスタにストレスを印加できるような
動作モードを設けることを目的とする。

〔発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体メモリ装置
は、行列状に配置された複数個のメモリセルと、同一行
のメモリセルに接続されるワード線と、同一列のメモリ
セルに接続されるビット線と、全ての又は通常動作時に
選択される本数以上の任意のワード線に、一斉に所望の
電圧ストレスを印加するような手段とを有している。

また、行列状に配置された複数個のメモリセルと、同一
行のメモリセルに接続されるワード線と、同一列のメモ
リセルに接続されるビット線と、ワード線を駆動する信
号に所望の電圧ストレスを与えてやることにより、ワー
ド線の駆動回路を介し、全ての又は通常動作侍に選択さ
れる本数以上の任意のワード線に、一斉に所望の電圧ス
トレスを印加するような手段とを有している。

さらに、行列状に配置された複数個のメモリセルと、同
一行のメモリセルに接続されるワード線と、同一列のメ
モリセルに接続されるビット線と、ワード線の一端に接
続されるワード線の駆動回路と、ワード線の他端に接続
される、全ての又は通常動作時に選択される本数以上の
任意のワード線に一斉に所望の電圧ストレスを印加する
ような手段とを有している。

また、行列状に配置された複数個のメモリセルと、同一
行のメモリセルに接続されるワード線と、同一列のメモ
リセルに接続されるビット線と、ワード線の一端に接続
されるワード線の駆動回路と、ワード線の他端にドレイ
ンが接続されるＭＯＳトランジスタと、各ワード線につ
いてそれぞれ接続された前記ＭＯＳ）ランジスタのゲー
トを共通して制御し、かつ、前記ＭＯＳトランジスタの
ソースを共通して制御することにより、全てのワード線
に一斉に所望の電圧ストレスを印加するような手段とを
有している。

また、前記ビット線に所望の電圧を印加するような手段
を設けるのも良い。

そして、前記電圧ストレスは、ＡＣ的又はＤＣ的に印加
されるというものである。また、前記半導体メモリ装置
は、リフレッシュ動作を必要とするダイナミックＲＡＭ
である場合、−層効果的である。

（作用） 本発明によれば、全ての又は通常動作時に選択される本
数以上の任意のワード線に、一斉に所望の電圧ストレス
を印加するような手段を有している。即ち、全てのワー
ド線を一斉に駆動し、かつ、十分な電圧ストレスをＡＣ
的又はＤＣ的に印加してやることにより、１サイクルで
スクリーニングを行うことができる。

また、ワード線を駆動する信号に所望の電圧ストレスを
与えてやることにより、ワード線の駆動回路を介し、全
ての又は通常動作時に選択される本数以上の任意のワー
ド線に、一斉に所望の電圧ストレスを印加するような手
段を有している。

即ち、ワード線を駆動する信号のノードに外部から電圧
ストレスをＡＣ的又はＤＣ的に与えることができるため
、全てのワード線を一斉に駆動して、１サイクルでスク
リーニングを行うことができる。

さらに、全ての又は通常動作時に選択される本数以上の
任意のワード線に、ワード線の駆動回路を介すことなく
、一斉に所望の電圧ストレスを印加するような手段を有
すれば、効果的である。

また、ワード線の一端にはワード線の駆動回路を設け、
又その他端にはドレインが接続されるＭＯＳ）ランジス
タを設けることにより、各ワード線についてそれぞれ接
続された前記ＭＯＳ）ランジスタのゲートを共通して制
御し、かつ、前記ＭＯＳ）ランジスタのソースを共通し
て制御して、全てのワード線に一斉に所望の電圧ストレ
スを印加するような手段を有している。これにより、全
てのワード線が一斉に駆動でき、１サイクルでスクリー
ニングを行うことができる。

また、前記ビット線に所望の電圧を印加するような手段
を設ければ、効果的である。

なお、前記半導体メモリ装置が、リフレッシュ動作を必
要とするダイナミックＲＡＭであれば、さらに効果的で
ある。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は本発明の第１の実施例に係わる半導体メモリ装
置を示すものである。ここで、ｌ〜９はトランスファゲ
ート、ｌＯ〜１３は昇圧のバリアとなるＭＯＳトランジ
スタ、１４はビット線プリチャージ用のＭＯＳトランジ
スタ、１５はメモリセルのトランスファトランジスタ、
１Ｇはメモリセルの記憶キャパシタ、１７は昇圧用ＭＯ
Ｓキャパシタ、１８及び１９はボンデイングバヅド、２
０及び２１はＮＯＲゲート、２２はノード、ＷＬ　Ｏｓ
　　（ｍ　＝　１．２．３゜４）は第１のワード線、Ｗ
Ｌ、（ｎ＝１．２，３゜４・・・）は第２のワード線、
ＢＬ、はビット線をそれぞれ表している。また、φＢＯ
ＯＴは昇圧信号、φいはトランスファゲート　９のオン
信号、φ８．はワード線を駆動する信号である。

この実施例は、メモリセルのワード線を選択する駆動回
路に本発明を適用したものである。即ち、ノード２２に
は、通常動作時に使用されることがないポンディングパ
ッド１８が接続されている。また、ノード２２と、第１
のワード線ＷＬＯ。

（ｍ−１，２，３，４）との間にはトランスファゲート
　１〜４が接続されている。第１のワード線ＷＬＯＩ　
と、第２のワード線ＷＬ、（ｎ”１，２１３．４・・・
）との間にはトランスファゲート　５〜８が接続されて
いる。そして、このトランスフアゲ−）１〜８のゲート
にはアドレスＡ。−Ａ、による制御信号が入力する。こ
れにより、半導体メモリ装置の通常動作時には、トラン
スファゲート　１〜８が選択的にオン状態となるように
制御される。

さらに、第２のワード線ＷＬ、には、メモリセルのトラ
ンスファトランジスタ１５のゲートが接続されている。

トランスファトランジスタ１５のソースには記憶キャパ
シタ１７の一方の電極が接続されている。記憶キャパシ
タ１Ｂの他方の電極には基準電圧ｖ、Ｌが印加される。

また、トランスファトランジスタ１５のドレインにはビ
ット線ＢＬ、が接続されている。このビット線ＢＬ、は
、ビット線プリチャージ用のＭＯＳ）ランジスタ１４の
ドレインに接続されている。さらに、このＭＯＳトラン
ジスタ１４のゲートにはプリチャージ信号φＰＲＩＩが
入力する。ＭＯＳ）ランジスタ１４のソースは、通常動
作時に使用されることがないボンデイングバ・ソト１９
に接続されている。

このような半導体メモリ装置は、通常動作時においては
、選択されるワード線の本数がアドレスＡ。−Ａ１によ
り制御される。しかし、スクリニングにおけるストレス
印加モードにおいては、トランスファゲート　ｉ〜４の
全てがオンするように、アドレスＡ。−Ａ１が制御され
る。また、第１のワード線ＷＬＯ，（ｍ−１，２，３，
４）から第２のワード線Ｗ　Ｌ　、　　（ｎ　−１、２
、３、４−）へのトランスファゲート　５〜８も全てオ
ンするように、アドレスＡ２〜Ａ、が制御される。なお
、トランスファゲート　ｌ〜８の全てをオンさせるには
、ＮＯＲゲート２０及び２１に入力するアドレスＡ、−
Ａ、を真補共に’ＬＯＷ’にすることで実現できる。

ところで、本発明のストレス印加モードでは、トランジ
スタ　ｌ〜８を全てオン状態にさせ、全てのワード線が
一斉に駆動される。しかし、ワード線を昇圧するキャパ
シタ１７の容量ＣＢＯＯＴは、通常動作時に選択される
ワード線を駆動するのに足る容量しか用意していない。

このため、この昇圧された電位のみでは、全てのワード
線を駆動するのに不十分であり、通常の駆動回路につい
てのスクリーニングには使えない。そこで、本発明では
、ノード２２に、この半導体メモリ装置の通常動作時に
使用されることがないポンディングパッド１８を接続し
ている。そして、ノード２２に前記ポンディングパッド
１８から所望の電圧ストレスを与えてやる。これにより
、全てのワード線を直ちに駆動させることができる。

また、前記ノード２２と同様、ビット線プリチャージ用
信号線Ｖａｔに、通常動作時に使用しないポンディング
パッド１９を接続する。そして、このポンディングパッ
ド１９に所望の電圧（例えば接地電圧Ｖｌ、）を与えて
やる。これにより、ビット線ＢＬ、には前記所望の電圧
を与えることができる。

さらに、ノード２２には、ポンディングパッド１８から
ＤＣ（直流）的に電圧ストレスを与えてやることができ
る。ところが、ノード２２及び第１のワード線ＷＬＯ，
，間、第１のワード線ＷＬＯ，及び第２の゛ワード線Ｗ
Ｌ、間のトランスファトランジスタ　１〜８のゲートは
フローティングである。

このため、リークによりレベルが下がり、ノード２２に
与えたＤＣ的な電圧ストレスがワード線部分では時間と
共に下がっていく可能性がある。そこで、このような場
合を避けるために、ノード２２には電圧ストレスをＡＣ
（交流）的に与えてやることもできる。

このような半導体メモリ装置によれば、全ワド線に対す
る選択されるワード線の比率を大きくすることができる
。即ち、４メガＤＲＡＭの４０９６本あるワード線のう
ち４本しか選択されないような従来のバーン・イン等の
加速方法に比べ、ワード線のストレス印加効率を１００
０〜２０００倍に向上させることができる。これにより
、ストレス時間が１０００〜２０００分の１になり、昇
圧電位が印加されるメモリセルのトランスファトランジ
スタのスクリーニングの効率を飛躍的に向上させること
ができる。また、ダイソート時において、不良トランス
７アゲートを予め弾き出しておき、これを冗長性（Ｒｅ
ｄｕｎｄａｎｃｙ）を導入することにより救済させるこ
ともできる。さらに、アセンブリ後のバーン・イン時間
を短縮して、テスト効率を上げることも可能になる。

また、ダイソートテストとは別に、一定時間ストレスを
印加する過程を挿入して弱いトランスファトランジスタ
を予め弾き出した後、ダイソートを行うようにしてもよ
い。この場合、ダイソート中にはストレスを印加しない
ので、テスタを止める必要がなく、設備の有効な活用が
はかれる。

しかも、冗長性の導入による救済や、アセンブリ後のバ
ーン・イン時間の短縮も可能である。

第２図は本発明の第２の実施例に係わる半導体メモリ装
置を示したものである。なお、前記第１の実施例と同一
の部分には同じ符号を付して詳細な説明を省略する。ま
た、２３〜２５はＭＯＳトランジスタ、２Ｂ及び２７は
ポンディングパッド、ＷＬＩ　、ＷＬ、及びＷＬ、はワ
ード線をそれぞれ表している。

この実施例では、メモリセルのワード線の一端に接続さ
れる駆動回路とは反対側のワード線の他端に本発明を適
用したものである。即ち、各ワード線ＷＬ、　、ＷＬ、
　、ＷＬ、の他端には、それぞれＭＯＳトランジスタ２
３．２４．２５のドレインが接続されている。このＭＯ
Ｓトランジスタ２３．２４．２５のゲートは共通に接続
されており、通常動作時に使用されることがないポンデ
ィングパッド２６に接続されている。また、ＭＯＳトラ
ンジスタ２３．２４．２５のソースも共通に接続されて
おり、通常動作時に使用されることがないポンディング
パッド２７に接続されている。

このような半導体メモリ装置において、ポンディングパ
ッド２７にはストレス電圧（以下ｒ　Ｖ　ｓｔＪと略記
する。）を与える。また、ポンディングパッド２Ｂニハ
Ｖｓｖ＋Ｖｒｏ＋　　（ＭＯＳ　ト５＞ラスタ２８〜２
５の閾値電圧、以下同じ。）以上の電圧ｖＧを与える。

そして、ＭＯＳトランジスタ２３〜２５をオンさせるこ
とにより、全てのワード線（ＷＬ、。

ＷＬ、　、ＷＬ、等）に所望の電圧ストレスを加える。

また、前記第１の実施例と同様に、ポンディングパッド
１９に所望の電圧（例えば接地電圧Ｖ６．）を与えるこ
とにより、ビット線ＢＬ、には前記所望の電圧を与えて
やることもできる。

なお、この実施例では、電圧ストレスをＡＣ的にも、又
ＤＣ的にも印加することができる。時間的に効率よく加
速するという観点からすれば、ＤＣ的なものが望ましく
、又簡単である。また、ポンディングパッド２６には電
圧Ｖ。としてｖ、７＋ｖ７□、ポンディングパッド２７
には電圧ｖｓとしてＶＳｔが印加されるが、各ＭＯＳ）
ランジスタ２３〜２５のゲートには、通常のワード線の
駆動回路のトランスファゲートと同等の電圧が印加され
る。

即ち、ＭＯＳランジスタ２３〜２５のゲートは信頼性上
問題となることがない。ところで、通常動作時において
、ＭＯＳトランジスタ２３〜２５は、当然にオフ状態と
なるよう制御される。

また、ＭＯＳ）ランジスタ２３〜２５のゲート酸化膜が
心配であれば、第３図（ａ）及び（ｂ）に示すような方
法でスクリーニングを行うこともできる。まず、ポンデ
ィングパッド２Ｂに電圧ＶＧとして、例えばＶｃｃ（１
源電圧、以下同じ。）を印加する。次に、ポンディング
パッド２７に電圧ＶＳとしてＶＳＴを印加する。この段
階で、ワード線ＷＬＩ　、ＷＬＩ　、ＷＬ、等がＶ　Ｃ
ＣＶ　ＴＨＩまで上昇するのを待つ。この後、ポンディ
ングパッド２６に電圧Ｖ。としてＶ　ＳＴ＋　Ｖ　Ｔ）
１１以上を印加する。

このようにすれば、問題のＭＯＳ）ランジスタ２３〜２
５ノケート酸化膜Ｌ　Ｖ　ＳＴ　＋　Ｖ　７Ｈ１以上の
電圧ＶＧが直接印加されるのを防ぐことができる。

第４図は本発明の第３の実施例に係わる半導体メモリ装
置を示したものである。なお、前記第２の実施例と同一
の部分には同じ符号を付して詳細な説明を省略する。ま
た、２８〜３０はＭＯＳ）ランジスタ、３１はポンディ
ングパッドをそれぞれ表している。

この実施例は、通常動作時における劣化を極力回避する
のに大変有効なものである。即ち、各ＭＯＳトランジス
タ２３〜２５のソースには、それぞれＭＯＳトランジス
タ２８〜３０のドレインが接続されている。ＭＯＳトラ
ンジスタ２８〜３０のゲートは共通に接続されており、
通常動作時に使用されることがないポンディングパッド
３１に接続されている。また、ＭＯＳトランジスタ２８
〜３０のソースも共通に接続されており、通常動作時に
使用されることがないポンディングパッド２７に接続さ
れている。

このような半導体メモリ装置では、ストレス印加の際に
は、ポンディングパッド２Ｂ、３１に与える電圧ｖ。１
、ｖｏ２ハ、共に、Ｖ　ＳＴ＋　Ｖ　Ｔ１１２（ＭＯＳ
トランジスタ２３〜２５．２８〜３０の閾値電圧、以下
同じ。）以上を与えるようにする。また、通常動作時に
は、例えばポンディングパッド２Ｂに電圧ｖＧＩとして
ＶＣＣｓ又ポンディングパッド３１１．：’ｆｆｉ圧Ｖ
Ｇ２としてＶｓｓ（例えば接地電位）を与えるようにす
る。これにより、ＭＯＳトランジスタ２８〜３０のドレ
インは、ｖｃｃ−ｖＴＨ２に充電される。即ち、ＭＯＳ
トランジスタ２８〜３０のゲート酸化膜にはＶ　ｃｃ　
　Ｖ　ＴＨ２（Ｖ　ｓｓが接地電位の場合）の電位が印
加されることになる。また、ＭＯＳトランジスタ２３〜
２５のゲート酸化膜には、Ｖ　ＢＯＯＴ　（昇圧された
ワード線の電位）　　Ｖｃｃが印加されることになり、
信頼性上の懸念を取り除くことができる。

なお、非選択のワード線に接続されたＭＯＳトランジス
タ２３〜２５のゲート酸化膜に印加される電圧は、ＶＣ
Ｃであるため問題がない。

このような前記第２及び第３の実施例に示した半導体メ
モリ装置においても、前記第１の実施例に示した半導体
メモリ装置と同様の効果がある。

なお、前記第２及び第３の実施例におけるＭＯＳ）ラン
ジスタ２３〜２５．２８〜３０の寸法は、あるワード線
でストレスによる酸化膜破壊が起こり、リークによりレ
ベルが低下しても他のワード線に印加する電圧ストレス
に影響がでないような範囲に設定することが望ましい。

このようにすれば、１ケ所の破壊により、他の加速がで
きなくなるという事態を回避できる。

また、前記第１乃至第３の実施例においては、通常動作
時に使用することがないポンディングパッドから所定の
電圧を印加したが、通常動作モードと、ストレス印加モ
ードとでポンディングパッドの役割を切り替える手段を
設けることにより、通常動作時に使用するようなポンデ
ィングパッドで兼用することも可能である。

［発明の効果］ 以上、説明したように、本発明の半導体メモリ装置によ
れば、次のような効果を奏する。

ワード線を駆動する信号の大水のノードに、通常動作時
に使用することがないポンディングパッドを接続し、こ
のポンディングパッドから所望の電圧ストレスを与えて
いる。即ち、前記ノードと、メモリセルが接続される各
ワード線との間にある全ての又は通常動作時に選択され
る以上のトランスファゲートをオンにすることで、全て
の又は通常動作時に選択される本数以上の任意のワード
線に、一斉に所望の電圧ストレスをＡＣ的又はＤＣ的に
印加することができる。

また、ワード線の一端にはワード線の駆動回路を接続し
、ワード線の他端には全ての又は通常動作時に選択され
る本数以上の任意のワード線に、一斉に所望の電圧スト
レスを印加するような手段を設けることにより、前記ワ
ード線の駆動回路を介すことなく、全ての又は任意のワ
ード線に、一斉に所望の電圧ストレスを印加することが
でき、１サイクルでスクリーニングを行うことができる
。

これにより、全ワード線に対する選択されるワード線の
比率が大きくなり、従来のバーン・イン等の加速方法に
比べ、ワード線のストレス印加効率を１０００〜２００
０倍に向上させることができる。このため、昇圧電位が
印加されるメモリセルのトランスファトランジスタのス
クリーニングの効率を飛躍的に向上させることができる
。また、ダイソート時において、不良トランスファゲー
トを予め弾き出しておき、これを冗長性を導入すること
により救済させることもできる。さらに、アセンブリ後
のバーン・イン時間を短縮して、テスト効率を上げるこ
とも可能になる。

また、ダイソートテストとは別に、一定時間ストレスを
印加する過程を押入して弱いトランスファトランジスタ
を予め弾き出した後、ダイソートを行うようにすれば、
ダイソート中にはストレスを印加しないので、テスタを
止める必要がなく、設備の有効な活用がはかれる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わる半導体メモリ装
置を示す回路図、第２図は本発明の第２の実施例に係わ
る半導体メモリ装置を示す回路図、第３図は前記第２図
の半導体メモリ装置を説明するためのタイミング図、第
４図は本発明の第３の実施例に係わる半導体メモリ装置
を示す回路図である。 ｌ〜８・・・トランスファゲート、１５・・・メモリセ
ルのトランスファトランジスタ、１６・・・メモリセル
の記憶キャパシタ、１８．１９・・・ポンディングパッ
ド、２２・・・ノード、２３〜２５．２８〜３０・・・
ＭＯＳトランジスタ、ＷＬＯ，（ｍ−１，２，３，４）
−第１のワード線、ＷＬ、（ｎ−１，２，３，４−＝）
−第２のワード線、ＢＬ、・・・ビット線。 第 ２ 図 Ｇ ｓ ＞Ｖｓｔ　＊　ＶＴＨＩ 第 図

Claims (8)

【特許請求の範囲】
1. （１）行列状に配置された複数個のメモリセルと、同一
   行のメモリセルに接続されるワード線と、同一列のメモ
   リセルに接続されるビット線と、全ての又は通常動作時
   に選択される本数以上の任意のワード線に、一斉に所望
   の電圧ストレスを印加するような手段とを具備した半導
   体メモリ装置。
2. （２）行列状に配置された複数個のメモリセルと、同一
   行のメモリセルに接続されるワード線と、同一列のメモ
   リセルに接続されるビット線と、ワード線を駆動する信
   号に所望の電圧ストレスを与えることにより、ワード線
   の駆動回路を介し、全ての又は通常動作時に選択される
   本数以上の任意のワード線に、一斉に所望の電圧ストレ
   スを印加するような手段とを具備した半導体メモリ装置
   。
3. （３）行列状に配置された複数個のメモリセルと、同一
   行のメモリセルに接続されるワード線と、同一列のメモ
   リセルに接続されるビット線と、ワード線の一端に接続
   されるワード線の駆動回路と、ワード線の他端に接続さ
   れる、全ての又は通常動作時に選択される本数以上の任
   意のワード線に一斉に所望の電圧ストレスを印加するよ
   うな手段とを具備した半導体メモリ装置。
4. （４）行列状に配置された複数個のメモリセルと、同一
   行のメモリセルに接続されるワード線と、同一列のメモ
   リセルに接続されるビット線と、ワード線の一端に接続
   されるワード線の駆動回路と、ワード線の他端にドレイ
   ンが接続されるＭＯＳトランジスタと、各ワード線につ
   いてそれぞれ接続された前記ＭＯＳトランジスタのゲー
   トを共通して制御し、かつ、前記ＭＯＳトランジスタの
   ソースを共通して制御することにより、全てのワード線
   に一斉に所望の電圧ストレスを印加するような手段とを
   具備した半導体メモリ装置。
5. （５）前記ビット線に所望の電圧を印加するような手段
   を具備したことを特徴とする請求項１乃至４のいずれか
   １項に記載の半導体メモリ装置。
6. （６）前記電圧ストレスは、ＡＣ的に印加されることを
   特徴とする請求項１乃至５のいずれか１項に記載の半導
   体メモリ装置。
7. （７）前記電圧ストレスは、ＤＣ的に印加されることを
   特徴とする請求項１乃至５のいずれか１項に記載の半導
   体メモリ装置。
8. （８）前記半導体メモリ装置は、リフレッシュ動作を必
   要とするダイナミックＲＡＭであることを特徴とする請
   求項１乃至７のいずれか１項に記載の半導体メモリ装置
   。