KR19980015271A - 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로 및 그 방법 - Google Patents

반도체 메모리 장치의 번인(Burn-In) 스트레스 회로 및 그 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 번인 스트레스 회로 및 그 방법에 관한 것이다. 본 발명은 일반적인 반도체 메모리 장치에서, 제1패드 및 제2패드와, 상기 제1패드와 제2패드에 입력단이 연결되어 웨이퍼 번인 신호(WBI)를 출력하는 논리 게이트와, 상기 논리 게이트의 출력단에 게이트가 연결되고 제1전극은 상기 입출력 라인들에 연결되어 상기 제1패드와 제2패드의 전압이 모두 논리 하이 레벨일 때만 도통하는 두 개의 MOS트랜지스터들과, 상기 MOS트랜지스터들의 제2전극에 각각 연결된 제3패드 및 제4패드와, 상기 논리 게이트의 출력단에 입력단이 연결되고 출력단은 칼럼 선택선 트랜지스터들의 게이트들에 연결되어 상기 제1패드와 제2패드의 전압이 모두 논리 하이 레벨일 때만 상기 칼럼 선택선 트랜지스터들을 도통시키는 칼럼 어드레스 프리 디코더를 구비함으로써, 메모리 셀 캐패시터에 스트레스를 인가할 수 있다. 또한, 입출력 라인과 칼럼 어드레스 프리 디코더 및 칼럼 선택선 트랜지스터에도 메모리 셀과 동일한 스트레스 효과가 있어서 반도체 메모리 장치의 신뢰도가 매우 향상된다.

Description

반도체 메모리 장치의 번인(Burn-In) 스트레스 회로 및 그 방법
본 발명은 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로에 관한 것으로서, 특히 웨이퍼 상태에서 번인 스트레스를 인가하는 반도체 메모리 장치의 번인 스트레스 회로에 관한 것이다.
제조 공정이 완료된 반도체 메모리 장치의 내부 소자들 중 양호한 기능을 갖고 있는 것도 있고 불량한 기능을 갖고 있는 것도 있다. 그런데 상기 내부 소자들 중에는 초기에는 정상적인 기능을 가지고 있다가 사용 횟수가 증가하면서 그 기능이 저하되는 것들도 있다. 이처럼 초기에는 양호한 기능을 가지고 있다가 사용 횟수가 증가하면서 불량해지는 소자들을 초기에 불량하게 만들기 위하여 번인 스트레스 테스트를 실시하고 있다. 번인 스트레스 테스트를 실시함으로써 신뢰도가 높아진다.
번인 스트레스는 대개 패키지(Package) 상태에서 진행되지만 반도체 메모리 장치가 점점 고집적화되면서 번인 스트레스 시간이 급속도로 증가되어 제조 비용 및 시간이 증가하고 있다. 번인 스트레스 시간을 단축시키기 위하여 웨이퍼 상태에서 번인 스트레스를 수행하는 웨이퍼 번인 스트레스에 대해 많은 연구가 진행되고 있다. 웨이퍼 번인 스트레스는 패키지 상태의 번인 스트레스에 비해 스트레스 시간이 많이 단축된다. 왜냐하면, 패키지 상태의 반도체 장치는 번인 스트레스용 시스템 안에 패키지를 장착하게 되는데 장착하는데 시간이 많이 소요될 뿐만 아니라 수작업으로 장착해야하기 때문에 인력도 많이 요구된다. 또 한 번에 번인 스트레스를 받는 패키지의 수도 제한되어 있다. 반면에 웨이퍼 번인 스트레스는 웨이퍼 자체가 가지고 있는 반도체 장치의 수가 많을 뿐 아니라 여러 장의 웨이퍼들이 한꺼번에 번인 스트레스용 시스템 안에 장착될 수 있기 때문에 그 수가 패키지 상태의 번인 스트레스시보다 훨씬 많아진다. 이와 같이 웨이퍼 번인 스트레스 방법은 종래의 패키지 상태의 번인 스트레스 방법보다 많은 시간이 단축되기 때문에 앞으로 그 이용도가 점점 증가하는 추세이다.
도 1은 종래의 반도체 메모리 장치의 번인 스트레스 회로도이다. 도 1에 도시된 회로의 구조는 반도체 메모리 장치(11)에 형성되는 것으로서, 외부 신호가 입력되는 두 개의 패드(13,15)와, 상기 두 개의 패드(13,15)를 입력으로 하는 노아 게이트(NOR Gate)(17)와, 상기 노아 게이트(17)의 출력단에 연결된 웨이퍼 번인 신호(WBI)와, 상기 두 개의 패드(13,15)에 연결된 다수개의 다이오드 기능을 갖는 NMOS트랜지스터들(21,22)과, 상기 NMOS트랜지스터들(21,22)에 각각 연결된 워드라인들(WL0,WL1,WL2,WL3)과, 상기 워드라인들(WL0,WL1,WL2,WL3)에 각각의 게이트가 연결된 다수개의 메모리 셀 트랜지스터들(23,24)과 상기 메모리 셀 트랜지스터들(23,24)의 소오스와 플레이트 전압(Vp) 사이에 각각 연결된 메모리 셀 캐패시터들(25,26)과, 상기 메모리 셀 트랜지스터들(23,24)의 드레인에 각각 연결된 비트라인(BL1,BL2) 및 상보 비트라인들(BL1B,BL2B)과, 상기 비트라인(BL1,BL2)과 상보 비트라인들(BL1B,BL2B) 중 하나의 비트라인쌍을 입력으로 하는 비트라인 센스 증폭기들(27)과, 상기 비트라인 센스 증폭기들(27)에 각각의 드레인이 연결된 칼럼 선택선 트랜지스터들(29)과, 상기 칼럼 선택선 트랜지스터들(29)의 게이트에 연결된 칼럼 어드레스 프리 디코더(Column AddressPre-Decoder)(33)와, 상기 칼럼 선택선 트랜지스터들(29)의 소오스에 각각 연결된 입출력(IO)선 및 상보 입출력선(IOB)과, 상기 IO선 및 IOB선에 연결된 독출(read) 및 기입(Write) 회로(31)로 구성되어 있다. 상기 두 개의 패드(13,15) 중 제1패드(13)에는 기수 워드라인 그룹(WL1,WL3)이 연결되고 제2패드(15)에는 우수 워드라인 그룹(WL0,WL2)이 연결된다.
도 1에 번인 스트레스를 인가하는 방법을 설명하기로 한다. 두 개의 패드 중 하나 즉, 제1패드(13)에 번인 스트레스용 전압을 인가하면 제1패드(13)에 연결된 NMOS트랜지스터들(21)이 도통하고 제1패드(13)에 연결된 워드라인 즉, 기수 워드라인들(WL1,WL3)은 논리 하이 레벨이 된다. 그러면 비트라인 센스 증폭기들(27)이 동작하여 비트라인쌍들(BL1,BL1B,BL2,BL2B)이 논리 하이 또는 논리 로우 레벨로 상승한다. 이로 인하여 기수 워드라인들(WL1,WL3)에 연결된 메모리 셀 트랜지스터들(23)의 셀 캐패시터들(25)에 전압이 인가된다. 제2패드(15)에 전압을 인가할 경우 상기 제1패드(13)에 전압을 인가했을 때와 동일한 동작을 한다. 이것은 일반적인 셀 재충전(Active Restore) 동작과 유사한 형태로 메모리 셀 트랜지스터들(23)과 메모리 셀 캐패시터들(25)에 스트레스를 가하는 방법이다.
상기 도 1에서와 같이 메모리 셀에 정상적인 기입 동작을 행하지 않고 단순히 비트라인 센스 증폭기들(27)을 통한 감지 동작만으로 메모리 셀 트랜지스터들(23,24)과 메모리 셀 캐패시터들(25,26)에 스트레스를 인가하다보니 비트라인(BL1,BL2)과 상보 비트라인(BL1B,BL2B) 중에서 어느 라인이 논리 하이 레벨이 될지 예측할 수가 없다. 때문에 비트라인(BL1)과 인접한 상보 비트라인(BL2B) 간에 인가되는 스트레스의 효과가 매우 적어진다. 이로 인하여 웨이퍼 번인 스트레스를 실시하더라도 비트라인에 연결된 메모리 셀 캐패시터와 인접한 상보 비트라인에 연결된 메모리 셀 캐패시터간에 형성된 스토리지 노드 브리지(Storage Node Bridge)에 스트레스를 인가할 수가 없다.
상술한 바와 같이 종래 기술에 따르면, 스트레스 효과가 미약하므로 스트레스 효과를 증대시키기 위한 방법이 필요하다. 스트레스 효과를 증대시키는 방법으로는 번인시에 어드레스 핀을 이용한 정상적인 기입 동작을 수행하는 것이다. 그런데 웨이퍼 번인을 위해서 정상적인 기입 동작을 수행한다는 것은 많은 비용을 필요로 한다. 왜냐하면 기존의 제조 공정 순서가 변경되어야하기 때문이다. 번인 공정을 위해서 많은 비용을 사용한다는 것은 결코 바람직한 사항이 아니므로 비용을 증가시키지 않고 번인 효과를 높일 수 있어야 한다.
본 발명이 이루고자 하는 기술적 과제는 번인 비용을 증가시키지 않고 메모리 셀에 기입 동작을 수행하는 반도체 메모리 장치의 번인 스트레스 회로를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로도.
도 2는 본 발명의 반도체 메모리 장치의 번인 스트레스 회로도.
도 3은 상기 도 2의 칼럼 어드레스 프리 디코더(Column Address Pre- Decoder)의 구체적인 회로도.
도 4는 상기 도 2의 번인 스트레스를 위한 신호들의 타이밍도.
상기 과제를 이루기 위하여 본 발명은, 반도체 메모리 장치에서 번인 스트레스를 위한 전압이 인가되는 제1패드 및 제2패드와, 상기 제1패드와 제2패드에 입력단이 연결되어 웨이퍼 번인 신호(WBI)를 출력하는 논리 게이트와, 상기 제1패드와 제2패드에 드레인과 게이트가 각각 연결된 다수개의 NMOS트랜지스터들과, 상기 NMOS트랜지스터들의 소오스에 연결된 메모리 셀 어레이와, 상기 메모리 셀 어레이에 각 주전극이 연결된 다수개의 칼럼 선택선 트랜지스터들과, 상기 논리 게이트의 출력단에 각 게이트가 연결되고 각각의 제1전극은 상기 메모리 셀 어레이에 연결되어 상기 제1패드와 제2패드 중 어느 하나가 논리 하이 레벨이 되면 도통하는 두 개의 MOS트랜지스터들과, 상기 MOS트랜지스터들의 제2전극에 각각 연결된 제3패드 및 제4패드 및 상기 논리 게이트의 출력단에 입력단이 연결되고 출력단은 상기 칼럼 선택선 트랜지스터들의 게이트들에 연결되어 상기 제1패드와 제2패드 중 어느 하나가 논리 하이 레벨이 되면 상기 칼럼 선택선 트랜지스터들을 도통시키는 칼럼 어드레스 프리 디코더를 구비하는 반도체 메모리 장치의 번인 스트레스 회로를 제공한다.
바람직하기는, 상기 칼럼 어드레스 프리 디코더는 칼럼 어드레스를 입력으로 하는 낸드 게이트와, 전원 전압과 상기 낸드 게이트의 제어단에 제1전극과 제2전극이 각각 연결되고 게이트는 웨이퍼 번인(WBI) 신호에 연결된 PMOS트랜지스터와, 웨이퍼 번인 신호에 게이트가 연결되고 드레인은 상기 낸드 게이트의 출력단에 연결되며 소오스는 접지된 NMOS트랜지스터와, 상기 낸드 게이트의 출력단에 입력단이 연결된 인버터와, 칼럼 어드레스 신호와 웨이퍼 번인(WBI) 신호를 입력으로 하는 노아 게이트와, 상기 노아 게이트의 출력단에 입력단이 연결된 다른 인버터와, 상기 인버터와 다른 인버터의 출력을 입력으로 하는 다른 낸드 게이트 및 상기 다른 낸드 게이트의 출력을 입력으로 하고 출력단은 칼럼 선택선에 연결된 또 다른 인버터로 구성한다.
또한, 상기 논리 게이트는 상기 제1패드와 제2패드에 입력단이 연결된 노아 게이트와, 상기 노아 게이트의 출력단에 입력단이 연결되고 출력단은 상기 두 개의 MOS트랜지스터들의 게이트와 상기 칼럼 어드레스 프리 디코더의 입력단에 연결된 인버터로 구성하고, 상기 두 개의 MOS트랜지스터들은 NMOS트랜지스터들로 구성한다.
상기 본 발명에 의하여 스토리지 노드 브리지가 제거되어 반도체 수율이 향상된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 반도체 메모리 장치의 번인 스트레스 회로도이다. 도 2중 도 1과 동일한 번호는 동일한 소자를 나타낸다. 도 2에 도시된 회로의 구조는 반도체 메모리 장치(11)에서, 번인 스트레스를 위한 전압이 인가되는 제1패드(13) 및 제2패드(15)와, 상기 제1패드(13)와 제2패드(15)에 입력단이 연결되어 웨이퍼 번인 신호인 WBI를 출력하는 논리 게이트(18)와, 상기 제1패드(13)에 드레인과 게이트가 연결된 NMOS트랜지스터들(21)과, 상기 제2패드에 드레인과 게이트가 연결된 다른 NMOS트랜지스터들(22)과, 상기 NMOS트랜지스터들(21)의 소오스에 각각 연결된 워드라인들 예컨대, WL1 및 WL3과, 상기 다른 NMOS트랜지스터들(22)의 소오스에 각각 연결된 워드라인들 즉, WL0 및 WL3과, 상기 WL0, WL1, WL2, 및 WL3에 게이트가 각각 연결된 다수개의 메모리 셀 트랜지스터들(23,24)과, 상기 메모리 셀 트랜지스터들(23,24)의 소오스와 플레이트 전압(Vp) 사이에 각각 연결된 메모리 셀 캐패시터들(25,26)과, 상기 메모리 셀 트랜지스터들(23,24)의 드레인에 연결된 두 개의 비트라인 쌍들 예컨대, BL1 및 BL1B와, BL2 및 BL2B와, 상기 BL1 및 BL1B와, BL2 및 BL2B에 각각 연결된 두 개의 센스 증폭기들(27)과, 상기 센스 증폭기들(27)의 출력단에 드레인들이 각각 연결된 칼럼 선택선 트랜지스터들(29)과, 상기 칼럼 선택선 트랜지스터들(29)의 소오스에 각각 연결된 입출력 라인들(IO,IOB)과, 상기 칼럼 선택선 트랜지스터들(29)의 게이트들에 각각 연결된 칼럼 선택선과, 상기 입출력 라인들(IO.IOB)에 연결된 독출 및 기입 회로(31)와, 상기 논리 게이트(18)의 출력단에 게이트가 연결되고 드레인은 상기 입출력 라인들(IO,IOB)에 연결되어 상기 제1패드(13)와 제2패드(15)의 전압이 모두 논리 하이 레벨일 때만 도통하는 두 개의 NMOS트랜지스터들(39)과, 상기 NMOS트랜지스터들(39)의 소오스에 각각 연결된 제3패드(35) 및 제4패드(37)와, 상기 논리 게이트(18)의 출력단에 입력단이 연결되고 출력단은 상기 칼럼 선택선들에 연결되어 상기 제1패드(13)와 제2패드(15)의 전압이 모두 논리 하이 레벨일 때만 상기 칼럼 선택선 트랜지스터들(29)을 도통시키는 칼럼 어드레스 프리 디코더(33)로 구성되어 있다.
상기 논리 게이트(18)는 상기 제1패드(13)와 제2패드(15)에 입력단이 연결된 노아 게이트(17)와, 상기 노아 게이트(17)의 출력단에 입력단이 연결되고 출력단은 상기 두 개의 NMOS트랜지스터들(39)의 게이트와 상기 칼럼 어드레스 프리 디코더(33)의 입력단에 연결된 인버터(19)로 구성한다.
상기 칼럼 어드레스 프리 디코더(33)는 도 3에 도시되어있다. 도 3에 도시된 회로의 구조는, 칼럼 어드레스(CAa, CAb)를 입력으로 하는 낸드 게이트(51)와, 전원 전압인 Vdd에 소오스가 연결되고 상기 낸드 게이트(51)의 제어단에 드레인이 연결되고 게이트는 웨이퍼 번인 신호인 WBI에 연결된 PMOS트랜지스터(53)와, WBI에 게이트가 연결되고 드레인은 상기 낸드 게이트(51)의 출력단에 연결되며 소오스는 접지된 NMOS트랜지스터(55)와, 상기 낸드 게이트(51)의 출력단에 입력단이 연결된 인버터(57)와, 칼럼 어드레스 신호(CAc)와 WBI 신호를 입력으로 하는 다른 노아 게이트(61)와, 상기 다른 노아 게이트(61)의 출력단에 입력단이 연결된 다른 인버터(63)와, 상기 인버터(57)와 다른 인버터(63)의 출력을 입력으로 하는 다른 낸드 게이트(65) 및 상기 다른 낸드 게이트(65)의 출력을 입력으로 하고 출력단은 칼럼 선택선에 연결된 또 다른 인버터(67)로 구성한다.
도 2와 도 3을 참조하여 번인 스트레스를 인가하는 방법을 설명하기로 한다. 제1패드(13)와 제2패드(15)에 번인 스트레스용 전압을 인가하면 NMOS트랜지스터들(21)과 다른 NMOS트랜지스터들(22)이 도통한다. 이어서 WL0, WL1, WL2, 및 WL3이 논리 하이 레벨이 되어 메모리 셀 트랜지스터들(23,24)은 모두 도통한다.
이 때, 제1패드(13)와 제2패드(15)에 의하여 노아 게이트(17)는 논리 로우 레벨의 WBI 신호를 출력한다. 그로 인하여 제3패드(35)와 제4패드(37)에 연결된 두 개의 NMOS트랜지스터들(39)이 도통하고 동시에 칼럼 어드레스 프리 디코더(33)에 의하여 칼럼 선택선이 논리 하이 레벨이 되어 칼럼 선택선 트랜지스터들(29)을 도통하게 한다. 이 상태에서 제3패드(35)와 제4패드(37)를 통하여 논리 하이 레벨 또는 논리 로우 레벨의 전압을 인가하면 이 전압은 입출력 라인(IO,IOB)과 칼럼 선택선 트랜지스터들(29)과 센스 증폭기들(27) 및 비트라인들을 통하여 메모리 셀 트랜지스터들(23,24)과 메모리 셀 캐패시터들(25,26)에 인가되어 기입 동작을 수행한다. 따라서 BL1B가 논리 로우 레벨이면 BL2가 논리 하이 레벨이 되어 BL1B의 스토리지 노드(n1)와 BL2의 스토리지 노드 사이에 브리지(Bridge)가 형성되어있을 경우 BL2로부터 BL1B로 전류가 흐르게 되어 상기 브리지는 스트레스를 받아서 단락(open)됨으로 BL1B와 BL2는 정상적인 동작을 수행하게 되어 번인 스트레스 효과가 증대된다.
도 2에서는 제3패드(35)와 제4패드(37)로 전압을 인가하도록 하였으나 기존의 데이터 입출력 패드들을 이용하여 상기 도 2의 기입 동작을 수행할 수도 있다.
도 4는 상기 도 2의 번인 스트레스를 위한 신호들의 타이밍도이다. 제1패드와 제2패드에 논리 하이 레벨의 전압이 인가되면 WBI 신호가 논리 하이 레벨이 됨과 동시에 워드라인들(WLn)이 논리 하이 레벨이 된다. WBI가 논리 하이 레벨이 됨에 따라 칼럼 선택선이 논리 하이 레벨이 된다. 이 상태에서 제3패드에 논리 하이 레벨의 전압이 인가되고 제4패드에 논리 로두 레벨의 전압이 입력되면 IO는 논리 하이 레벨이 되고 IOB는 논리 로우 레벨이 된다. 따라서 칼럼 선택선이 이미 논리 하이 레벨이 되어있으므로 비트라인(IO)은 논리 하이 레벨이 되고 상보 비트라인(IOB)은 논리 로우 레벨이 되어 스토리지 노드도 논리 하이 레벨이 된다.
도 4 중에서 비트라인과 상보 비트라인의 A 전압 레벨은 칼럼 선택선 트랜지스터(도 2의 29)에서 문턱전압 손실이 발생함을 나타내고, 비트라인과 상보 비트라인의 B 전압 레벨은 상기 A 전압 레벨에서 발생한 칼럼 선택선 트랜지스터(도 2의 29)의 문턱 전압이 센스 증폭기(27)에 의해 보상된 상태를 나타낸다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 어드레스 신호를 이용하지 않고서도 메모리 셀 캐패시터에 전압을 인가하여 정상적인 기입 동작과 동일한 동작을 수행함으로써 메모리 셀 캐패시터에 스트레스를 인가할 수 있다. 그로 인하여 스토리지 노드 브리지를 단락시킬 수 있다. 또한, 번인시 외부 전압이 입출력 라인과 칼럼 어드레스 프리 디코더 및 칼럼 선택선 트랜지스터를 통과하기 때문에 입출력 라인과 칼럼 어드레스 프리 디코더 및 칼럼 선택선 트랜지스터에도 메모리 셀과 동일한 스트레스 효과가 있어서 반도체 메모리 장치의 신뢰도가 매우 향상된다.

Claims (4)

  1. 반도체 메모리 장치에서,
    번인 스트레스를 위한 전압이 인가되는 제1패드 및 제2패드;
    상기 제1패드와 제2패드에 입력단이 연결되어 웨이퍼 번인 신호(WBI)를 출력하는 논리 게이트;
    상기 제1패드와 제2패드에 드레인과 게이트가 각각 연결된 다수개의 NMOS트랜지스터들;
    상기 NMOS트랜지스터들의 소오스에 연결된 메모리 셀 어레이;
    상기 메모리 셀 어레이에 각 주전극이 연결된 다수개의 칼럼 선택선 트랜지스터들;
    상기 논리 게이트의 출력단에 각 게이트가 연결되고 각각의 제1전극은 상기 메모리 셀 어레이에 연결되어 상기 제1패드와 제2패드 중 어느 하나가 논리 하이 레벨이 되면 도통하는 두 개의 MOS트랜지스터들;
    상기 MOS트랜지스터들의 제2전극에 각각 연결된 제3패드 및 제4패드; 및
    상기 논리 게이트의 출력단에 입력단이 연결되고 출력단은 상기 칼럼 선택선 트랜지스터들의 게이트들에 연결되어 상기 제1패드와 제2패드 중 어느 하나가 논리 하이 레벨이 되면 상기 칼럼 선택선 트랜지스터들을 도통시키는 칼럼 어드레스 프리 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 회로.
  2. 제1항에 있어서, 상기 칼럼 어드레스 프리 디코더는 칼럼 어드레스를 입력으로 하는 낸드 게이트와, 전원 전압과 상기 낸드 게이트의 제어단에 제1전극과 제2전극이 각각 연결되고 게이트는 웨이퍼 번인(WBI) 신호에 연결된 PMOS트랜지스터와, 웨이퍼 번인 신호에 게이트가 연결되고 드레인은 상기 낸드 게이트의 출력단에 연결되며 소오스는 접지된 NMOS트랜지스터와, 상기 낸드 게이트의 출력단에 입력단이 연결된 인버터와, 칼럼 어드레스 신호와 웨이퍼 번인(WBI) 신호를 입력으로 하는 노아 게이트와, 상기 노아 게이트의 출력단에 입력단이 연결된 다른 인버터와, 상기 인버터와 다른 인버터의 출력을 입력으로 하는 다른 낸드 게이트 및 상기 다른 낸드 게이트의 출력을 입력으로 하고 출력단은 칼럼 선택선에 연결된 또 다른 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 회로.
  3. 제1항에 있어서, 상기 논리 게이트는 상기 제1패드와 제2패드에 입력단이 연결된 노아 게이트와, 상기 노아 게이트의 출력단에 입력단이 연결되고 출력단은 상기 두 개의 MOS트랜지스터들의 게이트와 상기 칼럼 어드레스 프리 디코더의 입력단에 연결된 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 회로.
  4. 제1항에 있어서, 상기 두 개의 MOS트랜지스터들은 모두 NMOS트랜지스터들인 것을 특징으로 하는 반도체 메모리 장치의 번인 스트레스 회로.
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* Cited by examiner, † Cited by third party
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US7840171B2 (en) 2007-03-27 2010-11-23 Samsung Electronics Co., Ltd. Developing unit having support units to minimize deformation from heat and pressure, and image forming apparatus having the same

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