JPH04216400A - 半導体記憶装置およびその検査方法 - Google Patents
半導体記憶装置およびその検査方法Info
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- JPH04216400A JPH04216400A JP2410668A JP41066890A JPH04216400A JP H04216400 A JPH04216400 A JP H04216400A JP 2410668 A JP2410668 A JP 2410668A JP 41066890 A JP41066890 A JP 41066890A JP H04216400 A JPH04216400 A JP H04216400A
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- memory device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
-
- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の検査
方法及びそれを可能にする半導体記憶装置に関する。
方法及びそれを可能にする半導体記憶装置に関する。
【０００２】半導体記憶装置の高集積化が進むにつれ、
製造したメモリチップの検査に要する時間は爆発的に増
大する傾向になる。この理由はビット数の増大に対して
メモリの動作速度はそれほど高速化されていないため、
「ビット当たりの動作時間×ビット数×検査パターンで
決まる係数÷並列同時検査ビット数」で決まる検査時間
が増大するためである。このためチップに占める検査の
コストが増大する傾向があり、問題になっている。
製造したメモリチップの検査に要する時間は爆発的に増
大する傾向になる。この理由はビット数の増大に対して
メモリの動作速度はそれほど高速化されていないため、
「ビット当たりの動作時間×ビット数×検査パターンで
決まる係数÷並列同時検査ビット数」で決まる検査時間
が増大するためである。このためチップに占める検査の
コストが増大する傾向があり、問題になっている。
【０００３】検査で摘発、排除するのは明確に不良を示
すビットであるが、これ以外にも除去しなければならず
更に時間がかかるのは、条件によって不良になったり良
になったりする、動作が不安定なビットである。これは
除外する検査は、１ビット当たりに充分な時間をかけら
れない状況では極めて難しい。本発明はこのような不安
定なビットの検出と除外を高速に行う半導体記憶装置と
その検査方法に係るものである。
すビットであるが、これ以外にも除去しなければならず
更に時間がかかるのは、条件によって不良になったり良
になったりする、動作が不安定なビットである。これは
除外する検査は、１ビット当たりに充分な時間をかけら
れない状況では極めて難しい。本発明はこのような不安
定なビットの検出と除外を高速に行う半導体記憶装置と
その検査方法に係るものである。
【０００４】
【従来の技術】従来、ＤＲＡＭ（ダイナミックＲＡＭ）
の検査において不安定ビットを検出する方法は、何らか
の方法でメモリセルの電荷量を減少させ、これによって
セルの出力電圧を規定の値よりも強制的に低くする方法
である。強制的に低くすることで、セルのキャパシタ容
量が何らかの異常によって少いセル、ｐｎ接合やトラン
ジスタがリークしやすく電荷が早く減少してしまうセル
、センスアンプが何らかの異常で感度を悪くしている場
合に起こるエラーをより起こしやすい状況にし、通常の
検査サイクルで、良となってしまうものを正しく不良と
して検出する。具体的にはＤＲＡＭセルのセルプレート
（蓄積キャパシタの対向電極板）の電圧を書き込み時と
読出時で異なった値にし、これによって蓄積された電荷
量を変調する。
の検査において不安定ビットを検出する方法は、何らか
の方法でメモリセルの電荷量を減少させ、これによって
セルの出力電圧を規定の値よりも強制的に低くする方法
である。強制的に低くすることで、セルのキャパシタ容
量が何らかの異常によって少いセル、ｐｎ接合やトラン
ジスタがリークしやすく電荷が早く減少してしまうセル
、センスアンプが何らかの異常で感度を悪くしている場
合に起こるエラーをより起こしやすい状況にし、通常の
検査サイクルで、良となってしまうものを正しく不良と
して検出する。具体的にはＤＲＡＭセルのセルプレート
（蓄積キャパシタの対向電極板）の電圧を書き込み時と
読出時で異なった値にし、これによって蓄積された電荷
量を変調する。
【０００５】例えばデータ“１”を書き込み、あとで読
み出す場合を考えると、書き込み時に対して読出時のセ
ルプレート電圧を低くすれば、蓄積電荷量は見掛け上少
なくなる。こうしてデータ“１”の出力電圧を強制的に
下げることができる。具体例で説明すると、セルプレー
トの電圧ＶＣＰを２．５Ｖにし、ビット線電圧ＶＢＬを
５Ｖにして書込みを行なうと、セル電圧ＶＣ＝ＶＢＬ−
ＶＣＰ＝２．５Ｖ、蓄積された電荷Ｑはこれにセル容量
Ｃを乗じたものである。かゝるセルをＶＣＰ＝１．５Ｖ
にして読出すとＶＢＬ＝ＶＣＰ＋ＶＣ ＝４Ｖになり、
ＶＣＰ＝２．５Ｖで読出す通常読出しのＶＢＬ＝５Ｖに
比べて１Ｖの低下になる。
み出す場合を考えると、書き込み時に対して読出時のセ
ルプレート電圧を低くすれば、蓄積電荷量は見掛け上少
なくなる。こうしてデータ“１”の出力電圧を強制的に
下げることができる。具体例で説明すると、セルプレー
トの電圧ＶＣＰを２．５Ｖにし、ビット線電圧ＶＢＬを
５Ｖにして書込みを行なうと、セル電圧ＶＣ＝ＶＢＬ−
ＶＣＰ＝２．５Ｖ、蓄積された電荷Ｑはこれにセル容量
Ｃを乗じたものである。かゝるセルをＶＣＰ＝１．５Ｖ
にして読出すとＶＢＬ＝ＶＣＰ＋ＶＣ ＝４Ｖになり、
ＶＣＰ＝２．５Ｖで読出す通常読出しのＶＢＬ＝５Ｖに
比べて１Ｖの低下になる。
【０００６】この方法により、たとえば電荷保持特性が
悪いセルでは“１”レベル書き込み後セル内で電荷量が
下がってくるが、セル出力電圧を強制的に下げることに
よりこの“１”レベルの低下を顕著にすることができ、
不安定セルを不良セルとして検出できる。
悪いセルでは“１”レベル書き込み後セル内で電荷量が
下がってくるが、セル出力電圧を強制的に下げることに
よりこの“１”レベルの低下を顕著にすることができ、
不安定セルを不良セルとして検出できる。
【０００７】このようにセルプレート電圧を読み出し時
に下げる方法で“１”レベルの不安定なセルは検出でき
るが、“０”レベルの不安定なセルに対しては逆にセル
プレート電圧を書き込み時に対して読出時に高くする必
要がある。一般的にセル内のｐｎ接合リークが原因の場
合は“１”レベルの低下だけが起こり“０”レベルの変
調はないので、蓄積電極とキャパシタのことだけを考え
ればセルプレート電圧を読出時に下げる方法だけ行えば
良い。しかし、ビット線とワード線が短絡しかっている
ようなセルではむしろ“０”レベルの変調によって不良
ビットとなる。つまり選択セルが“０”を保持しており
、これを読み出したときにワード線とビット線が短絡し
ていると、ビット線電圧はワード線を通じて高レベル側
に引かれ、あたかも“１”を読んだように判定されるた
めに不良となる。
に下げる方法で“１”レベルの不安定なセルは検出でき
るが、“０”レベルの不安定なセルに対しては逆にセル
プレート電圧を書き込み時に対して読出時に高くする必
要がある。一般的にセル内のｐｎ接合リークが原因の場
合は“１”レベルの低下だけが起こり“０”レベルの変
調はないので、蓄積電極とキャパシタのことだけを考え
ればセルプレート電圧を読出時に下げる方法だけ行えば
良い。しかし、ビット線とワード線が短絡しかっている
ようなセルではむしろ“０”レベルの変調によって不良
ビットとなる。つまり選択セルが“０”を保持しており
、これを読み出したときにワード線とビット線が短絡し
ていると、ビット線電圧はワード線を通じて高レベル側
に引かれ、あたかも“１”を読んだように判定されるた
めに不良となる。
【０００８】つまり、“１”に対しても“０”に対して
もセルのリーク（簡単に判別できる明らかな短絡故障で
はなく、高抵抗を介して電流リークがある不安定動作す
ることを指す）のないことを保障するには、セルプレー
ト電圧の変調を“１”に対してと“０”に対しての両方
、従って二度検査をしなければならない。さもなければ
、たとえばビット線とワード線の間のリークが決して起
こらない安全な製造プロセスを用いなければならず、こ
のような場合一般的にメモリセルの寸法を大きくしてで
も製造が容易なものにしなければならず、結果的にチッ
プ寸法が大きくなって製造コストが増す。もし検査を二
度やれば検査コストが増す。
もセルのリーク（簡単に判別できる明らかな短絡故障で
はなく、高抵抗を介して電流リークがある不安定動作す
ることを指す）のないことを保障するには、セルプレー
ト電圧の変調を“１”に対してと“０”に対しての両方
、従って二度検査をしなければならない。さもなければ
、たとえばビット線とワード線の間のリークが決して起
こらない安全な製造プロセスを用いなければならず、こ
のような場合一般的にメモリセルの寸法を大きくしてで
も製造が容易なものにしなければならず、結果的にチッ
プ寸法が大きくなって製造コストが増す。もし検査を二
度やれば検査コストが増す。
【０００９】
【発明が解決しようとする課題】従来の不安定動作ビッ
ト検出方法（スクリーニングと称する）では、上記のよ
うにデータ“１”に対する不安定性（蓄積電極およびキ
ャパシタ関係のリーク）とデータ“０”に対する不安定
性（ビット線とワード線間のリーク）はそれぞれセルの
出力電圧を小さくする特殊な動作を読出と書込が交互に
行われる「マーチ」などのデータパターンでは各サイク
ルごとにセルプレート電圧を変化させねばならない。と
ころがセルプレートの電圧変化は最小動作サイクル時間
に追従するほど高速には変化できない（セルプレート容
量が大きいため）。このため検査時間が長くかかること
が問題だった。
ト検出方法（スクリーニングと称する）では、上記のよ
うにデータ“１”に対する不安定性（蓄積電極およびキ
ャパシタ関係のリーク）とデータ“０”に対する不安定
性（ビット線とワード線間のリーク）はそれぞれセルの
出力電圧を小さくする特殊な動作を読出と書込が交互に
行われる「マーチ」などのデータパターンでは各サイク
ルごとにセルプレート電圧を変化させねばならない。と
ころがセルプレートの電圧変化は最小動作サイクル時間
に追従するほど高速には変化できない（セルプレート容
量が大きいため）。このため検査時間が長くかかること
が問題だった。
【００１０】本発明はセンスアンプの付属回路の駆動法
の工夫により、セルプレート電圧を変化させることなく
データの“０”と“１”の両方に対して同時にセル出力
電圧を強制的に減少させ、検査が高速に行われるように
して検査時間の倍増を防ぐことを目的とするものである
。
の工夫により、セルプレート電圧を変化させることなく
データの“０”と“１”の両方に対して同時にセル出力
電圧を強制的に減少させ、検査が高速に行われるように
して検査時間の倍増を防ぐことを目的とするものである
。
【００１１】
【課題を解決するための手段】図１は、本発明の原理図
である。ここでＳＡはセンスアンプであり、ＳＷ１，Ｓ
Ｗ２，ＳＷ３，ＳＷ４はスイッチである。ＳＷ１とＳＷ
２は同時に駆動され、ＳＷ３とＳＷ４は同時に駆動され
る。スイッチの切替えにより、センスアンプＳＡはセル
アレーのメモリセルがビットセンスアンプに与える、ビ
ット線ＢＬ１，ＢＬ１Ｘ上の差電圧もしくはＢＬ２，Ｂ
Ｌ２Ｘ上の差電圧のいずれかを増幅する。通常のメモリ
動作では、スイッチＳＷ１，ＳＷ２がオンのときはスイ
ッチＳＷ３，ＳＷ４はオフであり、スイッチＳＷ１，Ｓ
Ｗ２がオフのときはスイッチＳＷ３，ＳＷ４はオンにな
る関係にあるため、一つのセンスアンプが二つのビット
線組に利用できる。このためセンスアンプの数を減らす
ことができてチップ寸法を小さくできるメリットがある
。これはいわゆるシェアドセンスアンプ方式である。 本発明では、この通常動作でのスイッチ動作に対して、
スクリーニングを行うテストモードではスイッチＳＷ１
，ＳＷ２，ＳＷ３，ＳＷ４のすべてを同時に導通させる
。図１（ｂ）はこの様子を示す。なおセル選択は片方の
セルアレーに対してだけである。
である。ここでＳＡはセンスアンプであり、ＳＷ１，Ｓ
Ｗ２，ＳＷ３，ＳＷ４はスイッチである。ＳＷ１とＳＷ
２は同時に駆動され、ＳＷ３とＳＷ４は同時に駆動され
る。スイッチの切替えにより、センスアンプＳＡはセル
アレーのメモリセルがビットセンスアンプに与える、ビ
ット線ＢＬ１，ＢＬ１Ｘ上の差電圧もしくはＢＬ２，Ｂ
Ｌ２Ｘ上の差電圧のいずれかを増幅する。通常のメモリ
動作では、スイッチＳＷ１，ＳＷ２がオンのときはスイ
ッチＳＷ３，ＳＷ４はオフであり、スイッチＳＷ１，Ｓ
Ｗ２がオフのときはスイッチＳＷ３，ＳＷ４はオンにな
る関係にあるため、一つのセンスアンプが二つのビット
線組に利用できる。このためセンスアンプの数を減らす
ことができてチップ寸法を小さくできるメリットがある
。これはいわゆるシェアドセンスアンプ方式である。 本発明では、この通常動作でのスイッチ動作に対して、
スクリーニングを行うテストモードではスイッチＳＷ１
，ＳＷ２，ＳＷ３，ＳＷ４のすべてを同時に導通させる
。図１（ｂ）はこの様子を示す。なおセル選択は片方の
セルアレーに対してだけである。
【００１２】
【作用】シェアドセンスアンプ方式のメモリで、センス
アンプの両側のセルアレーＣＡＲ１，ＣＡＲ２のビット
線ＢＬ１とＢＬ１Ｘ，ＢＬ２とＢＬ２Ｘに対するスイッ
チＳＷ１とＳＷ２，ＳＷ３とＳＷ４を同時にオンにする
と、ビット線容量が通常動作したときの２倍になり、セ
ル出力電圧が減少する。
アンプの両側のセルアレーＣＡＲ１，ＣＡＲ２のビット
線ＢＬ１とＢＬ１Ｘ，ＢＬ２とＢＬ２Ｘに対するスイッ
チＳＷ１とＳＷ２，ＳＷ３とＳＷ４を同時にオンにする
と、ビット線容量が通常動作したときの２倍になり、セ
ル出力電圧が減少する。
【００１３】メモリセルの蓄積容量をＣＳ 、ビット線
容量をＣｂ、センスアンプ入力容量をＣａ 、とすると
、通常動作時にはセルがビット線に与える出力電圧ΔＶ
は ΔＶ＝｛ＣＳ ／（Ｃｂ ＋Ｃａ ＋ＣＳ ）｝
×（Ｖｄ −Ｖｐ ）で与えられる。ここでＶｄ は記
憶データに対応したセル内の蓄積電圧であり、Ｖｐ は
ビット線のプリチャージ電圧（読出時にビット線がフロ
ーティング状態にあるときの電圧）である。本発明のテ
ストモードでは、シェアドセンスアンプの切替えスイッ
チをすべす導通させるためＣｂ は通常動作時の倍の値
になり、出力電圧ΔＶｔｅｓｔは、
容量をＣｂ、センスアンプ入力容量をＣａ 、とすると
、通常動作時にはセルがビット線に与える出力電圧ΔＶ
は ΔＶ＝｛ＣＳ ／（Ｃｂ ＋Ｃａ ＋ＣＳ ）｝
×（Ｖｄ −Ｖｐ ）で与えられる。ここでＶｄ は記
憶データに対応したセル内の蓄積電圧であり、Ｖｐ は
ビット線のプリチャージ電圧（読出時にビット線がフロ
ーティング状態にあるときの電圧）である。本発明のテ
ストモードでは、シェアドセンスアンプの切替えスイッ
チをすべす導通させるためＣｂ は通常動作時の倍の値
になり、出力電圧ΔＶｔｅｓｔは、
【００１４】
ΔＶｔｅｓｔ＝｛ＣＳ ／（２Ｃｂ ＋Ｃａ ＋Ｃ
Ｓ ）｝×（Ｖｄ −Ｖｐ ）になる。Ｃｂ ／ＣＳ
は通常Ｃレシオと呼ばれ、１０前後の値をとる。仮にこ
こでこの値を１０とし、センスアンプ容量をＣｂ の２
０％とすると、通常の動作では、
Ｓ ）｝×（Ｖｄ −Ｖｐ ）になる。Ｃｂ ／ＣＳ
は通常Ｃレシオと呼ばれ、１０前後の値をとる。仮にこ
こでこの値を１０とし、センスアンプ容量をＣｂ の２
０％とすると、通常の動作では、
【００１５】
ΔＶ＝（１／１３）×（Ｖｄ −Ｖｐ ）＝０．０
７７０×（Ｖｄ −Ｖｐ ）であり、テストモードでは ΔＶｔｅｓｔ＝（１／２３）×（Ｖｄ −Ｖｐ ）＝０
．０４３５×（Ｖｄ −Ｖｐ ）となってセルの出力電
圧を小さくできる。
７７０×（Ｖｄ −Ｖｐ ）であり、テストモードでは ΔＶｔｅｓｔ＝（１／２３）×（Ｖｄ −Ｖｐ ）＝０
．０４３５×（Ｖｄ −Ｖｐ ）となってセルの出力電
圧を小さくできる。
【００１６】ここで注目すべきは、上記式の中にセル内
の蓄積電圧Ｖｄ が入っており、セル内の記憶データの
“０”，“１”の両方に対してセル出力電圧を減少でき
ることである。これにより、実動作時に誤動作を起こす
可能性が高い、出力信号が微弱なセルまたは感度の悪い
センスアンプを探知することができる。
の蓄積電圧Ｖｄ が入っており、セル内の記憶データの
“０”，“１”の両方に対してセル出力電圧を減少でき
ることである。これにより、実動作時に誤動作を起こす
可能性が高い、出力信号が微弱なセルまたは感度の悪い
センスアンプを探知することができる。
【００１７】
【実施例】図２に本発明の実施例を示す。ビット線を切
り換えるスイッチＳＷ１〜ＳＷ４にＭＯＳＦＥＴを用い
、そのゲート電圧をクロックＢＴで制御してスイッチ作
用させる。図２（ａ）はクロックＢＴ２の発生回路を示
す。クロックＢＴ１の発生回路も同様である。図示のよ
うにクロックＢＴ２の発生回路ＲＡＳ（ローアドレスス
トローブ）クロック発生回路ＣＧＥＮ、ＤＬＹ、ナンド
ゲートＧ１、デコーダＤＥＣ、ナンドゲートＧ２、イン
バータＩ２，Ｉ３で構成される。またデコーダＤＥＣは
セルアレーアドレスの各ビットＡ，Ｂ，……が入力する
ｎチャネルＭＯＳトランジスタＱ２，Ｑ３，……、ナン
ドゲートＧ１の出力を受けるｐチャネルＭＯＳトランジ
スタＱ１、インバータＩ１、この出力を受けるｐチャネ
ルＭＯＳトランジスタＱ５を備える。また図２（ｂ）で
Ｑａ 〜Ｑｄ はセンスアンプを構成するＭＯＳトラン
ジスタ、ＳＡＤＬはセンスアンプ駆動線で、センスイネ
ーブル用のクロックφＳ ， φＳ Ｘを受けるトラン
ジスタＱｇ ， Ｑｈ により一方は電源ＶＣＣへ、他
方はグランドへ接続される。またＣＳＬはコラム選択線
で、ビット線ＢＬ，ＢＬＸをデータバスＤＢ，ＤＢＸへ
接続するＭＯＳトランジスタＱｅ ，Ｑｆ をオン、オ
フする。メモリセルはトランスファゲート用のＭＯＳト
ランジスタとキャパシタからなる１トランジスタ１キャ
パシタ型で、このキャパシタはＭＯＳ型ではなく、両電
極がポリシリコンの通常タイプ（メタル、誘電体、メタ
ルのタイプ）である。
り換えるスイッチＳＷ１〜ＳＷ４にＭＯＳＦＥＴを用い
、そのゲート電圧をクロックＢＴで制御してスイッチ作
用させる。図２（ａ）はクロックＢＴ２の発生回路を示
す。クロックＢＴ１の発生回路も同様である。図示のよ
うにクロックＢＴ２の発生回路ＲＡＳ（ローアドレスス
トローブ）クロック発生回路ＣＧＥＮ、ＤＬＹ、ナンド
ゲートＧ１、デコーダＤＥＣ、ナンドゲートＧ２、イン
バータＩ２，Ｉ３で構成される。またデコーダＤＥＣは
セルアレーアドレスの各ビットＡ，Ｂ，……が入力する
ｎチャネルＭＯＳトランジスタＱ２，Ｑ３，……、ナン
ドゲートＧ１の出力を受けるｐチャネルＭＯＳトランジ
スタＱ１、インバータＩ１、この出力を受けるｐチャネ
ルＭＯＳトランジスタＱ５を備える。また図２（ｂ）で
Ｑａ 〜Ｑｄ はセンスアンプを構成するＭＯＳトラン
ジスタ、ＳＡＤＬはセンスアンプ駆動線で、センスイネ
ーブル用のクロックφＳ ， φＳ Ｘを受けるトラン
ジスタＱｇ ， Ｑｈ により一方は電源ＶＣＣへ、他
方はグランドへ接続される。またＣＳＬはコラム選択線
で、ビット線ＢＬ，ＢＬＸをデータバスＤＢ，ＤＢＸへ
接続するＭＯＳトランジスタＱｅ ，Ｑｆ をオン、オ
フする。メモリセルはトランスファゲート用のＭＯＳト
ランジスタとキャパシタからなる１トランジスタ１キャ
パシタ型で、このキャパシタはＭＯＳ型ではなく、両電
極がポリシリコンの通常タイプ（メタル、誘電体、メタ
ルのタイプ）である。
【００１８】通常のリード／ライトは既知の通りで、セ
ルアレー１のメモリセルをリードするなら、セルアレー
１のワード線ＷＬを選択して、プリチャージしておいた
ビット線へ選択セルを接続し、これでビット線ＢＬ１と
ＢＬ１Ｘとの間に差を付け、またクロックＢＴ２をＬに
してスイッチＳＷ３，ＳＷ４を開き、ビット線ＢＬ１，
ＢＬ１Ｘをセンスアンプへ接続しビット線ＢＬ２，ＢＬ
２Ｘは切離して、上記差を拡大する。次いでコラム選択
線ＣＳＬをＨレベルにしてトランジスタＱｅ ，Ｑｆ
をオンにし、選択したビット線の電位をデータバスＤＢ
，ＤＢＸへ伝える。セルアレー２側のメモリセルを読出
す場合も同様で、唯、この場合はクロックＢＴ１をＬに
してビット線ＢＬ１，ＢＬ１Ｘをセンスアンプから切離
し、ビット線ＢＬ２，ＢＬ２Ｘをセンスアンプへ接続す
る。
ルアレー１のメモリセルをリードするなら、セルアレー
１のワード線ＷＬを選択して、プリチャージしておいた
ビット線へ選択セルを接続し、これでビット線ＢＬ１と
ＢＬ１Ｘとの間に差を付け、またクロックＢＴ２をＬに
してスイッチＳＷ３，ＳＷ４を開き、ビット線ＢＬ１，
ＢＬ１Ｘをセンスアンプへ接続しビット線ＢＬ２，ＢＬ
２Ｘは切離して、上記差を拡大する。次いでコラム選択
線ＣＳＬをＨレベルにしてトランジスタＱｅ ，Ｑｆ
をオンにし、選択したビット線の電位をデータバスＤＢ
，ＤＢＸへ伝える。セルアレー２側のメモリセルを読出
す場合も同様で、唯、この場合はクロックＢＴ１をＬに
してビット線ＢＬ１，ＢＬ１Ｘをセンスアンプから切離
し、ビット線ＢＬ２，ＢＬ２Ｘをセンスアンプへ接続す
る。
【００１９】テストモード信号ＳＴＸは通常モードでは
Ｈレベルで、従ってゲートＧ２ は開いており、クロッ
クＢＴ２はデコーダＤＥＣ出力に従う。テストモードで
は信号ＳＴＸはＬレベルで、従ってナンドゲートＧ２の
出力はデコーダＤＥＣの出力が何であってもＨ、従って
信号ＢＴ２はＨである。クロックＢＴ１発生回路でも同
様で、テストモードではクロックＢＴ１をＨにする。従
ってセンスアンプの両側のスイッチＳＷ１〜ＳＷ４が閉
じ、ビット線長は通常の２倍になる。セル選択（ワード
線選択）を行なうのはテストモードでも、両側のセルア
レーのうちの一方だけである。これにより前述のように
セル記憶データが“１”でも“０”でも出力電圧ΔＶｔ
ｅｓｔが小さくなる。
Ｈレベルで、従ってゲートＧ２ は開いており、クロッ
クＢＴ２はデコーダＤＥＣ出力に従う。テストモードで
は信号ＳＴＸはＬレベルで、従ってナンドゲートＧ２の
出力はデコーダＤＥＣの出力が何であってもＨ、従って
信号ＢＴ２はＨである。クロックＢＴ１発生回路でも同
様で、テストモードではクロックＢＴ１をＨにする。従
ってセンスアンプの両側のスイッチＳＷ１〜ＳＷ４が閉
じ、ビット線長は通常の２倍になる。セル選択（ワード
線選択）を行なうのはテストモードでも、両側のセルア
レーのうちの一方だけである。これにより前述のように
セル記憶データが“１”でも“０”でも出力電圧ΔＶｔ
ｅｓｔが小さくなる。
【００２０】図２（ａ）の動作を詳細に説明すると、Ｒ
ＡＳ×クロックはチップ外部より与えられるＲＡＳバー
クロックによりクロック発生回路ＣＧＥＮが作ったチッ
プ内クロックで、波形としてはＲＡＳバーと同じであり
、常時はＨレベル、アクセル時にＬになる。ＲＡＳＸが
Ｈで、しかもＨになってから充分時間が経過しておれば
、遅延回路ＤＬＹの出力はＨ、従ってナンドゲートＧ１
の出力はＬになる。ＲＡＳＸがＬになるとナンドゲート
Ｇ１の出力はＨになり、そしてＲＡＳＸがＬからＨに戻
ると、遅延回路ＤＬＹの遅延時間τ後にナンドゲートＧ
１の出力はＬに戻る。即ちナンドゲートＧ１の出力がＨ
からＬに戻るのはτだけ遅れる。これはローアドレスの
リセット（デコーダＤＥＣの解除）を最後に行なうため
である。
ＡＳ×クロックはチップ外部より与えられるＲＡＳバー
クロックによりクロック発生回路ＣＧＥＮが作ったチッ
プ内クロックで、波形としてはＲＡＳバーと同じであり
、常時はＨレベル、アクセル時にＬになる。ＲＡＳＸが
Ｈで、しかもＨになってから充分時間が経過しておれば
、遅延回路ＤＬＹの出力はＨ、従ってナンドゲートＧ１
の出力はＬになる。ＲＡＳＸがＬになるとナンドゲート
Ｇ１の出力はＨになり、そしてＲＡＳＸがＬからＨに戻
ると、遅延回路ＤＬＹの遅延時間τ後にナンドゲートＧ
１の出力はＬに戻る。即ちナンドゲートＧ１の出力がＨ
からＬに戻るのはτだけ遅れる。これはローアドレスの
リセット（デコーダＤＥＣの解除）を最後に行なうため
である。
【００２１】ナンドゲートＧ１の出力がＬであると、ｐ
チャネルＭＯＳトランジスタＱ１はオン、インバータＩ
１の入力はＨ、従って出力はＬ、ラッチ用のｐチャネル
ＭＯＳトランジスタＱ５はオンになる。これでデコーダ
はプリチャージされる。ナンドゲートＧ１の出力がＨに
なるとＱ１はオフ、そしてアドレスによりＱ２，Ｑ３，
……が全てオンになると（セルアレー１が選択されると
）インバータＩ１の入力はＬになり、出力はＨ、通常読
出しではＳＴＸはＨであるからＧ２の出力はＬ、ＢＴ２
はＬ、従ってスイッチＳＷ３，ＳＷ４をオフにする。 この図２（ａ）の回路は、選択セルアレーの反対側のセ
ルアレーのスイッチ（セルアレー１が選択セルアレーな
ら、スイッチＳＷ３とＳＷ４）を開く機能を持つ。
チャネルＭＯＳトランジスタＱ１はオン、インバータＩ
１の入力はＨ、従って出力はＬ、ラッチ用のｐチャネル
ＭＯＳトランジスタＱ５はオンになる。これでデコーダ
はプリチャージされる。ナンドゲートＧ１の出力がＨに
なるとＱ１はオフ、そしてアドレスによりＱ２，Ｑ３，
……が全てオンになると（セルアレー１が選択されると
）インバータＩ１の入力はＬになり、出力はＨ、通常読
出しではＳＴＸはＨであるからＧ２の出力はＬ、ＢＴ２
はＬ、従ってスイッチＳＷ３，ＳＷ４をオフにする。 この図２（ａ）の回路は、選択セルアレーの反対側のセ
ルアレーのスイッチ（セルアレー１が選択セルアレーな
ら、スイッチＳＷ３とＳＷ４）を開く機能を持つ。
【００２２】テストモード信号ＳＴＸは、チップにテス
ト端子を設けて該端子に信号を与えたときＬレベルにな
るようにする、あるいは所謂ＷＣＢＲモードによるテス
トモードへのエントリ、または特定のアドレスコードを
用いたテストモードへのエントリ手段によりＬレベルに
なるようにする。
ト端子を設けて該端子に信号を与えたときＬレベルにな
るようにする、あるいは所謂ＷＣＢＲモードによるテス
トモードへのエントリ、または特定のアドレスコードを
用いたテストモードへのエントリ手段によりＬレベルに
なるようにする。
【００２３】
【発明の効果】以上説明したように、本発明ではテスト
モードでビット線容量を強制的に倍増させることでセル
出力信号電圧を低下させているので、データの“０”に
も“１”にも同時に効果がある。従ってメモリセル内の
キャパシタのリークによる不安定動作とビット線とワー
ド線の短絡による不安定動作の検出が同時にできる。ま
た、書込と読出サイクルのそれぞれでセルプレート電圧
を変える操作が不要である。このためテスト時間の短縮
ができる。
モードでビット線容量を強制的に倍増させることでセル
出力信号電圧を低下させているので、データの“０”に
も“１”にも同時に効果がある。従ってメモリセル内の
キャパシタのリークによる不安定動作とビット線とワー
ド線の短絡による不安定動作の検出が同時にできる。ま
た、書込と読出サイクルのそれぞれでセルプレート電圧
を変える操作が不要である。このためテスト時間の短縮
ができる。
【図１】本発明の原理図である。
【図２】本発明の実施例を示す回路図である。
ＣＡＲ セルアレー
ＢＬ，ＢＬＸ ビット線
ＳＷ スイッチ
Claims (2)
- 【請求項１】 複数のＤＲＡＭセルアレー（ＣＡＲ）
のうち一方のアレーのビット線（ＢＬ，ＢＬＸ）をスイ
ッチ（ＳＷ）で選択して共通のセンスアンプ（ＳＡ）へ
接続し、読出しを行なうシェアドセンスアンプ構成の半
導体記憶装置において、テストモードでは前記スイッチ
の全部をオンにして、共通のセンスアンプへ複数のセル
アレーのビット線を接続する手段を備えることを特徴と
する半導体記憶装置。 - 【請求項２】 複数のＤＲＡＭセルアレーのうち一方
のアレーのビット線をスイッチで選択して共通のセンス
アンプへ接続し、読出しを行なうシェアドセンスアンプ
構成の半導体記憶装置の検査方法において、テストモー
ドでは前記スイッチの全部をオンにして、共通のセンス
アンプへ複数のセルアレーのビット線を接続し、選択セ
ルの負荷となるビット線の容量を複数倍にすることを特
徴とする半導体記憶装置の検査方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02410668A JP3076606B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体記憶装置およびその検査方法 |
| US07/806,406 US5339273A (en) | 1990-12-14 | 1991-12-13 | Semiconductor memory device having a testing function and method of testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02410668A JP3076606B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体記憶装置およびその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216400A true JPH04216400A (ja) | 1992-08-06 |
| JP3076606B2 JP3076606B2 (ja) | 2000-08-14 |
Family
ID=18519789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02410668A Expired - Lifetime JP3076606B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体記憶装置およびその検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5339273A (ja) |
| JP (1) | JP3076606B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003109377A (ja) * | 2001-09-28 | 2003-04-11 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
| WO2004079745A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法 |
| JP6389925B1 (ja) * | 2016-05-25 | 2018-09-12 | 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． | 低読み出し電力を備えたメモリシステム |
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| US5469393A (en) * | 1993-09-15 | 1995-11-21 | Micron Semiconductor, Inc. | Circuit and method for decreasing the cell margin during a test mode |
| KR0141432B1 (ko) * | 1993-10-01 | 1998-07-15 | 기다오까 다까시 | 반도체 기억장치 |
| JP3281215B2 (ja) * | 1995-03-16 | 2002-05-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
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| US5781483A (en) * | 1996-12-31 | 1998-07-14 | Micron Technology, Inc. | Device and method for repairing a memory array by storing each bit in multiple memory cells in the array |
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| KR100587080B1 (ko) * | 2004-05-17 | 2006-06-08 | 주식회사 하이닉스반도체 | 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치 |
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| CN112885401B (zh) | 2021-03-25 | 2022-05-27 | 长鑫存储技术有限公司 | 存储单元信号裕度确定方法及装置、存储介质及电子设备 |
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-
1990
- 1990-12-14 JP JP02410668A patent/JP3076606B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-13 US US07/806,406 patent/US5339273A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5339273A (en) | 1994-08-16 |
| JP3076606B2 (ja) | 2000-08-14 |
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