JP2003031000A

JP2003031000A - 半導体記憶装置

Info

Publication number: JP2003031000A
Application number: JP2001212231A
Authority: JP
Inventors: Norihiko Satani; 憲彦佐谷; Masakuni Kawagoe; 政邦川越
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Priority date: 2001-07-12
Filing date: 2001-07-12
Publication date: 2003-01-31
Also published as: US20030012068A1; US6600684B2

Abstract

(57)【要約】【課題】プロービングテストにおける不良メモリセル
のスクリーニング（選別）の簡便化を実現する。【解決手段】センスアンプとセンスアンプに接続され
るメモリセルとの間のビット線を通常動作時には非導通
状態とすると共に、特性テスト時には導通状態とする制
御信号を出力する制御回路を設けるに当たり、該制御回
路は、外部からの印加電圧から制御回路を駆動するため
の信号を生成する信号生成部と、当該信号を２方向から
の供給電圧とする複数のトランスミッションゲート(TM
1,TM2,TM3及びTM4)を備えると共に、当該トランスミッ
ションゲートの導通状態及び非導通状態の組合せに基づ
いて制御信号を切替える制御信号切替え部５６とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プロービングテスト
における不良メモリセルのスクリーニング（選別）の簡
便化を実現するための半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】図７は、センスアンプを備えたダイナミ
ックRAM（以下、DRAMと称する。）の要部の一構成例を
概略的に示す図である。

【０００３】図７に示すDRAMは、第１及び第２の、２つ
のメモリセルアレイ（MCBLKl及びMCBLKr）と、１つのセ
ンスアンプ１０とを備える。

【０００４】そして、２つのメモリセルアレイ（MCBLKl
及びMCBLKr）とセンスアンプ１０とは、BL及び/（バ
ー）BLで示す２本のビット線からなるビット線対によっ
て接続されている。

【０００５】また、このDRAMのメモリセルアレイMCBLKl
及びMCBLKrでは、これらビット線対（BL及び/BL）に多
数のワード線が直交しており、これらの交点にメモリセ
ルが接続されている。

【０００６】尚、図７では、４本のワード線(WLlm,WLl
n,WLrm及びWLrn）及び第１から第４までの、４個のメモ
リセル（１２，１４，１６及び１８）を示す。

【０００７】また、センスアンプ１０には、センスアン
プ１０を活性化するためのセンスアンプ駆動線SAenが接
続されている。

【０００８】また、センスアンプ１０とメモリセルアレ
イMCBLKlとの間には、第１及び第２トランジスタT1及び
T2が設けられている。そして、このトランジスタ（T1及
びT2）のゲート電極部には、トランスファゲート制御線
TGlが接続されている。また、トランジスタT1のチャネ
ルがビット線BLの間に設けられており、また、トランジ
スタT2のチャネルがビット線/BLの間に設けられてい
る。

【０００９】また、センスアンプ１０とメモリセルアレ
イMCBLKrとの間には、第３及び第４トランジスタT3及び
T4が設けられている。そして、このトランジスタ（T3及
びT4）のゲート電極部には、トランスファゲート制御線
TGrが接続されている。また、トランジスタT3のチャネ
ルがビット線BLの間に設けられており、また、トランジ
スタT4のチャネルがビット線/BLの間に設けられてい
る。

【００１０】また、BL及び/（バー）BLには、イコライ
ズ線(EQMl,EQMr及びEQS)を含む第１から第３までのビッ
ト線イコライズ回路（２０，２２及び２４）が接続され
ている。

【００１１】また、BL及び/BLのいずれかと、データバ
スであるDB及び/DBのいずれかとの間には、これらの接
続を制御する第５及び第６トランジスタ(T5及びT6)が設
けられている。

【００１２】そして、このトランジスタ(T5及びT6)のゲ
ート電極には、コラム選択線CLが接続されている。

【００１３】また、図８は、従来の半導体記憶装置の構
成例を示す図であって、しかも、図７において同一の名
称が付された信号線（TGl,TGr,EQMl,EQMr及びEQS）の信
号出力の説明に供する図である。

【００１４】図８に示す信号出力回路は、メモリセルを
選択するメモリセル選択信号線BSlからの出力電圧レベ
ルをイコライズ線EQMlの出力電圧レベルとする、順次に
直列に接続された第１、第２及び第３の、３つのNOTゲ
ート（２６，２８及び３０）と、メモリセル選択信号線
BSrからの出力電圧レベルをイコライズ線EQMrの出力電
圧レベルとする、順次に直列に接続された第４、第５及
び第６の、３つのNOTゲート（３２，３４及び３６）
と、メモリセル選択信号線（BSl及びBSr）からの出力電
圧レベルを、それぞれ第１及び第４NOTゲート２６,３２
を介した後、イコライズ線EQSの出力電圧レベルとする
第１NANDゲート３８及び第７NOTゲート４０をこの順に
直列接続した回路と、メモリセル選択信号線BSlからの
出力電圧レベルを、トランスファゲート制御線TGlの出
力電圧レベルとする、第７から第１４までの、トランジ
スタ（T7,T8,T9,T10,T11,T12,T13及びT14)及び第８のNO
Tゲート４２からなる第１トランスファゲート制御線制
御部４４と、メモリセル選択信号線BSrからの出力電圧
レベルを、トランスファゲート制御線TGrの出力電圧レ
ベルとする、第１５から第２２までの、トランジスタ
（T15,T16,T17,T18,T19,T20,T21及びT22)及び第９NOTゲ
ート４６からなる第２トランスファゲート制御線制御部
４８とを備えている。

【００１５】また、図８の５０及び５２は、外部から定
常的に入力される高電位電圧（Vcc+Vt+α（但し、Vccは
電源電圧、Vtはしきい値、α＞０））を、第１及び第２
トランスファゲート制御線制御部へそれぞれ出力する、
第１及び第２の高電位電圧出力部である。

【００１６】そして、第１トランスファゲート制御線制
御部４４は、NOTゲート２６と２８との接続点、NOTゲー
ト２８及び３４の出力点、及び第１高電位電圧出力部５
０の出力点に接続されている。また、第２トランスファ
ゲート制御線制御部は、NOTゲート３２と３４との接続
点、NOTゲート３４及び２８の出力点、及び第２高電位
電圧出力部５２の出力点に接続されている。

【００１７】次に、図７及び図８に示したDRAMのデータ
読み出し（ゼロ（０）読み出し）時の動作につき説明す
る。

【００１８】尚、図９は、この説明に供する動作波形図
であり、メモリセルからのゼロ（０）読み出し時の動作
波形図である。

【００１９】時刻ｔ₀（初期状態）において、上記DRAM
の２つのメモリセルアレイ（MCBLKl及びMCBLKr）はとも
に非選択の状態であり、データの読み出されるメモリセ
ルを選択するメモリセル選択信号線（BSl及びBSr）の信
号レベルはともに論理レベルの低い状態、すなわち"ロ
ー(Low)"状態（この状態は、２進の"０"に相当し、以
下"L"で示す。）である。

【００２０】また、図８より、このときイコライズ線(E
QMl,EQMr及びEQS)が出力するイコライズ信号のレベルは
ともに論理レベルの高い状態、すなわち"ハイ(High)"状
態（この状態は２進の"１"に相当し、以下"H"で示
す。）であり、各ビット線BL及び/BLは（1/2）Vcc（Vcc
は電源電圧）レベルにプリチャージされている。

【００２１】時刻ｔ₁において、選択されたメモリセル
アレイMCBLKlを制御するメモリセル選択信号線BSlの信
号レベルが"L"状態から"H"状態に変化する。これに伴
い、イコライズ線(EQMl及びEQS)から出力されるイコラ
イズ信号のレベルが"H"状態から"L"状態に変化する。

【００２２】よって、選択側のメモリセルアレイMCBLK
のビット線BL及び/BLのイコライズが切れるため、各ビ
ット線は（1/2）Vccの電位を保ったままフローティング
状態となる。

【００２３】また、このとき、イコライズ線(EQMr)から
出力されるイコライズ信号のレベルは"H"状態であり、
非選択側のメモリセルアレイMCBLKlのビット線BL及び/B
Lのイコライズは維持されている。

【００２４】続いて、時刻ｔ₂において、選択側のメモ
リセルアレイMCBLKlとセンスアンプ１０との間のトラン
スファゲート制御線TGlからの出力電圧がVcc+Vt+αレベ
ル（但し、Vtはしきい値、α＞０）となる。

【００２５】また、非選択側のメモリセルアレイMCBLKr
とセンスアンプ１０との間のトランスファゲート制御線
TGrはGNDレベルとなる（理由後述）。

【００２６】よって、トランジスタ（T1及びT2）のゲー
ト電極はオン状態になり、選択側のメモリセルアレイMC
BLKlとセンスアンプ１０との間は導通状態になる。一
方、トランジスタ（T3及びT4）のゲート電極はオフ状態
となり、非選択側のメモリセルアレイMCBLKrとセンスア
ンプ１０との間は非導通状態になる。

【００２７】続いて時刻ｔ₃において、１本のワード線
（ここでは、WLlmとする。)が選択され、このワード線
（WLlm)からの出力電圧はVcc+Vt+αレベル（但し、Vtは
しきい値、α＞０）となる（ワード線昇圧）。

【００２８】時刻ｔ₄において、選択されたワード線（W
Llm）に接続されているメモリセル（ここでは、１２）
に書き込まれている情報分が、ビット線（ここではBL）
上にΔVの電位差として出力される。尚、このときのビ
ット線/BLの電圧は、（1/2）Vccレベルである。

【００２９】その後、時刻ｔ₅において、センスアンプ
駆動線SAenから出力されるセンスアンプイネーブル信号
が"L"状態から"H"状態に変化するのを受けて、センスア
ンプ１０が活性化される。

【００３０】そして、活性化されたセンスアンプ１０の
感知増幅作用により、ビット線BLの電位がVccにまで引
き上げられるとともに、ビット線/BLの電位はGNDレベル
にまで引き下げられる。

【００３１】続いて、時刻t６において、コラム選択線C
Lのレベルが"L"状態から"H"状態に立ち上がるのを受け
て、ビット線BL及び/BL上の電位差がデータバスDB及び/
DB上に発生させられることにより、ビット線情報（ここ
ではゼロ（０）情報）がデータバス上に読み出される。

【００３２】

【発明が解決しようとする課題】そこで、文献（１）
（ULSI DRAM技術サイエンスフォーラム中野隆生・
赤坂洋一監修 pp.37-38）によれば、メモリセルに書き
込まれたデータ（１または０）を読み出すに当たり、
「１トランジスタ＋１キャパシタ型」メモリセルからの
読み出し時のビット線の電位変化ΔVは次式で表され
る。尚、このときのビット線（BL及び/BL)のプリチャー
ジレベルは、ともに（1/2）Vcc（Vccは電源電圧）であ
る。

【００３３】 ΔV(1)=(Vcc/2)/(1+Cb/Cs) ・・・ (1) ΔV(0)= -(Vcc/2)/(1+Cb/Cs)・・・ (2) ここで、Csはメモリセル容量、Cbはビット線の浮遊容量
である。上式(1),(2)より、ΔVは、CbとCsの比Cb/Csに
依存する。

【００３４】そこで、DRAMを構成する際には、Cb/Csを
できるだけ小さくしてセンスアンプが感知する信号電圧
ΔVを充分に確保させ、センスアンプの誤動作が防止さ
れる構成がとするのが望ましい。

【００３５】なぜなら、ΔVを微小とする構成の場合に
は、センスアンプの感知不能、もしくはセンスアンプが
感知し得るΔVでも、正常な感知増幅動作がされない等
のセンスアンプ誤動作発生の可能性が高まるためであ
る。

【００３６】そこで、上述のDRAMの動作説明において、
トランスファゲート制御線TGrからの電圧レベルをGNDレ
ベルとしたのは、非選択側であるメモリセルアレイMCBL
Krのビット線BL及び/BLの配線容量（Cb）を考慮しない
構成とすることで、Cbをできる限り小さくしてΔVを充
分に確保するためである。

【００３７】ところで、従来より、このような半導体記
憶装置(DRAM)を製造するに当たり、半導体素子としての
動作確認のための電気的特性テスト（プローブテスト
等）をウェハプロセス終了後に行っている。

【００３８】このプローブテストは、半導体ウェハ上の
パッド（電極）部に電圧を印加して、被テスト回路の電
気的特性を検査し、その検査結果から素子としての良品
性を判別する手法を持っている。

【００３９】そして、このプローブテストによりメモリ
セルがスクリーニング（選別）されて、抽出された不良
メモリセルには冗長置換等の処理がされる。

【００４０】また、スクリーニングに際して、メモリセ
ルに書き込むデータ内容の書き換えや、近接するメモリ
セルとは異なるデータの書き込み等の、良品性を判別す
るための種々のテストが行われる。

【００４１】なぜなら、通常、互いに著しく近接した配
置にあるメモリセル中における不良メモリセルは、周辺
のメモリセルに起因（カップリング等）して、その不良
性が判別されずにテストを誤ってパスする場合があるた
めである。

【００４２】よって、より厳密なスクリーニングのため
には種々のテストの実施を要するため、これらのテスト
に要する時間やコストの増大が懸念される。

【００４３】従って、上述の問題点における技術的な解
決方法の出現がこれまで望まれていた。

【００４４】

【課題を解決するための手段】そこで、この発明の半導
体記憶装置は、下記のような構成上の特徴を有する。す
なわち、この半導体装置は、それぞれ複数のメモリセル
に接続された第１及び第２ビット線からなるビット線対
と、このビット線対によって接続されたセンスアンプ
と、制御回路とを備えている。

【００４５】そして、この半導体記憶装置は、この制御
回路が出力する制御信号によって、センスアンプと当該
センスアンプに接続されているメモリセルとの間の第１
及び第２ビット線を、通常動作時には非導通状態とする
と共に、特性テスト時にはこれらビット線を導通状態と
する。

【００４６】このようにすると、プローブテスト等の電
気的特性テスト時とその他の通常動作時とで、センスア
ンプとこのセンスアンプに接続されているメモリセルと
の間のビット線の接続状態を適宜切り替えることが可能
とされる。

【００４７】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。

【００４８】尚、以下説明する実施の形態は、この発明
の単なる好適構成例に過ぎず、従って、この発明をこの
好適構成例に何ら限定するものではない。

【００４９】＜第１の実施の形態＞この発明の半導体記
憶装置は、それぞれ複数のメモリセルに接続された第１
及び第２ビット線からなるビット線対と、該ビット線対
によって接続されたセンスアンプと、これら第１及び第
２ビット線への制御信号を出力する制御回路とを備え
る。

【００５０】この実施の形態においては、制御回路以外
は、既に図７を参照して説明した半導体記憶装置の構成
例を用いて説明する。

【００５１】すなわち、図７に示すように、この実施の
形態におけるDRAMは、第１及び第２の、２つのメモリセ
ルアレイ（MCBLKl及びMCBLKr）と、１つのセンスアンプ
１０と備える。

【００５２】そして、２つのメモリセルアレイ（MCBLKl
及びMCBLKr）とセンスアンプ１０とは、第１ビット線と
してのビット線BL及び第２ビット線としてのビット線/
（バー）BLで示す２本のビット線からなるビット線対に
よって接続されている。

【００５３】また、このDRAMのメモリセルアレイMCBLKl
及びMCBLKrでは、これらBL及び/BLに多数のワード線が
直交しており、これらの交点に個々のメモリセルが接続
されている。

【００５４】尚、図７では、４本のワード線(WLlm,WLl
n,WLrm及びWLrn）及び第１から第４までの、４個のメモ
リセル（１２，１４，１６及び１８）を示す。

【００５５】また、センスアンプ１０には、センスアン
プ１０を活性化するためのセンスアンプ駆動線SAenが接
続されている。

【００５６】また、センスアンプ１０とメモリセルアレ
イMCBLKlとの間には、ビット線BL及び/BLの一部分とし
て、第１及び第２トランジスタT1及びT2がそれぞれ設け
られている。すなわち、トランジスタT1のソース及びド
レイン間の主電流路すなわちチャネルがビット線BLの間
に設けられている。また、トランジスタT2のソース及び
ドレイン間の主電流路すなわちチャネルがビット線/BL
の間に設けられている。そして、このトランジスタ（T1
及びT2）のゲート電極部には、トランスファゲート制御
線TGlが接続されている。

【００５７】また、センスアンプ１０とメモリセルアレ
イMCBLKrとの間には、ビット線BL及び/BLの一部分とし
て、第３及び第４のトランジスタT3及びT4がそれぞれ設
けられている。すなわち、トランジスタT3のソース及び
ドレイン間の主電流路すなわちチャネルがビット線BLの
間に設けられている。また、トランジスタT4のソース及
びドレイン間の主電流路すなわちチャネルがビット線/B
Lの間に設けられている。そして、このトランジスタ（T
3及びT4）のゲート電極部には、トランスファゲート制
御線TGrが接続されている。

【００５８】尚、この実施の形態では、これら第３及び
第４トランジスタT3及びT4のゲート電極を、スイッチ手
段としてのゲート電極とする。

【００５９】また、BL及び/BLには、イコライズ線(EQM
l,EQMr及びEQS)を含む第１から第３までのビット線イコ
ライズ回路（２０，２２及び２４）が接続されている。

【００６０】また、BL及び/BLのいずれかと、データバ
スであるDB及び/DBのいずれかとの間には、これらの接
続を制御する第５及び第６トランジスタ(T5及びT6)が設
けられている。

【００６１】そして、このトランジスタ(T5及びT6)のゲ
ート電極には、コラム選択線CLが接続されている。

【００６２】この発明は、上述したメモリセル（１２,
１４,１６,１８）や、センスアンプ１０や、イコライズ
回路（２０,２２,２４）や、スイッチ手段(T1,T2,T3,T
4)等それ自体の構成に特色を有するのではなく、センス
アンプ１０とメモリセル（１２,１４,１６,１８）との
間の第１及び第２ビット線(BL,/BL)の接続状態を適宜切
り替えるための制御回路に特色を有している。

【００６３】また、この発明では、第１及び第２トラン
スファゲート制御線制御部４４及び４８、第１及び第２
高電位電圧出力部５０及び５２等のそれぞれの内部構成
自体は従来と同一でよく、それ自体の構成には何ら特色
を有していない。

【００６４】そこで、この実施の形態における半導体記
憶装置の上述した制御回路は、センスアンプとこのセン
スアンプに接続されるメモリセルとの間の第１ビット線
としてのビット線BL及び第２ビット線としてのビット線
/BLを、通常動作時には非導通状態とすると共に、特性
テスト時には導通状態とする制御信号を出力する構成を
備える。以下、その詳細につき説明する。

【００６５】図１は、図７にて同一の名称が付された信
号線（TGl,TGr,EQMl,EQMr及びEQS）の信号出力の説明に
供する図であり、この発明に適用して好適な制御回路の
要部である制御信号切替え部の一構成例を概略的に示
す。

【００６６】また、図２は、図１における第１及び第２
信号としてのテスト信号線（TEST及び/TEST（後述））
の信号出力の説明に供する図であり、図１の制御信号切
替え部と組み合わせて好適な、制御回路の他の要部であ
る第１テスト信号生成部の一構成例を概略的に示す。

【００６７】この実施の形態における制御回路は、図２
に示すように、第１及び第２信号としてのテスト信号線
（TEST及び/TSET）からの信号を生成する信号生成部と
しての第１テスト信号生成部５４と、第１テスト信号生
成部５４からの出力電圧に基づいて、図１に示すよう
に、制御信号（後述）の切替えを行う制御信号切替え部
５６とを具えている。この制御信号切替え部５６は、NO
Tゲート２６及び３２とNOTゲート２８及び３４との間に
挿入接続されている。

【００６８】また、制御信号切替え部５６からの制御信
号として、第１制御信号出力端子５８から第１制御信号
が、第２制御信号出力端子６０から第２制御信号がそれ
ぞれ出力される。

【００６９】また、第１の実施の形態によれば、図２に
示すように、第１テスト信号生成部５４は、制御回路に
外部からの第１印加電圧が印加される第１パッド部６２
と、この第１パッド部６２への第１印加電圧の入力に基
づいて電圧を出力する第１回路６４と、この第１回路６
４からの出力電圧が入力される第１０NOTゲート６６
と、この第１０NOTゲート６６を介した後、２つに分岐
された出力電圧のうち一方が入力される第１１NOTゲー
ト６８とを備える。第１１NOTゲート６８の出力はテス
ト信号TESTであり、また第１０NOTゲート６６の出力は
テスト信号/TESTである。

【００７０】また、第１回路６４は、図２に示すよう
に、第２３から第２８までのトランジスタ（T23,T24,T2
5,T26,T27及びT28)と第１２及び第１３NOTゲート７０及
び７２とを備える。NOTゲート７０及び７２は、第１パ
ッド部６２と第１０NOTゲート６６との間に、この順に
直列に接続されている。第２３から第２７までのトラン
ジスタ（T23,T24,T25,T26及びT27)は、第１パッド部６
２及び第１２NOTゲート７０の接続中点と接地（大地）
との間に、それぞれのチャネルがこの順に直列に接続さ
れていて、これらトランジスタのゲート電極はVccに共
通接続されている。また、第２８トランジスタT28は、
このチャネルを上述の接続中点と接地（大地）との間に
接続されており、このトランジスタT28のゲート電極
は、第１２及び第１３NOTゲート７０及び７２間の接続
中点に接続されている。尚、このトランジスタT27及びT
28と大地との間には抵抗Rが設けられている。尚、第１
パッド部６２とは、この実施の形態において、第１印加
電圧を印加するために設けた専用パッドである。

【００７１】また、第１回路６４は、図２に示すよう
に、第１パッド部６２への第１印加電圧がGND（Low）レ
ベルもしくは無印加状態であるとき、第１回路６４から
の出力電圧を"H"状態とするように構成された回路（例
として、プルダウン(PullDown)回路）である。

【００７２】また、図１に示すように制御信号切替え部
５６は、NORゲート７４と第１からまでの第４のトラン
スミッションゲート（伝送ゲート）（TM1,TM2,TM3及びT
M4）とから構成される。NORゲート７４の２つの入力端
子には、それぞれメモリセル選択信号線BSl及びBSrが接
続されている。

【００７３】また、トランスミッションゲート（TM1,TM
2,TM3及びTM4）は、P-MOST（P-MOSトランジスタ）とN-M
OST（N-MOSトランジスタ）とが並列に接続されており、
それぞれのソース電極、ドレイン電極の一方を入力ゲー
トとし、他方を出力ゲートとしている。また、各トラン
スミッションゲートに対し２方向（P-MOST側のゲート電
極及びN-MOST側のゲート電極）から供給電圧を印加する
ことによって、各トランスミッションゲートへの入力側
からのデータ（電圧）を出力側へ伝送する。

【００７４】この制御信号切替え部５６の構成例では、
テスト信号線TESTを、第１及び第４トランスミッション
ゲートTM1及びTM4のP-MOST側のゲート電極に接続すると
共に、第２及び第３トランスミッションゲートTM2及びT
M3のN-MOST側のゲート電極に接続する。一方、テスト信
号/TESTを、第１及び第４トランスミッションゲートTM1
及びTM4のN-MOST側のゲート電極に接続すると共に、第
２及び第３トランスミッションゲートTM2及びTM3のP-MO
ST側のゲート電極に接続する。

【００７５】更に、TM1のチャネルは、第１NOTゲート２
６の出力側と第２NOTゲート２８の入力側との間に設け
られている。TM2のチャネルは、NOTゲート７４の出力側
と第２NOTゲート２８の入力側との間に設けられてい
る。TM3のチャネルは、NOTゲート７４の出力側と第５NO
Tゲート３４の入力側との間に設けられている。TM4のチ
ャネルは、第４NOTゲート３２の出力側と第５NOTゲート
３４の入力側との間に設けられている。

【００７６】そこで、上述のテスト信号線TESTからの出
力電圧を、P-MOST側からのトランスミッションゲートTM
1及びTM4の各ゲート電極への供給電圧とするとともに、
/TESTからの出力電圧を、N-MOST側からのトランスミッ
ションゲートTM1及びTM4の各ゲート電極への供給電圧と
する。

【００７７】また、テスト信号TESTからの出力電圧を、
N-MOST側からのトランスミッションゲートTM2及びTM3の
各ゲート電極への供給電圧とするとともに、/TESTから
の出力電圧を、P-MOST側からのトランスミッションゲー
トTM2及びTM3の各ゲート電極への供給電圧とする。

【００７８】また、トランスミッションゲートTM1への
入力側のデータ（電圧）を、メモリセル選択信号線BSl
からの出力電圧がNOTゲート２６を介して出力されるデ
ータ（電圧）とする。

【００７９】また、トランスミッションゲートTM4への
入力側のデータ（電圧）を、メモリセル選択信号線BSr
からの出力電圧がNOTゲート３２を介して出力されるデ
ータ（電圧）とする。

【００８０】また、トランスミッションゲートTM2及びT
M3への入力側のデータ（電圧）を、メモリセル選択信号
線（BSl及びBSr）からの出力電圧がNORゲート７４を介
して出力されるデータ（電圧）とする。

【００８１】また、トランスミッションゲートTM1及びT
M2を介した伝送データ（電圧）は、NOTゲート２８の入
力端子とNANDゲート３８の一方の入力端子とに入力され
る。

【００８２】また、トランスミッションゲートTM3及びT
M4を介した伝送データ（電圧）は、NOTゲート３４の入
力端子とNANDゲート３８の他方の入力端子に入力され
る。

【００８３】続いて、上述した構成の半導体記憶装置の
動作につき説明する。

【００８４】この発明における半導体記憶装置が備える
スイッチ手段は、制御回路に外部から印加される第１印
加電圧に基づいて発生する制御信号に応答して、導通状
態と非導通状態との切り替え動作を行う。詳細を以下説
明する。

【００８５】先ず、通常動作時におけるデータ読み出し
を行うに当たり、図２における第１パッド部６２への第
１印加電圧レベルは、無印加状態若しくは"L"（GND)状
態であるとする。

【００８６】これに伴い、第１回路６４からの"L"レベ
ルの出力電圧によって、テスト信号線TESTはNOTゲート
６６及び６８を介し"L"状態の信号レベルとなり、テス
ト信号線/TESTはNOTゲート６６を介し"H"状態の信号レ
ベルとなる。

【００８７】従って、これらテスト信号線（TEST及び/T
EST）からの出力電圧を、図１の制御信号切替え部５６
に入力した状態で、既に説明した従来の場合と同様にし
て、データ読み出し動作が行われる。

【００８８】すなわち、時刻t０（初期状態）（メモリ
セル選択信号線（BSl及びBSr）が出力する信号レベルが
ともに"L"状態であるとき）では、トランスミッション
ゲート（伝送ゲート）のうち、第１及び第４トランスミ
ッションゲートTM1及びTM4はオン状態となり、第２及び
第３トランスミッションゲートTM2及びTM3はオフ状態と
なる。

【００８９】よって、制御信号切替え部５６から出力さ
れる第１制御信号出力端子５８及び第２制御信号出力端
子６０からの信号（第１制御信号及び第２制御信号）レ
ベルはともに"H"状態となる。

【００９０】そして、時刻t１（選択されたメモリセル
アレイMCBLKlのメモリセル選択信号線BSlの信号レベル
のみ"L"状態から"H"状態に変化したとき）に至っても、
同様にトランスミッションゲートのうち、第１及び第４
トランスミッションゲートTM1及びTM4はオン状態であ
り、第２及び第３トランスミッションゲートTM2及びTM3
はオフ状態である。

【００９１】よって、制御信号切替え部５６から出力さ
れる第１制御信号出力端子５８での第１制御信号レベル
は"L"状態となり、第２制御信号出力端子６０からの第
２制御信号レベルは"H"状態となる。

【００９２】従って、通常動作時のデータ読み出しにお
いて、図７を参照して説明したDRAMに設けられている、
スイッチ手段としてのトランジスタ（T3及びT4）のゲー
ト電極はオフ状態となり、非選択側のメモリセルアレイ
MCBLKrとセンスアンプ１０との間は、この第１及び第２
制御信号レベルに基づいて非導通状態になる。その後、
既に説明した従来の場合と同様にしてデータ読み出しが
行われるのため、その詳細な説明を省略する。

【００９３】すなわち、図１に示した制御信号切替え部
５６を伴う構成は、図７に示したDRAMの通常動作時のデ
ータ読み出し動作において、図８に示した構成が果たす
機能と同様となり、よって、この通常動作時の動作波形
パターンは、図９に示す従来と同様な動作波形パターン
となる。

【００９４】次に、プローブテスト等の電気的特性テス
ト（以下、特性テストとする。）時のデータ読み出し動
作につき説明する。

【００９５】尚、図３は、この特性テストの説明に供す
る動作波形図であり、特性テスト（プロービングテスト
等）時における、メモリセルからのゼロ（０）読み出し
動作時の動作波形図であり、図中の時刻t₀〜t₂及びt
₄は、図９中のそれに対応するものである。

【００９６】特性テスト時のデータ読み出し動作を行う
に当たり、図２における第１パッド部６２への第１印加
電圧レベルは"H"（Vcc)状態であるとする。

【００９７】これに伴い、第１回路６４からの"H"レベ
ルの出力電圧によって、テスト信号線TESTはNOTゲート
６６及び６８を介し"H"状態の信号レベルとなり、テス
ト信号線/TESTはNOTゲート６６を介し"L"状態の信号レ
ベルとなる。

【００９８】そこで、これらテスト信号線（TEST及び/T
EST）からの出力電圧を、図１の制御信号切替え部５６
に入力した状態で、既に説明した従来の場合と同様にし
てデータ読み出し動作が行われるため、その詳細な説明
は省略する。

【００９９】すなわち、時刻ｔ₀（初期状態、すなわち
メモリセル選択信号線（BSl及びBSr）が出力する信号レ
ベルがともに"L"状態であるとき）では、全てのトラン
スミッションゲート（TM1,TM2,TM3及びTM4)がオン状態
となる。

【０１００】よって、制御信号切替え部５６から出力さ
れる、第１制御信号出力端子５８からの第１制御信号及
び第２制御信号出力端子６０からの第２制御信号レベル
は、ともに"H"状態である。

【０１０１】そして、時刻ｔ₁（選択されたメモリセル
アレイMCBLKlのメモリセル選択信号線BSlの信号レベル
のみ"L"状態から"H"状態に変化したとき）に至っても、
全てのトランスミッションゲート（TM1,TM2,TM3及びTM
4)はオン状態である。

【０１０２】よって、制御信号切替え部５６から出力さ
れる、第１制御信号出力端子５８からの第１制御信号及
び第２制御信号出力端子６０からの第２制御信号レベル
は、ともに"L"状態となる。

【０１０３】これにより、イコライズ線(EQMl,EQMr及び
EQS)からのイコライズ信号のレベルが、"H"状態から"L"
状態に変化する。

【０１０４】よって、メモリセルアレイ（MCBLKl及びMC
BLKr)のビット線BL及び/BLのイコライズがともに切れ、
両ビット線は（1/2）Vccの電位を保ったままフローティ
ング状態となる。

【０１０５】続いて、時刻ｔ₂において、選択側のメモ
リセルアレイMCBLKl及び非選択側のメモリセルアレイMC
BLKrとセンスアンプ１０との間にそれぞれ設けられたト
ランスファゲート制御線TGl及びTGrからの出力電圧が、
ともにVcc+Vt+αレベル（但し、Vtはしきい値、α＞
０）となる。

【０１０６】従って、この実施の形態では、スイッチ手
段としてのトランジスタ(T3及びT4)のゲート電極がオン
状態となり、選択側及び非選択側のメモリセルアレイ
（MCBLKl及びMCBLKr）とセンスアンプ１０との間は、第
１及び第２制御信号レベルに基づいて共に導通状態とな
る。

【０１０７】続いて、既に説明した従来の場合と同様に
して、ワード線昇圧及びセンスアンプの感知増幅動作等
の過程を経た後、ビット線情報がデータバス上に読み出
される。

【０１０８】以上のように、この実施の形態では、半導
体記憶装置に設けられたスイッチ手段を、制御回路への
第１印加電圧のレベルに応じて出力される制御信号に基
づいて、通常動作時には非導通状態とすると共に、特性
テスト時には導通状態に適宜切替えることが可能とされ
る。

【０１０９】従って、特性テスト時には、非選択側のメ
モリセルアレイMCBLKrとセンスアンプ１０との間を導通
状態とすることにより、非選択側のメモリセルアレイMC
BLKrのメモリセル当たりのビット線（BL及び/BL）の配
線容量Cbを無視できない構成とすることができる。

【０１１０】その結果、特性テスト時の配線容量Cbを、
通常動作時の２倍程度とすることができ、上述の式(2)
よりビット線の電位変化ΔVを、従来の約半分程度とす
ることができる。

【０１１１】そこで、電位変化ΔVを微小とする構成で
は、上述の通り、センスアンプの感知不能、若しくはセ
ンスアンプが感知し得る電位変化ΔVであっても正常な
増幅動作がされない、更には、メモリセルが所望のデー
タ（"１"または"０"）となる電子を充分に備えていない
不良メモリセルにおいては、電位変化ΔVの符号が逆転
した状態で増幅動作される等の可能性が高いとしてい
る。

【０１１２】ところが、通常動作時には不所望である電
位変化ΔVの微小化を特性テスト時に採用することによ
って、センスアンプの誤動作が発生し易い構成となり、
かえってスクリーニングの実施が容易となる。よって、
従来よりも簡便なスクリーニングが可能とされる。

【０１１３】＜第２の実施の形態＞図４は、第２の実施
の形態の説明に供する図であり、上述した第１テスト信
号生成部に代わる第２テスト信号生成部の一構成例を概
略的に示す。尚、この実施の形態では、第１の実施の形
態と異なる点について説明し、第１の実施の形態と同じ
構成部分及び動作についてはその説明をつとめて省略す
る。

【０１１４】第２の実施の形態によれば、制御回路は、
該制御回路に外部から印加される複数の第２印加電圧に
基づいて第１印加電圧を出力するセレクタ部を備える。

【０１１５】すなわち、この実施の形態における制御回
路は、図４に示すように、テスト信号TEST及び/TESTを
生成する第２テスト信号生成部７６と、第２テスト信号
生成部７６からの出力電圧に基づいて、制御信号の切替
えを行う、図１に示した構成の制御信号切替え部５６と
から構成される。

【０１１６】また、第１の実施の形態と同様に、制御信
号切替え部５６からの制御信号として、第１制御信号出
力端子５８から第１制御信号が、第２制御信号出力端子
６０から第２制御信号がそれぞれ出力される。

【０１１７】また、第２の実施の形態によれば、図４に
示すように、第２テスト信号生成部７６は、制御回路に
外部からの複数の第２印加電圧が個別に印加される複数
の第２パッド部（７８，８０及び８２）と、これら第２
パッド部（７８，８０及び８２）に対する第２印加電圧
の印加に基づいて出力電圧（第１の実施の形態の第１印
加電圧に相当する。）を出力する、セレクタ部としての
第２回路８４と、この第２回路８４からの出力電圧が入
力される第１０NOTゲート６６と、このNOTゲート６６を
介した後２つに分岐された出力電圧のうち一方が入力さ
れる第１１NOTゲート６８とを備える。第１１NOTゲート
６８の出力はテスト信号TESTであり、また第１０NOTゲ
ート６６の出力はテスト信号/TESTである。

【０１１８】また、第２回路８４は、図４に示すよう
に、第２パッド部（７８，８０及び８２）への複数の第
２印加電圧の組合せに基づいて、１つの出力電圧を出力
するセレクタ部としての回路であり、第１４及び第１５
NOTゲート８６及び８８と３入力のNANDゲート９０とを
備える。

【０１１９】また、第１４NOTゲート８６の入力端子は
第２パッド部７８に接続され、及び出力端子はNANDゲー
ト９０の１つの入力端子に接続されている。第１５NOT
ゲート８８の入力端子はNANDゲート９０の出力端子に接
続され、及び出力端子は第１０NOTゲート６６の入力端
子に接続されている。第２NANDゲート９０の残りの２つ
の入力端子は第２パッド部８０及び８２にそれぞれ接続
されている。

【０１２０】そこで、第１の実施の形態と同様に、通常
動作時におけるデータ読み出しを行うに当たり、この実
施の形態では、図４における複数の第２パッド部（７
８，８０及び８２）への第２印加電圧レベルは、"L"（G
ND)及び"H"（Vcc)から選ばれる組合せのうち、第２パッ
ド部（７８と８０）への印加電圧を"L"（GND)レベルで
あるとし、第２パッド部８２への印加電圧を"H"（Vcc)
レベルであるとする。

【０１２１】これに伴い、第２回路８４からの"L"レベ
ルの出力電圧によって、テスト信号線TESTはNOTゲート
６６及び６８を介し"L"状態の信号レベルとなり、テス
ト信号線/TESTはNOTゲート６６を介し"H"状態の信号レ
ベルとなる。

【０１２２】従って、第１の実施の形態と同様に、これ
らテスト信号線（TEST及び/TEST）からの出力電圧を、
図１の制御信号切替え部５６に入力した状態で、既に説
明した従来の場合と同様にしてデータ読み出しが行われ
るため、その詳細な説明は省略する。

【０１２３】続いて、特性テスト時のデータ読み出しを
行うに当たり、図４に示す第２パッド部７８への印加電
圧は"L"（GND)レベルであるとし、第２パッド部（８０
及び８２）への印加電圧は"H"（Vcc)レベルであるとす
る。

【０１２４】これに伴い、第２回路８４からの"H"レベ
ルの出力電圧によって、テスト信号線TESTはNOTゲート
６６及び６８を介し"H"状態の信号レベルとなり、テス
ト信号線/TESTはNOTゲート６６を介し"L"状態の信号レ
ベルとなる。

【０１２５】従って、第１の実施の形態と同様に、これ
らテスト信号線（TEST及び/TEST）からの出力電圧を、
図１の制御信号切替え部５６に入力した状態で、既に説
明した従来の場合と同様にしてデータ読み出しが行われ
る。

【０１２６】以上のように、この実施の形態において
も、第１の実施の形態と同様の効果を得ることができ
る。

【０１２７】更に、この実施の形態における第２パッド
部（７８，８０及び８２）は、第１実施例において新た
に設けられた第１パッド部６２とは異なり、予め半導体
ウェハ上に設けられている複数のパッド（電極）部（製
品として必要とされる既存のパッド部）とすることがで
き、よって、スクリーニングの試験コストを低減でき
る。

【０１２８】尚、この実施の形態において、特性テスト
時の第２パッド部（７８，８０及び８２）への第２印加
電圧の組合せは、半導体記憶装置の実動作上において禁
止されている組合せを採用しているが、これに限定され
るものではなく任意好適な組合せとしても良い。

【０１２９】＜第３の実施の形態＞図５は、第３の実施
の形態の説明に供する図であり、上述した第１テスト信
号生成部並びに第２テスト信号生成部に代わる第３テス
ト信号生成部の一構成例を概略的に示す。尚、この実施
の形態では、第１の実施の形態と異なる点について説明
し、第１の実施の形態と同じ構成部分及び動作について
はその説明をつとめて省略する。

【０１３０】第３の実施の形態によれば、第１印加電圧
は、電圧値の高い第１電圧と第１電圧より低い電圧値の
第２電圧とを有しており、制御回路は、第１電圧の印加
が遮断されている場合には、第２電圧に基づいてスイッ
チ手段の導通状態と非導通状態との切り替えを行う。

【０１３１】すなわち、この実施の形態における制御回
路は、図５に示すように、テスト信号TEST及び/TESTを
生成する第３テスト信号生成部９２と、第３テスト信号
生成部９２からの出力電圧に基づいて、制御信号の切替
えを行う、図１に示した構成の制御信号切替え部５６と
から構成される。

【０１３２】また、第１の実施の形態と同様に、制御信
号切替え部５６からの制御信号として、第１制御信号出
力端子５８から第１制御信号が、第２制御信号出力端子
６０から第２制御信号がそれぞれ出力される。

【０１３３】また、第３の実施の形態によれば、図５に
示すように、第３テスト信号生成部９２は、制御回路に
印加される第１印加電圧のうち、外部から入力される第
１電圧である"H"（Vcc)レベルの電圧の出力側に介挿さ
れたヒューズ部９４と、第１電圧より低い電圧値の第２
電圧としての"L"（GND)レベルの電圧を出力する第３回
路９６と、ヒューズ部９４もしくは第３回路９６からの
出力電圧が入力される第１０NOTゲート６６と、このNOT
ゲート６６を介した後２つに分岐された出力電圧のうち
一方が入力される第１１NOTゲート６８とを備える。第
１１NOTゲート６８の出力はテスト信号TESTであり、ま
た第１０NOTゲート６６の出力はテスト信号/TESTであ
る。

【０１３４】また、第３回路９６は、図５に示すよう
に、第２９から第３４までのトランジスタ(T29,T30,T3
1,T32,T33及びT34)と、第１６及び第１７NOTゲート９８
及び１００とを備える。尚、ヒューズ部９４は、第１７
NOTゲート１００と第１０NOTゲート６６との間に接続さ
れている。

【０１３５】また、NOTゲート９８及び１００はこの順
に直列に接続され、第１０NOTゲート６６の入力側に接
続されている。第２９から第３３までのトランジスタ
（T29,T30,T31,T32及びT33)は、第１６NOTゲート９８の
入力側の中点と接地（大地）との間に、それぞれのチャ
ネルがこの順に直列に接続されていて、これらのゲート
電極はVccに共通接続されている。また、第３４トラン
ジスタT34は、そのチャネルを上述の中点と接地（大
地）との間に接続されており、このトランジスタT34の
ゲート電極は、第１６及び第１７NOTゲート９８及び１
００間の接続中点に接続されている。尚、トランジスタ
T33及びT34と大地との間には抵抗Rが介挿されている。

【０１３６】また、第３回路９６は、図５に示すよう
に、パッド部等による被電圧印加部を備えておらず、す
なわち電圧が無印加状態において、"L"（GND)状態の第
１印加電圧を出力するように構成された回路である。

【０１３７】そこで、第１の実施の形態と同様に、先
ず、特性テスト時におけるデータ読み出しを行うに当た
り、この実施の形態における第１印加電圧は、図５にお
けるヒューズ部９４から出力される"H"（Vcc)レベルで
あるとする。

【０１３８】これに伴い、第３回路９６からの"H"レベ
ルの出力電圧によって、テスト信号線TESTはNOTゲート
６６及び６８を介し"H"状態の信号レベルとなり、テス
ト信号線/TESTはNOTゲート６６を介し"L"状態の信号レ
ベルとなる。

【０１３９】従って、第１の実施の形態と同様に、これ
らテスト信号線（TEST及び/TEST）からの出力電圧を、
図１の制御信号切替え部５６に入力した状態で、既に説
明した従来の場合と同様にして、データ読み出し動作が
行われるので、その詳細な説明を省略する。

【０１４０】特性テスト終了の後、通常動作時でのデー
タ読み出しを行うに当たり、この実施の形態では、ヒュ
ーズ部９４を介して出力される第１電圧を遮断するため
にヒューズの切断処理を行い、第１印加電圧を、第１電
圧より低い電圧値である"L"（GND)レベルの第２電圧に
切替える。

【０１４１】これに伴い、第３回路９６からの"L"レベ
ルの出力電圧によって、テスト信号線TESTはNOTゲート
６６及び６８を介し"L"状態の信号レベルとなり、テス
ト信号線/TESTはNOTゲート６６を介し"H"状態の信号レ
ベルとなる。

【０１４２】従って、第１の実施の形態と同様に、これ
らテスト信号線（TEST及び/TEST）からの出力電圧を、
図１の制御信号切替え部５６に入力した状態で、既に説
明した従来の場合と同様にしてデータ読み出しが行われ
る。

【０１４３】以上のように、この実施の形態において
も、第１の実施の形態と同様の効果を得ることができ
る。

【０１４４】更に、この実施の形態では、制御回路への
第１印加電圧としての第１及び第２電圧を、ヒューズの
切断処理によって切替えることができ、よって、特性テ
スト時から通常動作時への切替えを容易に行うことがで
きる。

【０１４５】＜第４の実施の形態＞図６は、第４の実施
の形態の説明に供する図であり、上述した図７における
半導体記憶装置に代わる半導体記憶装置の要部の一構成
例を概略的に示す図である。

【０１４６】尚、この実施の形態では、図６における半
導体記憶装置のうち、図７と異なる点について説明し、
図７と同じ構成部分及び動作についてはその説明をつと
めて省略する。

【０１４７】そこで、この実施の形態では、図７で説明
した半導体記憶装置のメモリセル(MCBLKl及びMCBLKr)の
いずれか一方のメモリセルを、ダミー（仮想）メモリセ
ルとする構成とする。

【０１４８】すなわち、図６に示すように、この実施の
形態におけるDRAMは、１つのメモリセルアレイMCBLKr
と、１つのダミー（仮想）メモリセルアレイMCBLKdと、
１つのセンスアンプ１０とを備える。

【０１４９】そして、メモリセルアレイMCBLKr及び仮想
メモリセルMCBLKdとセンスアンプ１０とは、第１ビット
線としてのビット線BL及び第２ビット線としてのビット
線/BLからなるビット線対によって接続されている。

【０１５０】また、このDRAMのメモリセルアレイMCBLKr
には、これらBL及び/BLにワード線が直交しており、こ
れらの交点に個々のメモリセルが接続されている。

【０１５１】尚、図６では、２本のワード線(WLrm及びW
Lrn)及び、第３及び第４の２個のメモリセル（１６及び
１８）を示す。

【０１５２】また、センスアンプ１０と仮想メモリセル
アレイMCBLKdとの間には、ビットBL及び/BLの一部分と
して第１及び第２のトランジスタT1及びT2が設けられて
いる。すなわち、トランジスタT1のソース及びドレイン
間の主電流路すなわちチャネルがビット線BLの間に設け
られている。また、トランジスタT2のソース及びドレイ
ン間の主電流路すなわちチャネルがビット線/BLの間に
設けられている。そして、このトランジスタ（T1及びT
2）のゲート電極部には、トランスファゲート制御線TGl
が接続されている。

【０１５３】また、センスアンプ１０とメモリセルアレ
イMCBLKrとの間には、トランジスタT3及びT4が設けられ
ている。すなわち、トランジスタT3のソース及びドレイ
ン間の主電流路すなわちチャネルがビット線BLの間に設
けられている。また、トランジスタT4のソース及びドレ
イン間の主電流路すなわちチャネルがビット線/BLの間
に設けられている。そして、このトランジスタ（T3及び
T4）のゲート電極部には、トランスファゲート制御線TG
rが接続されている。

【０１５４】尚、この実施の形態では、これら第１及び
第２トランジスタT1及びT2のゲート電極を、スイッチ手
段としてのゲート電極とする。

【０１５５】また、図６に示すこの実施の形態における
半導体記憶装置は、上述した各実施の形態の場合と同様
に、図１に示す制御信号切替え部５６を備えると共に、
図１に示す第１及び第２信号であるテスト信号線（TEST
及び/TEST）への信号を生成する、第１テスト信号生成
部５４、第２テスト信号生成部７６及び第３テスト信号
生成部９２のうちのいずれか１つを備える構成とする。

【０１５６】そこで、上述した各実施の形態の場合と同
様に、これらテスト信号線(TEST及び/TEST)からの出力
電圧を、図１に示す制御信号切替え部５６に入力した状
態でデータ読み出しが行われる。

【０１５７】但し、この実施の形態では、選択される１
本のワード線はWLrmとする。

【０１５８】よって、通常動作時のデータ読み出しにお
いては、図６を参照して説明したDRAMに設けられてい
る、スイッチ手段としてのトランジスタ（T1及びT2）の
ゲート電極はオフ状態となり、ダミー（仮想）側のメモ
リセルアレイ(MCBLKd)とセンスアンプ１０との間は、こ
の第１及び第２制御信号レベルに基づいて非導通状態に
なる。

【０１５９】また、特性テスト時のデータ読み出しにお
いては、スイッチ手段としてのトランジスタ(T1及びT2)
のゲート電極がオン状態となり、選択側及びダミー（仮
想）側のメモリセルアレイ（MCBLKr及びMCBLKd）とセン
スアンプ１０との間は、第１及び第２制御信号レベルに
基づいて共に導通状態になる。

【０１６０】以上のように、この実施の形態では、ダミ
ー（仮想）メモリセルアレイMCBLKdを設けることによ
り、装置の構成上において１つのセンスアンプに対して
１つのメモリセルのみが接続されているような場合であ
っても、特性テスト時においてダミー（仮想）メモリセ
ルアレイMCBLKdとセンスアンプ１０との間を導通状態と
することができ、よって、ダミー（仮想）側メモリセル
アレイMCBLKd側のメモリセル当たりのビット線BL及び/B
Lの配線容量Cbを無視できない構成とすることができ
る。

【０１６１】その結果、この実施の形態においても、第
１の実施の形態と同様の効果を得ることができる。

【０１６２】また、このような構成とすることによっ
て、半導体記憶装置内における全てのメモリセルに対す
るスクリーニングが可能となり、よって、スクリーニン
グ精度を更に高めることができる。

【０１６３】以上、この発明の実施の形態を図面に沿っ
て説明したが、この発明は、前述の実施の形態において
示された事項のみに限定されない。よって、特許請求の
範囲及び発明の詳細な説明の記載、並びに周知の技術に
基づいて、当業者がその変更・応用を行うことができる
範囲が含まれる。

【０１６４】また、テスト信号生成部及び制御信号切替
え部における回路構成等は、上述した例に限られるもの
ではなく、他の任意好適なものであっても良い。

【０１６５】

【発明の効果】以上、詳述したようにこの発明によれ
ば、半導体記憶装置に設けられたスイッチ手段を、制御
回路への第１印加電圧のレベルに応じて出力される制御
信号に基づいて、通常動作時には非導通状態とすると共
に、特性テスト時には導通状態に適宜切替えることが可
能とされる。

【０１６６】よって、特性テスト時にのみ、非選択側で
あるメモリセル当たりのビット線BL及び/BLの配線容量C
bを無視できない構成とすることができるため、ビット
線の電位変化ΔVを通常動作時よりも小さく制御でき
る。

【０１６７】従って、特性テスト時にのみ、センスアン
プの誤動作を発生し易い構成とすることができ、従来よ
りも簡便なプローブテストによるスクリーニングが可能
とされる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の要部構成図で
ある。

【図２】第１の実施の形態の半導体記憶装置の要部構成
図である。

【図３】この発明に係る半導体記憶装置の動作説明に供
する図である。

【図４】第２の実施の形態の半導体記憶装置の構成図で
ある。

【図５】第３の実施の形態の半導体記憶装置の構成図で
ある。

【図６】第４の実施の形態の半導体記憶装置の構成図で
ある。

【図７】半導体記憶装置の構成図である。

【図８】従来の半導体記憶装置の構成図である。

【図９】従来の半導体記憶装置の動作説明に供する図で
ある。

【符号の説明】

１０：センスアンプ１２,１４,１６,１８：メモリセル２０,２２，２４：ビット線イコライズ回路２６,２８,３０,３２,３４,３６,４０,４２,４６,６６,
６８,７０,７２,８６,８８,９８,１００：ＮＯＴゲート３８,９０：ＮＡＮＤゲート４４：第１トランスファゲート制御線制御部４８：第２トランスファゲート制御線制御部５０：第１高電位電圧出力端子５２：第２高電位電圧出力端子５４：第１テスト信号生成部５６：制御信号切替え部５８：第１制御信号出力端子６０：第２制御信号出力端子６２：第１パッド部６４：第１回路７４：ＮＯＲゲート７６：第２テスト信号生成部７８,８０,８２：第２パッド部８４：第２回路９２：第３テスト信号生成部９４：ヒューズ部９６：第３回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者川越政邦宮崎県宮崎郡清武町大字木原7083番地株式会社沖マイクロデザイン内Ｆターム(参考） 2G132 AA08 AD15 AK07 AL12 5L106 AA01 DD00 DD11 EE02 5M024 AA91 BB13 BB14 BB40 CC70 CC90 CC99 MM02 PP02 PP03 PP07

Claims

【特許請求の範囲】

【請求項１】それぞれ複数のメモリセルに接続された
第１及び第２ビット線からなるビット線対と、該ビット
線対によって接続されたセンスアンプとを含む半導体記
憶装置であって、センスアンプと該センスアンプに接続されるメモリセル
との間の前記第１及び第２ビット線を、通常動作時には
非導通状態とすると共に、該ビット線を、特性テスト時
には導通状態とする制御信号を出力する制御回路を備え
ることを特徴とする半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置におい
て、複数の前記メモリセルのうちの１つのメモリセルを
ダミーメモリセルとすることを特徴とする半導体記憶装
置。
【請求項３】請求項１または２に記載の半導体記憶装
置において、前記第１及び第２ビット線は、それぞれに
設けられたトランジスタに接続され、かつ、前記制御回
路に外部から印加される第１印加電圧に基づいて、前記
制御回路から発生する前記制御信号に応答して前記導通
状態と前記非導通状態との切り替え動作をするスイッチ
手段を備えることを特徴とする半導体記憶装置。
【請求項４】請求項３に記載の半導体記憶装置におい
て、前記制御回路は、該制御回路に外部から印加される
複数の第２印加電圧に基づいて前記第１印加電圧を出力
するセレクタ部を備えることを特徴とする半導体記憶装
置。
【請求項５】請求項３に記載の半導体記憶装置におい
て、前記第１印加電圧は、第１電圧と該第１電圧より低
い電圧値の第２電圧とを含み、前記制御回路は、前記第
１電圧の印加が遮断されている場合には、前記第２電圧
に基づいて、前記スイッチ手段の前記導通状態と前記非
導通状態とを切り替えることを特徴とする半導体記憶装
置。
【請求項６】請求項３から５までのいずれか一項に記
載の半導体記憶装置において、前記制御回路は第１パッ
ド部を有し、前記第１印加電圧は該第１パッド部に印加
されることを特徴とする半導体記憶装置。
【請求項７】請求項４に記載の半導体記憶装置におい
て、前記制御回路は第２パッド部を有し、前記第２印加
電圧は該第２パッド部に印加されることを特徴とする半
導体記憶装置。
【請求項８】請求項３から７までのいずれか一項に記
載の半導体記憶装置において、前記制御回路は、前記第
１印加電圧に基づいて前記制御回路を駆動するための第
１及び第２信号を生成する信号生成部と、前記第１及び
第２信号に基づいて前記制御信号の切替えを行う制御信
号切替え部とを備え、該制御信号切替え部は、前記第１及び第２信号を２方向
からの供給電圧とする複数のトランスミッションゲート
を備えると共に、該トランスミッションゲートの導通状
態及び非導通状態の組合せに基づいて前記制御信号を出
力することを特徴とする半導体記憶装置。