JP3076606B2 - 半導体記憶装置およびその検査方法 - Google Patents
半導体記憶装置およびその検査方法Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の検査
方法及びそれを可能にする半導体記憶装置に関する。
方法及びそれを可能にする半導体記憶装置に関する。
【０００２】半導体記憶装置の高集積化が進むにつれ、
製造したメモリチップの検査に要する時間は爆発的に増
大する傾向になる。この理由はビット数の増大に対して
メモリの動作速度はそれほど高速化されていないため、
「ビット当たりの動作時間×ビット数×検査パターンで
決まる係数÷並列同時検査ビット数」で決まる検査時間
が増大するためである。このためチップに占める検査の
コストが増大する傾向があり、問題になっている。
製造したメモリチップの検査に要する時間は爆発的に増
大する傾向になる。この理由はビット数の増大に対して
メモリの動作速度はそれほど高速化されていないため、
「ビット当たりの動作時間×ビット数×検査パターンで
決まる係数÷並列同時検査ビット数」で決まる検査時間
が増大するためである。このためチップに占める検査の
コストが増大する傾向があり、問題になっている。
【０００３】検査で摘発、排除するのは明確に不良を示
すビットであるが、これ以外にも除去しなければならず
更に時間がかかるのは、条件によって不良になったり良
になったりする、動作が不安定なビットである。これを
除外する検査は、１ビット当たりに充分な時間をかけら
れない状況では極めて難しい。本発明はこのような不安
定なビットの検出と除外を高速に行う半導体記憶装置と
その検査方法に係るものである。
すビットであるが、これ以外にも除去しなければならず
更に時間がかかるのは、条件によって不良になったり良
になったりする、動作が不安定なビットである。これを
除外する検査は、１ビット当たりに充分な時間をかけら
れない状況では極めて難しい。本発明はこのような不安
定なビットの検出と除外を高速に行う半導体記憶装置と
その検査方法に係るものである。
【０００４】
【従来の技術】従来、ＤＲＡＭ（ダイナミックＲＡＭ）
の検査において不安定ビットを検出する方法は、何らか
の方法でメモリセルの電荷量を減少させ、これによって
セルの出力電圧を規定の値よりも強制的に低くする方法
である。強制的に低くすることで、セルのキャパシタ容
量が何らかの異常によって少いセル、ｐｎ接合やトラン
ジスタがリークしやすく電荷が早く減少してしまうセ
ル、センスアンプが何らかの異常で感度を悪くしている
場合に起こるエラーをより起こしやすい状況にし、通常
の検査サイクルで、良となってしまうものを正しく不良
として検出する。具体的にはＤＲＡＭセルのセルプレー
ト（蓄積キャパシタの対向電極板）の電圧を書き込み時
と読出時で異なった値にし、これによって蓄積された電
荷量を変調する。
の検査において不安定ビットを検出する方法は、何らか
の方法でメモリセルの電荷量を減少させ、これによって
セルの出力電圧を規定の値よりも強制的に低くする方法
である。強制的に低くすることで、セルのキャパシタ容
量が何らかの異常によって少いセル、ｐｎ接合やトラン
ジスタがリークしやすく電荷が早く減少してしまうセ
ル、センスアンプが何らかの異常で感度を悪くしている
場合に起こるエラーをより起こしやすい状況にし、通常
の検査サイクルで、良となってしまうものを正しく不良
として検出する。具体的にはＤＲＡＭセルのセルプレー
ト（蓄積キャパシタの対向電極板）の電圧を書き込み時
と読出時で異なった値にし、これによって蓄積された電
荷量を変調する。
【０００５】例えばデータ“１”を書き込み、あとで読
み出す場合を考えると、書き込み時に対して読出時のセ
ルプレート電圧を低くすれば、蓄積電荷量は見掛け上少
なくなる。こうしてデータ“１”の出力電圧を強制的に
下げることができる。具体例で説明すると、セルプレー
トの電圧ＶCPを２．５Ｖにし、ビット線電圧ＶBLを５Ｖ
にして書込みを行なうと、セル電圧ＶC ＝ＶBL−ＶCP＝
２．５Ｖ、蓄積された電荷Ｑはこれにセル容量Ｃを乗じ
たものである。かかるセルをＶCP＝１．５Ｖにして読出
すとＶBL＝ＶCP＋ＶC ＝４Ｖになり、ＶCP＝２．５Ｖで
読出す通常読出しのＶBL＝５Ｖに比べて１Ｖの低下にな
る。
み出す場合を考えると、書き込み時に対して読出時のセ
ルプレート電圧を低くすれば、蓄積電荷量は見掛け上少
なくなる。こうしてデータ“１”の出力電圧を強制的に
下げることができる。具体例で説明すると、セルプレー
トの電圧ＶCPを２．５Ｖにし、ビット線電圧ＶBLを５Ｖ
にして書込みを行なうと、セル電圧ＶC ＝ＶBL−ＶCP＝
２．５Ｖ、蓄積された電荷Ｑはこれにセル容量Ｃを乗じ
たものである。かかるセルをＶCP＝１．５Ｖにして読出
すとＶBL＝ＶCP＋ＶC ＝４Ｖになり、ＶCP＝２．５Ｖで
読出す通常読出しのＶBL＝５Ｖに比べて１Ｖの低下にな
る。
【０００６】この方法により、たとえば電荷保持特性が
悪いセルでは“１”レベル書き込み後セル内で電荷量が
下がってくるが、セル出力電圧を強制的に下げることに
よりこの“１”レベルの低下を顕著にすることができ、
不安定セルを不良セルとして検出できる。
悪いセルでは“１”レベル書き込み後セル内で電荷量が
下がってくるが、セル出力電圧を強制的に下げることに
よりこの“１”レベルの低下を顕著にすることができ、
不安定セルを不良セルとして検出できる。
【０００７】このようにセルプレート電圧を読み出し時
に下げる方法で“１”レベルの不安定なセルは検出でき
るが、“０”レベルの不安定なセルに対しては逆にセル
プレート電圧を書き込み時に対して読出時に高くする必
要がある。一般的にセル内のｐｎ接合リークが原因の場
合は“１”レベルの低下だけが起こり“０”レベルの変
調はないので、蓄積電極とキャパシタのことだけを考え
ればセルプレート電圧を読出時に下げる方法だけ行えば
良い。しかし、ビット線とワード線が短絡しかかってい
るようなセルではむしろ“０”レベルの変調によって不
良ビットとなる。つまり選択セルが“０”を保持してお
り、これを読み出したときにワード線とビット線が短絡
していると、ビット線電圧はワード線を通じて高レベル
側に引かれ、あたかも“１”を読んだように判定される
ために不良となる。
に下げる方法で“１”レベルの不安定なセルは検出でき
るが、“０”レベルの不安定なセルに対しては逆にセル
プレート電圧を書き込み時に対して読出時に高くする必
要がある。一般的にセル内のｐｎ接合リークが原因の場
合は“１”レベルの低下だけが起こり“０”レベルの変
調はないので、蓄積電極とキャパシタのことだけを考え
ればセルプレート電圧を読出時に下げる方法だけ行えば
良い。しかし、ビット線とワード線が短絡しかかってい
るようなセルではむしろ“０”レベルの変調によって不
良ビットとなる。つまり選択セルが“０”を保持してお
り、これを読み出したときにワード線とビット線が短絡
していると、ビット線電圧はワード線を通じて高レベル
側に引かれ、あたかも“１”を読んだように判定される
ために不良となる。
【０００８】つまり、“１”に対しても“０”に対して
もセルのリーク（簡単に判別できる明らかな短絡故障で
はなく、高抵抗を介して電流リークがある不安定動作す
ることを指す）のないことを保障するには、セルプレー
ト電圧の変調を“１”に対してと“０”に対しての両
方、従って二度検査をしなければならない。さもなけれ
ば、たとえばビット線とワード線の間のリークが決して
起こらない安全な製造プロセスを用いなければならず、
このような場合一般的にメモリセルの寸法を大きくして
でも製造が容易なものにしなければならず、結果的にチ
ップ寸法が大きくなって製造コストが増す。また、もし
も検査を二度やるとすれば検査コストが増すことにな
る。
もセルのリーク（簡単に判別できる明らかな短絡故障で
はなく、高抵抗を介して電流リークがある不安定動作す
ることを指す）のないことを保障するには、セルプレー
ト電圧の変調を“１”に対してと“０”に対しての両
方、従って二度検査をしなければならない。さもなけれ
ば、たとえばビット線とワード線の間のリークが決して
起こらない安全な製造プロセスを用いなければならず、
このような場合一般的にメモリセルの寸法を大きくして
でも製造が容易なものにしなければならず、結果的にチ
ップ寸法が大きくなって製造コストが増す。また、もし
も検査を二度やるとすれば検査コストが増すことにな
る。
【０００９】
【発明が解決しようとする課題】従来の不安定動作ビッ
ト検出方法（スクリーニングと称する）では、上記のよ
うにデータ“１”に対する不安定性（蓄積電極およびキ
ャパシタ関係のリーク）とデータ“０”に対する不安定
性（ビット線とワード線間のリーク）はそれぞれセルの
出力電圧を小さくする特殊な動作を読出と書込が交互に
行われる「マ−チ」などのデータパターンでは各サイク
ルごとにセルプレート電圧を変化させねばならない。と
ころがセルプレートの電圧変化は最小動作サイクル時間
に追従するほど高速には変化できない（セルプレート容
量が大きいため）。このため検査時間が長くかかること
が問題だった。
ト検出方法（スクリーニングと称する）では、上記のよ
うにデータ“１”に対する不安定性（蓄積電極およびキ
ャパシタ関係のリーク）とデータ“０”に対する不安定
性（ビット線とワード線間のリーク）はそれぞれセルの
出力電圧を小さくする特殊な動作を読出と書込が交互に
行われる「マ−チ」などのデータパターンでは各サイク
ルごとにセルプレート電圧を変化させねばならない。と
ころがセルプレートの電圧変化は最小動作サイクル時間
に追従するほど高速には変化できない（セルプレート容
量が大きいため）。このため検査時間が長くかかること
が問題だった。
【００１０】本発明はセンスアンプの付属回路の駆動法
の工夫により、セルプレート電圧を変化させることなく
データの“０”と“１”の両方に対して同時にセル出力
電圧を強制的に減少させ、検査が高速に行われるように
して検査時間の倍増を防ぐことを目的とするものであ
る。
の工夫により、セルプレート電圧を変化させることなく
データの“０”と“１”の両方に対して同時にセル出力
電圧を強制的に減少させ、検査が高速に行われるように
して検査時間の倍増を防ぐことを目的とするものであ
る。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明は以下のような構成を有する。 （１）複数のＤＲＡＭセルアレー（ＣＡＲ）のビット線
（ＢＬ、ＢＬＸ）をそれぞれ共通のセンスアンプ（Ｓ
Ａ）に接続可能にするスイッチ（ＳＷ）を備え、通常モ
ードでは複数のＤＲＡＭセルアレーのうちで１つのセル
アレーのビット線（ＢＬ、ＢＬＸ）を選択して共通のセ
ンスアンプ（ＳＡ）へ接続し、データの読出しを行なう
シェアドセンスアンプ構成の半導体記憶装置であって、
テストモードでは、複数のＤＲＡＭセルアレー（ＣＡ
Ｒ）の各スイッチ（ＳＷ）に共通の信号を供給して全部
のスイッチ（ＳＷ）をオンにし、共通のセンスアンプへ
複数のセルアレーのビット線を同時に接続する手段を備
える構成。 （２）複数のＤＲＡＭセルアレー（ＣＡＲ）のビット線
（ＢＬ、ＢＬＸ）をそれぞれ共通のセンスアンプ（Ｓ
Ａ）に接続可能にするスイッチ（ＳＷ）を備え、通常モ
ードでは複数のＤＲＡＭセルアレーのうちで１つのセル
アレーのビット線（ＢＬ、ＢＬＸ）を選択して共通のセ
ンスアンプ（ＳＡ）へ接続し、データの読出しを行なう
シェアドセンスアンプ構成の半導体記憶装置の検査方法
であって、テストモードでは、複数のＤＲＡＭセルアレ
ー（ＣＡＲ）の各スイッチ（ＳＷ）に共通の信号を供給
して全部のスイッチ（ＳＷ）をオンにし、共通のセンス
アンプへ複数のセルアレーのビット線を同時に接続し
て、選択セルの負荷となるビット線の容量を複数倍にす
る構成。
に、本発明は以下のような構成を有する。 （１）複数のＤＲＡＭセルアレー（ＣＡＲ）のビット線
（ＢＬ、ＢＬＸ）をそれぞれ共通のセンスアンプ（Ｓ
Ａ）に接続可能にするスイッチ（ＳＷ）を備え、通常モ
ードでは複数のＤＲＡＭセルアレーのうちで１つのセル
アレーのビット線（ＢＬ、ＢＬＸ）を選択して共通のセ
ンスアンプ（ＳＡ）へ接続し、データの読出しを行なう
シェアドセンスアンプ構成の半導体記憶装置であって、
テストモードでは、複数のＤＲＡＭセルアレー（ＣＡ
Ｒ）の各スイッチ（ＳＷ）に共通の信号を供給して全部
のスイッチ（ＳＷ）をオンにし、共通のセンスアンプへ
複数のセルアレーのビット線を同時に接続する手段を備
える構成。 （２）複数のＤＲＡＭセルアレー（ＣＡＲ）のビット線
（ＢＬ、ＢＬＸ）をそれぞれ共通のセンスアンプ（Ｓ
Ａ）に接続可能にするスイッチ（ＳＷ）を備え、通常モ
ードでは複数のＤＲＡＭセルアレーのうちで１つのセル
アレーのビット線（ＢＬ、ＢＬＸ）を選択して共通のセ
ンスアンプ（ＳＡ）へ接続し、データの読出しを行なう
シェアドセンスアンプ構成の半導体記憶装置の検査方法
であって、テストモードでは、複数のＤＲＡＭセルアレ
ー（ＣＡＲ）の各スイッチ（ＳＷ）に共通の信号を供給
して全部のスイッチ（ＳＷ）をオンにし、共通のセンス
アンプへ複数のセルアレーのビット線を同時に接続し
て、選択セルの負荷となるビット線の容量を複数倍にす
る構成。
【００１２】図１は、本発明の原理図である。ここでＳ
Ａはセンスアンプであり、ＳＷ１，ＳＷ２，ＳＷ３，Ｓ
Ｗ４はスイッチである。ＳＷ１とＳＷ２は同時に駆動さ
れ、ＳＷ３とＳＷ４は同時に駆動される。スイッチの切
替えにより、センスアンプＳＡはセルアレーのメモリセ
ルがビットセンスアンプに与える、ビット線ＢＬ１，Ｂ
Ｌ１Ｘ上の差電圧もしくはＢＬ２，ＢＬ２Ｘ上の差電圧
のいずれかを増幅する。通常のメモリ動作では、スイッ
チＳＷ１，ＳＷ２がオンのときはスイッチＳＷ３，ＳＷ
４はオフであり、スイッチＳＷ１，ＳＷ２がオフのとき
はスイッチＳＷ３，ＳＷ４はオンになる関係にあるた
め、一つのセンスアンプが二つのビット線組に利用でき
る。このためセンスアンプの数を減らすことができてチ
ップ寸法を小さくできるメリットがある。これはいわゆ
るシェアドセンスアンプ方式である。本発明では、この
通常動作でのスイッチ動作に対して、スクリーニングを
行うテストモードではスイッチＳＷ１，ＳＷ２，ＳＷ
３，ＳＷ４のすべてを同時に導通させる。図１（ｂ）は
この様子を示す。なおセル選択は片方のセルアレーに対
してだけである。
Ａはセンスアンプであり、ＳＷ１，ＳＷ２，ＳＷ３，Ｓ
Ｗ４はスイッチである。ＳＷ１とＳＷ２は同時に駆動さ
れ、ＳＷ３とＳＷ４は同時に駆動される。スイッチの切
替えにより、センスアンプＳＡはセルアレーのメモリセ
ルがビットセンスアンプに与える、ビット線ＢＬ１，Ｂ
Ｌ１Ｘ上の差電圧もしくはＢＬ２，ＢＬ２Ｘ上の差電圧
のいずれかを増幅する。通常のメモリ動作では、スイッ
チＳＷ１，ＳＷ２がオンのときはスイッチＳＷ３，ＳＷ
４はオフであり、スイッチＳＷ１，ＳＷ２がオフのとき
はスイッチＳＷ３，ＳＷ４はオンになる関係にあるた
め、一つのセンスアンプが二つのビット線組に利用でき
る。このためセンスアンプの数を減らすことができてチ
ップ寸法を小さくできるメリットがある。これはいわゆ
るシェアドセンスアンプ方式である。本発明では、この
通常動作でのスイッチ動作に対して、スクリーニングを
行うテストモードではスイッチＳＷ１，ＳＷ２，ＳＷ
３，ＳＷ４のすべてを同時に導通させる。図１（ｂ）は
この様子を示す。なおセル選択は片方のセルアレーに対
してだけである。
【００１３】
【作用】シェアドセンスアンプ方式のメモリで、センス
アンプの両側のセルアレーＣＡＲ１，ＣＡＲ２のビット
線ＢＬ１とＢＬ１Ｘ，ＢＬ２とＢＬ２Ｘに対するスイッ
チＳＷ１とＳＷ２，ＳＷ３とＳＷ４を同時にオンにする
と、ビット線容量が通常動作したときの２倍になり、セ
ル出力電圧が減少する。
アンプの両側のセルアレーＣＡＲ１，ＣＡＲ２のビット
線ＢＬ１とＢＬ１Ｘ，ＢＬ２とＢＬ２Ｘに対するスイッ
チＳＷ１とＳＷ２，ＳＷ３とＳＷ４を同時にオンにする
と、ビット線容量が通常動作したときの２倍になり、セ
ル出力電圧が減少する。
【００１４】メモリセルの蓄積容量をＣS 、ビット線容
量をＣb 、センスアンプ入力容量をＣa 、とすると、通
常動作時にはセルがビット線に与える出力電圧ΔＶは ΔＶ＝｛ＣS ／（Ｃb ＋Ｃa ＋ＣS ）｝×（Ｖd −
Ｖp ） で与えられる。ここでＶd は記憶データに対応したセル
内の蓄積電圧であり、Ｖp はビット線のプリチャージ電
圧（読出時にビット線がフローティング状態にあるとき
の電圧）である。本発明のテストモードでは、シェアド
センスアンプの切替えスイッチをすべて導通させるため
Ｃb は通常動作時の倍の値になり、出力電圧ΔＶtest
は、 ΔＶtest＝｛ＣS ／（２Ｃb ＋Ｃa ＋ＣS ）｝×（Ｖd
−Ｖp ） になる。Ｃb ／ＣS は通常Ｃレシオと呼ばれ、１０前後
の値をとる。仮にここでこの値を１０とし、センスアン
プ容量をＣb の２０％とすると、通常の動作では、 ΔＶ＝（１／１３）×（Ｖd −Ｖp ）＝０．０７７０×
（Ｖd −Ｖp ） であり、テストモードでは ΔＶtest＝（１／２３）×（Ｖd −Ｖp ）＝０．０４３
５×（Ｖd −Ｖp ） となってセルの出力電圧は小さくできる。
量をＣb 、センスアンプ入力容量をＣa 、とすると、通
常動作時にはセルがビット線に与える出力電圧ΔＶは ΔＶ＝｛ＣS ／（Ｃb ＋Ｃa ＋ＣS ）｝×（Ｖd −
Ｖp ） で与えられる。ここでＶd は記憶データに対応したセル
内の蓄積電圧であり、Ｖp はビット線のプリチャージ電
圧（読出時にビット線がフローティング状態にあるとき
の電圧）である。本発明のテストモードでは、シェアド
センスアンプの切替えスイッチをすべて導通させるため
Ｃb は通常動作時の倍の値になり、出力電圧ΔＶtest
は、 ΔＶtest＝｛ＣS ／（２Ｃb ＋Ｃa ＋ＣS ）｝×（Ｖd
−Ｖp ） になる。Ｃb ／ＣS は通常Ｃレシオと呼ばれ、１０前後
の値をとる。仮にここでこの値を１０とし、センスアン
プ容量をＣb の２０％とすると、通常の動作では、 ΔＶ＝（１／１３）×（Ｖd −Ｖp ）＝０．０７７０×
（Ｖd −Ｖp ） であり、テストモードでは ΔＶtest＝（１／２３）×（Ｖd −Ｖp ）＝０．０４３
５×（Ｖd −Ｖp ） となってセルの出力電圧は小さくできる。
【００１５】ここで注目すべきは、上記式の中にセル内
の蓄積電圧Ｖd が入っており、セル内の記憶データの
“０”，“１”の両方に対してセル出力電圧を減少でき
ることである。これにより、実動作時に誤動作を起こす
可能性が高い、出力信号が微弱なセルまたは感度の悪い
センスアンプを探知することができる。
の蓄積電圧Ｖd が入っており、セル内の記憶データの
“０”，“１”の両方に対してセル出力電圧を減少でき
ることである。これにより、実動作時に誤動作を起こす
可能性が高い、出力信号が微弱なセルまたは感度の悪い
センスアンプを探知することができる。
【００１６】
【実施例】図２に本発明の実施例を示す。ビット線を切
り換えるスイッチＳＷ１〜ＳＷ４にＭＯＳＦＥＴを用
い、そのゲート電圧をクロックＢＴで制御してスイッチ
作用をさせる。図２（ａ）はクロックＢＴ２の発生回路
を示す。図示省略されているが、クロックＢＴ１の発生
回路も同様である。図示のようにクロックＢＴ２の発生
回路は、ＲＡＳ（ローアドレスストローブ）クロック発
生回路ＣＧＥＮ、ＤＬＹ、ナンドゲートＧ１、デコーダ
ＤＥＣ、ナンドゲートＧ２、インバータＩ２、Ｉ３で構
成される。またデコーダＤＥＣは、セルアレーアドレス
の各ビットＡ，Ｂ，……が入力するｎチャネルＭＯＳト
ランジスタＱ２、Ｑ３、……、ナンドゲートＧ１の出力
を受けるｐチャネルＭＯＳトランジスタＱ１、インバー
タＩ１、この出力を受けるｐチャネルＭＯＳトランジス
タＱ５を備える。また図２（ｂ）でＱa 〜Ｑd はセンス
アンプを構成するＭＯＳトランジスタ、ＳＡＤＬはセン
スアンプ駆動線で、センスイネーブル用のクロック
φS ，φS Ｘを受けるトランジスタＱg ，Ｑh により一
方は電源Ｖccへ、他方はグランドへ接続される。またＣ
ＳＬはコラム選択線で、ビット線ＢＬ，ＢＬＸをデータ
バスＤＢ，ＤＢＸへ接続するＭＯＳトランジスタＱe ，
Ｑf をオン、オフする。メモリセルはトランスファゲー
ト用のＭＯＳトランジスタとキャパシタからなる１トラ
ンジスタ１キャパシタ型で、このキャパシタはＭＯＳ型
ではなく、両電極がポリシリコンの通常タイプ（メタ
ル、誘電体、メタルのタイプ）である。
り換えるスイッチＳＷ１〜ＳＷ４にＭＯＳＦＥＴを用
い、そのゲート電圧をクロックＢＴで制御してスイッチ
作用をさせる。図２（ａ）はクロックＢＴ２の発生回路
を示す。図示省略されているが、クロックＢＴ１の発生
回路も同様である。図示のようにクロックＢＴ２の発生
回路は、ＲＡＳ（ローアドレスストローブ）クロック発
生回路ＣＧＥＮ、ＤＬＹ、ナンドゲートＧ１、デコーダ
ＤＥＣ、ナンドゲートＧ２、インバータＩ２、Ｉ３で構
成される。またデコーダＤＥＣは、セルアレーアドレス
の各ビットＡ，Ｂ，……が入力するｎチャネルＭＯＳト
ランジスタＱ２、Ｑ３、……、ナンドゲートＧ１の出力
を受けるｐチャネルＭＯＳトランジスタＱ１、インバー
タＩ１、この出力を受けるｐチャネルＭＯＳトランジス
タＱ５を備える。また図２（ｂ）でＱa 〜Ｑd はセンス
アンプを構成するＭＯＳトランジスタ、ＳＡＤＬはセン
スアンプ駆動線で、センスイネーブル用のクロック
φS ，φS Ｘを受けるトランジスタＱg ，Ｑh により一
方は電源Ｖccへ、他方はグランドへ接続される。またＣ
ＳＬはコラム選択線で、ビット線ＢＬ，ＢＬＸをデータ
バスＤＢ，ＤＢＸへ接続するＭＯＳトランジスタＱe ，
Ｑf をオン、オフする。メモリセルはトランスファゲー
ト用のＭＯＳトランジスタとキャパシタからなる１トラ
ンジスタ１キャパシタ型で、このキャパシタはＭＯＳ型
ではなく、両電極がポリシリコンの通常タイプ（メタ
ル、誘電体、メタルのタイプ）である。
【００１７】通常のリード／ライトは既知の通りで、セ
ルアレー１のメモリセルをリードするなら、セルアレー
１のワード線ＷＬを選択して、プリチャージしておいた
ビット線へ選択セルを接続し、これでビット線ＢＬ１と
ＢＬ１Ｘとの間に差を付け、またクロックＢＴ２をＬに
してスイッチＳＷ３，ＳＷ４を開き、ビット線ＢＬ１，
ＢＬ１Ｘをセンスアンプへ接続しビット線ＢＬ２，ＢＬ
２Ｘは切離して、上記差を拡大する。次いでコラム選択
線ＣＳＬをＨレベルにしてトランジスタＱe ，Ｑf をオ
ンにし、選択したビット線の電位をデータバスＤＢ、Ｄ
ＢＸへ伝える。セルアレー２側のメモリセルを読出す場
合も同様で、唯、この場合はクロックＢＴ１をＬにして
ビット線ＢＬ１，ＢＬ１Ｘをセンスアンプから切離し、
ビット線ＢＬ２，ＢＬ２Ｘをセンスアンプへ接続する。
ルアレー１のメモリセルをリードするなら、セルアレー
１のワード線ＷＬを選択して、プリチャージしておいた
ビット線へ選択セルを接続し、これでビット線ＢＬ１と
ＢＬ１Ｘとの間に差を付け、またクロックＢＴ２をＬに
してスイッチＳＷ３，ＳＷ４を開き、ビット線ＢＬ１，
ＢＬ１Ｘをセンスアンプへ接続しビット線ＢＬ２，ＢＬ
２Ｘは切離して、上記差を拡大する。次いでコラム選択
線ＣＳＬをＨレベルにしてトランジスタＱe ，Ｑf をオ
ンにし、選択したビット線の電位をデータバスＤＢ、Ｄ
ＢＸへ伝える。セルアレー２側のメモリセルを読出す場
合も同様で、唯、この場合はクロックＢＴ１をＬにして
ビット線ＢＬ１，ＢＬ１Ｘをセンスアンプから切離し、
ビット線ＢＬ２，ＢＬ２Ｘをセンスアンプへ接続する。
【００１８】テストモード信号ＳＴＸは通常モードでは
Ｈレベルで、従ってゲートＧ2 は開いており、クロック
ＢＴ２はデコーダＤＥＣ出力に従う。テストモードでは
信号ＳＴＸはＬレベルで、従ってナンドゲートＧ２の出
力はデコーダＤＥＣの出力が何であってもＨ、従って信
号ＢＴ２はＨである。図示されていないクロックＢＴ１
発生回路でも同様で、テストモードではクロックＢＴ１
をＨにする。従ってセンスアンプの両側のスイッチＳＷ
１〜ＳＷ４が閉じ、ビット線長は通常の２倍になる。セ
ル選択（ワード線選択）を行なうのはテストモードで
も、両側のセルアレーのうちの一方だけである。これに
より前述にようにセル記憶データが“１”でも“０”で
も出力電圧ΔＶtestが小さくなる。
Ｈレベルで、従ってゲートＧ2 は開いており、クロック
ＢＴ２はデコーダＤＥＣ出力に従う。テストモードでは
信号ＳＴＸはＬレベルで、従ってナンドゲートＧ２の出
力はデコーダＤＥＣの出力が何であってもＨ、従って信
号ＢＴ２はＨである。図示されていないクロックＢＴ１
発生回路でも同様で、テストモードではクロックＢＴ１
をＨにする。従ってセンスアンプの両側のスイッチＳＷ
１〜ＳＷ４が閉じ、ビット線長は通常の２倍になる。セ
ル選択（ワード線選択）を行なうのはテストモードで
も、両側のセルアレーのうちの一方だけである。これに
より前述にようにセル記憶データが“１”でも“０”で
も出力電圧ΔＶtestが小さくなる。
【００１９】図２（ａ）の動作を詳細に説明すると、Ｒ
ＡＳＸクロックはチップ外部より与えられるＲＡＳバー
クロックによりクロック発生回路ＣＧＥＮが作ったチッ
プ内クロックで、波形としてはＲＡＳバーと同じであ
り、通常はＨレベル、アクセル時にＬになる。ＲＡＳＸ
がＨで、しかもＨになってから充分時間が経過していれ
ば、遅延回路ＤＬＹの出力はＨ、従ってナンドゲートＧ
１の出力はＬになる。ＲＡＳＸがＬになるとナンドゲー
トＧ１の出力はＨになり、そしてＲＡＳＸがＬからＨに
戻ると、遅延回路ＤＬＹの遅延時間τ後にナンドゲート
Ｇ１の出力はＬに戻る。即ちナンドゲートＧ１の出力が
ＨからＬに戻るのはτだけ遅れる。これはローアドレス
のリセット（デコーダＤＥＣの解除）を最後に行なうた
めである。
ＡＳＸクロックはチップ外部より与えられるＲＡＳバー
クロックによりクロック発生回路ＣＧＥＮが作ったチッ
プ内クロックで、波形としてはＲＡＳバーと同じであ
り、通常はＨレベル、アクセル時にＬになる。ＲＡＳＸ
がＨで、しかもＨになってから充分時間が経過していれ
ば、遅延回路ＤＬＹの出力はＨ、従ってナンドゲートＧ
１の出力はＬになる。ＲＡＳＸがＬになるとナンドゲー
トＧ１の出力はＨになり、そしてＲＡＳＸがＬからＨに
戻ると、遅延回路ＤＬＹの遅延時間τ後にナンドゲート
Ｇ１の出力はＬに戻る。即ちナンドゲートＧ１の出力が
ＨからＬに戻るのはτだけ遅れる。これはローアドレス
のリセット（デコーダＤＥＣの解除）を最後に行なうた
めである。
【００２０】ナンドゲートＧ１の出力がＬであると、ｐ
チャネルＭＯＳトランジスタＱ１はオン、インバータＩ
１の入力はＨ、従って出力はＬ、ラッチ用のｐチャネル
ＭＯＳトランジスタＱ５はオンになる。これでデコーダ
はプリチャージされる。ナンドゲートＧ１の出力がＨに
なるとＱ１はオフ、そしてアドレスによりＱ２，Ｑ３，
……が全てオンになると（セルアレー１が選択される
と）インバータＩ１の入力はＬになり、出力はＨ、通常
読出しではＳＴＸはＨであるからＧ２の出力はＬ、ＢＴ
２はＬ、従ってスイッチＳＷ３，ＳＷ４をオフにする。
この図２（ａ）の回路は、テストモード時に選択セルア
レーの反対側のセルアレーのスイッチ（セルアレー１が
選択セルアレーなら、スイッチＳＷ３とＳＷ４）を開く
機能を持つ。
チャネルＭＯＳトランジスタＱ１はオン、インバータＩ
１の入力はＨ、従って出力はＬ、ラッチ用のｐチャネル
ＭＯＳトランジスタＱ５はオンになる。これでデコーダ
はプリチャージされる。ナンドゲートＧ１の出力がＨに
なるとＱ１はオフ、そしてアドレスによりＱ２，Ｑ３，
……が全てオンになると（セルアレー１が選択される
と）インバータＩ１の入力はＬになり、出力はＨ、通常
読出しではＳＴＸはＨであるからＧ２の出力はＬ、ＢＴ
２はＬ、従ってスイッチＳＷ３，ＳＷ４をオフにする。
この図２（ａ）の回路は、テストモード時に選択セルア
レーの反対側のセルアレーのスイッチ（セルアレー１が
選択セルアレーなら、スイッチＳＷ３とＳＷ４）を開く
機能を持つ。
【００２１】テストモード信号ＳＴＸは、チップにテス
ト端子を設けて該端子に信号を与えたときＬレベルにな
るようにする、あるいは所謂ＷＣＢＲモードによるテス
トモードへのエントリ、または特定のアドレスコードを
用いたテストモードへのエントリ手段によりＬレベルに
なるようにする。
ト端子を設けて該端子に信号を与えたときＬレベルにな
るようにする、あるいは所謂ＷＣＢＲモードによるテス
トモードへのエントリ、または特定のアドレスコードを
用いたテストモードへのエントリ手段によりＬレベルに
なるようにする。
【００２２】
【発明の効果】以上説明したように、本発明ではテスト
モードでビット線容量を強制的に倍増させることでセル
出力信号電圧を低下させているので、データの“０”に
も“１”にも同時に効果がある。従ってメモリセル内の
キャパシタのリークによる不安定動作とビット線とワー
ド線の短絡による不安定動作の検出が同時にできる。ま
た、書込と読出サイクルのそれぞれでセルプレート電圧
を変える操作が不要である。
モードでビット線容量を強制的に倍増させることでセル
出力信号電圧を低下させているので、データの“０”に
も“１”にも同時に効果がある。従ってメモリセル内の
キャパシタのリークによる不安定動作とビット線とワー
ド線の短絡による不安定動作の検出が同時にできる。ま
た、書込と読出サイクルのそれぞれでセルプレート電圧
を変える操作が不要である。
【００２３】このためテスト時間の短縮ができる。
【図１】本発明の原理図である。
【図２】本発明の実施例を示す回路図である。
ＣＡＲ セルアレー ＢＬ、ＢＬＸ ビット線 ＳＷ スイッチ ＳＡ センスアンプ
Claims (2)
- 【請求項１】 複数のＤＲＡＭセルアレー（ＣＡＲ）の
ビット線（ＢＬ、ＢＬＸ）をそれぞれ共通のセンスアン
プ（ＳＡ）に接続可能にするスイッチ（ＳＷ）を備え、
通常モードでは複数のＤＲＡＭセルアレーのうちで１つ
のセルアレーのビット線（ＢＬ、ＢＬＸ）を選択して共
通のセンスアンプ（ＳＡ）へ接続し、データの読出しを
行なうシェアドセンスアンプ構成の半導体記憶装置であ
って、 テストモードでは、複数のＤＲＡＭセルアレー（ＣＡ
Ｒ）の各スイッチ（ＳＷ）に共通の信号を供給して全部
のスイッチ（ＳＷ）をオンにし、共通のセンスアンプへ
複数のセルアレーのビット線を同時に接続する手段を備
えることを特徴とする半導体記憶装置。 - 【請求項２】 複数のＤＲＡＭセルアレー（ＣＡＲ）の
ビット線（ＢＬ、ＢＬＸ）をそれぞれ共通のセンスアン
プ（ＳＡ）に接続可能にするスイッチ（ＳＷ）を備え、
通常モードでは複数のＤＲＡＭセルアレーのうちで１つ
のセルアレーのビット線（ＢＬ、ＢＬＸ）を選択して共
通のセンスアンプ（ＳＡ）へ接続し、データの読出しを
行なうシェアドセンスアンプ構成の半導体記憶装置の検
査方法であって、 テストモードでは、複数のＤＲＡＭセルアレー（ＣＡ
Ｒ）の各スイッチ（ＳＷ）に共通の信号を供給して全部
のスイッチ（ＳＷ）をオンにし、共通のセンスアンプへ
複数のセルアレーのビット線を同時に接続して、選択セ
ルの負荷となるビット線の容量を複数倍にすることを特
徴とする半導体記憶装置の検査方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02410668A JP3076606B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体記憶装置およびその検査方法 |
| US07/806,406 US5339273A (en) | 1990-12-14 | 1991-12-13 | Semiconductor memory device having a testing function and method of testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02410668A JP3076606B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体記憶装置およびその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216400A JPH04216400A (ja) | 1992-08-06 |
| JP3076606B2 true JP3076606B2 (ja) | 2000-08-14 |
Family
ID=18519789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02410668A Expired - Lifetime JP3076606B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体記憶装置およびその検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5339273A (ja) |
| JP (1) | JP3076606B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5384503A (en) * | 1992-09-09 | 1995-01-24 | Shu; Lee-Lean | SRAM with current-mode read data path |
| US6105152A (en) * | 1993-04-13 | 2000-08-15 | Micron Technology, Inc. | Devices and methods for testing cell margin of memory devices |
| TW243531B (ja) * | 1993-09-03 | 1995-03-21 | Motorola Inc | |
| US5469393A (en) * | 1993-09-15 | 1995-11-21 | Micron Semiconductor, Inc. | Circuit and method for decreasing the cell margin during a test mode |
| KR0141432B1 (ko) * | 1993-10-01 | 1998-07-15 | 기다오까 다까시 | 반도체 기억장치 |
| JP3281215B2 (ja) * | 1995-03-16 | 2002-05-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| US5689467A (en) * | 1995-11-30 | 1997-11-18 | Texas Instruments Incorporated | Apparatus and method for reducing test time of the data retention parameter in a dynamic random access memory |
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| JPH10308100A (ja) * | 1997-05-06 | 1998-11-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US6094734A (en) * | 1997-08-22 | 2000-07-25 | Micron Technology, Inc. | Test arrangement for memory devices using a dynamic row for creating test data |
| US5848017A (en) * | 1997-09-30 | 1998-12-08 | Micron Technology, Inc. | Method and apparatus for stress testing a semiconductor memory |
| US5959913A (en) * | 1998-02-19 | 1999-09-28 | Micron Technology, Inc. | Device and method for stress testing a semiconductor memory |
| GB9805054D0 (en) * | 1998-03-11 | 1998-05-06 | Process Intelligence Limited | Memory test system with buffer memory |
| EP0947994A3 (en) * | 1998-03-30 | 2004-02-18 | Siemens Aktiengesellschaft | Reduced signal test for dynamic random access memory |
| US6067263A (en) * | 1999-04-07 | 2000-05-23 | Stmicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
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| US6549476B2 (en) | 2001-04-09 | 2003-04-15 | Micron Technology, Inc. | Device and method for using complementary bits in a memory array |
| JP2003031000A (ja) * | 2001-07-12 | 2003-01-31 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP4659307B2 (ja) * | 2001-09-28 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリ |
| JP2004071119A (ja) * | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | 半導体記憶装置 |
| US6876590B2 (en) * | 2002-11-20 | 2005-04-05 | Infineon Technologies, Ag | 2T2C signal margin test mode using a defined charge exchange between BL and/BL |
| US20040095799A1 (en) * | 2002-11-20 | 2004-05-20 | Michael Jacob | 2T2C signal margin test mode using different pre-charge levels for BL and/BL |
| US6826099B2 (en) * | 2002-11-20 | 2004-11-30 | Infineon Technologies Ag | 2T2C signal margin test mode using a defined charge and discharge of BL and /BL |
| KR100506975B1 (ko) * | 2002-12-23 | 2005-08-09 | 삼성전자주식회사 | 개선된 비트라인 센싱동작을 갖는 반도체 메모리 장치 |
| KR100518559B1 (ko) * | 2003-02-26 | 2005-10-04 | 삼성전자주식회사 | 센스 앰프 회로 및 이를 구비한 비트 비교 회로. |
| WO2004079745A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法 |
| KR100533385B1 (ko) * | 2004-04-16 | 2005-12-06 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 방법 |
| KR100587080B1 (ko) * | 2004-05-17 | 2006-06-08 | 주식회사 하이닉스반도체 | 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치 |
| KR100627515B1 (ko) * | 2004-10-04 | 2006-09-21 | 주식회사 하이닉스반도체 | 메모리 장치 및 그의 테스트 방법 |
| US10090027B2 (en) * | 2016-05-25 | 2018-10-02 | Ememory Technology Inc. | Memory system with low read power |
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| CN112885401B (zh) | 2021-03-25 | 2022-05-27 | 长鑫存储技术有限公司 | 存储单元信号裕度确定方法及装置、存储介质及电子设备 |
| CN114187955B (zh) * | 2022-01-10 | 2023-09-05 | 长鑫存储技术有限公司 | 存储器阵列的测试方法、装置、设备及存储介质 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58128077A (ja) * | 1982-01-22 | 1983-07-30 | Mitsubishi Electric Corp | メモリ装置 |
| JPS6284499A (ja) * | 1985-10-08 | 1987-04-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6286600A (ja) * | 1985-10-11 | 1987-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6363196A (ja) * | 1986-09-02 | 1988-03-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63140498A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63244400A (ja) * | 1987-03-16 | 1988-10-11 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JPH02143984A (ja) * | 1988-11-24 | 1990-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1990
- 1990-12-14 JP JP02410668A patent/JP3076606B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-13 US US07/806,406 patent/US5339273A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5339273A (en) | 1994-08-16 |
| JPH04216400A (ja) | 1992-08-06 |
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