JP7406467B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、スタティックランダムアクセスメモリを備える半導体装置に関する。
メモリを備えた半導体装置として、例えば半導体記憶装置が、特許文献１に記載されている。特許文献１には、メモリセルの動作マージンのテストが行える半導体記憶装置が記載されている。すなわち、特許文献１には、テストモードにおける読み出しの際に、予め電荷を蓄積させたテスト用の固定容量をビット線に接続させ、電荷再分配によりビット線に生じる電位差を検出しにくくすることで、動作マージンの小さなメモリセル等を検出する技術が、記載されている。
特開平３－１５４２８９号公報
特許文献１に記載されている技術は、ダイナミック型メモリ（ＤＲＡＭ）に関するものである。本願発明者らは、スタティックランダムアクセスメモリ（ＳＲＡＭまたはスタティック型メモリ）のメモリセルの動作マージンのテストを行うために、特許文献１に記載されている技術を、ＳＲＡＭに転用することを検討した。
ＳＲＡＭにおいては、メモリセルからデータを読み出す場合、初期状態において、メモリセルが接続された一対のビット線対に、例えば電源電圧のプリチャージが行われる。メモリセルが選択されると、メモリセルに格納されているデータに従って、メモリセルを読み出し電流が流れ、ビット線対のうちの一方のビット線の電位が低下する。このとき、他方のビット線をリファレンスビット線とし、一方のビット線との間の電位差を増幅して、選択されたメモリセルのデータが読み出される。
動作マージンの小さい、言い換えるならば所望の特性を満たさないメモリセルを検出するため、特許文献１に記載されている技術に従って、テスト用の固定容量を、リファレンスビット線に接続する。これにより、テスト用の固定容量とリファレンスビット線の容量との間で電荷再分配が行われ、リファレンスビット線の電位を低下させることが可能となる。その結果、選択されたメモリセルによって、一方のビット線の電位が低下するときのビット線対間の電位差を小さくすることが可能となり、選択されたメモリセルからのデータの読み取りを行いにくくすることが可能である。所望の特性を満たしていないメモリセルでは、選択されたときの読み出し電流が小さくなるため、例えばビット線対間の電位差が所定の値に到達するまでの時間が長くなり、動作マージンの小さなメモリセルを検出することが可能となる。
このように、特許文献１に記載されている技術を、ＳＲＡＭに転用しても、動作マージンの小さいメモリセルを検出することが可能である。
しかしながら、本願発明者らが検討したところ、特許文献１の技術は、例えばコンパイルド（ｃｏｍｐｉｌｅｄ）ＳＲＡＭ技術によって構成されるＳＲＡＭ（コンパイルドＳＲＡＭ）では、課題があることが判明した。
すなわち、特許文献１の技術では、ビット線に固定容量を接続するため、ＤＲＡＭ等のように、常にビット線の長さが一定であれば、電荷再分配により低下するビット線の電位をほぼ一定にすることが可能であり、ＤＲＡＭ等では有効な技術である。
これに対して、コンパイルドＳＲＡＭ技術では、例えばビット線または／およびワード線の長さが可変である。そのため、例えばビット線長の異なる複数のＳＲＡＭ間で、同じ固定容量を接続するようにした場合、ＳＲＡＭによっては、固定容量に過剰の電荷が蓄積されたり、反対に所望量の電荷が蓄積されないことがある。その結果、電荷再分配により、ビット線の電位が大幅に低下したり、反対に所望量低下しないことが考えられる。これにより、例えば、メモリセルが所望の特性を有していても、動作マージンの小さなメモリセルとして検出されてしまう可能性がある。
一実施の形態に係る半導体装置は、次のとおりである。
すなわち、半導体装置は、メモリセルと、メモリセルに接続され、リードモードにおいて、メモリセルのデータに従って、第１電圧と前記第１電圧とは異なる第２電圧に向かって変化する一対のビット線と、一対のビット線からビット線を指定する指定回路とを備える。ここで、半導体装置は、テストモードにおいて、指定回路によって指定されたビット線に、容量素子を接続し、指定されたビット線の電圧を、第１電圧と第２電圧との間の電位に設定する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、所望の特性を有していない不良メモリセルを検出することが可能な、ＳＲＡＭを備える半導体装置を提供することができる。
実施の形態１に係る半導体装置の構成を示すブロック図である。 実施の形態１に係るＳＲＡＭの仕様の一例を示す図である。 実施の形態１に係るＳＲＡＭの構成を示すブロック図である。 実施の形態１に係る単位メモリアレイ、単位列選択回路および単位ＩＯ制御回路の構成を示す回路図である。 実施の形態１に係る中間電位発生回路の動作を示す図である。 実施の形態１に係る制御回路の構成を示すブロック図である。 実施の形態１に係る制御回路の構成を示すブロック図である。 実施の形態１に係る行選択回路の構成を示すブロック図である。 実施の形態１に係るＳＲＡＭの動作を示す波形図である。 実施の形態１に係るＳＲＡＭの動作を示す波形図である。 実施の形態１に係るＳＲＡＭの動作を示す波形図である。 実施の形態１に係るメモリセルの構成を示す回路図である。 テスト動作のときのメモリセルの動作を示す波形図である。 実施の形態１に係るＤＦＴ制御ブロックの動作を示す波形図である。 実施の形態２に係る単位メモリアレイ、単位列選択回路および単位ＩＯ制御回路の構成を示す回路図である。 実施の形態２に係る中間電位発生回路の動作を示す図である。
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、数、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
以下では、複数のＳＲＡＭを備えた半導体装置を例にして、実施の形態を説明する。ここで、複数のＳＲＡＭは、コンパイルドＳＲＡＭ技術によって構成されている。
（実施の形態１）
＜半導体装置の構成＞
図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。図１において、１は半導体装置を示している。特に制限されないが、周知の半導体製造技術によって１個の半導体チップに複数の回路ブロックが形成されて、半導体装置１となっている。半導体装置１には、複数の回路ブロックが形成されているが、図１では、図面が複雑になるのを避けるために、説明に必要な回路ブロックのみが描かれている。
図１では、半導体装置１が備える回路ブロックとして、プロセッサ（ＣＰＵ）ブロック２、画像処理ブロック３、外部インタフェース（Ｉ／Ｆ）ブロック４、システム制御ブロック５およびテスト（ＤＦＴ：Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）制御ブロック（ＤＦＴ制御回路）６が描かれている。
ＣＰＵブロック２は、ＣＰＵコア２Ｃと、ＳＲＡＭ２Ｓ１および２Ｓ２とを備えている。ＣＰＵコア２Ｃは、例えばプログラムを実行するとき、ＳＲＡＭ２Ｓ１を１次（Ｌ１）キャッシュとして使用し、ＳＲＡＭ２Ｓ２を２次（Ｌ２）キャッシュとして使用する。１次キャッシュとして用いられるＳＲＡＭ２Ｓ１は小容量であるが高速なＳＲＡＭである。これに対して、２次キャッシュとして用いられるＳＲＡＭ２Ｓ２は、中容量で中速度のＳＲＡＭである。すなわち、ＳＲＡＭ２Ｓ２は、ＳＲＡＭ２Ｓ１に比べると、記憶容量が大きく、速度が遅くなっている。
画像処理ブロック３は、画像処理を行う機能ブロックであり、処理を行う際に使用するＳＲＡＭ３Ｓ１を備えている。半導体装置１の外部と内部との間のインタフェースを提供する外部Ｉ／Ｆブロック４および半導体装置１によって構成されるシステムを制御するシステム制御ブロック５も、画像処理ブロック３と同様に、処理を行う際に使用するＳＲＡＭ４Ｓ１、ＳＲＡＭ５Ｓ１を備えている。
ＤＦＴ制御ブロック６は、テスト容易化技術によって構成されたテスト制御ブロックである。ＤＦＴ制御ブロック６は、後で図面を用いて説明するが、ＳＲＡＭ２Ｓ１～５Ｓ１をテストするときに、テスト用の信号およびデータを出力する。
実施の形態１に係るＳＲＡＭ２Ｓ１～５Ｓ１は、コンパイルドＳＲＡＭである。すなわち、ＳＲＡＭ２Ｓ１～５Ｓ１は、コンパイルドＳＲＡＭ技術によって、各回路ブロック（ＣＰＵブロック２、画像処理ブロック３、外部Ｉ／Ｆブロック４、システム制御ブロック５）において実行される処理に対して最適となるように構成されている。特に制限されないが、実施の形態１に係るＳＲＡＭ２Ｓ１～５Ｓ１の仕様の一例を、図２に示す。コンパイルドメモリの構成を示す際、慣用的にｗｏｒｄは１ＩＯに接続されるメモリセル数、ｂｉｔはＩＯ数、ｃｐｂは１ＩＯに接続されるビット線対の数を示す。ワード線はｗｏｒｄをｃｐｂで割った数、ビット線対はｂｉｔとｃｐｂを掛けた数だけ存在する。図２に示されているように、例えばＳＲＡＭ２Ｓ１は、それぞれ５１２ｗｏｒｄｘ６４ｂｉｔで構成され、動作速度が１ＧＨｚとなっており、ＳＲＡＭ２Ｓ２は、４０９６ｗｏｒｄｘ３２ｂｉｔで構成され、動作速度が５００ＭＨｚとなっている。
ＳＲＡＭ２Ｓ１～５Ｓ１のそれぞれは、行列状に配置された複数のメモリセルと、各行に配置された複数のワード線と、各列に配置された複数のビット線対とを備えたメモリアレイを有している。後で図面を用いて詳しく述べるが、ＳＲＡＭ２Ｓ１および２Ｓ２を例にして、メモリアレイの一例の概要を述べると、ＳＲＡＭ２Ｓ１は５１２個のメモリセルを持つ６４個のＩＯ回路から成り、メモリアレイは１２８本のワード線と２５６対のビット線対を備え、各ビット線対に１２８個のメモリセルが接続されている。これに対して、ＳＲＡＭ２Ｓ２は４０９６個のメモリセルを持つ３２個のＩＯ回路から成り、メモリアレイは、５１２本のワード線と２５６対のビット線対を備え、各ビット線対に５１２個のメモリセルが接続されている。接続されているメモリセルの個数が異なるため、ＳＲＡＭ２Ｓ１と２Ｓ２との間では、ビット線対の長さおよびワード線の長さが異なっている。このように、コンパイルドＳＲＡＭ技術を用いることにより、使用する部分の要求に合わせたＳＲＡＭが、実装されている。
＜ＳＲＡＭの構成＞
次に、図１に示したＳＲＡＭ２Ｓ１～５Ｓ１の構成を、図面を用いて説明する。前記した説明から理解されるように、ビット線対およびワード線の長さ等は、ＳＲＡＭ２Ｓ１～５Ｓ１間において異なっているが、基本的な構成は、ＳＲＡＭ２Ｓ１～５Ｓ１間において同様である。そのため、以下では、１個のＳＲＡＭ（例えばＳＲＡＭ２Ｓ１）を例にして説明する。
図３は、実施の形態１に係るＳＲＡＭの構成を示すブロック図である。
ＳＲＡＭは、メモリアレイ１０と、行選択回路１１と、制御回路１２と、列選択回路１３と、入出力（ＩＯ）制御回路１４とを備えている。図３には、複数の入力データまたは複数の出力データが、実質的に同時に、半導体装置１（図１）内の他の回路ブロックに対して入出力されるＳＲＡＭが示されている。図３に示した例では、３ビットの入力データＤ［０］～Ｄ［２］または３ビットの出力データＱ［０］～Ｑ［２］が、実質的に同時に入力または出力される。
ＳＲＡＭには、半導体装置１（図１）に形成された他の回路ブロックから、クロック信号ＣＬＫ、アドレス信号ＡＤ［３：０］、イネーブル信号ＣＥＮ、ライトイネーブル信号ＷＥＮおよびテストイネーブル信号ＴＥが、供給される。クロック信号ＣＬＫは、同期クロック信号であり、ＳＲＡＭは、このクロック信号ＣＬＫに同期して動作する。また、イネーブル信号ＣＥＮによって、ＳＲＡＭが、イネーブル状態にされ、ライトイネーブル信号ＷＥＮによってライトモードが、ＳＲＡＭに設定された場合、他の回路ブロックから入力データＤ［０］～Ｄ［２］が供給され、書き込みが行われる。一方、ライトイネーブル信号ＷＥＮによって、リードモードが、ＳＲＡＭに設定された場合、ＳＲＡＭからデータが読み出され、出力データＱ［０］～Ｑ［２］として、他の回路ブロックに供給される。
制御回路１２には、クロック信号ＣＬＫ、アドレス信号ＡＤ［３：０］、イネーブル信号ＣＥＮ、ライトイネーブル信号ＷＥＮおよびテストイネーブル信号ＴＥが供給され、これらの信号に基づいて、制御回路１２は、複数の信号を形成する。なお、アドレス信号ＡＤにおける符号［３：０］は、アドレス信号ＡＤが４ビット（アドレス信号ＡＤ［０］～ＡＤ［３］）で構成されていることを示している。
制御回路１２が形成する信号のうち、行アドレス信号ＲＡ［０］～ＲＡ［３］および制御信号ＲＧＡ［０］、ＲＧＡ［１］は、行選択回路１１に供給される。また、制御回路１２により形成された列アドレス信号ＣＡ［０］～ＣＡ［１］は、列選択回路１３に供給される。さらに、制御回路１２により形成されたライト制御信号ＷＴＥ、リード制御信号ＲＤＥ、センスアンプ制御信号ＳＡＥ、ブースト制御信号ＢＯＯＳＴおよびバイアスモード制御信号ＢＩＡＳＭＯＤＥは、ＩＯ制御回路１４に供給される。制御回路１２の詳しい構成の一例を、後で図面を用いて説明するので、ここでは詳しい説明を省略する。
行選択回路１１は、メモリアレイ１０に配置されたワード線ＷＬ［０］～ＷＬ［７］に接続されている。行選択回路１１も後で、図面を用いて一例を示すが、行選択回路１１は、行アドレス信号ＲＡ［０］～ＲＡ［３］および制御信号ＲＧＡ［０］～ＲＧＡ［１］に基づいて、メモリアレイ１０に配置されたワード線ＷＬ［０］～ＷＬ［７］から、行アドレス信号ＲＡ［０］～ＲＡ［３］によって指定されたワード線を選択する。
列選択回路１３は、メモリアレイ１０に配置された複数のビット線対に接続され、列アドレス信号ＣＡ［０］～ＣＡ［１］によって指定されたビット線対を選択する。
ＩＯ制御回路１４は、列選択回路１３によって選択されたビット線対が接続される。このＩＯ制御回路１４には、ライト制御信号ＷＴＥ、リード制御信号ＲＤＥ、センスアンプ制御信号ＳＡＥ、ブースト制御信号ＢＯＯＳＴおよびバイアスモード制御信号ＢＩＡＳＭＯＤＥが供給され、入力データＤ［０］～Ｄ［２］の入力および出力データＱ［０］～Ｑ［２］の出力を行う。
メモリアレイ１０は、マトリクス（行列）状に配置された複数のメモリセルＭＣと、マトリクスの各行に配置された複数のワード線ＷＬ［０］～ＷＬ［７］と、マトリクスの各列に配置された複数のビット線対ＢＬ［０］、／ＢＬ［０］～ＢＬ［１］、／ＢＬ［１］とを備えている。
メモリセルＭＣは、ラッチ回路を構成するように交差接続された２個のインバータと、ラッチ回路の入出力部とデータ入出力端子／ｎｉ、ｎｉとの間に接続せれた転送用トランジスタＮＴＴ１、ＮＴＴ２とを備えている。実施の形態１では、トランジスタとして、電界効果型トランジスタ（ＭＯＳＦＥＴ）が用いられている。転送用トランジスタＮＴＴ１、ＮＴＴ２のゲート電極は、メモリセル選択端子ｎｓ１、ｎｓ２を介して、当該メモリセルが配置された行に配置されているワード線に接続され、当該メモリセルのデータ入出力端子／ｎｉ、ｎｉは、当該メモリセルが配置された列に配置されているビット線対に接続されている。
実施の形態１においては、メモリアレイ１０に配線対ＴＬ、／ＴＬが配置されている。配線対ＴＬ、／ＴＬは、メモリアレイ１０において、ビット線対ＢＬ、／ＢＬと平行で、ビット線対ＢＬ、／ＢＬと同じ方向に延在するように配置されている。また、配線対ＴＬ、／ＴＬの長さは、ビット線対ＢＬ、／ＢＬと実質的に同じになっている。また、配線対ＴＬ、／ＴＬの一方の端部は、ＩＯ制御回路１４に接続されている。実施の形態１においては、配線対ＴＬ、／ＴＬは、絶縁物を介して半導体チップ上に形成され、さらに配線（他方の配線）ＴＬと配線（一方の配線）／ＴＬとが電気的に分離されるように、配線ＴＬと配線／ＴＬとの間にも絶縁物が介在している。特に制限されないが、配線対ＴＬ、／ＴＬは、絶縁物を介して半導体チップ上に形成された金属配線によって構成されている。
実施の形態１においては、メモリアレイ１０、列選択回路１３およびＩＯ制御回路１４は、入力データおよび出力データに対応した複数の単位メモリアレイ、複数の単位列選択回路および複数の単位ＩＯ制御回路によって構成されている。図３に示した例では、３個の単位メモリアレイ１０［０］～１０［２］によって、メモリアレイ１０が構成され、３個の単位列選択回路１３［０］～１３［２］によって、列選択回路１３が構成され、３個の単位ＩＯ制御回路１４［０］～１４［２］によって、ＩＯ制御回路１４が構成されている。また、前記した配線対ＴＬ、／ＴＬは、それぞれの単位メモリアレイに配置され、対応する単位ＩＯ制御回路に接続されている。
単位メモリアレイ、単位列選択回路および単位ＩＯ制御回路のそれぞれは、互いに同様な構成であるため、以下では、入力データＤ［０］および出力データＱ［０］に対応する単位メモリアレイ１０［０］、単位列選択回路１３［０］および単位ＩＯ制御回路１４［０］を代表として、説明する。
＜＜回路構成＞＞
次に、単位メモリアレイ１０［０］、単位列選択回路１３［０］および単位ＩＯ制御回路１４［０］の構成を、図面を用いて説明する。図４は、実施の形態１に係る単位メモリアレイ、単位列選択回路および単位ＩＯ制御回路の構成を示す回路図である。
＜＜＜単位メモリアレイおよび単位列選択回路＞＞＞
図３では、ワード線として、ＷＬ［０］～ＷＬ［７］が示されていたが、図４では、１本のワード線ＷＬ［ｎ］が代表として示されている。また、図３では、メモリセルＭＣ内のラッチ回路が交差接続のインバータによって示されていたが、図４では、インバータを構成するＰチャンネル型ＭＯＳＦＥＴ（以下、Ｐ型ＦＥＴ）ＭＰ１、ＭＰ２とＮチャンネル型ＭＯＳＦＥＴ（以下、Ｎ型ＦＥＴ）ＭＮ１、ＭＮ２が明示されている。すなわち、Ｐ型ＦＥＴＭＰ１（ＭＰ２）とＮ型ＦＥＴＭＮ１（ＭＮ２）とが、電源電圧（第１電圧）Ｖｄｄと接地電圧（第２電圧）Ｖｓｓとの間で直列的に接続されることによって、インバータが構成されている。
メモリセルＭＣを選択するとき、ワード線ＷＬ［ｎ］はハイレベル（電源電圧Ｖｄｄ）となり、非選択とするとき、ワード線ＷＬ［ｎ］はロウレベル（接地電圧Ｖｓｓ）となる。同様に、ビット線対を選択するとき、列アドレス信号ＣＡ［０］またはＣＡ［１］はハイレベルとなり、ビット線対を非選択とするとき、列アドレス信号ＣＡ［０］または／およびＣＡ［１］はロウレベルとなる。
相補関係にあるビット線対ＢＬ［０］、/ＢＬ［０］には、プリチャージ回路ＰＣＨ１が接続されている。図４では、プリチャージ回路ＰＣＨ１は、ビット線対ＢＬ［０］、／ＢＬ［０］と電源電圧Ｖｄｄとの間に接続されたＰ型ＦＥＴＭＰ３、ＭＰ４と、ビット線対ＢＬ［０］、／ＢＬ［０］間に接続されたＰ型ＦＥＴＭＰ５とを備えている。実施の形態１に係るＳＲＡＭにおいては、ビット線対が非選択のとき、ビット線対はプリチャージされる。
ビット線対ＢＬ［０］、／ＢＬ［０］が非選択のとき、列アドレス信号ＣＡ［０］はロウレベルとなるため、Ｐ型ＦＥＴＭＰ３、ＭＰ４がオン状態となり、ビット線対ＢＬ［０］、／ＢＬ［０］は、電源電圧Ｖｄｄにプリチャージされる。また、このとき、Ｐ型ＦＥＴＭＰ５によって、ビット線ＢＬ［０］とビット線／ＢＬ［０］との間が短絡され、ビット線対ＢＬ［０］、／ＢＬ［０］間の電位差が低減される。なお、図４では、プリチャージ回路ＰＣＨ１は、単位メモリアレイ１０［０］に配置されているように、描かれているが、これに限定されず、例えば単位列選択回路１３［０］に配置されるようにしてもよい。
単位列選択回路１３［０］は、複数のビット線対に対して共通のコモンビット線対ＣＢＬ、／ＣＢＬと、ビット線対ＢＬ［０］、／ＢＬ［０］、ＢＬ［１］、／ＢＬ［１］との間に接続されたＮ型ＦＥＴＭＮ３、ＭＮ４およびＰ型ＦＥＴＭＰ６、ＭＰ７と、インバータＩＶ１とを備えている。ビット線対ＢＬ［０］、／ＢＬ［０］を例にして述べると、Ｎ型ＦＥＴＭＮ３とＰ型ＦＥＴＭＰ６のソース・ドレインパスが、ビット線／ＢＬ［０］とコモンビット線／ＣＢＬとの間で並列的に接続されている。同様に、Ｎ型ＦＥＴＭＮ４とＰ型ＦＥＴＭＰ７のソース・ドレインパスが、ビット線ＢＬ［０］とコモンビット線ＣＢＬとの間で並列的に接続されている。ビット線対ＢＬ［０］、／ＢＬ［０］を選択するために、列アドレス信号ＣＡ［０］が、ハイレベルとなることにより、Ｎ型ＦＥＴＭＮ３、ＭＮ４およびＰ型ＦＥＴＭＰ６、ＭＰ７がオン状態となり、ビット線対ＢＬ［０］、／ＢＬ［０］とコモンビット線対ＣＢＬ［０］、／ＣＢＬ［０］とが電気的に接続される。なお、ビット線対ＢＬ［０］、／ＢＬ［０］が非選択の場合には、Ｎ型ＦＥＴＭＮ３、ＭＮ４およびＰ型ＦＥＴＭＰ６、ＭＰ７がオフ状態となり、ビット線対ＢＬ［０］、／ＢＬ［０］とコモンビット線対ＣＢＬ［０］、／ＣＢＬ［０］との間は電気的に分離される。
＜＜＜単位ＩＯ制御回路＞＞＞
単位ＩＯ制御回路１３［０］は、プリチャージ回路ＰＣＨ２、センスアンプＳＡ、書き込み回路ＷＣＫおよび中間電位発生回路ＩＶＧ１を備えている。
プリチャージ回路ＰＣＨ２は、Ｐ型ＦＥＴＭＰ１２～ＭＰ１４によって構成され、コモンビット線対ＣＢＬ、／ＣＢＬと電源電圧Ｖｄｄとの間に接続されている。ここで、Ｐ型ＦＥＴＭＰ１２およびＭＰ１３は、電源電圧Ｖｄｄとコモンビット線対／ＣＢＬ、ＣＢＬとの間に接続され、Ｐ型ＦＥＴＭＰ１４は、コモンビット線対／ＣＢＬ、ＣＢＬ間に接続されている。Ｐ型ＦＥＴＭＰ１２～ＭＰ１４は、オア（ＯＲ）回路ＬＧ３の出力によって制御される。オア回路ＬＧ３には、ライト制御信号ＷＴＥ、センスアンプ制御信号ＳＡＥおよびリード制御信号ＲＤＥが供給される。これにより、選択されたメモリセルからデータを読み出すリードモード、選択されたメモリセルにデータを書き込むライトモードおよびメモリセルのテストを行うテストモードでは、Ｐ型ＦＥＴＭＰ１２～ＭＰ１４はオフ状態となり、それ以外のときに、Ｐ型ＦＥＴＭＰ１２～ＭＰ１４がオン状態となり、コモンビット線対／ＣＢＬ、ＣＢＬは電源電圧Ｖｄｄにプリチャージされるとともに、コモンビット線対間の電位差が減少される。
センスアンプＳＡは、Ｐ型ＦＥＴＭＰ１５、ＭＰ１６と、Ｎ型ＦＥＴＭＮ９～ＭＮ１１と、ラッチ回路ＬＴＨと、インバータＩＶ８とを備えている。Ｐ型ＦＥＴＭＰ１５とＮ型ＦＥＴＭＮ９とによってインバータＳＩＶ１が構成され、Ｐ型ＦＥＴＭＰ１６とＮ型ＦＥＴＭＮ１０とによってインバータＳＩＶ２が構成されている。インバータＳＩＶ１とＳＩＶ２とは交差接続されている。すなわち、インバータＳＩＶ１の入力は、インバータＳＩＶ２の出力に接続され、インバータＳＩＶ２の入力は、インバータＳＩＶ１の出力に接続されている。
また、インバータＳＩＶ１の入力は、コモンビット線ＣＢＬに接続され、インバータＳＩＶ２の入力は、コモンビット線／ＣＢＬに接続されている。さらに、Ｐ型ＦＥＴＭＰ１５、ＭＰ１６のソースは、電源電圧Ｖｄｄに接続され、Ｎ型ＦＥＴＭＮ９、ＭＮ１０のソースは、センスアンプ制御信号ＳＡＥによって制御されるＮ型ＦＥＴＭＮ１１を介して接地電圧Ｖｓｓに接続されている。ラッチ回路ＬＴＨは、コモンビット線ＣＢＬに接続され、センスアンプ制御信号ＳＡＥによって制御される。また、ラッチ回路ＬＴＨの出力が、インバータＩＶ８を介して、出力データＱ［０］として出力される。
センスアンプ制御信号ＳＡＥがハイレベルとなることにより、交差接続されたインバータＳＩＶ１、ＳＩＶ２は、コモンビット線対ＣＢＬ、／ＣＢＬ間の電位差を増幅するように動作する。ラッチ回路ＬＴＨは、増幅されたコモンビット線ＣＢＬの電圧を論理値としてラッチする。これにより、ラッチ回路ＬＴＨにラッチされた論理値が、インバータＩＶ８により論理反転され、出力データＱ［０］として出力される。
書き込み回路ＷＣＫは、入力データＤ［０］とライト制御信号ＷＴＥが供給されるアンド（ＡＮＤ）回路ＬＧ２と、インバータＩＶ３によって反転された入力データＤ［０］とライト制御信号ＷＴＥが供給されるアンド（ＡＮＤ）回路ＬＧ１と、インバータＩＶ２と、Ｎ型ＦＥＴＭＮ５～ＭＮ８と、Ｐ型ＦＥＴＭＰ８～ＭＰ１１、ＭＰ１７とを備えている。
Ｎ型ＦＥＴＭＮ７とＰ型ＦＥＴＭＰ１０とは、バイアスノードＢＩＡＳ＿ＮｏｄｅとＰ型ＦＥＴＭＰ１７を介して電源電圧Ｖｄｄとの間で直列的に接続されている。Ｎ型ＦＥＴＭＮ７とＰ型ＦＥＴＭＰ１０との間の接続ノードｎ７＿１０は、Ｎ型ＦＥＴＭＮ５とＰ型ＦＥＴＭＰ８を介して、コモンビット線／ＣＢＬに接続されている。同様に、Ｎ型ＦＥＴＭＮ８とＰ型ＦＥＴＭＰ１１も、バイアスノードＢＩＡＳ＿ＮｏｄｅとＰ型ＦＥＴＭＰ１７を介して電源電圧Ｖｄｄとの間で直列的に接続されている。Ｎ型ＦＥＴＭＮ８とＰ型ＦＥＴＭＰ１１との間の接続ノードｎ８＿１１は、Ｎ型ＦＥＴＭＮ６とＰ型ＦＥＴＭＰ９を介して、コモンビット線ＣＢＬに接続されている。
Ｎ型ＦＥＴＭＮ５、ＭＮ６のゲートにはライト制御信号ＷＴＥが供給され、インバータＩＶ２によってライト制御信号ＷＴＥが論理反転され、反転されたライト制御信号ＷＴＥが、Ｐ型ＦＥＴＭＮ８、ＭＮ９のゲートに供給されている。Ｎ型ＦＥＴＭＮ５（ＭＮ６）とＰ型ＦＥＴＭＮ１０（ＭＰ１１）は、ソース・ドレインパスが、並列となるように接続されている。そのため、Ｎ型ＦＥＴＭＮ５（ＭＮ６）とＰ型ＦＥＴＭＮ１０（ＭＰ１１）は、ライト制御信号ＷＴＥに従って、コモンビット線対／ＣＢＬ、ＣＢＬを接続ノードｎ７＿１０、ｎ８＿１１に選択的に接続する転送ゲート回路として機能する。すなわち、当該転送ゲートは、ライト制御信号ＷＴＥがハイレベルとなることにより、コモンビット線対／ＣＢＬ、ＣＢＬを接続ノードｎ７＿１０、ｎ８＿１１に電気的に接続する。
Ｎ型ＦＥＴＭＮ７およびＰ型ＦＥＴＭＰ１０のゲートには、アンド回路ＬＧ１からの出力信号ＣＢＷが供給され、Ｎ型ＦＥＴＭＮ８およびＰ型ＦＥＴＭＰ１１のゲートには、アンド回路ＬＧ２からの出力信号ＣＴＷが供給される。これにより、ライト制御信号ＷＴＥが、ハイレベルのとき、入力データＤ［０］の論理値に従って、Ｎ型ＦＥＴＭＮ７またはＰ型ＦＥＴＭＰ１０がオン状態となり、コモンビット線／ＣＢＬは、バイアスノードＢＩＡＳ＿ＮｏｄｅまたはＰ型ＦＥＴＭＰ１７を介して電源電圧Ｖｄｄに、電気的に接続されることになる。同様に、入力データＤ［０］の論理値に従って、Ｎ型ＦＥＴＭＮ８またはＰ型ＦＥＴＭＰ１１がオン状態となり、コモンビット線ＣＢＬも、バイアスノードＢＩＡＳ＿ＮｏｄｅまたはＰ型ＦＥＴＭＰ１７を介して電源電圧Ｖｄｄに、電気的に接続されることになる。
ライトモードおよびテストモードにおいては、出力信号ＣＴＷは、入力データＤ［０］と同じ論理値になり、出力信号ＣＢＷは、入力データＤ［０］に対して反転した論理値となる。また、Ｐ型ＦＥＴＭＰ１７は、バイアスノードＢＩＡＳ＿Ｎｏｄｅの電位によってオン状態またはオフ状態に制御される。後で説明するが、ライトモードにおいては、バイアスノードＢＩＡＳ＿Ｎｏｄｅの電位は、接地電圧Ｖｓｓまたは接地電圧Ｖｓｓよりも低い負の電位となる。これに対して、テストモードでは、バイアスノードＢＩＡＳ＿Ｎｏｄｅの電位は、電源電圧Ｖｄｄに近い電位となる。これにより、ライトモードにおいては、Ｐ型ＦＥＴＭＰ１７はオン状態となり、Ｐ型ＦＥＴＭＰ１７を介して電源電圧ＶｄｄがＰ型ＦＥＴＭＰ１０、ＭＰ１１に供給される。これに対して、テストモードでは、Ｐ型ＦＥＴＭＰ１７はオフ状態となるため、Ｐ型ＦＥＴＭＰ１０、ＭＰ１１およびＭＰ１７が接続されたノードはハイインピーダンス状態となる。
そのため、ライトモードにおいては、入力データＤ［０］の論理値に従って、例えばコモンビット線ＣＢＬが、電源電圧Ｖｄｄに接続された場合、コモンビット線／ＣＢＬは、バイアスノードＢＩＡＳ＿Ｎｏｄｅに接続されることになる。これにより、例えばライトモードにおいて、書き込み回路ＷＣＫは、入力データＤ［０］の論理値に従って、選択されたビット線対（例えばＢＬ［０］、／ＢＬ［０］）におけるビット線間に異なる電位を供給することが可能となり、入力データＤ［０］をメモリセルに書き込むことが可能となる。
中間電位発生回路ＩＶＧ１は、Ｎ型ＦＥＴＭＮ１３、ＭＮ１４と、前記した配線対ＴＬ、／ＴＬと、インバータＩＶ４～ＩＶ７と、ハイインピーダンス出力可能なインバータＣＩＶ１、ＣＩＶ２とを備えている。インバータＣＩＶ１、ＣＩＶ２は、制御ノードｎｃ、／ｎｃを備えており、制御ノードｎｃ（／ｎｃ）にロウレベル（ハイレベル）が供給されることにより、入力とは無関係に、出力をハイインピーダンス状態にし、制御ノードｎｃ（／ｎｃ）にハイレベル（ロウレベル）が供給されることにより、入力を反転して出力するインバータである。このようなインバータＣＩＶ１、ＣＩＶ２としては、例えばクロックドインバータを用いることができる。
図４において、ＭＴＣは、配線ＴＬと配線／ＴＬとの間に形成される容量（配線容量）を示している。また、Ｎ型ＦＥＴＭＮ１２は、そのソースとドレインが配線／ＴＬに接続され、そのゲートが配線ＴＬに接続されている。これにより、Ｎ型ＦＥＴＭＮ１２によってＭＯＳ容量が構成され、ＭＯＳ容量は、配線ＴＬと配線／ＴＬとの間に接続されることになる。すなわち。実施の形態１では、配線ＴＬと配線／ＴＬとの間に、等価的に２個の容量素子が接続されている。容量素子は、一対の端子を備えているが、配線／ＴＬに接続されている端子を、容量素子の一方の端部と見なし、配線ＴＬに接続されている端子を容量素子の他方の端子と見なすことができる。
また、配線／ＴＬは、Ｎ型ＦＥＴＭＮ１３のドレインに接続され、Ｎ型ＦＥＴＭＮ１３のソースは、接地電圧Ｖｓｓに接続されている。配線／ＴＬとＮ型ＦＥＴＭＮ１３との間の接続ノードに、前記したバイアスノードＢＩＡＳ＿Ｎｏｄｅが接続されている。
インバータＩＶ４～ＩＶ７とインバータＣＩＶ１、ＣＩＶ２とによって、ブースト制御信号ＢＯＯＳＴを、論理値を反転せずに、配線ＴＬに伝達するか、論理値を反転して、配線ＴＬに伝達するかを切り替える切り替え回路が構成されている。この切り替えは、バイアスモード制御信号ＢＩＡＳＭＯＤＥによって制御される。すなわち、ブースト制御信号ＢＯＯＳＴは、インバータＩＶ７によって反転され、反転されたブースト制御信号ＢＯＯＳＴが、インバータＣＩＶ２の入力に供給されるとともに、インバータＩＶ６を介してインバータＣＩＶ１の入力に供給される。これにより、インバータＣＩＶ２の入力には、反転されたブースト制御信号が供給され、インバータＣＩＶ１の入力には、ブースト制御信号ＢＯＯＳＴと同相の制御信号が供給されることになる。
インバータＣＩＶ１の制御ノードｎｃには、バイアスモード制御信号ＢＩＡＳＭＯＤＥが供給され、インバータＣＩＶ２の制御ノードｎｃには、インバータＩＶ５によって反転されたバイアスモード制御信号ＢＩＡＳＭＯＤＥが供給される。これにより、バイアスモード制御信号ＢＩＡＳＭＯＤＥのレベル（論理値）に従って、インバータＣＩＶ１およびＣＩＶ２のいずれか一方の出力は、ハイインピーダンス状態となり、そのとき、他方のイバータは、入力を反転して出力することになる。
インバータＣＩＶ１およびＣＩＶ２の出力は、インバータＩＶ４を介して、配線ＴＬに供給される。以下の説明では、配線ＴＬにおいて、Ｎ型ＦＥＴＭＮ１２のゲートが接続された部分を、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅとして説明する。また、Ｎ型ＦＥＴＭＮ１３のゲートには、インバータＩＶ７によって反転されたブースト制御信号ＢＯＯＳＴが供給されている。
後で詳しく説明するが、テストモードにおいては、Ｎ型ＦＥＴＭＮ１３がオフ状態とされる。このとき、バイアスモード制御信号ＢＩＡＳＭＯＤＥをハイレベルにしておくことにより、ブースト制御信号ＢＯＯＳＴの上昇に伴って、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅも電源電圧Ｖｄｄに向かって上昇する。配線ＴＬと配線／ＴＬとの間は、容量（配線容量ＭＴＣとＭＯＳ容量）で結合されているため、配線／ＴＬおよび配線／ＴＬに接続されたバイアスノードＢＩＡＳ＿Ｎｏｄｅも上昇し、電源電圧Ｖｄｄよりもやや低めの電圧まで昇圧されることになる。このとき、バイアスノードＢＩＡＳ＿Ｎｏｄｅは、入力データＤ［０］に従って、Ｎ型ＦＥＴＭＮ８またはＭＮ７および単位列選択回路内の転送ゲートを介して、ビット線ＣＢＬまたは／ＣＢＬに接続されている。
そのため、電荷再分配によって、バイアスノードＢＩＡＳ＿Ｎｏｄｅが接続されているビット線の電位が、プリチャージされた電源電圧Ｖｄｄよりも低下することになる。すなわち、ビット線の電位が、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間の中間電位となる。テストモードにおいては、この中間電位と、選択されたメモリセルを流れる読み出し電流によって変化するビット線の電位とが、センスアンプＳＡにより比較され、メモリセルの判定が行われる。
実施の形態１においては、配線対ＴＬ、／ＴＬの長さが、ビット線対の長さに依存している。これにより、コンパイルドＳＲＡＭ技術によって、ビット線長を変化させた場合、それに合わせて電荷再分配に寄与する配線容量ＭＴＣの容量値が変化することになる。すなわち、配線容量ＭＴＣの容量値は、ビット線の配線長に依存して変化することになる。その結果、テストモードにおいて、メモリセルの特性を誤判定するのを低減することが可能である。
また、中間電位発生回路ＩＶＧ１は、ライトモードにおいて、書き込み回路ＷＣＫの一部として機能することになる。ライトモードにおいては、バイアスモード制御信号ＢＩＡＳＭＯＤＥをロウレベルにする。ブースト制御信号ＢＯＯＳＴを接地電圧Ｖｓｓから電源電圧Ｖｄｄに変化させると、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅの電位は、電源電圧Ｖｄｄから接地電圧Ｖｓｓに向かって変化する。配線ＴＬと配線／ＴＬとの間に容量があるため、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅの電位変化により、バイアスノードＢＩＡＳ＿Ｎｏｄｅの電位は、接地電圧Ｖｓｓよりも低い負の電位（第３電圧）に向かって変化することになる。これにより、ライトモードにおいては、書き込み回路ＷＣＫから選択されたビット線対に対して、接地電圧Ｖｓｓを基準にして正の電圧である電源電圧Ｖｄｄと、接地電圧Ｖｓｓを基準にして負の電圧を供給することが可能となり、確実に入力データを選択メモリセルに書き込むことが可能となる。すなわち、実施の形態１によれば、専有面積の増加を抑制しながら、書き込みをアシストする機能を備えた書き込み回路を提供することが可能である。
図５は、実施の形態１に係る中間電位発生回路ＩＶＧ１の動作を示す図である。同図には、バイアスモード制御信号ＢＩＡＳＭＯＤＥと、ブースト制御信号ＢＯＯＳＴと、ブーストノードＢＯＯＳＴ＿ＮｏｄｅおよびバイアスノードＢＩＡＳ＿Ｎｏｄｅの電位との関係が示されている。
バイアスモード制御信号ＢＩＡＳＭＯＤＥが論理値“１”で、ブースト制御信号ＢＯＯＴが論理値“１”になれば、前記したように、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅの電位は、接地電圧Ｖｓｓに変化し、バイアスノードＢＩＡＳ＿Ｎｏｄｅの電位は、中間電位となる。また、バイアスモード制御信号ＢＩＡＳＭＯＤＥが論理値“０”で、ブースト制御信号ＢＯＯＴが論理値“１”になれば、前記したように、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅの電位は、接地電圧Ｖｓｓに変化し、バイアスノードＢＩＡＳ＿Ｎｏｄｅの電位は、負電位となる。
これに対して、バイアスモード制御信号ＢＩＡＳＭＯＤＥおよびブースト制御信号ＢＯＯＴが、ともに論理値“０”であれば、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅの電位は、電源電圧Ｖｄｄに変化し、バイアスノードＢＩＡＳ＿Ｎｏｄｅの電位は、Ｎ型ＦＥＴＭＮ１３のオン状態により、接地電圧Ｖｓｓとなる。また、バイアスモード制御信号ＢＩＡＳＭＯＤＥが、論理値“１”で、ブースト制御信号ＢＯＯＴが、論理値“０”であれば、ブーストノードＢＯＯＳＴ＿ＮｏｄｅおよびバイアスノードＢＩＡＳ＿Ｎｏｄｅの電位は、接地電圧Ｖｓｓとなる。
＜＜制御回路および行選択回路の構成＞＞
次に、図１に示した行選択回路１１および制御回路１２の構成例を説明する。図６および図７は、実施の形態１に係る制御回路の構成を示すブロック図である。また、図８は、実施の形態１に係る行選択回路の構成を示すブロック図である。
制御回路１２は、図６に示すように、フリップフロップ１２Ｆ１～１２Ｆ３と、バッファ群（直列接続された複数のバッファ）１２ＢＦＧ１～１２ＢＦＧ３と、論理ゲート１２ＬＧ１～１２ＬＧ１０と、バッファ１２ＢＦ１と、プリデコーダＰ＿ＤＥＣとを備えている。
フリップフロップ１２Ｆ１～１２Ｆ３は、クロック信号ＣＬＫに同期して、入力を取り込み、保持するとともに出力する。すなわち、フリップフロップ１２Ｆ１は、アドレス信号ＡＤ［３：０］を取り込み、内部アドレス信号ＡＤＬ［３：０］を出力し、フリップフロップ１２Ｆ２は、ライトイネーブル信号ＷＥＮを取り込み、内部ライトイネーブル信号ＷＥＮＬを出力する。また、フリップフロップ１２Ｆ３は、テストイネーブル信号ＴＥを取り込み、内部テスト信号ＴＥＬを出力する。
論理ゲート（アンド）１２ＬＧ１には、イネーブル信号ＣＥＮとクロック信号ＣＬＫとが供給され、論理ゲート１２ＬＧ１は、クロック信号ＣＬＫに同期した内部イネーブル信号ＣＫ１を出力する。内部イネーブル信号ＣＫ１は、論理ゲート（アンド）１２ＬＧ２に供給され、論理ゲート１２ＬＧ２から内部制御信号ＴＤＥＣが出力される。内部制御信号ＴＤＥＣと、内部テスト信号ＴＥＬは、バッファ群１２ＢＦＧ１、１２ＢＦＧ２および論理ゲート１２ＬＧ３、１２ＬＧ４によって構成された組み合わせ論理回路に供給され、この組み合わせ論理回路の出力信号が内部制御信号ＢＡＣＫとして、論理ゲート１２ＬＧ２に供給されている。前記したセンスアンプ制御信号ＳＡＥは、内部制御信号ＢＡＣＫと、内部テスト信号ＴＥＬと、内部ライトイネーブル信号ＷＥＮＬに基づいて、論理ゲート１２ＬＧ７および１２ＬＧ８により構成された組み合わせ論理回路によって形成される。
前記したリード制御信号ＲＤＥは、内部制御信号ＴＤＥＣと内部ライトイネーブル信号ＷＥＮＬとに基づいて、論理ゲート１２ＬＧ５により形成され、前記したライト制御信号ＷＴＥは、内部制御信号ＴＤＥＣと内部ライトイネーブル信号ＷＥＮＬとに基づいて、論理ゲート１２ＬＧ６により形成される。
前記したバイアスモード制御信号ＢＩＡＳＭＯＤＥは、内部テスト信号ＴＥＬに基づいて、バッファ１２ＢＦ１により形成される。また、前記したブースト制御信号ＢＯＯＳＴは、内部テスト信号ＴＥＬと、内部制御信号ＴＤＥＣと、内部ライトイネーブル信号ＷＥＮＬとに基づいて、バッファ群１２ＢＦＧ３、論理ゲート１２ＬＧ９～１２ＬＧ１１により構成された組み合わせ論理回路によって形成される。
プリデコーダＰ＿ＤＥＣには、内部アドレス信号ＡＤＬ［３：０］と内部制御信号ＴＤＥＣが供給される。このプリデコーダＰ＿ＤＥＣは、図７に示すように、論理ゲートＤ＿ＬＧ１～Ｄ＿ＬＧ８を備えており、論理ゲートＤ＿ＬＧ１～Ｄ＿ＬＧ８によって、内部アドレス信号ＡＤＬ［３：０］と内部制御信号ＴＤＥＣとに基づいて、行アドレス信号ＲＡ［３：０］と、列アドレス信号ＣＡ［１：０］と、制御信号ＲＧＡ［１：０］（ＲＧＡ［０］、ＲＧＡ［１］）とが形成される。
また、行選択回路１１は、図８に示すように、ワード線ＷＬ［０］～ＷＬ［７］に、その出力が接続された論理ゲート１１ＬＧ１～１１ＬＧ８によって構成され、行アドレス信号ＲＡ［０］～ＲＡ［３］と制御信号ＲＧＡ［０］、ＲＧＡ［１］とに基づいて、行アドレス信号ＲＡ［３：０］によって指定されるワード線にハイレベルを供給する。
なお、図６および図７において、論理ゲートの入力側に付された〇印は、論理反転を表している。
＜ＳＲＡＭの動作例＞
次に、実施の形態１に係るＳＲＡＭの動作を、図面を用いて説明する。図９～図１１は、実施の形態１に係るＳＲＡＭの動作を示す波形図である。なお、以下の説明では、ＳＲＡＭの構成を示した図３～図６等も参照する。
＜＜読み出し動作＞＞
図９を用いて、リードモードにおける読み出し（Ｒｅａｄ）動作を説明する。イネーブル信号ＣＥＮがイネーブル状態を示すロウレベルで、ライトイネーブル信号ＷＥＮが読み出しを示すハイレベルで、テストイネーブル信号ＴＥがテスト状態でないことを示すロウレベルとなることで、読み出し動作が指示される。ここでは、アドレス信号ＡＤ［３：０］によって、ワード線ＷＬ［ｎ］とビット線対ＢＬ［０］、／ＢＬ［０］とが選択されるものとする。
図６に示した制御回路１２の構成および図５から理解されるように、イネーブル信号ＣＥＮおよびテストイネーブル信号ＴＥが、ロウレベルとなり、ライトイネーブル信号ＷＥＮがハイレベルとなることにより、ブースト制御信号ＢＯＯＳＴおよびバイアスモード制御信号ＢＩＡＳＭＯＤＥは、図９に示すようにロウレベルとなる。また、センスアンプ制御信号ＳＡＥは、テストイネーブル信号ＴＥがロウレベルとなっているため、図６に示した内部テスト信号ＴＥＬがロウレベルとなっているため、クロック信号ＣＬＫが変化した後、主にバッファ群１２ＢＦＧ１によって定まる時間だけ遅れて、ロウレベルからハイレベルに変化することなる。
ライトイネーブル信号ＷＥＮのハイレベルにより、ライト制御信号ＷＴＥはロウレベルとなる。その結果、転送ゲートを構成するＮ型ＦＥＴＭＮ５、ＭＮ６およびＰ型ＦＥＴＭＰ８、ＭＰ９はオフ状態となり、書き込み回路ＷＣＫは、コモンビット線対ＣＢＬ、／ＣＢＬから電気的に分離される。
ビット線対ＢＬ［０］、／ＢＬ［０］を選択するために、列アドレス信号ＣＡ［０］がハイレベルに変化することにより、ビット線対ＢＬ［０］、／ＢＬ［０］とコモンビット線対ＣＢＬ、／ＣＢＬとの間に接続された転送ゲートを構成するＮ型ＦＥＴＭＮ３、ＭＮ４およびＰ型ＦＥＴＭＰ６、ＭＰ７がオン状態となる。このとき、同じくにビット線対ＢＬ［０］、／ＢＬ［０］に接続されたプリチャージ回路ＰＣＨ１を構成するＰ型ＦＥＴＭＰ３～ＭＰ５はオフ状態となる。その結果、選択されたビット線対に対するプリチャージが終了し、選択されたビット線対は、コモンビット線対に接続されることになる。また、読み出し動作では、リード制御信号ＲＤＥがハイレベルとなるため、プリチャージ回路ＰＣＨ２によるコモンビット線対ＣＢＬ、／ＣＢＬへのプリチャージも終了する。
選択されたワード線ＷＬ［ｎ］と選択されたビット線対ＢＬ［０］、／ＢＬ［０］に接続されたメモリセル（選択されたメモリセル：選択メモリセル）における読み出し電流によって、ビット線ＢＬ［０］または／ＢＬ［０］の電位が、プリチャージされた電位から次第に低下することになる。この電位の低下によって、転送ゲートを介してビット線対ＢＬ［０］、／ＢＬ［０］に接続されたコモンビット線対ＣＢＬ、／ＣＢＬのいずれか一方のコモンビット線もプリチャージされた電位から次第に低下する。図９において、ＣＢＬは、コモンビット線ＣＢＬの電位を示し、／ＣＢＬは、コモンビット線／ＣＢＬの電位を示している。
センスアンプ制御信号ＳＡＥがハイレベルになることにより、Ｎ型ＦＥＴＭＮ１１がオン状態となり、センスアンプＳＡは、コモンビット線対ＣＢＬ、／ＣＢＬ間の電位差を広げるように、増幅する。ラッチ回路ＬＴＨは、センスアンプＳＡによって増幅されたコモンビット線ＣＢＬにおける電位を論理値として保持する。ラッチ回路ＬＴＨに保持された論理値は、インバータＩＶ８から出力データＱ［０］として読み出される。
＜＜書き込み動作＞＞
図１０を用いて、ライトモードにおける書き込み（Ｗｒｉｔｅ）動作を説明する。イネーブル信号ＣＥＮがロウレベルで、ライトイネーブル信号ＷＥＮが書き込みを示すロウレベルで、テストイネーブル信号ＴＥがロウレベルとなることで、書き込み動作が指示される。読み出し動作のときと同様に、アドレス信号ＡＤ［３：０］によって、ワード線ＷＬ［ｎ］とビット線対ＢＬ［０］、／ＢＬ［０］とが選択されるものとする。
ライトイネーブル信号ＷＥＮとテストイネーブル信号ＴＥがロウレベルであるため、図６に示した制御回路１２の構成から理解されるように、センスアンプ制御信号ＳＡＥは、図１０に示すようにロウレベルとなる。また、ライトイネーブル信号ＷＥＮのロウレベルに応答して内部ライトイネーブル信号ＷＥＮＬがロウレベルとなることにより、リード制御信号ＲＤＥがハイレベルとなり、プリチャージ回路ＰＣＨ２によるコモンビット線対ＣＢＬ、／ＣＢＬへのプリチャージは終了する。このとき、選択されたビット線対ＢＬ［０］、／ＢＬ［０］に対するプリチャージ回路ＰＣＨ１によるプリチャージも、読み出し動作のときと同様に終了している。また、選択されたビット線対ＢＬ［０］、／ＢＬ［０］は、読み出し動作のときと同様に、転送ゲートを介して、コモンビット線対ＣＢＬ、／ＣＢＬと電気的に接続されている。
書き込み動作においては、読み出し動作のときと同様に、内部制御信号ＴＤＥＣはハイレベルとなるが、内部ライトイネーブル信号ＷＥＮＬがロウレベルとなるため、図６に示した構成から理解されるように、ライト制御信号ＷＴＥはハイレベルとなる。これにより、Ｎ型ＦＥＴＭＮ５、ＭＮ６およびＰ型ＦＥＴＭＰ８、ＭＰ９によって構成された転送ゲートがオン状態となり、コモンビット線対ＣＢＬ、／ＣＢＬは転送ゲートを介して書き込み回路ＷＣＫに電気的に接続されることになる。
書き込み回路ＷＣＫにおいては、入力データＤ［０］の論理値に従ってアンド回路ＬＧ１からの出力信号ＣＢＷおよびアンド回路ＬＧ２からの出力信号ＣＴＷのいずれか一方が、ハイレベルとなり、他方がロウレベルとなる。入力データＤ［０］が、例えば論理値“１”（ハイレベル）であれば、出力信号ＣＴＷはハイレベルとなり、Ｎ型ＦＥＴＭＮ８はオン状態、Ｐ型ＦＥＴＭＰ１１はオフ状態となる。このとき、出力信号ＣＢＷは、ロウレベルとなるため、Ｎ型ＦＥＴＭＮ７はオフ状態、Ｐ型ＦＥＴＭＰ１０はオン状態となる。
これに対して、入力データＤ［０］が論理値“０”（ロウレベル）であれば、出力信号ＣＴＷはロウレベルとなり、Ｐ型ＦＥＴＭＰ１１がオン状態、Ｎ型ＦＥＴＭＮ８がオフ状態となる。このとき、出力信号ＣＢＷは、ハイレベルとなるため、Ｎ型ＦＥＴＭＮ７はオン状態、Ｐ型ＦＥＴＭＰ１０はオフ状態となる。
これにより、出力信号ＣＴＷに対応するコモンビット線ＣＢＬおよび選択されたビット線ＢＬ［０］は、入力データＤ［０］が論理値“１”であれば、Ｎ型ＦＥＴＭＮ８を介して、バイアスノードＢＩＡＳ＿Ｎｏｄｅに接続され、入力データＤ［０］がロウレベル論理値“０”であれば、Ｐ型ＦＥＴＭＰ１１を介して、電源電圧Ｖｄｄに接続されることになる。
同様に、Ｎ型ＦＥＴＭＮ７は、入力データＤ［０］が論理値“０”のとき、オン状態となり、コモンビット線／ＣＢＬおよび選択されたビット線／ＢＬは、バイアスノードＢＩＡＳ＿Ｎｏｄｅに接続され、入力データＤ［０］が論理値“１”のときには、コモンビット線／ＣＢＬおよび選択されたビット線／ＢＬは、電源電圧Ｖｄｄに接続されることになる。
バイアスモード制御信号ＢＩＡＳＭＯＤＥは、テストイネーブル信号ＴＥがロウレベルであるため、ロウレベルであり、ブースト制御信号ＢＯＯＳＴは、クロック信号ＣＬＫの変化により内部制御信号ＴＤＥＣがハイレベルに変化した後、主にバッファ群１２ＢＦＧ３で定められた時間後に、ロウレベルからハイレベルに変化する。図５に示したように、バイアスモード制御信号ＢＩＡＳＭＯＤＥがロウレベル（論理値“０”）で、ブースト制御信号ＢＯＯＳＴが、ハイレベル（論理値“１”）に変化すると、バイアスノードＢＩＡＳ＿Ｎｏｄｅの電位は、負電位へ昇圧される。
従って、ビット線対ＢＬ［０］、／ＢＬ［０］には、入力データＤ［０］の論理値に従って電源電圧Ｖｄｄと負電位とが供給されることになる。例えば、入力データＤ［０］が論理値“１”の場合、ビット線ＢＬ［０］には、負電位が供給され、ビット線／ＢＬ［０］には、電源電圧Ｖｄｄが供給されることになる。これにより、入力データＤ［０］に従った大きな電位差が、選択されたメモリセルに与えられることになり、例えばメモリセルに対して、確実に入力データＤ［０］を書き込むことが可能である。
＜＜テスト動作＞＞
図１１を用いて、テストモードにおけるテスト動作を説明する。イネーブル信号ＣＥＮがロウレベルで、ライトイネーブル信号ＷＥＮがロウレベルで、テストイネーブル信号ＴＥがハイレベルとなることで、テスト動作が指示される。
ここでも、読み出し動作および書き込み動作の時と同様に、アドレス信号ＡＤ［３：０］によって、ワード線ＷＬ［ｎ］とビット線対ＢＬ［０］、／ＢＬ［０］とが選択されるものとする。すなわち、ワード線ＷＬ［ｎ］およびビット線対ＢＬ［０］、／ＢＬ［０］に接続された選択メモリセルのテストが実行される場合を、例として説明する。
テストイネーブル信号ＴＥが、ロウレベルからハイレベルへ変化することにより、バイアスモード制御信号ＢＩＡＳＭＯＤＥも、ロウレベルからハイレベルへ変化する。これにより、図６に示した制御回路１２において、論理ゲート１２ＬＧ１０の出力が、ロウレベルからハイレベルに変化し、ブースト制御信号ＢＯＯＳＴもロウレベルからハイレベルに変化する。これにより、バイアスノードＢＩＡＳ＿Ｎｏｄｅには、図５に示したように、中間電位が発生する。
選択されたビット線対ＢＬ［０］、／ＢＬ［０］とコモンビット線対ＣＢＬ、／ＣＢＬとの間の転送ゲートはオン状態である。そのため、ビット線対ＢＬ［０］、／ＢＬ［０］は、コモンビット線対ＣＢＬ、／ＣＢＬに電気的に接続されている。
図１１に示した例では、入力データＤ［０］は、ハイレベル（論理値“１”）となっている。また、ライト制御信号ＷＴＥはハイレベルとなっているため、アンド回路ＬＧ２の出力信号ＣＴＷがハイレベルとなり、Ｎ型ＦＥＴＭＮ８がオン状態となる。その結果、バイアスノードＢＩＡＳ＿Ｎｏｄｅが、Ｎ型ＦＥＴＭＮ８を介してコモンビット線ＣＢＬと電気的に接続され、配線／ＴＬ、バイアスノードＢＩＡＳ＿Ｎｏｄｅ、コモンビット線ＣＢＬおよびビット線ＢＬ［０］間で電荷再分配が行われ、ビット線ＢＬ［０］およびコモンビット線ＣＢＬの電位が、プリチャージされた電位（電圧Ｖｄｄ）から、やや低下した値となる。図１１では、このときのコモンビット線ＣＢＬの電位の変化が、破線で示されている。
図１０で説明した書き込み動作において、入力データＤ［０］として論理値“０”が供給された場合、ビット線ＢＬ［０］をハイレベルにし、ビット線／ＢＬ［０］をロウレベルにするような論理値“０”のデータが、選択メモリセルに書き込まれることになる。このような論理値“０”の入力データＤ［０］が書き込まれていた場合、選択メモリセルが正常であれば、テスト動作のとき、ワード線ＷＬ［ｎ］が選択されることにより、ビット線／ＢＬ［０］の電位は、プリチャージされた電位（Ｖｄｄ）から徐々に低下する。センスアンプ制御信号ＳＡＥがハイレベルに変化するタイミングでは、ビット線ＢＬ／［０］の電位は、ビット線ＢＬ［０］の電位よりも低くなり、コモンビット線／ＣＢＬの電位もコモンビット線ＣＢＬの電位よりも低くなる。その結果、出力データＱ［０］として、論理値“０”のロウレベルが出力され、選択メモリセルは、正常であり、テストをパスしたと判定することができる。
これに対して、半導体装置１を製造する際のプロセスの問題等により、テスト対象のメモリセル、すなわち選択メモリセルの読み出し電流が例えば少ない場合には、ビット線／ＢＬ［０］の電位が、プリチャージされた電位から低下するのが遅くなる。センスアンプ制御信号ＳＡＥがハイレベルに変化するタイミングでは、ビット線ＢＬ／［０］の電位は十分に低下せず、ビット線ＢＬ［０］の電位よりも低くならない。その結果、コモンビット線／ＣＢＬの電位もコモンビット線ＣＢＬの電位よりも低くならず、出力データＱ［０］として、論理値“１”のハイレベルが出力される。これにより、選択メモリセルは、期待値エラーが発生しており、対象メモリセルの問題を検出することが可能である。
ここでは、対象のメモリセルに期待値として、論理値“０”が書き込まれている場合を説明したが、期待値“１”が対象のメモリセルに書き込まれている場合も同様である。すなわち、期待値“１”の場合には、ビット線ＢＬ［０］をロウレベルにし、ビット線／ＢＬ［０］をハイレベルにするような論理値“１”のデータが、選択メモリセルに書き込まれる。この場合、テスト動作のとき、入力データＤ［０］としてロウレベル（論理値“０”を供給する。これにより、論理ゲートＬＧ１の出力信号ＣＢＷがハイレベルとなり、配線／ＴＬ、バイアスノードＢＩＡＳ＿Ｎｏｄｅ、コモンビット線／ＣＢＬおよびビット線／ＢＬ［０］間で電荷再分配が行われ、ビット線／ＢＬ［０］およびコモンビット線／ＣＢＬの電位が、プリチャージされた電位Ｖｄｄから徐々に低下することになる。対象のメモリセルが正常であれば、出力データＱ［０］は、予め書き込んだ期待値“１”と同じ論理値“１”となり、メモリセルに問題がある場合、出力データＱ［０］は、期待値“１”とは異なる論理値“０”となる。
以上のように、実施の形態１においては、対象のメモリセルに書き込まれている論理値（期待値である論理値）とは、逆相（反転）の論理値が、テスト動作のときに、入力データとして供給される。
さらに、実施の形態１に係るＳＲＡＭにおいては、テスト動作のとき、読み出し動作のときに比べて、センスアンプ制御信号ＳＡＥがロウレベルからハイレベルへ変化するタイミングが遅れるように設定されている。実施の形態１においては、センスアンプ制御信号ＳＡＥの遅延の設定は、図６の制御回路１２に示した論理ゲート１２ＬＧ３とバッファ群１２ＢＦＧ２とによって主に実現されている。すなわち、内部テスト信号ＴＥＬがハイレベルになった後、バッファ群１２ＢＦＧ２により遅延された内部制御信号ＴＤＥＣが、論理ゲート１２ＬＧ３の反転入力に供給されることにより、センスアンプ制御信号ＳＡＥがハイレベルに変化する。従って、例えばバッファ群１２ＢＦＧ２を構成するバッファの個数を変更することにより、センスアンプ制御信号ＳＡＥの立ち上がるタイミングを変更することが可能である。後で図１２および図１３を用いて説明するが、センスアンプ制御信号ＳＡＥによってセンスアンプＳＡを活性化させるタイミングを遅らせることにより、対象のメモリセルを流れる読み出し電流が小さい場合の判定を、より確実にすることが可能である。
なお、センスアンプ制御信号ＳＡＥがハイレベルへ変化することにより、センスアンプＳＡが活性化されるため、センスアンプＳＡによる増幅によって、図１１に示すように、コモンビット線対間の電位差が広がり、バイアスノードＢＩＡＳ＿Ｎｏｄｅの電位も上昇する。
Ｎ型ＦＥＴＭＮ７、ＭＮ８およびＰ型ＦＥＴＭＰ１０、ＭＰ１１は、書き込み動作においては、メモリセルＭＣに書き込むべきデータに従った電圧を、選択されたビット線対に供給する回路を構成している。これに対して、テスト動作のとき、Ｎ型ＦＥＴＭＮ７、ＭＮ８およびＰ型ＦＥＴＭＰ１０、ＭＰ１１は、選択されたビット線対から、配線容量ＭＴＣを接続するビット線を指定し、指定されたビット線を配線容量ＭＴＣに接続する指定回路として動作することになる。
＜＜メモリセル＞＞
図１２は、実施の形態１に係るメモリセルの構成を示す回路図である。また、図１３は、テスト動作のときのメモリセルの動作を示す波形図である。
図１２には、論理値“０”が書き込まれているときのメモリセルＭＣの状態が示されている。すなわち、ワード線ＷＬ［ｎ］が選択されたとき、ビット線／ＢＬ［０］をハイレベルにし、ビット線ＢＬ［０］をロウレベルにするようなデータを、メモリセルＭＣは保持している。この状態では、Ｎ型ＦＥＴＭＮ１およびＰ型ＦＥＴＭＰ２がオフ状態となり、Ｎ型ＦＥＴＭＮ２およびＰ型ＦＥＴＭＰ１がオン状態となっている。そのため、ノードＭＴは、ロウレベルとなり、Ｌｏｗを記憶しており、ノードＭＢは、ハイレベルとなり、Ｈｉｇｈを記憶している。
メモリセルＭＣが正常であれば、ワード線ＷＬ［ｎ］がハイレベルとなり、ノードＭＴが、Ｎ型ＦＥＴＮＴＴ２を介して、ビット線ＢＬ［０］に電気的に接続されても、メモリセルＭＣを流れる読み出し電流によって、ノードＭＴの電位は、図１３に実線ＭＴ１で示されているように変化する。すなわち、読み出し電流によって、ノードＭＴの電位が、接地電圧Ｖｓｓから大きく浮き上がるのを防ぐことが可能である。これにより、ビット線ＢＬ［０］の電位は、実線ＢＬ［０］＿１のように変化する。これに対して、プロセス等の問題により、メモリセルＭＣを流れる読み出し電流が小さいと、ノードＭＴの電位を抑制する能力が低くなり、破線ＭＴ２で示すように、ノードＭＴの電位は、接地電圧Ｖｓｓから大きく浮き上がることになる。これにより、ビット線ＢＬ［０］の電位は、破線ＢＬ［０］＿２のように変化する。
図１３において、／ＢＬ［０］＿Ｖは、ビット線／ＢＬ［０］の電位を示している。図１３から理解されるように、ワード線ＷＬ［ｎ］がハイレベルに変化した後、時間が十分経過すると、ビット線／ＢＬ［０］の電位／ＢＬ［０］＿Ｖとビット線ＢＬ［０］の電位ＢＬ［０］＿２との間の電位差を大きくすることが可能である。そのため、実施の形態１においては、テスト動作のとき、センスアンプＳＡを活性化するタイミングを、読み出し動作のときに比べて遅くするようにしている。
＜ＤＦＴ制御ブロック＞
図１に示したＤＦＴ制御ブロック６は、テストモードにおいて、ＳＲＡＭに対してテスト用の信号およびデータ等を出力する。図１４は、実施の形態１に係るＤＦＴ制御ブロックの動作を示す波形図である。
ＤＦＴ制御ブロック６は、ＳＲＡＭの全メモリセルに対して、例えば論理値“０”を期待値として書き込み、その後、入力データＤ［ｎ］として、期待値とは反転論理値である論理値“１”をＳＲＡＭに与えながら、全メモリセルをテストする。その後、論理値“１”を期待値として、全メモリセルに書き込み、論理値“０”を入力データとして与えながら、全メモリセルをテストする。
図１４を参照して述べると、時刻ｔ０から時刻ｔ１までの間で、アドレス信号ＡＤ［ｎ］を変えながら、アドレス０～Ｆの全メモリセルに、論理値“０”を入力データＤ［ｎ］として書き込む。次の時刻ｔ１からｔ２の間では、テストイネーブル信号ＴＥをハイレベルにして、ＳＲＡＭをテストモードに設定する。テストモードにおいて、ＤＦＴ制御ブロック６は、アドレス信号ＡＤ［ｎ］を変化させながら、入力データＤ［ｎ］として論理値“１”をＳＲＡＭに与える。テストモードにおいて、出力データＱ［ｎ］が、論理値“０”であれば、ＤＦＴ制御ブロック６は、対象のメモリセルはテストをパスしたものと判定する。これに対して、出力データＱ［ｎ］が、論理値“１”であれば、ＤＦＴ制御ブロック６は、対象のメモリセルはテストにおいてフェイルしたものと判定する。
次に、時刻ｔ２から時刻ｔ３の間でも、アドレス信号ＡＤ［ｎ］を変えながら、アドレス０～Ｆの全メモリセルに、論理値“１”を入力データＤ［ｎ］として書き込む。次の時刻ｔ３からｔ４の間では、テストイネーブル信号ＴＥをハイレベルにして、ＳＲＡＭをテストモードに設定する。テストモードにおいて、ＤＦＴ制御ブロック６は、アドレス信号ＡＤ［ｎ］を変化させながら、入力データＤ［ｎ］として論理値“０”をＳＲＡＭに与える。テストモードにおいて、出力データＱ［ｎ］が、論理値“１”であれば、ＤＦＴ制御ブロック６は、対象のメモリセルはテストをパスしたものと判定する。これに対して、出力データＱ［ｎ］が、論理値“０”であれば、ＤＦＴ制御ブロック６は、対象のメモリセルはテストにおいてフェイルしたものと判定する。
実施の形態１においては、ＳＲＡＭ２Ｓ１～５Ｓ１（図１）のそれぞれに対して、配線対ＴＬ、／ＴＬが設けられる。ＳＲＡＭ２Ｓ１～５Ｓ１のそれぞれにおける配線対ＴＬ、／ＴＬの配線長は、それが設けられたＳＲＡＭ（対応するＳＲＡＭ）のビット線対の配線長と等しくなっている。これにより、テストモードにおいて、ビット線に接続される配線容量の値を、ＳＲＡＭ毎に適切に設定することが可能であり、テストモードにおいて、不良のメモリセルを確実に検出することが可能となる。すなわち、コンパイルドＳＲＡＭ技術によって、種々のＳＲＡＭが半導体装置に設けられるようにしても、不良のメモリセルを確実に検出することが可能となる。
（実施の形態２）
図１５は、実施の形態２に係る単位メモリアレイ、単位列選択回路および単位ＩＯ制御回路の構成を示す回路図である。図１５は、図４と類似している。相違点は、中間電位発生回路が変更され、中間電位発生回路ＩＶＧ２となっている点である。
中間電位発生回路ＩＶＧ２は、インバータＩＶ２１～ＩＶ２４と、Ｎ型ＦＥＴＭＮ２１と、Ｐ型ＦＥＴＭＰ２１と、ナンド（ＮＡＮＤ）回路ＬＧ２１と、ノア（ＮＯＲ）回路ＬＧ２２と、配線対ＴＬ，／ＴＬと、ＭＯＳ容量を構成するＮ型ＦＥＴＭＮ１２とを備えている。
図１６は、実施の形態２に係る中間電位発生回路ＩＶＧ２の動作を示す図である。
書き込み動作の際には、バイアスモード制御信号ＢＩＡＳＭＯＤＥは、論理値“０”で、ブースト制御信号ＢＯＯＳＴは、論理値“０”の状態から、活性化により論理値“１”へ変化する。また、テスト動作においては、バイアスモード制御信号ＢＩＡＳＭＯＤＥは、論理値“１”で、ブースト制御信号ＢＯＯＳＴは、論理値“０”の状態から、活性化により論理値“１”へ変化する。
書き込み動作において、ブースト制御信号ＢＯＯＳＴが論理値“０”のときに、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅは、電源電圧Ｖｄｄとなり、バイアスノードＢＩＡＳ＿Ｎｏｄｅは、接地電圧Ｖｓｓとなる。この状態から、ブースト制御信号ＢＯＯＳＴを、接地電圧Ｖｓｓから電源電圧Ｖｄｄへ変化（活性化）させると、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅは、接地電圧Ｖｓｓに変化し、バイアスノードＢＩＡＳ＿Ｎｏｄｅは、負電位となる。すなわち、実施の形態１と同様に、書き込み動作の際には、負電位をビット線に供給することが可能となる。
また、テスト動作において、ブースト制御信号ＢＯＯＳＴが論理値“０”のときに、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅは、電源電圧Ｖｄｄとなり、バイアスノードＢＩＡＳ＿Ｎｏｄｅは、実施の形態１と異なり電源電圧Ｖｄｄとなる。この状態から、ブースト制御信号ＢＯＯＳＴを、接地電圧Ｖｓｓから電源電圧Ｖｄｄへ変化（活性化）させると、ブーストノードＢＯＯＳＴ＿Ｎｏｄｅは、電源電圧Ｖｄｄからやや低めの中間電位を発生させることが可能である、これにより、実施の形態１と同様に、テストモードにおいては、リファレンスビット線の電位を、プリチャージされた電源電圧Ｖｄｄよりやや低めの電位に変化させることが可能となる。その結果、実施の形態１と同様に、不良のメモリセルを検出することが可能となる。
図４および図１５において、中間電位発生回路ＩＶＧ１、ＩＶＧ２は、配線対ＴＬ、／ＴＬと、配線対ＴＬ、／ＴＬに接続され、モード（ライトモード、テストモード）に応じた電圧を配線対ＴＬ、／ＴＬに供給する中間電位制御回路とを備えていると見なすことができる。このように見なした場合、中間電位制御回路は、図５および図１６に示すように、バイアスモード制御信号ＢＩＡＳＭＯＤＥによってモードが指定される。また、中間電位制御回路は、ブースト制御信号ＢＯＯＳＴの変化に応じて、配線ＴＬの電圧（ブーストノードＢＯＯＳＴ＿Ｎｏｄｅの電圧）を、指定されたモードに応じて変化させる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、配線対ＴＬ、／ＴＬの配線長は、ビット線対ＢＬ［０］、／ＢＬ［０］と実質的に同じでなくてもよく、ビット線対の長に依存しておればよい。
１ 半導体装置
２ ＣＰＵブロック
３ 画像処理ブロック
４ 外部Ｉ／Ｆブロック
５ システム制御ブロック
６ ＤＦＴ制御ブロック
ＢＬ［０］、／ＢＬ［０］、ＢＬ［１］、／ＢＬ［１］ ビット線対
ＣＢＬ、／ＣＢＬ コモンビット線対
Ｄ［０］～Ｄ［２］、Ｄ［ｎ］ 入力データ
ＩＶＧ１、ＩＶＧ２ 中間電位発生回路
ＭＣ メモリセル
ＭＴＣ 配線容量
ＰＣＨ１、ＰＣＨ２ プリチャージ回路
Ｑ［０］～Ｑ［２］、Ｑ［ｎ］ 出力データ
ＳＡ センスアンプ
ＴＬ、／ＴＬ 配線対
ＷＣＫ 書き込み回路
ＷＬ［０］～ＷＬ［７］、ＷＬ［ｎ］ ワード線

Claims (9)

  1. メモリセルと、
    前記メモリセルに接続され、リードモードにおいて、前記メモリセルのデータに従って、第１電圧と前記第１電圧とは異なる第２電圧に向かって変化する一対のビット線と、
    前記一対のビット線からビット線を指定する指定回路と、
    を備え、
    テストモードにおいて、前記指定回路によって指定されたビット線に、前記一対のビット線の長さに依存する配線容量を備える容量素子を接続し、前記指定されたビット線の電圧を、前記第１電圧と前記第２電圧との間の電圧に設定する、半導体装置。
  2. 請求項１に記載の半導体装置において、
    ライトモードにおいて、前記一対のビット線に、書き込むべきデータに従った電位を供給する書き込み回路を、さらに備え、
    前記書き込み回路は、前記指定回路を含み、前記ライトモードにおいて、前記指定回路によって指定されたビット線に、前記第１電圧および前記第２電圧とは異なる第３電圧を供給する、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記指定回路は、前記書き込むべきデータの値に従って、前記一対のビット線からビット線を指定する、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１電圧は、前記第２電圧を基準として、正の電圧であり、前記第３電圧は、前記第２電圧を基準として、負の電圧である、半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記容量素子は、前記指定回路によって指定されたビット線に接続されるべき一方の端子と、モードに応じた電圧が供給される他方の端子とを備え、
    前記ライトモードにおいては、前記容量素子の前記他方の端子の電圧は、前記第１電圧から前記第２電圧へ変化し、
    前記テストモードにおいては、前記容量素子の前記他方の端子の電圧は、前記第２電圧から前記第１電圧へ変化する、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記リードモードおよび前記テストモードにおいて、前記一対のビット線間の電位差を増幅するセンスアンプを、さらに備え、
    前記センスアンプは、前記リードモードに比べ前記テストモードのとき、動作開始が遅れる、半導体装置。
  7. 請求項４に記載の半導体装置において、
    前記容量素子は、前記一対のビット線の長さに依存した長さを備え、前記一対のビット線と同じ方に延在する配線対によって形成される前記配線容量と、前記配線対間に接続されたＭＯＳ容量とを備え、
    前記配線対のうちの一方の配線が、前記指定回路によって指定されたビット線に接続され、
    前記配線対のうちの他方の配線には、モードに応じた電圧を前記他方の配線に供給する中間電位制御回路が接続され、
    前記テストモードにおいて、前記中間電位制御回路は、前記他方の配線に、前記第２電圧から前記第１電圧に変化する電圧を供給する、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記中間電位制御回路は、前記ライトモードにおいて、前記第１電圧から前記第２電圧へ変化する電圧を、前記他方の配線に供給する、半導体装置。
  9. 請求項２に記載の半導体装置において、
    前記テストモードで用いられる信号を生成するＤＦＴ制御回路を、さらに備え、
    前記ＤＦＴ制御回路は、前記テストモードにおいて、前記ライトモードのときのデータとは反転論理のデータを前記一対のビット線に与える、半導体装置。
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