JP6501688B2 - 半導体記憶装置およびそのテスト方法 - Google Patents

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Description

本開示は、半導体記憶装置に関し、特に、メモリセルの不良の検出に関する。
高集積化のために、トランジスタ素子の微細化が進められる。この微細化に伴って、トランジスタ素子の信頼性および消費電力の観点から、電圧スケーリングが必要とされる。しかしながら、トランジスタ素子の微細化に伴って、製造プロセスにおける誤差（マスク位置合わせずれおよび不純物注入量の誤差）の影響が大きくなり、トランジスタ素子の特性のばらつきが大きくなる。このため、たとえばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）においては、書込マージンが低下し、動作マージンが低下するという問題が生じる。
この問題に対して、書込時にビット線を負電圧にし、メモリセルのアクセスＭＯＳトランジスタの電流駆動能力を向上して、書込動作の不良を防止する方法がある（特許文献１および非特許文献１）。
特許文献１では、ブースト容量とそれを駆動するインバータからなるブースト回路を１つ設け、ビット線対の各々にスイッチを介して接続されている。接地電位に駆動されたビット線側のスイッチを選択し、負電圧を伝達する方式が示されている。
非特許文献１では、書込駆動回路としてビット線対各々にインバータを設けている。この２つの書込インバータのソースを短絡し、電源スイッチを介し低電圧側電源ＶＳＳに接続している。ブースト容量はこの短絡された書込インバータのソースに接続されている。電源スイッチをオフにすると、接地電圧を出力している側のインバータの出力ノードのみがフローティングになる。ブーストによる負電圧は接地電圧を出力している書込インバータのＮＭＯＳとＹスイッチを介し、ビット線に伝達する方式が示されている。
特開２００９−２９５２４６号公報
しかしながら、ビット線を負電圧に駆動する場合に、非選択のワード線と接続されているアクセスＭＯＳトランジスタが導通に近い状態となり意図しない電流が流れることにより保持されたデータの破壊が起こるリテンション不良のメモリセルを検出する必要がある。
従来においては、当該リテンション不良のメモリセルを精度よく検出する手段がなかった。
本開示は、上記の課題を解決するためになされたものであって、メモリセルのリテンション不良を精度よく検出することが可能な半導体記憶装置およびそのテスト方法を提供することを目的とする。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施例によれば、半導体記憶装置は、行列状に設けられた複数のメモリセルを含むメモリアレイと、各メモリセル列に対応して配置される複数のビット線対と、各メモリセル行に対応して配置される複数のワード線とを備える。半導体記憶装置は、さらに書込データに従って選択列のビット線対にデータを転送する書込ドライブ回路と、テスト時において複数のワード線を非選択に設定するとともに、選択列のビット線の電位に従って、選択列のビット線対の低電位側のビット線を負電圧レベルに駆動する制御回路とを備える。
一実施例によれば、半導体記憶装置は、メモリセルのリテンション不良を精度よく検出することが可能である。
実施形態１に基づく半導体記憶装置の外観構成図である。 実施形態１に基づく制御回路８の内部回路の構成について説明する図である。 実施形態１に基づく行選択駆動回路２の回路構成を説明する図である。 実施形態１に基づく列選択駆動回路３、書込回路４および読出回路５の回路構成を説明する図である。 実施形態１に基づくメモリアレイのデータ書込、データ読出およびテストモード時の信号関係を説明するタイミングチャート図である。 実施形態１に基づく半導体記憶装置のテスト方法を説明するフロー図である。 実施形態１の変形例１に基づく制御回路８Ａの内部回路の構成について説明する図である。 実施形態１の変形例１に基づくメモリアレイのデータ書込、データ読出およびテストモード時の信号関係を説明するタイミングチャート図である。 実施形態１の変形例２に基づく制御回路８Ｂの内部回路の構成について説明する図である。 実施形態１の変形例２に基づく列選択駆動回路３、書込回路４Ａおよび読出回路５の回路構成を説明する図である。 実施形態１の変形例２に基づくメモリアレイのデータ書込、データ読出およびテストモード時の信号関係を説明するタイミングチャート図である。 実施形態１の変形例３に基づく列選択駆動回路３、書込回路４Ｂおよび読出回路５の回路構成を説明する図である。 実施形態２に基づく半導体記憶装置の外観構成図である。 実施形態２のメモリセルＭＣ＃におけるリテンション不良のメモリセルＭＣ＃を説明する図である。 実施形態２に基づくメモリアレイのデータ書込、データ読出およびテストモード時の信号関係を説明するタイミングチャート図である。 実施形態２に基づく半導体記憶装置のテスト方法を説明するフロー図である。
本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施形態１）
図１は、実施形態１に基づく半導体記憶装置の外観構成図である。
図１に示されるように、半導体記憶装置は、メモリアレイ１と、行選択駆動回路２と、列選択駆動回路３と、書込回路４と、読出回路５と、制御回路８とを含む。
メモリアレイ１は、行列状に配置された複数のメモリセルＭＣを有する。
メモリアレイ１は、メモリセル行にそれぞれ対応して配置された複数のワード線ＷＬと、メモリセル列にそれぞれ対応して配置された複数のビット線対ＢＬＰを有する。
ビット線対ＢＬＰは、ビット線ＢＬ，／ＢＬを有する。
本例においては、４行のメモリセル行にそれぞれ対応して配置されたワード線ＷＬ［０］〜ＷＬ［３］と、２列のメモリセル列にそれぞれ対応して配置されたビット線対ＢＬＰ０，ＢＬＰ１とが示されている。なお、さらに複数行、複数列のメモリセルを設けることも可能である。
ビット線対ＢＬＰ０は、ビット線ＢＬ［０］，／ＢＬ［０］を有する。ビット線対ＢＬＰ１は、ビット線ＢＬ［１］，／ＢＬ［１］を有する。
メモリセルＭＣは、各メモリセルＭＣは、書き換え可能に設けられたＳＲＡＭ（Static Random Access Memory）セルである。各メモリセルＭＣは、後述するが駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルである。具体的には、メモリセルＭＣは、２つのアクセストランジスタＡＴ１，ＡＴ２（転送トランジスタ）と、駆動トランジスタＮＴ１，ＮＴ２と、負荷トランジスタＰＴ１，ＰＴ２（負荷素子）とを含む、６トランジスタのＳＲＡＭセルが示されている。
アクセストランジスタＡＴ１，ＡＴ２は、対応するワード線ＷＬと電気的に接続されている。アクセストランジスタＡＴ１，ＡＴ２は、メモリセルＭＣのデータ読出あるいはデータ書込を実行する際に活性化されたワード線ＷＬに従って導通する。
負荷トランジスタＰＴ１と、駆動トランジスタＮＴ１は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に接続される。
負荷トランジスタＰＴ２と、駆動トランジスタＮＴ２は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に接続される。
負荷トランジスタＰＴ１と、駆動トランジスタＮＴ１とのゲートは、共に負荷トランジスタＰＴ２と、駆動トランジスタＮＴ２の接続ノードである記憶ノードＭＴと接続される。アクセストランジスタＡＴ２は、記憶ノードＭＴとビット線／ＢＬ［０］との間に設けられ、そのゲートはワード線ＷＬ［０］と接続される。
負荷トランジスタＰＴ２と、駆動トランジスタＮＴ２とのゲートは、共に負荷トランジスタＰＴ１と、駆動トランジスタＮＴ１の接続ノードである記憶ノードＭＢと接続される。アクセストランジスタＡＴ１は、記憶ノードＭＢとビット線ＢＬ［０］との間に設けられ、そのゲートはワード線ＷＬ［０］と接続される。
他のメモリセルＭＣの構成についても基本的に同様である。
行選択駆動回路２は、制御回路８から入力されるロウアドレス信号ＲＡ［０］〜ＲＡ［２］に従ってワード線ＷＬを駆動（選択）する。
列選択駆動回路３は、制御回路８から入力されるコラムアドレス信号ＣＡ［０］，ＣＡ［１］に従ってビット線対ＢＬＰを選択する。
書込回路４は、制御信号ＷＴＥ、制御信号ＮＢＳＴ、書込データＤ［０］に従って列選択駆動回路３により選択された選択列のビット線対ＢＬＰを駆動する。
例えば、書込データＤ［０］に従ってビット線ＢＬ［０］を「Ｈ」レベル（電源電圧ＶＣＣ）、ビット線／ＢＬ［０］を「Ｌ」レベル（接地電圧ＧＮＤ）に設定する。また、制御信号ＮＢＳＴに従ってビット線／ＢＬ［０］を負電位に設定する。
読出回路５は、制御信号ＲＤＥに従って列選択駆動回路３により選択された選択列のビット線対ＢＬＰと接続されたメモリセルＭＣのデータを読み出す。例えば、データ読出時においてビット線対ＢＬＰは、ともに「Ｈ」レベル（電源電圧ＶＣＣ）に設定されている。ワード線ＷＬの選択に伴いアクセストランジスタＡＴ１，ＡＴ２が導通して、メモリセルＭＣが保持するデータに従ってビット線ＢＬ，／ＢＬの電位が変動する。読出回路５は、ビット線対ＢＬＰのビット線ＢＬ，／ＢＬの電位差を検知して増幅した読出データＲＤ［０］を出力する。
制御回路８は、クロック信号ＣＬＫ、アドレス信号ＡＤ［２：０］、制御信号ＣＥＮ，ＷＥＮ、ＲＥＮ、ＴＭに従って動作する。
具体的には、制御回路８は、制御信号ＣＥＮに従って活性化されクロック信号ＣＬＫに同期して動作する。制御回路８は、後述するが３ビットのアドレス信号ＡＤ［２：０］に従ってロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを生成する。
制御回路８は、制御信号ＷＥＮに従ってデータ書込を実行し、制御信号ＷＴＥを活性化させる。
制御回路８は、制御信号ＲＥＮに従ってデータ読出を実行し、制御信号ＲＤＥを活性化させる。
制御回路８は、制御信号ＴＭに従ってテストモードに設定する。一例として、本例におけるテストモードは、リテンション不良のメモリセルに対するデータ書込を実行する。
図２は、実施形態１に基づく制御回路８の内部回路の構成について説明する図である。
図２を参照して、制御回路８は、内部クロック回路９と、ＮＡＮＤ回路ＮＤ１〜ＮＤ１１と、インバータＩＶ１〜ＩＶ１６と、インバータ群ＩＶＴ１，ＩＶＧ２とを含む。
内部クロック回路９は、クロック信号ＣＬＫと、制御信号ＣＥＮに従って動作する。
具体的には、内部クロック回路９は、制御信号ＣＥＮの入力（「Ｌ」レベル）に従って活性化され、クロック信号ＣＬＫに基づいて内部クロック信号ＩＣＬＫを生成する。
当該内部クロック信号ＩＣＬＫに基づいて各内部回路が動作する。
本例においては、アドレス信号ＡＤ［０］は、列選択用に用いられる。また、アドレス信号ＡＤ［１］，ＡＤ［２］は、行選択用に用いられる。
ＮＡＮＤ回路ＮＤ６は、内部クロック信号ＩＣＬＫとアドレス信号ＡＤ［０］とのＮＡＮＤ論理演算結果を出力する。インバータＩＶ７は、ＮＡＮＤ回路ＮＤ６の反転信号をコラムアドレス信号ＣＡ［１］として出力する。
ＮＡＮＤ回路ＮＤ７は、内部クロック信号ＩＣＬＫとインバータＩＶ５を介するアドレス信号ＡＤ［０］の反転信号とのＮＡＮＤ論理演算結果を出力する。インバータＩＶ６は、ＮＡＮＤ回路ＮＤ７の反転信号をコラムアドレス信号ＣＡ［０］として出力する。
一例として、アドレス信号ＡＤ［０］が「Ｈ」レベルの場合には、制御回路８は、内部クロック信号ＩＣＬＫに同期してコラムアドレス信号ＣＡ［１］を「Ｈ」レベル、ＣＡ［０］を「Ｌ」レベルに設定する。
アドレス信号ＡＤ［０］が「Ｌ」レベルの場合には、制御回路８は、内部クロック信号ＩＣＬＫに同期してコラムアドレス信号ＣＡ［０］を「Ｈ」レベル、ＣＡ［１］を「Ｌ」レベルに設定する。
ＮＡＮＤ回路ＮＤ１は、制御信号ＴＭと、インバータＩＶ１を介した制御信号ＷＥＮの反転信号との入力を受けて、そのＮＡＮＤ論理演算結果をＮＡＮＤ回路ＮＤ２に出力する。なお、制御信号ＴＭが「Ｌ」レベルの場合には、ＮＡＮＤ回路ＮＤ１の出力信号は「Ｌ」レベルに設定される。
ＮＡＮＤ回路ＮＤ２は、内部クロック信号ＩＣＬＫとＮＡＮＤ回路ＮＤ１の出力信号との入力を受けて、そのＮＡＮＤ論理演算結果を出力する。インバータＩＶ８は、ＮＡＮＤ回路ＮＤ２の反転信号をＮＡＮＤ回路ＮＤ３，ＮＤ４，ＮＤ５に出力する。
アドレス信号ＡＤ［２］は、インバータＩＶ１２，ＩＶ１３を介してロウアドレス信号ＲＡ［２］として出力する。
ＮＡＮＤ回路ＮＤ４は、アドレス信号ＡＤ［１］とインバータＩＶ８を介するＮＡＮＤ回路ＮＤ２の反転信号の入力を受けて、そのＮＡＮＤ論理演算結果を出力する。インバータＩＶ１１は、ＮＡＮＤ回路ＮＤ４の反転信号をロウアドレス信号ＲＡ［１］として出力する。
ＮＡＮＤ回路ＮＤ５は、インバータＩＶ９を介するアドレス信号ＡＤ［１］の反転信号とインバータＩＶ８を介するＮＡＮＤ回路ＮＤ２の反転信号との入力を受けて、そのＮＡＮＤ演算結果を出力する。インバータＩＶ１０は、ＮＡＮＤ回路ＮＤ５の反転信号をロウアドレス信号ＲＡ［０］として出力する。
一例として、アドレス信号ＡＤ［１］，ＡＤ［２］がともに「Ｌ」レベルの場合には、制御回路８は、内部クロック信号ＩＣＬＫに同期してロウアドレス信号ＲＡ［０］を「Ｈ」レベル、ロウアドレス信号ＲＡ［１］，ＲＡ［２］を「Ｌ」レベルに設定する。
なお、制御信号ＴＭは「Ｌ」レベルに設定されているものとする。従って、ＮＡＮＤ回路ＮＤ１の出力信号は「Ｈ」レベルに設定されているものとする。
アドレス信号ＡＤ［１］が「Ｈ」レベル、アドレス信号ＡＤ［２］が「Ｌ」レベルの場合には、制御回路８は、内部クロック信号ＩＣＬＫに同期してロウアドレス信号ＲＡ［１］を「Ｈ」レベル、ロウアドレス信号ＲＡ［０］，ＲＡ［２］を「Ｌ」レベルに設定する。
アドレス信号ＡＤ［１］が「Ｌ」レベル、アドレス信号ＡＤ［２］が「Ｈ」レベルの場合には、制御回路８は、内部クロック信号ＩＣＬＫに同期してロウアドレス信号ＲＡ［２］，ＲＡ［０］を「Ｈ」レベル、ロウアドレス信号ＲＡ［１］を「Ｌ」レベルに設定する。
アドレス信号ＡＤ［１］が「Ｈ」レベル、アドレス信号ＡＤ［２］が「Ｈ」レベルの場合には、制御回路８は、内部クロック信号ＩＣＬＫに同期してロウアドレス信号ＲＡ［２］，ＲＡ［１］を「Ｈ」レベル、ロウアドレス信号ＲＡ［０］を「Ｌ」レベルに設定する。
ＮＡＮＤ回路ＮＤ８は、インバータＩＶ２を介する制御信号ＷＥＮの反転信号と内部クロック信号ＩＣＬＫとの入力を受けて、そのＮＡＮＤ論理演算結果を出力する。
インバータＩＶ３は、ＮＡＮＤ回路ＮＤ８の反転信号を制御信号ＷＴＥとして出力する。一例として、制御信号ＷＥＮが「Ｌ」レベルに設定された場合に、制御回路８は、内部クロック信号ＩＣＬＫに同期して制御信号ＷＴＥを「Ｈ」レベルに設定する。
インバータ群ＩＶＧ１は、奇数個のインバータが直列に接続され、ＮＡＮＤ回路ＮＤ８の反転信号をＮＡＮＤ回路ＮＤ９に出力する。
インバータ群ＩＶＧ２は、奇数個のインバータが直列に接続され、インバータ群ＩＶＧ１の出力信号を受けてその反転信号をＮＡＮＤ回路ＮＤ９に出力する。
ＮＡＮＤ回路ＮＤ９は、インバータ群ＩＶＧ１の出力信号の入力と、インバータ群ＩＶＧ２の出力信号の入力とを受けて、そのＮＡＮＤ論理演算結果を出力する。インバータＩＶ４は、ＮＡＮＤ回路ＮＤ９の反転信号を制御信号ＮＢＳＴとして出力する。
一例として、初期状態としてＮＡＮＤ回路ＮＤ８の出力信号は、「Ｈ」レベルに設定されているものとする。この場合、インバータ群ＩＶＧ１の出力信号は「Ｌ」レベルである。一方で、インバータ群ＩＶＧ２の出力信号は「Ｈ」レベルである。ＮＡＮＤ回路ＮＤ９の出力信号は「Ｈ」レベルに設定される。したがって、制御信号ＮＢＳＴは、「Ｌ」レベルに設定されている。
ＮＡＮＤ回路ＮＤ８の出力信号が「Ｌ」レベルに変化した場合、インバータ群ＩＶＧ１の出力信号は「Ｈ」レベルとなる。一方で、インバータ群ＩＶＧ２の出力信号は、所定期間の遅延後「Ｈ」レベルから「Ｌ」レベルに設定される。したがって、インバータ群ＩＶＧ１の出力信号が「Ｈ」レベルとなった際にＮＡＮＤ回路ＮＤ９の出力信号は「Ｌ」レベルに設定される。したがって、１ショットのパルス信号として制御信号ＮＢＳＴは、「Ｈ」レベルに設定される。
ＮＡＮＤ回路ＮＤ１１は、インバータＩＶ１５を介する制御信号ＲＥＮの反転信号と内部クロック信号ＩＣＬＫとの入力を受けて、そのＮＡＮＤ論理演算結果を出力する。
インバータＩＶ１６は、ＮＡＮＤ回路ＮＤ１１の反転信号を制御信号ＲＤＥとして出力する。一例として、制御信号ＲＥＮが「Ｌ」レベルに設定された場合に、制御回路８は、内部クロック信号ＩＣＬＫに同期して制御信号ＲＤＥを「Ｈ」レベルに設定する。
制御信号ＴＭが「Ｈ」レベルに設定された場合には、制御信号ＷＥＮが「Ｌ」レベルの場合にＮＡＮＤ回路ＮＤ１の出力は「Ｌ」レベルに設定される。これに伴い、ＮＡＮＤ回路ＮＤ２の出力は「Ｈ」レベルに設定される。したがって、インバータＩＶ８は、その反転信号である「Ｌ」レベルを出力する。これによりアドレス信号ＡＤ［１］に依らずロウアドレス信号ＲＡ［０］，ＲＡ［１］は「Ｌ」レベルに設定される。この場合には、ワード線ＷＬは駆動されない。
図３は、実施形態１に基づく行選択駆動回路２の回路構成を説明する図である。
図３を参照して、行選択駆動回路２は、ＮＡＮＤ回路ＮＤ２０〜ＮＤ２３と、インバータＩＶ２０〜ＩＶ２５とを含む。
ＮＡＮＤ回路ＮＤ２０は、ロウアドレス信号ＲＡ［１］，ＲＡ［２］の入力を受けて、そのＮＡＮＤ論理演算結果をインバータＩＶ２０に出力する。インバータＩＶ２０は、ＮＡＮＤ回路ＮＤ２０の反転信号に基づいてワード線ＷＬ［３］を駆動する。
ＮＡＮＤ回路ＮＤ２１は、ロウアドレス信号ＲＡ［０］，ＲＡ［２］の入力を受けて、そのＮＡＮＤ論理演算結果をインバータＩＶ２１に出力する。インバータＩＶ２１は、ＮＡＮＤ回路ＮＤ２１の反転信号に基づいてワード線ＷＬ［２］を駆動する。
ＮＡＮＤ回路ＮＤ２２は、インバータＩＶ２４を介するロウアドレス信号ＲＡ［２］の反転信号と、ロウアドレス信号ＲＡ［１］との入力を受けて、そのＮＡＮＤ論理演算結果をインバータＩＶ２２に出力する。インバータＩＶ２２は、ＮＡＮＤ回路ＮＤ２２の反転信号に基づいてワード線ＷＬ［１］を駆動する。
ＮＡＮＤ回路ＮＤ２３は、インバータＩＶ２５を介するロウアドレス信号ＲＡ［２］の反転信号と、ロウアドレス信号ＲＡ［０］の入力を受けて、そのＮＡＮＤ論理演算結果をインバータＩＶ２３に出力する。インバータＩＶ２３は、ＮＡＮＤ回路ＮＤ２３の反転信号に基づいてワード線ＷＬ［０］を駆動する。
上記したように、アドレス信号ＡＤ［１］，ＡＤ［２］がともに「Ｌ」レベルの場合には、ロウアドレス信号ＲＡ［０］は「Ｈ」レベル、ロウアドレス信号ＲＡ［１］，ＲＡ［２］は「Ｌ」レベルに設定される。この場合、行選択駆動回路２は、ワード線ＷＬ［０］を駆動（活性化状態）する。
アドレス信号ＡＤ［１］が「Ｈ」レベル、アドレス信号ＡＤ［２］が「Ｌ」レベルの場合には、ロウアドレス信号ＲＡ［１］は「Ｈ」レベル、ロウアドレス信号ＲＡ［０］，ＲＡ［２］は「Ｌ」レベルに設定される。この場合、行選択駆動回路２は、ワード線ＷＬ［１］を駆動（活性化状態）する。
アドレス信号ＡＤ［１］が「Ｌ」レベル、アドレス信号ＡＤ［２］が「Ｈ」レベルの場合には、ロウアドレス信号ＲＡ［２］，ＲＡ［０］は「Ｈ」レベル、ロウアドレス信号ＲＡ［１］は「Ｌ」レベルに設定される。この場合、行選択駆動回路２は、ワード線ＷＬ［２］を駆動（活性化状態）する。
アドレス信号ＡＤ［１］が「Ｈ」レベル、アドレス信号ＡＤ［２］が「Ｈ」レベルの場合には、ロウアドレス信号ＲＡ［２］，ＲＡ［１］は「Ｈ」レベル、ロウアドレス信号ＲＡ［０］は「Ｌ」レベルに設定される。この場合、行選択駆動回路２は、ワード線ＷＬ［３］を駆動（活性化状態）する。
なお、制御信号ＴＭが「Ｈ」レベルの場合には、ロウアドレス信号ＲＡ［０］，ＲＡ［１］は「Ｌ」レベルに設定される。したがって、ワード線ＷＬ［０］〜ＷＬ［３］のいずれも駆動されない。
図４は、実施形態１に基づく列選択駆動回路３、書込回路４および読出回路５の回路構成を説明する図である。
図４を参照して、列選択駆動回路３は、複数の列選択ゲートユニットＣＳＵを含む。
本例においては、ビット線対ＢＬＰ０，ＢＬＰ１にそれぞれ対応して列選択ゲートユニットＣＳＵ０，ＣＳＵ１とが設けられる。
列選択ゲートユニットＣＳＵ０は、イコライズ回路ＥＱ１と、トランスファーゲートＴＧ１，ＴＧ２と、インバータＩＶＡとを含む。
トランスファーゲートＴＧ１は、データ線ＤＬとビット線ＢＬ［０］との間に設けられる。トランスファーゲートＴＧ２は、データ線／ＤＬとビット線／ＢＬ［０］との間に設けられる。トランスファーゲートＴＧ１，ＴＧ２は、コラムアドレス信号ＣＡ［０］およびインバータＩＶＡを介する反転信号に従って導通する。
一例として、コラムアドレス信号ＣＡ［０］が「Ｈ」レベルに従ってトランスファーゲートＴＧ１，ＴＧ２が導通して、データ線ＤＬ，／ＤＬとビット線ＢＬ［０］，／ＢＬ［０］とが電気的に接続される。
イコライズ回路ＥＱ１は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３を含む。
ＰチャネルＭＯＳトランジスタＰ１は、電源電圧ＶＣＣとビット線ＢＬ［０］との間に設けられ、そのゲートはコラムアドレス信号ＣＡ［０］の入力を受ける。
ＰチャネルＭＯＳトランジスタＰ２は、電源電圧ＶＣＣとビット線／ＢＬ［０］との間に設けられ、そのゲートはコラムアドレス信号ＣＡ［０］の入力を受ける。
ＰチャネルＭＯＳトランジスタＰ３は、ビット線ＢＬ［０］とビット線／ＢＬ［０］との間に設けられ、そのゲートはコラムアドレス信号ＣＡ［０］の入力を受ける。
一例として、コラムアドレス信号ＣＡ［０］が「Ｌ」レベルに従ってＰチャネルＭＯＳトランジスタＰ１〜Ｐ３は導通し、ビット線ＢＬ［０］，／ＢＬ［０］は、「Ｈ」レベルにイコライズされる。一方、コラムアドレス信号ＣＡ［０］が「Ｈ」レベルに従ってＰチャネルＭＯＳトランジスタＰ１〜Ｐ３は非導通となり、ビット線ＢＬ［０］，／ＢＬ［０］のイコライズは終了する。
列選択ゲートユニットＣＳＵ１についても基本的に同様である。
書込回路４は、トランスファーゲート１０，１２と、インバータ１１，１８，１９，２０，２３，２５，２７と、キャパシタ２１，２２と、ＮチャネルＭＯＳトランジスタ１３，１６，１７と、ＰチャネルＭＯＳトランジスタ１４，１５と、ＮＡＮＤ回路２４，２６とを含む。
トランスファーゲート１０は、データ線ＤＬとノードＮ２との間に設けられる。トランスファーゲート１２は、データ線／ＤＬとノードＮ３との間に設けられる。トランスファーゲート１０，１２は、制御信号ＷＴＥおよびインバータ１１を介する反転信号に従って導通する。
ＮチャネルＭＯＳトランジスタ１７は、接地電圧ＧＮＤとノードＮ１との間に設けられ、そのゲートは、ノードＮ０と接続される。
インバータ１８は、制御信号ＮＢＳＴの信号の入力を受けてノードＮ０にその反転信号を出力する。インバータ１９，２０と、キャパシタ２１とは、ノードＮ０とノードＮ１との間に設けられる。キャパシタ２２は、ノードＮ１と接地電圧ＧＮＤとの間に設けられる。
制御信号ＮＢＳＴが「Ｌ」レベルの場合には、インバータ１８は、「Ｈ」レベルの信号を出力する。これに伴い、ＮチャネルＭＯＳトランジスタ１７が導通し、ノードＮ１は、接地電圧ＧＮＤと接続される。
ＰチャネルＭＯＳトランジスタ１４は、ノードＮ２と電源電圧ＶＣＣとの間に設けられる。ＮチャネルＭＯＳトランジスタ１３は、ノードＮ２とノードＮ１との間に設けられる。ＮチャネルＭＯＳトランジスタ１３およびＰチャネルＭＯＳトランジスタ１４のゲートは、インバータ２３の出力信号の入力を受ける。
ＰチャネルＭＯＳトランジスタ１５は、ノードＮ３と電源電圧ＶＣＣとの間に設けられる。ＮチャネルＭＯＳトランジスタ１６は、ノードＮ３とノードＮ１との間に設けられる。ＮチャネルＭＯＳトランジスタ１５およびＰチャネルＭＯＳトランジスタ１６のゲートは、インバータ２５の出力信号の入力を受ける。
ＮＡＮＤ回路２４は、制御信号ＷＴＥとデータＤ［０］との入力に基づいてそのＮＡＮＤ論理演算結果をインバータ２３に出力する。インバータ２３は、ＮＡＮＤ回路２４の出力の反転信号を出力する。
ＮＡＮＤ回路２６は、制御信号ＷＴＥとインバータ２７を介するデータＤ［０］の反転信号との入力に基づいてそのＮＡＮＤ論理演算結果をインバータ２５に出力する。インバータ２５は、ＮＡＮＤ回路２６の出力の反転信号を出力する。
データ書込時において制御信号ＷＴＥは「Ｈ」レベルに設定される。一方、制御信号ＲＤＥは「Ｌ」レベルに設定される。
制御信号ＷＴＥが「Ｈ」レベルであり、かつデータＤ［０］が「Ｈ」レベルに設定されている場合には、インバータ２３の出力信号は「Ｈ」レベルであり、インバータ２５の出力信号は「Ｌ」レベルである。これに伴いＮチャネルＭＯＳトランジスタ１３、ＰチャネルＭＯＳトランジスタ１５が導通する。制御信号ＷＴＥ（「Ｈ」レベル）に従ってトランスファーゲート１０，１２は導通している。また、初期状態において、制御信号ＮＢＳＴは、「Ｌ」レベルに設定されているためノードＮ１は、接地電圧ＧＮＤと接続されている。したがって、データ線ＤＬは、ノードＮ１を介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。一方、データ線／ＤＬは、電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。
制御信号ＷＴＥが「Ｈ」レベルあり、かつデータＤ［０］が「Ｌ」レベルに設定されている場合には、インバータ２５の出力信号は「Ｈ」レベルであり、インバータ２３の出力信号は「Ｌ」レベルである。これに伴いＮチャネルＭＯＳトランジスタ１６が導通する。また、ＰチャネルＭＯＳトランジスタ１４が導通する。制御信号ＷＴＥ（「Ｈ」レベル）に従ってトランスファーゲート１０，１２は導通している。また、初期状態において、制御信号ＮＢＳＴは、「Ｌ」レベルに設定されているためノードＮ１は、接地電圧ＧＮＤと接続されている。したがって、データ線ＤＬは、電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。データ線／ＤＬは、ノードＮ１を介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。
ここで、制御信号ＮＢＳＴを「Ｈ」レベルに設定すると、インバータ１８によりＮチャネルＭＯＳトランジスタ１７が非導通となり、ノードＮ１がフローティングとなる。
次に、インバータ１９，２０の出力が「Ｌ」レベルに設定される。キャパシタ２１を介してノードＮ１が負電位にブーストされる。負電位にブーストした結果として、ノードＮ１と接続されているデータ線の電位を引き下げる。
これにより、メモリセルのアクセストランジスタＡＴのゲート−ソース間電圧Ｖｇｓが大きくなり、アクセストランジスタＡＴの電流駆動能力が増大し、記憶ノードの電位をさらに引き下げる。他方の記憶ノードが「Ｈ」レベルに引き上げられ、記憶ノードの反転を加速する。これにより高速で安定したデータ書込を実行することが可能である。
なお、本例においては、容量素子を用いて負電位にブーストする方式について説明するが、容量素子を用いずに図示しない負電位発生回路を設けて、当該回路から負電位を供給するようにすることも可能である。
読出回路５は、センスアンプ５０と、トランスファーゲート５１，５２と、インバータ５３とを含む。
トランスファーゲート５１は、データ線ＤＬとセンスアンプ５０の一方の入力ノードとの間に設けられる。トランスファーゲート５２は、データ線／ＤＬとセンスアンプ５０の他方の入力ノードとの間に設けられる。トランスファーゲート５１，５２は、制御信号ＲＤＥおよびインバータ５３を介する反転信号に従って導通する。センスアンプ５０は、入力ノード間の電位差を増幅して読出データＲＤ［０］として出力する。
データ読出時において制御信号ＷＴＥは「Ｌ」レベルに設定されている。一方、制御信号ＲＤＥは「Ｈ」レベルに設定される。
制御信号ＲＤＥが「Ｈ」レベルであり、データ線ＤＬを介して接続されたビット線ＢＬの電位レベルがデータ線／ＤＬを介して接続されたビット線／ＢＬの電位レベルよりも高い場合には、センスアンプ５０は、読出データＲＤ［０］として「Ｈ」レベルを出力する。一方、データ線／ＤＬを介して接続されたビット線／ＢＬの電位レベルがデータ線ＤＬを介して接続されたビット線ＢＬの電位レベルよりも高い場合には、読出データＲＤ［０］として「Ｌ」レベルを出力する。これによりメモリセルＭＣに書き込まれた読出データを検出するデータ読出を実行することが可能である。
図５は、実施形態１に基づくメモリアレイのデータ書込、データ読出およびテストモード時の信号関係を説明するタイミングチャート図である。
図５を参照して、クロック信号ＣＬＫは、所定のクロック周期で入力される。制御信号ＣＥＮは、「Ｌ」レベルに設定されている場合が示されている。
データ書込時において、時刻Ｔ０において制御信号ＷＥＮは、「Ｌ」レベルに設定される。時刻Ｔ１において、クロック信号ＣＬＫは、「Ｈ」レベルに設定される。また、本例においては、アドレス信号ＡＤ［０］は「Ｌ」レベル、アドレス信号ＡＤ［１］，ＡＤ［２］は、「Ｌ」レベルに設定される。データ信号Ｄ［０］は「Ｌ」レベルに設定される。
これに伴い、時刻Ｔ２においてロウアドレス信号ＲＡ［０］は「Ｈ」レベルに設定される。また、コラムアドレス信号ＣＡ［０］が「Ｈ」レベルに設定される。また、制御信号ＷＥＮの「Ｌ」レベルへの遷移に伴い、制御信号ＷＴＥは「Ｈ」レベルに設定される。
コラムアドレス信号ＣＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択ゲートユニットＣＳＵ０が選択される。具体的には、データ線ＤＬは、ビット線ＢＬ［０］と接続され、データ線／ＤＬは、ビット線／ＢＬ［０］と接続される。
制御信号ＷＴＥが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号Ｄ［０］が「Ｌ」レベルに設定されるのに伴い、インバータ２３は、「Ｌ」レベルに設定される。インバータ２５は「Ｈ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ１４が導通し、ＮチャネルＭＯＳトランジスタ１６が導通する。したがって、ビット線ＢＬ［０］は、データ線ＤＬを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。また、ビット線／ＢＬ［０］は、データ線／ＤＬを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。
そして、時刻Ｔ３において、ワード線ＷＬ［０］は、ロウアドレス信号ＲＡ［０］が「Ｈ」レベル、ロウアドレス信号ＲＡ［１］，ＲＡ［２］が「Ｌ」レベルに設定されるのに伴い活性化（「Ｈ」レベルに設定）される。
これによりワード線ＷＬ［０］と接続されているメモリセルＭＣへのデータ書込が実行される。具体的には、記憶ノードＭＢが「Ｈ」レベルに設定されて、記憶ノードＭＴが「Ｌ」レベルに設定される。
次に、時刻Ｔ４において、制御信号ＮＢＳＴが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線／ＢＬ［０］の電位がさらに引き下がり、データ書込がアシストされる。
時刻Ｔ５において、ロウアドレス信号ＲＡ［０］、コラムアドレス信号ＣＡ［０］、制御信号ＷＴＥが「Ｌ」レベルに設定される。
これに伴い、トランスファーゲートＴＧ１，ＴＧ２は、非導通となり、データ書込は終了する。
次に、データ読出時において、時刻Ｔ６において制御信号ＷＥＮは、「Ｈ」レベルに設定される。また、制御信号ＲＥＮは、「Ｌ」レベルに設定される。
時刻Ｔ７において、クロック信号ＣＬＫは、「Ｈ」レベルに設定される。また、本例においては、アドレス信号ＡＤ［０］は「Ｌ」レベル、アドレス信号ＡＤ［１］，ＡＤ［２］は、「Ｌ」レベルに設定される。
これに伴い、時刻Ｔ８においてロウアドレス信号ＲＡ［０］は「Ｈ」レベルに設定される。また、コラムアドレス信号ＣＡ［０］は「Ｈ」レベルに設定される。また、制御信号ＲＤＥは、「Ｈ」レベルに設定される。
コラムアドレス信号ＣＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択ゲートユニットＣＳＵ０が選択される。具体的には、データ線ＤＬは、ビット線ＢＬ［０］と接続され、データ線／ＤＬは、ビット線／ＢＬ［０］と接続される。
制御信号ＲＤＥ（「Ｈ」レベル）に従いトランスファーゲート５１，５２が導通する。これによりセンスアンプ５０とデータ線ＤＬ，／ＤＬとが電気的に接続される。
そして、時刻Ｔ９において、ワード線ＷＬ［０］は、ロウアドレス信号ＲＡ［０］が「Ｈ」レベルに設定されるのに伴い「Ｈ」レベルに設定される。
これによりワード線ＷＬ［０］と接続されているメモリセルＭＣへのデータ読出が実行される。具体的には、記憶ノードＭＴと接続されるデータ線／ＤＬの電位レベルが低下する。一方で記憶ノードＭＢと接続されるデータ線ＤＬの電位レベルは維持される。データ線ＤＬ，／ＤＬの電位差に基づいてセンスアンプ５０は、メモリセルＭＣに格納されたデータを読出データＲＤ［０］として出力する。本例においては、読出データＲＤ［０］は「Ｌ」レベルとして出力される。
次に、時刻Ｔ１０において、ロウアドレス信号ＲＡ［０］、コラムアドレス信号ＣＡ［０］が「Ｌ」レベルに設定される。また、制御信号ＲＤＥは「Ｌ」レベルに設定される。
これに伴い、トランスファーゲートＴＧ１，ＴＧ２，５１，５２非導通となり、データ読出は終了する。
次に、テストモードについて説明する。
本実施形態におけるテストモードは、リテンション不良のメモリセルに対するデータ書込を実行する。
時刻Ｔ１１において、制御信号ＴＭは「Ｈ」レベルに設定される。また、制御信号ＷＥＮは「Ｌ」レベルに設定される。データ信号Ｄ［０］は「Ｈ」レベルに設定される。
時刻Ｔ１２において、クロック信号ＣＬＫは、「Ｈ」レベルに設定される。また、本例においては、アドレス信号ＡＤ［０］は「Ｌ」レベル、アドレス信号ＡＤ［１］，ＡＤ［２］は、「Ｌ」レベルに設定される。
時刻Ｔ１３においてコラムアドレス信号ＣＡ［０］は「Ｈ」レベルに設定される。また、制御信号ＷＥＮの「Ｌ」レベルへの遷移に伴い、制御信号ＷＴＥは「Ｈ」レベルに設定される。
コラムアドレス信号ＣＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択ゲートユニットＣＳＵ０が選択される。具体的には、データ線ＤＬは、ビット線ＢＬ［０］と接続され、データ線／ＤＬは、ビット線／ＢＬ［０］と接続される。
制御信号ＷＴＥが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号Ｄ［０］が「Ｈ」レベルに設定されるのに伴い、インバータ２３は、「Ｈ」レベルに設定される。インバータ２５は「Ｌ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ１５が導通し、ＮチャネルＭＯＳトランジスタ１３が導通する。したがって、ビット線ＢＬ［０］は、データ線ＤＬを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。また、ビット線／ＢＬ［０］は、データ線／ＤＬを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。
一方、制御信号ＴＭが「Ｈ」レベルに従って、ロウアドレス信号ＲＡ［０］，ＲＡ［１］は、「Ｌ」レベルに設定される。したがって、ワード線ＷＬは、全て非選択状態となる。
時刻Ｔ１４において、制御信号ＮＢＳＴが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線ＢＬ［０］の電位がさらに引き下がる。
これにより、仮にリテンション不良のメモリセルＭＣが存在する場合には、当該非選択のワード線と接続されているアクセスＭＯＳトランジスタが導通に近い状態となる。これにより意図しない電流が流れることになり、記憶しているデータが反転する可能性がある。
時刻Ｔ１５において、コラムアドレス信号ＣＡ［０］、制御信号ＷＴＥが「Ｌ」レベルに設定される。これに伴い、トランスファーゲートＴＧ１，ＴＧ２は、非導通となり、リテンション不良のメモリセルに対するデータ書込を終了する。当該リテンション不良のメモリセルに対するデータ書込の後、書き込まれたデータを読み出すデータ読出を実行することによりリテンション不良のメモリセルを検出することが可能となる。
図６は、実施形態１に基づく半導体記憶装置のテスト方法を説明するフロー図である。
図６を参照して、まず、メモリセルＭＣにデータ「０」を書き込む（ステップＳ１）。
一例としてデータ「０」は、データ信号Ｄ［０］が「Ｌ」レベル、データ「１」は、データ信号Ｄ［０］が「Ｈ」レベルに相当するものとする。
具体的には、図５で説明したように、制御信号ＷＥＮを「Ｌ」レベルに設定する。これに伴い制御信号ＷＴＥは「Ｈ」レベルに設定される。
また、アドレス信号ＡＤ［０］を「Ｌ」レベル、アドレス信号ＡＤ［１］、ＡＤ［２］を「Ｌ」レベルに設定する。アドレス信号ＡＤ［０］が「Ｌ」レベルに設定されるのに伴い、コラムアドレス信号ＣＡ［０］は「Ｈ」レベル、コラムアドレス信号ＣＡ［１］は「Ｌ」レベルに設定される。
コラムアドレス信号ＣＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択ゲートユニットＣＳＵ０が選択される。データ線ＤＬは、ビット線ＢＬ［０］と接続され、データ線／ＤＬは、ビット線／ＢＬ［０］と接続される。
制御信号ＷＴＥが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号Ｄ［０］が「Ｌ」レベルに設定されるのに伴い、インバータ２３は、「Ｌ」レベルに設定される。インバータ２５は「Ｈ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ１４が導通し、ＮチャネルＭＯＳトランジスタ１６が導通する。したがって、ビット線ＢＬ［０］は、データ線ＤＬを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。また、ビット線／ＢＬ［０］は、データ線／ＤＬを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。
アドレス信号ＡＤ［１］、ＡＤ［２］が「Ｌ」レベルの場合にロウアドレス信号ＲＡ［０］は、「Ｈ」レベル、ロウアドレス信号ＲＡ１，ＲＡ［２］は「Ｌ」レベルに設定される。これに伴い、ワード線ＷＬ［０］が駆動される。
これにより、ワード線ＷＬ［０］と接続されているメモリセルＭＣへのデータ書込が実行される。具体的には、記憶ノードＭＢが「Ｈ」レベルに設定されて、記憶ノードＭＴが「Ｌ」レベルに設定される。次に、制御信号ＮＢＳＴが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線／ＢＬ［０］の電位がさらに引き下がり、データ書込がアシストされる。
これによりワード線ＷＬ［０］および１列目のビット線対ＢＬＰ０と接続されているメモリセルＭＣにデータ「０」が書き込まれる。なお、他のメモリセルＭＣについても同様に書き込むことが可能である。
次に、テストモードに設定する（ステップＳ２）。具体的には、制御信号ＴＭは「Ｈ」レベルに設定される。また、制御信号ＷＥＮは「Ｌ」レベルに設定される。これに伴い制御信号ＷＴＥは「Ｈ」レベルに設定される。
そして、メモリセルＭＣにデータ「１」を書き込む（ステップＳ１）。
具体的には、アドレス信号ＡＤ［０］を「Ｌ」レベル、アドレス信号ＡＤ［１］、ＡＤ［２］は、不定状態に設定される。アドレス信号ＡＤ［０］が「Ｌ」レベルに設定されるのに伴い、コラムアドレス信号ＣＡ［０］は「Ｈ」レベル、コラムアドレス信号ＣＡ［１］は「Ｌ」レベルに設定される。
コラムアドレス信号ＣＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択ゲートユニットＣＳＵ０が選択される。データ線ＤＬは、ビット線ＢＬ［０］と接続され、データ線／ＤＬは、ビット線／ＢＬ［０］と接続される。
制御信号ＷＴＥが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号Ｄ［０］が「Ｈ」レベルに設定されるのに伴い、インバータ２３は、「Ｈ」レベルに設定される。インバータ２５は「Ｌ」レベルに設定される。これに伴い、ＮチャネルＭＯＳトランジスタ１３が導通し、ＰチャネルＭＯＳトランジスタ１５が導通する。したがって、ビット線ＢＬ［０］は、データ線ＤＬを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。また、ビット線／ＢＬ［０］は、データ線／ＤＬを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。
制御信号ＴＭは「Ｈ」レベルに設定されるためアドレス信号ＡＤ［１］に依らずにロウアドレス信号ＲＡ［０］，ＲＡ［１］はすべて「Ｌ」レベルに設定される。これに伴い、ワード線ＷＬ［０］〜ＷＬ［３］は、ロウアドレス信号ＲＡ［０］，ＲＡ［１］が「Ｌ」レベルに設定されるのに伴い「Ｌ」レベルに設定される。
また、制御信号ＮＢＳＴが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線ＢＬ［０］の電位がさらに引き下がる。
これにより、１列目のビット線対ＢＬＰ０と接続されているメモリセルＭＣについて、リテンション不良のメモリセルＭＣが存在する場合には、当該非選択のワード線と接続されているアクセスＭＯＳトランジスタＡＴ１が導通に近い状態となる。これにより意図しない電流が流れることになり、記憶しているデータが反転する。
次にコラムアドレス信号を変更する。具体的には、アドレス信号ＡＤ［０］を「Ｈ」レベル、ＡＤ［１］、ＡＤ［２］はともに不定状態に設定される。
アドレス信号ＡＤ［０］が「Ｈ」レベルに設定されるのに伴い、コラムアドレス信号ＣＡ［０］は「Ｌ」レベル、コラムアドレス信号ＣＡ［１］は「Ｈ」レベルに設定される。
コラムアドレス信号ＣＡ［１］が「Ｈ」レベルに設定されるのに伴い列選択ゲートユニットＣＳＵ１が選択される。データ線ＤＬは、ビット線ＢＬ［１］と接続され、データ線／ＤＬは、ビット線／ＢＬ［１］と接続される。
制御信号ＷＴＥが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号Ｄ［０］が「Ｈ」レベルに設定されるのに伴い、インバータ２３は、「Ｈ」レベルに設定される。インバータ２５は「Ｌ」レベルに設定される。これに伴い、ＮチャネルＭＯＳトランジスタ１３が導通し、ＰチャネルＭＯＳトランジスタ１５が導通する。したがって、ビット線ＢＬ［１］は、データ線ＤＬを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。また、ビット線／ＢＬ［１］は、データ線／ＤＬを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。
制御信号ＴＭは「Ｈ」レベルに設定されるためアドレス信号ＡＤ［１］に依らずにロウアドレス信号ＲＡ［０］，ＲＡ［１］はすべて「Ｌ」レベルに設定される。これに伴い、ワード線ＷＬ［０］〜ＷＬ［３］は、ロウアドレス信号ＲＡ［０］，ＲＡ［１］が「Ｌ」レベルに設定されるのに伴い「Ｌ」レベルに設定される。
また、制御信号ＮＢＳＴが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線ＢＬ［１］の電位がさらに引き下がる。
これにより、２列目のビット線対ＢＬＰ１と接続されているメモリセルＭＣについて、リテンション不良のメモリセルＭＣが存在する場合には、当該非選択のワード線と接続されているアクセスＭＯＳトランジスタＡＴ１が導通に近い状態となる。これにより意図しない電流が流れることになり、記憶しているデータが反転する。
そして、次に、テストモードを解除する（ステップＳ４）。具体的には、制御信号ＴＭは「Ｌ」レベルに設定される。
次に、メモリセルＭＣからデータ「０」を読み出す（ステップＳ５）。ステップＳ１で書き込んだメモリセルＭＣのデータ「０」を読み出す。リテンション不良のメモリセルＭＣは、データ「１」が読み出されるため不良を検出することが可能である。
具体的には、制御信号ＷＥＮは、「Ｈ」レベルに設定される。また、制御信号ＲＥＮは、「Ｌ」レベルに設定される。また、アドレス信号ＡＤ［０］は「Ｌ」レベル、アドレス信号ＡＤ［１］，ＡＤ［２］は、「Ｌ」レベルに設定される。
アドレス信号ＡＤ［１］，ＡＤ［２］がともに「Ｌ」レベルの場合にロウアドレス信号ＲＡ［０］は「Ｈ」レベルに設定される。制御信号ＲＤＥは、「Ｈ」レベルに設定される。
アドレス信号ＡＤ［０］が「Ｌ」レベルに設定されるのに伴い、コラムアドレス信号ＣＡ［０］は「Ｈ」レベル、コラムアドレス信号ＣＡ［１］は「Ｌ」レベルに設定される。
コラムアドレス信号ＣＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択ゲートユニットＣＳＵ０が選択される。データ線ＤＬは、ビット線ＢＬ［０］と接続され、データ線／ＤＬは、ビット線／ＢＬ［０］と接続される。
制御信号ＲＤＥが「Ｈ」レベルに設定されるのに伴いトランスファーゲート５１，５２が導通する。これによりセンスアンプ５０とデータ線ＤＬ，／ＤＬとが電気的に接続される。
ロウアドレス信号ＲＡ［０］が「Ｈ」レベルに設定されるのに伴いワード線ＷＬ［０］は「Ｈ」レベルに設定される。
これによりワード線ＷＬ［０］と接続されているメモリセルＭＣへのデータ読出が実行される。
仮にリテンション不良のメモリセルＭＣでない場合には、記憶ノードＭＴと接続されるデータ線／ＤＬの電位レベルが低下する。一方で記憶ノードＭＢと接続されるデータ線ＤＬの電位レベルは維持される。データ線ＤＬ，／ＤＬの電位差に基づいてセンスアンプ５０は、メモリセルＭＣに格納されたデータを読出データＲＤ［０］として出力する。本例においては、読出データＲＤ［０］は「Ｌ」レベルとして出力される。
一方、アクセスＭＯＳトランジスタＡＴ１側が導通した結果としてリテンション不良となったメモリセルＭＣの場合には、記憶ノードＭＢと接続されるデータ線ＤＬの電位レベルが低下する。一方で記憶ノードＭＴと接続されるデータ線／ＤＬの電位レベルは維持される。データ線ＤＬ，／ＤＬの電位差に基づいてセンスアンプ５０は、メモリセルＭＣに格納されたデータを読出データＲＤ［０］として出力する。本例においては、読出データＲＤ［０］は「Ｈ」レベルとして出力される。
当該動作を全てのアドレスについて繰り返す。具体的には、アドレス信号ＡＤ［１］，ＡＤ［２］を変更することにより、ワード線ＷＬ［１］，ＷＬ［２］，ＷＬ［３］と接続されているメモリセルＭＣに格納されたデータを読み出す。
１列目のデータ読出後に、２列目のデータ読出を実行する。具体的には、アドレス信号ＡＤ［０］を「Ｈ」レベルに変更し、上記と同様にしてワード線ＷＬ［０］、ＷＬ［１］、ＷＬ［２］，ＷＬ［３］と接続されているメモリセルＭＣに格納されたデータを読み出す。
読み出された読出データＲＤ［０］が「Ｌ」レベルであれば、リテンション不良の無い正常なメモリセルＭＣであると判定される。一方、読み出された読出データＲＤ［０］が「Ｈ」レベルであればリテンション不良のあるメモリセルＭＣであると判定される。
次に、メモリセルＭＣにデータ「１」を書き込む（ステップＳ６）。
そして、テストモードに設定する（ステップＳ７）。
次に、メモリセルＭＣにデータ「０」を書き込む（ステップＳ８）。
そして、テストモードを解除する（ステップＳ９）。
次に、メモリセルＭＣからデータ「１」を読み出す（ステップＳ１０）。
そして、処理を終了する（エンド）。
ステップＳ６〜Ｓ１０の処理は、ステップＳ１〜Ｓ５の処理と同様の処理でありその詳細な説明については繰り返さない。ステップＳ６〜Ｓ１０のテストにより、アクセスＭＯＳトランジスタＡＴ２側が導通した結果としてリテンション不良となるメモリセルＭＣを検出することが可能である。
本実施形態に基づくテスト方法におけるデータ書込は、テストモードに設定することにより、全てのワード線を非選択にした状態で各列に対応するリテンション不良のメモリセルＭＣに対してビット線を負電位レベルに維持することが可能である。
したがって、本実施形態１に基づく半導体記憶装置のテスト方法により、リテンション不良を確実に検出することが可能となる。
（変形例１）
図７は、実施形態１の変形例１に基づく制御回路８Ａの内部回路の構成について説明する図である。
図７を参照して、制御回路８Ａは、制御回路８と比較して、インバータＩＶ１７およびＯＲ回路ＯＲ２，ＯＲ３をさらに追加した点が異なる。その他の構成は、図２で説明したのと同様であるのでその詳細な説明については繰り返さない。
インバータＩＶ１７は、ＮＡＮＤ回路ＮＤ１の反転信号をＯＲ回路ＯＲ２，ＯＲ３にそれぞれ出力する。
ＯＲ回路ＯＲ２は、インバータＩＶ５の出力と、インバータＩＶ１７の出力とのＯＲ論理演算結果をＮＡＮＤ回路ＮＤ７に出力する。ＮＡＮＤ回路ＮＤ７は、ＯＲ回路ＯＲ２の出力と内部クロック信号ＩＣＬＫとのＮＡＮＤ論理演算結果をインバータＩＶ６に出力する。
ＯＲ回路ＯＲ３は、アドレス信号ＡＤ［０］とインバータＩＶ１７の出力とのＯＲ論理演算結果をＮＡＮＤ回路ＮＤ６に出力する。ＮＡＮＤ回路ＮＤ６は、ＯＲ回路ＯＲ３の出力と内部クロック信号ＩＣＬＫとのＮＡＮＤ論理演算結果をインバータＩＶ７に出力する。
制御信号ＴＭが「Ｈ」レベル、制御信号ＷＥＮが「Ｌ」レベルに設定される場合にＮＡＮＤ回路ＮＤ１は、「Ｌ」レベルに設定される。ＮＡＮＤ回路ＮＤ１が「Ｌ」レベルに設定される場合に、インバータＩＶ１７を介する出力信号は「Ｈ」レベルに設定される。
したがって、内部クロック信号ＩＣＬＫに従ってＮＡＮＤ回路ＮＤ６，ＮＤ７はともに「Ｌ」レベルに設定される。これに伴い、その反転信号であるコラムアドレス信号ＣＡ［０］，ＣＡ［１］は「Ｈ」レベルに設定される。すなわち、制御信号ＴＭを「Ｈ」レベルに設定することによりコラムアドレス信号ＣＡ［０］，ＣＡ［１］を「Ｈ」レベルに設定して、２列同時に選択することが可能となる。
図８は、実施形態１の変形例１に基づくメモリアレイのデータ書込、データ読出およびテストモード時の信号関係を説明するタイミングチャート図である。
図８を参照して、データ書込、データ読出については図５で説明したのと同様である。
テストモードの動作が異なる。
具体的には、時刻Ｔ１３の時点が異なる。すなわち、時刻Ｔ１３Ａにおいて、コラムアドレス信号ＣＡ［０］，ＣＡ［１］がともに「Ｈ」レベルに設定される。
そして、制御信号ＷＥＮの「Ｌ」レベルへの遷移に伴い、制御信号ＷＴＥは「Ｈ」レベルに設定される。
コラムアドレス信号ＣＡ［０］，ＣＡ［１］が「Ｈ」レベルに設定されるのに伴い列選択ゲートユニットＣＳＵ０，ＣＳＵ１が選択される。具体的には、データ線ＤＬは、ビット線ＢＬ［０］，ＢＬ［１］と接続され、データ線／ＤＬは、ビット線／ＢＬ［０］，ＢＬ／「１」と接続される。
制御信号ＷＴＥが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号Ｄ［０］が「Ｌ」レベルに設定されるのに伴い、インバータ２３は、「Ｌ」レベルに設定される。インバータ２５は「Ｈ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ１４が導通し、ＮチャネルＭＯＳトランジスタ１６が導通する。したがって、ビット線ＢＬ［０］，ＢＬ［１］は、データ線ＤＬを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。また、ビット線／ＢＬ［０］，／ＢＬ［１］は、データ線／ＤＬを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。
一方、制御信号ＴＭが「Ｈ」レベルに従って、ロウアドレス信号ＲＡ［０］〜ＲＡ［２］は、全て「Ｌ」レベルに設定される。したがって、ワード線ＷＬは、全て非選択状態となる。
時刻Ｔ１４において、制御信号ＮＢＳＴが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線／ＢＬ［０］，／ＢＬ［１］の電位がさらに引き下がる。
これにより、仮にリテンション不良のメモリセルＭＣが存在する場合には、当該非選択のワード線と接続されているアクセスＭＯＳトランジスタが導通に近い状態となる。これにより意図しない電流が流れることになり、記憶しているデータが反転する可能性がある。
時刻Ｔ１５において、コラムアドレス信号ＣＡ［０］、制御信号ＷＴＥが「Ｌ」レベルに設定される。これに伴い、トランスファーゲートＴＧ１，ＴＧ２は、非導通となり、リテンション不良のメモリセルに対するデータ書込を終了する。当該リテンション不良のメモリセルに対するデータ書込の後、書き込まれたデータを読み出すデータ読出を実行することによりリテンション不良のメモリセルを検出することが可能となる。
当該処理により、２列のリテンション不良のメモリセルに対して一斉にデータを書き込むことが可能となる。
半導体記憶装置のテスト方法は、図５で説明したのと同様のフローである。
したがって、本実施形態１の変形例に基づく半導体記憶装置のテスト方法により、リテンション不良のメモリセルに対するデータ書込の処理が高速になるためリテンション不良を高速に検出することが可能となる。
なお、テストモードにおけるデータ書込のみならず、図５におけるステップＳ１およびステップＳ６におけるデータ書込についても制御信号ＴＭを「Ｈ」レベルに設定することにより、通常のデータ［０］、データ［１］の書込も高速に実行することが可能となる。
したがって、当該方式により、さらに、本実施形態１の変形例に基づく半導体記憶装置のテスト方法により、メモリセルに対するデータ書込の処理が高速になるためリテンション不良を高速に検出することが可能となる。
（変形例２）
図９は、実施形態１の変形例２に基づく制御回路８Ｂの内部回路の構成について説明する図である。
図９を参照して、制御回路８Ｂは、制御回路８Ａと比較して、ＮＡＮＤ回路ＮＤ１２〜ＮＤ１４と、インバータ群ＩＶＧ３，ＩＶＧ４をさらに追加した点が異なる。また、ＮＡＮＤ回路ＮＤ９の代わりにＮＡＮＤ回路ＮＤ１５を設けた点が異なる。その他の構成は、図６で説明したのと同様であるのでその詳細な説明については繰り返さない。
ＮＡＮＤ回路ＮＤ１３は、インバータ群ＩＶＧ１の出力と、インバータ群ＩＶＧ２の出力とを受けて、そのＮＡＮＤ論理演算結果をＮＡＮＤ回路ＮＤ１２に出力する。
ＮＡＮＤ回路ＮＤ１５は、インバータ群ＩＶＧ１の出力と、インバータ群ＩＶＧ４の出力とを受けて、そのＮＡＮＤ論理演算結果をインバータＩＶ４に出力する。インバータＩＶ４は、ＮＡＮＤ回路ＮＤ９の反転信号を制御信号ＮＢＳＴとして出力する。
ＮＡＮＤ回路ＮＤ１４は、インバータ群ＩＶＧ３の出力と、インバータ群ＩＶＧ４の出力と、インバータＩＶ１７の反転信号を受けて、そのＮＡＮＤ論理演算結果をＮＡＮＤ回路ＮＤ１２に出力する。
ＮＡＮＤ回路ＮＤ１２は、ＮＡＮＤ回路ＮＤ１３の出力と、ＮＡＮＤ回路ＮＤ１４の出力とを受けて、そのＮＡＮＤ論理演算結果を制御信号ＮＢＳＴ２として出力する。
インバータ群ＩＶＧ１は、奇数個のインバータが直列に接続され、ＮＡＮＤ回路ＮＤ８の反転信号をＮＡＮＤ回路ＮＤ１３に出力する。
インバータ群ＩＶＧ２は、奇数個のインバータが直列に接続され、インバータ群ＩＶＧ１の出力信号を受けてその反転信号をＮＡＮＤ回路ＮＤ１３に出力する。
インバータ群ＩＶＧ３は、奇数個のインバータが直列に接続され、インバータ群ＩＶＧ２の出力信号を受けてその反転信号をＮＡＮＤ回路ＮＤ１４に出力する。
インバータ群ＩＶＧ４は、奇数個のインバータが直列に接続され、インバータ群ＩＶＧ３の出力信号を受けてその反転信号をＮＡＮＤ回路ＮＤ１４に出力する。
一例として、初期状態としてＮＡＮＤ回路ＮＤ８の出力信号は、「Ｈ」レベルに設定されているものとする。この場合、インバータ群ＩＶＧ１の出力信号は「Ｌ」レベルである。インバータ群ＩＶＧ２の出力信号は「Ｈ」レベルである。また、インバータ群ＩＶＧ３の出力信号は「Ｌ」レベルである。また、インバータ群ＩＶＧ４の出力信号は「Ｈ」レベルである。
これにより、ＮＡＮＤ回路ＮＤ１５の出力信号は「Ｈ」レベルに設定される。すなわち、その反転信号である制御信号ＮＢＳＴは「Ｌ」レベルに設定される。ＮＡＮＤ回路ＮＤ１３の出力信号は「Ｈ」レベルに設定される。ＮＡＮＤ回路ＮＤ１４の出力信号は「Ｈ」レベルに設定される。これに伴い、ＮＡＮＤ回路ＮＤ１２の出力信号は「Ｌ」レベルに設定される。すなわち、制御信号ＮＢＳＴ２は「Ｌ」レベルに設定される。
ここで、ＮＡＮＤ回路ＮＤ８の出力信号が「Ｌ」レベルに変化した場合、インバータ群ＩＶＧ１の出力信号は「Ｈ」レベルとなる。一方で、インバータ群ＩＶＧ２の出力信号は、所定期間の遅延後「Ｈ」レベルから「Ｌ」レベルに設定される。また、インバータ群ＩＶＧ３の出力信号は、インバータ群ＩＶＧ２の出力信号が変化した後、さらに所定期間の遅延後「Ｈ」レベルから「Ｌ」レベルに設定される。また、インバータ群ＩＶＧ４の出力信号は、インバータ群ＩＶＧ３の出力信号が変化した後、さらに所定期間の遅延後「Ｈ」レベルから「Ｌ」レベルに設定される。
したがって、ＮＡＮＤ回路ＮＤ１５は、インバータ群ＩＶＧ１の出力信号が「Ｈ」レベルに変化した後、インバータ群ＩＶＧ２、ＩＶＧ３、ＩＶＧ４の遅延が経過するまで「Ｌ」レベルの信号を出力する。すなわち、当該インバータ群ＩＶＧ２、ＩＶＧ３、ＩＶＧ４の遅延期間に応じた１ショットのパルス信号として制御信号ＮＢＳＴは、「Ｈ」レベルに設定される。
ＮＡＮＤ回路ＮＤ１３は、インバータ群ＩＶＧ１の出力信号が「Ｌ」レベルから「Ｈ」レベルに変化した場合に、インバータ群ＩＶＧ２の出力信号が所定期間遅延して「Ｈ」レベルから「Ｌ」レベルに変化するまでの間、「Ｌ」レベルをＮＡＮＤ回路ＮＤ１２に出力する。
ＮＡＮＤ回路ＮＤ１２は、ＮＡＮＤ回路ＮＤ１３からの「Ｌ」レベルの信号を受けて、制御信号ＮＢＳＴ２を「Ｈ」レベルに設定する。すなわち、インバータ群ＩＶＧ２の遅延期間に応じた１ショットのパルス信号として制御信号ＮＢＳＴ２は、「Ｈ」レベルに設定される。
また、インバータ群ＩＶＧ２の出力信号が所定期間遅延して「Ｈ」レベルから「Ｌ」レベルに変化した後、インバータ群ＩＶＧ３の出力信号は、さらに所定期間遅延して「Ｌ」レベルから「Ｈ」レベルに設定される。そして、インバータ群ＩＶＧ４の出力信号は、さらに所定期間遅延して「Ｈ」レベルから「Ｌ」レベルに設定される。
制御信号ＴＭが「Ｈ」レベルが入力されるのに従ってインバータＩＶ１７の出力信号が「Ｈ」レベルに設定されている場合にＮＡＮＤ回路ＮＤ１４は、インバータ群ＩＶＧ４の出力信号が所定期間遅延して「Ｈ」レベルから「Ｌ」レベルに設定されるまでの間、「Ｌ」レベルをＮＡＮＤ回路ＮＤ１２に出力する。
ＮＡＮＤ回路ＮＤ１２は、ＮＡＮＤ回路ＮＤ１４からの「Ｌ」レベルの信号を受けて、制御信号ＮＢＳＴ２を「Ｈ」レベルに設定する。すなわち、インバータ群ＩＶＧ４の遅延期間に応じた１ショットのパルス信号として制御信号ＮＢＳＴ２は、「Ｈ」レベルに設定される。
制御信号ＴＭが「Ｌ」レベルの場合には、インバータＩＶ１７の出力信号は「Ｌ」レベルに設定される。これにより、ＮＡＮＤ回路ＮＤ１４は、インバータ群ＩＶＧ４の出力信号によらずに「Ｈ」レベルをＮＡＮＤ回路ＮＤ１２に出力する。
したがって、制御信号ＴＭが「Ｈ」レベルである場合には、当該方式により、制御信号ＮＢＳＴが「Ｈ」レベルに設定される場合に、その期間に制御信号ＮＢＳＴ２は、１ショットの「Ｈ」レベルのパルス信号を２回設定する。
制御信号ＴＭが「Ｌ」レベルである場合には、当該方式により、制御信号ＮＢＳＴが「Ｈ」レベルに設定される場合に、その期間に制御信号ＮＢＳＴ２は、１ショットの「Ｈ」レベルのパルス信号を１回設定する。
図１０は、実施形態１の変形例２に基づく列選択駆動回路３、書込回路４Ａおよび読出回路５の回路構成を説明する図である。
図１０を参照して、実施形態１の変形例２に基づく書込回路４Ａは、書込回路４と比較して、ＮチャネルＭＯＳトランジスタ３２，３３と、インバータ３１，３４をさらに追加した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
また、インバータ１８は、制御信号ＮＢＳＴ２の信号を受けてその反転信号をインバータ１９に出力する。
ＮチャネルＭＯＳトランジスタ１７は、インバータ３４を介する制御信号ＮＢＳＴの反転信号の入力を受ける。
ＮチャネルＭＯＳトランジスタ３３は、接地電圧ＧＮＤとノードＮ４との間に設けられ、そのゲートはインバータ１８を介する制御信号ＮＢＳＴ２の反転信号の入力を受ける。
ＮチャネルＭＯＳトランジスタ３２は、ノードＮ１とノードＮ２との間に設けられ、そのゲートはインバータ３１を介するインバータ２０の出力信号の反転信号の入力を受ける。
キャパシタ２２は、ノードＮ４と接地電圧ＧＮＤとの間に接続される。
キャパシタ２１は、インバータ２０とノードＮ４との間に設けられる。
インバータ１９，２０は直列に接続され、キャパシタ２１と接続される。
データ書込時において制御信号ＷＴＥは「Ｈ」レベルに設定される。一方、制御信号ＲＤＥは「Ｌ」レベルに設定される。
制御信号ＷＴＥが「Ｈ」レベルであり、かつデータＤ［０］が「Ｈ」レベルに設定されている場合には、インバータ２３の出力信号は「Ｈ」レベルであり、インバータ２５の出力信号は「Ｌ」レベルである。これに伴いＮチャネルＭＯＳトランジスタ１３、ＰチャネルＭＯＳトランジスタ１５が導通する。制御信号ＷＴＥ（「Ｈ」レベル）に従ってトランスファーゲート１０，１２は導通している。また、初期状態において、制御信号ＮＢＳＴは、「Ｌ」レベルに設定されているためノードＮ１は、接地電圧ＧＮＤと接続されている。したがって、データ線ＤＬは、ノードＮ１を介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。一方、データ線／ＤＬは、電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。
制御信号ＷＴＥが「Ｈ」レベルあり、かつデータＤ［０］が「Ｌ」レベルに設定されている場合には、インバータ２５の出力信号は「Ｈ」レベルであり、インバータ２３の出力信号は「Ｌ」レベルである。これに伴いＮチャネルＭＯＳトランジスタ１６が導通する。また、ＰチャネルＭＯＳトランジスタ１４が導通する。制御信号ＷＴＥ（「Ｈ」レベル）に従ってトランスファーゲート１０，１２は導通している。また、初期状態において、制御信号ＮＢＳＴは、「Ｌ」レベルに設定されているためノードＮ１は、接地電圧ＧＮＤと接続されている。したがって、データ線ＤＬは、電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。データ線／ＤＬは、ノードＮ１を介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。
ここで、制御信号ＮＢＳＴを「Ｈ」レベルに設定すると、インバータ３４によりＮチャネルＭＯＳトランジスタ１７が非導通となり、ノードＮ１がフローティングとなる。
制御信号ＮＢＳＴ２が「Ｌ」レベルの場合には、インバータ１８の出力信号は「Ｈ」レベルに設定されており、ＮチャネルＭＯＳトランジスタ３３が導通している。したがって、キャパシタ２１は、接地電圧ＧＮＤと接続されている。
次に、制御信号ＮＢＳＴ２を「Ｈ」レベルに設定すると、インバータ１８は、「Ｌ」レベルを出力する。これに伴い、ＮチャネルＭＯＳトランジスタ３３が非導通となる。
そして、インバータ２０の出力が「Ｌ」レベルに設定される。キャパシタ２１を介してノードＮ４が負電位にブーストされる。また、ＮチャネルＭＯＳトランジスタ３２は、インバータ３１を介してインバータ２０の反転信号に従って導通する。その結果として、ノードＮ４の負電位にブーストした電位がノードＮ１と接続されているデータ線の電位を引き下げる。
これにより、メモリセルのアクセストランジスタＡＴのゲート−ソース間電圧Ｖｇｓが大きくなり、アクセストランジスタＡＴの電流駆動能力が増大し、記憶ノードの電位をさらに引き下げる。他方の記憶ノードが「Ｈ」レベルに引き上げられ、記憶ノードの反転を加速する。これにより高速で安定したデータ書込を実行することが可能である。
図１１は、実施形態１の変形例２に基づくメモリアレイのデータ書込、データ読出およびテストモード時の信号関係を説明するタイミングチャート図である。
図１１を参照して、データ読出については図５で説明したのと同様である。
データ書込については、具体的には、時刻Ｔ４Ａの時点が異なる。
時刻Ｔ４Ａにおいて、制御信号ＮＢＳＴが「Ｈ」レベルに設定される。また、制御信号ＮＢＳＴ２が「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線／ＢＬ［０］の電位がさらに引き下がり、データ書込がアシストされる。
時刻Ｔ５において、ロウアドレス信号ＲＡ［０］、コラムアドレス信号ＣＡ［０］、制御信号ＷＴＥが「Ｌ」レベルに設定される。
これに伴い、トランスファーゲートＴＧ１，ＴＧ２は、非導通となり、データ書込は終了する。
また、テストモードについては、具体的には、時刻Ｔ１４Ａおよび時刻Ｔ１４Ｂの時点が異なる。
時刻Ｔ１４Ａにおいて、制御信号ＮＢＳＴが「Ｈ」レベルに設定される。また、制御信号ＮＢＳＴ２が「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線／ＢＬ［０］の電位がさらに引き下がり、データ書込がアシストされる。
時刻Ｔ１４Ｂにおいて、制御信号ＮＢＳＴ２が「Ｈ」レベルに設定される。これに伴いノードＮ１がさらに負電位にブーストされてビット線／ＢＬ［０］の電位がさらに引き下がり、データ書込がさらにアシストされる。
すなわち、１ショットパルスの制御信号ＮＢＳＴ２が２回入力されることにより２回データ書込がアシストされる。
これにより、仮にリテンション不良のメモリセルＭＣが存在する場合には、当該非選択のワード線と接続されているアクセスＭＯＳトランジスタが導通に近い状態となる。特に、ビット線の電位をより負電位に引き下げることにより条件が厳しい（負荷の高い）テストを行うことが可能である。
なお、本例においては、２回データ書込をアシストする方式について説明したが、２回に限らず、さらに複数回データ書込をアシストしてより条件が厳しいリテンション不良のメモリセルを検出するテストを実行することも可能である。
なお、本例においては、テストモード時において、２回データ書込をアシストする方式について説明したが、通常のデータ書込においても複数回のデータ書込のアシストを実行するようにしても良い。
（変形例３）
図１２は、実施形態１の変形例３に基づく列選択駆動回路３、書込回路４Ｂおよび読出回路５の回路構成を説明する図である。
図１２を参照して、実施形態１の変形例３に基づく書込回路４Ｂは、書込回路４と比較して、ＮＡＮＤ回路４０と、インバータ４１と、キャパシタ４２とをさらに追加した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
ＮＡＮＤ回路４０は、ノードＮ０の信号と制御信号ＴＭとの信号の入力を受けて、そのＮＡＮＤ論理演算結果をインバータ４１に出力する。
インバータ４１は、ＮＡＮＤ回路４０の反転信号をキャパシタ４２に出力する。
キャパシタ４２は、ノードＮ１とインバータ４１との間に設けられる。
ＮＡＮＤ回路４０は、制御信号ＴＭが「Ｈ」レベルに設定される場合にノードＮ０の電位に基づいて「Ｌ」レベルをインバータ４１に出力する。
インバータ４１は、その反転信号をキャパシタ４２に出力する。
制御信号ＮＢＳＴが「Ｌ」レベルである初期状態において、ノードＮ０は、「Ｈ」レベルに設定されている。
したがって、制御信号ＴＭを「Ｈ」レベルに設定すると、ＮＡＮＤ回路４０の出力は「Ｌ」レベルに設定され、インバータ４１は、その反転信号（「Ｈ」レベル）をキャパシタ４２に出力する。
そして、制御信号ＮＢＳＴが「Ｈ」レベルに設定された場合に、ＮＡＮＤ回路４０の出力は「Ｈ」レベルに設定され、インバータ４１はその反転信号（「Ｌ」レベル）をキャパシタ４２に出力する。これにより、キャパシタ４２を介してノードＮ１が負電位にブーストされる。また、キャパシタ２１を介してノードＮ１が負電位にブーストされる。
それゆえ、制御信号ＴＭが「Ｌ」レベルの場合には、キャパシタ２１を用いた負電位のブーストが実行される。また、制御信号ＴＭが「Ｈ」レベルの場合には、キャパシタ２１，４２を用いた負電位のブーストが実行される。
すなわち、テストモードの場合には、ノードＮ１の電位を通常のデータ書込よりもさらに負電位に引き下げることが可能である。
なお、本例においては、キャパシタ４２を設けた構成について説明したが、さらに複数のキャパシタを設けて、引き下げる負電位を調整するようにしても良い。
本例においては、キャパシタ４２をテストモードの場合に利用する構成について説明したが、当該構成に限られずスイッチ素子を設けて、テストモードの場合にスイッチ素子を導通させてキャパシタ２１と並列に接続させるようにしても良い。
（実施形態２）
図１３は、実施形態２に基づく半導体記憶装置の外観構成図である。
図１３に示されるように、半導体記憶装置は、メモリアレイ１＃と、行選択駆動回路２と、列選択駆動回路３Ａ，３Ｂと、書込回路４Ａ，４Ｂと、読出回路５Ａ，５Ｂと、制御回路８Ａ，８Ｂとを含む。
メモリアレイ１＃は、行列状に配置された複数のメモリセルＭＣ＃を有する。
メモリアレイ１＃は、メモリセル行にそれぞれ対応して配置された複数のワード線ＷＬＡ，ＷＬＢと、メモリセル列にそれぞれ対応して配置された複数のビット線対ＢＬＰＡ，ＢＬＰＢを有する。
ビット線対ＢＬＰＡは、ビット線ＢＬＡ，／ＢＬＡを有する。
ビット線対ＢＬＰＢは、ビット線ＢＬＢ，／ＢＬＢを有する。
本例においては、３行のメモリセル行にそれぞれ対応して配置されたワード線ＷＬＡ［０］〜ＷＬＡ［２］と、２列のメモリセル列にそれぞれ対応して配置されたビット線対ＢＬＰＡ０，ＢＬＰＡ１，ＢＬＰＢ０，ＢＬＰＢ１とが示されている。なお、さらに複数行、複数列のメモリセルを設けることも可能である。
ビット線対ＢＬＰＡ０は、ビット線ＢＬＡ［０］，／ＢＬＡ［０］を有する。ビット線対ＢＬＰＡ１は、ビット線ＢＬＡ［１］，／ＢＬＡ［１］を有する。ビット線対ＢＬＰＢ０は、ビット線ＢＬＢ［０］，／ＢＬＢ［０］を有する。ビット線対ＢＬＰＢ１は、ビット線ＢＬＢ［１］，／ＢＬＢ［１］を有する。
メモリセルＭＣ＃は、各メモリセルＭＣ＃は、書き換え可能に設けられたＳＲＡＭ（Static Random Access Memory）セルである。メモリセルＭＣ＃は、メモリセルＭＣと比較して２ポートのメモリセルである。
各メモリセルＭＣ＃は、駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルである。具体的には、メモリセルＭＣは、４つのアクセストランジスタＡＴ１〜ＡＴ４（転送トランジスタ）と、駆動トランジスタＮＴ１，ＮＴ２と、負荷トランジスタＰＴ１，ＰＴ２（負荷素子）とを含む、８トランジスタのＳＲＡＭセルが示されている。
アクセストランジスタＡＴ１，ＡＴ２は、対応するワード線ＷＬＡと電気的に接続されている。アクセストランジスタＡＴ１，ＡＴ２は、ポートＡのメモリセルＭＣ＃のデータ読出あるいはデータ書込を実行する際に活性化されたワード線ＷＬＡに従って導通する。
アクセストランジスタＡＴ３，ＡＴ４は、対応するワード線ＷＬＢと電気的に接続されている。アクセストランジスタＡＴ３，ＡＴ４は、ポートＢのメモリセルＭＣ＃のデータ読出あるいはデータ書込を実行する際に活性化されたワード線ＷＬＢに従って導通する。
負荷トランジスタＰＴ１と、駆動トランジスタＮＴ１は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に接続される。
負荷トランジスタＰＴ２と、駆動トランジスタＮＴ２は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に接続される。
負荷トランジスタＰＴ１と、駆動トランジスタＮＴ１とのゲートは、共に負荷トランジスタＰＴ２と、駆動トランジスタＮＴ２の接続ノードである記憶ノードＭＴと接続される。アクセストランジスタＡＴ２は、記憶ノードＭＴとビット線／ＢＬ［０］との間に設けられ、そのゲートはワード線ＷＬＡ［０］と接続される。
負荷トランジスタＰＴ２と、駆動トランジスタＮＴ２とのゲートは、共に負荷トランジスタＰＴ１と、駆動トランジスタＮＴ１の接続ノードである記憶ノードＭＢと接続される。アクセストランジスタＡＴ１は、記憶ノードＭＢとビット線ＢＬ［０］との間に設けられ、そのゲートはワード線ＷＬＢ［０］と接続される。
他のメモリセルＭＣ＃の構成についても基本的に同様である。
行選択駆動回路２Ａは、制御回路８から入力されるロウアドレス信号ＲＡＡ［０］〜ＲＡＡ［２］に従ってワード線ＷＬＡを駆動（選択）する。
行選択駆動回路２Ｂは、制御回路８から入力されるロウアドレス信号ＲＡＢ［０］〜ＲＡＢ［２］に従ってワード線ＷＬＢを駆動（選択）する。
列選択駆動回路３Ａは、制御回路８から入力されるコラムアドレス信号ＣＡＡ［０］，ＣＡＡ［１］に従ってビット線対ＢＬＰＡを選択する。
列選択駆動回路３Ｂは、制御回路８から入力されるコラムアドレス信号ＣＡＢ［０］，ＣＡＢ［１］に従ってビット線対ＢＬＰＢを選択する。
書込回路４Ａは、制御信号ＷＴＥＡ、制御信号ＮＢＳＴＡ、書込データＤＡ［０］に従って列選択駆動回路３Ａにより選択された選択列のビット線対ＢＬＰＡを駆動する。
例えば、書込データＤＡ［０］に従ってビット線ＢＬＡ［０］を「Ｈ」レベル（電源電圧ＶＣＣ）、ビット線／ＢＬＡ［０］を「Ｌ」レベル（接地電圧ＧＮＤ）に設定する。また、制御信号ＮＢＳＴＡに従ってビット線／ＢＬＡ［０］を負電位に設定する。
書込回路４Ｂは、制御信号ＷＴＥＢ、制御信号ＮＢＳＴＢ、書込データＤＢ［０］に従って列選択駆動回路３Ｂにより選択された選択列のビット線対ＢＬＰＢを駆動する。
例えば、書込データＤＢ［０］に従ってビット線ＢＬＢ［０］を「Ｈ」レベル（電源電圧ＶＣＣ）、ビット線／ＢＬＢ［０］を「Ｌ」レベル（接地電圧ＧＮＤ）に設定する。また、制御信号ＮＢＳＴＢに従ってビット線／ＢＬＢ［０］を負電位に設定する。
読出回路５Ａは、制御信号ＲＤＥＡに従って列選択駆動回路３Ａにより選択された選択列のビット線対ＢＬＰＡと接続されたメモリセルＭＣ＃のデータを読み出す。例えば、データ読出時においてビット線対ＢＬＰＡは、ともに「Ｈ」レベル（電源電圧ＶＣＣ）に設定されている。ワード線ＷＬＡの選択に伴いアクセストランジスタＡＴ１，ＡＴ２が導通して、メモリセルＭＣ＃が保持するデータに従ってビット線ＢＬＡ，／ＢＬＡの電位が変動する。読出回路５Ａは、ビット線対ＢＬＰＡのビット線ＢＬＡ，／ＢＬＡの電位差を検知して増幅した読出データＲＤＡ［０］を出力する。
読出回路５Ｂは、制御信号ＲＤＥＢに従って列選択駆動回路３Ｂにより選択された選択列のビット線対ＢＬＰＢと接続されたメモリセルＭＣ＃のデータを読み出す。例えば、データ読出時においてビット線対ＢＬＰＢは、ともに「Ｈ」レベル（電源電圧ＶＣＣ）に設定されている。ワード線ＷＬＡの選択に伴いアクセストランジスタＡＴ１，ＡＴ２が導通して、メモリセルＭＣ＃が保持するデータに従ってビット線ＢＬＡ，／ＢＬＡの電位が変動する。読出回路５Ａは、ビット線対ＢＬＰＡのビット線ＢＬＡ，／ＢＬＡの電位差を検知して増幅した読出データＲＤＡ［０］を出力する。
制御回路８Ａは、クロック信号ＣＬＫＡ、アドレス信号ＡＤＡ［２：０］、制御信号ＣＥＮＡ，ＷＥＮＡ，ＲＥＮＡ，ＴＭＡに従って動作する。
具体的には、制御回路８Ａは、Ａポート側について、制御信号ＣＥＮＡに従って活性化し、クロック信号ＣＬＫＡに同期して動作する。制御回路８Ａは、後述するが３ビットのアドレス信号ＡＤＡ［２：０］に従ってロウアドレス信号ＲＡＡおよびコラムアドレス信号ＣＡＡを生成する。制御回路８Ａは、制御信号ＷＥＮＡに従ってデータ書込を実行し、制御信号ＷＴＥＡを活性化させる。制御回路８Ａは、制御信号ＲＥＮＡに従ってデータ読出を実行し、制御信号ＲＤＥＡを活性化させる。制御回路８Ａは、制御信号ＴＭＡに従ってテストモードに設定する。一例として、本例におけるテストモードは、リテンション不良のメモリセルに対するデータ書込を実行する。
制御回路８Ｂは、クロック信号ＣＬＫＢ、アドレス信号ＡＤＢ［２：０］、制御信号ＣＥＮＢ，ＷＥＮＢ，ＲＥＮＢ，ＴＭＢに従って動作する。
具体的には、制御回路８Ｂは、Ｂポート側について、制御信号ＣＥＮＢに従って活性化し、クロック信号ＣＬＫＢに同期して動作する。制御回路８Ｂは、後述するが３ビットのアドレス信号ＡＤＢ［２：０］に従ってロウアドレス信号ＲＡＢおよびコラムアドレス信号ＣＡＢを生成する。制御回路８Ａは、制御信号ＷＥＮＢに従ってデータ書込を実行し、制御信号ＷＴＥＢを活性化させる。制御回路８Ｂは、制御信号ＲＥＮＢに従ってデータ読出を実行し、制御信号ＲＤＥＢを活性化させる。制御回路８Ｂは、制御信号ＴＭＢに従ってテストモードに設定する。一例として、本例におけるテストモードは、リテンション不良のメモリセルに対するデータ書込を実行する。
各ポートの動作については、実施形態１で説明したのと同様であるのでその詳細な説明については繰り返さない。Ａポート側とＢポート側とで符号が異なる。一例として、Ａポート側の回路の場合には「Ａ」が付記され、Ｂポート側の回路の場合には、「Ｂ」が付記される。回路構成については、実施形態１で説明したのと基本的に同様である。
図１４は、実施形態２のメモリセルＭＣ＃におけるリテンション不良のメモリセルＭＣ＃を説明する図である。
図１４に示されるように、ビット線ＢＬＡ［０］を負電位、／ＢＬＡ［０］を「Ｈ」レベルに設定し、ビット線ＢＬＢ［０］，／ＢＬＢ［０］を「Ｈ」レベルに設定した場合について説明する。具体的には、Ａポート側からデータ「１」のデータ書込を実行する場合が示されている。なお、メモリセルＭＣ＃は、データ「０」の状態を保持しており、記憶ノードＭＢは「Ｈ」レベル、記憶ノードＭＴは「Ｌ」レベルに設定されている。
ワード線ＷＬＡを「Ｌ」レベル、ワード線ＷＬＢを「Ｈ」レベルに設定する。
リテンション不良のメモリセルとして、アクセストランジスタＡＴ１が導通した場合に、ビット線ＢＬＢ［０］からビット線ＢＬＡ［０］へのパスが生じることにより、記憶ノードＭＢは「Ｈ」レベルから「Ｌ」レベルに変化する場合が考えられる。
これにより意図しない電流が流れることになり、記憶しているデータが反転する可能性がある。
図１５は、実施形態２に基づくメモリアレイのデータ書込、データ読出およびテストモード時の信号関係を説明するタイミングチャート図である。
図１５を参照して、クロック信号ＣＬＫＡ，ＣＬＫＢは、所定のクロック周期で入力される。制御信号ＣＥＮＡ，ＣＥＮＢは、「Ｌ」レベルに設定されている場合が示されている。
データ書込時において、時刻Ｔ２０において制御信号ＷＥＮＡ, ＷＥＮＢは、「Ｌ」レベルに設定される。時刻Ｔ２１において、クロック信号ＣＬＫＡ，ＣＬＫＢは、「Ｈ」レベルに設定される。
また、本例においては、アドレス信号ＡＤＡ［２：０］＝「Ｌ」レベルに設定される。アドレス信号ＡＤＡ［０］は「Ｌ」レベル、アドレス信号ＡＤＡ［１］，ＡＤＡ［２］は、「Ｌ」レベルに設定される。データ信号ＤＡ［０］は「Ｌ」レベルに設定される。
また、本例においては、アドレス信号ＡＤＢ［２］は「Ｌ」レベル、アドレス信号ＡＤＢ［１］は「Ｈ」レベル、アドレス信号ＡＤＢ［０］は「Ｌ」レベルに設定される。
これに伴い、時刻Ｔ２２においてロウアドレス信号ＲＡＡ［０］は「Ｈ」レベルに設定される。また、コラムアドレス信号ＣＡＡ［０］が「Ｈ」レベルに設定される。また、制御信号ＷＥＮＡの「Ｌ」レベルへの遷移に伴い、制御信号ＷＴＥＡは「Ｈ」レベルに設定される。
また、ロウアドレス信号ＲＡＢ［１］は「Ｈ」レベルに設定される。また、コラムアドレス信号ＣＡＢ［０］は「Ｈ」レベルに設定される。また、制御信号ＷＥＮＢの「Ｌ」レベルへの遷移に伴い、制御信号ＷＴＥＢは「Ｈ」レベルに設定される。
コラムアドレス信号ＣＡＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ａは、Ａポート側の列選択ゲートユニットを選択する。具体的には、Ａポート側のデータ線ＤＬＡは、ビット線ＢＬＡ［０］と接続され、データ線／ＤＬＡは、ビット線／ＢＬＡ［０］と接続される。
制御信号ＷＴＥＡが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号ＤＡ［０］が「Ｌ」レベルに設定されるのに伴い、インバータ２３は、「Ｌ」レベルに設定される。インバータ２５は「Ｈ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ１４が導通し、ＮチャネルＭＯＳトランジスタ１６が導通する。したがって、ビット線ＢＬＡ［０］は、データ線ＤＬＡを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。また、ビット線／ＢＬＡ［０］は、データ線／ＤＬＡを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。
そして、時刻Ｔ２３において、ワード線ＷＬＡ［０］は、ロウアドレス信号ＲＡＡ［０］が「Ｈ」レベルに設定されるのに伴い「Ｈ」レベルに設定される。
これによりワード線ＷＬＡ［０］と接続されているメモリセルＭＣ＃へのデータ書込が実行される。具体的には、記憶ノードＭＢが「Ｈ」レベルに設定されて、記憶ノードＭＴが「Ｌ」レベルに設定される。
次に、時刻Ｔ２４において、制御信号ＮＢＳＴＡが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線／ＢＬＡ［０］の電位がさらに引き下がり、データ書込がアシストされる。
時刻Ｔ２５において、ロウアドレス信号ＲＡＡ［０］、コラムアドレス信号ＣＡＡ［０］、制御信号ＷＴＥＡが「Ｌ」レベルに設定される。
これに伴い、トランスファーゲートＴＧ１，ＴＧ２は、非導通となり、Ａポート側のデータ書込は終了する。
コラムアドレス信号ＣＡＢ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ｂは、Ｂポート側の列選択ゲートユニットを選択する。具体的には、Ｂポート側のデータ線ＤＬＢは、ビット線ＢＬＢ［０］と接続され、データ線／ＤＬＢは、ビット線／ＢＬＢ［０］と接続される。
制御信号ＷＴＥＢが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号ＤＢ［０］が「Ｌ」レベルに設定されるのに伴い、インバータ２３は、「Ｌ」レベルに設定される。インバータ２５は「Ｈ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ１４が導通し、ＮチャネルＭＯＳトランジスタ１６が導通する。したがって、ビット線ＢＬＢ［０］は、データ線ＤＬＢを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。また、ビット線／ＢＬＢ［０］は、データ線／ＤＬＢを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。
そして、時刻Ｔ２３において、ワード線ＷＬＢ［１］は、ロウアドレス信号ＲＡＢ［１］が「Ｈ」レベルに設定されるのに伴い「Ｈ」レベルに設定される。
これによりワード線ＷＬＢ［１］と接続されているメモリセルＭＣ＃へのデータ書込が実行される。具体的には、記憶ノードＭＢが「Ｈ」レベルに設定されて、記憶ノードＭＴが「Ｌ」レベルに設定される。
次に、時刻Ｔ２４において、制御信号ＮＢＳＴＢが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線／ＢＬＢ［０］の電位がさらに引き下がり、データ書込がアシストされる。
時刻Ｔ２５において、ロウアドレス信号ＲＡＢ［１］、コラムアドレス信号ＣＡＢ［０］、制御信号ＷＴＥＢが「Ｌ」レベルに設定される。
これに伴い、トランスファーゲートＴＧ１，ＴＧ２は、非導通となり、Ｂポート側のデータ書込は終了する。
Ａポート、Ｂポートのそれぞれにより独立したデータ書込が可能である。
次に、データ読出時において、時刻Ｔ２６において制御信号ＷＥＮＡ，ＷＥＮＢは、「Ｈ」レベルに設定される。また、制御信号ＲＥＮＡ，ＷＲＮＢは、「Ｌ」レベルに設定される。
時刻Ｔ２７において、クロック信号ＣＬＫＡ，ＣＬＫＢは、「Ｈ」レベルに設定される。また、本例においては、アドレス信号ＡＤＡ［２：０］＝「Ｌ」レベルに設定される。アドレス信号ＡＤＡ［０］は「Ｌ」レベル、アドレス信号ＡＤＡ［１］，ＡＤＡ［２］は、「Ｌ」レベルに設定される。データ信号ＤＡ［０］は「Ｌ」レベルに設定される。
また、本例においては、アドレス信号ＡＤＢ［２］は「Ｌ」レベル、アドレス信号ＡＤＢ［１］は「Ｈ」レベル、アドレス信号ＡＤＢ［０］は「Ｌ」レベルに設定される。
これに伴い、時刻Ｔ２８においてロウアドレス信号ＲＡＡ［０］は「Ｈ」レベルに設定される。また、コラムアドレス信号ＣＡＡ［０］が「Ｈ」レベルに設定される。また、制御信号ＲＤＥＡは、「Ｈ」レベルに設定される。また、ロウアドレス信号ＲＡＢ［１］は「Ｈ」レベルに設定される。また、コラムアドレス信号ＣＡＢ［０］が「Ｈ」レベルに設定される。また、制御信号ＲＤＥＢは、「Ｈ」レベルに設定される。
コラムアドレス信号ＣＡＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ａは、Ａポート側の列選択ゲートユニットを選択する。具体的には、Ａポート側のデータ線ＤＬＡは、ビット線ＢＬＡ［０］と接続され、データ線／ＤＬＡは、ビット線／ＢＬＡ［０］と接続される。
制御信号ＲＤＥＡ（「Ｈ」レベル）に従いトランスファーゲート５１，５２が導通する。これによりセンスアンプ５０Ａとデータ線ＤＬＡ，／ＤＬＡとが電気的に接続される。
そして、時刻Ｔ２９において、ワード線ＷＬＡ［０］は、ロウアドレス信号ＲＡＡ［０］が「Ｈ」レベルに設定されるのに伴い「Ｈ」レベルに設定される。
これによりワード線ＷＬＡ［０］と接続されているメモリセルＭＣ＃へのデータ読出が実行される。具体的には、記憶ノードＭＴと接続されるデータ線／ＤＬＡの電位レベルが低下する。一方で記憶ノードＭＢと接続されるデータ線ＤＬＡの電位レベルは維持される。データ線ＤＬＡ，／ＤＬＡの電位差に基づいてセンスアンプ５０Ａは、メモリセルＭＣ＃に格納されたデータを読出データＲＤＡ［０］として出力する。本例においては、読出データＲＤＡ［０］は「Ｌ」レベルとして出力される。
次に、時刻Ｔ３０において、ロウアドレス信号ＲＡＡ［０］、コラムアドレス信号ＣＡＡ［０］が「Ｌ」レベルに設定される。また、制御信号ＲＤＥＡは「Ｌ」レベルに設定される。
これに伴い、トランスファーゲートＴＧ１，ＴＧ２，５１，５２非導通となり、Ａポート側のデータ読出は終了する。
コラムアドレス信号ＣＡＢ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ｂは、Ｂポート側の列選択ゲートユニットを選択する。具体的には、Ｂポート側のデータ線ＤＬＢは、ビット線ＢＬＢ［０］と接続され、データ線／ＤＬＢは、ビット線／ＢＬＢ［０］と接続される。
制御信号ＲＤＥＢ（「Ｈ」レベル）に従いトランスファーゲート５１，５２が導通する。これによりセンスアンプ５０Ｂとデータ線ＤＬＢ，／ＤＬＢとが電気的に接続される。
そして、時刻Ｔ２９において、ワード線ＷＬＢ［１］は、ロウアドレス信号ＲＡＢ［１］が「Ｈ」レベルに設定されるのに伴い「Ｈ」レベルに設定される。
これによりワード線ＷＬＢ［１］と接続されているメモリセルＭＣ＃へのデータ読出が実行される。具体的には、記憶ノードＭＴと接続されるデータ線／ＤＬＢの電位レベルが低下する。一方で記憶ノードＭＢと接続されるデータ線ＤＬＢの電位レベルは維持される。データ線ＤＬＢ，／ＤＬＢの電位差に基づいてセンスアンプ５０Ｂは、メモリセルＭＣ＃に格納されたデータを読出データＲＤＢ［０］として出力する。本例においては、読出データＲＤＢ［０］は「Ｌ」レベルとして出力される。
次に、時刻Ｔ３０において、ロウアドレス信号ＲＡＢ［０］、コラムアドレス信号ＣＡＢ［０］が「Ｌ」レベルに設定される。また、制御信号ＲＤＥＢは「Ｌ」レベルに設定される。
これに伴い、トランスファーゲートＴＧ１，ＴＧ２，５１，５２非導通となり、Ｂポート側のデータ読出は終了する。
次に、テストモードについて説明する。
本実施形態におけるテストモードは、リテンション不良のメモリセルＭＣ＃に対するデータ書込を実行する。Ａポート側で「Ｈ」レベルのデータ書込を実行する。一方、Ｂポート側でダミーのデータ読出を実行する。
時刻Ｔ３１において、制御信号ＴＭＡは「Ｈ」レベルに設定される。制御信号ＴＭＢは、「Ｌ」レベルに設定される。また、制御信号ＷＥＮＡは「Ｌ」レベルに設定される。制御信号ＷＥＮＢは、「Ｈ」レベルに設定される。また、制御信号ＲＥＮＢは「Ｌ」レベルに設定される。制御信号ＲＥＮＡは「Ｈ」レベルに設定される。
時刻Ｔ３２において、クロック信号ＣＬＫＡ，ＣＬＫＢは、「Ｈ」レベルに設定される。また、本例においては、アドレス信号ＡＤＡ［２：０］＝「Ｌ」レベルに設定される。アドレス信号ＡＤＡ［０］は「Ｌ」レベル、アドレス信号ＡＤＡ［１］，ＡＤＡ［２］は、「Ｌ」レベルに設定される。データ信号ＤＡ［０］は「Ｈ」レベルに設定される。
また、本例においては、アドレス信号ＡＤＢ［２：０］＝「Ｌ」レベルに設定される。アドレス信号ＡＤＢ［０］は「Ｌ」レベル、アドレス信号ＡＤＢ［１］は「Ｌ」レベル、アドレス信号ＡＤＢ［２］は「Ｌ」レベルに設定される。
時刻Ｔ３３においてアドレス信号ＡＤＡ［０］（「Ｌ」レベル）に従いコラムアドレス信号ＣＡＡ［０］は「Ｈ」レベルに設定される。また、制御信号ＷＥＮＡの「Ｌ」レベルへの遷移に伴い、制御信号ＷＴＥＡは「Ｈ」レベルに設定される。また、アドレス信号ＡＤＢ［０］（「Ｌ」レベル）に従いコラムアドレス信号ＣＡＢ［０］が「Ｈ」レベルに設定される。また、制御信号ＲＤＥＢは、「Ｈ」レベルに設定される。
コラムアドレス信号ＣＡＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ａは、Ａポート側の列選択ゲートユニットを選択する。具体的には、Ａポート側のデータ線ＤＬＡは、ビット線ＢＬＡ［０］と接続され、データ線／ＤＬＡは、ビット線／ＢＬＡ［０］と接続される。
制御信号ＷＴＥＡが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号ＤＡ［０］が「Ｈ」レベルに設定されるのに伴い、インバータ２３は、「Ｈ」レベルに設定される。インバータ２５は「Ｌ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ１５が導通し、ＮチャネルＭＯＳトランジスタ１３が導通する。したがって、ビット線ＢＬＡ［０］は、データ線ＤＬＡを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。また、ビット線／ＢＬＡ［０］は、データ線／ＤＬＡを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。
一方、制御信号ＴＭＡが「Ｈ」レベルに従って、ロウアドレス信号ＲＡＡ［０］，ＲＡＡ［１］は、全て「Ｌ」レベルに設定される。したがって、ワード線ＷＬＡは、全て非選択状態となる。
時刻Ｔ３５において、制御信号ＮＢＳＴＡが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線ＢＬＡ［０］の電位がさらに引き下がる。
また、同時に、Ｂポート側からダミーのデータ読出が実行される。
コラムアドレス信号ＣＡＢ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ｂは、Ｂポート側の列選択ゲートユニットを選択する。具体的には、Ｂポート側のデータ線ＤＬＢは、ビット線ＢＬＢ［０］と接続され、データ線／ＤＬＢは、ビット線／ＢＬＢ［０］と接続される。
制御信号ＲＤＥＢ（「Ｈ」レベル）に従いトランスファーゲート５１，５２が導通する。これによりセンスアンプ５０Ｂとデータ線ＤＬＢ，／ＤＬＢとが電気的に接続される。
そして、時刻Ｔ３４において、ロウアドレス信号ＲＡＢ［０］が「Ｈ」レベル、ＲＡＢ［２］が「Ｌ」レベルに設定されるのに伴いワード線ＷＬＢ［０］が活性化される。
これによりワード線ＷＬＢ［０］と接続されているメモリセルＭＣ＃へのダミーのデータ読出が実行される。
したがって、図１４で説明した状態となる。
これにより、仮にリテンション不良のメモリセルＭＣ＃が存在する場合には、当該非選択のワード線と接続されているアクセスＭＯＳトランジスタが導通に近い状態となる。これにより意図しない電流が流れることになり、記憶しているデータが反転する可能性がある。
次に、時刻Ｔ３６において、コラムアドレス信号ＣＡＡ［０］が「Ｌ」レベルに設定される。また、制御信号ＷＴＥＡは「Ｌ」レベルに設定される。これに伴い、トランスファーゲートＴＧ１，ＴＧ２は、非導通となり、テストモードにおけるＡポート側からのデータ書込は終了する。また、コラムアドレス信号ＣＡＢ［０］が「Ｌ」レベルに設定される。また、制御信号ＲＤＥＢは「Ｌ」レベルに設定される。これに伴い、トランスファーゲートＴＧ１，ＴＧ２，５１，５２非導通となり、テストモードにおけるＢポート側からのダミーのデータ読出は終了する。
他のメモリセルＭＣ＃に対しても同様の方式に従ってリテンション不良のテストが実行される。
図１６は、実施形態２に基づく半導体記憶装置のテスト方法を説明するフロー図である。
図１６を参照して、Ａポート側からメモリセルＭＣ＃にデータ「０」を書き込む（ステップＳ２０）。
一例としてデータ「０」は、データ信号ＤＡ［０］が「Ｌ」レベル、データ「１」は、データ信号ＤＡ［０］が「Ｈ」レベルに相当するものとする。
具体的には、図１４で説明したように、制御信号ＷＥＮＡを「Ｌ」レベルに設定する。これに伴い制御信号ＷＴＥＡは「Ｈ」レベルに設定される。
また、アドレス信号ＡＤＡ［０］を「Ｌ」レベル、アドレス信号ＡＤＡ［１］、ＡＤＡ［２］は、ともに「Ｌ」レベルに設定される。アドレス信号ＡＤＡ［０］が「Ｌ」レベルに設定されるのに伴い、コラムアドレス信号ＣＡＡ［０］は「Ｈ」レベル、コラムアドレス信号ＣＡＡ［１］は「Ｌ」レベルに設定される。
コラムアドレス信号ＣＡＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ａは、列選択ゲートユニットを選択し、データ線ＤＬＡは、ビット線ＢＬＡ［０］と接続され、データ線／ＤＬＡは、ビット線／ＢＬＡ［０］と接続される。
制御信号ＷＴＥＡが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号ＤＡ［０］が「Ｌ」レベルに設定されるのに伴い、インバータ２３は、「Ｌ」レベルに設定される。インバータ２５は「Ｈ」レベルに設定される。これに伴い、ＰチャネルＭＯＳトランジスタ１４が導通し、ＮチャネルＭＯＳトランジスタ１６が導通する。したがって、ビット線ＢＬＡ［０］は、データ線ＤＬＡを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。また、ビット線／ＢＬＡ［０］は、データ線／ＤＬＡを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。
アドレス信号ＡＤＡ［１］、ＡＤＡ［２］が「Ｌ」レベルの場合にロウアドレス信号ＲＡＡ［０］は「Ｈ」レベル、ロウアドレス信号ＲＡＡ［１］，ＲＡＡ［２］は「Ｌ」レベルに設定される。これに伴い、ワード線ＷＬＡ［０］は、ロウアドレス信号ＲＡＡ［０］が「Ｈ」レベル、ロウアドレス信号ＲＡＡ［１］，ＲＡＡ［２］が「Ｌ」レベルに設定されるのに伴い「Ｈ」レベルに設定される。
これにより、ワード線ＷＬＡ［０］と接続されているメモリセルＭＣ＃へのデータ書込が実行される。具体的には、記憶ノードＭＢが「Ｈ」レベルに設定されて、記憶ノードＭＴが「Ｌ」レベルに設定される。次に、制御信号ＮＢＳＴが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線／ＢＬＡ［０］の電位がさらに引き下がり、データ書込がアシストされる。
これにより１列目のビット線対ＢＬＰＡ０およびワード線ＷＬＡ［０］と接続されているメモリセルＭＣ＃にデータ「０」が書き込まれる。他のメモリセルＭＣ＃についてもアドレスを変更することにより同様にデータを書き込むことが可能である。
次に、Ａポート側についてテストモードに設定する（ステップＳ２１）。具体的には、制御信号ＴＭＡは「Ｈ」レベルに設定される。また、制御信号ＷＥＮＡは「Ｌ」レベルに設定される。これに伴い制御信号ＷＴＥＡは「Ｈ」レベルに設定される。
そして、Ａポート側からメモリセルＭＣ＃にデータ「１」を書き込むとともにＢポート側からメモリセルＭＣ＃に対してダミーの読み出しを実行する（ステップＳ２２）。
まず、Ａポート側からのデータ「１」の書き込みについて説明する。
具体的には、アドレス信号ＡＤＡ［２：０］を「Ｌ」レベルに設定する。アドレス信号ＡＤＡ［０］が「Ｌ」レベルに設定されるのに伴い、コラムアドレス信号ＣＡＡ［０］は「Ｈ」レベル、コラムアドレス信号ＣＡＡ［１］は「Ｌ」レベルに設定される。
コラムアドレス信号ＣＡＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ａは列選択ゲートユニットを選択し、データ線ＤＬＡは、ビット線ＢＬＡ［０］と接続され、データ線／ＤＬＡは、ビット線／ＢＬＡ［０］と接続される。
制御信号ＷＴＥＡが「Ｈ」レベルに設定されるのに伴いトランスファーゲート１０，１２は導通する。また、データ信号ＤＡ［０］が「Ｈ」レベルに設定されるのに伴い、インバータ２３は、「Ｌ」レベルに設定される。インバータ２５は「Ｈ」レベルに設定される。これに伴い、ＮチャネルＭＯＳトランジスタ１３が導通し、ＰチャネルＭＯＳトランジスタ１５が導通する。したがって、ビット線ＢＬＡ［０］は、データ線ＤＬＡを介して接地電圧ＧＮＤと接続されて「Ｌ」レベルに設定される。また、ビット線／ＢＬＡ［０］は、データ線／ＤＬＡを介して電源電圧ＶＣＣと接続されて「Ｈ」レベルに設定される。
制御信号ＴＭＡは「Ｈ」レベルに設定されるためアドレス信号ＡＤＡ［１］、ＡＤＡ［２］に依らずにロウアドレス信号ＲＡＡ［０］〜ＲＡＡ［２］はすべて「Ｌ」レベルに設定される。これに伴い、ワード線ＷＬＡ［０］〜ＷＬＡ［３］は、ロウアドレス信号ＲＡＡ［０］〜ＲＡＡ［２］が「Ｌ」レベルに設定されるのに伴い「Ｌ」レベルに設定される。
また、制御信号ＮＢＳＴＡが「Ｈ」レベルに設定される。これに伴いノードＮ１が負電位にブーストされてビット線ＢＬＡ［０］の電位がさらに引き下がる。
Ｂポート側からメモリセルＭＣ＃に対してダミーの読み出しについて説明する。
具体的には、制御信号ＲＥＮＢは、「Ｌ」レベルに設定される。
Ａポート側からの１列目のデータ書込に対応して、Ｂポート側について１列目からのデータ読出を実行する。
アドレス信号ＡＤＢ［０］は「Ｌ」レベル、アドレス信号ＡＤＢ［１］，ＡＤＢ［２］は、「Ｌ」レベルに設定される。
アドレス信号ＡＤＢ［１］，ＡＤＢ［２］がともに「Ｌ」レベルの場合にロウアドレス信号ＲＡＢ［０］は「Ｈ」レベルに設定される。制御信号ＲＤＥＢは、「Ｈ」レベルに設定される。
アドレス信号ＡＤＢ［０］が「Ｌ」レベルに設定されるのに伴い、コラムアドレス信号ＣＡＢ［０］は「Ｈ」レベル、コラムアドレス信号ＣＡＢ［１］は「Ｌ」レベルに設定される。
コラムアドレス信号ＣＡＢ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ｂは、列選択ゲートユニットを選択し、データ線ＤＬＢは、ビット線ＢＬＢ［０］と接続され、データ線／ＤＬＢは、ビット線／ＢＬＢ［０］と接続される。
制御信号ＲＤＥＢが「Ｈ」レベルに設定されるのに伴いトランスファーゲート５１，５２が導通する。これによりセンスアンプ５０Ｂとデータ線ＤＬＢ，／ＤＬＢとが電気的に接続される。
ロウアドレス信号ＲＡＢ［０］が「Ｈ」レベルに設定されるのに伴いワード線ＷＬＢ［０］は「Ｈ」レベルに設定される。
これによりワード線ＷＬＢ［０］と接続されているメモリセルＭＣ＃へのダミーのデータ読出が実行される。
なお、Ｂポートを用いたデータ読出はダミーのデータ読出である。
これにより、１列目のビット線対ＢＬＰＡ０と接続されているワード線ＷＬＡ［０］，ＷＬＢ［０］と接続されているメモリセルＭＣ＃について、リテンション不良のメモリセルＭＣが存在する場合には、当該非選択のワード線と接続されているアクセスＭＯＳトランジスタＡＴ１が導通に近い状態となる。これにより意図しない電流が流れることになり、記憶しているデータが反転する。
そして、次に、Ａポート側のテストモードを解除する（ステップＳ２３）。具体的には、制御信号ＴＭＡは「Ｌ」レベルに設定される。
次に、メモリセルＭＣ＃からデータ「０」を読み出す（ステップＳ２４）。ステップＳ２０で書き込んだメモリセルＭＣ＃のデータ「０」を読み出す。リテンション不良のメモリセルＭＣ＃は、データ「１」が読み出されるため不良を検出することが可能である。
具体的には、制御信号ＷＥＮＡは、「Ｈ」レベルに設定される。また、制御信号ＲＥＮＡは、「Ｌ」レベルに設定される。また、アドレス信号ＡＤＡ［０］は「Ｌ」レベル、アドレス信号ＡＤＡ［１］，ＡＤＡ［２］は、「Ｌ」レベルに設定される。
アドレス信号ＡＤＡ［１］，ＡＤＡ［２］がともに「Ｌ」レベルの場合にロウアドレス信号ＲＡＡ［０］は「Ｈ」レベルに設定される。コラムアドレス信号ＣＡＡ［０］は「Ｈ」レベルに設定される。制御信号ＲＤＥＡは、「Ｈ」レベルに設定される。
アドレス信号ＡＤＡ［０］が「Ｌ」レベルに設定されるのに伴い、コラムアドレス信号ＣＡＡ［０］は「Ｈ」レベル、コラムアドレス信号ＣＡＡ［１］は「Ｌ」レベルに設定される。
コラムアドレス信号ＣＡＡ［０］が「Ｈ」レベルに設定されるのに伴い列選択駆動回路３Ａは、列選択ゲートユニットを選択する。列選択駆動回路３Ａは、データ線ＤＬＡをビット線ＢＬＡ［０］と接続され、データ線／ＤＬＡをビット線／ＢＬＡ［０］と接続する。
制御信号ＲＤＥＡが「Ｈ」レベルに設定されるのに伴いトランスファーゲート５１，５２が導通する。これによりセンスアンプ５０Ａとデータ線ＤＬＡ，／ＤＬＡとが電気的に接続される。
ロウアドレス信号ＲＡＡ［０］が「Ｈ」レベルに設定されるのに伴いワード線ＷＬＡ［０］は「Ｈ」レベルに設定される。
これによりワード線ＷＬＡ［０］と接続されているメモリセルＭＣ＃へのデータ読出が実行される。
仮にリテンション不良のメモリセルＭＣ＃でない場合には、記憶ノードＭＴと接続されるデータ線／ＤＬＡの電位レベルが低下する。一方で記憶ノードＭＢと接続されるデータ線ＤＬＡの電位レベルは維持される。データ線ＤＬＡ，／ＤＬＡの電位差に基づいてセンスアンプ５０Ａは、メモリセルＭＣ＃に格納されたデータを読出データＲＤＡ［０］として出力する。本例においては、読出データＲＤＡ［０］は「Ｌ」レベルとして出力される。
一方、アクセスＭＯＳトランジスタＡＴ１側が導通した結果としてリテンション不良となったメモリセルＭＣの場合には、記憶ノードＭＢと接続されるデータ線ＤＬＡの電位レベルが低下する。一方で記憶ノードＭＴと接続されるデータ線／ＤＬＡの電位レベルは維持される。データ線ＤＬＡ，／ＤＬＡの電位差に基づいてセンスアンプ５０Ａは、メモリセルＭＣに格納されたデータを読出データＲＤＡ［０］として出力する。本例においては、読出データＲＤＡ［０］は「Ｈ」レベルとして出力される。
次に、Ａポート側からメモリセルＭＣ＃にデータ「１」を書き込む（ステップＳ２５）。
そして、Ａポート側についてテストモードに設定する（ステップＳ２６）。
次に、Ａポート側からメモリセルＭＣ＃にデータ「０」を書き込むとともにＢポート側からメモリセルＭＣ＃に対してダミーの読み出しを実行する（ステップＳ２７）。
そして、Ａポート側のテストモードを解除する（ステップＳ２８）。
次に、Ａポート側からメモリセルＭＣ＃のデータ「１」を読み出す（ステップＳ２９）。
そして、処理を終了する（エンド）。
ステップＳ２５〜Ｓ２９の処理は、ステップＳ２０〜Ｓ２４の処理と同様の処理でありその詳細な説明については繰り返さない。ステップＳ２５〜Ｓ２９のテストにより、アクセスＭＯＳトランジスタＡＴ２側が導通した結果としてリテンション不良となるメモリセルＭＣを検出することが可能である。
当該動作を全てのアドレスに対応するメモリセルＭＣ＃について繰り返す。
本実施形態２に基づくテスト方法におけるデータ書込は、テストモードに設定することにより、全てのワード線を非選択にした状態で各列に対応するリテンション不良のメモリセルＭＣに対してビット線ＢＬを負電位レベルに維持することが可能である。
そして、読み出された読出データＲＤＡ［０］が「Ｌ」レベルであれば、リテンション不良の無い正常なメモリセルＭＣ＃であると判定される。一方、読み出された読出データＲＤＡ［０］が「Ｈ」レベルであればリテンション不良のあるメモリセルＭＣであると判定される。
したがって、本実施形態２に基づく半導体記憶装置のテスト方法により、２ポートのメモリセルに対してリテンション不良を確実に検出することが可能となる。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ メモリアレイ、２，２Ａ，２Ｂ 行選択駆動回路、３，３Ａ，３Ｂ 列選択駆動回路、４，４Ａ，４Ｂ 書込回路、５，５Ａ，５Ｂ 読出回路、８，８Ａ，８Ｂ 制御回路、９ 内部クロック回路。

Claims (5)

  1. 第１方向にそれぞれ延びる第１ビット線対および第２ビット線対と、
    前記第１方向と交差する第２方向にそれぞれ延びる第１ワード線および第２ワード線と、
    駆動トランジスタ、前記第１ビット線対のうちの一方と接続され、かつ、そのゲートが前記第１ワード線と接続された第１転送トランジスタ、前記第２ビット線対のうちの一方と接続され、かつ、そのゲートが前記第２ワード線と接続された第２転送トランジスタおよび負荷素子から成り、また、前記第１ビット線対、前記第２ビット線対、前記第１ワード線および前記第２ワード線で囲まれたメモリセルと、
    書込データに従って前記メモリセルにデータを転送する書込ドライブ回路と、
    テスト時において前記第１ワード線を非選択、前記第２ワード線を選択に設定するとともに、前記第１ビット線対の電位に従って、前記第１ビット線対の低電位側のビット線を負電圧レベルに駆動する制御回路と、を含む、半導体記憶装置。
  2. 前記第１ビット線対の低電位側のビット線と接続され、負電圧を発生する負電圧発生回路をさらに含む、請求項１記載の半導体記憶装置。
  3. 前記負電圧発生回路は、前記第１ビット線対の電位に従って、前記負電圧を発生する容量素子を含む、請求項２記載の半導体記憶装置。
  4. 前記負電圧発生回路は、前記第１ビット線対の電位に従って、前記負電圧を複数回発生する、請求項２記載の半導体記憶装置。
  5. 行列状に設けられ、データの読出あるいは書込が可能な第１および第２ポートを各々が有する、複数のメモリセルを含む半導体記憶装置のテスト方法であって、
    前記複数のメモリセルのうちの選択されたメモリセルに対して第１のデータを書き込むステップと、
    各前記メモリセル列の第１ポートに対応して配置される複数の第１ワード線を非選択、各前記メモリセル列の第２ポートに対応して配置される選択されたメモリセルに対応して配置された第２ワード線を選択に設定した状態で、前記第１のデータと相補の第２のデータに従って、各前記メモリセル列の第１ポートに対応して配置される複数の第１ビット線対のうちの選択列の第１ビット線対の低電位側のビット線を負電圧レベルに駆動するステップと、
    前記選択されたメモリセルに書き込まれたデータを読み出すステップとを備える、半導体記憶装置のテスト方法。
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