CN111161785A - 静态随机存储器及其故障检测电路 - Google Patents

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Abstract

一种静态随机存储器及其故障检测电路。所述故障检测电路包括：位线耦合电路，耦接于第一位线及第二位线之间，适于在通过所述写入电路对处于测试模式下的存储单元执行数据写操作时，利用所述第一位线及第二位线中具有较低电位的位线，将述第一位线及第二位线中具有较高电位的位线耦合至浮空低电位；其中，所述第一位线与所述第二位线为一对逻辑互补位线；故障判断电路，适于在所述存储单元处于测试模式时，获取写入数据及与所述写入数据对应的读取数据，并进行比较，基于比较结果判断所述静态随机存储器是否存在数据保持故障。应用上述方案，可以提高故障检测的准确性。

Description

静态随机存储器及其故障检测电路
技术领域
本发明涉及静态随机存储器，具体涉及一种静态随机存储器及其故障检测电路。
背景技术
静态随机存储器(Static Random-Access Memory，SRAM)广泛应用于电子产品中。低功耗是电子产品中一项非常重要的指标，但随着SRAM在数字电路系统中的电路占比越来越大，SRAM的功耗占整个数字电路系统功耗的比重越来越大。
为了延长芯片电池寿命、尽量减小静态电流，数字电路系统会将暂时未被用到的SRAM处于断电或者睡眠状态。当数字电路系统需要SRAM处于睡眠状态时，只需要SRAM存储单元在供电电位处于低位状态下的数据保持不变，从而达到大幅降低系统功耗的目的。
但是，由于互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)工艺缺陷，会导致SRAM存储单元所存储的数据无法在长时间的睡眠状态下一直保持固有状态，进而在SRAM从睡眠状态被唤醒后，数字电路系统会从SRAM抓取到错误的数据，最终导致整个数字电路系统功能出错。上述SRAM的数据保持问题，被称为SRAM的数据保持故障(Data Retention Faults)。
然而，现有检测SRAM是否存在数据保持故障的方法，准确性较差。
发明内容
本发明解决的技术问题是提高SRAM是否存在数据保持故障的检测准确性。
为解决上述技术问题，本发明实施例提供一种静态随机存储器的故障检测电路，所述静态随机存储器包括：用于对存储单元执行数据写操作的写入电路，用于对存储单元执行数据读操作的读取电路，以及由多个存储单元组成的存储阵列，每一列的存储单元共用同一对逻辑互补位线；其特征在于，包括：
位线耦合电路，耦接于第一位线及第二位线之间，适于在通过所述写入电路对处于测试模式下的存储单元执行数据写操作时，利用所述第一位线及第二位线中具有较低电位的位线，将述第一位线及第二位线中具有较高电位的位线耦合至浮空低电位；其中，所述第一位线与所述第二位线为一对逻辑互补位线；
故障判断电路，适于在所述存储单元处于测试模式时，获取写入数据及与所述写入数据对应的读取数据，并进行比较，基于比较结果判断所述静态随机存储器是否存在数据保持故障。
可选地，所述位线耦合电路，包括：
第一位线耦合电路，耦接于所述第一位线及第二位线之间，适于在通过所述写入电路对存储单元执行数据写操作时，若所述第一位线的电位为低电平而所述第二位线的电位为高电平时，将所述第二位线的电位耦合至低电平；
第二位线耦合电路，耦接于所述第一位线及第二位线之间，适于通过所述写入电路对存储单元执行数据写操作时，在所述第二位线的电位为低电平而所述第一位线的电位为高电平时，将所述第一位线的电位耦合至低电平。
可选地，所述第一位线耦合电路，包括：第一开关及第一电容；其中：
所述第一开关，一端与所述第一位线耦接，另一端与所述第一电容耦接，适于在所述第一位线的电位为低电平而所述第二位线的电位为高电平时导通，在所述第一位线的电位为高电平而所述第二位线的电位为低电平时断开；
所述第一电容，一端与所述第一开关耦接，另一端与所述第二位线耦接。
可选地，所述第一开关包括：
第一NMOS管，漏极与所述第一位线耦接，源极与所述第一电容耦接，栅极与第一开关信号输出端耦接。
可选地，所述第一开关包括：第一NMOS管及第一PMOS管；其中：
所述第一NMOS管，漏极与所述第一位线耦接，源极与所述第一电容耦接，栅极与第一开关信号输出端耦接；
所述第一PMOS管，漏极与所述第一位线耦接，源极与所述第一电容耦接，栅极与第二开关信号输出端耦接；
其中，所述第一开关信号输出端，适于在所述第一位线的电位为低电平而所述第二位线的电位为高电平时，输出高电平的第一开关信号，在所述第一位线的电位为高电平而所述第二位线的电位为低电平时，输出低电平的第一开关信号；
所述第二开关信号输出端，适于在所述第一位线的电位为高电平而所述第二位线的电位为低电平时，输出高电平的第二开关信号，在所述第一位线的电位为低电平而所述第二位线的电位为高电平时，输出低电平的第二开关信号。
可选地，所述第二位线耦合电路，包括：第二开关及第二电容；其中：
所述第二开关，一端与所述第二位线耦接，另一端与所述第二电容耦接，适于在所述第二位线的电位为低电平而所述第一位线的电位为高电平时导通，在所述第二位线的电位为高电平而所述第一位线的电位为低电平时断开；
所述第二电容，一端与所述第二开关耦接，另一端与所述第一位线耦接。
可选地，所述第二开关包括：
第二NMOS管，漏极与所述第二位线耦接，源极与所述第二电容耦接，栅极与第一开关信号输出端耦接。
可选地，所述第二开关包括：第二NMOS管及第二PMOS管；其中：
所述第二NMOS管，漏极与所述第二位线耦接，源极与所述第二电容耦接，栅极与第一开关信号输出端耦接；
所述第二PMOS管，漏极与所述第二位线耦接，源极与所述第二电容耦接，栅极与第二开关信号输出端耦接；
其中，所述第一开关信号输出端，适于在所述第一位线的电位为低电平而所述第二位线的电位为高电平时，输出高电平的第一开关信号，在所述第一位线的电位为高电平而所述第二位线的电位为低电平时，输出低电平的第一开关信号；
所述第二开关信号输出端，适于在所述第一位线的电位为高电平而所述第二位线的电位为低电平时，输出高电平的第二开关信号，在所述第一位线的电位为低电平而所述第二位线的电位为高电平时，输出低电平的第二开关信号。
可选地，所述静态随机存储器的故障检测电路还包括：
开关信号产生电路，适于产生所述第一开关信号及第二开关信号。
可选地，所述开关信号产生电路，包括：与非门电路及反相器电路，其中：
所述与非门电路，第一输入端适于输入测试使能信号，第二输入端适于输入写使能信号，输出端适于输出所述第二开关信号；
所述反相器电路，输入端与所述与非门电路的输出端耦接，输出端适于输出所述第一开关信号。
本发明实施例还提供了一种静态随机存储器，所述静态随机存储器包括上述任一种所述的静态随机存储器的故障检测电路。
可选地，所述静态随机存储器每对逻辑互补位线之间，均设置有所述位线耦合电路。
可选地，所述静态随机存储器中仅一对逻辑互补位线之间，设置有所述位线耦合电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
采用上述方案，在通过第一位线写入数据时，即第一位线耦合电路可以在第一位线的电位为低电平而第二位线的电位为高电平时，若静态随机存储器存在数据保持故障，通过将第二位线的电位耦合至低电平，可以使得相应的存储单元无法成功写入数据，从而在对该存储单元进行数据读取时出现错误结果，以判断该存储单元是否存在数据保持故障。
同理，在通过第二位线写入数据时，即第二位线的电位为低电平而第一位线的电位为高电平时，若静态随机存储器存在数据保持故障，通过将第一位线的电位耦合至低电平，可以使得相应的存储单元无法成功写入数据，从而在对该存储单元进行数据读取时出现错误结果，以判断该存储单元是否存在数据保持故障。
附图说明
图1是一种6T SRAM中存储单元的电路结构示意图；
图2是图1中存储单元开路或弱连接的示意图；
图3是本发明实施例中一种静态随机存储器的结构示意图；
图4是本发明实施例中一种位线耦合电路的电路结构示意图；
图5是本发明实施例中另一种位线耦合电路的电路结构示意图；
图6是本发明实施例中一种开关信号产生电路的电路结构示意图；
图7是本发明实施例中一种对6T SRAM中存储单元进行数据保持故障检测的电路结构示意图；
图8是对图7中示出的存储单元成功写入逻辑“1”时各个信号的波形示意图；
图9是对图7中示出的存储单元写入逻辑“1”失败时各个信号的波形示意图；
图10是本发明实施例中一种存储阵列与位线耦合电路连接的示意图。
具体实施方式
现有技术中，为了检测SRAM是否存在数据保持故障，通常的做法是：第一步，先写入数据到存储单元，然后将读取该存储单元的数据，并与写入数据作比较，确认数据写入是否正确；第二步，使存储器进入睡眠状态并长时间等待(100毫秒以上)；第三步，从睡眠状态唤醒，对存储单元进行读操作，并检查是否与写入数据的状态一致。
上述检测方法的缺点是：由于存储单元进入睡眠状态，故需要等待较长的时间才能唤醒。并且，由于CMOS工艺缺陷，会出现存储单元内所写入的数据因锁不住而出现翻转，影响检测的准确性。
为了缩短检测时间，提出使用基于March算法的嵌入式存储器BIST技术，对SRAM的数据保持故障进行检测。但采用BIST March算法对SRAM的数据保持故障进行检测时，由于每次对存储单元执行写操作与执行读操作的时间间隔很短，故仅能检测部分故障类型，而难以覆盖所有的故障类型，最终导致检测的准确性较差。
下面结合图1及图2进行详细说明：
图1为一种6T SRAM中存储单元的电路结构示意图。所述存储单元具有六个晶体管，分别为第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6，第三PMOS管MP3及第四PMOS管MP4。
其中：
第五NMOS管MN5及第六NMOS管MN6的栅极连接字线WL。第五NMOS管MN5的源极连接第一位线BL，第六NMOS管MN6的源极连接第二位线BLB。第三PMOS管MP3与第三NMOS管MN3构成反相器INV1，第四PMOS管MP4与第四NMOS管MN4构成反相器INV2。反相器INV1与反相器INV2首尾相连。
反相器INV1中，第三PMOS管MP3与第三NMOS管MN3的漏极，与第五NMOS管MN5的漏极连接，第三PMOS管MP3的源极与电源电位VDD连接，第三NMOS管MN3的源极接地。
反相器INV2中，第四PMOS管MP4与第四NMOS管MN4的漏极，与第六NMOS管MN6的漏极连接。第四PMOS管MP4的源极与电源电位VDD连接，第四NMOS管MN4的源极接地。
图2为图1中示出的存储单元开路或弱连接的示意图。在所述存储单元中，当OC0至OC7处存在开路或弱连接时，会导致SRAM存在数据保持故障。
在OC2、OC3、OC4或OC5处存在开路或弱连接时，存储单元的Q点无法成功写入，故在采用BIST March算法对SRAM的数据保持故障进行检测时，即便每次对存储单元执行写操作与执行读操作的时间间隔很短，仍然能检测到存储单元存在数据保持故障。在OC1处存在开路或弱连接时，只要对存储单元作写“0”、读“0”操作，也能检测到存储单元存在数据保持故障。
然而，对于OC6或OC7处存在开路或弱连接的情况，Q点可以成功写入“1”，但由于第三PMOS管MP3的开路或弱连接无法补充被第三NMOS管MN3漏掉的电流，使得存储单元经过长时间的睡眠之后，最终Q点由“1”变“0”，锁存的数据丢失。此时，采用BIST March算法对SRAM的数据保持故障进行检测时，由于每次对存储单元的写入操作与读出操作的时间间隔很短，故无法检测到存储单元可能存在的数据保持故障。
对于OC0处存在开路或弱连接的情况，如果对存储单元写入“0”，此时第一位线BL的电位被写驱动电路拉到“0”，存储单元Q点的电位也被拉到“0”，而第二位线BLB的电位为电源电位VDD，QB点电位为VDD-Vth，Vth为第六NMOS管的阈值电位。在对存储单元执行读操作时，由于第三NMOS管MN3的导通，会将Q点的电位拉到“0”电位，但由于读操作时的位线预充电阶段会将QB点的电位刷新，故即使存在OC0故障，读操作的结果仍然为0，从而判定存储单元不存在数据保持故障，最终无法检测到因OC0处存在开路或弱连接而导致存储单元存在数据保持故障。
由上述内容可以看出，针对目前的存储单元，在采用BIST March算法对SRAM的数据保持故障进行检测时，难以在OC0、OC6或OC7处存在开路或弱连接时，准确地检测到存储单元存在的数据保持故障，严重影响采用BIST March算法对SRAM的数据保持故障进行检测的准确性。
针对上述问题，本发明实施例提供了一种静态随机存储器的故障检测电路，所述故障检测电路包括第一位线耦合电路、第二位线耦合电路及故障判断电路。通过第一位线耦合电路及第二位线耦合电路，可以在静态随机存储器存在数据保持故障时，无论是通过第一位线写入数据，还是通过第二位线写入数据，均可以使得存储单元写入数据失败，进而在对该存储单元进行数据读取时出现错误结果，最终准确地判断存储单元是否存在数据保持故障。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明提供了一种静态随机存储器的故障检测电路。为了便于本领域技术人员更加清楚地实施本发明，首先对所述静态存储器进行简要描述。
参照图3，所述静态随机存储器30包括：用于对存储单元执行数据写操作的写入电路31，用于对存储单元执行数据读操作的读取电路32，以及由多个存储单元组成的存储阵列33。所述存储阵列33中每一列的存储单元共用同一对逻辑互补位线，每一行的存储单元共用同一字线。
在具体实施中，参照图3，所述故障检测电路34通常集成于所述静态随机存储器30内部。当然，在其它实施例中，所述故障检测电路34也可以设置在静态随机存储器30外部。
本发明的实施例中，以所述故障检测电路34集成于所述静态随机存储器30内部为例，对所述故障检测电路34进行详细描述。本领域技术人员可以理解的是，当所述故障检测电路34设置在静态随机存储器30外部时，可以参照关于所述故障检测电路34集成于所述静态随机存储器30内的具体描述进行实施，此处不再赘述。
具体地，所述故障检测电路34可以包括：
位线耦合电路341，耦接于所述第一位线及第二位线之间，适于在通过所述写入电路对处于测试模式下的存储单元执行数据写操作时，利用所述第一位线及第二位线中具有较低电位的位线，将述第一位线及第二位线中具有较高电位的位线耦合至浮空低电位；其中，所述第一位线与所述第二位线为一对逻辑互补位线；
故障判断电路342，适于在所述存储单元处于测试模式时，获取写入数据及与所述写入数据对应的读取数据，并进行比较，基于比较结果判断所述静态随机存储器是否存在数据保持故障。
在具体实施中，所述故障检测电路34在静态随机存储器30处于测试模式时进行故障检测，而在静态随机存储器30处于正常工作模式时停止工作。在静态随机存储器30处于测试模式时，写入电路31向静态随机存储器30中存储单元写入数据。此时，位线耦合电路341，可以利用所述第一位线及第二位线中具有较低电位的位线，将述第一位线及第二位线中具有较高电位的位线耦合至浮空低电位。若所述静态随机存储器存在数据保持故障，则会使得存储单元无法成功写入数据，进而读取电路32从存储单元中会读取到错误的数据，使得故障判断电路342判定所述静态随机存储器存在数据保持故障。
图4为本发明实施例提供的一种位线耦合电路的电路结构示意图。参照图4，所述位线耦合电路可以包括：第一位线耦合电路41及第二位线耦合电路42。其中：
所述第一位线耦合电路41，耦接于所述第一位线BL及第二位线BLB之间，适于在通过所述写入电路对存储单元执行数据写操作时，若所述第一位线BL的电位为低电平而所述第二位线BLB的电位为高电平时，将所述第二位线BLB的电位耦合至低电平；
所述第二位线耦合电路42，耦接于所述第一位线BL及第二位线BLB之间，适于通过所述写入电路对存储单元执行数据写操作时，在所述第二位线BLB的电位为低电平而所述第一位线BL的电位为高电平时，将所述第一位线BL的电位耦合至低电平。
在具体实施中，所述第一位线耦合电路41与所述第二位线耦合电路42可以采用多种电路结构，具体不作限制。所述第一位线耦合电路41与所述第二位线耦合电路42的电路结构可以相同，也可以不同。
在本发明的一实施例中，所述第一位线耦合电路41，包括：第一开关411及第一电容C1。其中：
所述第一开关411，一端与所述第一位线BL耦接，另一端与所述第一电容C1耦接，适于在所述第一位线BL的电位为低电平而所述第二位线BLB的电位为高电平时导通，在所述第一位线BL的电位为高电平而所述第二位线BLB的电位为低电平时断开；
所述第一电容C1，一端与所述第一开关411耦接，另一端与所述第二位线BLB耦接。
在具体实施中，可以采用器件，作为所述第一开关411。
在本发明的一实施例中，第一开关411可以包括：第一NMOS管MN1。第一NMOS管MN1的漏极与所述第一位线BL耦接，源极与所述第一电容C1耦接，栅极与第一开关信号输出端耦接。
在本发明的另一实施例中，参照图5，所述第一开关411可以包括：第一NMOS管MN1及第一PMOS管MP1。其中：
所述第一NMOS管MN1的漏极与所述第一位线BL耦接。所述第一NMOS管MN1的源极与所述第一电容C1耦接。所述第一NMOS管MN1的栅极与第一开关信号输出端耦接。
所述第一PMOS管MP1的漏极与所述第一位线BL耦接。所述第一PMOS管MP1的源极与所述第一电容C1耦接。所述第一PMOS管MP1的栅极与第二开关信号输出端耦接。
其中，所述第一开关信号输出端，适于在所述第一位线BL的电位为低电平而所述第二位线BLB的电位为高电平时，输出高电平的第一开关信号SW_EN，在所述第一位线的电位为高电平而所述第二位线的电位为低电平时，输出低电平的第一开关信号SW_EN；
所述第二开关信号输出端，适于在所述第一位线BL的电位为高电平而所述第二位线BLB的电位为低电平时，输出高电平的第二开关信号SW_ENB，在所述第一位线BL的电位为低电平而所述第二位线BLB的电位为高电平时，输出低电平的第二开关信号SW_ENB。
采用第一NMOS管MN1及第一PMOS管MP1作为所述第一开关411，可以减小所述第一开关411的电阻，进而提高所述第一开关411的开关效率，进而可以提高对存储单元写入数据的速度。
在本发明的一实施例中，参照图4，所述第二位线耦合电路42与所述第一位线耦合电路41的电路结构相同。
具体地，所述第二位线耦合电路42，可以包括：第二开关421及第二电容C2。其中：
所述第二开关421，一端与所述第二位线BLB耦接，另一端与所述第二电容C2耦接，适于在所述第二位线BLB的电位为低电平而所述第一位线BL的电位为高电平时导通，在所述第二位线BLB的电位为高电平而所述第一位线BL的电位为低电平时断开。
所述第二电容C2，一端与所述第二开关421耦接，另一端与所述第一位线BL耦接。
在具体实施中，可以采用多种器件，作为所述第二开关421。
在本发明的一实施例中，所述第二开关421可以包括：第二NMOS管MN2。所述第二NMOS管MN2的漏极与所述第二位线BLB耦接，源极与所述第二电容C2耦接，栅极与第一开关信号输出端耦接。
在本发明的另一实施例中，参照图5，所述第二开关421可以包括：第二NMOS管MN2及第二PMOS管MP2。其中：
所述第二NMOS管MN2的漏极与所述第二位线BLB耦接。所述第二NMOS管MN2的源极与所述第二电容C2耦接，栅极与第一开关信号输出端耦接。
所述第二PMOS管MP2的漏极与所述第二位线BLB耦接。所述第二PMOS管MP2的源极与所述第二电容C2耦接。所述第二PMOS管MP2的栅极与第二开关信号输出端耦接。
采用第二NMOS管MN2及第二PMOS管MP2作为所述第二开关421，可以减小所述第二开关421的电阻，进而提高所述第二开关421的开关效率，进而可以提高对存储单元写入数据的速度。
在具体实施中，参照图6，所述故障检测电路还可以包括：开关信号产生电路61。所述开关信号产生电路61适于产生所述第一开关信号SW_EN及第二开关信号SW_ENB。
在本发明的一实施例中，所述开关信号产生电路61，可以包括：与非门电路611及反相器电路612。其中：
所述与非门电路611，第一输入端适于输入测试使能信号TEST_EN，第二输入端适于输入写使能信号WE，输出端适于输出所述第二开关信号SW_ENB。所述反相器电路612，输入端与所述与非门电路611的输出端耦接，输出端适于输出所述第一开关信号SW_EN。
其中，所述测试使能信号TEST_EN适于控制所述静态随机存储器进入测试模式。所述写使能信号WE适于控制写入电路对所述静态随机存储器中的存储单元执行写入操作。当测试使能信号TEST_EN及写使能信号WE同时为高电平时，用于控制所述静态随机存储器进入测试模式并对静态随机存储器中的存储单元执行写入操作。
下面以所述静态存储器为图1中示出的6T SRAM的存储单元为例，将第一位线耦合电路41及第二位线耦合电路42，与图1中存储单元的第一位线BL及第二位线BLB连接，得到图7中示出的电路结构图。
所述6T SRAM包括写入电路31。所述写入电路31由两个顺序连接的反相器构成。写入电路31所写入的数据由写入控制信号DI决定。当写入控制信号DI由逻辑“1”变为逻辑“0”时，向该存储单元写入逻辑“1”。当写入控制信号DI由逻辑“0”变为逻辑“1”时，向该存储单元写入逻辑“0”。
写入电路31通过第一位线BL及第二位线BLB向该图7中示出的存储单元写入逻辑“1”。当逻辑“1”成功写入时，即图7中示出的存储单元不存在开路或弱连接的情况，对应的各个信号的波形如图8所示。当逻辑“1”写入失败时，即图7中示出的存储单元存在开路或弱连接的情况，对应的各个信号的波形如图9所示。
结合图7至图9，首先，测试使能信号TEST_EN为逻辑“1”，第一位线BL预充电到VDD(电压电位)并浮空在VDD电位。在t1时刻，静态随机存储器控制时钟CLK由逻辑“0”变为逻辑“1”，写入使能信号WE由逻辑“0”变为逻辑“1”，字线WL由逻辑“0”变逻辑“1”，写入控制信号DI由逻辑“1”变为逻辑“0”，进而将第二位线BLB拉到逻辑“0”，存储单元节点QB的电位也被拉到逻辑“0”。
由于测试使能信号TEST_EN为逻辑“1”，写入使能信号WE也为逻辑“1”，则第一开关信号SW_EN的电位为逻辑“1”，而第二开关信号SW_ENB的电位为逻辑“0”，由此使得第一NMOS管MN1及第二NMOS管MN2导通，第二位线BLB通过第一电容C1及第二电容C2，原本在VDD电位的第一位线耦合到低电位并浮空在低电位。相应地，存储单元节点Q的电位被拉到低电位并浮空。
如果存储单元没有数据保持故障问题，也即在OC0、OC6或OC7不存在开路或弱连接问题(如图2所示)，则存储单元节点QB的电位为逻辑“0”，此时第三NMOS管MN3关闭，第三PMOS管MP3导通，从而将存储单元节点Q的电位拉到逻辑“1”，存储单元写入数据成功。
若OC6或OC7存在开路或弱连接问题，或者，OC0处存在开路或弱连接的问题，则存储单元节点QB的电位为逻辑“0”，使得第三NMOS管MN3关闭，但同时第三PMOS管MP3不导通或者弱导通，进而会使得短时间内(高速或全速时钟下)，存储单元节点Q的电位不会从逻辑“0”拉到逻辑“1”，存储单元写入数据失败。对该存储单元进行读操作，在t2时刻之前，读取数据与写入数据始终不一致，故可以准确地判定存储单元出现数据保持故障。
若写入电路31通过第一位线BL及第二位线BLB向该图7中示出的存储单元写入逻辑“0”，相似地，若存储单元没有数据保持故障问题，则存储单元节点Q的电位拉到逻辑“0”。若存储单元存在数据保持故障问题，则存储单元节点Q的电位在短时间内不会从逻辑“1”拉到逻辑“0”，进而可以准确地判定存储单元出现数据保持故障。
在具体实施中，如图10所示，静态随机存储器中存储阵列至少包含两列的存储单元Cell，每列的存储单元对应同一对逻辑互补位线，每一行的存储单元对应同一字线。比如，第一列的存储单元对应的逻辑互补位线为位线BL0及BL0B，第二列的存储单元对应的逻辑互补位线为位线BL1及BL1B，最后一列存储单元对应的逻辑互补位线为位线BLn及BLnB。
在具体实施中，可以在所述静态随机存储器每对逻辑互补位线之间，均设置有所述位线耦合电路342。
在一实施例中，为了减小存储器占用的芯片面积，可以仅在静态随机存储器的仅一对逻辑互补位线之间，设置有所述位线耦合电路。比如，可以在静态随机存储器设置一位线选择器，通过所述位线选择器选择其中一对逻辑互补位线，并在所选择的一对逻辑互补位线之间，设置所述位线耦合电路342。
由上述内容可知，本发明实施例中静态随机存储器的故障检测电路，在对存储单元执行写操作时，利用第一电容C1及第二电容C2实现一条位线对其互补位线进行耦合到浮空低电位，使得存在数据保持故障问题的存储单元无法成功写入数据，从而在对此存储单元进行数据读取时出现错误结果，达到检测存储单元是否存在数据保持故障的目的，尤其在采用BIST March算法对SRAM的数据保持故障进行检测时，不仅可以缩短测试时间，而且可以提高故障检测的准确性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种静态随机存储器的故障检测电路，所述静态随机存储器包括：用于对存储单元执行数据写操作的写入电路，用于对存储单元执行数据读操作的读取电路，以及由多个存储单元组成的存储阵列，每一列的存储单元共用同一对逻辑互补位线；其特征在于，包括：
位线耦合电路，耦接于第一位线及第二位线之间，适于在通过所述写入电路对处于测试模式下的存储单元执行数据写操作时，利用所述第一位线及第二位线中具有较低电位的位线，将述第一位线及第二位线中具有较高电位的位线耦合至浮空低电位；其中，所述第一位线与所述第二位线为一对逻辑互补位线；
故障判断电路，适于在所述存储单元处于测试模式时，获取写入数据及与所述写入数据对应的读取数据，并进行比较，基于比较结果判断所述静态随机存储器是否存在数据保持故障。
2.如权利要求1所述的静态随机存储器的故障检测电路，其特征在于，所述位线耦合电路，包括：
第一位线耦合电路，耦接于所述第一位线及第二位线之间，适于在通过所述写入电路对存储单元执行数据写操作时，若所述第一位线的电位为低电平而所述第二位线的电位为高电平时，将所述第二位线的电位耦合至低电平；
第二位线耦合电路，耦接于所述第一位线及第二位线之间，适于通过所述写入电路对存储单元执行数据写操作时，在所述第二位线的电位为低电平而所述第一位线的电位为高电平时，将所述第一位线的电位耦合至低电平。
3.如权利要求2所述的静态随机存储器的故障检测电路，其特征在于，所述第一位线耦合电路，包括：第一开关及第一电容；其中：
所述第一开关，一端与所述第一位线耦接，另一端与所述第一电容耦接，适于在所述第一位线的电位为低电平而所述第二位线的电位为高电平时导通，在所述第一位线的电位为高电平而所述第二位线的电位为低电平时断开；
所述第一电容，一端与所述第一开关耦接，另一端与所述第二位线耦接。
4.如权利要求3所述的静态随机存储器的故障检测电路，其特征在于，所述第一开关包括：
第一NMOS管，漏极与所述第一位线耦接，源极与所述第一电容耦接，栅极与第一开关信号输出端耦接。
5.如权利要求3所述的静态随机存储器的故障检测电路，其特征在于，所述第一开关包括：第一NMOS管及第一PMOS管；其中：
所述第一NMOS管，漏极与所述第一位线耦接，源极与所述第一电容耦接，栅极与第一开关信号输出端耦接；
所述第一PMOS管，漏极与所述第一位线耦接，源极与所述第一电容耦接，栅极与第二开关信号输出端耦接；
其中，所述第一开关信号输出端，适于在所述第一位线的电位为低电平而所述第二位线的电位为高电平时，输出高电平的第一开关信号，在所述第一位线的电位为高电平而所述第二位线的电位为低电平时，输出低电平的第一开关信号；
所述第二开关信号输出端，适于在所述第一位线的电位为高电平而所述第二位线的电位为低电平时，输出高电平的第二开关信号，在所述第一位线的电位为低电平而所述第二位线的电位为高电平时，输出低电平的第二开关信号。
6.如权利要求3所述的静态随机存储器的故障检测电路，其特征在于，所述第二位线耦合电路，包括：第二开关及第二电容；其中：
所述第二开关，一端与所述第二位线耦接，另一端与所述第二电容耦接，适于在所述第二位线的电位为低电平而所述第一位线的电位为高电平时导通，在所述第二位线的电位为高电平而所述第一位线的电位为低电平时断开；
所述第二电容，一端与所述第二开关耦接，另一端与所述第一位线耦接。
7.如权利要求6所述的静态随机存储器的故障检测电路，其特征在于，所述第二开关包括：
第二NMOS管，漏极与所述第二位线耦接，源极与所述第二电容耦接，栅极与第一开关信号输出端耦接。
8.如权利要求6所述的静态随机存储器的故障检测电路，其特征在于，所述第二开关包括：第二NMOS管及第二PMOS管；其中：
所述第二NMOS管，漏极与所述第二位线耦接，源极与所述第二电容耦接，栅极与第一开关信号输出端耦接；
所述第二PMOS管，漏极与所述第二位线耦接，源极与所述第二电容耦接，栅极与第二开关信号输出端耦接；
其中，所述第一开关信号输出端，适于在所述第一位线的电位为低电平而所述第二位线的电位为高电平时，输出高电平的第一开关信号，在所述第一位线的电位为高电平而所述第二位线的电位为低电平时，输出低电平的第一开关信号；
所述第二开关信号输出端，适于在所述第一位线的电位为高电平而所述第二位线的电位为低电平时，输出高电平的第二开关信号，在所述第一位线的电位为低电平而所述第二位线的电位为高电平时，输出低电平的第二开关信号。
9.如权利要求5或8所述的静态随机存储器的故障检测电路，其特征在于，还包括：
开关信号产生电路，适于产生所述第一开关信号及第二开关信号。
10.如权利要求9所述的静态随机存储器的故障检测电路，其特征在于，所述开关信号产生电路，包括：与非门电路及反相器电路，其中：
所述与非门电路，第一输入端适于输入测试使能信号，第二输入端适于输入写使能信号，输出端适于输出所述第二开关信号；
所述反相器电路，输入端与所述与非门电路的输出端耦接，输出端适于输出所述第一开关信号。
11.一种静态随机存储器，其特征在于，包括权利要求1至10任一项所述的静态随机存储器的故障检测电路。
12.如权利要求11所述的静态随机存储器，其特征在于，所述静态随机存储器每对逻辑互补位线之间，均设置有所述位线耦合电路。
13.如权利要求11所述的静态随机存储器，其特征在于，所述静态随机存储器中仅一对逻辑互补位线之间，设置有所述位线耦合电路。
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