CN114121084B - 存储装置、侦测方法以及装置、存储介质 - Google Patents

存储装置、侦测方法以及装置、存储介质 Download PDF

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Abstract

一种存储装置、侦测方法及装置、存储介质。该存储装置包括存储阵列、侦测切换电路以及检测电路，存储阵列包括G对输出端口，每对输出端口包括第一输出端口和第二输出端口，以及排列为多行多列的多个存储单元，每行存储单元划分为G组，G组存储单元与G对输出端口一一对应，检测电路包括G个子检测电路。侦测切换电路被配置为将第n对输出端口的第一输出端口与第n个子检测电路的第一输入端口或第n+1个子检测电路的第一输入端口电连接，以及将第n对位线中的第二位线与第n个子检测电路的第二输入端口或第n+1个子检测电路的第二输入端口电连接。该存储装置能够准确确定存在风险的存储单元，并对存在风险的存储单元进行修复。

Description

存储装置、侦测方法以及装置、存储介质
技术领域
本公开的实施例涉及一种存储装置、侦测方法以及装置、存储介质。
背景技术
静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。“静态”是指这种存储器只要保持通电，存储的数据就可以恒常保持。通常静态随机存储器用来存储关键数据，减少延时，提高芯片的性能。例如，静态随机存储器可以作为CPU(central processing unit，中央处理器)或GPU(graphics processing unit，图形处理器)中的高速缓存(Cache)、数据通路上的数据缓存(Data Buffer)以及先进先出队列(First Input First Output，简称FIFO)等。静态随机存储器具有延时小，速度快的特点，而且不需要刷新，因此有利于提升芯片的性能和减少访问数据的功耗。
发明内容
本公开至少一实施例提供一种存储装置，包括存储阵列、侦测切换电路以及检测电路，其中，所述存储阵列包括G对输出端口，其中，每对输出端口包括第一输出端口和第二输出端口；以及排列为多行多列的多个存储单元，其中，每行存储单元划分为G组，所述G组存储单元与所述G对输出端口一一对应；
每行存储单元具有相同的字线，每列存储单元具有相同的一对位线，所述一对位线包括第一位线和第二位线；每个存储单元包括第一读出端口和第二读出端口，并且，所述每个存储单元的第一读出端口和第二读出端口，通过对应的一对位线的第一位线和第二位线，与对应的一对输出端口的第一输出端口和第二输出端口分别耦接；以及
所述检测电路包括G个子检测电路，其中，所述G个子检测电路与所述G对输出端口一一对应，每个子检测电路包括第一输入端口和第二输入端口，且被配置为检测所述第一输入端口和所述第二输入端口之间的电压差；
其中，第n对输出端口的第一输出端口通过所述侦测切换电路，连接到第n个子检测电路的第一输入端口以及连接到第n+1个子检测电路的第一输入端口，且所述侦测切换电路被配置为将所述第n对输出端口的第一输出端口与所述第n个子检测电路的第一输入端口或所述第n+1个子检测电路的第一输入端口电连接，
所述第n对输出端口的第二输出端口通过所述侦测切换电路，连接到所述第n个子检测电路的第二输入端口以及连接到所述第n+1个子检测电路的第二输入端口，且所述侦测切换电路还被配置为将第n对位线中的第二位线与所述第n个子检测电路的第二输入端口或所述第n+1个子检测电路的第二输入端口电连接，G和n为正整数，且n小于G。
例如，在本公开一些实施例提供的存储装置中，所述侦测切换电路包括G对侦测切换子电路，且与所述G对输出端口一一对应，每对侦测切换子电路包括第一侦测切换子电路和第二侦测切换子电路；
所述第n对输出端口的第一输出端口通过第n对侦测切换子电路中的第一侦测切换子电路，连接到所述第n个子检测电路的第一输入端口以及连接到所述第n+1个子检测电路的第一输入端口，且所述第一侦测切换子电路被配置为将所述第n对输出端口的第一输出端口与所述第n个子检测电路的第一输入端口或所述第n+1个子检测电路的第一输入端口电连接，
所述第n对输出端口的第二输出端口通过所述第n对侦测切换子电路中的第二侦测切换子电路，连接到所述第n个子检测电路的第二输入端口以及连接到所述第n+1个子检测电路的第二输入端口，且所述第二侦测切换子电路被配置为将所述第n对位线中的第二位线与所述第n个子检测电路的第二输入端口或所述第n+1个子检测电路的第二输入端口电连接。
例如，在本公开一些实施例提供的存储装置中，所述存储阵列包括开关切换电路，所述开关切换电路与所述存储阵列的多对位线电连接，每组存储单元包括位于H列中的H个存储单元，H为正整数，所述开关切换电路被配置为，根据选择信号，在所述每组存储单元中选择一个存储单元通过对应的一对位线与对应的一对输出端口对应电连接。
例如，在本公开一些实施例提供的存储装置中，所述开关切换电路包括G个开关切换子电路，所述G个开关切换子电路与所述G组存储单元一一对应，以及与所述G对输出端口一一对应，每个开关切换子电路包括H选一子开关电路，所述H选一子开关电路被配置为根据所述选择信号执行H选一的操作。
例如，在本公开一些实施例提供的存储装置中，每个检测电路包括灵敏放大器。
例如，在本公开一些实施例提供的存储装置中，每对侦测切换子电路中的每个侦测切换子电路为二选一选择电路。
例如，在本公开一些实施例提供的存储装置中，所述每对侦测切换子电路中的所述第一侦测切换子电路和所述第二侦测切换子电路彼此独立控制。
例如，在本公开一些实施例提供的存储装置中，所述存储单元包括用于存储数据的锁存器，所述锁存器具有彼此反相的第一节点和第二节点，所述第一节点与所述第一读出端口耦接，所述第二节点与所述第二读出节点耦接。
例如，本公开一些实施例提供的存储装置还包括输出电路，所述输出电路与所述检测电路连接，所述输出电路用于输出多个子检测电路的检测结果。
本公开至少一实施例还提供一种存储装置的侦测方法，应用于如上述任一项所述的存储装置，所述侦测方法包括：
对于所述存储阵列中任一被选择的第m行存储单元，
对于第i对输出端口进行第一侦测操作，包括：
控制所述侦测切换电路将所述第i对输出端口的第一输出端口与第i+1个子检测电路的第一输入端口电连接，
控制所述侦测切换电路将所述第i对输出端口的第二输出端口与第i个子检测电路的第二输入端口电连接，
对所述第m行存储单元，对于第i组存储单元输入第一值，对于第i+1组存储单元输入第二值，
使用第1至第G-1个子检测电路进行检测并输出第一检测结果；
对于所述第i对输出端口进行第二侦测操作，包括：
控制所述侦测切换电路将所述第i对输出端口的第一输出端口与所述第i个子检测电路的第一输入端口电连接，
控制所述侦测切换电路将所述第i对输出端口的第二输出端口与所述第i+1个子检测电路的第二输入端口电连接，
对所述第m行存储单元，对于第i组存储单元输入所述第二值，对于第i+1组存储单元输入所述第一值，
使用第1至第G-1个子检测电路进行检测并输出第二检测结果；
比较所述第一检测结果和所述第二检测结果以对所述第m行存储单元进行侦测，m、i为正整数，i小于或等于G。
例如，在本公开一些实施例提供的侦测方法中，所述比较所述第一检测结果和所述第二检测结果以对所述第m行存储单元进行侦测，包括：
比较每个子检测电路在进行第一侦测操作中的第一检测结果与在进行第二侦测操作中的第二检测结果，
响应于第k个子检测电路的第一检测结果和第二检测结果相同，确定所述第m行存储单元中的第k组存储单元存在风险，k为正整数，k小于或等于G。
例如，在本公开一些实施例提供的侦测方法中，所述侦测切换电路包括G对侦测切换子电路，且与所述G对输出端口一一对应，所述每对侦测切换子电路包括第一侦测切换子电路和第二侦测切换子电路；
其中，在进行所述第一侦测操作中，控制第i对侦测切换子电路中的第一侦测切换子电路将所述第i对输出端口中的第一输出端口与所述第i+1个子检测电路的第一输入端口电连接，控制所述第i对侦测切换子电路中的第二侦测切换子电路将所述第i对输出端口中的第二输出端口与第i个子检测电路的第二输入端口电连接，
其中，在进行所述第二侦测操作中，控制所述第i对侦测切换子电路中的第一侦测切换子电路将所述第i对输出端口中的第一输出端口与所述第i个子检测电路的第一输入端口电连接，控制所述第i对侦测切换子电路中的第二侦测切换子电路将所述第i对输出端口中的第二输出端口与所述第i+1个子检测电路的第二输入端口电连接。
例如，在本公开一些实施例提供的侦测方法中，所述存储阵列包括开关切换电路，所述开关切换电路与所述存储阵列的多对位线电连接，每组存储单元包括位于H列中的H个存储单元，H为正整数，
其中，响应于选择信号，在所述每组存储单元中选择一个存储单元通过对应的一对位线与对应的一对输出端口对应电连接。
例如，在本公开一些实施例提供的侦测方法中，所述开关切换电路包括G个开关切换子电路，所述G个开关切换子电路与所述G组存储单元一一对应，以及与所述G对输出端口一一对应，每个开关切换子电路包括H选一子开关电路，其中，响应于所述选择信号，执行H选一的操作。
本公开至少一实施例还提供一种侦测装置，应用于如上述任一项所述的存储装置，所述侦测装置包括控制模块、检测结果获取模块以及侦测判断模块，
所述控制模块被配置为对于所述存储阵列中任一被选择的第m行存储单元，控制所述侦测切换电路将第i对输出端口的第一输出端口与第i+1个子检测电路的第一输入端口电连接，控制所述侦测切换电路将所述第i对输出端口的第二输出端口与第i个子检测电路的第二输入端口电连接，以及被配置为，对于所述第m行存储单元，控制所述侦测切换电路将所述第i对输出端口的第一输出端口与所述第i个子检测电路的第一输入端口电连接，控制所述侦测切换电路将所述第i对输出端口的第二输出端口与所述第i+1个子检测电路的第二输入端口电连接，
所述检测结果获取模块被配置为，对所述第m行存储单元，对于第i组存储单元输入第一值，对于第i+1组存储单元输入第二值的情况下，获取使用第1至第G-1个子检测电路进行检测并输出的第一检测结果；对于所述第i组存储单元输入所述第二值，对于所述第i+1组存储单元输入所述第一值，获取使用第1至第G-1个子检测电路进行检测并输出的第二检测结果；
所述侦测判断模块被配置为比较所述第一检测结果和所述第二检测结果以对所述第m行存储单元进行侦测，m、i为正整数，i小于或等于G。
例如，在本公开一些实施例提供的侦测装置中，所述侦测判断模块还被配置为比较每个子检测电路在进行第一侦测操作中的第一检测结果与在进行第二侦测操作中的第二检测结果，响应于第k个子检测电路的第一检测结果和第二检测结果相同，确定第m行存储单元中的第k组存储单元存在风险，k为正整数，k小于或等于G。
本公开至少一实施例还提供一种电子装置，包括如上述任一项所述的存储装置。
例如，在本公开一些实施例提供的电子装置中，还包括如上述任一项所述的侦测装置。
本公开至少一实施例还提供一种侦测装置，该装置包括：存储器，用于非暂时性存储计算机可执行指令；以及处理器，用于运行所述计算机可执行指令，其中，所述计算机可执行指令被所述处理器运行时，执行本公开任一实施例提供的侦测方法。
本公开至少一实施例还提供一种非暂时性存储介质，非暂时性地存储计算机可执行指令，其中，当所述计算机可执行指令由计算机执行时，执行本公开任一实施例提供的侦测方法。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种存储装置的结构框图；
图2为一种6T型SRAM存储单元结构示意图；
图3为图2所示的6T型存储单元进行读操作时的电压波形示意图；
图4为图2所示的6T型存储单元(包括开关切换电路单元)的存储装置的结构图；
图5为本公开一实施例提供的另一种存储装置的结构框图；
图6为6T型存储单元与灵敏放大器连接的示例性结构电路图；
图7A为本公开一实施例提供的一种存储阵列及输出的示意图；
图7B为图7A的增加冗余列(Redundancy)的另一种存储阵列及输出示意图；
图7C为图7B的存储阵列中IO[0]发生故障及修复示意图；
图7D为图7B的存储阵列中IO[1]发生故障及修复示意图；
图8A和图8B为本公开一些实施例提供的一种存储装置的侦测方法的流程图；
图9A为本公开一实施例提供的一种存储阵列中第m行存储单元进行第一侦测操作示意图；
图9B为本公开一实施例提供的一种存储阵列中第m行存储单元进行第二侦测操作示意图；
图10为本公开一实施例提供的另一种存储装置的结构图；
图11为本公开一实施例提供的一种侦测装置的示意性框图；
图12为本公开一实施例提供的一种电子设备的示意性框图；
图13为本公开一实施例提供的另一种侦测装置的示意性框图；
图14为本公开一些实施例提供的一种非暂时性存储介质的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面通过几个具体的实施例对本公开进行说明。为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。当本公开实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同或类似的参考标号表示。
存储器(SRAM)生产过程中，总会由于工艺、制程等等原因导致部分存储阵列发生故障进而导致失效。例如，存储器的故障类型共分为单元固定故障(Stuck-At Fault,SAF)、单元耦合故障(Coupling Fault,CF)、状态跳变故障(Transition Delay Fault,TF)、近图形敏感故障(Neighborhood Pattern Sensitive Faults,NPSF)、开路故障(Stuck OpenFault,SOF)、地址译码故障(Address Decode Fault,ADF)等。单元固定故障是存储单元值固定在0或1，不随实际存储器的变化而变化，可以通过对待测单元写入0再读出0，然后写入1再读出1来进行故障测试。单元耦合故障可以通过先升序对所有存储单元进行写读操作，然后再降序对所有存储单元进行写读操作的方法进行故障测试。状态跳变故障可以通过写入1到0的跳变再读出0，然后写入0到1的跳变再读出1来进行检测。近图形敏感故障是相邻单元其中的一个进行写操作时，导致其临近单元受到影响，这种故障发生的比较复杂，测试该故障常用的算法为March C+算法。开路故障的产生是由于电路开路的原因导致存储单元无法进行访问，测试开路故障的方法是对存储单元进行第二次读数据的操作。地址译码故障是地址选择故障，同样可以利用March C+算法进行测试。
在存储器的测试中，目前无法检测出弱存储单元的功能性的错误，但是这种弱存储单元往往在使用一段时间后，由于器件老化、电压不稳定等等原因，会导致出现错误。例如，目前有很多侦测存储阵列失效的方法，最常见的是MBIST(Memory Built-in SelfTest，内建自测试)方法，MBIST测试的框架由测试控制模块、硬件向量生成模块、比较器组成。当测试控制模块接收到开始测试的指令后，首先会切换存储器的输入输出到测试模式，同时启动硬件向量生成模块开始产生和给出测试激励，同时计算存储器的输出期待值。存储器接收到测试向量之后，会间隔执行写/读/使能的操作，遍历测试所有地址下每个bit单元的写/读功能。最后，通过Q端输出的读取值，会与测试控制模块计算的期待值进行比较，是否正确的结果反馈到测试控制模块。然而，MBIST方法能够虽然能够找到已经失效的存储单元，但是无法找到弱存储单元。又例如，在读、写测试时，通过时钟周期分档进行测试来调整读写的时间周期，例如逐渐压缩存储单元的读写时间，在缩短的固定读写时间段内对一定数量的存储单元进行测试，确定该时间段内的该数量的存储单元是否失效，但是在第一时间周期测试一定数量的存储单元都有效，如果在第二个时间周期测试一定数量的存储单元都失效，则无法分辨出哪些存储阵列存在风险。
为了保证芯片整体良率，在存储器设计中会预留部分存储阵列，这部分冗余存储阵列用于芯片测试后对失效的存储阵列进行修复，即替换失效的存储阵列。通用的修复分为行阵列修复和列阵列修复。因为冗余列资源是有限的，尽可能的使用冗余列去修复弱存储单元，导致资源浪费。无法在故障检测时侦测出这些弱存储单元。
本公开至少一实施例提供一种存储装置，该存储装置包括存储阵列、侦测切换电路以及检测电路。
存储阵列包括G对输出端口，其中，每对输出端口包括第一输出端口和第二输出端口；以及排列为多行多列的多个存储单元，其中，每行存储单元划分为G组，G组存储单元与G对输出端口一一对应；每行存储单元具有相同的字线，每列存储单元具有相同的一对位线，一对位线包括第一位线和第二位线；每个存储单元包括第一读出端口和第二读出端口，并且，每个存储单元的第一读出端口和第二读出端口，通过对应的一对位线的第一位线和第二位线，与对应的一对输出端口的第一输出端口和第二输出端口分别耦接。
检测电路包括G个子检测电路，其中，G个子检测电路与G对输出端口一一对应，每个子检测电路包括第一输入端口和第二输入端口，且被配置为检测第一输入端口和第二输入端口之间的电压差。
其中，第n对输出端口的第一输出端口通过侦测切换电路，连接到第n个子检测电路的第一输入端口以及连接到第n+1个子检测电路的第一输入端口，且侦测切换电路被配置为将第n对输出端口的第一输出端口与第n个子检测电路的第一输入端口或第n+1个子检测电路的第一输入端口电连接，第n对输出端口的第二输出端口通过侦测切换电路，连接到第n个子检测电路的第二输入端口以及连接到第n+1个子检测电路的第二输入端口，且侦测切换电路还被配置为将第n对位线中的第二位线与第n个子检测电路的第二输入端口或第n+1个子检测电路的第二输入端口电连接，G和n为正整数，且n小于G。
本公开的一些实施例还提供一种应用于上述存储装置的侦测方法，该侦测方法包括：对于存储阵列中任一被选择的第m行存储单元，对于第i对输出端口进行第一侦测操作，包括：控制侦测切换电路将第i对输出端口的第一输出端口与第i+1个子检测电路的第一输入端口电连接，控制侦测切换电路将第i对输出端口的第二输出端口与第i个子检测电路的第二输入端口电连接，对第m行存储单元，对于第i组存储单元输入第一值，对于第i+1组存储单元输入第二值，使用第1至第G-1个子检测电路进行检测并输出第一检测结果；对于第i对输出端口进行第二侦测操作，包括：控制侦测切换电路将第i对输出端口的第一输出端口与第i个子检测电路的第一输入端口电连接，控制侦测切换电路将第i对输出端口的第二输出端口与第i+1个子检测电路的第二输入端口电连接，对第m行存储单元，对于第i组存储单元输入第二值，对于第i+1组存储单元输入第一值，使用第1至第G-1个子检测电路进行检测并输出第二检测结果；比较第一检测结果和第二检测结果以对第m行存储单元进行侦测，m、i为正整数，i小于或等于G。
本公开的一些实施例还提供对应于侦测方法的侦测装置，该侦测装置包括控制模块、检测结果获取模块以及侦测判断模块。控制模块被配置为对于存储阵列中任一被选择的第m行存储单元，控制侦测切换电路将第i对输出端口的第一输出端口与第i+1个子检测电路的第一输入端口电连接，控制侦测切换电路将第i对输出端口的第二输出端口与第i个子检测电路的第二输入端口电连接，以及被配置为，对于第m行存储单元，控制侦测切换电路将第i对输出端口的第一输出端口与第i个子检测电路的第一输入端口电连接，控制侦测切换电路将第i对输出端口的第二输出端口与第i+1个子检测电路的第二输入端口电连接。检测结果获取模块被配置为，对第m行存储单元，对于第i组存储单元输入第一值，对于第i+1组存储单元输入第二值的情况下，获取使用第1至第G-1个子检测电路进行检测并输出的第一检测结果；对于第i组存储单元输入第二值，对于第i+1组存储单元输入第一值，获取使用第1至第G-1个子检测电路进行检测并输出的第二检测结果。侦测判断模块被配置为比较第一检测结果和第二检测结果以对第m行存储单元进行侦测，m、i为正整数，i小于或等于G。
本公开的一些实施例还提供一种电子装置包括如上述任一项的存储装置以及如上述任一项的侦测装置。
本公开的一些实施例还提供对应于上述侦测方法的非暂时性存储介质，该存储介质非暂时性地存储计算机可读指令，其中，当计算机可读指令由计算机执行时，执行上述本公开的实施例提供的侦测方法。
本公开的上述实施例提供的存储装置，能够准确确定存在风险的存储单元，在一些实施例中，还可以对存在风险的存储单元进行修复。
下面结合附图对本公开的一些实施例及其示例进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
图1为本公开一些实施例提供的一种存储装置的结构框图。
如图1所示，该存储装置包括存储阵列110、侦测切换电路120、检测电路130以及输出电路140。
存储阵列110包括排列为多行多列的多个存储单元以及G对输出端口(通道IO[0]～IO[G-1])，每对输出端口包括第一输出端口和第二输出端口。每一行存储单元划分为G组，G组存储单元与G对输出端口一一对应。例如，检测电路130包括G个子检测电路(图1未示出)，G个子检测电路与G对输出端口一一对应，每个子检测电路包括第一输入端口和第二输入端口，且被配置为检测第一输入端口和第二输入端口之间的电压差。
侦测切换电路120可以将G组存储单元中的一组存储单元的一对输出端与对应的子检测电路的一对输入端相连接，切换为该组存储单元的一对输出端与相邻一组存储单元对应的子检测电路的一对输入端相连接。
输出电路140与检测电路130连接，输出电路140用于输出多个子检测电路的检测结果。具体而言，第n对输出端口的第一输出端口通过侦测切换电路，连接到第n个子检测电路的第一输入端口以及连接到第n+1个子检测电路的第一输入端口，且侦测切换电路被配置为将第n对输出端口的第一输出端口与第n个子检测电路的第一输入端口或第n+1个子检测电路的第一输入端口电连接，第n对输出端口的第二输出端口通过侦测切换电路，连接到第n个子检测电路的第二输入端口以及连接到第n+1个子检测电路的第二输入端口，且侦测切换电路还被配置为将第n对位线中的第二位线与第n个子检测电路的第二输入端口或第n+1个。
例如，存储阵列110中的存储单元包括用于存储数据的锁存器，锁存器具有彼此反相的第一节点(Q)和第二节点(QB)，第一节点(Q)与第一读出端口耦接，第二节点(QB)与第二读出端口耦接。例如，存储单元可以为6晶体管(6T)型随机静态存储器存储单元。
图2示出常见的6晶体管(6T)型随机静态存储器存储单元。该6T存储单元包括6个晶体管用于存储数据和读写操作，例如PU晶体管、PD晶体管、PU_X晶体管、PD_X晶体管、PG晶体管、PG_X晶体管。这种结构具有字线(WL，Word line)以及一对用于写入数据的位线(BL/BLB，Bit Line)。数据从读端口读出，数据从写端口写入，写入时BL和BLB互为取反。PU晶体管和PD晶体管，PU_X晶体管和PD_X晶体管构成了首尾相接的两个反相器，即一个反相器输出接到另一个反相器的输入，反之亦然。由于两个反相器的首尾相接，构成了一个锁存器，没有外部影响时，Q存储节点和QB存储节点可以非常稳定的存储数据，两者互补，例如Q＝0时，QB＝1(即存储的数值为“0”)。假设Q＝0，读操作之前，WL＝0，BL＝BLB＝Float 1(就是说充电到1之后，关断充电电路，使其悬浮在1)。读操作时，字线WL加高电平(WL＝1)控制PG晶体管和PG_X晶体管都处于导通状态，Q＝0会通过PG晶体管将BL＝Float 1拉低，将数据读出。例如，图3示出6T型存储单元的实际读操作中的波形图，Q＝0会通过PG晶体管将位线BL的电平下拉，使位线BL和位线BLB之间产生了一个电压差(Delta V)，该电压差通过灵敏放大器电路，使得数据放大读出。在写数据时，位线BL和位线BLB会形成一对互补的信号，当WL加高电平(WL＝1)控制PG晶体管和PG_X晶体管都处于导通状态时，如果Q和QB存储的数据和想写入的数据不一样，位线BL和位线BLB上的信号会强行驱动、改变、翻转Q和QB存储的数据。例如，假设要在存储单元写入数据“1”，写操作之前，QB＝1、Q＝0，在写操作时，出现位线BLB＝0和QB＝1不一致的情况，BLB的对应于0的电位必须要强行驱动、改变、翻转QB＝1，以能保证数据的写入，同理，位线BL＝1和Q＝0不一致，BL的对应于1的电位必须要强行驱动、改变、翻转Q＝0，以能保证数据的写入。
一种示例中，图4示出6T型SRAM存储单元(包括开关切换电路单元)的存储装置的结构图。下面，结合图1和图4进一步描述存储装置的内部结构。
例如，每行存储单元具有相同的字线(WL)，每列存储单元具有相同的一对位线(BL和BLB)，一对位线包括第一位线和第二位线，其中，第一位线可以为BL，第二位线为BLB，或者第一位线为BLB，第二位线为BL。每个存储单元包括第一读出端口和第二读出端口，并且，每个存储单元的第一读出端口和第二读出端口，通过对应的一对位线的第一位线和第二位线，与对应的一对输出端口的第一输出端口和第二输出端口分别耦接。存储单元包括用于存储数据的锁存器，锁存器具有彼此反相的第一节点(Q)和第二节点(QB)，第一节点(Q)与第一读出端口耦接，第二节点(QB)与第二读出端口耦接。
例如，如图4所示，第n组存储单元IO[n]中包括存储单元位于H列中的H＝2个存储单元(MUX＝2)，H＝2个存储单元均为6T型存储单元。第n组存储单元IO[n]的位线经开关切换电路对应连接到第n对输出端口中的第一输出端口115和第二输出端口116。第一个存储单元包括第一位线BL[0]和第二位线BLB[0]，第一读出端口111和第二读出端口112。第二个存储单元包括第一位线BL[1]和第二位线BLB[1]，第一读出端口113和第二读出端口114。
例如，如图1所示，存储阵列还包括开关切换电路100，开关切换电路100与存储阵列110的多对位线电连接。开关切换电路100被配置为：根据选择信号，在每组存储单元中选择一个存储单元通过对应的一对位线与对应的一对输出端口对应电连接。例如，开关切换电路100包括G个开关切换电路单元，G个开关切换电路单元与G组存储单元一一对应，以及与G对输出端口一一对应，每个开关切换电路单元包括H选一子开关电路，用于根据选择信号执行H选一的操作。
例如，参考上述实施例，如图4所示，开关切换电路100包括与第n组存储单元对应的第n个开关切换电路单元101，该开关切换电路单元101与第n对输出端口的第一输出端口115和第二输出端口116对应电连接。开关切换电路单元101中包括两个二选一子开关电路(MUX＝2)，即，PMX0[1:0]和PMX1[1:0]，其中，PMX0[1:0]用于根据线路YMUX[1:0]接收的选择信号选择第一个存储单元的第一位线BL[0]或第二个存储单元的第一位线BL[1]，而PMX1[1:0]用于根据线路YMUX[1:0]接收的选择信号选择第一个存储单元的第二位线BLB[0]或第二个存储单元的第二位线BLB[1]。
例如，结合图1来进一步说明图5示出的另一种存储装置的结构框图。侦测切换电路120包括G对侦测切换子电路，G对侦测切换子电路与G对输出端口一一对应。侦测切换子电路包括第一侦测切换子电路和第二侦测切换子电路。检测电路130包括G个子检测电路。例如，第n组存储单元IO[n]的一对输出端口通过第n对侦测切换子电路121连接到第n个子检测电路131，第n+1组存储单元IO[n+1]的一对输出端口通过第n+1对侦测切换子电路122连接到第n+1个子检测电路132。具体而言，第n对输出端口的第一输出端口通过第n对侦测切换子电路121中的第一侦测切换子电路1211，连接到第n个子检测电路131的第一输入端口以及连接到第n+1个子检测电路132的第一输入端口，且第一侦测切换子电路1211被配置为将第n对输出端口的第一输出端口与第n个子检测电路131的第一输入端口或第n+1个子检测电路132的第一输入端口电连接。
第n对输出端口的第二输出端口通过第n对侦测切换子电路121中的第二侦测切换子电路1212，连接到第n个子检测电路的第二输入端口以及连接到第n+1个子检测电路132的第二输入端口，且第二侦测切换子电路1212被配置为将第n对位线中的第二位线与第n个子检测电路131的第二输入端口或第n+1个子检测电路132的第二输入端口电连接。
例如，每对侦测切换子电路中的每个侦测切换子电路为二选一选择电路(MUX＝2)。每对侦测切换子电路中的第一侦测切换子电路和第二侦测切换子电路彼此独立控制。每个侦测切换子电路可以为二选一选择电路，即控制第n个侦测切换子电路中的第一侦测切换子电路可以将第n组存储单元的第一位线BL，从与第n个子检测电路的连接关系切换成与第n+1个子检测电路的连接关系，控制第二侦测切换子电路可以将第n组存储单元的第二位线BL，从与第n个子检测电路的连接关系切换成与第n+1个子检测电路的连接关系。
例如，检测电路120可以为灵敏放大器，本公开的实施例对于灵敏放大器的具体结构不做限制。
图6为6T型SRAM存储单元与灵敏放大器连接的示例性结构电路图，为了简单起见，图中省略了开关切换电路和侦测切换电路。在读操作之前，节点Q和节点QB充电到VDD。读操作后，关断充电电路1201。当WL为高电平时，在节点Q和QB上存储的数据在第一位线BL和第二位线BLB上输出信号，且在控制线YMUX上施加开启信号之后，第一位线BL输出的信号通过晶体管PMX0输入至灵敏放大器的SAT线路，到达TI晶体管以及Q节点。第二位线BLB输出的信号通过晶体管PMX1输入至灵敏放大器的SAC线路，到达T2晶体管以及QB节点。当SAEN启动后(SAEN从0变到1)，打开T3晶体管，并关断T1晶体管和T2晶体管。当SAEN为1时，P_VSS被下拉到0，此时电路1202构成一个锁存器，锁存器会将被部分下拉的Q节点(例如VDD＝1V，Q节点此时为0.8V)继续下拉至0V，此时灵敏放大器会将线路SATI和线路SACI的电压差放大到GND和VDD，即0和1，并通过输出电路(一般为RS Latch)将数据输出。也就是说，当第一位线BL和第二位线BLB之间产生电压差时，SAT线路和SAC线路之间也产生相同的电压差，那么控制灵敏放大器的开关SAEN打开之后，灵敏放大器将第一位线BL和第二位线BLB输出的信号放大。例如，灵敏放大器的工作时状态波形如图6右侧示意图所示。将线路SATI(图6右侧图形中的SAT_INT)、线路SACI图6右侧图形中的(SAC_INT)上的信号达到1和0，得益于线路SATI和线路SACI自身的电压差以及(T4+T6)和(T5+T7)这两组输入、输出互为相接的锁存结构(假设SAEN＝1，T3导通)。然而，在实际工作中，当T3晶体管导通的时候，线路SATI和线路SACI之间即使只有很微弱的电压差，都会使得线路SATI、线路SACI的其中一条线路很快翻转到GND，另一条翻转到VDD，灵敏度较高。
下面通过图7A-7D介绍冗余列修复故障阵列的过程，本实施例以每组存储单元中包括单列存储单元(不包括开关切换电路，或者开关切换电路为MUX＝1)为例进行说明，即对单列存储单元进行修复，当然，也可以对多列存储单元进行修复，本实施例不做具体限定。
在一种示例中，图7A-7D中，通道IO[0]、IO[1]、IO[2]等中每个包括一列存储单元(MUX＝1)，通道IO[0]、IO[1]、IO[2]的输出端DO[0]～DO[2]输出对应的检测结果。例如，通道DO[0]输出第一列存储单元的检测结果，通道DO[1]输出第二列存储单元的检测结果，DO[2]输出第三列存储单元的检测结果等。
例如，图7A是SRAM阵列及输出的示意图。在正常工作状态下，不进行修复时，对于每列的存储单元的一对输出端口包括第一输出端口和第二输出端口，与该列存储单元对应的第一位线(BL)和第二位线(BLB)分别连接第一输出端口和第二输出端口，第一输出端口和第二输出端口分别电连接至对应的子检测电路的第一输入端和第二输入端。例如，子检测电路可以为灵敏放大器，灵敏放大器检测对应子检测电路的第一输入端和第二输入端之间的电压差，检测结果通过输出端DO输出。
例如，图7B是在图7A的基础上增加冗余列(Redundancy)及输出示意图。在图7B中，冗余列为左侧第一列存储单元；该冗余列的一对输出端口的第一输出端口和第二输出端口，可以通过侦测切换电路电连接至相邻的通道IO[0]的灵敏放大器的第一输入端和第二输入端，由此可以借助相邻的通道IO[0]的灵敏放大器检测冗余列的第一位线和第二位线之间的电压差，通过IO[0]输出端输出冗余列存储的数据。同理，通道IO[0]的第一输出端和第二输出端，可以通过侦测切换电路电连接至相邻的通道IO[1]对应的灵敏放大器的第一输入端和第二输入端，使得相邻的通道IO[1]的灵敏放大器检测IO[0]的第一位线和第二位线之间的电压差，通过IO[1]输出端输出IO[0]存储的数据。以此类推，其它组存储单元的一对输出端通过“右移”与相邻组存储单元的输入端电连接，直至出现问题的通道，由此将该存在问题的通道与读出电路断开。
例如，图7C示出在通道IO[0]发生故障需要修复时，控制冗余列的第一输出端和第二输出端通过侦测切换电路电连接至故障阵列通道IO[0]对应的灵敏放大器的第一输入端和第二输入端，同时控制通道IO[0]的第一输出端和第二输出端与对应的灵敏放大器之间的电连接关系关断；与此同时，其他通道IO[1]等无需改变。然后，在工作过程中，该灵敏放大器可以检测冗余列的第一位线和第二位线之间的电压差，由此冗余列通过“右移”第一位线和第二位线将存储数据发送至故障阵列IO[0]对应的灵敏放大器中，通过输出端输出该存储数据。这样，在修复后的存储装置中，冗余列所在通道替代了存在问题的通道IO[0]。
例如，图7D示出在通道IO[1]发生故障需要修复时，除了和图7C所示控制冗余列的第一输出端和第二输出端通过侦测切换电路电连接至IO[0]对应的灵敏放大器的第一输入端和第二输入端之外，还进一步控制IO[0]的第一输出端和第二输出端通过侦测切换电路电连接至IO[1]对应的灵敏放大器的第一输入端和第二输入端，控制IO[1]的第一输出端和第二输出端与对应的灵敏放大器之间的电连接关系关断。然后，该灵敏放大器检测IO[0]的第一位线和第二位线之间的电压差，使得IO[0]通过“右移”第一位线和第二位线将存储数据发送至故障阵列IO[1]对应的灵敏放大器中，通过输出端输出该存储数据。这样，在修复后的存储装置中，冗余列所在通道替代了通道IO[0],通道IO[0]替代了存在问题的通道IO[1]。
上述实施方式表明，通过侦测切换电路将位于故障阵列一侧的若干正常阵列对应的一对输出端与对应子检测电路的一对输入端的电连接关系进行“移位”(shift)(右移或左移)，来对故障阵列修复。
本公开一些实施例还提出一种存储装置的侦测方法，通过侦测切换电路将位于故障阵列一侧的若干正常阵列对应的一对输出端中的其中一个输出端与对应子检测电路的一对输入端中的一个输出端的电连接关系进行“移位”(右移或左移)，来对故障阵列进行侦测和修复。
图8A和图8B为本公开一些实施例提供的一种存储装置的侦测方法的流程图。如图8A所示，该侦测方法包括步骤S100至步骤S300，图8B示出了步骤S100和步骤S300更具体的操作。
步骤S100，对于第m行存储单元，第i对输出端口进行第一侦测操作，得到第一检测结果；
步骤S200，对于第m行存储单元，第i对输出端口进行第二侦测操作，得到第二检测结果；
步骤S300，比较第一检测结果和第二检测结果以对第m行存储单元进行侦测。
这里，m、i为正整数，i小于或等于G，例如，i取1～G中每个值，从而对第m行中全部存储单元进行了侦测，得到检测结果。
下面结合图9A和图9B进行更具体的说明。
图9A示出一种存储阵列中第m行存储单元进行第一侦测操作示意图，每组存储单元中可以包括单列存储单元或多列存储单元，结合图9A说明步骤S100，即对于存储阵列中任一被选择的第m行存储单元，对于第i对输出端口进行第一侦测操作，步骤100包括：
步骤S101：控制侦测切换电路将第i对输出端口的第一输出端口与第i+1个子检测电路的第一输入端口电连接，控制侦测切换电路将第i对输出端口的第二输出端口与第i个子检测电路的第二输入端口电连接。
步骤S102：对第m行存储单元，对于第i组存储单元输入第一值，对于第i+1组存储单元输入第二值，使用第1至第G-1个子检测电路进行检测并输出第一检测结果。
例如，第m行存储单元由同一字线WL[a]控制，每列存储单元由第一位线BL[b]和第二位线BLB[b]控制，a，b为自然数。控制侦测切换电路将通道IO[0](即第一IO[0]对输出端口，下同)的第一输出端口与灵敏放大器SA[1]的第一输入端口电连接，控制侦测切换电路将通道IO[1]的第二输出端口与灵敏放大器SA[0]的第二输入端口电连接，灵敏放大器SA[1]比较位线BL[0]和位线BLB[1]之间的电压差。对于第m行存储单元，对通道IO[0]对应的存储单元输入第一值0，对通道IO[1]对应的存储单元输入第二值1。在读取时，由于位线BL[0]上的电压为0.7V，位线BLB[1]上的电压为0.8V，位线BL[0]上的电压小于位线BLB[1]上的电压，表明通道IO[0]的下拉能力更强，通道IO[1]的下拉能力较弱，所以输出端DO[1]输出第一值0(第一检测结果)。
同理，控制侦测切换电路将通道IO[6]的第一输出端口与灵敏放大器SA[7]的第一输入端口电连接，控制侦测切换电路将通道IO[7]的第二输出端口与灵敏放大器SA[7]的第二输入端口电连接，灵敏放大器SA[7]比较位线BL[6]和位线BLB[7]之间的电压差；对于第m行存储单元，对通道IO[6]对应的存储单元输入第一值1，对通道IO[7]对应的存储单元输入第二值0。在读取时，由于位线BL[6]上的电压为0.8V，位线BLB[7]上的电压为0.7V，位线BL[6]上的电压大于位线BLB[7]上电压，表明通道IO[7]的下拉能力更强，通道IO[6]的下拉能力较弱，所以输出端DO[6]输出第二值1(第一检测结果)。其它组存储单元与前述两种实施例类似，在此不再赘述。
例如，可以遍历多行(例如所有行)的存储单元，输出这些行存储单元对应的第一检测结果，具体的第一检测结果可以参考表1。表1示出了第一次扫描(Sweep)第一检测结果得到的数据，DO[i]输出值为0表示通道IO[i]下拉能力较弱，DO[i]输出值为1表示通道IO[i]下拉能力较强。
例如，第一值0可以在控制切换电连接之前预先存储在通道IO[0]、IO[2]、IO[4]、IO[6]……对应的存储单元中，同样的第二值1可以预先存储在通道IO[1]、IO[3]、IO[5]、IO[7]……对应的存储单元中。
图9B示出一种存储阵列中第m行存储单元进行第二侦测操作示意图，每组存储单元中包括单列或多列存储单元，结合图9B说明步骤S200，即对于存储阵列中任一被选择的第m行存储单元，对于第i对输出端口进行第一侦测操作，步骤200包括：
步骤S201：控制侦测切换电路将第i对输出端口的第一输出端口与第i个子检测电路的第一输入端口电连接，控制侦测切换电路将第i对输出端口的第二输出端口与第i+1个子检测电路的第二输入端口电连接，
步骤S202：对第m行存储单元，对于第i组存储单元输入第二值，对于第i+1组存储单元输入第一值，使用第1至第G-1个子检测电路进行检测并输出第二检测结果。
例如，第m行存储单元由同一字线WL[a]控制，每列存储单元由第一位线BL[b]和第二位线BLB[b]控制，a，b为自然数。控制侦测切换电路将通道IO[1]的第一输出端口与灵敏放大器SA[1]的第一输入端口电连接，控制侦测切换电路将通道IO[0]的第二输出端口与灵敏放大器SA[1]的第二输入端口电连接，灵敏放大器SA[1]比较位线BL[1]和位线BLB[0]之间的电压差。对通道IO[0]对应的存储单元输入第一值1，对通道IO[1]对应的存储单元输入第二值0。在读取时，由于位线BL[1]＝0.8V，位线BLB[0]＝0.7V，位线BL[1]的电压大于位线BLB[0]的电压，表明通道IO[0]的下拉能力较强，通道IO[1]的下拉能力较弱，那么通过输出端DO[1]输出第一值1(第二检测结果)。
同理，控制侦测切换电路将通道IO[7]的第一输出端口与灵敏放大器SA[7]的第一输入端口电连接，控制侦测切换电路将通道IO[6]的第二输出端口与灵敏放大器SA[7]的第二输入端口电连接，灵敏放大器SA[7]比较位线BL[7]和位线BLB[6]之间的电压差。对通道IO[6]对应的存储单元输入第一值1，通道对IO[7]对应的存储单元输入第二值0。在读取时，由于位线BL[7]＝0.7V，位线BLB[6]＝0.8V，位线BL[7]的电压小于位线BLB[6]的电压，表明通道IO[7]的下拉能力较强，通道IO[6]的下拉能力较弱，所以通过输出端DO[7]输出第一值0(第二检测结果)。
遍历多行(所有行)存储单元，输出这些行存储单元对应的第二检测结果，具体的第二检测结果可以参考表1。表1给出了第二次扫描(Sweep)第二检测结果得到的数据，DO[i]输出值为0表示通道IO[i]下拉能力较强，DO[i]输出值为1表示通道IO[i]下拉能力较弱。
例如，第一值1可以在控制切换电连接之前预先存储在通道IO[0]、IO[2]、IO[4]、IO[6]……对应的存储单元中，同样的第二值0可以预先存储在通道IO[1]、IO[3]、IO[5]、IO[7]……对应的存储单元中。
步骤S300：比较第一检测结果和第二检测结果以对第m行存储单元进行侦测。
例如，比较每个子检测电路在进行第一侦测操作中的第一检测结果与在进行第二侦测操作中的第二检测结果，响应于第k个子检测电路的第一检测结果和第二检测结果相同，确定第m行存储单元中的第k组存储单元存在风险，k为正整数，k小于或等于G。例如，子检测电路可以为灵敏放大器。参考上述实施例，如表1所示，对于由WL[0]控制的通道IO[i]，第一检测结果中数值为0，且第二检测结果中数值为1的情况下，表明通道IO[i](即第i组存储单元)下拉能力较弱，确定通道IO[i]的相应存储单元存在下拉能力弱的风险，例如，通道IO[1]的第0～3行存储单元、通道IO[3]的第2～3行存储单元、通道IO[1]的第0～3行存储单元、通道IO[4]的第0～1行存储单元存在下拉能力弱的风险。综合，第一次扫描的结果和第二扫描结果，可以确定通道IO[1]出现的概率最大，因此可以将通道确定为需要修复的通道，例如，可以执行如图7D所示的操作。
表1
例如，图10为本公开一实施例提供的另一种存储装置的结构图。图10示出了两组存储单元IO[1]和IO[2](即通道IO[1]和IO[2])，每组存储单元包括两个存储单元(MUX＝2)，与这两组存储单元对应的子检测电路为灵敏放大器。参考上述实施例中图5所示的存储装置，通道IO[1]中包括两个存储单元，第一个存储单元包括第一位线BL[1]和第二位线BLB[0]，第二个存储单元包括第一位线BL[1]和第二位线BLB[1]，位线BL[1]和位线BL[1]汇成通道IO[1]的总位线BL[1:0]，位线BLB[0]和位线BLB[1]汇成通道IO[1]的总位线BLB[1:0]。通道IO[1]的总位线BL[1:0]和总位线BLB[1:0]对应连接开关切换电路中的第一个开关切换电路单元，该开关切换电路单元中包括两个二选一子开关电路(MUX＝2)，即，PMX0[1:0]和PMX1[1:0]，其中，PMX0[1:0]的第一极与总位线BL[1:0]连接，第二极与通道IO[1]的第一输出端连接，栅极连接线路YMUX[1:0]，PMX1[1:0]的第一极与总位线BLB[1:0]连接，第二极与通道IO[1]的第二输出端连接，栅极连接线路YMUX[1:0]。PMX0[1:0]用于根据线路YMUX[1:0]接收的选择信号选择通道IO[1]中第一个存储单元的第一位线BL[0]或第二个存储单元的第一位线BL[1]，而PMX1[1:0]用于根据线路YMUX[1:0]接收的选择信号选择第一个存储单元的第二位线BLB[0]或第二个存储单元的第二位线BLB[1]。
与通道IO[1]的一对输出端连接的侦测切换电路包括第一侦测切换子电路1211和第二侦测切换子电路1212。侦测切换子电路可以为MUX电路，用于根据线路YMUX[1:0]接收的切换信号，本实施例不做具体限定。
例如，第一侦测切换子电路1211包括两个耦接的PMOS晶体管，第一PMOS晶体管(栅极接收控制信号No_Shift_BL)用于控制通道IO[1]的第一输出端口电连接通道IO[1]对应的灵敏放大器的第一输入端口，第二PMOS晶体管(栅极接收控制信号Shift_BL)用于控制通道IO[1]的第一输出端口电连接IO[2]对应的灵敏放大器的第一输入端口。第二侦测切换子电路1212包括两个耦接的PMOS晶体管，第三PMOS晶体管(栅极接收控制信号Shift_BL)用于控制IO[1]的第二输出端电连接IO[1]对应的灵敏放大器的第一输入端口，第四PMOS晶体管(栅极接收控制信号No_Shift_BL)用于控制IO[1]的第二输出端电连接IO[2]对应的灵敏放大器的第二输入端口。
同样的，通道IO[2]中包括两个存储单元，第一个存储单元包括第一位线BL[1]和第二位线BLB[0]，第二个存储单元包括第一位线BL[1]和第二位线BLB[1]，位线BL[1]和位线BL[1]汇成通道IO[2]的总位线BL[1:0]，位线BLB[0]和位线BLB[1]汇成通道IO[1]的总位线BLB[1:0]。通道IO[2]的总位线BL[1:0]和总位线BLB[1:0]对应连接开关切换电路中的第一个开关切换电路单元，该开关切换电路单元中包括两个二选一子开关电路(MUX＝2)，即，PMX0[1:0]和PMX1[1:0]，其中，PMX0[1:0]的第一极与总位线BL[1:0]连接，第二极与通道IO[2]的第一输出端连接，栅极连接线路YMUX[1:0]，PMX1[1:0]的第一极与总位线BLB[1:0]连接，第二极与通道IO[2]的第二输出端连接，栅极连接线路YMUX[1:0]。PMX0[1:0]用于根据线路YMUX[1:0]接收的选择信号选择通道IO[2]中第一个存储单元的第一位线BL[0]或第二个存储单元的第一位线BL[1]，而PMX1[1:0]用于根据线路YMUX[1:0]接收的选择信号选择第一个存储单元的第二位线BLB[0]或第二个存储单元的第二位线BLB[1]。
与通道IO[2]的一对输出端连接的侦测切换电路包括第三侦测切换子电路1213和第四侦测切换子电路1214。侦测切换子电路可以为MUX电路，用于根据线路YMUX[1:0]接收的切换信号，本实施例不做具体限定。
例如，第三侦测切换子电路1213包括两个耦接的PMOS晶体管，第一PMOS晶体管(栅极接收控制信号No_Shift_BL)用于控制通道IO[2]的第一输出端口电连接通道IO[2]对应的灵敏放大器的第一输入端口，第二PMOS晶体管(栅极接收控制信号Shift_BL)用于控制通道IO[2]的第一输出端口电连接IO[3]对应的灵敏放大器的第一输入端口(图中未示出)。第四侦测切换子电路1212包括两个耦接的PMOS晶体管，第三PMOS晶体管(栅极接收控制信号Shift_BL)用于控制IO[2]的第二输出端电连接IO[2]对应的灵敏放大器的第一输入端口，第四PMOS晶体管(栅极接收控制信号No_Shift_BL)用于控制IO[2]的第二输出端电连接IO[3]对应的灵敏放大器的第二输入端口(图中未示出)。
结合图10进一步详细说明应用于该存储装置的侦测方法。
例如，参考图9A的实施例，在进行第一侦测操作中，控制通道IO[1]对应的第1(i＝1)对侦测切换子电路中的第一侦测切换子电路1211将第1对输出端口中的第一输出端口与通道IO[2]对应的第2个子检测电路的第一输入端口电连接，以及控制第1对侦测切换子电路中的第二侦测切换子电路1212将通道IO[1]对应的第1对输出端口中的第二输出端口与通道IO[1]对应的第1个子检测电路的第二输入端口电连接。
例如，参考图9B的实施例，在进行第二侦测操作中，控制通道IO[1]对应的第1(i＝1)对侦测切换子电路中的第一侦测切换子电路1211将第1对输出端口中的第一输出端口与IO[1]对应的第1个子检测电路的第一输入端口电连接，以及控制通道IO[1]对应的第1对侦测切换子电路中的第二侦测切换子电路1212将通道IO[1]对应的第1对输出端口中的第二输出端口与通道IO[2]对应的第2个子检测电路的第二输入端口电连接。
图11为本公开一些实施例提供的一种侦测装置，应用于如上述任一项的存储装置。侦测装置包括控制模块110、检测结果获取模块120以及侦测判断模块130。
控制模块110被配置为对于存储阵列中任一被选择的第m行存储单元，控制侦测切换电路将第i对输出端口的第一输出端口与第i+1个子检测电路的第一输入端口电连接，控制侦测切换电路将第i对输出端口的第二输出端口与第i个子检测电路的第二输入端口电连接，以及被配置为，对于第m行存储单元，控制侦测切换电路将第i对输出端口的第一输出端口与第i个子检测电路的第一输入端口电连接，控制侦测切换电路将第i对输出端口的第二输出端口与第i+1个子检测电路的第二输入端口电连接，
检测结果获取模块120被配置为，对第m行存储单元，对于第i组存储单元输入第一值，对于第i+1组存储单元输入第二值的情况下，获取使用第1至第G-1个子检测电路进行检测并输出的第一检测结果；对于第i组存储单元输入第二值，对于第i+1组存储单元输入第一值，获取使用第1至第G-1个子检测电路进行检测并输出的第二检测结果；
侦测判断模块130被配置为比较第一检测结果和第二检测结果以对第m行存储单元进行侦测，m、i为正整数，i小于或等于G。
例如，在本公开一些实施例提供的侦测装置中，侦测判断模块130还被配置为比较每个子检测电路在进行第一侦测操作中的第一检测结果与在进行第二侦测操作中的第二检测结果，响应于第k个子检测电路的第一检测结果和第二检测结果相同，确定第m行存储单元中的第k组存储单元存在风险，k为正整数，k小于或等于G。
图12为本公开一些实施例提供的一种电子装置，包括如上述任一项的存储装置10和侦测装置20。
图13为本公开一些实施例提供的另一种侦测装置的示意性框图。
例如，如图13所示，该侦测装置500包括存储单元510和处理单元520。例如，存储单元510用于非暂时性存储计算机可执行指令，处理单元520用于运行该计算机可执行指令，该计算机可执行指令被处理单元520运行时执行本公开任一实施例提供的侦测方法。
例如，存储单元510和处理单元520之间可以直接或间接地互相通信。例如，在一些示例中，如图13所示，该侦测装置500还可以包括系统总线530，存储单元510和处理单元520之间可以通过系统总线530互相通信，例如，处理单元520可以通过系统总线1006访问存储单元510。例如，在另一些示例中，存储单元510和处理单元520等组件之间可以通过片上网络(NOC)连接进行通信。
例如，处理单元520可以控制侦测装置中的其它组件以执行期望的功能。处理单元520可以是中央处理单元(CPU)、张量处理单元(TPU)、网络处理单元(NP)或者图形处理单元(GPU)等具有数据处理能力和/或程序执行能力的器件，还可以是数字信号处理单元(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。
例如，存储单元510可以包括一个或多个计算机程序产品的任意组合，计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储单元和/或非易失性存储单元。易失性存储单元例如可以包括随机存取存储单元(RAM)和/或高速缓冲存储单元(cache)等。非易失性存储单元例如可以包括只读存储单元(ROM)、硬盘、可擦除可编程只读存储单元(EPROM)、便携式紧致盘只读存储单元(CD-ROM)、USB存储单元、闪存等。
例如，在存储单元510上可以存储一个或多个计算机指令，处理单元520可以运行计算机指令，以实现各种功能。在计算机可读存储介质中还可以存储各种应用程序和各种数据，例如指令处理代码以及应用程序使用和/或产生的各种数据等。
例如，存储单元510存储的一些计算机指令被处理单元520执行时可以执行根据上文的侦测方法中的一个或多个步骤。
例如，如图13所示，侦测装置500还可以包括允许外部设备与侦测装置500进行通信的输入接口540。例如，输入接口540可被用于从外部计算机设备、从用户等处接收指令。侦测装置500还可以包括使侦测装置500和一个或多个外部设备相互连接的输出接口550。例如，侦测装置500可以通过输出接口550等。
例如，关于侦测方法的处理过程的详细说明可以参考上述侦测方法的实施例中的相关描述，重复之处不再赘述。
需要说明的是，本公开的实施例提供的侦测装置是示例性的，而非限制性的，根据实际应用需要，该侦测装置还可以包括其他常规部件或结构，例如，为实现侦测装置的必要功能，本领域技术人员可以根据具体应用场景设置其他的常规部件或结构，本公开的实施例对此不作限制。
本公开至少一些实施例还提供一种存储器，包括多个存储单元的存储阵列以及如前述任一项实施例的侦测装置，该存储阵列包括多行多列。例如，该存储器可以为SRAM(静态随机存取存储器)等。
本公开至少一些实施例还提供一种非暂时性存储介质。图14为本公开一些实施例提供的一种非暂时性存储介质的示意图。
例如，如图14所示，该存储介质600非暂时性地存储计算机可执行指令610，当非暂时性计算机可执行指令610由计算机(包括处理器)执行时可以执行本公开任一实施例提供的侦测方法。
例如，在存储介质600上可以存储一个或多个计算机指令。存储介质600上存储的一些计算机指令可以是例如用于实现上述侦测方法中的一个或多个步骤的指令。
例如，存储介质可以包括平板电脑的存储部件、个人计算机的硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、光盘只读存储器(CD-ROM)、闪存、或者上述存储介质的任意组合，也可以为其他适用的存储介质。例如，存储介质600可以包括前述侦测装置500中的存储单元510。
本公开的实施例提供的存储介质的技术效果可以参考上述实施例中关于侦测方法的相应描述，在此不再赘述。
对于本公开，有以下几点需要说明：
(1)本公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开同一实施例及不同实施例中的特征可以相互组合。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种存储装置，包括存储阵列、侦测切换电路以及检测电路，其中，
所述存储阵列包括：
G对输出端口，其中，每对输出端口包括第一输出端口和第二输出端口；以及
排列为多行多列的多个存储单元，其中，每行存储单元划分为G组，所述G组存储单元与所述G对输出端口一一对应；每行存储单元具有相同的字线，每列存储单元具有相同的一对位线，所述一对位线包括第一位线和第二位线；每个存储单元包括读出端口和第二读出端口，并且，所述每个存储单元的第一读出端口和第二读出端口，通过对应的一对位线的第一位线和第二位线，与对应的一对输出端口的第一输出端口和第二输出端口分别耦接；以及
所述检测电路包括：
G个子检测电路，其中，所述G个子检测电路与所述G对输出端口一一对应，每个子检测电路包括第一输入端口和第二输入端口，且被配置为检测所述第一输入端口和所述第二输入端口之间的电压差；
其中，第n对输出端口的第一输出端口通过所述侦测切换电路，连接到第n个子检测电路的第一输入端口以及连接到第n+1个子检测电路的第一输入端口，且所述侦测切换电路被配置为将所述第n对输出端口的第一输出端口与所述第n个子检测电路的第一输入端口或所述第n+1个子检测电路的第一输入端口电连接，
所述第n对输出端口的第二输出端口通过所述侦测切换电路，连接到所述第n个子检测电路的第二输入端口以及连接到所述第n+1个子检测电路的第二输入端口，且所述侦测切换电路还被配置为将第n对位线中的第二位线与所述第n个子检测电路的第二输入端口或所述第n+1个子检测电路的第二输入端口电连接，
G和n为正整数，且n小于G。
2.根据权利要求1所述的存储装置，其中，所述侦测切换电路包括G对侦测切换子电路，且与所述G对输出端口一一对应，每对侦测切换子电路包括第一侦测切换子电路和第二侦测切换子电路；
所述第n对输出端口的第一输出端口通过第n对侦测切换子电路中的第一侦测切换子电路，连接到所述第n个子检测电路的第一输入端口以及连接到所述第n+1个子检测电路的第一输入端口，且所述第一侦测切换子电路被配置为将所述第n对输出端口的第一输出端口与所述第n个子检测电路的第一输入端口或所述第n+1个子检测电路的第一输入端口电连接，
所述第n对输出端口的第二输出端口通过所述第n对侦测切换子电路中的第二侦测切换子电路，连接到所述第n个子检测电路的第二输入端口以及连接到所述第n+1个子检测电路的第二输入端口，且所述第二侦测切换子电路被配置为将所述第n对位线中的第二位线与所述第n个子检测电路的第二输入端口或所述第n+1个子检测电路的第二输入端口电连接。
3.根据权利要求1所述的存储装置，其中，所述存储阵列包括开关切换电路，所述开关切换电路与所述存储阵列的多对位线电连接，
每组存储单元包括位于H列中的H个存储单元，H为正整数，
所述开关切换电路被配置为，根据选择信号，在所述每组存储单元中选择一个存储单元通过对应的一对位线与对应的一对输出端口对应电连接。
4.根据权利要求3所述的存储装置，其中，所述开关切换电路包括G个开关切换子电路，
所述G个开关切换子电路与所述G组存储单元一一对应，以及与所述G对输出端口一一对应，
每个开关切换子电路包括H选一子开关电路，所述H选一子开关电路被配置为根据所述选择信号执行H选一的操作。
5.根据权利要求1所述的存储装置，其中，每个检测电路包括灵敏放大器。
6.根据权利要求2所述的存储装置，其中，每对侦测切换子电路中的每个侦测切换子电路为二选一选择电路。
7.根据权利要求6所述的存储装置，其中，所述每对侦测切换子电路中的所述第一侦测切换子电路和所述第二侦测切换子电路彼此独立控制。
8.根据权利要求1所述的存储装置，其中，所述存储单元包括用于存储数据的锁存器，所述锁存器具有彼此反相的第一节点和第二节点，
所述第一节点与所述第一读出端口耦接，所述第二节点与所述第二读出节点耦接。
9.根据权利要求1所述的存储装置，还包括输出电路，其中，所述输出电路与所述检测电路连接，所述输出电路用于输出多个子检测电路的检测结果。
10.一种存储装置的侦测方法，所述存储装置为权利要求1-9任一项所述的存储装置，所述侦测方法包括：
对于所述存储阵列中任一被选择的第m行存储单元，
对于第i对输出端口进行第一侦测操作，包括：
控制所述侦测切换电路将所述第i对输出端口的第一输出端口与第i+1个子检测电路的第一输入端口电连接，
控制所述侦测切换电路将所述第i对输出端口的第二输出端口与第i个子检测电路的第二输入端口电连接，
对所述第m行存储单元，对于第i组存储单元输入第一值，对于第i+1组存储单元输入第二值，
使用第1至第G-1个子检测电路进行检测并输出第一检测结果；
对于所述第i对输出端口进行第二侦测操作，包括：
控制所述侦测切换电路将所述第i对输出端口的第一输出端口与所述第i个子检测电路的第一输入端口电连接，
控制所述侦测切换电路将所述第i对输出端口的第二输出端口与所述第i+1个子检测电路的第二输入端口电连接，
对所述第m行存储单元，对于所述第i组存储单元输入所述第二值，对于所述第i+1组存储单元输入所述第一值，
使用第1至第G-1个子检测电路进行检测并输出第二检测结果；
比较所述第一检测结果和所述第二检测结果以对所述第m行存储单元进行侦测，m、i为正整数，i小于或等于G。
11.根据权利要求10所述的侦测方法，其中，所述比较所述第一检测结果和所述第二检测结果以对所述第m行存储单元进行侦测，包括：
比较每个子检测电路在进行第一侦测操作中的第一检测结果与在进行第二侦测操作中的第二检测结果，
响应于第k个子检测电路的第一检测结果和第二检测结果相同，确定所述第m行存储单元中的第k组存储单元存在风险，k为正整数，k小于或等于G。
12.根据权利要求10所述的侦测方法，其中，所述侦测切换电路包括G对侦测切换子电路，且与所述G对输出端口一一对应，所述每对侦测切换子电路包括第一侦测切换子电路和第二侦测切换子电路；
其中，在进行所述第一侦测操作中，控制第i对侦测切换子电路中的第一侦测切换子电路将所述第i对输出端口中的第一输出端口与所述第i+1个子检测电路的第一输入端口电连接，
控制所述第i对侦测切换子电路中的第二侦测切换子电路将所述第i对输出端口中的第二输出端口与所述第i个子检测电路的第二输入端口电连接，
其中，在进行所述第二侦测操作中，控制第i对侦测切换子电路中的第一侦测切换子电路将所述第i对输出端口中的第一输出端口与所述第i个子检测电路的第一输入端口电连接，
控制所述第i对侦测切换子电路中的第二侦测切换子电路将所述第i对输出端口中的第二输出端口与所述第i+1个子检测电路的第二输入端口电连接。
13.根据权利要求10所述的侦测方法，其中，所述存储阵列包括开关切换电路，所述开关切换电路与所述存储阵列的多对位线电连接，每组存储单元包括位于H列中的H个存储单元，H为正整数，
其中，响应于选择信号，在所述每组存储单元中选择一个存储单元通过对应的一对位线与对应的一对输出端口对应电连接。
14.根据权利要求13所述的侦测方法，其中，所述开关切换电路包括G个开关切换子电路，所述G个开关切换子电路与所述G组存储单元一一对应，以及与所述G对输出端口一一对应，每个开关切换子电路包括H选一子开关电路，
其中，响应于所述选择信号，执行H选一的操作。
15.一种侦测装置，应用于如权利要求1-9任一项所述的存储装置，所述侦测装置包括：控制模块、检测结果获取模块以及侦测判断模块，
其中，所述控制模块被配置为对于所述存储阵列中任一被选择的第m行存储单元，控制所述侦测切换电路将第i对输出端口的第一输出端口与第i+1个子检测电路的第一输入端口电连接，控制所述侦测切换电路将所述第i对输出端口的第二输出端口与第i个子检测电路的第二输入端口电连接，以及被配置为，对于所述第m行存储单元，控制所述侦测切换电路将所述第i对输出端口的第一输出端口与所述第i个子检测电路的第一输入端口电连接，控制所述侦测切换电路将所述第i对输出端口的第二输出端口与所述第i+1个子检测电路的第二输入端口电连接，
所述检测结果获取模块被配置为，对所述第m行存储单元，对于第i组存储单元输入第一值，对于第i+1组存储单元输入第二值的情况下，获取使用第1至第G-1个子检测电路进行检测并输出的第一检测结果；对于所述第i组存储单元输入所述第二值，对于所述第i+1组存储单元输入所述第一值，获取使用第1至第G-1个子检测电路进行检测并输出的第二检测结果；
所述侦测判断模块被配置为，比较所述第一检测结果和所述第二检测结果，以对所述第m行存储单元进行侦测，m、i为正整数，i小于或等于G。
16.根据权利要求15所述的侦测装置，其中，所述侦测判断模块还被配置为比较每个子检测电路在进行第一侦测操作中的第一检测结果与在进行第二侦测操作中的第二检测结果，响应于第k个子检测电路的第一检测结果和第二检测结果相同，确定第m行存储单元中的第k组存储单元存在风险，k为正整数，k小于或等于G。
17.一种电子装置，包括如权利要求1-9任一项所述的存储装置。
18.根据权利要求17所述的电子装置，还包括侦测装置，其中，所述侦测装置包括：控制模块、检测结果获取模块以及侦测判断模块，
所述控制模块被配置为对于所述存储阵列中任一被选择的第m行存储单元，控制所述侦测切换电路将第i对输出端口的第一输出端口与第i+1个子检测电路的第一输入端口电连接，控制所述侦测切换电路将所述第i对输出端口的第二输出端口与第i个子检测电路的第二输入端口电连接，以及被配置为，对于所述第m行存储单元，控制所述侦测切换电路将所述第i对输出端口的第一输出端口与所述第i个子检测电路的第一输入端口电连接，控制所述侦测切换电路将所述第i对输出端口的第二输出端口与所述第i+1个子检测电路的第二输入端口电连接，
所述检测结果获取模块被配置为，对所述第m行存储单元，对于第i组存储单元输入第一值，对于第i+1组存储单元输入第二值的情况下，获取使用第1至第G-1个子检测电路进行检测并输出的第一检测结果；对于所述第i组存储单元输入所述第二值，对于所述第i+1组存储单元输入所述第一值，获取使用第1至第G-1个子检测电路进行检测并输出的第二检测结果；
所述侦测判断模块被配置为，比较所述第一检测结果和所述第二检测结果，以对所述第m行存储单元进行侦测，m、i为正整数，i小于或等于G。
19.一种侦测装置，包括：
存储器，用于非暂时性存储计算机可执行指令；以及
处理器，用于运行所述计算机可执行指令，
其中，所述计算机可执行指令被所述处理器运行时执行根据权利要求10-14任一项所述的侦测方法。
20.一种非暂时性存储介质，非暂时性地存储计算机可执行指令，其中，当所述计算机可执行指令由计算机执行时，执行根据权利要求10-14任一项所述的侦测方法。
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