JP3571729B2

JP3571729B2 - パワーオンリセット回路及び方法

Info

Publication number: JP3571729B2
Application number: JP20586791A
Authority: JP
Inventors: チャールズマククルーアデイビッド
Original assignee: STMicroelectronics lnc USA
Current assignee: STMicroelectronics lnc USA
Priority date: 1990-08-17
Filing date: 1991-08-16
Publication date: 2004-09-29
Anticipated expiration: 2019-09-29
Also published as: EP0471542B1; JPH05233099A; KR920005165A; DE69125069T2; EP0773552A3; KR100205446B1; EP0471542A2; EP0773552A2; DE69125069D1; EP0471542A3; US5115146A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体メモリの技術分野に関するものであって、更に詳細には、半導体メモリ用の特別テストモードへのエントリに関するものである。
【０００２】
【従来の技術】
例えば２^２０ビット（１メガビット）以上を有すランダムアクセスメモリ等のような最近の高密度メモリにおいては、メモリ内の全てのビットのタイミング及び機能性をテストするために必要とされる時間及び装置は製造コストのうちのかなりの部分を占めている。従って、このようなテスト動作に必要とされる時間が増加すると、製造コストも増加する。同様に、メモリのテストに対して必要な時間が減少されると、メモリの製造コストも同様に減少される。メモリ装置の製造は一般的に大量に行なわれるので、装置当たり数秒の節約であっても、製造されるメモリ装置の数が多いことを考慮すると、著しいコストの減少となり且つ投下資本の回避を図ることが可能である。
【０００３】
ランダムアクセスメモリ（ＲＡＭ）は、特に、メモリ内の各ビットへデータを書込み且つ各ビットからデータを読取ることの必要性のためばかりでなく、ＲＡＭはしばしばパターン感度に起因して障害が発生する場合があるので、テストにかかるコストは著しいものである。パターン感度障害が発生するのは、格納したデータ状態を維持するためのビットの能力は、テスト中の特定のビットに物理的に隣接するビット内に格納されているデータ状態及びそれに関しての動作に依存する場合があるからである。このことは、ＲＡＭ用のテスト時間を、その密度（即ち、格納のために使用可能なビット数）に線形的に依存させるばかりでなく、あるパターン感度テストの場合には、ビット数の二乗（又は、３／２乗）に依存させる。明らかに、ＲＡＭ装置の密度乃至は集積度が増加すると（一般的には、世代毎に４倍）、生産される各装置の各ビットをテストするのに必要な時間は迅速に増加する。
【０００４】
注意すべきことであるが、メモリチップ以外のその他の多くの集積回路装置はオンチップでメモリを使用する。このような集積回路の例としては、多くの最近のマイクロプロセサ及びマイクロコンピュータがあり、更にメモリを内部に埋込んだゲートアレイ等のようなカスタム装置がある。これらの製品の生産においても同様のコストに関しての圧力に直面し、メモリ部分のテストを行なうのに必要な時間及びテスト装置に関するコストが問題となる。
【０００５】
ＲＡＭ等のような半導体メモリのテストのために必要とされる時間及びテスト装置を減少させるために過去において使用されている解決方法は、特別の「テスト」モードを使用するものであり、その場合、メモリがその通常の動作とは異なる特別の動作にエンタする。このようなテストモードにおいて、メモリの動作は、通常動作と極めて異なったものとなる場合がある。なぜならば、内部テスト動作は、通常動作の拘束条件に課されることなしに実施することが可能だからである。
【０００６】
特別テストモードの一例は内部「パラレル」乃至はマルチビットのテストモードである。従来のパラレルテストモードでは、単一のサイクルにおいて１つのメモリ位置を超えてアクセスすることを可能としており、複数個の位置へ共通のデータを同時的に書込んだり且つ読取ったりすることが可能である。複数個の入力／出力端子を有するメモリの場合、パラレルテスト動作を行なうために、入力／出力端子の各々に対してこのようなモードにおいて複数個のビットがアクセスされる。このパラレルテストモードは、勿論、通常動作モードにおいて使用することはできない。なぜならば、ユーザは、メモリの完全な能力を使用するためには、各ビットへ独立的にアクセスすることが可能でなければならないからである。このようなパラレルテストは、好適には、各サイクルにおいてアクセスされる複数個のビットが物理的に互いに離隔されており、従って同時的にアクセスされるビット間においてパターン感度干渉が発生する可能性が殆ど存在しないような態様で行なわれる。このようなパラレルテストに関する説明は、ＭｃＡｄａｍｓ
ｅｔａｌ．著「テスト機能用設計を有する１メガビットＣＭＯＳダイナミックＲＡＭ（Ａ１−ＭｂｉｔＣＭＯＳＤｙｎａｍｉｃＲＡＭＷｉｔｈＤｅｓｉｇｎ−Ｆｏｒ−ＴｅｓｔＦｕｎｃｔｉｏｎｓ）」、ＩＥＥＥ・ジャーナル・オブ・ソリッド−ステート・サーキッツ、Ｖｏｌ．ＳＣ−２１、Ｎｏ．５、１９８６年１０月、ｐｐ．６３５−６４２の文献に記載されている。
【０００７】
特定のメモリに対してその他の特別テストモードを使用することが可能である。このようなモードにおいて実施することの可能なテスト例としては、メモリセルデータ保持時間のテスト、例えばデコーダ又はセンスアンプ等のようなメモリ内の特定の回路のテスト、及びメモリが冗長行又は列をイネーブルさせたか否か等のような装置の属性を決定するための回路のある部分の検査等がある。上述したＭｃＡｄａｍｓｅｔａｌ．の文献は特別テスト機能に関するこれら及びその他の例を記載している。
【０００８】
勿論、メモリ装置がこのような特別テストモードにある場合には、それは完全にランダムにアクセス可能なメモリとして動作するものではない。そうであるから、メモリが、例えば、システム内に据え付ける場合に、誤ってテストモードの１つとされると、そのようなメモリに対して予定されたような態様でデータを格納したり且つ検索したりすることは不可能である。例えば、パラレルテストモードにある場合に、メモリは同一のデータ状態を複数個のメモリ位置へ書込む。従って、パラレルテストモードにおいてアドレスが供給されると、メモリは格納されたデータ状態のみに依存するものではなくパラレル比較の結果にも依存する場合のあるデータを出力する。更に、パラレルテストモードは、データを書込み且つ検索することが可能な独立的なメモリ位置の数を減少させる。なぜならば、４つ又はそれ以上のメモリ位置が同時的にアクセスされるからである。従って、特別テストモードをイネーブルさせる場合には、特別テストモードが不本意にエンタされる可能性が低いような態様でなされるものであることが重要である。
【０００９】
特別テストモードへのエントリのための従来の技術では、その所望の動作を表わすための特別の端子を使用している。テストモードへのエントリのための簡単な従来技術は、米国特許第４，６５４，８４９号に記載される如く、通常動作モードとパラレルテスト等のような特別テストモードの何れかを選択するための専用端子において高又は低の論理レベルを供給することである。このような専用端子を使用してテストモードへエントリするための別のアプローチは、Ｓｈｉｍａｄａｅｔａｌ．著「４６ｎｓの１メガビットＣＭＯＳＳＲＡＭ（Ａ４６−ｎｓ１−ＭｂｉｔＣＭＯＳＳＲＡＭ）」、ＩＥＥＥ・ジャーナル・オブ・ソリッド−ステート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．１、１９８８年２月、ｐｐ．５３−５８に記載されており、その場合、書込み動作を実施中に高電圧を専用の制御パッドへ印加することによってテストモードがイネーブルされる。これらの技術は、比較的簡単であるが、通常メモリ動作のために必要なもの以外に付加的な端子が必要となることは勿論である。このような付加的な端子はウエハの形態でテストされる場合に使用可能であるが、パッケージングの後にかなりのテスト時間が発生し、その期間中にも特別テストモードが使用される。パッケージテストのためにこの専用テストイネーブル端子の技術を使用するために、パッケージがこの機能のためのピン又はその他の外部端子を有することが必要である。回路パッケージが可及的に小型であり且つ可及的に接続が少ないものであるというシステム設計者の願望のために、テストモードエントリのために専用のピンを使用することは望ましいことではない。更に、テストモードへエンタするための専用の端子がパッケージ化された形態で設けられる場合には、メモリのユーザは、テストモードがシステムを使用中に不本意にエンタされることがないようにこの専用の端子へ適切な電圧が供給されることを確保するための注意をせねばならない。
【００１０】
特別テストモードをイネーブルするための別の技術は、通常動作期間中にその他の目的を有する１つ又はそれ以上の端子において過電圧信号を使用することであり、このような過電圧はテストモードがイネーブルされるべきであることを表わし、それは、例えば、米国特許第４，６５４，８４９号及び第４，８６０，２５９号（アドレス端子上で過電圧を使用）にも記載されている。米国特許第４，８６０，２５９号は、更に、共通アドレスストローブ端子における過電圧条件に及びそれに続いてこの端子上の電圧が低論理レベルへ降下することに応答して、ダイナミックＲＡＭにおいて特別テストモードをイネーブルさせる方法を記載している。前述したＭｃＡｄａｍｓｅｔａｌ．の文献は、過電圧条件がクロックピン上に存在する間にアドレス入力上へのテスト番号のマルチプレクス動作を包含するテストモードにエンタする方法を記載しており、その場合、アドレス入力における該番号が幾つかの特別テストモードのうちの１つを選択する。このような特別テストモードの過電圧によるイネーブル構成は、その付加的な複雑性のために、テストモードをイネーブルさせるための専用の制御端子を使用することと対比して、特別テストモードが不本意にエンタされることがないことの付加的な安全性を付加している。
【００１１】
しかしながら、１つの端子において過電圧信号を使用することは、その端子は、更に、通常動作期間中にある機能を有するものであり、特別モードを不本意にイネーブルさせる場合がある。このことは、メモリの「ホットソケット（ｈｏｔｓｏｃｋｅｔ）」挿入期間中に発生する場合があり、それは、メモリ装置が既にパワーアップされている位置内に据え付けられる場合である。メモリ装置が物理的に電圧と接触した状態に配置される態様に依存して、電源端子がバイアスされる前に、過電圧がテストモードをイネーブルさせる端子が特定の電圧へバイアスされる可能性がある。このような端子のために従来使用されている過電圧検知回路は、該端子における電圧を電源又はその他の基準電圧と比較する。しかしながら、ホットソケット挿入の場合には、該端子における電圧は実際の電源電圧よりも高いものではないが、その端子が比較されるべき電源電圧を見る前に、該端子がこの電圧を受ける場合には、尚且つ特別モードをイネーブルさせる場合がある。従って、特別テストモードが１つの端子における過電圧信号によってイネーブルされる場合であっても、ホットソケット条件が特別モードを不本意にイネーブルさせる場合がある。
【００１２】
更に注意すべきことであるが、電源電圧がメモリ装置に到達する前に、過電圧がテストモードを選択する端子へ電圧が供給されるようにシステム内の過渡状態が発生する場合には、メモリ装置のパワーアップ期間中に、同様なタイプの特別テストモードの不本意なイネーブル動作が発生する場合がある。更に、装置の内部ノードがパワーアップすることが可能な性質はランダムであるので、多くの従来の装置では、このような信号の提供なしであっても、特別テストモードへパワーアップすることが可能である。
【００１３】
テストモードをディスエーブルさせるために同様のタイプの動作が必要とされる場合には、不本意なテストモードへのエントリは特に危険である。例えば、ＭｃＡｄａｍｓｅｔａｌ．文献に記載されているメモリは、テストモードから通常動作モードへ復帰するために、特定のコードと共に過電圧条件を必要とする。しかしながら、システムの観点からは、メモリ装置に過電圧を印加することが可能でない場合がある（メモリ装置を不本意にテストモード状態とさせたホットソケット又はパワーアップ条件以外）。従って、このようなシステムにおいては、メモリ装置がテストモードにある場合には、メモリの通常動作が回復可能であるにはメモリをパワーダウンする以外方法がない場合がある。
【００１４】
【発明が解決しようとする課題】
従って、本発明の目的とするところは、短期間のパワーダウンイベントの後に集積回路装置のパワーアップ期間中に該装置における特別モードのイネーブル動作を禁止するための改良した回路及び方法を提供することである。更に、注意すべきことであるが、従来のパワーオンリセット回路はパワーアップが達成される迄装置内のテストモードへのエントリ以外のある動作の制御のために当該技術において使用されている。このような回路は、短期間の電力損失の場合にリセットしない場合があり、従って電源がその公称電圧へ復帰した場合に、パワーオンリセット機能が喪失される場合があることが分っている。従って、本発明の別の目的とするところは、電源電圧の喪失の場合に迅速にリセットし、従ってパワーアップ期間中における回路機能の禁止がこのような短期間の電力損失の後に発揮される改良型の回路及び方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明は、電力損失の場合にパワーダウン状態へパワーオンリセット回路の状態を迅速にリセットさせるリセット回路を設けることによりパワーオンリセット回路内へ本発明を組込むことが可能である。パワーオンリセット回路は、優先状態にパワーアップし、且つパワーアップの後の所定の時間において計時型スイッチによってスイッチされるラッチを有することが可能である。このリセット回路は、該ラッチのノードへ接続されており、且つ電源電圧を喪失すると該ラッチがその優先状態へ迅速に復帰するように該ノードを放電するスイッチを有している。パワーオンリセット回路は、パワーアップ期間中に特別テストモードへのエンタ等のような機能を禁止するために使用することが可能である。
【００１６】
【実施例】
図１を参照すると、本発明の好適実施例を組込んだ集積回路メモリ１のブロック図が示されている。メモリ１は、例えば、２^２０、即ち１，０４８，５７６個の格納位置乃至はビットをもったスタティックランダムアクセスメモリ（ＳＲＡＭ）等の集積回路メモリである。本例におけるメモリ１は各々が８ビットのアドレス可能な位置である２^１７即ち１２８ｋとして組織されたワイドワードメモリである。従って、例えば、読取り動作においては、メモリ位置のうちの１つのアクセスにおいて、８個のデータビットが８個の入力／出力端子ＤＱ０乃至ＤＱ７において表われる。本例においては、メモリ１は、１０２４個の列の１０２４個の行を有するアレイ１０を有しており、各通常のメモリ動作において８個の列がアクセスされる。
【００１７】
この例のメモリ１においては、メモリアレイ１０は８個のサブアレイ１２_０乃至１２_７に分割されており、該サブアレイの各々は１０２４個の行と１２８個の列とを有している。活性動作期間中に消費される電力を減少させる目的のために、この例においては、サブアレイ１２のうちの１つのみが各活性サイクル期間中に付勢され、付勢されるべきサブアレイ１２の選択は所望のメモリアドレス（即ち、列アドレスの３個のビット）によって決定される。従って、以下に更に詳細に説明する如く、例えば読取り等のような通常のメモリ動作期間中において、アクセスされるメモリ位置の全ての８個のビットは同一のサブアレイ１２内に位置されている。
【００１８】
メモリ１は、独特のメモリアドレスを特定するために必要とされる１７個のアドレスビットを受取るために、１７個のアドレス端子Ａ０乃至Ａ１６を有している。従来の態様においては、これらの１７個のアドレス端子からの信号はアドレスバッファ１１によってバッファされる。このようなバッファ動作の後に、アドレス端子（Ａ７乃至Ａ１６）の１０個のものに対応する信号は行デコーダ１４によって受取られ、バス１５を介して行デコーダ１４によって付勢されるべきアレイ１０内の１０２４個の行のうちの１つを選択する。残りの７個のアドレス端子（Ａ０乃至Ａ６）に対応する信号は入力／出力回路及び列デコーダ１６によって受取られ、制御ライン１７によってサブアレイ１２のうちの１つを選択し、且つ列アドレス値に従ってその中の所望の列を選択する。信号ラインはアドレスバッファ１１から行デコーダ１４へ及び入力／出力回路及び列デコーダ１６へアドレス値を通信するために示されているが、多くの従来のメモリでは、デコード動作を簡単化するために、各アドレスビットの真値と補数値の両方を夫々のデコーダへ通信するものであることに注意すべきである。
【００１９】
上述した如く、電力消費を減少させるために、本実施例に基づくメモリ１は、３個の最大桁列アドレスビットに従って選択されるサブアレイ１２のうちの１つのみを付勢する。この実施例においては、サブアレイ１２内の付勢されたワードラインの印加を制御するためにサブアレイ１２間にリピータ（不図示）が設けられている。このように、列アドレス（特に、３個の最大桁ビット）がワードラインの印加を制御し、従って選択されたサブアレイ１２におけるワードラインの部分のみがメモリ動作サイクルを介して付勢される。列デコーダ１６も、列アドレスの残りのビットの値に従って、選択されたサブアレイ１２における２５６個の列のうちの８個を選択する。本実施例においては、更に、アクティブな電力消費を減少させる目的のために、所望のメモリビットと関連する選択されたサブアレイ１２内のセンスアンプ（不図示）のみが付勢される。次いで、列デコーダ１６によってそのように選択されたセンスアンプは、局所的データライン１８を介して入力／出力回路及び列デコーダ１６と通信状態にあり、それを介して、アレイ１０内の８個の選択されたメモリセルからのデータの読取り又はそれへのデータの書込みは従来の態様で行なうことが可能である。
【００２０】
勿論、メモリ１の多くのその他の構成を、本明細書に説明する発明に関連して使用することが可能である。このような構成の例としては、バイワン（ｂｙ−ｏｎｅ）、即ち１によるメモリがあり、その場合、単一のビットが通常動作において入力されるか又は出力される。更に、各サブアレイが入力／出力端子の１つと関連しているワイドワード（Ｗｉｄｅ−ｗｏｒｄ）メモリ、及び通常動作期間中アレイ全体が付勢されるメモリを交互に使用することが可能である。上述した如く、勿論、例えばダイナミックＲＡＭ、ＥＰＲＯＭ及び埋込み型メモリ等のようなその他のメモリタイプはそれら自身の構成を有しており、本発明から利点をうることが可能である。
【００２１】
更に注意すべきことであるが、回路の電気的配置を示した本発明の実施例のブロック図は実際のメモリ１上の回路の物理的レイアウト及び配置に必ずしも対応するものではない。メモリチップ上のサブアレイ１２の物理的レイアウト及び配置は図１に示したものと対応しない場合があることが意図されており、例えば、８個のサブアレイ１２は、入力／出力回路及び列デコーダ１６がサブアレイ１２のグループの間に物理的に位置されるような態様で配置させることが可能であり、且つ同様に、行デコーダ１４はサブアレイ１２のグループ間に物理的に位置させることが可能である。このようなレイアウト最適化は特定のメモリ設計及び製造プロセスに対して興味のある特定のパラメータに従って当業者によって決定することが可能であることが意図されている。
【００２２】
メモリ１の列デコーダ１６と入力／出力回路との間でデータの通信を制御する回路が図１において概略示されている。従来技術におけるようなメモリ１の動作を制御するその他の制御回路をメモリ１内に設けることも可能であり、簡単化のためにこのような回路は図１においては示していない。本例においては８ビット幅である出力データバス２０が読取り動作において入力／出力回路及び列デコーダ１６によって駆動され、メモリ位置のデータ状態はメモリアドレスに従ってアクセスされる。出力データバス２０の各ラインは非反転出力バッファ２２によって受取られ、該バッファはメモリ１の明細に対応するレベル及び電流での正しいデータ状態で出力端子ＤＱを駆動する。出力バッファ２２の各々は、ＡＮＤゲート２６からのライン２４上の信号によってイネーブルされる。従って、ライン２４上の信号は、出力データバス２０上の論理レベルが端子ＤＱに供給されるか、又は出力バッファ２２が高インピーダンス状態を端子ＤＱへ供給するかを制御する。
【００２３】
本実施例においては、ＡＮＤゲート２６は４つの入力端を有している。ＡＮＤゲート２６の第一の入力端は、ＡＮＤゲート２５及びＯＲゲート３３を介してチップイネーブル信号を受取る。ＡＮＤゲート２５は、反転入力端において端子Ｅ１からの信号を受取り且つ非反転入力端において端子Ｅ２からの信号を受取り、ラインＣＥ上のＡＮＤゲート２５の出力は、端子Ｅ１が低であり且つ端子Ｅ２が高であることに応答して、高論理レベルにある。ラインＣＥ上のＡＮＤゲート２５の出力はＯＲゲート３３の第一入力端へ供給され、該ＯＲゲート３３は、以下に説明する如く、テストモードイネーブル回路２９からラインＴ上の信号を受取る。通常動作期間中、ラインＴは低論理レベルにあり、従ってＯＲゲート３３はＡＮＤゲート２５からのラインＣＥの状態に直接的に応答する。従って、この実施例においては、ＯＲゲート３３の出力はチップイネーブル信号に対応し且つメモリ１の動作及び出力バッファ２２の動作をイネーブルさせる。勿論、従来公知の如く、チップイネーブル信号は、従来技術における幾つかの回路にとって公知の如く、複数個のイネーブル信号の別の論理的組合わせから又は単一のチップイネーブル端子から発生させることも可能である。
【００２４】
図１に示した如く、本発明のこの実施例に基づくメモリ１の例においては、ラインＣＥがＯＲゲート１９の１つの入力端へ接続されており、該ゲートの出力端は入力／出力回路及び列デコーダ１６へ接続されておりそのイネーブル動作及びディスエーブル動作を制御する。その他の機能ブロックも、概略、同様の態様で、ＯＲゲート１９を介してチップイネーブル端子Ｅ１及びＥ２によって制御され、このような制御を実施する接続状態は簡単化のために図１には示されていない。ＯＲゲート１９の他の入力端はＡＮＤゲート２１の出力を受取り、ＡＮＤゲート２１は、テストモードイネーブル回路２９からのラインＴをその１つの入力端において受取り、且つその他方の入力端においては端子ＯＥからの信号を受取る。後に更に詳細に説明する如く、この構成は、メモリ１がテストモードにある場合に、出力イネーブル端子ＯＥがチップイネーブル機能を与えることを可能としている。
【００２５】
ＡＮＤゲート２６によって受取られる第二の入力は端子Ｗにおいて受取られる書込みイネーブル信号である。従って、ＡＮＤゲート２５が、書込みイネーブル端子Ｗが読取り動作を表わす高論理レベルにあることと結合されてメモリ１の選択を表わす場合には、ＡＮＤゲート２６は出力バッファ２２をイネーブルさせることが可能である。逆に、書込みイネーブル端子Ｗが低論理レベルにあることによって表わされる書込み動作期間中においては、ＡＮＤゲート２６は、必ず低論理レベルを有しており、且つ、従って、出力バッファ２２をそれらの出力端において高インピーダンス状態とさせる。ＡＮＤゲート２６によって受取られる第三の入力は、出力端子をイネーブルさせ且つディスエーブルをさせるために従来公知の如く、端子ＯＥからの出力イネーブル信号であり、出力イネーブル信号を使用することは、複数個のメモリ１がそれらの出力端子をワイヤードＯＲの態様で共通接続されている場合に、特に有用である。
【００２６】
この実施例において、ＡＮＤゲート２６により受取られる第四の入力は、パラレルテスト回路２８によって発生され、該回路は、メモリ１が特別テストモードとされた場合に、複数個のデータワードの比較を行なう。パラレルテスト回路２８は、ライン３０上において、入力／出力回路及び列デコーダ１６からの複数個の８ビットデータワードを受取り、これらのデータワードの各々は列アドレスの一部に従ってサブアレイ１２の１つから読取られたデータに対応している。パラレルテスト回路２８は、これらの複数個のデータワードの比較を行ない、且つその比較が成功したか否かに対応してライン３２上に信号を発生する。
【００２７】
パラレルテスト用の特別テストモードがそれに接続されているラインＴＥ上の高論理レベルによってイネーブルされると、パラレルテスト回路２８は、ライン３０上でそれに供給された複数個のデータワードの比較を行ない、且つその比較が成功したか否かに対応してライン３２上に信号を発生する。この実施例においては、複数個のデータワードの全てが同一のデータを供給する場合に、テストモードにあるパラレルテスト回路２８によってライン３２は高論理レベルへ駆動され、且つエラーが存在する場合、即ち比較された複数個のデータワードが同一のデータを供給するものではない場合には、ライン３２はテストモードにおいて、低論理レベルへ駆動される。出力バッファ２２が通常動作期間中に動作可能であるためには、パラレルテスト回路２８は通常動作期間中、即ちパラレルテスト回路２８がイネーブルされない場合に、高論理レベルを供給する。
【００２８】
更に、より詳細に以下に説明する如く、特別テストモード期間中、ラインＴは、テストモードイネーブル回路２９によって高論理レベルへ駆動される。このことは、ＯＲゲート３３の出力を高レベルへ移行させ、端子Ｅ１が低で且つ端子Ｅ２が高であるチップイネーブル条件の不存在において出力バッファ２２のイネーブル動作を可能とし、以下に説明する如く、このメモリ１の実施例においては、チップイネーブル条件は特別テストモードのディスエーブル動作を発生させる。従って、特別テストモードがイネーブルされると、出力イネーブル端子ＯＥは、実際上、メモリ１に対しチップイネーブル機能を供給する。
【００２９】
図１から明らかな如く、メモリ１は共通の入力／出力メモリであり、且つそうであるから、端子ＤＱの両方は出力データを供給すると共に入力データを受取る。従って、端子ＤＱは入力バッファ３４へ接続されており、該バッファは、書込み動作期間中、入力データを入力データ制御回路３６へ供給し、該入力データ制御回路は、入力データバス３８を介して入力データを、入力／出力制御回路及び列デコーダ１６を介して選択されたメモリセルへ供給する。入力バッファ３４は上に説明した出力バッファ２２と同様の態様で制御され、ライン４０上のイネーブル用信号はＡＮＤゲート４２によって発生され、該ＡＮＤゲートは端子ＣＥからのチップイネーブル信号と端子Ｗ（インバータ４４によって反転されている）からの書込みイネーブル信号との論理ＡＮＤ処理を実行する。パラレルテストモードにおいては、入力データは、複数個のメモリ位置をイネーブルさせ且つ同時的にそれらに対し同一のデータを書込むことにより、従来の態様で入力／出力回路及び列デコーダ１６によってメモリ１０内の複数個のメモリ位置へ書込むことが可能である。
【００３０】
テストモードイネーブル回路２９は、幾つかの特別テストモードのうちの１つをイネーブルさせるためにメモリ１内に設けられている。説明の便宜上、パラレル読取り及び書込み動作に対応する特別テストモードを図１におけるパラレルテスト回路２８によって示してある。例えば上に掲載したＭｃＡｄａｍｓｅｔ
ａｌ．の文献に記載されるようなその他の特別テストモードも、テストモードイネーブル回路２９によって、それに供給される入力に応答して、イネーブルさせることが可能である。
【００３１】
テストモードイネーブル回路２９は、アドレス端子Ａ１及びＡ３から信号を受取り、且つラインＴＲＳＴ上をインバータ２７を介してＡＮＤゲート２９からの信号を受取る。以下に更に詳細に説明する如く、端子Ａ１が特定の論理状態にある状態で端子Ａ３における過電圧条件のシーケンスに応答し、且つＡＮＤゲート２５がメモリ１がイネーブルされていないことを表わしている限り、テストモードイネーブル回路２９はラインＴ上に高論理レベルを発生し、本実施例においてはパラレルテスト回路２８に対して、且つ特定のテストモードによってイネーブルさせることの可能なメモリ１内の同様のその他の回路に対して、特別テストモードの動作がエンタされるべきであることを表わす。
【００３２】
テストモードイネーブル回路
図２を参照して、テストモードイネーブル回路２９の構成について詳細に説明する。本発明のこの実施例によれば、端子Ａ３における過電圧条件の時において端子Ａ１における論理状態に依存して、２つの別々の且つ相互に排他的な特別テストモードをイネーブルさせることが可能である。注意すべきことであるが、テストモードイネーブル回路２９がアドレスバッファ１１の前に端子Ａ３において論理状態を受取る場合に、端子Ａ３からのバッファした値を交互にテストモードイネーブル回路２９へ供給することが可能である。上述した如く、テストモードイネーブル回路２９はラインＡ１，Ａ３及びＴＲＳＴ上の信号を入力として受取る。テストモードイネーブル回路２９は、上述した如く、ラインＴ上の信号をパラレルテスト回路２８へ供給して、パラレルテストモードがイネーブルされるか否かを表わす。更に、テストモードイネーブル回路２９は、所望により、メモリ１内の第二の特別テストをイネーブルさせるために、ラインＴ２上に別の出力を与える。ラインＴ２はこのような付加的なテストを実施するために必要なメモリ１内のこのようなその他の回路へ接続されており、このようなその他の特別テストは、本実施例においては、ラインＴ上の信号によって表わされるパラレルテスト機能と相互に排他的なものである。図２においては単に２つの相互に排他的な特別テストモードが示されているに過ぎないが、このような付加的な特別テストモードの選択のためのアドレス入力等のような付加的な入力を使用することを包含して、テストモードイネーブル回路２９内に設けられる論理の簡単な拡張によってより多くの特別テスト機能をイネーブルさせることが可能であることも勿論意図されている。このような拡張は、本願明細書を参照し当業者にとって自明なものである。更に、注意すべきことであるが、テストモードイネーブル回路２９によってイネーブルされる特別テストモードは、互いに排他的なものである必要はない。なぜならば、ある機能は互いに共同的に動作することが可能だからである（例えば、特定の特別読取り機能は、パラレルテストモードと共にイネーブルさせることが可能であり、そのパラレルテストは別個に選択可能な特別読取り機能を有するものではない）。
【００３３】
テストモードイネーブル回路２９は評価論理３０を有しており、該評価論理は、図２においてＡ１として示したライン上でアドレス端子Ａ１からの信号を受取る。評価論理３０は、更に、１つの入力として、チップイネーブル回路（即ち、インバータ２７を介してＡＮＤゲート２５）からのラインＴＲＳＴを受取り、従って、更に詳細に以下に説明する如く、チップイネーブル入力Ｅ１及びＥ２によるメモリ１の選択によって、特別テストモードがディスエーブルされ且つ通常動作モードがエンタされる。更に、本発明のこの実施例によれば、評価論理３０は、過電圧検知器３２によって発生されるラインＣＫＢＨＶ上の入力を受取る。過電圧検知器３２は、対応するアドレス端子からラインＡ３を受取り、そこに印加される電圧が過電圧状態にあるか否かを決定する。
【００３４】
更に、テストモードイネーブル回路２９内にはパワーオンリセット回路４０が設けられており、それは、電源Ｖ_ｃｃがパワーアップされた後の所定の時刻においてラインＰＯＲ上をイネーブル信号を評価論理３０（更に、メモリ１内のその他の回路）へ供給する。以下に更に詳細に説明する如く、パワーオンリセット回路４０は、評価論理３０を介して、メモリ１のパワーアップ期間中にテストモードへのエントリをロックアウトする。
【００３５】
テストモードイネーブル回路２９は、更に、互いに直列接続されているＤ型フリップフロップ９０及び９２を有しており、それらのクロック及びリセット入力は評価論理によって制御される。上述した如く、本発明のこの実施例においては２つの特別テストモードが選択可能であり、テストモードイネーブル回路２９は、従って、２対のフリップフロップ９０及び９２を有しており、各対はドライバ１１０を介して特定の特別テストモードの選択をイネーブルさせる。以下に更に詳細に説明する如く、テストモードイネーブル回路２９において特別テストモードの各々に対し一連の複数個のフリップフロップ９０，９２を設けることは、単一のこのような信号又は過電圧の振れのみを必要とするのではなく、イネーブルされるべき特別テストモードに対し順番に供給されねばならない。特別テストモードをイネーブルさせるための２つ又はそれ以上のこのような信号のシーケンスに対する条件は、ノイズ、パワー損失及び回復、ホットソケット挿入又は同様の事象に起因して、このようなモードに不本意にエンタすることがない高い程度の安全性を与えている。
【００３６】
過電圧検知
次に、図３を参照すると、過電圧検知器３２の構成及び動作が詳細に示されている。本明細書から明らかな如く、過電圧条件を表わすためにどのラインＣＫＢＨＶが高論理レベルへ移行するかということに応答して、過電圧検知器３２によって検知される過電圧条件は、端子Ａ３へ印加される電圧が接地、即ちＶ_ｓｓ以下のある値であるという条件である。注意すべきことであるが、正の過電圧条件（即ち、端子Ａ３における電圧がメモリ１への正の供給電圧、即ちＶ_ｃｃよりも大きなある値を超えること）は、適宜の設計変更を行なうことにより、過電圧検知器３２によって検知することが可能である。
【００３７】
対応するアドレス端子からのラインＡ３は、Ｐチャンネルトランジスタ３４_０のドレインへ接続されている。この実施例によれば、Ｐチャンネルトランジスタ３４_０乃至３４_４はダイオード形態で接続されており（即ち、ゲートがドレインへ接続されている）且つダイオード遅延を確立するために互いに直列的に接続されたＰチャンネルトランジスタである。この過電圧検知器３２の実施例においては５個のトランジスタ３４が使用されているが、そのように使用されるトランジスタ３４の数は、過電圧検知器３２が過電圧信号を発生すべきトリップ電圧に依存する。使用されるトランジスタ３４の数及びそれらのスレッシュホールド電圧は、勿論、この値を決定する。
【００３８】
ノードＮ１において、ダイオード遅延におけるトランジスタ３４のうちの最も上のものであるトランジスタ３４_４のソースは、Ｐチャンネルプルアットランジスタ３６のドレインへ接続されている。トランジスタ３６のソースはＶ_ｃｃへ接続されており、且つそのゲートはＶ_ｓｓへ接続されている。トランジスタ３６は、幅対長さ比（Ｗ／Ｌ）において、トランジスタ３４と比較してより小型のトランジスタである。例えば、本実施例におけるトランジスタ３６のＷ／Ｌは１／２５０のオーダであり、一方トランジスタ３４のＷ／Ｌは２のオーダである。従って、トランジスタ３６が導通状態にある場合、それらは、トランジスタ３６が導通状態に留まる場合であっても、ノードＮ１をプルダウンさせることが可能である。この実施例においては、ノードＮ１は更にＰチャンネルトランジスタ３８のドレインへ接続されており、該トランジスタのソースはＶ_ｃｃへ接続され且つそのゲートは評価論理３０（図２参照）からのラインＲＳＴ上の信号によって制御される。トランジスタ３８はトランジスタ３４及び３６と比較して相対的に大型のトランジスタであり、Ｗ／Ｌは８の程度であり、従って、それが導通状態にある場合には、ノードＮ１は、トランジスタ３４が導通状態にある場合であっても、それを介してＶ_ｃｃへプルさせることが可能である。従って、トランジスタ３８は、ラインＡ３上の電圧が過電圧条件にある場合であっても、ラインＲＳＴ上の低論理レベルに応答して、過電圧検知器３２の状態をリセットさせることが可能である。
【００３９】
ノードＮ１は従来の反転用シュミットトリガ回路４０の入力端へ接続されている。このような回路にとって公知の如く、シュミットトリガ４０は、その伝達特性におけるヒステリシスと共に論理反転を実行する。このようなヒステリシスは、Ｎチャンネルトランジスタ４２_ｎ及びＰチャンネルトランジスタ４２_ｐによって与えられるものであり、過電圧検知器３２に対して安定性を与え、従ってトリップ電圧の周りのラインＡ３の電圧における小さな変動は過電圧検知器３２の出力を高論理レベルと低電位レベルとの間で振動させることはない。
【００４０】
シュミットトリガ４０の出力端は、反転用バッファを介して、交差結合型インバータ４６及び４８を構成するラッチの入力端へ接続されている。インバータ４６の入力端はインバータ４４の出力を受取り、且つインバータ４６の出力は過電圧検知器３２の出力であるラインＣＫＢＨＶを駆動する。インバータ４８は、その入力端をインバータ４６の出力端へ接続しており、且つその出力端をインバータ４６の入力端へ接続している。この実施例においては、インバータ４６及び４８の両方は従来のＣＭＯＳインバータであって、インバータ４８におけるトランジスタのＷ／Ｌは、好適には、インバータ４６のもの（即ち、Ｗ／Ｌが２．０の程度）よりもかなり小さなものである（例えば、Ｗ／Ｌが０．５の程度）。このような構成は、ラインＣＫＢＨＶの状態がラッチされたままとすることを可能とし、更に、インバータ４４（そのトランジスタのＷ／Ｌは１．０の程度）が比較的容易に該ラッチの状態を上書きすることも可能とする。インバータ４６及び４８のラッチが存在することは、更に、過電圧検知器３２に対して付加的な安定性を与えており、従ってラインＣＫＢＨＶ上の出力における振動は、トリップ電圧の周りのラインＡ３の電圧の小さな変動から発生される可能性は低い。
【００４１】
動作について説明すると、過電圧検知器３２の通常の条件（即ち、端子Ａ３における電圧がその公称範囲内のものである）は、トランジスタ３６により、ノードＮ１をＶ_ｃｃへプルアップさせる。このことは、シュミットトリガ４０をしてその出力端において低論理レベルを有するものとさせ、そのことは、インバータ４４及び４６の動作により、ラインＣＫＢＨＶ上に低論理レベルを与える。インバータ４８は、インバータ４６と共に、この低論理レベルをラインＣＫＢＨＶ上にラッチする。この条件は、後に説明する如く、テストモードイネーブル回路２９を介して、通常動作モードが選択されていることをメモリ１の残部に対して表示する。
【００４２】
特別テストモードのイネーブル動作は、ノードＮ１を低へプルさせるためにＶ_ｃｃの電圧よりも充分に低い電圧を端子Ａ３において供給することによって実施される。端子Ａ３がプルされねばならないトリップ電圧レベルは、トランジスタ３４のダイオードが全て順方向バイアスされる電圧を決定することによって計算される。ノードＮ１がトランジスタ３６によってＶ_ｃｃへプルされると、トランジスタ３４（この場合には、５個の数）は、端子Ａ３における電圧が電圧Ｖ_ｔｒｉｐにあるか又はそれより低い場合に、導通状態にある。
【００４３】
Ｖ_ｔｒｉｐ＝Ｖ_ｃｃ−５（Ｖ_ｔｐ）
尚、Ｖ_ｔｐはＰチャンネルトランジスタ３４のスレッシュホールド電圧である。例えば、Ｖ_ｔｐが２．４Ｖのオーダである場合、Ｖ_ｔｒｉｐは公称的なＶ_ｃｃの値が５．０Ｖである場合に、−７．０Ｖのオーダの値を有している。
【００４４】
端子Ａ３における電圧がＶ_ｔｒｉｐにあるか又はそれより低い場合、ノードＮ１は、端子Ａ３の電圧へ向かって、低へプルされる。このことは、シュミットトリガ４０をしてその出力端において高論理レベルを供給させ、それは、次いで、インバータ４４によって反転される。前述した如く、インバータ４４はインバータ４８と比較して充分に大きく、インバータ４６をして状態を変化させ、ラインＣＫＢＨＶ上に高論理レベルを供給し、テストモードイネーブル回路２９の残部に対して端子Ａ３が過電圧条件にあることを表わす。
【００４５】
過電圧検知器３２は、２つの方法の１つで通常動作条件へリセットされる。最初に、端子Ａ３がＶ_ｔｒｉｐを超えた電圧へ復帰すると、トランジスタ３４は非導通状態となり、トランジスタ３６がノードＮ１をＶ_ｃｃへ向けてプルアップすることを可能とする。ノードＮ１がシュミットトリガ４０がスイッチする電圧に到達すると、再度低論理レベルがラインＣＫＢＨＶ上に供給される。後に説明する如く、本発明の好適実施例に基づくメモリ１の動作は、特別テストモードにエンタするためには、過電圧条件が少なくとも２回続いて発生されることを必要とし、従って、これは、過電圧検知器３２がリセットされる通常の態様である。
【００４６】
過電圧検知器３２がリセットされる第二の態様は、ラインＲＦＴ上の低論理レベルに応答して、トランジスタ３８の動作による場合である。以下に説明する如く、ラインＲＦＴは、種々のイベント（事象）によってトリガされる、テストモードから通常動作モードへの無条件のイグジット（抜け出し）に応答して、低論理レベルへ駆動される。上に説明した如く、トランジスタ３８は、好適には、例えトランジスタ３４が導通状態にある場合でも、それがノードＮ１を高へプルすることが可能であるように充分に大型なものであり、従って、シュミットトリガ４０及びインバータ４４，４６，４８をして、再度ラインＣＫＢＨＶ上に低論理レベルを供給するために必要な遷移を行なわせる。図２に示した如く、ラインＣＫＢＨＶは評価論理３０によって受取られる。
【００４７】
パワーオンリセット
本発明のこの実施例によると、評価論理３０は、更に、その入力端において、パワーオンリセット回路４０からラインＰＯＲ上の信号を受取る。パワーオンリセット回路４０の機能は、メモリ１のパワーアップ時に、特別テストモードへ誤ってエントリすることを防止することである。従って、メモリ１がパワーアップされる時等の期間中、パワーアップリセット回路４０は、ラインＰＯＲを介してそのことを評価論理３０へ表示し、且つ特別テストモードへのどのようなエントリもディスエーブルさせる。メモリ１が充分にパワーアップされると、パワーオンリセット回路４０は、ラインＰＯＲを介してそのことを評価論理３０へ表示し、且つ端子Ａ３における過電圧条件、及び特別テストモードへの所望のエントリのこのような付加的な又は代替的な表示がテストモードをイネーブルさせることを許容する。
【００４８】
図４を参照すると、本発明のこの実施例に基づいたパワーオンリセット回路４０の好適な構成及び動作が示されている。パワーオンリセット回路４０は電力供給電圧Ｖ_ｃｃ及び接地基準電圧Ｖ_ｓｓを受取る。Ｖ_ｃｃ及びＶ_ｓｓは、ＣＭＯＳラッチ４２内のトランジスタをバイアスする。ラッチ４２は交差結合型ＣＭＯＳインバータから構成された従来のラッチであり、且つＶ_ｃｃとその中の交差結合されたノードＣ１との間に接続されたコンデンサ４４を有すると共に、Ｖ_ｓｓと他方の交差結合されたノードＣ２との間に接続されたコンデンサ４６を有している。後に更に詳細に説明する如く、コンデンサ４４及び４６は、メモリ１のパワーアップ時にラッチ４２をプリセットする。
【００４９】
ラッチ４２は、交差結合されたノードＣ２へ接続された一連のインバータ７２を介して、ラインＰＯＲへその論理状態を通信する。この一連の接続されたインバータ７２の数（本実施例においては６個）は、ラッチ４２のスイッチングとラインＰＯＲの遷移との間の遅延時間を決定する。一連のインバータ７２内において、コンデンサ５０の一方のプレートがインバータ７２の入力端へ接続されており、該インバータは、ノードＣ２から奇数番目のインバータであり（この場合は、ノードＣ２から５番目のインバータ７２の入力端）、他方のプレートはＶ_ｃｃへ接続されている。更に、この一連のインバータ７２内において、コンデンサ７４がその一方の側部が、複数個のインバータ７２の１つ、好適にはノードＣ２から奇数番目のインバータであるインバータ７２の入力端へ接続されており（この場合には、コンデンサ７４はノードＣ２から３番目のインバータ７２の入力端へ接続されている）、且つその他方のプレートはＶ_ｃｃへ接続されている。コンデンサ７４はパワーオンリセット回路４０の動作を安定化すべく機能し、従って、それは、Ｖ_ｃｃが該回路のトリップ点の周りでの小さな振れを発生する場合に迅速に振動することはなく、コンデンサ７４は、以下に更に詳細に説明する如く、インバータ７２のチエーンの動作を遅滞化させる。
【００５０】
パワーオンリセット回路４０は、更に、Ｖ_ｃｃとＶ_ｓｓとの間でバイアスされる計時型スイッチ４８を有している。Ｖ_ｃｃがＰチャンネルトランジスタ５２のソースへ接続されており、該トランジスタのゲートはコンデンサ５０のプレートへ接続されており、該コンデンサは複数個のインバータ７２からなるチエーン内に接続されている。トランジスタ５２のドレインはＮチャンネルトランジスタ５４のドレインへ接続されており、該トランジスタ５４のゲートはＶ_ｃｃへ接続されており且つそのソースはＶ_ｓｓによってバイアスされる。トランジスタ５２は、好適には、トランジスタ５４よりも大型であり、夫々のトランジスタのＷ／Ｌは１０及び４のオーダである。トランジスタ５２及び５４のドレインはコンデンサ５６の一方のプレートへ接続されており、該コンデンサの他方のプレートはＶ_ｓｓへ接続されており、且つトランジスタ５８のゲートへ接続されており、トランジスタ５８のドレインはラッチ４２の交差結合されたノードＣ１へ接続されており、且つ該トランジスタのソースはＶ_ｓｓに接続されている。以下に説明する動作の説明から明らかな如く、計時型スイッチ４８は、ラッチ４２をして、Ｖ_ｃｃのパワーアップの後、所定の周期でその状態を変化させる。
【００５１】
注意すべきことであるが、ラッチ４２、計時型スイッチ４８及びインバータ７２からなるチエーンを設けることは、パワーオンリセット回路においては、従来公知なものである。図４に示したリセット回路６０等のようなリセット回路を包含することのないこのような従来のパワーオン回路は、電力損失の場合にパワーオン回路の状態が迅速にリセットされない場合には、短期間の電力損失の場合に不正確な動作を発生する場合がある。電源が失われ、次いでパワーオンリセット回路がその適切な初期状態へ復帰する前に回復されると、パワーオンリセット回路は、パワーオンが完全に発生したことの信号を本回路の残部へ直に供給し（即ち、電力損失時に供給したものと同一の信号）、且つ完全なパワーアップが発生する前に、本回路の通常動作をイネーブルさせる。このことは、本回路の残部がランダム、従って潜在的に望ましくない状態で初期化することを可能とする。このような不所望の状態の一例は特別テストモードである。
【００５２】
しかしながら、本発明のこの実施例によれば、パワーオンリセット回路４０は、更に、リセット回路６０を有しており、それは、電源Ｖ_ｃｃがあるレベル以下に降下すると、パワーオンリセット回路４０の状態が完全に且つ迅速にリセットされることを確保する。リセット回路６０は、Ｎチャンネルトランジスタ６２を有しており、そのソース対ドレイン経路は、ラッチ４２の交差結合されたノードＣ２とＶ_ｃｃとの間に接続されており、そのゲートはコンデンサ６６の一方のプレートへ結合されており、且つ該コンデンサの他方のプレートはＶ_ｓｓへ接続されている。トランジスタ６２のゲートは、更に、トランジスタ６８及び７０のソースへ接続されている。Ｎチャンネルトランジスタ６８及び７０の各々は、それらのドレインをＶ_ｃｃへ接続しており、トランジスタ６８のゲートはトランジスタ６２のゲートへ接続されており、且つトランジスタ７０のゲートはＶ_ｃｃへ接続されている。リセット回路６０の動作に関して以下に説明する如く、トランジスタ６２が、トランジスタ６８のスレッシュホールド電圧よりも低いスレッシュホールド電圧を有するようにトランジスタ６２を構成することが望ましい。従来公知の如く、このことは、トランジスタ６２及び６８に対する異なったスレッシュホールド調節イオン注入によって行なうことが可能であり、又は、トランジスタ６２のＷ／Ｌ比をトランジスタ６８のものよりも著しく大きくさせることによって行なうことが可能である。
【００５３】
リセット回路６０を包含するパワーオンリセット回路４０の動作について、電力がＶ_ｃｃへ印加されていない状態から開始して、メモリ１がパワーアップされる場合について説明する。Ｖ_ｃｃがパワーされていない条件からランプアップすると、コンデンサ４４及び４６はラッチ４２をして、コンデンサ４４及び４６の作用に起因して、ノードＣ１が高レベルであり且つノードＣ２が低レベルにある状態にセットさせる。交差結合されたノードＣ２における低論理レベルは、６個のインバータ７２を介して、ラインＰＯＲにおいて、低論理レベルを供給する。このことは、メモリ１の残部に対して、特に評価論理３０に対して、メモリ１が未だ充分にパワーアップされていないことを表わす。以下に更に詳細に説明する如く、このことは、メモリ１が特別テストモードにエントリすることを防止する。この初期状態において、リセット回路６０内のトランジスタ６２はオフ状態を維持する。なぜならば、そのゲート（コンデンサ６６における）はトランジスタ７０を介して未だにチャージアップしていないからである。
【００５４】
パワーアップが開始すると、ノードＣ２に続く奇数番目のインバータ７２の入力端へも接続されているコンデンサ５０のプレートへ接続されている計時型スイッチ４８内のトランジスタ５２のゲートは低論理レベルにある。なぜならば、ノードＣ２が低だからである。従って、パワーアップ期間中に、Ｖ_ｃｃがあるレベルを超えて上昇する際に、トランジスタ５２はターンオンされ、トランジスタ５２がトランジスタ５４よりも著しく大型であるために、トランジスタ５４がターンオンする場合に、トランジスタ５２及び５４のドレインにおけるノードはＶ_ｃｃへ向かってプルされる。電源Ｖ_ｃｃがパワーアップされる場合にあるレベル、例えば３．３Ｖに到達した後に、且つトランジスタ５８のゲートはトランジスタ５２のドレインに追従するので、トランジスタ５８がターンオンし、ノードＣ１をＶ_ｓｓへ向かって低状態へプルする。このことは、交差結合されたノードＣ１を低論理レベルへプルし、且つラッチ４２をスイッチし、従ってノードＣ２において高論理レベルが供給される。複数個のインバータ７２からなるチエーンの中の５番目のインバータ７２の入力端におけるコンデンサ５０のチャージアップを包含してインバータ７２のチエーンを介してリップルが通り過ぎるのに必要な時間の後、ラインＰＯＲは高論理レベルへ移行し、且つ評価論理３０を包含するメモリ１の残部に対して、パワーアップが発生したことを表わす。Ｖ_ｃｃがトリップレベルに到達する時刻とラインＰＯＲ上の高論理レベルの発生との間の好適な遅延時間の一例は１０ナノ秒のオーダである。
【００５５】
ノードＣ２における高論理レベルがインバータ７２からなるチエーンを介してリップル動作により通過すると、コンデンサ５０は、トランジスタ５２のゲートが高電圧にあり、そのことがＰチャンネルトランジスタ５２をターンオフさせる状態に充電される。この時において、ゲートがＶ_ｃｃにあるトランジスタ５４の動作に起因して、トランジスタ５８のゲートは低状態へプルされ、トランジスタ５８をターンオフさせる。このことは、ノードＣ１をラッチ４２の動作によって低論理レベルに保持することを可能とするが、何等外部的な駆動電圧がそれに対して印加されるものではない。その結果、電源Ｖ_ｃｃにおける電圧損失の場合、リセット回路６０は、容易に、ラッチ４２をその前の状態にリセットさせることが可能である。
【００５６】
更に、パワーアップの後に、Ｎチャンネルトランジスタ７０の動作に起因してトランジスタ６２のゲートは約Ｖ_ｃｃ−Ｖ_ｔ７０にあり（尚、Ｖ_ｔ７０はトランジスタ７０のスレッシュホールド電圧である）、そのことは、トランジスタ６２をターンオンさせる。このことは、ノードＣ２をトランジスタ６２を介してＶ_ｃｃへ接続させ、そのことは、更に、ノードＣ２を高状態に保持することを助け、且つ、ラッチ４２の動作によって、ノードＣ１を低状態に保持することを助ける。従って、ラッチ４２はＶ_ｃｃがパワーアップされた状態を維持する限りこの状態に留まり、そのパワーアップされた状態はラインＰＯＲ上の高論理レベルによって表わされる。
【００５７】
電源Ｖ_ｃｃの電圧がその公称動作レベルより低いあるレベルに降下した場合であっても、パワーオンリセット回路４０はリセット回路６０によってリセットされる。Ｖ_ｃｃが０Ｖへ向けて降下すると、トランジスタ６２のゲートは、Ｖ_ｃｃの電圧より高い約Ｖ_ｔ６８に留まりながらＶ_ｃｃに追従する。この電圧は、コンデンサ６６が前にＶ_ｃｃ−Ｖ_ｔ７０へ充電されており且つトランジスタ６８が順方向バイアスされたダイオードとして作用することに起因して、電源Ｖ_ｃｃが０Ｖに到達すると、トランジスタ６２のゲートにおいて留まる。前述した如く、トランジスタ６２のスレッシュホールド電圧はトランジスタ６８のスレッシュホールド電圧よりも低いので、電源Ｖ_ｃｃが０Ｖに到達する場合に、トランジスタ６２はオン状態である。このことはラッチ４２の交差結合したノードＣ２を、低論理レベル（０Ｖ）にあるＶ_ｃｃへ放電させる。
【００５８】
注意すべきことであるが、ＰチャンネルトランジスタではなくＮチャンネルトランジスタ７０を使用することは、図４の回路の殆どのＣＭＯＳへの具体化にとって重要なものである。ＣＭＯＳにおいて公知の如く、Ｐチャンネルトランジスタが形成されるＮウエル領域は、一般的に、Ｖ_ｃｃへバイアスされて、該Ｐチャンネルトランジスタのソース対ウエル接合が順方向バイアスされることがないことを確保する。このようなＰチャンネルトランジスタがトランジスタ７０の代わりに使用される場合には（勿論、そのゲートはトランジスタ６２のゲートへ接続して同一の機能を行なわせる）、電源Ｖ_ｃｃが接地へ降下すると、トランジスタ６２のゲーは、Ｖ_ｔ６８ではなく、順方向バイアスされたＰＮ接合電圧降下（０．７Ｖの程度）へクランプされる。トランジスタ６２のスレッシュホールド電圧がこの電圧降下よりも一層高い場合には、トランジスタ６２は導通状態にはなく、且つリセット回路６０はラッチ４２内のノードＣ２を迅速に放電するべく動作可能なものではない。従って、Ｎチャンネルトランジスタ７０を使用することが望ましく、それは、Ｖ_ｃｃが降下すると、トランジスタ６２のゲートへ逆バイアスされたダイオードを提供し、トランジスタ６２のゲートがＶ_ｔ６８の電圧へ降下することを許容する。
【００５９】
Ｖ_ｃｃが降下する場合のこのノードＣ２の接地への放電は、Ｖ_ｃｃ上の電圧の喪失が短いものであったとしても、パワーオンリセット回路４０が適切に動作することを確保する。パワーオンリセット回路４０の適切な動作は、パワーアップの後ある時間長さに亘りラインＰＯＲ上に低論理レベルが発生することであり、即ち、Ｖ_ｃｃがある時間の間あるレベルより高い状態にあり、その時間において、ラインＰＯＲが高状態へ復帰する。このような動作は、図４の回路の場合、ラッチ４２は、パワーアップによって、ノードＣ１が高状態であり且つノードＣ２が低状態である状態へセットせねばならないことを必要とし、計時型スイッチ４８はラッチ４２のスイッチング及びその後のラインＰＯＲ上での高論理信号の発生を行なわせる。短期間の電力喪失でその後に適切なパワーオンリセット手順（特別テストモードのロックアウトを包含する）が所望される場合、リセット回路６０は、トランジスタ６２を介してノードＣ２（及びコンデンサ４６）を放電することによりラッチ４２のリセット動作を確保する。リセット回路６０によって与えられるこの放電経路がない場合には、コンデンサ４６はリークにより充分に放電することは不可能であり、従ってそれは、電源Ｖ_ｃｃにおける短期間の電圧喪失の後のパワーアップにより再度ノードＣ２を低状態にセットする。
【００６０】
更に注意すべきことであるが、コンデンサ６６は、更に、パワーアップが開始する場合にトランジスタ６２がターンオンする速度を遅滞化させる。このことは、ラッチ４２をしてパワーアップ時に状態を変化させるのは、トランジスタ６２を介してのノードＣ２の時期尚早な充電動作ではなく、計時型スイッチ４８の動作であることを確保する。従って、コンデンサ６６によって、リセット回路６０は、パワーアップシーケンス期間中に、パワーオンリセット回路４０の動作を乱すことはない。
【００６１】
図４ａ及び４ｂを参照すると、リセット回路６０の代わりにパワーオンリセット回路４０内に設けることの可能な別のリセット回路６０ａ及び６０ｂの構成及び動作を詳細に説明する。図４ａは、ソース対ドレイン経路をラッチ４２の交差結合したノードＣ２とＶ_ｃｃとの間に接続しており且つ図４のリセット回路６０における如く、ゲートがトランジスタ６８のソースへ接続されているトランジスタ６２を有する第一の代替的なリセット回路６０ａを示している。図４のリセット回路６０と異なり、リセット回路６０ａは、トランジスタ６２のゲートとＶ_ｓｓとの間に接続されているコンデンサ６６を有するものではない。図４の場合における如く、トランジスタ６８は、ダイオード形態に形成されており、そのソース対ドレイン経路はＶ_ｃｃとトランジスタ６２のゲートとの間に接続されており、且つそのゲートはトランジスタ６２のゲートへ接続されている。Ｎチャンネルトランジスタ７０及び７１はダイオード形態で構成されており、且つトランジスタ６２のゲートと相対的にＶ_ｃｃ正で順方向バイアスされるような方向に配向されて、Ｖ_ｃｃとトランジスタ６２のゲートとの間に直列接続されている。
【００６２】
図４ａのリセット回路６０ａは、Ｖ_ｃｃとトランジスタ６２のゲートとの間の直列トランジスタ７０及び７１に起因して、電源Ｖ_ｃｃのパワーアップ期間中トランジスタ６２のゲートの充電動作を遅延させ且つクランプし、従ってトランジスタ６２は、ラッチ４２（図４に示してある）がスイッチされる後までターンオンすることはない。付加的なトランジスタを、トランジスタ７０と７１とに直列的に設けることが可能であり、所望により、トランジスタ６２のターンオンを更に遅延させることが可能である。しかしながら、電源Ｖ_ｃｃが降下する場合にトランジスタ６２がノードＣ２を放電することが可能であるためには、Ｖ_ｃｃとトランジスタ６２のゲートとの間における直列的なトランジスタの数は、トランジスタ６２のゲートにおける電圧がそのスレッシュホールド電圧よりも低い電圧においてクランプされるような大きなものとすることは不可能である。このような場合には、トランジスタ６２はパワーアップ期間中にターンオンすることはなく、又パワーダウン期間中にオンすることもなく、リセット回路６０の動作を排除する。注意すべきことであるが、クランプ電圧に影響を与えることなしに、パワーアップ期間中にトランジスタ６２のゲートの充電における遅延を更に助けるために、図４ａの直列接続における複数個のトランジスタ７０，７１と結合して、図４におけるコンデンサ６６と同様の態様で、トランジスタ６２のゲートへコンデンサを接続させることが可能である。
【００６３】
図４ｂを参照すると、本発明の別の実施例に基づくリセット回路６０ｂが示されており、リセット回路６０の代わりに図４のパワーオンリセット回路４０において使用するものである。リセット回路６０ｂは、図４のリセット回路と同様に構成されており、トランジスタ６２のソース対ドレイン経路はラッチ４２の交差結合されたノードＣ２とＶ_ｃｃとの間に接続されている。トランジスタ６２のゲートはＮチャンネルトランジスタ７０へ接続されており、且つコンデンサ６６の一方のプレートへ接続されている。図４における如く、トランジスタ７０は、Ｖ_ｃｃとトランジスタ６２のゲートとの間においてダイオード形態で接続されており、トランジスタ７０のゲートはＶ_ｃｃへ接続されている。リセット回路６０ｂは、更に、Ｎチャンネルトランジスタ６８及び７３を有しており、それらのトランジスタのソース対ドレイン経路はＶ_ｃｃとトランジスタ６２のゲートとの間に直列接続されており、且つ該トランジスタの各々はそれらのゲートをトランジスタ６２のゲートへ接続している。注意すべきことであるが、トランジスタ６８及び７３は、それらのスレッシュホールド電圧がトランジスタ６２のスレッシュホールド電圧と同一であるように製造することが可能である。
【００６４】
図４に関して上述した如く、リセット回路６０（及び６０ａ及び６０ｂ）が適切に動作するためには、トランジスタ６２が、電源Ｖ_ｃｃがパワーダウンし０Ｖとなる場合であっても、オンせねばならない。リセット回路６０において、このことは、トランジスタ６２及び６８のスレッシュホールド電圧が異なり、トランジスタ６２のスレッシュホールド電圧がトランジスタ６８のスレッシュホールド電圧よりも低いようにこれらのトランジスタを製造することによって達成される。しかしながら、このような製造上の要件は、メモリ１を製造するために使用される製造プロセスと適合性がない場合がある。更に、集積回路の製造プロセスにおける多数の変数はスレッシュホールド電圧に顕著な影響を有するものであることが知られている。代替的なリセット回路６０ｂは、直列したトランジスタ６８及び７３を使用するために、リセット回路６０よりも潜在的にプロセスの感度が低下されている回路を提供している。
【００６５】
パワーアップにおいて、リセット回路６０ｂは、図４のリセット回路６０と同様に動作する。しかしながら、電源Ｖ_ｃｃがパワーダウンすると、トランジスタ６２のゲートが降下する電圧はトランジスタ６８及び７３によって保持され且つＶ_ｃｃ＋Ｖ_ｔ６８＋Ｖ_ｄｓ７３であり、尚Ｖ_ｄｓ７３はトランジスタ７３のソース対ドレイン経路の直列電圧降下である。従って、トランジスタ７０がパワーダウンにおいて逆バイアスされると、トランジスタ６２及び６８のスレッシュホールド電圧が等しい場合（即ち、Ｖ_ｔ６２＝Ｖ_ｔ６８）、トランジスタ６２のゲートにおける電圧はそのスレッシュホールド電圧を超えてＶ_ｃｃよりも一層高い（即ち、トランジスタ６２のソース）。従って、トランジスタ６２はノードＣ２をパワーダウンしたＶ_ｃｃへ放電させるべく作用し、ラッチ４２をリセットする。
【００６６】
電源Ｖ_ｃｃがパワーアップされた場合に、トランジスタ６２のゲートにおける電圧を制御する目的のためには、ダイオード形態ではなくトランジスタ７３のゲートをトランジスタ６２のゲートへ接続することがリセット回路６０ｂにおいて望ましい。電圧Ｖ_ｄｓ７３は、トランジスタ７３のスレッシュホールド電圧よりも大きさが小さく、従って、トランジスタ６２のゲートにおける電圧は交差結合したノードＣ２を放電するのに必要なものよりもより高いものではない。このことは有益である。なぜならば、パワーアップする場合に、電源Ｖ_ｃｃの電圧はトランジスタ６８，７０，７３を介して、トランジスタ６２のゲートへ容量的に結合し、且つその時にトランジスタ６２のゲートに存在する電圧と加算されるからである。上述した如く、トランジスタ６２は計時的スイッチ４８の動作の前にターンオンされないことが望ましい。なぜならば、このことは、ラッチ４２をしてＶ_ｃｃの完全なパワーアップの前にスイッチさせることがあるからである。このようなトランジスタ６２を介しての時期尚早な導通の可能性は、電源Ｖ_ｃｃのパワーアップ時におけるそのゲートにおける電圧がより高いと増加する。従って、リセット回路６０ｂはパワーダウン期間中に導通状態とするのに充分な高さにトランジスタ６２のゲートにおける電圧を維持し、且つ異常に高くならないようにし、このような不所望な導通が発生する可能性を減少させている。
【００６７】
代替的なリセット回路６０ｂにおいては、プロセス感度の減少は、回路動作の差別的スレッシュホールド電圧に対する依存性を減少することによって得られている。トランジスタ６２及び６８は同一の寸法で且つ実質的に集積回路内の同一の位置に製造することが可能であり、従って、プロセスにおける変動はトランジスタ６２及び６８に対して同一な影響を与える傾向となる。直列トランジスタ７３を挿入することにより、トランジスタ６２はラッチがリセットされるのに充分長い間パワーダウン条件においてオン状態に留まる。
【００６８】
勿論、図４のリセット回路６０と相対的に、図４ａ及び４ｂのリセット回路６０ａ及び６０ｂの別の実施例は、１つ又はそれ以上の付加的なトランジスタを必要とする。当業者は、これらの変形例のうちの１つを選択するか、又は、製造プロセス変動、回路条件、及び設計中の特定の回路のその他の同様な要因に基づいて自明なその他の代替案から選択することが可能である。
【００６９】
更に注意すべきことであるが、リセット回路６０，６０ａ及び６０ｂは、それらの動作が特に有用であり且つ有益的なパワーオンリセット回路４０をリセット動作することに関連して説明したが、それらの回路は、メモリ１内のその他の回路において使用することも可能であり、又メモリ機能を有するか否かに拘らず、その他の集積回路において使用することも可能である。例えば、このような回路においては、パワーアップリセット回路に依存することなしに、電源のパワーダウンによって迅速に放電することが所望される特定のノードがこのような回路内に存在する場合がある。リセット回路６０，６０ａ，６０ｂは、上の説明において放電される交差結合したノードＣ２の代わりにこのようなノードへ接続することにより、このようなノードを放電するために使用することが可能である。
【００７０】
評価論理
図５を参照して、評価論理３０の構成及び動作について詳細に説明する。上述した如く、ラインＰＯＲ及びＴＲＳＴは評価論理３０への入力であり、この実施例においては、ラインＰＯＲ及びＴＲＳＴはＮＡＮＤゲート７６の２つの入力端へ接続されており、該ゲート７６は、インバータ７８を介して、ラインＲＳＴを駆動する。ラインＰＯＲは、図４に関して上に説明した如く、所定期間の間メモリ１が安全にパワーアップされた後に高レベルにあり、且つ電源Ｖ_ｃｃが喪失されるか又はたった今パワーアップされたような場合には低論理レベルにある。図１に関して上に説明した如く、メモリ１がチップイネーブル入力Ｅ１及びＥ２を介して選択されない場合には、ラインＴＲＳＴは高論理レベルにあり、メモリ１が選択される場合には、ラインＴＲＳＴは低論理レベルにある。従って、ラインＰＯＲ又はＴＲＳＴの何れかが低論理レベルにあると、ラインＲＳＴは低論理レベルにあり、テストモードイネーブル回路２９をリセットさせ且つ以下に説明する如く、テストモードへのエントリを防止する。メモリ１が完全にパワーアップされた場合でチップ選択入力Ｅ１及びＥ２を介して選択されたものではない場合には、ラインＲＳＴが高論理レベルとなり、例えば特別テストモード等のような特別動作モードへのエントリを許容する。
【００７１】
更に、上述した如く、評価論理３０はラインＡ１及びＣＫＢＨＶ上の入力を受取る。アドレス端子Ａ１からのラインＡ１は、本実施例においては、２つの使用可能なテストモードの内の所望の１つを選択する。ラインＣＫＢＨＶ上の高論理レベルは、選択したアドレス入力Ａ３上で過電圧条件を受取ったことを表わし、アドレス端子Ａ１における状態を効果的にクロック入力し、所望のテストを選択する。このことは、ＮＡＮＤゲート８０_１及び８０_０により評価論理３０内において達成される。尚、該ＮＡＮＤゲートの各々は、その入力端をラインＣＫＢＨＶへ接続しており、且つその他方の入力端をラインＡ１へ結合しており、ＮＡＮＤゲート８０_１に対するものはインバータ８２によって反転され、一方ＮＡＮＤゲート８０_０に対するものは反転されない。ＮＡＮＤゲート８０の各々はインバータ８１を介して相補的出力を供給する。従って、ＮＡＮＤゲート８０_０はラインＣＫ４及びＣＫ４上の信号を駆動し、且つＮＡＮＤゲート８０_１はラインＣＫ１及びＣＫ１上の信号を駆動する。
【００７２】
図５ａを参照して、評価論理３０の別の実施例である評価論理３０ａについて説明する。本明細書において説明する如く、テストモードへの不本意なエントリに対すセキュリティ（安全性）が望ましく、従って、例えばノイズ、パワーダウン及びパワーアップシーケンス、及びホットソケット挿入等のようなイベント（事象）は特別動作乃至はテストモードへのエントリを発生するものでないことが望ましい。評価論理３０ａは、特別テストモードを選択するための拡張コードを設けることを要求することにより、テストモードへのこのような不本意なエントリに対する付加的なセキュリティを与えている。
【００７３】
例えば、前に掲載したＭｃＡｄａｍｓｅｔａｌ．の文献に記載される如き従来技術は、幾つかの特別テストモードのうちの１つを選択するためのアドレス端子を使用していた。しかしながら、このような従来技術においては、特別テストモードの選択のために使用される端子数は最小とされており、検査される端子のみが使用可能なモードの全てを個別的に選択することが要求される。例えば、ＭｃＡｄａｍｓｅｔａｌ．の文献において、１０個のモードから選択するために最小数の４個の端子が使用されている。従って、ノイズ、パワーアップ及びその他上述したものの状態において、過電圧又はその他の選択条件が存在する場合には、特別テストモードへのエントリの可能性は極めて高い。
【００７４】
更に、ＭｃＡｄａｍｓｅｔａｌ．の文献に記載されるような従来技術においては、特別テストモードは、全ての端子が同一の論理レベルにある場合の、例えば全てが「０」である場合のコードによって選択可能である。このような条件はパワーアップ又はホットソケット挿入の期間中に発生する可能性があり、従って過電圧又はその他の選択条件が存在しており、且つ幾つかのモードのうちのどれかを選択するために使用される端子が同一の論理レベルにある場合に、特別テストモードの選択が発生する場合がある。
【００７５】
評価論理３０ａは、メモリ１において選択可能なテスト（又はその他の）モードの数に対して必要とされる最小数のアドレス端子よりも多くのものを使用することにより、このようなテストモードへの不本意のエントリに対する付加的なセキュリティを与えており、即ち、アドレス端子から選択可能な使用可能な選択コードは動作可能なコードと共にまばらに設けられている。更に、評価論理３０ａは全てが「０」又は全てが［１」のコードは特別テストモードを選択すべく動作しないような態様で構成されている。
【００７６】
評価論理３０ａはＮＡＮＤゲート７８を有しており、それはラインＰＯＲ及びＴＲＳＴを受取り、且つそれは図５の評価論理３０と同様に、インバータ７９を介して信号ＲＳＴを供給する。ラインＣＫ４及びＣＫ４によるパラレルテスト機能の選択のために、評価論理はＮＡＮＤゲート８４_０を有しており、該ゲートの入力端はアドレスバッファ１１からのアドレス端子Ａ０，Ａ２，Ａ５へ接続されており（又は、別法として、アドレス端子から直接的に）、且つ過電圧検知回路３２からラインＣＫＢＨＶへ接続される入力端を有している。ＮＡＮＤゲート８６_０は、ラインＣＫＢＨＶへ接続された入力端を有しており、且つアドレスバッファ１１からアドレス端子Ａ１及びＡ４へ接続されておりインバータ８２_０によって反転される入力端を有している。一方、アドレスバッファ１１からの真及び補数ラインは、評価論理３０ａへ等価信号を通信することが可能である。ＮＡＮＤゲート８４_０及び８６_０の出力端は、ＮＯＲゲート８８_０の入力端へ接続されている。ＮＯＲゲート８０_０の出力端は、前述した評価論理３０におけるのと同様に、クロックラインＣＫ４及びインバータ８１_０を介してクロックラインＣＫ４を駆動する。
【００７７】
クロックラインＣＫ１及びＣＫ１を介して別のテスト機能を選択するために、評価論理３０ａは、その入力端においてラインＣＫＢＨＶを受取ると共にアドレス端子Ａ０，Ａ２，Ａ５の状態をインバータ８２_１によって反転した状態で受取るＮＡＮＤゲート８４_１を有すると共に、その入力端においてラインＣＫＢＨＶを受取り且つアドレス端子Ａ１及びＡ４の状態を受取るＮＡＮＤゲート８６_１を有している。ＮＡＮＤゲート８４_１及び８６_１の出力端はＮＯＲゲート８８_１の入力端へ接続されており、該ＮＯＲゲートはラインＣＫ１及びＣＫ１を駆動する（インバータ８１_１を介して）。
【００７８】
評価論理３０ａの動作に関して、クロックラインＣＫ４及びＣＫ４を介してパラレルテストモードを選択するための回路に関して説明する。ＮＯＲゲート８８_０は、その入力が両方とも低論理レベルにある場合にのみ、ラインＣＫ４及びＣＫ４上でイネーブル用クロックパルスを通信する（即ち、ラインＣＫ４上に高論理レベルで且つラインＣＫ４上に低論理レベル）。ＮＡＮＤゲート８４_０及び８６_０は、それらの入力の全てが高論理レベルにある場合にのみ、それらの出力端において低論理レベルを供給する。従って、ＮＯＲゲート８８_０は、過電圧検知回路３２によって検知される過電圧エクスカーションに関連して、アドレス端子Ａ５，Ａ４，Ａ２，Ａ１，Ａ０によってコードが供給される場合にのみ、イネーブル用クロック信号を供給する。注意すべきことであるが、過電圧検知回路３２によって検知される過電圧エクスカーションに関連して、アドレス端子Ａ５，Ａ４，Ａ２，Ａ１，Ａ０によって与えられるコードが０１０１０に等しい場合にのみ、第二特別モードをイネーブルさせるために、評価論理３０ａが、ＮＯＲゲート８８_１を介して、ラインＣＫ１及びＣＫ１上のイネーブル用クロック信号を駆動する。上に特定した２つのコード（１０１０１及び０１０１０）以外のその他の条件を有する過電圧エクスカーションの場合には、イネーブル用クロックラインＣＫ４又はＣＫ１の何れも応答することはない。
【００７９】
従って、評価論理３０ａは、２つの態様で、特別テスト又は動作モードへの不本意なエントリに対する付加的なセキュリティを与えている。第一に、２つの特別テストモードのみを有するメモリ１においては、５個のアドレス端子が評価論理３０ａによって検査される。従って、本発明のこの実施例に基づいて特別テストモードが選択される確率（即ち、マルチクロック動作が必要とされる場合と相対的な上述した実施例においては、誤ったクロック動作の発生の確率）は３２のうちの２の確率である。注意すべきことであるが、上述した評価論理３０の場合における確率、即ち過電圧エクスカーションが夫々のクロックラインＣＫ１又はＣＫ４のイネーブルを発生させる確率は確実的なものである。なぜならば、使用可能な特別テストモード（即ち、２）の選択のために最小数のアドレス端子（即ち、１）が使用されているからである。前述したＭｃＡｄａｍｓｅｔａｌ．文献の場合と比較して、過電圧エクスカーションの場合に特別テストモードにエンタする確率は、少なくとも、１６のうちの９である（該モードのうちの１つはリセットコードである）。
【００８０】
第二に、注意すべきことであるが、このようなイネーブルのために評価論理３０ａのこの実施例において使用されるコードは全てが「０」又は全てが「１］ではなく、過電圧エクスカーションの場合における全てが「０」又は全てが「１」のコードの何れかを受取ることは、クロックラインＣＫ１及びＣＫ４においてイネーブル用クロック信号が表われることとはならない。上述した如く、アドレス端子における全てが「０」又は全てが「１」の状態は、パワーアップ又はホットソケット挿入期間中に最も可能性のある状態であると考えられる。注意すべきことであるが、ＭｃＡｄａｍｓｅｔａｌ．文献（表４はＩＶ参照）における全てが「０」のコードはパラレル（並列的）の読取り及び書込み動作を選択し、全てが「１」のコードは何等特定された機能を有してするものではないが、明らかに、通常動作（これは０１１１によって選択される）へリセットするものではない。評価論理３０ａはこのようなコードに応答するものではないので、テストモードへの不本意なエントリに対するセキュリティの付加的なレベルが与えられる。
【００８１】
注意すべきことであるが、評価論理３０ａは、別法として、テストモードイネーブル回路２９において単一クロック動作構成と共に使用することが可能であり、即ち、その場合には、単一の過電圧エクスカーションがテストモードをイネーブルさせることが可能であり、且つ上述したテストモードエントリに対する付加的なセキュリティを与える。評価論理３０ａの特徴を組込んだメモリに対して２つを超えた特別テストモードを使用することが可能であり、選択コードにおけるまばら性の利点を維持するために、付加的なアドレス端子を検査することが望ましい。
【００８２】
再度図２を参照すると、テストモードイネーブル回路２９は、更に、Ｄフリップフロップ９０及び９２を有しており、それらはテストモードイネーブル回路２９によって選択可能なテストモードの各々に対して直列的に接続されている。この実施例においては、２つのテストモードが、アドレス端子Ａ１の状態に依存して、テストモードイネーブル回路２９によって選択可能であるから、２対のＤフリップフロップ９０及び９２がテストモードイネーブル回路２９内に設けられている。メモリ１に対する付加的なテストモードを設ける場合には、付加的な対のＤフリップフロップ９０及び９２を設ければよい。
【００８３】
本発明によれば、アドレス端子Ａ３における一連の過電圧条件が、特別テストモードへのエントリを行なわせるために必要である。このことは、必要な一連の過電圧条件の数が２つのこのようなサイクルである場合、各テストモードに対して２つのフリップフロップ９０及び９２を設けることにより、テストモードイネーブル回路２９において達成される。付加的なセキュリティの目的のために、２つを超えた過電圧サイクルが特別テストモードへのエントリのために必要とされることが所望される場合には、付加的なフリップフロップが図２における２個のフリップフロップ９０及び９２の直列シーケンスへ付加される。ホットソケット挿入等の期間中の不本意なテストモードのエントリを回避するために、２つの過電圧サイクルが充分であると考えられ、従って本発明のこの実施例においてはフリップフロップ９０及び９２が設けられている。
【００８４】
フリップフロップ
図６を参照して、Ｄフリップフロップ９０及び９２の好適な構成について、特にＤフリップフロップ９０_０を参照して説明する。注意すべきことであるが、その他のラッチ、双安定マルチバイブレータ、又は種々のタイプのフリップフロップ（例えば、Ｒ−Ｓ及びＪ−Ｋフリップフロップ、及び単一段クロック型ラッチ）を、ここに記載する如くＤフリップフロップ９０及び９２の代わりに使用することも可能である。更に注意すべきことであるが、本発明のこの実施例においては、フリップフロップ９０及び９２の各々は図６に示した如くに構成されており、一方、所望により、本発明に基づいてテストモードイネーブル回路２９におけるフリップフロップ９２と対照的に、フリップフロップ９０に対して異なった構成を使用することも可能である。
【００８５】
フリップフロップ９０及び９２の各々は、相補的なクロック信号を受取るためのＣＫ及びＣＫ入力を有しており、且つデータ入力Ｄ及びリセット入力Ｒを有しており、フリップフロップ９０及び９２の各々は非反転出力Ｑを供給する。図６を参照すると、パスゲート９４は相補的なクロック入力ＣＫ及びＣＫによってゲート動作される相補的なＭＯＳトランジスタから構成されており、パスゲート９４の一側部はＤ入力を受取る。パスゲート９４の他側部はＮＡＮＤゲート９６の一方の入力端へ接続されており、該ゲートの他方の入力端はリセット入力Ｒへ接続されている。パスゲート９４及びＮＡＮＤゲート９６は、ＮＡＮＤゲート９６の出力端へ入力端を接続しているインバータ９７と共に、フリップフロップ９０_０の第一段として作用する。従って、インバータ９７の出力端はこの第一段の出力端であり、且つパスゲート１００における第二段の入力端へ接続されている。パスゲート９４へ接続されているＮＡＮＤゲート９６の入力端も第二パスゲート９８へ接続されており、該第二パスゲートは、パスゲート９４と相補的にゲート動作され、パスゲート９４におけるＮチャンネル及びＰチャンネルトランジスタは、夫々、クロック信号ＣＫ及びＣＫによってゲート動作され、一方パスゲート９８におけるＮチャンネル及びＰチャンネルトランジスタは、夫々、クロック信号ＣＫ及びＣＫによってゲート動作される。パスゲート９８は、インバータ９７の出力端へ接続されており、且つパスゲート９４がターンオフされた後にＮＡＮＤゲート９６の状態をラッチするように作用し、従ってフリップフロップ９０_０の動作を安定化させる。
【００８６】
フリップフロップ９０_０の第二段は第一段と同様に構成されているが、第一段と相補的にクロック動作する。パスゲート１００もクロック入力ＣＫ及びＣＫによってゲート動作される相補的なＭＯＳトランジスタから構成されているが、パスゲート９４とは反対の態様でゲート動作される（即ち、クロック入力ＣＫ及びＣＫがパスゲート９４において制御する場合にパスゲート１００における反対のトランジスタを制御する）。パスゲート１００の他方の側はＮＡＮＤゲート１０２の入力端へ接続されており、該ゲートはその他方の入力端においてリセット入力Ｒを受取る。ＮＡＮＤゲートの出力端は、インバータ１０３を介して、フリップフロップ９０_０のＱ出力端へ接続されている。第一段における場合と同様に、パスゲート１０４は、インバータ１０３の出力端とパスゲート１００へ接続されているＮＡＮＤゲート１０２の入力端との間に接続されており、且つパスゲート１０４はパスゲート１００と相対的にクロック入力ＣＫ及びＣＫによって相補的にクロック動作されインバータ１０３の出力と共にＮＡＮＤゲート１０２の入力をラッチする。
【００８７】
動作について説明すると、フリップフロップ９０_０は従来の二段Ｄ型フリップフロップとして動作する。クロック入力ＣＫが高へ移行し且つＣＫが低へ移行すると、パスゲート９４の両方のトランジスタがターンオンし、且つＤ入力端における論理状態をＮＡＮＤゲート９６へ送給する。高論理レベルがＤ入力端へ供給される例においては、図２に示した如く、且つ非リセット条件（即ち、リセット入力Ｒが高）を仮定すると、Ｄ入力の補数（即ち、低論理レベル）がＮＡＮＤゲート９６の出力端へ供給され、且つインバータ９７によって反転される。従って、高論理レベルがインバータ９７の出力端において残存し、パスゲート９８及び１００がターンオフされる。
【００８８】
クロック入力ＣＫが高へ移行し且つクロック入力ＣＫが低へ移行すると、パスゲート９４がターンオフし、且つパスゲート９８及び１００がターンオンされる。従って、パスゲート９８は、ＮＡＮＤゲート９６の入力端をインバータ９７の出力端へ接続させ、ＮＡＮＤゲート９６の状態を安定化させる。パスゲート１００は、インバータ９７の出力端における高論理レベルをＮＡＮＤゲート１０２の入力端へ送給し、該ＮＡＮＤゲートは、リセット入力Ｒが高論理レベルにあると、ＮＡＮＤゲート１０２及びインバータ１０３によって２度反転される。従って、インバータ１０３は非反転Ｑ出力端において高論理レベルを駆動する。クロック入力ＣＫが低へ復帰し且つクロックＣＫが高へ復帰すると、パスゲート１０４がターンオンし、インバータ１０３がＮＡＮＤゲート１０２の入力端を駆動してフリップフロップ９０_０のこの段を安定化することを可能とする。
【００８９】
リセット入力Ｒはフリップフロップ９０_０を無条件にリセットする。リセット入力Ｒが低論理レベルへ移行すると、ＮＡＮＤゲート９６及び１０２の両方が、それらの他方の入力の状態に無関係に、それらの出力端において高論理レベルを供給する。従ってインバータ９７及び１０３の各々は、それらの出力端において低論理レベルを供給し、従ってフリップフロップ９０_０のＱ出力端には低論理レベルが表われる。通常動作状態においては、クロック入力ＣＫが低であり且つクロック入力ＣＫが高であり、インバータ９７の出力端における低論理レベルがＮＡＮＤゲート９６に対する他方の入力を駆動し、フリップフロップ９０_０をその初期状態にリセットする。この初期状態は、リセット入力Ｒが高論理レベルへ復帰した後に残存する。
【００９０】
種々のコンデンサ１０５及び１０６がフリップフロップ９０_０の特定のノードへ接続して設けられており、コンデンサ１０５はＶ_ｃｃへ接続されており、且つコンデンサ１０６はＶ_ｓｓへ接続されている。これらのコンデンサは、通常、従来のフリップフロップには設けられていないが、本発明のこの実施例に従ってフリップフロップ９０_０においては有用なものであり、それが設けられているメモリ１のパワーアップ時にその状態を提供する。上述した如く、メモリ１がパワーアップ時に特別テストモードにエンタすることは好ましいことではない。従って、適切なテストモードイネーブル信号を受取った場合にのみ（この場合は、２つの過電圧条件）、メモリ１が何れかの特別テストモードにエンタするものであるようにフリップフロップ９０及び９２の状態がセットされることが重要である。従って、パワーアップ時にコンデンサ１０５がＮＡＮＤゲート９６及び１０２の出力端をＶ_ｃｃへ結合させ、且つコンデンサ１０６がＮＡＮＤゲート９６及び１０２の入力端及びインバータ９７及び１０３の出力端をＶ_ｓｓへ結合させる。このことは、過電圧エクスカーションを受取っていない初期条件において、パワーアップ時に、テストモードイネーブル回路２９（全て同様に構成されている）におけるフリップフロップ９０及び９２をセットする。
【００９１】
図２はテストモードイネーブル回路２９におけるフリップフロップ９０及び９２の接続状態を示している。フリップフロップ９０_０及び９２_０の両方に関しては、評価論理３０からのラインＣＫ４及びＣＫ４が夫々相補的クロック入力端ＣＫ及びＣＫへ接続されており、且つ評価論理３０からのラインＲＳＴがリセット入力端Ｒへ接続されている。フリップフロップ９０_０の場合、データ入力端ＤはＶ_ｃｃへ接続されており、従ってフリップフロップ９０_０によってクロック入力されるデータは常に高論理レベルである。図２に示した如く、フリップフロップ９２_０はそのＤ入力端をフリップフロップ９０_０の非反転Ｑ出力端へ接続している。逆に、フリップフロップ９０_１及び９２_１の相補的クロック入力端ＣＫ及びＣＫは評価論理３０からのラインＣＫ１及びＣＫ１へ接続されており、フリップフロップ９０_１及び９２_１のＤ及びＲ入力端はフリップフロップ９０_０及び９２_０と同様に接続されている。
【００９２】
フリップフロップ９２_０及び９２_１の非反転Ｑ出力端はドライバ１１０へ接続されている。ドライバ１１０は、実施すべき特別テスト機能のイネーブル及びディスエーブルを実行するのに必要な如く、フリップフロップ９２のＱ出力端の出力をメモリ１の残部へ送給するための従来のバッファ／ドライバである。例えば、この実施例においては、ラインＴはフリップフロップ９２_０の出力に従ってドライバ１１０によって駆動され、且つパラレルテスト回路２８へ接続されている。フリップフロップ９２_０の出力端における高論理レベルはパラレルテスト回路２８へ送給されてパラレルテスト機能をイネーブルさせる。同様に、ラインＴ_２は本実施例においては第二の特別テストモード乃至は動作の選択のために、フリップフロップ９２_１のＱ出力端の状態に従って、ドライバ１１０によって駆動される。
【００９３】
テストモードイネーブル回路の動作
図７を参照して、種々の条件に従ってのテストモードイネーブル回路２９の動作について説明する。この動作は、ラインＴによるパラレルテスト回路２８のイネーブル動作について説明するが、勿論、評価論理３０によって検査することの可能な例えばラインＡ１等のようなその他の入力又はあるアドレスの状態に依存して、他の特別テスト機能を選択することが可能である。
【００９４】
このテストモードイネーブル回路２９の動作の説明は、時間ｔ_０において、メモリ１が通常動作モードにある状態で開始するが、メモリ１はイネーブルされていない。従って、ラインＰＯＲは高（メモリ１が暫くの間パワーアップしている）、且つ、メモリ１がイネーブルされていないので、ラインＴＲＳＴは高である。従って、図２のテストモードイネーブル回路２９におけるラインＲＳＴは高論理レベルにあり、従ってフリップフロップ９０及び９２は、それらが必要なクロック信号を受取った場合にそれらのＤ入力端に供給されるデータを受取り且つクロック動作することが可能である状態にある。
【００９５】
時間ｔ_０においては、アドレス端子Ａ１及びＡ０がアドレスとしてそれらの通常状態にあり、このような動作期間中にこのような遷移を提供することを可能としている。従って、これらの端子の状態が特別テストモードへのエントリの目的のために「ｄｏｎ’ｔｃａｒｅ」であるが、これらの端子の状態は、勿論、メモリ１の動作において重要性を有している。アドレス端子Ａ１及びＡ３がこの条件にある場合、評価論理３０からのラインＣＫ４及びＣＫ４は、夫々、低及び高である。フリップフロップ９０_０及び９２_０が初期条件にあり、且つ従って、それらの出力端Ｑ（フリップフロップ９２_０の場合ラインＴとして示してある）は低論理レベルにある。
【００９６】
本実施例においてはパラレルテストモードである特別テストモードへのエントリは、アドレス端子Ａ３が過電圧条件への最初の遷移で開始する。以下に説明する如く、本発明のこの実施例においては、この過電圧（オーバーボルテッジ、即ちｏｖｅｒｖｏｌｔａｇｅ）条件は実際には「アンダーボルテッジ（ｕｎｄｅｒｖｏｌｔａｇｅ）」条件であり、その場合、アドレス端子Ａ３における電圧は電圧Ｖ_ｔｒｉｐへ駆動され、その電圧Ｖ_ｔｒｉｐは低論理レベル電圧より低いある値であって、且つ実際には、Ｖ_ｓｓよりも数ボルト低い場合がある。アドレス端子Ａ３は、この実施例においては、時間ｔ_１においてＶ_ｔｒｉｐレベルに到達する。
【００９７】
図３及び図５に関して上に説明した如く、アドレス端子Ａ３がＶ_ｔｒｉｐ又はそれ以下の電圧に到達すると、ラインＣＫＢＨＶ上で高電圧レベルが駆動される。評価論理３０におけるＮＡＮＤゲート８０によって、このことはアドレス端子Ａ１において論理状態をクロック入力させる。この場合に、パラレルテスト回路２８のイネーブル動作のために、アドレス端子Ａ１は高論理レベルにある。その結果、図７において時間ｔ_２において、クロックラインＣＫ４及びＣＫ４は夫々高論理レベル及び低論理レベルへ移行する。
【００９８】
フリップフロップ９０_０はそのＤ入力端をＶ_ｃｃへ接続しているので、クロックラインＣＫ４及びＣＫ４が夫々高及び低へ移行すると、「１」状態がその第一段内へクロック入力される。時間ｔ_３においてアドレス端子Ａ３がレベルＶ_ｔｒｉｐより高いその公称範囲内へ復帰すると、ラインＣＫＢＨＶは低論理レベルへ復帰し、且つラインＣＫ４及びＣＫ４は時間ｔ_４において夫々低レベル及び高レベルへ復帰する。このことは、上述した如く、「１」状態をフリップフロップ９０_０の第二段内へクロック入力させ、従って、時間ｔ_５において、その非反転Ｑ出力端において高論理レベルが供給される。
【００９９】
注意すべきことであるが、時間ｔ_５において、アドレス端子Ａ３における最初の過電圧エクスカーションの後に、ラインＴ上に高論理レベルのテストモードイネーブル信号は未だに発生されていない。これは、勿論、テストモードイネーブル回路２９の構成に起因するものであって、該回路は、テストモードをイネーブルさせるための直列した複数個のラッチ（本実施例においては、２個のフリップフロップ９０及び９２）を有しており、特別テストモードをイネーブルさせるためには複数個の過電圧エクスカーションを必要としているからである。従って、この構成は、ホットソケット挿入、電力損失とその後のパワーアップ、等に起因してテストモードをイネーブルさせるために使用される特定の端子上のノイズに基づいて特別テストモードを不本意にイネーブルすることに対しセキュリティを与えている。このようなイベント（事象）は問題の端子（この場合は、アドレス端子Ａ３）上に単一の過電圧イベントを発生させる場合があるが、このようなイベントの複数個のものを発生させる可能性は著しく低い。従って、特別テストモードの選択のために複数個の過電圧エクスカーションを必要とすることにより、本発明のこの実施例に基づくメモリ１は改良された信頼性を与えており、且つメモリ１がシステム内に据え付けた後、特別テスト又は特別動作モードにエンタして、その中に格納されているデータが回復不可能なように喪失されたり又は上書きされるような壊滅的な状態が発生することを回避している。
【０１００】
時間ｔ_６において、アドレス端子Ａ３はＶ_ｔｒｉｐより低い電圧への２番目の過電圧遷移を行なっている。アドレス端子Ａ１は未だに高論理レベルにあるので、このことは、時間ｔ_７において、ラインＣＫ４上において高論理レベル信号を発生させ且つラインＣＫ４上において低論理レベル信号を発生させ、そのことは、フリップフロップ９０_０のＱ出力端における高論理レベルをフリップフロップ９２_０の第一段内にクロック入力させる。時間ｔ_８において、アドレス端子Ａ３が、電圧Ｖ_ｔｒｉｐより高いその公称範囲内に復帰する。このことは、時間ｔ_９において、クロックラインＣＫ４及びＣＫ４を夫々低論理レベル及び高論理レベルへ復帰させ、そのことは、Ｑ出力端の高論理レベルを第二段のフリップフロップ９２_０内へクロック入力させる。その結果、時間ｔ_１０において、フリップフロップ９２_０のＱ出力端からドライバ１１０によって駆動されるテストモードイネーブル信号ラインＴが高論理レベルに到達する。このことは、パラレルテスト機能がイネーブルされたことを、パラレルテスト回路２８、及びパラレルテスト機能をイネーブルさせるのに必要なメモリ１内のこのようなその他の回路へ通信する。注意すべきことであるが、本発明のこの実施例は、特別テストモードがエンタされるためには、同一の特別テストモード選択コードが両方の過電圧エクスカーションに対して存在することを必要とする。上の実施例においては、このコードはアドレス端子Ａ１における高論理レベルである。例えば、アドレス端子Ａ１がアドレス端子Ａ３の２番目の過電圧エクスカーション期間中に低論理レベルにあると、クロックラインＣＫ４及びＣＫ４は夫々高レベル及び低レベルへ駆動されることはない。なぜならば、ＮＡＮＤゲート８０_０は、無条件に、その出力端において高論理レベルを有しているからである（それは、クロックラインＣＫ４を直接的に駆動し、且つクロックラインＣＫ４をインバータ８２を介して駆動する）。この特別テストモードをイネーブルするためには同一のコードを２回必要とするということは、付加的なセキュリティ（安全性）を与えている。
【０１０１】
注意すべきことであるが、更なるセキュリティのため、且つ減少した数のピンで付加的な特別テスト機能を選択するために、評価論理３０内に別のコーディングを容易に設けることが可能である。例えば、フリップフロップ９０及び９２の付加的なシリーズを設け評価論理へのそれらのクロック入力端への適宜の接続を設けることにより、このようなシーケンス動作を容易に達成することが可能である。例えば、第三対のフリップフロップ９０_２及び９２_２は、フリップフロップ９０_２が端子Ａ１上の高論理レベルと共に、端子Ａ３上の過電圧条件に応答してフリップフロップ９０_２がクロック動作され（即ち、そのクロック入力端はラインＣＫ４及びＣＫ４へ接続されている）、且つそれと関連したフリップフロップ９２_２が端子Ａ１上に低論理レベルが存在する状態で過電圧条件に応答してクロック動作する（即ち、そのクロック入力端はＣＫ１及びＣＫ１へ接続されている）ような態様で設けることが可能である。本明細書を参照することにより、当業者が、多数のその他のこのような組合わせ、及び付加的なコーディング及び組合わせを適用することは自明である。
【０１０２】
次に、図２ａと図５ｂとを共に参照して、本発明の別の実施例に基づく評価論理３０ｂ及びテストモードイネーブル回路２９ｂについて説明する。この別の実施例に基づく評価論理３０ｂは、複数個の特徴に基づいて、テストモードへの不本意のエントリに対する付加的なセキュリティを与えている。注意すべきことであるが、評価論理３９ｂはこれらの特徴の組合わせを有しているが、これらの特徴のうちの各々は個別的に使用可能なものであり、これらの特徴の組合わせはそれらの利点のうちの幾つかを得るために必ずしも必要なものではない。
【０１０３】
図２ａのテストモードイネーブル回路２９ｂは、過電圧検知回路３２へ接続して第二リセット信号ラインＲＳＴＡを設けることにより、図２のテストモードイネーブル回路２９と異なっており、以下の説明から明らかな如く、評価論理３０ｂは、異なった組合せの信号に応答してリセット信号ラインＲＳＴ及びＲＳＴＡを発生する。ラインＲＳＴＡは上述したラインＲＳＴと同一の態様で過電圧検知回路３２を制御する。テストモードイネーブル回路２９ｂは、更に、フリップフロップ９０_０及び９０_１の出力端を評価論理３０ｂへ接続しており、テストモードイネーブル回路２９ｂの現在の状態を評価論理３０ｂへフィードバックさせている。以下の説明から明らかな如く、このようなフィードバックは、不本意なテストモードエントリに対する付加的なセキュリティを与えている。
【０１０４】
図５ｂを参照して、この実施例に基づく評価論理３０ｂの構成について説明する。評価論理３０ｂは、図５ａの評価論理３０ａの場合における如く、ラインＰＯＲ，ＴＲＳＴ，ＣＫＢＨＶ上の入力を受取り、且つアドレス端子Ａ０，Ａ１，Ａ２，Ａ４，Ａ５からの入力を受取る。評価論理３０ｂは、ラインＲＳＴ，ＣＫ４，ＣＫ４，ＣＫ１，ＣＫ１上に出力を供給する。更に、評価論理３０ｂは、図２ａのフリップフロップ９０_０及び９０_１からラインＱ０及びＱ１上の入力を受取り、且つ、上述した如く、ラインＲＳＴＡを介して過電圧検知回路３２へ出力を供給する。
【０１０５】
ラインＲＳＴはフリップフロップ９０及び９２のＲ入力端へ接続しており、高論理レベルになるとそれをリセットする。評価論理３０及び３０ａにおける場合と同じく、ラインＲＳＴは、その入力端においてラインＰＯＲ及びＴＲＳＴを有するＮＡＮＤゲート７８の出力に従ってインバータ７９により駆動される。同様に、ラインＲＳＴＡは、ＮＡＮＤゲート７８Ａの入力端におけるラインＰＯＲ及びＴＲＳＴと共に、ＮＡＮＤゲート７８Ａからインバータ７９Ａによって駆動される。更に、ＮＡＮＤゲート７８は、第三入力端において、ＮＡＮＤゲート９３の出力を受取り、そのＮＡＮＤゲート９３は、その入力端において、過電圧検知回路３２からのラインＣＫＢＨＶを受取ると共にＯＲゲート７７からの信号をインバータ９１を介して受取る。
【０１０６】
ＯＲゲート７７は、評価論理３０ｂ内の論理の最後の出力端であり、それはそれに供給された信号を評価し且つ特別テストモードイネーブル動作が発生したか否かを決定する場合にテストモードイネーブル論理２９ｂの状態を検知する。ラインＱ０及びＱ１は排他的ＯＲゲート８５の入力端へ接続されており、該ゲートの出力端はＡＮＤゲート８７の第一入力端へ接続されている。ＡＮＤゲート８７の第二入力端はＤ型フリップフロップ９５のＱ出力を受取り、該フリップフロップのＤ入力端はＶ_ｃｃへ接続されており、且つそのＲ入力端はラインＲＳＴへ接続されており、且つそのクロック及び補数クロック入力端（ＣＫ及びＣＫ）はＡＮＤゲート８９の出力端へ接続されており、ＣＫ入力端へ接続されているラインの場合においてはインバータ９９によって反転されている。ＡＮＤゲート８９は一方の入力端においてラインＣＫＢＨＶを受取り、且つ他方の入力端においてはＯＲゲート７７の出力を受取る。
【０１０７】
これらのアドレス端子のうちのあるものは、評価論理３０ａにおける如く、ＮＡＮＤゲート８０_０及び８０_１によって評価される。この場合においては、ＮＡＮＤゲート８０_０は、インバータ８２_０によって反転されアドレス端子Ａ２へ接続された入力端を有しており、且つアドレス端子Ａ_０及びＡ１へ接続された入力端を有している。一方、ＮＡＮＤゲート８０_１は、インバータ８２_１によって反転されアドレス端子Ａ０及びＡ１へ接続された入力端を有しており、且つアドレス端子Ａ２へ接続された入力端を有している。ＮＡＮＤゲート８０の各々は、上述した如く、ＡＮＤゲート８９の出力端へ接続された入力端を有している。ＮＡＮＤゲート８０_０及び８０_１は、上述した如く、直接的に且つインバータ８１によって反転されて、相補的なラインＣＫ４（及びＣＫ４）及びＣＫ１（及びＣＫ１）を駆動する。
【０１０８】
この実施例に基づく評価論理３０ｂにおいては、アドレス端子Ａ４及びＡ５は、ラインＱ０及びＱ１によって通信されるフリップフロップ９０の状態と共に、付加的な論理によって評価される。ＡＮＤゲート８７の出力は、ＡＮＤゲート７５_１及び（インバータ８３_２による反転の後に）ＡＮＤゲート７５_０の夫々の一方の入力端を駆動する。ＡＮＤゲート７５は、更に、所望のコードに依存して、両方共直接的に及びインバータ８３によって反転されて、ラインＡ４及びＡ５の状態を受取る。図５ｂの実施例においては、ＡＮＤゲート７５_０は非反転状態でアドレスラインＡ４を受取り且つ反転した状態でアドレスラインＡ５を受取り、且つＡＮＤゲート７５_１は反転された状態でアドレスラインＡ４を受取り且つ非反転状態でアドレスラインＡ５を受取る。ＡＮＤゲートの出力端はＯＲゲート７７の入力端へ接続されている。
【０１０９】
メモリ１が通常動作モードにある後の特別動作モード選択動作と相対的に、評価論理３０ｂの動作について説明する。この動作は、前述した実施例における如く、過電圧エクスカーションのシーケンスに従って実施される。しかしながら、この実施例においては、評価論理３０ｂは、クロック信号ＣＫ４及びＣＫ４によってイネーブルされるパラレルテストモードの選択のためにアドレス端子（Ａ５，Ａ４，Ａ２，Ａ１，Ａ０の順番）へシーケンス０１０１１及び１００１１が供給されることを必要とする。
【０１１０】
初期状態においては、ラインＰＯＲ及びＴＲＳＴが高論理レベルにあり、従ってラインＲＳＴは高論理レベルにあり、テストモードイネーブル回路２９ｂが特別動作モード（即ち、特別テストモード）の初期化に応答することを可能としている。フリップフロップ９０_０及び９０_１の出力端からのラインＱ０及びＱ１は、両方とも、低論理レベルにあり、従って、排他的ＯＲゲート８５は、低論理レベルをＡＮＤゲート８７へ供給している。更に、この状態において（この場合には、メモリ１がチップイネーブル端子Ｅ１及びＥ２からイネーブルされるものではないと仮定する）、フリップフロップ９５のＱ出力も低論理レベルにある。従って、ＡＮＤゲート８７の出力は低論理レベルであり、そのことは、ＡＮＤゲート７５_１の出力を低論理レベルとさせる。従って、アドレス端子Ａ４及びＡ５はＡＮＤゲート７５_０によって評価され、それは、ラインＡ４が高であり且つラインＡ５が低である場合には、高論理レベルを供給する。この場合においては、コード０１０１１が供給されると、ＯＲゲート７７はその出力端において高論理レベルを供給する。
【０１１１】
端子Ａ３における過電圧エクスカーションの場合には、ラインＣＫＢＨＶが高論理レベルにある。このことは、ＡＮＤゲート８９をして、その出力端において高論理レベルを発生させ、Ｖ_ｃｃの高論理レベルをフリップフロップ９５内にクロック入力させる。更に、ＡＮＤゲートの出力端がＮＡＮＤゲート８０の各々の１つの入力端へ接続されており、アドレス端子Ａ_０，Ａ１，Ａ２の状態を評価することを可能としている。更に、ＯＲゲート７７の出力は高であるので（コード０１０１１が供給されるため）、インバータ７９の出力端からのラインＲＳＴは、ＮＡＮＤゲート９３の出力によって高であり、且つラインＰＯＲ及びＴＲＳＴの全ては高論理レベルにある。
【０１１２】
過電圧エクスカーションと関連してアドレス端子にコード０１０１１が供給されると、ラインＣＫ４及びＣＫ４は、夫々、ＮＡＮＤゲート８０_０及びインバータ８１_０によって高及び低へ駆動される。以下に説明する如く、アドレス端子Ａ３における過電圧エクスカーションの終りにおいて、フリップフロップ９０_０は高論理レベルをクロック入力し且つそれを、図５ｂのラインＱ０によって排他的ＯＲゲート８５へ接続されているそのＱ出力端へ供給する。ラインＱ１は低状態に留まる。なぜならば、この状態はフリップフロップ９０_１内にクロック入力されていないからである。従って、適宜のアドレス端子へ有効なコードの０１０１１が供給された状態でラインＡ３上に過電圧エクスカーションが発生した後に、フリップフロップ９５のＱ出力端及び排他的ＯＲゲート８５の出力端の両方は高論理レベルにあり、ＡＮＤゲート８７の出力端を高状態とさせ、且つＡＮＤゲート７５_１をイネーブルさせて次のエクスカーションに対しアドレス端子Ａ４及びＡ５を評価する。このように、アドレス端子Ａ５及びＡ４が第一サイクルにおける０１ではなくコード１０を受取ることに応答して今やＯＲゲート７７は高論理レベルを供給するに過ぎないので、評価論理３０ｂは１つの過電圧エクスカーションから次のものへ有効コードを変更する。
【０１１３】
注意すべきことであるが、最初のエクスカーションにおいて有効コードを受取ったことによってのみ、評価論理３０ｂはそのコードを変更させる。このことはＡＮＤゲート８７に基づいており、該ゲートはフリップフロップ９５をセットするために有効コードを有する過電圧エクスカーション、及び単に１つの有効コードが受取られていること（即ち、ラインＱ０及びＱ１の一方のみが高であることが可能である）の両方を必要とする。
【０１１４】
過電圧エクスカーションと関連して２番目の有効コード（１００１１）を受取ると、クロックラインＣＫ４及びＣＫ４が、高及び低へ夫々駆動され、且つ復帰する。以下に更に詳細に説明する如く、このようなシーケンスはラインＴ上に信号を発生し、パラレルテストモードの選択を行なう。
【０１１５】
複数個の過電圧エクスカーションに対し異なったコードを必要とするこの選択方法は、不本位なテストモードエントリに対し付加的なセキュリティを与えている。例えば、過電圧エクスカーションがノイズ又はホットソケット挿入に起因するものである場合には、過電圧エクスカーションと同一の時間に該アドレス端子において適切なコードシーケンス（例えば、０１０１１に続いて１００１１）が存在する可能性は殆どない。必要とされる有効コードのシーケンスは、該有効コードがアドレス端子における１組の使用可能な値の中で極めてまばらであるということを考慮にいれると、更なるセキュリティを提供している。
【０１１６】
評価論理３０ｂは、更に、種々のリセット機能により付加的なセキュリティを与えている。最初に、過電圧エクスカーションと共に、アドレス端子Ａ４及びＡ５において無効なコードが受取られる場合には、ＯＲゲート７７の出力は低論理レベルにあり、そのことは、インバータ９１による反転の後に、ＮＡＮＤゲート９３の出力を低論理レベルへ移行させる。このことは、ラインＲＳＴ上に低論理レベルを出現させ、そのことは、テストモードイネーブル回路２９内のフリップフロップ９０及び９２、及び評価論理３０ｂ内のフリップフロップ９５をリセットさせる。従って、評価論理３０ｂは、特別テストモードをイネーブルさせるためには２つの異なった有効なコードが受取られることを必要とするばかりではなく、これら２つのコードが、それらの間において、無効なコードを受取ることなしに、互いに直接的に前後していることを必要とする。このことは、特別テストモードを選択する場合のセキュリティを更に向上させている。
【０１１７】
注意すべきことであるが、このような無効コードの場合には過電圧検知回路３２はイネーブルされたままであり、そのことは、無効コードを受取った後引き続き過電圧エクスカーションの受領を行なうことを可能とする。
【０１１８】
勿論、適宜の論理を付加することにより、より長い又は異なったシーケンスのコードを評価論理３０ｂ内に設けることが可能である。例えば、アドレス端子Ａ４及びＡ５の場合における如く、ＡＮＤゲート８７によって選択される付加的なＡＮＤ又はＮＡＮＤ機能と共に、アドレス端子の全てを評価することが可能であり、従ってイネーブルされるべき特別テストモードに対して全てのビットが変化せねばならない。本明細書を参照することにより、当業者がその他の変形例及び修正例を使用することは自明である。
【０１１９】
図２ｂ及び図５ｃを共に参照して、本発明の更に別の実施例に基づく評価論理３０ｃ及びテストモードイネーブル回路２９ｃについて説明する。この別の実施例に基づく評価論理３０ｃは、特別テストモードコードを与える最小数の端子のみが使用可能である場合に、テストモードへの不本意のエントリに対する付加的なセキュリティを与えている。例えば、単に１つの端子が特別テストモードコードの供給に対して使用可能である場合、図２ｂ及び図５ｃの実施例は、テストモードへエントリする前に特定のシリアルシーケンスを要求することによりテストモードへの不本意なエントリに対するセキュリティを与えている。図２ｂを参照すると、テストモードイネーブル回路２９ｃは、単一アドレス端子Ａ１のみが評価論理３０ｃへ接続されている状態を示している。評価論理３０ｃは、過電圧エクスカーションと共に端子Ａ１において受取られる直列データを評価し、且つこのシーケンスに従ってフリップフロップ９０及び９２のクロック動作を制御するための回路を有している。
【０１２０】
図５ｃを参照して、アドレス端子Ａ１からの直列データストリームを評価し且つテストモードイネーブル回路２９内のフリップフロップ９０及び９２のクロック動作を制御するための評価論理３０ｃの構成について説明する。評価論理３０ｃはシフトレジスタ１００を有しており、それは、過電圧検知回路３２によって検知され且つラインＣＫＢＨＶ上を伝達される過電圧エクスカーションによってクロック入力されて、アドレス端子Ａ１上の一連（シリーズ）のデータ状態を受取り且つ格納する。評価論理３０ｃは、以下に詳細に説明する如く、シフトレジスタ１００の状態を評価し、且つ有効データ状態に関連してラインＣＫＢＨＶの別のパルスを受領すると、テストモードイネーブル回路２９ｃ内のフリップフロップ９０へ最初のクロックパルスを供給する。
【０１２１】
評価論理３０ｃは、更に、カウンタ１０２を有しており、それは、この実施例においては、最初のクロックパルスが評価論理３０ｃによって発生されると、ラインＣＫＢＨＶ上のパルスのカウント動作を開始する。このシーケンスの終了時に（この実施例においては４個のパルス）、カウンタ１０２は、最後のデータ状態とシフトレジスタ１００の状態との比較をイネーブルし、有効データが受取られた場合であって、且つそれがテストモードイネーブル回路２９ｃ内のフリップフロップ９０へ最初のクロックパルスを発生したコードと同一のものである場合には、２番目のクロックパルスが発生され且つ特別テストモードがイネーブルされる。この２番目のコードが有効なものではないか、又はそれが受付けられた前の有効コードとは異なったものである場合にはシフトレジスタ１００及びテストモードイネーブル回路２９ｃ内のフリップフロップ９０及び９２は、ラインＲＳＴを介してリセットされ、且つ特別動作乃至はテストモードへ再度エンタするためのシーケンスが再度開始せねばならない。
【０１２２】
図５ｃを参照して、評価論理３０ｃの詳細な構成、及びそれが特別テストモードをイネーブルさせる場合の動作について詳細に説明する。フリップフロップ９０_０及び９０_１からのラインＱ０及びＱ１は、インバータ１０７によって反転された後に、ＮＡＮＤゲート１０６の入力端で受取られており、従って、ラインＱＯＲ上のＮＡＮＤゲート１０６の出力はラインＱ０及びＱ１の論理的ＯＲである。ラインＱＯＲはＮＡＮＤゲート１０８の第一入力端へ接続されており、該ゲートの出力端はＮＡＮＤゲート１１８の入力端へ接続されている。初期条件においては、フリップフロップ９０の両方がそれらの出力端において論理低状態を有しており、ラインＱＯＲは低であって、ＮＡＮＤゲート１０８の出力を高論理レベルとさせている。ラインＱ０及びＱ１は、更に、ＮＡＮＤゲート１１４_１及び１１４_０の夫々の入力端へ接続されている。
【０１２３】
シフトレジスタ１００は、互いに直列接続されている３個のＤ型フリップフロップ１０１を有しており、且つフリップフロップ１０１_１，１０１_２，１０１_３の出力を、夫々、出力ラインＳ１，Ｓ２，Ｓ３上に供給する。フリップフロップ１０１はラインＣＫＢＨＶによってクロック動作される（フリップフロップ１０１のＣＫ入力端はインバータ１２３によって反転した後にラインＣＫＢＨＶによってクロック動作される）。第一フリップフロップ１０１_１の入力端はアドレス端子Ａ１へ接続されている。従って、端子Ａ３上の過電圧エクスカーションを表わすラインＣＫＢＨＶ上の各パルスに対して、アドレス端子Ａ１における論理状態はシフトレジスタ１００の相継ぐ段の中にクロック入力される。注意すべきことであるが、シフトレジスタ１００は上述した図５ｂの場合における場合と同様に、ＮＡＮＤゲート７８からのラインＲＳＴによってリセットされる（インバータ７９を介して）が、以下に更に詳細に説明する如く、カウンタ１０２からの付加的な入力が与えられている。
【０１２４】
本実施例においてラインＣＫＢＨＶの３つのパルスによって、３ビットコードがアドレス端子Ａ１からシフトレジスタ１００内へシフト入力されている。出力Ｓ１，Ｓ２，Ｓ３が所望のコードに従って、あるラインに対してはインバータ１０９を介してＮＡＮＤゲート１０４へ供給される。従って、ＮＡＮＤゲート１０４_０は、シフトレジスタ１００内へシフト入力されたコードが１０１である場合には（出力Ｓ３，Ｓ２，Ｓ１に夫々対応している）、ラインＳＲ４上の高レベルをＮＡＮＤゲート１１４_０へ供給する（インバータ１０５を介して）。本実施例においては、ラインＳＲ１上に高レベルを供給するためのＮＡＮＤゲート１０４_１に対するコードは１１０である。この時にフリップフロップ９０に対しては何等クロックパルスが発生されていないので、ＮＡＮＤゲート１１４に対する他方の入力は、インバータ１０７によって反転されたラインＱ０及びＱ１からの高論理レベルである。シフトレジスタ１００がコード１０１を供給するこの例においては、ラインＲＤＹ４は高論理レベルにあり、ＮＡＮＤゲート１０４_１からのラインＳＲ１が低であるのでラインＲＤＹ１は低である。
【０１２５】
ラインＣＫＢＨＶ上の４番目のパルスにおいて、アドレス端子Ａ１が高論理レベルにあると、ＮＡＮＤゲート１１８の出力は低である。インバータ１１９による反転の後、ラインＰＬＳ４は高論理レベルにあり、それは、ラインＲＤＹ４上の高論理レベルと共に、ＮＡＮＤゲート１１６_０（その入力端においてラインＰＬＳ４及びＲＤＹ４を有している）をして、図２ｂ内のテストモードイネーブル回路２９ｃのフリップフロップ９０_０へのラインＣＫ４及びＣＫ４上に夫々高論理レベル及び低論理レベルを供給する。従って、本実施例においては、パラレル（並列）読取り／書込みの特別テストモードをイネーブルさせるために必要とされる第一シリアルコードは、アドレス端子Ａ３における過電圧エクスカーションによりクロック入力されるアドレス端子をＡ１における１０１１のシリアルコードである。従って、フリップフロップ９０_０の出力端からのラインＱ０は高論理レベルにある（端子Ａ３における過電圧エクスカーションの終了時においてラインＣＫＢＨＶが低レベルへ復帰した場合）。
【０１２６】
ラインＱ０が高であると、ラインＱＯＲも高論理レベルにある。ラインＱＯＲもＮＡＮＤゲート１１０の入力端へ接続されており、該ゲートは、インバータ１１１を介して、カウンタ１０２をクロック動作させる。カウンタ１０２は従来の２ビットカウンタであり、それはＤフリップフロップ１０３_１及び１０３_２を有している。フリップフロップ１０３の出力端は、インバータ１２１を介して、それらのＤ入力端へ接続されており、且つフリップフロップ１０３_１の出力端はＤフリップフロップ１０３_２のクロック動作を制御するために、ＮＡＮＤゲート１１２及びインバータ１１３を介してインバータ１１１の出力でゲート動作される。フリップフロップ１０３_１及び１０３_２の出力は、夫々、ラインＣＴ１及びＣＴ２上に供給される。従って、ラインＣＫＢＨＶの各パルスと共に、カウンタ１０２は、００，０１，１０，１１のシーケンスに従ってカウントする（ラインＣＴ２は該カウントにおけるより高い桁位置のビットである）。
【０１２７】
従って、ラインＣＫＢＨＶの３個のパルスの次のシーケンスがカウンタ１０２をしてその１１状態へカウントさせる。ラインＣＴ１及びＣＴ２はＮＡＮＤゲート１２６の入力端へ接続されており、該ゲートは、従って、該カウントが１１に到達する迄、ラインＣＴＮ上のその出力端において高論理レベルを駆動する。他方の入力端がラインＣＴＮに接続されているＮＡＮＤゲート１０８の出力端は低論理レベルにある。なぜならば、ラインＱＯＲも高論理レベルにあるからである（ラインＱ０は高である）。従って、カウンタ１０２はこの期間中においてラインＣＫＢＨＶ上のクロックパルスがラインＰＬＳ４上に高論理レベルを発生することを禁止しており、このように、誤ったコードがフリップフロップ９０及び９２に対してクロックパルスを時期尚早に発生させることはない。注意すべきことであるが、ラインＣＫＢＨＶ上のこれらのパルスは継続してシフトレジスタ１００内へデータをシフトさせており、以下に説明する如く、シーケンスの終了時に比較を行なう。
【０１２８】
カウンタ１０２が１１状態に到達すると、ラインＣＴＮは低論理レベルへ移行する。従って、ＮＡＮＤゲート１０８はＮＡＮＤゲート１１８へ高論理レベルを供給し、該ゲート１１８は、ラインＡ１及びＣＫＢＨＶの状態がＮＡＮＤゲート１１８の出力を制御することを可能としている。ラインＣＫＢＨＶの４番目のパルスの時に端子Ａ１において高論理レベルが存在すると、ラインＰＬＳ４は再度高論理レベルへ移行する。従って、ラインＣＫ４及びＣＫ４（本実施例における場合）上の２番目のクロックパルスは、ラインＲＤＹ４が再度高論理レベルにあり（即ち、シフトレジスタ１００がコード１０１を供給している）、且つラインＱ１が低論理レベルにある場合に、ＮＡＮＤゲート１１６_０によって発生される。注意すべきことであるが、フリップフロップ９０_０からのラインＱ１が低論理レベルにあるという条件は、最初のクロックパルスがフリップフロップ９０及び９２の一方のシリーズへ発生された後に、フリップフロップ９０及び９２の別のシリーズへクロックパルスが発生されることを防止する。
【０１２９】
評価論理３０ｃは、更に、コードの第二シーケンスが誤っている場合のリセット回路を有している。上述した例において、シフトレジスタ１００が１０１コードを発生しない場合、ラインＲＢＹ４は低論理レベルにある。フリップフロップ９０_０及び９２_０への最初のクロックパルスからラインＱ０が高であると、ラインＲＤＹ１は、シフトレジスタ１００内のコードとは無関係に、低論理レベルにある。ＮＯＲゲート１２０は、その入力端をラインＲＤＹ１及びＲＤＹ４へ接続しており、且つ従って、ＮＡＮＤゲート１２４に対してその出力端において高論理レベルを発生する。ＮＡＮＤゲート１２４は、更に、ラインＣＫＢＨＶと共に、その入力端においてラインＣＴ１及びＣＴ２上でカウンタ１０２の状態を受取り、且つその出力端をＮＡＮＤゲート７８の入力端へ接続しており、該ゲートはインバータ１１９を介してラインＲＳＴを駆動し、且つそれはインバータ７９からシフトレジスタ１００をリセットする。従って、カウンタ１０２の状態が１１であり、且つ有効なコードがラインＣＫＢＨＶの４番目のパルスの時に受取られない場合（即ち、ラインＲＤＹ１及びＲＤＹ４の両方が低）、ＮＡＮＤゲート１２４の出力は低論理レベルへ移行し、ＮＡＮＤゲート７８及びインバータ７９をしてシフトレジスタ１００内のフリップフロップ１０１をリセットさせ、且つラインＲＳＴを介してテストモードイネーブル回路２９ｃ内のフリップフロップ９０及び９２をリセットさせる。従って、誤ったコードを受取ると、例え最初のクロックパルスがフリップフロップ９０及び９２へ送給された後であっても、評価論理３０ｃは、テストモードへエントリする前に、完全なシーケンスを受取ることを強制する。
【０１３０】
従って、本発明のこの別の実施例に基づく評価論理３０ｃは、更に、単に１つの端子がコードを受取るために使用可能な場合であっても、特別テストモードへ不本意にエントリすることに対する付加的なセキュリティを与えている。この付加的なセキュリティは、まばらなシリアルコード、即ち使用可能なテストモードから個別的に選択するために必要な最小数よりも大きなビット数のシリアルコードによって与えられる。この実施例においては、各々が４個のビットの２つのシーケンスが２つのテストモードの内の１つを選択するために要求される。更に、注意すべきことであるが、全てが「０」又は全てが「１」以外のコードが必要とされ、そのことは更にセキュリティのレベルを増加させている。
【０１３１】
特別テストモードの選択及びイネーブル動作に対するモードに拘らず、特別テストモード（特に、パラレルテストの場合）がイネーブルされると、アドレス端子Ａ１及びＡ３は、例えば特別テストモードにおいて書込まれるべき又は読取られるべきアドレス位置の選択等のような付加的な機能を有する場合がある。従って、アドレス端子Ａ１及びＡ３は、このようなイネーブル動作が発生した場合には、特別テストモードをイネーブルする目的のためには「ｄｏｎ’ｔｃａｒｅ」であるが（且つそのような場合を図７に示してある）、アドレス端子Ａ１及びＡ３の状態は所望のテストを達成する場合に重要性を有する場合がある。
【０１３２】
図７を参照して、チップイネーブルによってメモリ１の選択により特別テストモードをディスエーブルさせる場合について説明する。上述した如く、特別テストモードが通常動作期間中に不本意にエンタされると、最初の考え得る結果は、該メモリ内に格納されているデータ、即ちそれが格納されるという予測の下でメモリ内に書込まれるデータが喪失される場合がある。従って、テストモードをイネーブルするために複数個の過電圧エクスカーションが必要とされる上述した特徴は、このようなデータの喪失に対し付加的なセキュリティを与えている。
【０１３３】
しかしながら、更に、このような不本意なエントリは、テストモードをディスエーブルさせ且つ通常動作モードへ再度エンタする制御可能な方法が存在しない場合には、更に一層深刻な問題となる。前述のＭｃＡｄａｍｓｅｔａｌ．の文献に記載されている如く、過電圧条件によってイネーブルされる特別テストモードを有するメモリにおいては、メモリを通常動作モードとさせる以前の技術は、通常動作モードを再度エンタさせるべきことを表わすコードと共に、付加的な過電圧エクスカーションを実施することによるものである。しかしながら、テストモードが不本意にエンタされる場合、特にシステムの文脈における場合には、通常動作モードへの再エントリは、最初に、不適切なモードが検知されることを必要とし、且つ２番目に、適切なコードで過電圧エクスカーションが該装置へ印加されることを必要とし、そのようにして通常動作を再生させることが可能である。しかしながら、予想以外にテストモードにあることによって発生されるエラーを検知するための能力は、そのエラーがテストモードにあることに起因することを決定することと勝るとも劣らず、多くのシステムにとって比較的複雑な操作である。更に、そのシステムは、テストモードを抜け出るために必要な過電圧能力を有するものでない場合がある。従って、このようなイネーブル動作が検知されるものと仮定して、不本意にイネーブルされた特別テストモードを抜け出るためには、このようなシステムにおいては全く完全なシステムシャットダウンが必要とされる。
【０１３４】
本発明のこの実施例に従うと、図１及び図２及び評価論理３０に関して上述した如く、メモリ１は特別テストモード内に配置させることが可能であり、且つ、メモリ１がイネーブルされないような時間の間にそこに留まることが可能である。図１に関して上述した如く、この実施例に基づくメモリ１は、端子Ｅ１を低論理レベルとし且つ端子Ｅ２を高論理レベルとすることによってイネーブルされる。このイネーブルされた条件に応答して、ラインＴＲＳＴは低論理レベルにあり、そのことは、評価論理３０におけるラインＲＳＴを低論理レベルとさせる。上に説明した如く、このような状態は、フリップフロップ９０及び９２の全てをリセット状態とさせ且つその状態に保持させ、フリップフロップ９２のＱ出力を無条件に低論理レベルとさせる。このような場合、特別テストモードはイネーブルされることができず、それらがイネーブルされた状態に留まることもできない。
【０１３５】
図７を参照して、メモリ１の脱選択に起因して特別テストモードからのイグジット、即ち抜出ることについて説明する。時間ｔ_１１において、パラレルテスト用の特別テストモードがイネーブルされた状態で示されており、ラインＴが高論理レベルにある。しかしながら、時間ｔ_１２において、ラインＴＲＳＴは高から低への遷移を行ない、このような遷移は、メモリ１をイネーブルさせるために適切な論理レベルを受取るチップイネーブル入力端子Ｅ１及びＥ２の両方に応答して、図１に示したＡＮＤゲート２５及びインバータ２７によって発生される。ラインＴＲＳＴが低論理レベルへ移行することに応答して、評価論理３０はラインＲＳＴ上に低論理レベルを発生する。図６に関して上述した如く、テストモードイネーブル回路２９内のフリップフロップ９０及び９２は、全て、ラインＲＳＴに応答して、それらがそれらの夫々のＱ出力端において低論理レベルを供給する状態へリセットされる。その結果、ドライバ１１０は、フリップフロップ９２_２のＱ出力がラインＲＳＴ上の低論理レベルによって低へ駆動されることに応答して、時間ｔ_１３においてラインＴ（且つ、ラインＴ２）上の低論理レベルを駆動する。
【０１３６】
従って、本発明のこの実施例によれば、特別テストモードからのイグジット（抜け出し）は、単に、チップイネーブル機能によりメモリ１のイネーブル動作によって実施される。このようなイネーブル動作は、勿論、メモリ１のシステムユーザに対して使用可能なものである。なぜならば、チップイネーブルによるイネーブル動作は、メモリ１のこの実施例の必要且つ特定された機能だからである。更に、例えば、単に１つのメモリバンクが使用されている場合のようなバス競合の可能性がない特に簡単なシステムにおいては、チップイネーブル端子Ｅ１及びＥ２はイネーブル状態へハードワイヤード構成とさせることが可能である。このようなハードワイヤード構成は、このメモリ１の実施例の場合、ラインＴＲＳＴが低論理レベルに留まる場合、システム動作期間中に特別テストモードへ不本意にエンタする可能性を否定する。テストモードへのエントリに起因するデータ損失は、このような適用においては、発生することはない。
【０１３７】
次に、図８を参照して、パワーアップシーケンスに応答するテストモードイネーブル回路２９の動作について説明する。以下に説明する如く、テストモードイネーブル回路２９はパワーオンリセット回路４０を有しており、それはパワーアップ時に初期的にラインＰＯＲ上に低論理レベルを発生し、且つＶ_ｃｃ電圧スレッシュホールドに到達した後の時刻においてその上に高論理レベルを発生する。
【０１３８】
時間ｔ_０において、メモリ１は、電源電圧Ｖ_ｃｃを示した上部ラインによって示される如く、パワーダウン状態にあり、端子Ａ３には負の電圧が印加されている。上述した如く、このような状態は、電源Ｖ_ｃｃのパワーアップ期間中、又はメモリ１の「ホットソケット」を前にパワーアップした位置内へ挿入する場合に発生する場合があり、電源電圧Ｖ_ｃｃはその電圧が端子Ａ３へ印加される後にメモリ１に到達する。何れの場合においても、アドレス端子Ａ３は、Ｖ_ｃｃに対して、更に多分Ｖ_ｓｓに対して、この時点において過電圧状態にある。端子Ａ３におけるこの状態に応答し、且つアドレス端子Ａ１がコード（パワーアップ期間中に有り得る如く、低論理レベルにおけるものとしてこの説明の目的のために任意的に選択される）を表わす場合、評価論理３０はラインＣＫ１及びＣＫ１上に夫々高信号及び低信号を発生する。注意すべきことであるが、上述した理由のために、端子Ａ３における過電圧条件は意図的に供給されるものではなく、この状態において、特別テストモードがこの条件でイネーブルされることを意図されているものでもない。その代わりに、端子Ａ３におけるこの過電圧エクスカーションは、パワーアップ又はホットソケット条件によって発生されるアドレス端子Ａ３と相対的な電源Ｖ_ｃｃのステータスの属性である。
【０１３９】
ラインＣＫ１及びＣＫ１上のこれらの信号は、テストモードイネーブル回路２９内のパワーオンリセット回路４０が存在しなかったならば、フリップフロップ９０_１をしてそのＤ入力端において高論理レベルへラッチさせる。Ｖ_ｃｃが図８に示した電圧Ｖ_ｏｎより低い低レベルにある期間中で、且つ図８においてｔ_ｄとして示したその後の時間期間の間、ラインＰＯＲはパワーオンリセット回路４０によって低論理レベルに維持される。従って、評価論理３０は、テストモードイネーブル回路２９内のフリップフロップ９０及び９２へのラインＲＳＴ上に低論理レベル信号を発生し、そのＱ出力が低論理レベルに維持することを確保する。図８に示した如く、ドライバ１１０によって駆動されるフリップフロップ９２_１のＱ出力に対応して、フリップフロップ９０_１のＱ出力及びラインＴ２の両方が、端子Ａ３における過電圧エクスカーションとは無関係に、この時間期間中低論理レベルに留まる。
【０１４０】
電源電圧Ｖ_ｃｃがパワーオンリセット回路４０がトリップする限界Ｖ_ｏｎを超えた後であって、且つパワーオンリセット回路４０内に組込んだ時間遅延ｔ_ｄの後に、ラインＰＯＲは時間ｔ_１において高論理レベルへ駆動される。ラインＰＯＲが高レベルへ移行することに応答して、評価論理３０はフリップフロップ９０及び９２へのラインＲＳＴ上に高論理レベルを供給する。その結果、フリップフロップ９０及び９２は、それらのクロック入力端における信号に応答する。更に、電源電圧Ｖ_ｃｃが公称レベルに到達することに応答して、上述した状況に起因して過電圧状態にあったアドレス端子Ａ３も公称レベルに復帰する。次いで、メモリ１の通常動作が継続することが可能である。
【０１４１】
図８の動作実施例においては、過電圧エクスカーション期間中に低レベルにあるアドレス端子Ａ１によって選択されるテストモードイネーブルラインＴ２と関連する特別テストモードがイネーブルされる。従って、前の場合における如く、時間ｔ_２において、第一過電圧（この場合は、アンダー電圧）条件が、アドレス端子Ａ１が低論理レベルにあるような期間中にアドレス端子Ａ３へ意図的に供給され、この特別テストモードを選択する。この条件に応答して、評価論理３０が、時間ｔ_３において、ラインＣＫ１及びＣＫ１上に夫々高論理レベル及び低論理レベルを供給する。このことは、フリップフロップ９０_１の第一段の遷移を発生し、従って、それはその出力端に高論理レベルを供給する。アドレス端子Ａ３が時間ｔ_４において公称レベルに復帰すると、時間ｔ_５において低論理レベル及び高論理レベルが夫々ラインＣＫ１及びＣＫ１上に供給され、そのことは、高論理レベルを、フリップフロップ９０_１の第二段及びＱ出力端へクロック入力させる。
【０１４２】
注意すべきことであるが、時間ｔ_１において発生したアドレス端子Ａ３の過電圧エクスカーションはこのシーケンスにおける２番目のこのようなエクスカーションであるが、テストモードイネーブル回路２９はこのエクスカーションを最初のそのようなシーケンスとして取扱っており、そのことは、ラインＴ２が低論理レベルに留まることから明らかである。従って、テストモードイネーブル回路２９はパワーアップ又はパワーダウン期間中の過電圧状態が、実際上、テストモードイネーブル回路２９に関するこのような条件の効果をロックアウトすることにより、特別テスト機能の不本意のイネーブル動作を発生することを防止している。従って、完全なパワーアップの後に発生する過電圧条件乃至は状態のみがテストモードイネーブル回路２９によって有効なものとして受付けられる。図８に示した如く、端子Ａ３における２番目のそのようなエクスカーションが最初のものとしてカウントされるに過ぎない。
【０１４３】
従って、特別テストモードは、時間ｔ_６において発生する端子Ａ３における２番目の過電圧エクスカーションによってイネーブルされ、それは、時間ｔ_７における端子Ａ３が公称レベルへ復帰することと一体となって、図７に関して上述したのと同一の態様で、ラインＴ２において高論理レベル信号を発生する。
【０１４４】
テストモードにおける出力イネーブル
図１及び図９を参照して、テストモードイネーブル回路２９による特別テストモードのイネーブル動作の結果としての、出力バッファ２２の制御について説明する。図１に示し且つ上に説明した如く、メモリ１のこの実施例は、ＯＲゲート３３を有しており、それは、その入力端において、ＡＮＤゲート２５の出力端からのラインＣＥを受取り且つテストモードイネーブル回路２９からのラインＴを受取る。ＯＲゲート３３の出力端はＡＮＤゲート２６の入力端へ接続されており、且つＡＮＤゲート２６の出力端は出力バッファ２２のイネーブル動作及びディスエーブル動作を制御する。説明の便宜上、出力バッファ２２がＡＮＤゲート２６の出力端における高論理レベルによってこの実施例においてはイネーブルされる。
【０１４５】
注意すべきことであるが、図２乃至７に関して上述した如く、ラインＴは、メモリ１内の２つの特別テストモードのうちの１つをイネーブルする信号を担持する。メモリ１内の出力バッファ２２を制御する目的のためには、テストモードイネーブル信号（本実施例においてはラインＴ及びＴ２）の論理的ＯＲを図１のＯＲゲート３３の入力端へ送給することが有用である場合がある。このことは、以下に説明するような態様で出力バッファ２２を制御するために特別テストモードの何れか１つの選択を行なうことを可能とする。一方、特に２つを超えた特別テストモードが使用可能な場合においては、特別テストモードのうちのある選択したもののみのイネーブル動作が出力バッファ２２のイネーブル動作及びディスエーブル動作に影響を与えることが可能であるように適宜の論理を実現することが可能であり、このような論理の構成は、勿論、テストモードにおける出力バッファ２２の所望の制御に基づいて当業者にとって自明なものである。
【０１４６】
更に注意すべきことであるが、ＯＲゲート３３によるラインＣＥ及びラインＴの論理的結合とそれに続くＡＮＤゲート２６による出力バッファ２２のイネーブル動作の制御はこの機能の比較的簡単な具体例である。その他の回路、例えば、出力バッファ２２のイネーブル動作及びディスエーブル動作のタイミングを制御し、又は更に出力バッファ２２のイネーブル動作をその他の目的のためにメモリ１内の付加的な内部信号とゲート動作させる遅延段を本回路の特定の条件に基づいてこの機能の具体化において設けることが可能であることは勿論である。更に、正論理について示したが、本発明の実施において負論理（即ち、ＯＲとＡＮＤの実現化ではなくＭＯＲとＮＡＮＤの実現化）も等価的に使用可能であることは勿論である。
【０１４７】
ラインＴ上のテストモードイネーブル信号による出力バッファ２２の制御は、本発明のこの実施例に基づいて構成されたメモリ１において特に有益的な機能を与えている。このような構成の第一の機能は、メモリ１がその特別のテストモードステータスを通信することが可能であり、ユーザ（又は検査を行なうテスト装置）に対して特別テスト動作を実施する時点の前に、本装置が特別テストモードにあることのアクノレッジメント（通知）を与えることが可能であるということである。このようなアクノレッジメントは、例えば上述した過電圧エクスカーション等の異常なサイクルによって特別テストモードへのエントリが開始される場合には特に重要である。なぜならば、このようなサイクルは、テスト装置乃至はシステムの公称的な能力範囲のものでない場合があり、従ってこのようなサイクルが所望通りに実施されるということは常に確かではないからである。更に、特別テストモードにおけるテストが装置の製造又はテスト期間中に不合格となる場合には、テストモードへのエントリのアクノレッジメントは、テスト装置及びオペレータが、該メモリが実際にテストに不合格であったのか又はそれが単にテストモードにエンタすることを失敗したのかについて質問しないことを可能とする。注意すべきことであるが、テストモードエントリ手順は該装置（メモリ）が販売される明細に合致するものでない場合があるので、予定通り特別テストモードにエンタすることに失敗する集積回路は通常動作モードにおいて完全にテストされ且つ全てのその特定された条件に合致するものである場合がある。
【０１４８】
更に、特別テストモードのイネーブル動作の通信は、このようなモードへの不本意なエントリの検知を行なうことを可能とし、従ってユーザは、該装置の通常動作モードへの復帰のために要求される必要なサイクルを実施することが可能である。
【０１４９】
しかしながら、上述した如く、パッケージ化した集積回路装置、特にメモリ１等のようなメモリ装置の外部端子の数は、パッケージ化したメモリ装置、且つ該装置のために必要な回路基板空間の寸法を可及的に小さなものに維持するために最小値に維持される。更に、回路基板の複雑性を最小とするためにパッケージ化したメモリ装置に対しての接続を可及的に少ないものとすることが望ましい。従って、集積回路のステータスは該装置の専用端子において供給される信号によって通信されることが可能であるが、特にパッケージ化した回路の場合、このような端子を設けることは望ましいことではない。
【０１５０】
図９を参照して、端子ＤＱによる特別テストモードのイネーブル動作の通信について説明する。この例の場合には、端子Ｗが高論理レベルに留まるものと仮定されており、従って出力バッファ２２のイネーブル動作はラインＴ及びＣＥ及び端子ＯＥの状態によって制御される。上述した如く、特別テストモードは、メモリ１がチップイネーブル端子Ｅ１及びＥ２からイネーブルされるものではない場合、即ちＡＮＤゲート２５の出力端におけるラインＣＥが低論理レベルにある場合にのみイネーブルさせることが可能である。図９における時間ｔ_０において、ラインＴは低論理レベルにある。又、この実施例において時間ｔ_０において、端子ＯＥは高論理レベルにあるので（図９には示していないが、端子Ｗと共に）、データ出力端子ＤＱは活性状態にある。端子Ｅ１及びＥ２からの脱選択によるメモリ１の動作を図９に表示してあり、ラインＣＥは時間ｔ_１において低論理レベルへ移行し、次いで端子ＤＱが時間ｔ_２において高インピーダンス状態へ移行するが、それは、ＡＮＤゲート２５、ＯＲゲート３３及びＡＮＤゲート２６の動作による出力バッファ２２のディスエーブル動作の結果である。メモリ１の脱選択に応答しての出力バッファ２２のディスエーブル動作及びその結果得られる端子ＤＱにおける高インピーダンス状態は、メモリ及びチップイネーブル機能及び端子をもったその他の集積回路において公知のものである。
【０１５１】
本発明のこの実施例に基づいて構成されたメモリ１においては、図９の時間ｔ_３における特別テストモードへのエントリ時に、ラインＴはテストモードイネーブル回路２９によって高論理レベルへ駆動される。高論理レベルにあるラインＴに応答して、ＯＲゲート３３が高論理レベルをＡＮＤゲート２６へ供給する。端子ＯＥ及びＷが高論理レベルにあり且つパラレルテスト回路２８からのライン３２が高状態に留まるので（即ち、パラレルテストが合格したか又は未だに実施されていないかの何れか）、端子ＤＱは時間ｔ_４において活性状態となる。この条件は、チップイネーブル端子Ｅ１及びＥ２がメモリ１を選択していない状態で端子ＤＱが低インピーダンスを与える場合、従来のメモリ動作においては予定されないものである。なぜならば、該回路がイネーブルされない場合には、端子ＤＱは高インピーダンス状態に留まるものと予定されているからである。従って、メモリ１がイネーブルされない場合に端子ＤＱにおいて低インピーダンス状態が与えられることは、このような通信のためにメモリ１に対して付加的な端子を必要とすることなしに、特別テストモードへのエントリをアクノレッジ即ち通知する。
【０１５２】
注意すべきことであるが、テストモードへのエントリを通信する目的のためには、端子ＤＱに供給されるデータ状態は重要なものではなく、本発明のこの実施例においては、テストモードへのエントリは、端子ＤＱにおける低インピーダンス条件によって通信される。しかしながら、所望により、付加的な情報をこの時点において端子ＤＱに供給することが可能であり、このような付加的な情報は、例えば、どのテストモードがイネーブルされたかの識別等である。更に、注意すべきことであるが、メモリ１等のようなワイドワードメモリにおける出力バッファの全てが上述した態様で制御することが必要とされるものではない。なぜならば、特別テストモードのイネーブル動作は、低インピーダンス状態を与える端子ＤＱのうちの選択した１つによって適切に通信することが可能だからである。
【０１５３】
テストモードイネーブル回路２９による出力バッファ２２の制御は、特別動作乃至はテストモードにおいてメモリ１の別の機能を可能とする。ラインＴが高論理レベルにあると、通常動作において出力イネーブルとして作用する端子ＯＥがテストモードにおいてチップイネーブル機能として作用する。このようなチップイネーブル機能は出力端子ＤＱの制御のためにテストモードにおいて有用であり、特に端子ＤＱをワイヤードＯＲ態様で接続した状態でシステム内に据え付けた場合に特別テストモードがメモリに対してイネーブルされる場合に有用である。更に、メモリ１内の付加的な論理が最小の状態で、テストモード期間中の端子ＯＥからの信号がテストモード期間中にメモリ１の内部動作を制御することも可能であり、そのことは、システムテスト適用において有用である。
【０１５４】
図１を参照して、このような付加的な論理の簡単な例について説明する。ＡＮＤゲート２１が１つの入力端においてテストモードイネーブル回路２９からのラインＴを受取り、且つ別の入力端（所望によりバッファされている）における出力イネーブル端子ＯＥにおける状態を受取る。ＡＮＤゲート２１の出力端はＯＲゲート１９の１つの入力端へ接続されており、該ゲート１９は、その他方の入力端においてＡＮＤゲート２６の出力端からのラインＣＥを受取る。ＯＲゲート１９の出力端は入力／出力制御及び列デコーダ１６としてこのような機能的回路へ接続されており、且つ従来のチップイネーブル態様でこのような回路をイネーブルし且つディスエーブルさせる。従って、出力イネーブル端子ＯＥは、出力バッファ２２のイネーブル動作及びディスエーブル動作を制御するばかりでなく、テストモード期間中にチップイネーブル端子としても作用する。このような機能は、複数個のメモリ１が並列接続されており且つメモリ１のうちの１つ（又は１つのバンク）のみがテストされるべき場合に、例えば特別テストモード等のような特別動作モードをイネーブルさせるべき場合に特に有用である。この実施例におけるチップイネーブル端子Ｅ１及びＥ２はテストモードからのイグジット即ち抜け出しを与えるので、この実施例においては、出力イネーブル端子ＯＥがメモリ１のチップイネーブル制御を与えるものであることが特に有用である。このような制御を達成する図１に示した論理のその他の実施例も当業者に自明なものである。
【０１５５】
図９の実施例においては、時間ｔ_５において、端子ＯＥは、メモリ１がテストモードにある場合に（ラインＴが高論理レベルにある）、低論理レベルへ外部的に駆動される。この信号に応答して、ＡＮＤゲート２６の出力は低論理レベルへ移行し、出力バッファ２２をディスエーブルさせ且つ時間ｔ_６において示した如く、端子ＤＱを高インピーダンス状態とさせる。テストモードにおけるメモリ１の再選択は、端子ＯＥを高論理レベルへ外部的に駆動することによって達成される（時間ｔ_７において示してある）、それに応答して、端子ＤＱは、再度、活性状態となり且つ時間ｔ_８において該端子においてデータを供給することが可能である。上述した如く、メモリ１は、チップイネーブルコードを受取る端子Ｅ１及びＥ２によりテストモードをイグジット即ち抜け出すことが可能である。
【０１５６】
従って、本発明のこの実施例に基づくメモリ１は、通常動作においてある機能を有する例えば端子ＤＱ等のような端子を使用することによりそのテストモードステータスを通信することが可能である。更に、この実施例に基づくメモリ１は、チップイネーブルを使用することにより特別テストモードをイグジット即ち抜け出す簡単な方法を与えており、更に通常動作において異なった機能を有する更に別の端子を使用することにより特別テストモードにある間にチップイネーブル機能を与える。従って、特別テストモードの制御及びアクノレッジメント（通知）のための付加的な端子を設けることの必要性は本発明に基づくメモリ１においては回避されている。
【０１５７】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の好適実施例を組込んだメモリ装置の概略図。
【図２】図１のメモリのテストモードイネーブル回路の概略図。
【図２ａ】図１のテストモードイネーブル回路の別の実施例の概略図。
【図２ｂ】図１のテストモードイネーブル回路の更に別の実施例の概略図。
【図３】図２のテストモードイネーブル回路内の過電圧検知器回路の概略図。
【図４】図２のテストモードイネーブル回路において使用された場合のリセット回路を具備するパワーオンリセット回路の第一実施例の概略図。
【図４ａ】図４のパワーオンリセット回路に対するリセット回路の別の実施例の概略図。
【図４ｂ】図４のパワーオンリセット回路用のリセット回路の更に別の実施例の概略図。
【図５】図２のテストモードイネーブル回路における評価論理の概略図。
【図５ａ】図２のテストモードイネーブル回路における評価論理の別の実施例の概略図。
【図５ｂ】図２のテストモードイネーブル回路における更に別の実施例の概略図。
【図５ｃ】図２のテストモードイネーブル回路における評価論理の更に別の実施例の概略図。
【図６】図２のテストモードイネーブル回路において使用されたフリップフロップの概略図。
【図７】図１のメモリにおける図２のテストモードイネーブル回路の動作を示したタイミング線図。
【図８】図１のメモリにおける図２のテストモードイネーブル回路の動作を示したタイミング線図。
【図９】図１のメモリにおける図２のテストモードイネーブル回路の動作を示したタイミング線図。
【符号の説明】
２９テストモードイネーブル回路
４０パワーオンリセット回路
９０，９２Ｄ型フリップフロップ
ＯＥ出力イネーブル端子

Claims

パワーオンリセット回路において、
電源電圧供給端子における電圧のパワーアップ開始時にエントリされる第一状態をもったラッチ、
前記電源電圧供給端子及び前記ラッチへ結合されており前記電源電圧供給端子における電圧が第一スレッシュホールドレベルに到達した時に第二状態へ前記ラッチをスイッチさせるスイッチ回路、
前記電源電圧供給端子及び前記ラッチへ結合されており前記電源電圧供給端子における電圧が第二スレッシュホールドレベル以下に降下した時に前記ラッチを前記第一状態へリセットさせるリセット回路、
を有しており、前記ラッチが交差結合されている第一及び第二インバータを具有しており且つ前記リセット回路が前記第一インバータの入力端とリセットノードとの間に接続された導電経路を具備すると共に制御端子を具備する放電トランジスタを具有している、ことを特徴とするパワーオンリセット回路。
請求項１において、前記第一状態が前記ラッチの初期状態であることを特徴とするパワーオンリセット回路。
請求項２において、前記ラッチが、交差結合された第一及び第二インバータ、前記第一インバータの入力端と基準電圧ノードとの間に結合されているコンデンサを有していることを特徴とするパワーオンリセット回路。
請求項３において、前記基準電圧ノードが前記電源電圧供給端子へ結合されていることを特徴とするパワーオンリセット回路。
請求項３において、前記基準電圧ノードが接地電圧端子へ結合されていることを特徴とするパワーオンリセット回路。
請求項１において、前記リセット回路が、更に、前記電源電圧供給端子と前記放電トランジスタの制御端子との間に結合されている電圧降下装置を具有していることを特徴とするパワーオンリセット回路。
請求項６において、前記電圧降下装置がダイオードを有することを特徴とするパワーオンリセット回路。
請求項６において、前記電圧降下装置が前記電源電圧供給端子と前記放電トランジスタの制御端子との間に結合された導電経路を具備すると共に前記放電トランジスタの制御端子における電圧が少なくとも前記電源電圧供給端子における電圧より高い順方向バイアスされた接合電圧降下であるようにその導電経路の一端へ接続した制御端子を具備するバイアストランジスタを有することを特徴とするパワーオンリセット回路。
請求項８において、前記放電トランジスタが電界効果トランジスタであり且つ前記順方向バイアスされた接合電圧降下が前記放電トランジスタのスレッシュホールド電圧よりも大きいことを特徴とするパワーオンリセット回路。
請求項６において、更に、前記放電トランジスタの制御端子と基準電圧ノードとの間に接続してコンデンサが設けられていることを特徴とするパワーオンリセット回路。
請求項１０において、前記基準電圧ノードが接地電圧端子であることを特徴とするパワーオンリセット回路。
請求項６において、更に、前記放電トランジスタの制御端子と前記電源電圧供給端子との間に結合されており前記電源電圧供給端子における電圧が前記第一スレッシュホールド電圧を超える場合に前記放電トランジスタの制御端子のバイアスを制限するクランプ装置が設けられていることを特徴とするパワーオンリセット回路。
請求項１２において、前記クランプ装置がダイオードを有することを特徴とするパワーオンリセット回路。
請求項１２において、前記クランプ装置が、クランプトランジスタを有しており、該クランプトランジスタは、前記電源電圧供給端子と前記放電トランジスタの制御端子との間に結合された導電経路を有すると共に、前記放電トランジスタの制御端子における電圧が、前記電源電圧供給端子における電圧が前記第一スレッシュホールド電圧を超える場合に前記電源電圧供給端子における電圧より低い順方向バイアスされた接合電圧降下へクランプされるようにその導電経路の一端へ接続した制御端子を有していることを特徴とするパワーオンリセット回路。
パワーオンリセット方法において、
パワーアップの開始時にラッチの出力ノードを第一状態に設定し、
電源電圧供給端子における電圧が第一スレッシュホールド電圧に到達すると前記出力ノードを前記第一状態から第二状態へセットし、
前記電源電圧供給端子における電圧が第二スレッシュホールドレベル以下に降下すると前記出力ノードを前記第一状態へリセットさせ、
前記出力ノードの状態に応答してパワーオンリセット信号を駆動する、
上記各ステップを有しており、前記リセットを行う場合に、前記電源電圧供給端子における電圧が前記第二スレッシュホールドレベル以下に降下することに応答して前記出力ノードを前記電源電圧供給端子へ接続させて前記出力ノードにおける電圧を放電させることを特徴とするパワーオンリセット方法。
請求項１５において、前記放電させる場合に、前記電源電圧供給端子における電圧が前記第二スレッシュホールドレベル以下に降下することに応答して前記出力ノードと前記電源電圧供給端子との間に結合されている放電トランジスタの制御端子をオン状態へバイアスさせることを特徴とするパワーオンリセット方法。
請求項１６において、前記バイアスさせる場合に、前記電源電圧供給端子における電圧が前記第二スレッシュホールドレベル以下に降下した後に前記制御端子における電圧を所定期間の間オン状態に維持することを特徴とするパワーオンリセット方法。
請求項１６において、前記セットするステップの後に前記電源電圧供給端子が前記第一スレッシュホールドレベルに到達することに応答して前記放電トランジスタの制御端子の充電を遅延させることを特徴とするパワーオンリセット方法。
請求項１７において、更に、前記第一スレッシュホールドレベルよりも高い場合に、前記放電トランジスタの制御端子を前記電源電圧供給端子における電圧より低い電圧へクランプさせることを特徴とするパワーオンリセット方法。