JP3292145B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Description
【０００１】
【発明の属する技術分野】本発明の半導体記憶装置に関
し、特に内部テスト動作へのエントリを決定するテスト
モード信号を生成するテストモード回路を備えた半導体
記憶装置に関する。
し、特に内部テスト動作へのエントリを決定するテスト
モード信号を生成するテストモード回路を備えた半導体
記憶装置に関する。
【０００２】
【従来の技術】この種の従来の半導体記憶装置は、内部
テストモードを備え、例えば電源オン時に、内部回路の
テストモードにエントリし、テスト結果を所定の端子か
ら外部に出力する。
テストモードを備え、例えば電源オン時に、内部回路の
テストモードにエントリし、テスト結果を所定の端子か
ら外部に出力する。
【０００３】図４は、この種の従来の、シンクロナスＤ
ＲＡＭ等クロック同期型半導体記憶装置におけるテスト
モード回路の一例を示す図である。図４を参照すると、
このテストモード回路は、制御信号、及び内部アドレス
信号ＩＡ０〜ＩＡＮをラッチするラッチ部４０１と、電
源オン時これを検出し信号ＰＯＮを出力するＰＯＮ信号
発生回路４０３と、ラッチ部４０１でラッチされた出力
（制御信号、内部アドレス信号）とＰＯＮ信号発生回路
４０３からのＰＯＮ信号とを入力とする２入力否定論理
和回路ＮＯＲ０〜ＮＯＲｎと、ＮＯＲ０〜ＮＯＲｎの出
力を入力としこれをデコードして動作モードを設定する
テストモード信号ｔｅｓｔ０−ｔｅｓｔｎを出力するデ
コード部４０２と、を備えている。
ＲＡＭ等クロック同期型半導体記憶装置におけるテスト
モード回路の一例を示す図である。図４を参照すると、
このテストモード回路は、制御信号、及び内部アドレス
信号ＩＡ０〜ＩＡＮをラッチするラッチ部４０１と、電
源オン時これを検出し信号ＰＯＮを出力するＰＯＮ信号
発生回路４０３と、ラッチ部４０１でラッチされた出力
（制御信号、内部アドレス信号）とＰＯＮ信号発生回路
４０３からのＰＯＮ信号とを入力とする２入力否定論理
和回路ＮＯＲ０〜ＮＯＲｎと、ＮＯＲ０〜ＮＯＲｎの出
力を入力としこれをデコードして動作モードを設定する
テストモード信号ｔｅｓｔ０−ｔｅｓｔｎを出力するデ
コード部４０２と、を備えている。
【０００４】このテストモード回路のデコード部４０２
からのテストモード信号ｔｅｓｔ０−ｔｅｓｔｎに基づ
き、半導体記憶装置は、通常の動作とは異なる、予め定
められた特定の内部テスト動作にエントリする。
からのテストモード信号ｔｅｓｔ０−ｔｅｓｔｎに基づ
き、半導体記憶装置は、通常の動作とは異なる、予め定
められた特定の内部テスト動作にエントリする。
【０００５】そして、このテストモード回路において
は、電源オン時、ＰＯＮ信号発生回路４０３からのＰＯ
Ｎ信号がＨｉｇｈレベルとなり、この時、ＮＯＲ０〜Ｎ
ＯＲｎの出力はＬｏｗレベルとなり、これを受けてデコ
ード部４０２は、その出力であるテストモード信号ｔｅ
ｓｔ０−ｔｅｓｔｎをリセットする。
は、電源オン時、ＰＯＮ信号発生回路４０３からのＰＯ
Ｎ信号がＨｉｇｈレベルとなり、この時、ＮＯＲ０〜Ｎ
ＯＲｎの出力はＬｏｗレベルとなり、これを受けてデコ
ード部４０２は、その出力であるテストモード信号ｔｅ
ｓｔ０−ｔｅｓｔｎをリセットする。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来の半導体記憶装置においては、電源オン時、テストモ
ード信号ｔｅｓｔ０−ｔｅｓｔｎのリセットが確実に行
われない場合があり、このため誤動作が発生する場合が
ある、という問題点を有している。
来の半導体記憶装置においては、電源オン時、テストモ
ード信号ｔｅｓｔ０−ｔｅｓｔｎのリセットが確実に行
われない場合があり、このため誤動作が発生する場合が
ある、という問題点を有している。
【０００７】その理由は、ＰＯＮ信号発生回路４０３か
らの内部パルス信号ＰＯＮによって、テストモードのリ
セットを行っているためであり、電源の立ち上げの仕方
如何（シーケンス、電源電圧レベル等）によっては、Ｐ
ＯＮ信号発生回路４０３から内部パルス信号ＰＯＮが正
しく発生するかどうかわからず、このため、電源投入
時、正しく内部パルス信号ＰＯＮが出力されないまま、
通常動作が行われた場合、誤動作が発生する、ためであ
る。
らの内部パルス信号ＰＯＮによって、テストモードのリ
セットを行っているためであり、電源の立ち上げの仕方
如何（シーケンス、電源電圧レベル等）によっては、Ｐ
ＯＮ信号発生回路４０３から内部パルス信号ＰＯＮが正
しく発生するかどうかわからず、このため、電源投入
時、正しく内部パルス信号ＰＯＮが出力されないまま、
通常動作が行われた場合、誤動作が発生する、ためであ
る。
【０００８】すなわち内部パルス信号ＰＯＮは電源の立
ち上がりの状態、レイアウト、その他プロセス等の条件
によっては、電源オン時に確実に発生するかどうかわか
らない。
ち上がりの状態、レイアウト、その他プロセス等の条件
によっては、電源オン時に確実に発生するかどうかわか
らない。
【０００９】例えば、テストモード信号のリセットが行
われるテストモード信号（ｔｅｓｔ０−ｔｅｓｔｎ）の
うちの一つがＨｉｇｈレベルとなり、この結果、評価用
に内部基準レベルを読み出すなどのテスト動作モードに
エントリしてしまい、半導体記憶装置の特定ピンからの
出力が行われることになる。通常、このようなテストモ
ードを、ユーザ側で解除することはできず、このため半
導体記憶装置は通常の動作を実行することができない、
という事態が発生する。
われるテストモード信号（ｔｅｓｔ０−ｔｅｓｔｎ）の
うちの一つがＨｉｇｈレベルとなり、この結果、評価用
に内部基準レベルを読み出すなどのテスト動作モードに
エントリしてしまい、半導体記憶装置の特定ピンからの
出力が行われることになる。通常、このようなテストモ
ードを、ユーザ側で解除することはできず、このため半
導体記憶装置は通常の動作を実行することができない、
という事態が発生する。
【００１０】そして、このような事態が発生するのは、
ユーザ側の電源投入の仕方にもよるが、テストモード回
路においては、どのような電源投入の仕方によっても、
確実な動作を保証する、ことが望まれる。
ユーザ側の電源投入の仕方にもよるが、テストモード回
路においては、どのような電源投入の仕方によっても、
確実な動作を保証する、ことが望まれる。
【００１１】したがって、本発明は、上記技術的課題の
認識に基づき創案ものであって、その目的は、電源オン
時、電源投入の仕方により必ず発生するかどうかわから
ない内部パルス信号ＰＯＮによらずに、システム側で制
御可能な外部信号によって確実な動作を保証する半導体
記憶装置を提供することにある。
認識に基づき創案ものであって、その目的は、電源オン
時、電源投入の仕方により必ず発生するかどうかわから
ない内部パルス信号ＰＯＮによらずに、システム側で制
御可能な外部信号によって確実な動作を保証する半導体
記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成する本発
明は、内部動作をテストするテストモードを設定する回
路を備えた半導体記憶装置において、前記テストモード
へのエントリを制御する制御信号とアドレス信号とを入
力し保持出力するラッチ回路と、前記ラッチ回路の出力
をデコードしてテストモード信号を生成するデコード回
路と、データマスク端子と、前記データマスク端子に入
力された信号からマスク制御信号を生成する手段と、前
記テストモード信号と前記マスク制御信号とを入力と
し、前記マスク制御信号が非マスク状態を示す場合には
前記テストモード信号をスルーさせ、前記マスク制御信
号がマスク状態を示す場合には前記テストモード信号を
リセットした状態にて出力するゲート手段と、を含む。
明は、内部動作をテストするテストモードを設定する回
路を備えた半導体記憶装置において、前記テストモード
へのエントリを制御する制御信号とアドレス信号とを入
力し保持出力するラッチ回路と、前記ラッチ回路の出力
をデコードしてテストモード信号を生成するデコード回
路と、データマスク端子と、前記データマスク端子に入
力された信号からマスク制御信号を生成する手段と、前
記テストモード信号と前記マスク制御信号とを入力と
し、前記マスク制御信号が非マスク状態を示す場合には
前記テストモード信号をスルーさせ、前記マスク制御信
号がマスク状態を示す場合には前記テストモード信号を
リセットした状態にて出力するゲート手段と、を含む。
【００１３】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明を適用した好ましい一実施の形態におい
て、半導体記憶装置の内部テスト動作モードを設定する
テストモード回路が、テストモードへのエントリを制御
する制御信号と、内部アドレス信号とを入力し保持出力
するラッチ回路（図１の１０１）と、このラッチ回路の
出力をデコードしてテストモード信号（ｔｅｓｔ０−ｔ
ｅｓｔｎ）を生成するデコード回路（図１の１０２）
と、データマスク（ＤＱＭ）端子と、このデータマスク
端子に入力された信号から出力イネーブルマスク信号を
生成する手段（図１の１０３）と、出力イネーブルマス
ク信号が、活性化状態（出力ディスエーブル、すなわち
データマスク状態）を示す場合に、テストモード信号
（ｔｅｓｔ０−ｔｅｓｔｎ）を強制的にリセットするゲ
ート回路（ＮＯＲ０〜ＮＯＲｎ）と、を備える。
する。本発明を適用した好ましい一実施の形態におい
て、半導体記憶装置の内部テスト動作モードを設定する
テストモード回路が、テストモードへのエントリを制御
する制御信号と、内部アドレス信号とを入力し保持出力
するラッチ回路（図１の１０１）と、このラッチ回路の
出力をデコードしてテストモード信号（ｔｅｓｔ０−ｔ
ｅｓｔｎ）を生成するデコード回路（図１の１０２）
と、データマスク（ＤＱＭ）端子と、このデータマスク
端子に入力された信号から出力イネーブルマスク信号を
生成する手段（図１の１０３）と、出力イネーブルマス
ク信号が、活性化状態（出力ディスエーブル、すなわち
データマスク状態）を示す場合に、テストモード信号
（ｔｅｓｔ０−ｔｅｓｔｎ）を強制的にリセットするゲ
ート回路（ＮＯＲ０〜ＮＯＲｎ）と、を備える。
【００１４】本発明の実施の形態においては、電源オン
時、データマスク端子に印加する信号を固定論理レベル
とする。また、テストモードへのエントリは、この半導
体記憶装置にアクセスするＣＰＵ側からのアドレス信号
では設定されず、このため、ユーザ側からの設定では行
われない。
時、データマスク端子に印加する信号を固定論理レベル
とする。また、テストモードへのエントリは、この半導
体記憶装置にアクセスするＣＰＵ側からのアドレス信号
では設定されず、このため、ユーザ側からの設定では行
われない。
【００１５】また、本発明は、第二の実施の形態におい
て、半導体記憶装置の内部テスト動作モードを設定する
テストモード回路が、テストモードへのエントリを制御
する制御信号とアドレス信号とを入力し保持出力するラ
ッチ回路（図３の３０１）と、データマスク（ＤＱＭ）
端子と、データマスク端子に入力された信号から出力イ
ネーブルマスク信号を生成する手段（図３の３０３）
と、出力イネーブルマスク信号が活性化状態（出力ディ
スエーブル、すなわちデータマスク状態）を示すとき、
前記ラッチ回路の出力をマスク制御するゲート手段（Ｎ
ＯＲ０〜ＮＯＲｎ）と、このゲート手段の出力を入力と
してテストモード信号を生成し、該ゲート手段（ＮＯＲ
０〜ＮＯＲｎ）でその出力がマスクされている場合には
テストモード信号（ｔｅｓｔ０−ｔｅｓｔｎ）をリセッ
トするデコード回路（図３の３０２）と、を備える。
て、半導体記憶装置の内部テスト動作モードを設定する
テストモード回路が、テストモードへのエントリを制御
する制御信号とアドレス信号とを入力し保持出力するラ
ッチ回路（図３の３０１）と、データマスク（ＤＱＭ）
端子と、データマスク端子に入力された信号から出力イ
ネーブルマスク信号を生成する手段（図３の３０３）
と、出力イネーブルマスク信号が活性化状態（出力ディ
スエーブル、すなわちデータマスク状態）を示すとき、
前記ラッチ回路の出力をマスク制御するゲート手段（Ｎ
ＯＲ０〜ＮＯＲｎ）と、このゲート手段の出力を入力と
してテストモード信号を生成し、該ゲート手段（ＮＯＲ
０〜ＮＯＲｎ）でその出力がマスクされている場合には
テストモード信号（ｔｅｓｔ０−ｔｅｓｔｎ）をリセッ
トするデコード回路（図３の３０２）と、を備える。
【００１６】本発明の実施の形態で説明したテストモー
ド回路は、半導体記憶装置に対してのみ、その適用が限
定されるものではなく、論理回路装置を含む半導体集積
回路装置、半導体記憶装置及び論理回路装置を含む半導
体集積回路装置に適用することができる。本発明を論理
回路装置を含む半導体集積回路装置に適用した場合、ラ
ッチ回路（図１の１０１、図３の３０１）は、テストモ
ードへのエントリを制御する制御信号と、テストモード
の種別を設定するための信号とを入力し保持出力する。
これ以外の構成は上記実施の形態と同様とされる。
ド回路は、半導体記憶装置に対してのみ、その適用が限
定されるものではなく、論理回路装置を含む半導体集積
回路装置、半導体記憶装置及び論理回路装置を含む半導
体集積回路装置に適用することができる。本発明を論理
回路装置を含む半導体集積回路装置に適用した場合、ラ
ッチ回路（図１の１０１、図３の３０１）は、テストモ
ードへのエントリを制御する制御信号と、テストモード
の種別を設定するための信号とを入力し保持出力する。
これ以外の構成は上記実施の形態と同様とされる。
【００１７】
【実施例】本発明の実施例について図面を参照して以下
に説明する。
に説明する。
【００１８】図１は、本発明の一実施例のテストモード
回路の構成を示す図である。図１を参照すると、本発明
の一実施例は、テストモードにエントリするための制御
信号と、内部アドレスＩＡ０−ＩＡＮとをラッチするラ
ッチ部１０１と、ラッチ部の出力をデコードするデコー
ダ部１０２と、データマスク（ＤＱＭ）端子と、データ
マスク（ＤＱＭ）端子からの信号を入力しアウトプット
イネーブルマスク信号ＯＥＭＡＳＫを出力する初段回路
１０３と、アウトプットイネーブルマスク信号ＯＥＭＡ
ＳＫと、デコード部１０２の出力とを入力とする複数の
２入力否定論理和回路ＮＯＲ０〜ＮＯＲｎと、を備え、
否定論理和回路ＮＯＲ０〜ＮＯＲｎからはテストモード
信号ｔｅｓｔ０−ｔｅｓｔｎが出力される。
回路の構成を示す図である。図１を参照すると、本発明
の一実施例は、テストモードにエントリするための制御
信号と、内部アドレスＩＡ０−ＩＡＮとをラッチするラ
ッチ部１０１と、ラッチ部の出力をデコードするデコー
ダ部１０２と、データマスク（ＤＱＭ）端子と、データ
マスク（ＤＱＭ）端子からの信号を入力しアウトプット
イネーブルマスク信号ＯＥＭＡＳＫを出力する初段回路
１０３と、アウトプットイネーブルマスク信号ＯＥＭＡ
ＳＫと、デコード部１０２の出力とを入力とする複数の
２入力否定論理和回路ＮＯＲ０〜ＮＯＲｎと、を備え、
否定論理和回路ＮＯＲ０〜ＮＯＲｎからはテストモード
信号ｔｅｓｔ０−ｔｅｓｔｎが出力される。
【００１９】制御信号及び内部アドレス信号ＩＡ０−Ｉ
ＡＮを入力とするラッチ部１０１は、入力信号分並列接
続された複数のＤ型フリップフロップよりなり、制御信
号、及び、内部アドレス信号ＩＡ０−ＩＡＮを、外部ク
ロックから生成される不図示の内部クロックでラッチす
る。
ＡＮを入力とするラッチ部１０１は、入力信号分並列接
続された複数のＤ型フリップフロップよりなり、制御信
号、及び、内部アドレス信号ＩＡ０−ＩＡＮを、外部ク
ロックから生成される不図示の内部クロックでラッチす
る。
【００２０】初段回路１０３は、ＤＱＭ端子からの信号
を、内部クロック信号でラッチするラッチ回路から構成
される。なお、初段回路１０３のラッチ回路は、クロッ
ク同期型ラッチ回路に限定されるものではなく、適用対
象に応じて、非同期型のラッチ回路を用いた構成として
もよい。
を、内部クロック信号でラッチするラッチ回路から構成
される。なお、初段回路１０３のラッチ回路は、クロッ
ク同期型ラッチ回路に限定されるものではなく、適用対
象に応じて、非同期型のラッチ回路を用いた構成として
もよい。
【００２１】またデコード部１０２は、内部アドレス信
号ＩＡ０−ＩＡＮの値の組合せから、適用対象に応じ
て、テストモード信号ｔｅｓｔ０−ｔｅｓｔｎを生成す
るデコード回路よりなり、公知の組合せ回路で構成する
か、もしくは、内部アドレスをアドレス入力とするＲＯ
Ｍ等を用いたテーブルルックアップ法によって実現して
もよい。
号ＩＡ０−ＩＡＮの値の組合せから、適用対象に応じ
て、テストモード信号ｔｅｓｔ０−ｔｅｓｔｎを生成す
るデコード回路よりなり、公知の組合せ回路で構成する
か、もしくは、内部アドレスをアドレス入力とするＲＯ
Ｍ等を用いたテーブルルックアップ法によって実現して
もよい。
【００２２】また、本発明の一実施例において、半導体
記憶装置は、図２に示すモードレジスタセット回路２０
１を備え、モードレジスタセット回路２０１は、当該回
路の活性（イネーブル）／非活性（ディスエーブル）を
制御するための制御信号と、内部アドレス信号ＩＡ０−
ＩＡＮと、半導体記憶装置のクロック入力端子から供給
される外部クロックから生成される内部クロック（不図
示）と、を入力し、制御信号がイネーブル状態のとき、
この内部クロックにより内部アドレス信号ＩＡ０−ＩＡ
Ｎを取り込んでデコードし、通常動作時の動作モードを
決定するモード信号ｍｏｄｅ０−ｍｏｄｅｎを出力す
る。
記憶装置は、図２に示すモードレジスタセット回路２０
１を備え、モードレジスタセット回路２０１は、当該回
路の活性（イネーブル）／非活性（ディスエーブル）を
制御するための制御信号と、内部アドレス信号ＩＡ０−
ＩＡＮと、半導体記憶装置のクロック入力端子から供給
される外部クロックから生成される内部クロック（不図
示）と、を入力し、制御信号がイネーブル状態のとき、
この内部クロックにより内部アドレス信号ＩＡ０−ＩＡ
Ｎを取り込んでデコードし、通常動作時の動作モードを
決定するモード信号ｍｏｄｅ０−ｍｏｄｅｎを出力す
る。
【００２３】なお、モードレジスタセット回路２０１
は、内部クロックで制御信号及び内部アドレス信号ＩＡ
０−ＩＡＮをラッチする複数個のＤ型フリップフロップ
と、Ｄ型フリップフロップの出力をデコードするデコー
ダ回路からなる。電源がオン状態の時に、このモードレ
ジスタセット回路により、内部回路の動作モードが設定
される。
は、内部クロックで制御信号及び内部アドレス信号ＩＡ
０−ＩＡＮをラッチする複数個のＤ型フリップフロップ
と、Ｄ型フリップフロップの出力をデコードするデコー
ダ回路からなる。電源がオン状態の時に、このモードレ
ジスタセット回路により、内部回路の動作モードが設定
される。
【００２４】一方、テストモードの設定は、通常の電源
オン時と相違した内部アドレスが用いられ、通常、シス
テム側からエントリされ、ユーザ側でエントリすること
はできない。
オン時と相違した内部アドレスが用いられ、通常、シス
テム側からエントリされ、ユーザ側でエントリすること
はできない。
【００２５】図１を参照すると、テストモード信号ｔｅ
ｓｔ０−ｔｅｓｔｎをリセットする場合、半導体記憶装
置の外部端子であるＤＱＭ端子をＨｉｇｈレベルとし、
これを受けて初段回路１０３は、アウトプットイネーブ
ルマスク（ＯＥＭＡＳＫ）信号をＨｉｇｈレベルとす
る。そして、ラッチ部１０１の出力をデコード部１０２
でデコードした結果と、初段回路１０３からのＯＥＭＡ
ＳＫ信号とを入力とする否定論理和回路ＮＯＲ０〜ＮＯ
Ｒｎの出力であるテストモード信号ｔｅｓｔ０−ｔｅｓ
ｔｎはいずれもＬｏｗレベルとなり、確実にリセットさ
れる。ＤＱＭ端子は、電源オン時、常に、Ｈｉｇｈレベ
ルに保持される。
ｓｔ０−ｔｅｓｔｎをリセットする場合、半導体記憶装
置の外部端子であるＤＱＭ端子をＨｉｇｈレベルとし、
これを受けて初段回路１０３は、アウトプットイネーブ
ルマスク（ＯＥＭＡＳＫ）信号をＨｉｇｈレベルとす
る。そして、ラッチ部１０１の出力をデコード部１０２
でデコードした結果と、初段回路１０３からのＯＥＭＡ
ＳＫ信号とを入力とする否定論理和回路ＮＯＲ０〜ＮＯ
Ｒｎの出力であるテストモード信号ｔｅｓｔ０−ｔｅｓ
ｔｎはいずれもＬｏｗレベルとなり、確実にリセットさ
れる。ＤＱＭ端子は、電源オン時、常に、Ｈｉｇｈレベ
ルに保持される。
【００２６】本発明の一実施例の動作について説明す
る。パワーオン（電源投入）シーケンスにおいて、シス
テム側から、この半導体記憶装置のＤＱＭ端子をＨｉｇ
ｈレベルとし、これを、半導体記憶装置のテストモード
回路の初段回路１０３がラッチし、ＯＥＭＡＳＫ信号を
Ｈｉｇｈレベルにする。ＯＥＭＡＳＫ信号のＨｉｇｈレ
ベルを受けたＮＯＲ０〜ｎの出力は確実にＬｏｗレベル
となり、テストモードへの誤エントリを回避する。
る。パワーオン（電源投入）シーケンスにおいて、シス
テム側から、この半導体記憶装置のＤＱＭ端子をＨｉｇ
ｈレベルとし、これを、半導体記憶装置のテストモード
回路の初段回路１０３がラッチし、ＯＥＭＡＳＫ信号を
Ｈｉｇｈレベルにする。ＯＥＭＡＳＫ信号のＨｉｇｈレ
ベルを受けたＮＯＲ０〜ｎの出力は確実にＬｏｗレベル
となり、テストモードへの誤エントリを回避する。
【００２７】一方、テストモードにエントリする場合、
ＤＱＭ端子をＬｏｗレベルとし、これを受けて初段回路
１０３はその出力であるＯＥＭＡＳＫ信号をＬｏｗレベ
ルとし、制御信号がテストモードエントリを示す値であ
るとき、ラッチ部１０１の出力を入力とするデコード部
１０２は、内部アドレス信号ＩＡ０−ＩＡＮをデコード
して出力し、デコード部１０２の出力とＯＥＭＡＳＫ信
号とを入力とするＮＯＲ０〜ＮＯＲｎは、デコード部１
０２を出力の反転信号をテストモード信号ｔｅｓｔ０−
ｔｅｓｔｎとして出力し、このテストモード信号ｔｅｓ
ｔ０−ｔｅｓｔｎの値に応じたテストモードにエントリ
する。
ＤＱＭ端子をＬｏｗレベルとし、これを受けて初段回路
１０３はその出力であるＯＥＭＡＳＫ信号をＬｏｗレベ
ルとし、制御信号がテストモードエントリを示す値であ
るとき、ラッチ部１０１の出力を入力とするデコード部
１０２は、内部アドレス信号ＩＡ０−ＩＡＮをデコード
して出力し、デコード部１０２の出力とＯＥＭＡＳＫ信
号とを入力とするＮＯＲ０〜ＮＯＲｎは、デコード部１
０２を出力の反転信号をテストモード信号ｔｅｓｔ０−
ｔｅｓｔｎとして出力し、このテストモード信号ｔｅｓ
ｔ０−ｔｅｓｔｎの値に応じたテストモードにエントリ
する。
【００２８】次に本発明の第二の実施例について説明す
る。図３は、本発明の第二の実施例の構成を示す図であ
る。図３を参照すると、この実施例のテストモード回路
は、制御信号、内部アドレス信号ＩＡ０〜ＩＡＮをラッ
チするラッチ部３０１と、ＤＱＭ端子と、ＤＱＭ端子か
らの信号を入力しアウトプットイネーブルマスク信号Ｏ
ＥＭＡＳＫを出力する初段回路３０３と、アウトプット
イネーブルマスク信号ＯＥＭＡＳＫと、ラッチ部３０１
の出力とを入力とする複数の２入力否定論理和回路ＮＯ
Ｒ０〜ＮＯＲｎと、ＮＯＲ０〜ＮＯＲｎの出力を入力し
これをデコードしてテストモード信号ｔｅｓｔ０−ｔｅ
ｓｔｎを出力するデコード部３０２と、を備える。
る。図３は、本発明の第二の実施例の構成を示す図であ
る。図３を参照すると、この実施例のテストモード回路
は、制御信号、内部アドレス信号ＩＡ０〜ＩＡＮをラッ
チするラッチ部３０１と、ＤＱＭ端子と、ＤＱＭ端子か
らの信号を入力しアウトプットイネーブルマスク信号Ｏ
ＥＭＡＳＫを出力する初段回路３０３と、アウトプット
イネーブルマスク信号ＯＥＭＡＳＫと、ラッチ部３０１
の出力とを入力とする複数の２入力否定論理和回路ＮＯ
Ｒ０〜ＮＯＲｎと、ＮＯＲ０〜ＮＯＲｎの出力を入力し
これをデコードしてテストモード信号ｔｅｓｔ０−ｔｅ
ｓｔｎを出力するデコード部３０２と、を備える。
【００２９】テストモード信号ｔｅｓｔ０−ｔｅｓｔｎ
のリセットは、半導体記憶装置の外部端子ＤＱＭをＨｉ
ｇｈレベルとし、これを受けて初段回路３０３はアウト
プットイネーブルマスクＯＥＭＡＳＫ信号をＨｉｇｈレ
ベルとし、ラッチ部３０１の出力とOEMASK信号を入力と
する否定論理和回路ＮＯＲ０〜ＮＯＲｎの出力はいずれ
もＬｏｗレベルとなり、これを入力とするデコード部３
０２はテストモード信号ｔｅｓｔ０−ｔｅｓｔｎをリセ
ットする。なお、ＤＱＭ端子は、電源オン時常にＨｉｇ
ｈレベルに固定される。
のリセットは、半導体記憶装置の外部端子ＤＱＭをＨｉ
ｇｈレベルとし、これを受けて初段回路３０３はアウト
プットイネーブルマスクＯＥＭＡＳＫ信号をＨｉｇｈレ
ベルとし、ラッチ部３０１の出力とOEMASK信号を入力と
する否定論理和回路ＮＯＲ０〜ＮＯＲｎの出力はいずれ
もＬｏｗレベルとなり、これを入力とするデコード部３
０２はテストモード信号ｔｅｓｔ０−ｔｅｓｔｎをリセ
ットする。なお、ＤＱＭ端子は、電源オン時常にＨｉｇ
ｈレベルに固定される。
【００３０】一方、テストモードにエントリする場合、
ＤＱＭ端子をＬｏｗレベルとし、初段回路３０３がラッ
チし、ＯＥＭＡＳＫ信号をＬｏｗレベルとした場合、Ｎ
ＯＲ０〜ＮＯＲｎは、ラッチされた制御信号と、内部ア
ドレス信号をデコード部３０２に伝達し、デコード部３
０２は制御信号がテストモードエントリを示す値である
とき、内部アドレス信号ＩＡ０−ＩＡＮの値から、テス
トモード信号ｔｅｓｔ０−ｔｅｓｔｎを設定する。
ＤＱＭ端子をＬｏｗレベルとし、初段回路３０３がラッ
チし、ＯＥＭＡＳＫ信号をＬｏｗレベルとした場合、Ｎ
ＯＲ０〜ＮＯＲｎは、ラッチされた制御信号と、内部ア
ドレス信号をデコード部３０２に伝達し、デコード部３
０２は制御信号がテストモードエントリを示す値である
とき、内部アドレス信号ＩＡ０−ＩＡＮの値から、テス
トモード信号ｔｅｓｔ０−ｔｅｓｔｎを設定する。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
外部端子から設定する信号によって、テストモード信号
をリセットするように構成したことにより、テストモー
ドへ誤ってエントリすることが回避され、システム動作
の安定化、信頼性を向上するという効果を奏する。
外部端子から設定する信号によって、テストモード信号
をリセットするように構成したことにより、テストモー
ドへ誤ってエントリすることが回避され、システム動作
の安定化、信頼性を向上するという効果を奏する。
【図１】本発明の一実施例のテストモード回路の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施例のモードセットレジスタ回路
の端子構成を示すブロック図である。
の端子構成を示すブロック図である。
【図３】本発明の第二の実施例の装置の構成を示すブロ
ック図である。
ック図である。
【図４】従来の半導体記憶装置のテストモード回路の構
成を示すブロック図である。
成を示すブロック図である。
１０１、３０１、４０１ ラッチ部 １０２、３０２、４０２ デコード部 １０３、３０３ 初段回路 ２０１ モードレジスタセット回路 ４０３ ＰＯＮ信号発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 11/413 Ｇ１１Ｃ 11/34 ３７１Ａ (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28 G01R 31/3185 G11C 11/401 - 11/419
Claims (7)
- 【請求項１】内部動作をテストするテストモードを設定
する回路を備えた半導体記憶装置において、 前記テストモードへのエントリを制御する制御信号とア
ドレス信号とを入力し保持出力するラッチ回路と、 前記ラッチ回路の出力をデコードしてテストモード信号
を生成するデコード回路と、 データマスク端子と、 前記データマスク端子に入力された信号からマスク制御
信号を生成する手段と、 前記テストモード信号と前記マスク制御信号とを入力と
し、前記マスク制御信号が非マスク状態を示す場合には
前記テストモード信号をスルーさせ、前記マスク制御信
号がマスク状態を示す場合には前記テストモード信号を
リセットした状態にて出力するゲート手段と、 を含むことを特徴とする半導体記憶装置。 - 【請求項２】内部動作をテストするテストモードを設定
する回路を備えた半導体記憶装置において、 前記テストモードへのエントリを制御する制御信号とア
ドレス信号とを入力し保持出力するラッチ回路と、 データマスク端子と、 前記データマスク端子に入力された信号からマスク制御
信号を生成する手段と、 前記ラッチ回路の出力と前記マスク制御信号とを入力と
し、前記マスク制御信号が非マスク状態を示す場合には
前記ラッチ回路の出力をスルーさせ、前記マスク制御信
号がマスク状態を示す場合には前記ラッチ回路の出力を
マスク制御するゲート手段と、 前記ゲート手段の出力を入力としてテストモード信号を
生成するとともに、前記ゲート手段でその出力がマスク
されている場合には、前記テストモード信号をリセット
状態として出力するデコード回路と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項３】電源オン時、前記データマスク端子に印加
する信号が固定論理レベルに設定される、ことを特徴と
する請求項１又は２記載の半導体記憶装置。 - 【請求項４】前記アドレス信号が内部アドレス信号より
なることを特徴とする請求項１又は２記載の半導体記憶
装置。 - 【請求項５】前記テストモードへのエントリがシステム
側からの設定で行われ、ユーザ側からの設定では行われ
ない、ように構成されてなることを特徴とする請求項１
又は２記載の半導体記憶装置。 - 【請求項６】内部動作をテストするテストモードを設定
する回路を備えた半導体集積回路装置において、 前記テストモードへのエントリを制御する制御信号と、
テストモードの種別を設定するための信号とを入力し保
持出力するラッチ回路と、 前記ラッチ回路の出力をデコードしてテストモード信号
を生成するデコード回路と、 データマスク端子と、 前記データマスク端子に入力された信号からマスク制御
信号を生成する手段と、 前記テストモード信号と前記マスク制御信号とを入力と
し、前記マスク制御信号が非マスク状態を示す場合には
前記テストモード信号をスルーさせ、前記マスク制御信
号がマスク状態を示す場合には前記テストモード信号を
リセットした状態にて出力するゲート手段と、 を含むことを特徴とする半導体集積回路装置。 - 【請求項７】内部動作をテストするテストモードを設定
する回路を備えた半導体集積回路装置において、 前記テストモードへのエントリを制御する制御信号と、
テストモードの種別を設定するための信号とを入力し保
持出力するラッチ回路と、 データマスク端子と、 前記データマスク端子に入力された信号からマスク制御
信号を生成する手段と、 前記ラッチ回路の出力と前記マスク制御信号とを入力と
し、前記マスク制御信号が非マスク状態を示す場合には
前記ラッチ回路の出力をスルーさせ、前記マスク制御信
号がマスク状態を示す場合には前記ラッチ回路の出力を
マスク制御するゲート手段と、 前記ゲート手段の出力を入力としてテストモード信号を
生成するとともに、前記ゲート手段でその出力がマスク
されている場合には、前記テストモード信号をリセット
状態として出力するデコード回路と、 を備えたことを特徴とする半導体集積回路装置。
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|---|---|---|---|
| JP18033498A JP3292145B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体記憶装置 |
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| KR100531463B1 (ko) * | 2003-06-30 | 2005-11-28 | 주식회사 하이닉스반도체 | 반도체 장치의 테스트모드 제어회로 |
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1999
- 1999-06-21 US US09/336,591 patent/US6378091B1/en not_active Expired - Fee Related
- 1999-06-25 KR KR1019990024150A patent/KR100293137B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6467894B1 (en) | 1997-02-14 | 2002-10-22 | Canon Kabushiki Kaisha | Ink jet print apparatus and print method using the same |
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Legal Events
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