KR100205847B1 - 모드 설정회로를 구비한 정보처리 장치 - Google Patents

모드 설정회로를 구비한 정보처리 장치 Download PDF

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Abstract

모드 설정회로를 포함하는 정보처리 장치는, 파워온시 테스트 동작모드로 설정하는 설정수단과, 테스트 동작 모드에서 입력포트로부터의 읽기 테이타에 대한 일치수단과, 읽기 데이타가 기준 데이타와 일치되는 경우 테스트 동작 모드를 유지하고, 읽기 데이타가 기준 데이타와 일치하지 않는 경우에는 테스트 동작 모드를 사용자 동작 모드로 전환하는 수단으로 이루어진다.

Description

모드 설정회로를 구비한 정보처리 장치
제1도는 종래 기술에 의한 모드 설정회로의 제1실시예를 나타낸 회로도.
제2도는 종래 기술에 의한 모드 설정회로의 제2실시예를 나타낸 회로도.
제3도는 종래 기술에 의한 모드 설정회로의 제3실시예를 나타낸 회로도.
제4도는 본 발명의 제1실시예에 의한 정보처리 장치를 나타낸 회로도.
제5도는 본 발명의 제1실시예에 의해 테스트 동작모드에서 사용하는 정보처리 장치를 나타낸 회로도.
제6도는 본 발명의 제1실시예에 따른 테스트 동작 모드용 흐름도.
제7도는 본 발명의 제2실시예에 따른 정보처리 장치를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 파워온 클리어 회로 2 : 플립플롭
6 : 타이머 12 : 스위치
본 발명은 정보처리 장치에 관한 것으로서, 특히, 모드 설정회로를 구비한 정보처리 장치에 관한 것이다.
정보처리 장치는 사용자 동작모드와 테스트 동작모드를 갖는다. 테스트 동작모드는 정보처리 장치의 움직임과 기능이 정상인지를 체크하기 위한 모드이다. 따라서, 보통의 사용자가 사용자 동작모드에서 정보처리 장치를 사용할 때는, 정보처리 장치는 사용자 동작모드에서 테스트 동작모드로 변화하지 않는다.
정보처리 장치는 사용자 동작모드와 테스트 동작모드중의 하나의 모드를 설정하는 모드 설정회로를 갖는다. 모드 설정회로는 정보처리 장치의 모드를 설정하는 모드설정 단자를 갖는다.
종래 기술의 모드 설정회로를 제1도 내지 제3도에 도시하였다.
제1도는 모드 설정단자를 갖는 모드 설정회로(100)를 나타낸 도면이다.
이 회로(100)는 파워온(power-on) 클리어 회로(1), 이 파워온 클리어 회로(1)에 전원을 공급하기 위한 전원단자(21), 모드 설정 입력신호를 입력시키는 모드 설정 단자(22), P채널 트랜지스터(23)와 N채널 트랜지스터(24)로 구성된 인버터(31), 및 파워온 클리어 회로(1)와 인버터(31)의 출력을 입력받아 모드 설정 신호(51)를 출력시키는 플립플롭(25)으로 구성된다. 모드 설정회로(100)는 전원이 전원단자(21)에 인가될 때, 모드 설정단자(22)에서 인가된 모드 설정 입력 신호의 레벨에 의해 테스트 동작 모드와 사용자 동작 모드 중의 하나로 설정된다.
제2도는 모드 설정 단자와 입력단자(21)가 공유되는 모드 설정회로(100)를 도시하는 회로도이다.
입력단자(21)에는, 정보처리 장치가 테스트 동작 모드에서 동작할 때, 사용자 동작 모드에서의 전원 전압보다 높은 전압이 입력된다. 테스트 모드에서의 전원 전압보다 더 높은 전압이 입력단자(21)에 입력되고 노드 "A"의 전압레벨이 상승한다. 노드 "A"의 전압레벨이 인버터(36)의 문턱값을 초과할 때, 테스트 모드로서 표시되는 레벨을 갖는 모드 설정신호(51)가 인버터(37)를 통하여 출력된다.
제3도는 일본 특허공개공보 평성 2-16473호에 나타낸 모드 설정회로(100)를 도시한 회로도이다.
입력신호(50)가 하이레벨일 때, 플립플롭(43,44,45)으로 구성된 카운터(42)와 래치회로(46)가 리세트된다. 그후, 플립플롭(45)의 출력(Q)이 로우레벨로 리세트되어, 전송 게이트(47)가 개방된다. 모드 설정단자(22)에서, 모드 설정 입력신호의 레벨이 래치회로(46)에 의해 래치된다. 그후, 입력신호(50)가 로우레벨로 변화된다.
카운터(42)는 클럭신호(CLK)에 의해 카운트업 되며, 래치회로(46)는 모드 설정 입력 신호의 레벨을 모드 설정신호(51)로 전송한다. 카운터(42)가 카운트업 되어, 카운터(42)는 하이레벨을 출력한다. 게이트(47)는 카운터(42) 출력의 하이레벨에 의해 닫힌다.
전술한 모드 설정회로는, 모드 설정단자(22)를 갖고, 전원상의 모드 설정단자(22)의 각 레벨을 캐치함으로써 모드를 설정한다. 따라서, 이 모드 설정회로는 전원상의 모드 설정단자(22)에서 발생된 잡음에 의해 예기치 못한 모드로 설정되는 문제점을 갖고 있다. 제3도에 나타낸 모드 설정회로는 모드 설정 입력신호를 전송하는 기간의 제한에 의해 잡음의 영향을 저감한다. 그러나, 모드 설정회로가 모드 설정단자를 갖는 한, 회로는 전원상의 잡음에 의해 예기치 못한 모드로 변화되는 부정확한 동작을 일으킨다.
본 발명의 목적은, 모드 설정단자 없이, 모드를 설정하는 모드 설정회로를 구비한 정보처리 장치를 제공하는 것이다.
본 발명의 정보처리 장치는, 파워온시 테스트 동작모드로 강제적으로 설정하고, 이 테스트 동작모드의 설정후에, 이 테스트 동작모드를 유지할 것인지 또는 사용자 동작모드로 전환할 것인지를 결정하는 모드 설정회로를 포함한다.
제4도를 참조하여, 본 발명의 제1실시예에 따른 정보처리 장치에 대하여 설명한다.
이 장치(200)는 집적회로(IC) 상에서 구성된다. 장치(200)는 파워온시, 내부회로를 초기화하는 초기화 신호(50)를 출력하는 파워온 클리어 회로(1), NOR 회로(3,4)로 구성되며 파워온시에는 세트되어 테스트 동작 모드신호(102)를 출력하고, 테스트 동작 모드가 취소되는 경우에는 리세트되는 플립플롭(2), 클럭신호(CLK)와 테스트 동작 모드 신호(102)가 입력되는 NAND 회로(5), NAND 회로(5)의 출력에 의해 세트되고, 처리과정이 테스트 동작모드인 기간중에서만 동작하고, 소정 기간에 걸친 테스트 모드유지 요청신호(107)의 비존재시에는 오버플로우 신호(104)를 출력하여 테스트 동작모드를 취소하는 타이머(6), 초기화 신호(50)와 오버플로우 신호(104)가 입력되는 NOR 회로(7), NOR 회로(7)의 출력을 입력받아 내부 리세트 신호(103)를 출력하는 인버터(8), 사용자 동작모드용 프로그램을 저장하기 위한 사용자 프로그램 메모리(10), 정보처리 장치의 테스트 동작모드 테스트용 프로그램을 저장하기 위한 테스트 프로그램 메모리(11), 테스트 모드 동작 신호(102)에 의해 사용자 프로그램 메모리(10)와 테스트 프로그램 메모리(11)를 선택하는 스위치(12), 선택된 메모리에 저장된 프로그램의 제어하에서 동작하고 테스트 프로그램 메모리(11)에 설정된 기준 데이터와 독출 데이터가 일치하는지를 판단하여 독출 데이터와 기준데이터가 일치하는 경우에 테스트 동작 모드 유지 요청신호(107)를 출력하는 CPU(14), 및 입력단자(I-0 ~ I-7)에 접속되는 입력포트를 포함하고 입력단자로부터 독출 데이터를 입력받아 데이터 버스(DB)를 통하여 CPU(14)로 독출 데이터를 출력하는 외부 주변장치(13)로 이루어진다.
제5도는 테스트 동작 모드에서 사용하는 정보처리 장치를 도시하는 회로도이다.
정보처리 장치(200)의 입력단자(I-0 ~ I-7)는, 기준 데이터 발생기(7)에 접속되며, 그 기준 데이터 발생기(7)에서 발생되는 기준 데이터를 입력받는다. 기준 데이터 발생기는 테스트 동작 모드가 계속되는 때에는 기준 데이터와 동일한 데이터로서 독출 데이터를 발생하고, 테스트 동작 모드가 계속되지 않을 때에는 기준 데이터와 동일한 데이터로서의 독출 데이터를 발생하지 않는다. I/O포트(u-0 ~ u-7)는 키보드(18)를 포함하는 사용자 시스템(19)에 접속된다.
이하, 이 실시예의 동작을 설명한다.
먼저, 전원이 전원단자(21)에 공급될 때, 파워온 클리어 회로(1)는 초기화 신호(50)를 출력한다. 오버플로우 신호(104)가 타이머(6)로부터 출력되지 않기 때문에, 내부 리세트 신호(103)가 NOR 회로(7)와 인버터(8)를 통하여 출력되어, 내부 회로가 리세트된다. 이러한 내부 리세트 신호(103)는 NOR 회로(15)를 통하여 타이머(6)에 입력되어, 타이머(6)를 리세트시키고, CPU(14)에 입력되어, CPU(14)를 리세트시킨다.
게다가, 플립플롭(2)은 초기화 신호(50)를 받기 시작하여, 테스트 모드 동작 신호(102)를 출력한다. NAND 회로(5)는 테스트 모드 동작신호(102)와 클럭 신호(CLK)를 입력받아, 타이머(6)로 출력한다. 타이머(6)는 NAND 회로(5)로부터의 입력신호에 응답하여 카운트를 시작한다.
이때, 테스트 동작 모드 신호(102)는 스위치 회로(SW)에 입력되며, 스위치 회로(SW)는 테스트 프로그램 메모리(11)를 선택한다. 따라서, 동작 모드는 테스트 모드로 설정되게 된다. CPU(14)는 테스트 프로그램 메모리(11)에 저장된 프로그램의 제어하에서 동작한다.
이하, 테스트 프로그램 메모리(11)에 저장된 프로그램에 의한 동작을 제6도에 나타낸 타이밍 챠트를 참조하여 설명한다.
단계 60에서, CPU(14)는 입력 포트(I-0 ~ I-7)의 데이터를 읽는다. 그 독출 데이터가 기준 데이터와 일치하지 않으면, 단계 60으로 진행하고, 그 독출 데이터가 기준 데이터와 일치하면, 단계 62로 진행한다.
CPU(14)는 테스트 모드 유지 요청 신호(107)를 출력하고, 타이머(6)는 NOR 회로(15)를 통하여 리세트 된다. 테스트 동작 모드는 유지된다.
단계 63에서, CPU(14)는 키입력이 있는지를 검사한다. 이 키입력은 테스트가 실제로 발생하는지를 나타낸다. 만약 키입력이 입력되지 않으면, 단계 60으로 진행한다. 만약, 키입력이 입력되면, 단계 64로 진행한다.
단계 64에서, CPU(14)는 초기화되어질 테스트 루틴을 판단한다. 테스트 프로그램은 정보처리 장치(200) 자체의 테스트, 장치(200)와 그 장치를 포함한 각 주변 세트 사이의 기능 테스트와 같은 다수의 테스트 루틴을 갖는다. 즉, CPU(14)는 다수의 루틴중에서 실행되는 하나의 루틴을 선택할 필요가 있다. 단계 65에서, CPU(14)는 선택된 테스트 루틴을 초기화하여 실행한 후, 단계 60으로 되돌아 간다. 단계 61로 복귀하여, 만약, 소정 기간 동안 기준 데이터가 독출 데이터와 일치하지 않는 경우에는, CPU(14)는 오버플로우 신호(104)를 출력시킨다. 오버플로우 신호(104)에 의해 플립플롭(2)이 리세트되어, 테스트 동작 모드가 취소된다.
이때, 내부 리세트 신호(103)는 내부회로를 초기화시키기 위해 출력된다. 플립플롭(2)은 테스트 동작 모드 신호(102)를 출력하지 않으므로, 테스트 동작모드가 취소되어 사용자 프로그램 메모리(10)로 전환된다.
플립플롭(2)은 오버플로우 신호(104)에 의해 리세트 되기 때문에, 테스트 동작모드의 유지를 위해 CPU(14)가 테스트 동작 모드 유지 요청신호(107)를 출력하여 경우에도, 시스템이 테스트 동작 모드로 절대로 전환되지 않는다. 이때, 테스트 동작 모드의 기간은 정보처리 장치의 검사자와 같이 테스트 동작 모드를 사용하는 사람에 의해 원하는 데로 설정될 수 있다. 만약, 테스트 동작 모드가 계속되면, 독출 데이터와 일치하는 기준 데이터가, 기준 데이터 발생기(17)에서 발생되며, 타이머(6)가 오버플로우 신호(104)를 출력하기 전에, 입력 포트(I-0 ~ I-7)에 입력되어야 하며, 타이머(6)가 오버플로우 신호(104)를 출력하기 전에, 처리 루틴이 완전히 완료되어야 한다.
사용자 동작모드에서는, 입력 포트(I-0 ~ I-7)와 I/O 포트(U-0, U-7)가 사용자 시스템(19)가 에 접속된다. 따라서, 전원이 전원단자(21)에 공급되어, 정보처리 장치가 동작되기 시작한다. 정보처리 장치는 테스트 프로그램 메모리(11)를 선택하고, CPU(14)는 전술한 바와 같이 동일하게 테스트 프로그램 메모리(11)의 프로그램 루틴을 실행한다. 입력 포트(14)가 기준 데이터 발생기(17)에 접속되지 않기 때문에, 독출 데이터는 단계 61 에서의 기준데이터와 일치하지 않는다. 그러므로, CPU(14)는 테스트 동작 모드 유지 요청신호(107)를 출력하지 않고, 타이머(6)는 소정 기간후에 오버플로우 신호(104)를 출력하여 사용자 프로그램 메모리(10)가 선택되게 된다. 이상 설명한 바와 같이, 장치(200)가 사용자 동작 모드에서 사용되는 경우에는, 테스트 프로그램 메모리(11)의 테스트 루틴을 실행함이 없이, 사용자 프로그램 메모리(10)가 선택된다.
테스트 동작 모드에서, 사용자 시스템(19)은 I/O 포트(U-0 ~ U-7)만을 사용한다. 그러나, 테스트 동작모드는 장치(200)의 기능 테스트이기 때문에, 사용자 시스템(19)은 테스트 동작 모드에서 모든 포트를 사용하는 것을 요구하지 않는다.
제7도는 본 발명의 제2실시예에 따른 정보처리 장치의 회로도이다.
본 발명의 제1실시예와 비교하면, 주변회로(13)는 입력포트와 출력포트(50)를 갖고, 출력 포트(50)는 출력단자(O-0 ~ O-7)에 접속된다. 입력단자(I-0 ~ I-7)와 출력단자(O-0 ~ O-7)는 CPU(14)로부터의 어드레스에 의해 서로 각각 접속된다. 테스트 프로그램 메모리(11)에는 제6도의 단계 60전에 출력 포트(O-0 ~ O-7)의 기준 데이터를 기입하는 단계와 더 저장된다. 단자(21)에 전원이 공급되어, 테스트 프로그램 메모리(11)의 프로그램을 따라서 정보처리 장치가 실행된다. CPU(14)는 출력포트(O-0 ~ O-7)에 기준 데이터를 기입한다. 테스트 동작 모드가 계속될 때, CPU(14)는 출력포트(50)를 어드레스에 의해 입력포트에 접속한다. 따라서, 입력포트로부터의 독출 데이터가 출력포트(50)에 대한 기준 데이터와 일치하게 된다. 테스트 동작 모드가 계속되지 않는 때에는, CPU(14)는 출력 포트(50)를 어드레스에 의해 입력포트에 접속되지 않는다.
이상 설명한 바와 같이, 본 발명의 정보처리 장치는 외부 모드 설정 단자를 갖지 않는다. 그러므로, 본 발명의 정보처리 장치는 잡음이 외부 모드 설정단자로부터 입력되지 않기 때문에, 전원이 인가된 상태에서 부정확한 모드로 변화되게 않게 된다.
더구나, 본 발명의 장치는, 사용자 동작 모드에서 실제 동작중에 테스트 동작 모드로 우연히 스위칭되는 경우에서도 테스트 동작 모드의 에러 유지를 방지하는 효과를 갖는다. 테스트 동작 메모리에 저장된 프로그램의 제어하에서, 테스트 동작 모드의 유지를 나타내는 절차를 실행하지 않는 경우에, 테스트 동작 모드가 사용자 모드로 자동적으로 전환된다.
본 발명의 제2실시예에 따른 정보처리 장치는 기준 데이터 발생기를 필요로 하지 않는다.
비록 본 발명의 바람직한 실시예를 상세히 설명하였으나, 첨부된 청구범위에서 정의되는 본 발명의 기술적 범위를 벗어나지 않으면서 당업자는 다양한 변형, 대체, 수정예를 실시할 수도 있을 것이다. 예를 들어, 메모리(10,11)는 물리적으로 분리되지 않을 수도 있다. 메모리는 하나씩 구성되고, 어드레스에 의해 테스트 동작 루틴과 사용자 동작 루틴중에서 선택된 하나에 의해 구성된다.

Claims (3)

  1. 정보처리 장치에 있어서, 파워온시, 상기 정보처리장치를 테스트 동작 모드로 강제 설정하는 모드 설정회로; 및 독출 데이터가 기존데이터와 일치하는 경우에 상기 테스트 동작모드를 유지하고, 상기 독출 데이터가 상기 기준 데이터와 일치하지 않는 경우에는, 상기 테스트 동작모드를 사용자 동작모드로 전환하는 회로를 구비하는 것을 특징으로 하는 정보처리 장치.
  2. 모드 설정회로를 구비한 정보처리 장치에 있어서, 파워온시 초기화 신호를 출력하는 파워온 클리어 회로; 상기 초기화 신호에 응답하여 테스트 동작모드 설정신호를 출력하고 오버플로우 신호에 응답하여 테스트 동작모드 리세트 신호를 출력하는 플립플롭; 상기 테스트 동작 모드 설정신호에 응답하여 테스트 동작모드를 선택하고, 상기 테스트 동작모드 리세트 신호에 응답하여 사용자 동작모드를 선택하는 스위치; 상기 테스트 동작모드 설정신호에 응답하여 동작하고 소정 기간에 걸쳐 테스트 동작모드 유지 요청신호가 부존재할 때는 테스트 동작모드 취소 신호를 출력하는 타이머; 및 입력 포트로부터의 독출 데이터가 기준 데이터와 일치하는 경우에 상기 테스트 동작모드 유지 요청신호를 출력하는 결정수단으로 이루어지는 것을 특징으로 하는 모드 설정회로를 구비한 정보처리 장치.
  3. 제2항에 있어서, 상기 초기화 신호 및 오버플로우 신호 들중의 하나 이상의 신호에 응답하여, 내부 리세트 신호를 발생하는 제1게이트; 및 상기 내부 리세트 신호와 상기 테스트모드 유지 요청신호 들중의 하나 이상의 신호에 응답하여, 상기 타이머를 리세트시키는 제2게이트를 더 구비하는 것을 특징으로 하는 모드 설정회로를 구비한 정보처리 장치.
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